KR20220072051A - 표시 장치의 제조 장치와 제조 방법 - Google Patents

표시 장치의 제조 장치와 제조 방법 Download PDF

Info

Publication number
KR20220072051A
KR20220072051A KR1020200158365A KR20200158365A KR20220072051A KR 20220072051 A KR20220072051 A KR 20220072051A KR 1020200158365 A KR1020200158365 A KR 1020200158365A KR 20200158365 A KR20200158365 A KR 20200158365A KR 20220072051 A KR20220072051 A KR 20220072051A
Authority
KR
South Korea
Prior art keywords
alignment
signal
light
level voltage
light emitting
Prior art date
Application number
KR1020200158365A
Other languages
English (en)
Inventor
강철구
김범준
김원규
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200158365A priority Critical patent/KR20220072051A/ko
Priority to US17/519,248 priority patent/US11881538B2/en
Priority to CN202111323616.9A priority patent/CN114551518A/zh
Publication of KR20220072051A publication Critical patent/KR20220072051A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/33—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements being semiconductor devices, e.g. diodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/681—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 발광 소자의 정렬 정확도를 높일 수 있는 표시 장치의 제조 장치와 제조 방법에 관한 것이다. 일 실시예에 따른 표시 장치의 제조 장치는 스테이지, 상기 스테이지의 제1 측에 배치되며 제1 프로브 핀들을 포함하는 제1 전계 인가 모듈, 상기 스테이지 상에 배치되며 상기 스테이지에 광을 조사하는 제1 광 조사 모듈, 상기 제1 광 조사 모듈에 제1 발광 구동 신호를 인가하는 제1 발광 구동부, 및 상기 제1 광 조사 모듈의 광 조사 타이밍을 설정하기 위한 제1 발광 타이밍 신호를 상기 제1 발광 구동부로 출력하고, 상기 제1 프로브 핀들 중에서 어느 하나에 제1 정렬 신호를 출력하고, 상기 제1 프로브 핀들 중에서 또 다른 하나에 제2 정렬 신호를 출력하는 신호 출력부를 구비한다. 상기 제1 발광 타이밍 신호와 상기 제2 정렬 신호는 교류 신호이며, 상기 제1 발광 타이밍 신호의 주기와 상기 제2 정렬 신호의 주기는 동일하다.

Description

표시 장치의 제조 장치와 제조 방법{DEVICE AND METHOD FOR MANUFACTURING DISPLAY DEVICE}
본 발명은 표시 장치의 제조 장치와 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다
표시 장치의 화상을 표시하는 장치로서 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중에서, 발광 표시 패널은 발광 소자를 이용하여 발광함으로써 화상을 표시할 수 있다. 이때, 발광 다이오드(Light Emitting Diode, LED)를 발광 소자로 이용하는 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광 물질로 이용하는 무기 발광 다이오드 등이 발광 소자로 이용될 수 있다.
본 발명이 해결하고자 하는 과제는 발광 소자의 정렬 정확도를 높일 수 있는 표시 장치의 제조 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 발광 소자의 정렬 정확도를 높일 수 있는 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 장치는 스테이지, 상기 스테이지의 제1 측에 배치되며 제1 프로브 핀들을 포함하는 제1 전계 인가 모듈, 상기 스테이지 상에 배치되며 상기 스테이지에 광을 조사하는 제1 광 조사 모듈, 상기 제1 광 조사 모듈에 제1 발광 구동 신호를 인가하는 제1 발광 구동부, 및 상기 제1 광 조사 모듈의 광 조사 타이밍을 설정하기 위한 제1 발광 타이밍 신호를 상기 제1 발광 구동부로 출력하고, 상기 제1 프로브 핀들 중에서 어느 하나에 제1 정렬 신호를 출력하고, 상기 제1 프로브 핀들 중에서 또 다른 하나에 제2 정렬 신호를 출력하는 신호 출력부를 구비한다. 상기 제1 발광 타이밍 신호와 상기 제2 정렬 신호는 교류 신호이며, 상기 제1 발광 타이밍 신호의 주기와 상기 제2 정렬 신호의 주기는 동일하다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치의 제조 방법은 모기판 상에 제1 정렬 배선과 제2 정렬 배선을 형성하고, 상기 제1 정렬 배선과 제2 정렬 배선 상에 외부 뱅크를 형성하는 단계, 발광 소자들을 포함하는 용액을 상기 외부 뱅크에 의해 정의되는 제1 개구부에 도포하는 단계, 상기 제1 정렬 배선에 제1 정렬 전압을 인가하고, 상기 제2 정렬 배선에 제2 정렬 전압을 인가함으로써, 전기장을 형성하여 상기 발광 소자들을 정렬하는 단계, 및 상기 용액을 휘발시켜 제거하는 단계를 포함한다. 상기 전기장을 형성하여 상기 발광 소자들을 정렬하는 단계는 직류 신호인 제1 정렬 신호, 교류 신호인 제2 정렬 신호와 제1 발광 타이밍 신호를 생성하는 단계, 상기 제1 정렬 신호와 상기 제2 정렬 신호를 제1 전계 인가 모듈의 제1 프로브 핀들을 통해 상기 제1 정렬 배선에 전기적으로 연결되는 제1 정렬 패드와 상기 제2 정렬 배선에 전기적으로 연결되는 제2 정렬 패드에 인가하는 단계, 및 상기 제1 발광 타이밍 신호에 따라 제1 발광 구동 신호를 제1 광 조사 모듈의 발광 다이오드 어레이들에 인가하여 상기 모기판에 광을 조사하는 단계를 포함한다. 상기 제1 발광 타이밍 신호의 주기와 상기 제2 정렬 신호의 주기는 동일하다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치의 제조 장치와 제조 방법에 의하면, 광 조사 모듈을 통해 모기판의 표시 패널 셀들에 자외선 광 또는 청색 광을 조사하며, 제1 전계 인가 모듈과 제2 전계 인가 모듈을 통해 표시 패널 셀들의 제1 정렬 배선과 제2 정렬 배선에 제1 정렬 신호와 제2 정렬 신호를 인가한다. 이 경우, 표시 패널 셀들의 발광 소자들의 활성층들은 광 조사 모듈의 자외선 광 또는 청색 광에 의해 들뜬 상태 또는 여기 상태를 가질 수 있으므로, p형으로 도핑된 제2 반도체층에서 n형으로 도핑된 제1 반도체층 방향으로 영구적인 쌍극자 모멘트(permanent dipole moment)가 강하게 생성될 수 있다. 그러므로, 전기장에 의해 발광 소자들에 유전영동힘(Dielectrophoretic Force)을 가할 수 있으므로, 발광 소자들은 제2 반도체층이 제1 정렬 배선쪽으로 배치되도록 정렬될 수 있다. 즉, 발광 소자들의 정렬 정확도를 높일 수 있다.
또한, 실시예들에 따른 표시 장치의 제조 장치와 제조 방법에 의하면, 제2 정렬 신호가 제1 로우 레벨 전압에서 제1 하이 레벨 전압로 변경되는 시점에 맞춰, 제2 하이 레벨 전압의 제1 발광 구동 신호를 인가한다. 이로 인해, 제1 광 조사 모듈은 발광 소자들을 정렬하기 위해 전기장을 인가하는 시점에 맞춰 모기판에 광을 조사할 수 있다. 그러므로, 발광 소자들을 정렬하기 위해 전기장을 인가하는 시점에 맞춰, 발광 소자들 각각에서 영구적인 쌍극자 모멘트(permanent dipole moment)를 강하게 생성할 수 있다. 따라서, 전기장에 의해 발광 소자들에 유전영동힘(Dielectrophoretic Force)을 가함으로써, 발광 소자들은 제2 반도체층이 제1 정렬 배선 쪽으로 배치되도록 정렬될 수 있다. 즉, 발광 소자들의 정렬 정확도를 높일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 표시 패널의 일 예를 보여주는 레이아웃 도이다.
도 3은 도 2의 화소의 일 예를 보여주는 레이아웃 도이다.
도 4는 도 3의 발광 소자의 일 예를 보여주는 예시 도면이다.
도 5는 도 3의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 6은 일 실시예에 따른 모기판을 보여주는 레이아웃 도이다.
도 7은 도 6의 제1 표시 패널 셀, 제1 정렬 패드들, 및 제2 정렬 패드들의 일 예를 보여주는 레이아웃 도이다.
도 8은 일 실시예에 따른 표시 장치의 제조 장치를 보여주는 일 예시 도면이다.
도 9는 일 실시예에 따른 표시 장치의 제조 장치를 보여주는 블록도이다.
도 10은 도 9의 제1 발광 구동부를 상세히 보여주는 일 예시 도면이다.
도 11은 도 7의 제2 정렬 신호와 제1 발광 타이밍 신호의 일 예를 보여주는 파형도이다.
도 12는 도 7의 제2 정렬 신호와 제1 발광 타이밍 신호의 또 다른 예를 보여주는 파형도이다.
도 13은 도 7의 제2 정렬 신호와 제1 발광 타이밍 신호의 또 다른 예를 보여주는 파형도이다.
도 14는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 15 내지 도 22는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 표시 패널의 일 예를 보여주는 단면도들이다.
도 23은 일 실시예에 따른 발광 소자의 정렬 방법을 보여주는 흐름도이다.
도 24 내지 도 28은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 표시 장치의 제조 장치의 일 측면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
본 명세서에서는, 일 실시예에 따른 표시 장치(10)가 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치인 것을 예시하였으나, 이에 한정되지 않는다.
일 실시예에 따른 표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 장변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 또는, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 표시 패널(100)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 표시 패널(100)의 중앙에 배치될 수 있다. 표시 영역(DA)에는 화상을 표시하기 위해 화소(도 2의 PX)들이 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
비표시 영역(NDA)에는 회로 보드(300)들과 연결되기 위해 표시 패드(DP)들이 배치될 수 있다. 표시 패드(DP)들은 표시 패널(100)의 일 측 가장자리에 배치될 수 있다. 예를 들어, 표시 패드(DP)들은 표시 패널(100)의 하 측 가장자리에 배치될 수 있다.
복수의 회로 보드(300)들은 표시 패널(100)의 일 측 가장자리에 배치된 표시 패드(DP)들 상에 배치될 수 있다. 도 1에서는 3 개의 회로 보드(300)들을 예시하였으나, 회로 보드(300)들의 개수는 본 명세서의 실시예는 이에 한정되지 않는다.
회로 보드(300)들은 이방성 도전 필름(anisotropic conductive film)이나 SAP(Self Assembly Anisotropic Conductive Paste)과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 표시 패드(도 2의 DP)들과 스캔 패드(도 2의 SP)들에 부착될 수 있다. 이로 인해, 회로 보드(300)들은 표시 패널(100)의 데이터 배선(도 2의 DL)들과 스캔 제어 배선(도 2의 SCL)들에 전기적으로 연결될 수 있다. 표시 패널(100)은 회로 보드(300)들을 통해 데이터 전압들과 스캔 제어 신호들을 입력 받을 수 있다. 회로 보드(300)들은 연성 인쇄 회로 기판(flexible printed circuit board), 인쇄 회로 기판(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
표시 구동 회로(200)들은 데이터 전압들과 스캔 제어 신호들을 생성할 수 있다. 표시 구동 회로(200)들은 데이터 전압들과 스캔 제어 신호들을 회로 보드(300)들을 통해 표시 패널(100)에 공급할 수 있다. 또는, 스캔 제어 신호들은 표시 구동 회로(200)가 아닌 별도의 타이밍 구동 회로에서 생성되며, 회로 보드(300)들을 통해 표시 패널(100)에 공급될 수 있다.
표시 구동 회로(200)들 각각은 집적회로(integrated circuit, IC)로 형성되어 회로 보드(300) 상에 부착될 수 있다. 또는, 표시 구동 회로(200)들은 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있다.
도 2는 도 1의 표시 패널의 일 예를 보여주는 레이아웃 도이다.
도 2를 참조하면, 표시 패널(100)은 화소(PX)들, 스캔 구동부(SDC)들, 스캔 배선(SL)들, 데이터 배선(DL)들, 플로팅 배선들(FL1, FL2), 연결 배선들(FCL1, FCL2, FCL3, FCL4), 표시 패드(DP)들, 및 스캔 패드(SP)들을 포함할 수 있다.
화소(PX)들, 스캔 배선(SL)들, 및 데이터 배선(DL)들은 표시 패널(100)의 표시 영역(DA)에 배치될 수 있다.
스캔 배선(SL)들은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 배열될 수 있다. 스캔 배선(SL)들은 스캔 구동부(SDC)에 연결될 수 있다. 스캔 배선(SL)들에는 스캔 구동부(SDC)의 스캔 신호들이 인가될 수 있다.
데이터 배선(DL)들은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 배열될 수 있다. 데이터 배선(DL)들은 표시 패드(DP)들에 연결될 수 있다. 이로 인해, 데이터 배선(DL)들은 표시 패드(DP)들을 통해 회로 보드(300)의 표시 구동 회로(200)에 전기적으로 연결될 수 있다. 데이터 배선(DL)들에는 표시 구동 회로(200)의 데이터 전압들이 인가될 수 있다.
화소(PX)들 각각은 복수의 서브 화소들을 포함할 수 있다. 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들, 즉 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)를 포함하는 것을 예시하였으나, 화소(PX)들 각각에 포함된 서브 화소들의 개수는 이에 한정되지 않는다. 예를 들어, 화소(PX)들 각각은 4 개의 서브 화소들을 포함할 수 있다.
서브 화소들(PX1, PX2, PX3)은 제1 방향(X축 방향)과 제2 방향(Y축 방향)으로 배열될 수 있다. 즉, 서브 화소들(PX1, PX2, PX3)은 매트릭스 형태로 배열될 수 있다. 제1 서브 화소(PX1)들, 제2 서브 화소(PX2)들, 및 제3 서브 화소(PX3)들은 제1 방향(X축 방향)에서 교대로 배열될 수 있다. 제1 서브 화소(PX1)들은 제2 방향(Y축 방향)으로 배열되고, 제2 서브 화소(PX2)들은 제2 방향(Y축 방향)으로 배열되며, 제3 서브 화소(PX3)들은 제2 방향(Y축 방향)으로 배열될 수 있다.
서브 화소들(PX1, PX2, PX3) 각각은 제1 전극(171)과 제2 전극(173)을 포함할 수 있다. 제1 전극(171)과 제2 전극(173)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)에서 서로 이웃할 수 있다.
서브 화소들(PX1, PX2, PX3)의 제1 전극(171)들과 제2 전극(173)들은 서로 떨어져 배치될 수 있다. 예를 들어, 어느 한 서브 화소의 제1 전극(171)은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)에서 그에 인접한 다른 서브 화소의 제1 전극(171)과 떨어져 배치될 수 있다. 또한, 어느 한 서브 화소의 제2 전극(173)은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)에서 그에 인접한 다른 서브 화소의 제2 전극(173)과 떨어져 배치될 수 있다.
제1 전극(171)과 제2 전극(173) 사이에는 발광 소자(도 3의 172)들이 배치될 수 있다. 발광 소자(도 3의 172)들 각각의 일 단은 제1 전극(171)에 전기적으로 연결되고, 타 단은 제2 전극(173)에 전기적으로 연결될 수 있다. 이로 인해, 발광 소자(도 3의 172)들은 제1 전극(171)으로부터 제2 전극(173)으로 흐르는 구동 전류에 따라 발광할 수 있다.
스캔 구동부(SDC)들, 스캔 제어 배선(SCL)들, 플로팅 배선들(FL1, FL2), 연결 배선들(FCL1, FCL2, FCL3, FCL4), 표시 패드(DP)들, 및 스캔 패드(SP)들은 표시 패널(100)의 비표시 영역(NDA)에 배치될 수 있다.
스캔 구동부(SDC)는 복수의 스캔 제어 배선(SCL)들을 통해 스캔 패드(SP)들에 연결된다. 이로 인해, 스캔 구동부(SDC)는 스캔 패드(SP)들을 통해 회로 보드(300)에 전기적으로 연결될 수 있다. 그러므로, 스캔 구동부(SDC)는 회로 보드(300)의 스캔 제 어 신호들이 인가될 수 있다. 스캔 구동부(SDC)는 스캔 제어 신호들에 따라 스캔 신호들을 생성하여 스캔 배선(SL)들에 공급할 수 있다.
도 2에서는 스캔 구동부(SDC)가 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 스캔 구동부(SDC)는 표시 영역(DA)의 좌측 바깥쪽의 비표시 영역(NDA) 또는 우측 바깥쪽의 비표시 영역(NDA)에 배치될 수 있다.
플로팅 배선들(FL1, FL2)과 연결 배선들(FCL1, FCL2, FCL3, FCL4)은 제조 공정 중에 발광 소자(172)들을 정렬하기 위해 제1 정렬 신호와 제2 정렬 신호를 인가하고 난 후, 표시 패널(100)에 남겨진 구성에 해당한다. 그러므로, 플로팅 배선들(FL1, FL2)과 연결 배선들(FCL1, FCL2, FCL3, FCL4)은 표시 패널(100)의 다른 구성, 예를 들어 서브 화소들(PX1, PX2, PX3) 각각의 제1 전극(171) 및 제2 전극(173), 스캔 배선(SL)들, 및 데이터 배선(DL)들에 연결되지 않고, 전기적으로 고립(isolated)될 수 있다. 플로팅 배선들(FL1, FL2)과 연결 배선들(FCL1, FCL2, FCL3, FCL4)에는 별도의 전압이 인가되지 않을 수 있다. 또는, 플로팅 배선들(FL1, FL2)과 연결 배선들(FCL1, FCL2, FCL3, FCL4)은 정전기 방지를 위해 그라운드 전압 또는 소정의 레벨을 갖는 직류 전압이 인가될 수 있다.
플로팅 배선들(FL1, FL2)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 배치될 수 있다. 플로팅 배선들(FL1, FL2)은 표시 영역(DA)의 상측 바깥쪽의 비표시 영역(NDA)에 배치될 수 있다.
플로팅 배선들(FL1, FL2) 중에서 제1 플로팅 배선(FL1)은 제1 연결 배선(FCL1)들과 제3 연결 배선(FCL3)들에 연결될 수 있다. 제1 연결 배선(FCL1)들과 제3 연결 배선(FCL3)들은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 연결 배선(FCL1)들은 제1 플로팅 배선(FL1)으로부터 표시 패널(100)의 상측 방향으로 연장될 수 있다. 제3 연결 배선(FCL3)들은 제1 플로팅 배선(FL1)으로부터 표시 영역(DA) 방향으로 연장될 수 있다. 제1 연결 배선(FCL1)들은 도 6과 같이 모기판(MSUB)의 제1 정렬 패드(AP1)들에 연결될 수 있다.
플로팅 배선들(FL1, FL2) 중에서 제2 플로팅 배선(FL2)은 제2 연결 배선(FCL2)들과 제4 연결 배선(FCL4)들에 연결될 수 있다. 제2 연결 배선(FCL2)들과 제4 연결 배선(FCL4)들은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 연결 배선(FCL2)들은 제2 플로팅 배선(FL2)으로부터 표시 패널(100)의 상측 방향으로 연장될 수 있다. 제4 연결 배선(FCL4)들은 제2 플로팅 배선(FL2)으로부터 표시 영역(DA) 방향으로 연장될 수 있다. 제2 연결 배선(FCL2)들은 도 6과 같이 모기판(MSUB)의 제2 정렬 패드(AP2)들에 연결될 수 있다.
표시 패드(DP)들과 스캔 패드(SP)들은 표시 영역(DA)의 하측 바깥쪽의 비표시 영역(NDA)에 배치될 수 있다. 좌측과 우측에 배치된 회로 보드(300)들 각각은 표시 패드(DP)들과 스캔 패드(SP)들에 연결되는 반면에, 중앙에 배치된 회로 보드(300)는 표시 패드(DP)들에 연결될 수 있다. 좌측에 배치된 회로 보드(300)에 연결되는 스캔 패드(SP)들은 표시 패드(DP)들의 좌측에 배치될 수 있다. 우측에 배치된 회로 보드(300)에 연결되는 스캔 패드(SP)들은 표시 패드(DP)들의 우측에 배치될 수 있다.
도 3은 도 2의 화소의 일 예를 보여주는 레이아웃 도이다.
도 3을 참조하면, 화소(PX)들 각각은 복수의 서브 화소들(PX1, PX2, PX3)을 포함한다. 본 명세서에서는, 화소(PX)들 각각이 3 개의 서브 화소들, 즉 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)를 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소(PX1)는 제1 색의 광을 발광하는 최소 단위를 가리키고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하는 최소 단위를 가리키며, 제3 서브 화소(PX3)는 제3 색의 광을 발광하는 최소 단위를 가리킨다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 색의 광은 중심 파장 대역이 600㎚ 내지 750㎚의 범위를 갖는 적색 광이고, 제2 색의 광은 중심 파장 대역이 480㎚ 내지 560㎚의 범위를 갖는 녹색 광이고, 제3 색의 광은 중심 파장 대역이 370㎚ 내지 490㎚의 범위를 갖는 청색 광일 수 있다.
제1 서브 화소(PX1)들, 제2 서브 화소(PX2)들, 및 제3 서브 화소(PX3)들 각각은 제1 전극(171), 발광 소자(172), 제2 전극(173), 제1 접촉 전극(174), 및 제2 접촉 전극(175)을 포함할 수 있다.
제1 전극(171)은 서브 화소들(PX1, PX2, PX3)마다 분리된 화소 전극이고, 제2 전극(173)은 서브 화소들(PX1, PX2, PX3)마다 분리된 공통 전극일 수 있다. 예를 들어, 제1 전극(171)은 발광 소자(172)의 일 단에 전기적으로 연결되는 애노드(Anode) 전극이고, 제2 전극(173)은 발광 소자(172)의 타 단에 전기적으로 연결되는 캐소드(Cathode) 전극일 수 있다.
제1 전극(171)과 제2 전극(173)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전극(171)과 제2 전극(173)은 서로 떨어져 배치되며, 서로 전기적으로 분리될 수 있다.
제1 전극(171)은 화소 콘택홀(PCT)을 통해 박막 트랜지스터(도 5의 ST)의 소스 전극 또는 드레인 전극에 전기적으로 연결될 수 있다. 제2 전극(173)은 공통 콘택홀(CCT)을 통해 제1 전원 배선(도 5의 VL1)에 전기적으로 연결될 수 있다.
도 3에서는 서브 화소들(PX1, PX2, PX3) 각각이 1 개의 제1 전극(171)과 1 개의 제2 전극(173)을 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 서브 화소들(PX1, PX2, PX3) 각각은 2 개 이상의 제1 전극(171)들과 2 개의 제2 전극(173)들을 포함할 수 있다. 또는, 서브 화소들(PX1, PX2, PX3) 각각은 2 개의 제1 전극(171)들과 1 개의 제2 전극(173)을 포함할 수 있다.
제1 접촉 전극(174)과 제2 접촉 전극(175)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 접촉 전극(174)의 제2 방향(Y축 방향)의 길이는 제1 전극(171)의 제2 방향(Y축 방향)의 길이보다 짧을 수 있다. 제2 접촉 전극(175)의 제2 방향(Y축 방향)의 길이는 제2 전극(173)의 제2 방향(Y축 방향)의 길이보다 짧을 수 있다. 또한, 제1 접촉 전극(174)의 폭(제1 방향(X축 방향)의 길이)은 제1 전극(171)의 폭(제1 방향(X축 방향)의 길이)보다 짧을 수 있다. 제2 접촉 전극(175)의 폭(제1 방향(X축 방향)의 길이)은 제2 전극(173)의 폭(제1 방향(X축 방향)의 길이)보다 짧을 수 있다.
제1 접촉 전극(174)은 제3 방향(Z축 방향)에서 제1 전극(171)과 중첩할 수 있다. 제1 접촉 전극(174)은 제1 접촉 콘택홀(CTT1)을 통해 제1 전극(171)에 연결될 수 있다.
제2 접촉 전극(175)은 제3 방향(Z축 방향)에서 제2 전극(173)과 중첩할 수 있다. 제2 접촉 전극(175)은 제2 접촉 콘택홀(CTT2)을 통해 제2 전극(173)에 연결될 수 있다.
제1 접촉 전극(174)은 발광 소자(172)의 일 단과 접촉할 수 있다. 제2 접촉 전극(175)은 발광 소자(172)의 타 단과 접촉할 수 있다. 이에 따라, 발광 소자(172)는 제1 접촉 전극(174)을 통해 제1 전극(171)에 전기적으로 연결되고, 제2 접촉 전극(175)을 통해 제2 전극(173)에 전기적으로 연결될 수 있다.
발광 소자(172)들은 서로 이격되어 배치될 수 있다. 발광 소자(172)들은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 배열될 수 있다.
발광 소자(172)들은 외부 뱅크(도 5의 192)에 의해 정의되는 제1 개구부(OA1)에 배치될 수 있다. 즉, 발광 소자(172)들은 제3 방향(Z축 방향)에서 외부 뱅크(도 5의 192)와 중첩하지 않을 수 있다.
발광 소자(172)들 각각의 일 단은 제1 접촉 전극(174)과 접촉하고, 타 단은 제2 접촉 전극(175)과 접촉할 수 있다. 발광 소자(172)들 각각의 일 단은 제3 방향(Z축 방향)에서 제1 전극(171)과 중첩하고, 타 단은 제3 방향(Z축 방향)에서 제2 전극(173)과 중첩할 수 있다.
발광 소자(172)들 각각은 로드(rod), 와이어(wire), 튜브(tube) 등의 형상을 가질 수 있다. 예를 들어, 발광 소자(172)들 각각은 원기둥 형태 또는 로드(rod) 형태로 형성될 수 있다. 또는, 발광 소자(172)들 각각은 정육면체 및 직육면체와 같은 다면체 형태, 육각기둥형 등 다각기둥의 형태를 가질 수 있다. 또는, 발광 소자(172)들 각각은 원뿔대와 같이 일 방향으로 연장되며, 외면이 부분적으로 경사진 형태를 가질 수 있다. 발광 소자(172)들 각각의 길이는 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(172)들 각각의 직경은 300㎚ 내지 700㎚의 범위를 갖고, 발광 소자(172)들 각각의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다.
외부 뱅크(도 5의 192)는 서브 화소들(PX1, PX2, PX3) 각각에서 제1 개구부(OA1)와 제2 개구부(OA2)를 정의할 수 있다. 제1 개구부(OA1)는 서브 화소들(PX1, PX2, PX3) 각각의 발광 소자(172)들이 배치되는 발광 영역일 수 있다. 제2 개구부(OA2)는 제1 전극(171)들과 제2 전극(173)들 각각이 분리되는 분리 영역일 수 있다. 제2 개구부(OA2)에서 제2 방향(Y축 방향)으로 인접한 서브 화소들의 제1 전극(171)들은 서로 떨어져 배치될 수 있다. 제2 개구부(OA2)에서 제2 방향(Y축 방향)으로 인접한 서브 화소들의 제2 전극(173)들은 서로 떨어져 배치될 수 있다. 제2 개구부(OA2)에서 제1 전극(171)들의 제2 방향(Y축 방향)의 최소 거리는 제2 개구부(OA2)에 제2 방향(Y축 방향)의 최대 거리보다 짧을 수 있다. 제2 개구부(OA2)에서 제2 전극(173)들의 제2 방향(Y축 방향)의 최소 거리는 제2 개구부(OA2)에 제2 방향(Y축 방향)의 최대 거리보다 짧을 수 있다.
도 3에서는 제1 개구부(OA1)와 제2 개구부(OA2)가 서로 떨어져 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 개구부(OA1)와 제2 개구부(OA2)는 하나의 개구부로 형성될 수 있다.
도 4는 도 3의 발광 소자의 일 예를 보여주는 예시 도면이다.
도 4를 참조하면, 발광 소자(172)는 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d), 및 절연막(172e)을 포함할 수 있다.
일 실시예에 따른 발광 소자(172)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(172)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(172)는 원통형 또는 로드형(Rod)일 수 있다. 다만, 발광 소자(172)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(172)는 다양한 형태를 가질 수 있다.
발광 소자(172)는 임의의 도전형(예컨대, p형 또는 n형) 불순물이 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(172)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(172)는 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d) 및 절연막(172e)을 포함할 수 있다. 도 4에서는 발광 소자(172)의 각 구성들을 보여주기 위해 절연막(172e)의 일 부분이 제거되어 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d)이 노출된 상태를 도시하고 있으며, 절연막(172e)은 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d)의 외면을 둘러싸도록 배치될 수 있다.
제1 반도체층(172a)은 n형 반도체일 수 있다. 일 예로, 발광 소자(172)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(172a)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(172a)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(172a)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(172a)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(172b)은 후술하는 활성층(172c) 상에 배치된다. 제2 반도체층(172b)은 p형 반도체일 수 있으며 일 예로, 발광 소자(172)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(172b)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(172b)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(172b)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(172b)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도 4에서는 제1 반도체층(172a)과 제2 반도체층(172b)이 하나의 층으로 구성된 것을 도시하고 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 반도체층(172a)과 제2 반도체층(172b)은 활성층(172c)의 물질에 따라 제1 반도체층(172a)과 제2 반도체층(172b)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
활성층(172c)은 제1 반도체층(172a)과 제2 반도체층(172b) 사이에 배치된다. 활성층(172c)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(172c)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 활성층(172c)은 제1 반도체층(172a) 및 제2 반도체층(172b)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(172c)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(172c)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(172c)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 활성층(172c)은 중심 파장 대역이 370㎚ 내지 490㎚의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(172c)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(172c)이 방출하는 광은 청색 파장대의 광으로 한정되지 않으며, 적색, 및 녹색 파장대의 광을 방출할 수도 있다. 활성층(172c)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(172c)에서 방출되는 광은 발광 소자(172)의 길이 방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(172c)에서 방출되는 광의 방향성은 하나의 방향으로 한정되지 않는다.
전극층(172d)은 오믹(Ohmic) 접촉 전극일 수 있으나, 이에 한정되지 않으며, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(172)는 적어도 하나의 전극층(172d)을 포함할 수 있다. 도 4에서는 발광 소자(172)가 하나의 전극층(172d)을 포함하는 것을 예시하였으나, 2 개 이상의 전극층(172d)을 포함할 수 있다. 또는, 발광 소자(172)에서 전극층(172d)은 생략될 수도 있다.
전극층(172d)은 발광 소자(172)의 일 단이 제1 접촉 전극(174)과 접촉할 때, 발광 소자(172)와 제1 접촉 전극(174) 사이의 저항을 감소시킬 수 있다. 전극층(172d)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(172d)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(172d)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(172d)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
절연막(172e)은 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 및 전극층(172d)의 외면을 둘러싸도록 배치된다. 절연막(172e)은 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 및 전극층(172d)을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(172e)은 발광 소자(172)의 길이 방향에서 양 단부가 노출되도록 형성될 수 있다.
도 4에서는 절연막(172e)이 발광 소자(172)의 길이 방향으로 연장되어 제1 반도체층(172a)으로부터 전극층(172d)까지 덮도록 배치된 것을 예시하였으나, 이에 한정되지 않는다. 절연막(172e)은 활성층(172c)의 외면, 및 제1 반도체층(172a)과 제2 반도체층(172b)의 일부의 외면만을 덮을 수 있다. 또는, 절연막(172e)은 전극층(172d)의 외면의 일부를 덮음으로써, 전극층(172d)의 외면의 일부가 절연막(172e)에 의해 덮이지 않고 부분적으로 노출될 수도 있다.
절연막(172e)의 두께는 10㎚ 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(172e)의 두께는 40㎚ 내외일 수 있다.
절연막(172e)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라, 활성층(172c)이 제1 접촉 전극(174) 또는 제2 접촉 전극(175)과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(172e)은 활성층(172c)을 포함하여 발광 소자(172)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 발광 소자(172)는 표시 장치(10)의 제조 시, 소정의 도포성 용액 내에 포함될 수 있다. 이때, 발광 소자(172)가 도포성 용액 내에서 인접한 다른 발광 소자(172)와 응집되지 않고 분리되기 위해, 절연막(172e)의 표면은 소수성 또는 친수성 처리될 수 있다.
발광 소자(172)의 길이(h)는 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛일 수 있으며, 바람직하게는 3㎛ 내지 5㎛일 수 있다. 또한, 발광 소자(172)의 직경은 30㎚ 내지 700㎚의 범위를 갖고, 발광 소자(172)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 발광 소자(172)들은 활성층(172c)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는, 발광 소자(172)의 직경은 500㎚ 내외의 범위를 가질 수 있다.
도 5는 도 3의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 5를 참조하면, 제1 서브 화소(PX1)는 적어도 하나의 박막 트랜지스터(ST), 적어도 하나의 커패시터(CST), 제1 전극(171), 발광 소자(172)들, 제2 전극(173), 제1 접촉 전극(174), 제2 접촉 전극(175), 및 파장 변환층(QDL)을 포함할 수 있다.
기판(SUB1)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB1)은 리지드(rigid) 기판이거나, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
기판(SUB1) 상에는 배리어막(BR)이 배치될 수 있다. 배리어막(BR)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 박막 트랜지스터(ST)를 보호하기 위한 막이다. 배리어막(BR)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 배리어막(BR)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
배리어막(BR) 상에는 박막 트랜지스터(ST)의 액티브층(ACT), 소스 전극(SE), 및 드레인 전극(DE)을 포함하는 반도체층이 배치될 수 있다. 반도체층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함한다. 소스 전극(SE)과 드레인 전극(DE)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다. 액티브층(ACT)은 기판(SUB1)의 두께 방향인 제3 방향(Z축 방향)에서 게이트 전극(GE)과 중첩하며, 소스 전극(SE)과 드레인 전극(DE)은 제3 방향(Z축 방향)에서 게이트 전극(GE)과 중첩하지 않을 수 있다.
액티브층(ACT), 소스 전극(SE), 및 드레인 전극(DE) 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
게이트 절연막(130) 상에는 박막 트랜지스터(ST)의 게이트 전극(GE)과 커패시터(CST)의 제1 커패시터 전극(CAE1)을 포함하는 제1 게이트 도전층이 배치될 수 있다. 게이트 전극(GE)은 제3 방향(Z축 방향)에서 액티브층(ACT)과 중첩할 수 있다. 제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(GE)과 제1 커패시터 전극(CAE1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
제1 층간 절연막(141) 상에는 커패시터(CST)의 제2 커패시터 전극(CAE2)을 포함하는 제2 게이트 도전층이 배치될 수 있다. 제1 층간 절연막(141)이 소정의 유전율을 가지므로, 제1 커패시터 전극(CAE1), 제2 커패시터 전극(CAE2), 및 제1 층간 절연막(141)에 의해 커패시터(CST)가 형성될 수 있다. 제2 커패시터 전극(CAE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CAE2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
제2 층간 절연막(142) 상에는 연결 전극(ANDE)과 제1 전원 배선(VL1)을 포함하는 데이터 도전층이 배치될 수 있다. 연결 전극(ANDE)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 박막 트랜지스터(ST)의 드레인 전극(DE)을 노출하는 드레인 콘택홀(DCT)을 통해 드레인 전극(DE)에 연결될 수 있다. 도 4에서는 연결 전극(ANDE)이 박막 트랜지스터(ST)의 드레인 전극(DE)에 연결되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 연결 전극(ANDE)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 박막 트랜지스터(ST)의 소스 전극(SE)을 노출하는 소스 콘택홀을 통해 소스 전극(SE)에 연결될 수 있다. 제1 전원 배선(VL1)에는 제1 전원 전압이 인가될 수 있다. 제1 전원 배선(VL1)은 제1 방향(X축 방향)으로 연장될 수 있으나, 이에 한정되지 않는다. 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
연결 전극(ANDE) 상에는 박막 트랜지스터(ST)들로 인한 단차를 평탄화하기 위한 평탄화막(160)이 배치될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
평탄화막(160) 상에는 제1 전극(171), 제2 전극(173), 및 내부 뱅크(191)가 배치될 수 있다.
내부 뱅크(191)는 외부 뱅크(192)에 의해 정의되는 제1 개구부(OA1) 내에 배치될 수 있다. 발광 소자(172)들은 서로 인접한 내부 뱅크(191)들 사이에 배치될 수 있다. 내부 뱅크(191)는 평탄화막(160)과 접하는 하면, 하면과 마주보는 상면, 상면과 하면 사이의 측면들을 포함할 수 있다. 내부 뱅크(191)는 사다리꼴의 단면 형태를 가질 수 있으나, 이에 한정되지 않는다.
내부 뱅크(191)는 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 예를 들어, 내부 뱅크(191)가 감광성 수지로 형성되는 경우, 포지티브 포토 레지스트 또는 네거티브 포토 레지스트일 수 있다.
제1 전극(171)은 평탄화막(160)과 내부 뱅크(191) 상에 배치될 수 있다. 제1 전극(171)은 내부 뱅크(191)의 적어도 하나의 측면과 상면 상에 배치될 수 있다. 제1 전극(171)은 평탄화막(160)을 관통하는 화소 콘택홀(PCT)을 통해 연결 전극(ANDE)에 연결될 수 있다. 이로 인해, 제1 전극(171)은 박막 트랜지스터(ST)의 드레인 전극(DE)에 전기적으로 연결될 수 있다. 화소 콘택홀(PCT)은 제3 방향(Z축 방향)에서 외부 뱅크(192)와 중첩할 수 있다. 화소 콘택홀(PCT)은 제1 개구부(OA1)와 제2 개구부(OA2) 사이에 배치될 수 있다.
제2 전극(173)은 평탄화막(160)과 내부 뱅크(191) 상에 배치될 수 있다. 제2 전극(173)은 내부 뱅크(191)의 적어도 하나의 측면과 상면 상에 배치될 수 있다. 제2 전극(173)은 평탄화막(160)을 관통하는 공통 콘택홀(CCT)을 통해 제1 전원 배선(VL1)에 연결될 수 있다. 공통 콘택홀(CCT)은 제3 방향(Z축 방향)에서 외부 뱅크(192)와 중첩할 수 있다. 공통 콘택홀(CCT)은 제1 개구부(OA1)와 제2 개구부(OA2) 사이에 배치될 수 있다.
제1 전극(171)과 제2 전극(173)은 반사율이 높은 도전 물질을 포함할 수 있다. 예를 들어, 제1 전극(171)과 제2 전극(173)은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이로 인해, 발광 소자(172)로부터 발광한 광 중에서 제1 전극(171)과 제2 전극(173)으로 진행하는 광은 제1 전극(171)과 제2 전극(173)에서 반사되어 발광 소자(172)들의 상부로 진행할 수 있다.
제1 전극(171)과 제2 전극(173) 상에는 제1 절연막(181)이 배치될 수 있다. 제1 절연막(181)은 제1 전극(171)과 제2 전극(173)에 의해 덮이지 않고 노출된 평탄화막(160) 상에 배치될 수 있다. 제1 절연막(181)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
외부 뱅크(192)는 제1 절연막(181) 상에 배치될 수 있다. 외부 뱅크(192)는 제1 개구부(OA1)와 제2 개구부(OA2)를 정의할 수 있다. 외부 뱅크(192)는 내부 뱅크(191)와 중첩하지 않을 수 있다. 외부 뱅크(192)는 제1 절연막(181)과 접하는 하면, 하면과 마주보는 상면, 상면과 하면 사이의 측면들을 포함할 수 있다. 외부 뱅크(192)는 사다리꼴의 단면 형태를 가질 수 있으나, 이에 한정되지 않는다.
외부 뱅크(192)는 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 예를 들어, 내부 뱅크(191)가 감광성 수지로 형성되는 경우, 포지티브 포토 레지스트 또는 네거티브 포토 레지스트일 수 있다.
발광 소자(172)들은 제1 절연막(181) 상에 배치될 수 있다. 발광 소자(172)들 상에는 제2 절연막(182)이 배치될 수 있다. 또한, 제2 절연막(182)은 외부 뱅크(192) 상에 배치될 수 있다. 제2 절연막(182)은 제2 개구부(OA2)에서 제1 절연막(181)에 의해 덮이지 않고 노출된 제1 전극(171)과 제2 전극(173) 상에 배치될 수 있다. 제2 절연막(182)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
제1 접촉 전극(174)은 제1 절연막(181)을 관통하는 제1 접촉 콘택홀(CCT1)을 통해 제1 전극(171)에 연결될 수 있다. 제1 접촉 콘택홀(CCT1)은 제3 방향(Z축 방향)에서 내부 뱅크(191)와 중첩할 수 있다. 제1 접촉 전극(174)은 발광 소자(172)의 일 단과 접촉할 수 있다. 이로 인해, 발광 소자(172)의 일 단은 제1 접촉 전극(174)을 통해 제1 전극(171)에 전기적으로 연결될 수 있다. 제1 접촉 전극(174)은 제2 절연막(182) 상에 배치될 수 있다.
제1 접촉 전극(174) 상에는 제3 절연막(183)이 배치될 수 있다. 제3 절연막(183)은 제1 접촉 전극(174)과 제2 접촉 전극(175)을 전기적으로 분리하기 위해 제1 접촉 전극(174)을 덮도록 배치될 수 있다. 또한, 제3 절연막(183)은 외부 뱅크(192) 상에 배치된 제2 절연막(182)을 덮을 수 있다. 나아가, 제3 절연막(183)은 제2 개구부(OA2)에서 제1 전극(171)의 분리 영역(SA1)과 제2 전극(173)의 분리 영역(SA2)에 배치될 수 있다. 즉, 제3 절연막(183)은 제2 개구부(OA2)에서 제1 전극(171)과 제2 전극(173)에 의해 덮이지 않고 노출된 평탄화막(160) 상에 배치될 수 있다. 제3 절연막(183)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
제2 접촉 전극(175)은 제1 절연막(181)을 관통하는 제2 접촉 콘택홀(CCT2)을 통해 제2 전극(173)에 연결될 수 있다. 제2 접촉 콘택홀(CCT2)은 제3 방향(Z축 방향)에서 내부 뱅크(191)와 중첩할 수 있다. 제2 접촉 전극(175)은 발광 소자(172)의 일 단과 접촉할 수 있다. 이로 인해, 발광 소자(172)의 일 단은 제2 접촉 전극(175)을 통해 제2 전극(173)에 전기적으로 연결될 수 있다. 제2 접촉 전극(175)은 제3 절연막(183) 상에 배치될 수 있다.
제1 접촉 전극(174)과 제2 접촉 전극(175)은 광을 투과시킬 수 있는 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물(TCO, Transparent Conductive Oxide)로 이루어질 수 있다. 발광 소자(172)들에서 발광된 광이 제1 접촉 전극(174)과 제2 접촉 전극(175)에 의해 차단되는 것을 피할 수 있다.
발광 소자(172)들 각각의 일 단은 제1 접촉 전극(174)과 제1 전극(171)을 통해 박막 트랜지스터(ST)의 드레인 전극(D)에 전기적으로 연결되고, 타 단은 제2 접촉 전극(175)과 제2 전극(173)을 통해 제1 전원 배선(VL1)에 연결된다. 그러므로, 발광 소자(172)들 각각은 일 단으로부터 타 단으로 흐르는 전류에 따라 발광할 수 있다.
제1 파장 변환층(QDL)은 제1 서브 화소(PX1)에 배치되고, 제2 파장 변환층은 제2 서브 화소(PX2)에 배치되며, 투명 절연막은 제3 서브 화소(PX3)에 배치될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각의 발광 소자(172)들은 제3 광을 발광할 수 있다. 제3 광은 중심 파장 대역이 370㎚ 내지 490㎚의 범위를 갖는 청색 광 또는 자외선 광과 같은 단파장의 광일 수 있다.
제1 파장 변환층(QDL)은 제1 서브 화소(PX1)의 발광 소자(172)들에서 발광된 제3 광을 제1 광으로 변환할 수 있다. 제1 광은 중심 파장 대역이 600㎚ 내지 750㎚의 범위를 갖는 적색 광일 수 있다.
제2 파장 변환층은 제2 서브 화소(PX2)의 발광 소자(172)들에서 발광된 제3 광을 제2 광으로 변환할 수 있다. 제2 광은 중심 파장 대역이 480㎚ 내지 560㎚의 범위를 갖는 녹색 광일 수 있다.
제1 파장 변환층(QDL)과 제2 파장 변환층 각각은 베이스 수지, 파장 시프터(shifter), 및 산란체를 포함할 수 있다.
베이스 수지는 광 투과율이 높고, 파장 시프터와 산란체에 대한 분산 특성이 우수한 재료일 수 있다. 예를 들어, 베이스 수지는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
파장 시프터는 입사 광의 파장 범위를 변환 또는 시프트할 수 있다. 파장 시프터는 양자점(quantum dot), 양자 막대, 또는 형광체일 수 있다. 제1 파장 변환층(QDL)의 양자점의 크기와 제2 파장 변환층의 양자점의 크기는 상이할 수 있다.
산란체는 제1 파장 변환층(QDL) 또는 제2 파장 변환층을 통과하는 광의 파장을 실질적으로 변환시키지 않으면서 입사광을 랜덤한 방향으로 산란시킬 수 있다. 이를 통해, 제1 파장 변환층(QDL) 또는 제2 파장 변환층을 통과하는 광의 경로 길이를 증가시킬 수 있으므로, 파장 시프터에 의한 색 변환 효율을 증가시킬 수 있다. 산란체는 광 산란 입자일 수 있다. 예를 들어, 산란체는 산화 티타늄(TiO2), 산화 규소(SiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등과 같은 금속 산화물 입자일 수 있다. 또는, 산란체는 아크릴계 수지 또는 우레탄계 수지와 같은 유기 입자일 수 있다.
투명 절연막은 청색 광 또는 자외선 광과 같은 단파장의 광을 그대로 통과시킬 수 있다. 투명 절연막은 투과율이 높은 유기막으로 형성될 수 있다.
제1 파장 변환층(QDL)은 제1 서브 화소(PX1)에서 제2 접촉 전극(175)과 제3 절연막(183) 상에 배치될 수 있다. 한편, 제2 서브 화소(PX2)에 배치되는 제2 파장 변환층의 배치와 제3 서브 화소(PX3)에 배치되는 투명 절연막의 배치는 제1 파장 변환층(QDL)과 실질적으로 동일하므로, 제2 파장 변환층의 배치와 투명 절연막의 배치에 대한 설명은 생략한다.
제1 파장 변환층(QDL) 상에는 제1 컬러필터가 배치될 수 있다. 제1 컬러필터는 제1 광, 예를 들어 적색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제1 서브 화소(PX1)의 발광 소자(172)들로부터 발광된 단파장의 광 중에서 제1 광으로 변환되지 않은 광은 제1 컬러필터를 투과하지 못할 수 있다. 이에 비해, 제1 파장 변환층(QDL)에 의해 변환된 제1 광은 제1 컬러필터를 투과할 수 있다.
제2 파장 변환층 상에는 제2 컬러필터가 배치될 수 있다. 제2 컬러필터는 제2 광, 예를 들어 녹색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제2 서브 화소(PX2)의 발광 소자(172)들로부터 발광된 단파장의 광 중에서 제2 광으로 변환되지 않은 광은 제2 컬러필터를 투과하지 못할 수 있다. 이에 비해, 제2 파장 변환층에 의해 변환된 제2 광은 제2 컬러필터를 투과할 수 있다.
투명 절연막 상에는 제3 컬러필터가 배치될 수 있다. 제3 컬러필터는 제3 광, 예를 들어 청색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제3 서브 화소(PX3)의 발광 소자(172)들로부터 발광된 단파장의 광은 제3 컬러필터를 투과할 수 있다.
컬러필터들 상에는 블랙 매트릭스가 배치될 수 있다. 블랙 매트릭스는 컬러필터들 사이에 배치될 수 있다. 블랙 매트릭스는 광을 차단할 수 있는 차광 물질을 포함할 수 있다. 이 경우, 블랙 매트릭스는 카본 블랙 등의 무기 흑색 안료나 유기 흑색 안료(organic black pigment)를 포함할 수 있다.
한편, 제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 파장 변환층(QDL1)과 제1 컬러필터를 제외하고는, 도 5를 결부하여 설명한 제1 서브 화소(PX1)와 실질적으로 동일하므로, 제2 서브 화소(PX2)와 제3 서브 화소(PX3)에 대한 설명은 생략한다.
도 6은 일 실시예에 따른 모기판을 보여주는 레이아웃 도이다.
도 7은 도 6의 제1 표시 패널 셀, 제1 정렬 패드들, 및 제2 정렬 패드들의 일 예를 보여주는 레이아웃 도이다.
도 6 및 도 7을 참조하면, 모기판(MSUB)은 제1 표시 패널 셀(CEL1), 제2 표시 패널 셀(CEL2), 제1 정렬 패드(AP1)들, 제2 정렬 패드(AP2)들, 제3 정렬 패드(AP3)들, 및 제4 정렬 패드(AP4)들을 포함할 수 있다. 도 6에서는 모기판(MSUB)이 두 개의 표시 패널 셀들(CEL1, CEL2)을 포함하는 것을 예시하였으나, 모기판(MSUB)의 표시 패널 셀들(CEL1, CEL2)의 개수는 이에 한정되지 않는다.
제1 표시 패널 셀(CEL1)은 모기판(MSUB)의 제1 측에 인접하는 영역에 배치되고, 제2 표시 패널 셀(CEL2)은 모기판(MSUB)의 제2 측에 인접하는 영역에 배치될 수 있다. 제1 표시 패널 셀(CEL1), 제1 정렬 패드(AP1)들, 및 제2 정렬 패드(AP2)들과, 제2 표시 패널 셀(CEL2), 제3 정렬 패드(AP3)들, 및 제4 정렬 패드(AP4)들은 제2 방향(Y축 방향)에서 서로 대칭될 수 있다. 예를 들어, 제1 정렬 패드(AP1)들과 제2 정렬 패드(AP2)들은 제1 표시 패널 셀(CEL1)의 제1 측에 배치될 수 있다. 제3 정렬 패드(AP3)들과 제4 정렬 패드(AP4)들은 제2 표시 패널 셀(CEL2)의 제2 측에 배치될 수 있다.
제1 표시 패널 셀(CEL1)은 도 7과 같이 화소(PX)들, 스캔 구동부(SDC)들, 스캔 배선(SL)들, 데이터 배선(DL)들, 제1 정렬 배선(AL1), 제2 정렬 배선(AL2), 제1 연결 배선(FCL1), 제2 연결 배선(FCL2), 표시 패드(DP)들, 및 스캔 패드(SP)들을 포함할 수 있다. 도 7에 도시된 스캔 구동부(SDC)들, 스캔 배선(SL)들, 데이터 배선(DL)들, 표시 패드(DP)들, 및 스캔 패드(SP)들은 도 2를 결부하여 설명한 바와 실질적으로 동일하므로 생략한다.
제1 정렬 배선(AL1)은 제1 수평 정렬 배선(HAL1)과 제1 수직 정렬 배선(VAL1)을 포함한다. 제1 수평 정렬 배선(HAL1)은 도 2를 결부하여 설명한 제1 플로팅 배선(FL1)과 실질적으로 동일할 수 있다. 제1 수평 정렬 배선(HAL1)은 제1 연결 배선(FCL1)들을 통해 제1 정렬 패드(AP1)들에 연결될 수 있다. 제1 수직 정렬 배선(VAL1)은 제1 수평 정렬 배선(HAL1)으로부터 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 수직 정렬 배선(VAL1)은 제2 방향(Y축 방향)으로 배열된 서브 화소들(PX1, PX2, PX3)에 배치될 수 있다.
제2 정렬 배선(AL2)은 제2 수평 정렬 배선(HAL2)과 제2 수직 정렬 배선(VAL2)을 포함한다. 제2 수평 정렬 배선(HAL2)은 도 2를 결부하여 설명한 제2 플로팅 배선(FL2)과 실질적으로 동일할 수 있다. 제2 수평 정렬 배선(HAL2)은 제2 연결 배선(FCL2)들을 통해 제2 정렬 패드(AP2)들에 연결될 수 있다. 제2 수직 정렬 배선(VAL2)은 제2 수평 정렬 배선(HAL2)으로부터 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 수직 정렬 배선(VAL2)은 제2 방향(Y축 방향)으로 배열된 서브 화소들(PX1, PX2, PX3)에 배치될 수 있다.
도 7과 같이, 제1 정렬 배선(AL1)은 제1 연결 배선(FCL1)들을 통해 제1 정렬 패드(AP1)들에 연결되고, 제2 정렬 배선(AL2)은 제2 연결 배선(FCL2)들을 통해 제2 정렬 패드(AP2)들에 연결된다. 또한, 제1 정렬 배선(AL1)과 제2 정렬 배선(AL2)은 표시 패널(100)의 모든 서브 화소들(PX1, PX2, PX3)에 공통적으로 연결된다. 제1 정렬 신호는 제1 프로브 핀(PP1)들과 제1 정렬 패드(AP1)들을 통해 제1 정렬 배선(AL1)에 인가되고, 제2 정렬 신호는 제1 프로브 핀(PP1)들과 제2 정렬 패드(AP2)들을 통해 제2 정렬 배선(AL2)에 인가되는 경우, 표시 패널(100)의 모든 서브 화소들(PX1, PX2, PX3)의 발광 소자(172)들은 제1 정렬 배선(AL1)의 제1 정렬 신호와 제2 정렬 배선(AL2)의 제2 정렬 신호에 의해 형성되는 전기장에 의해 정렬될 수 있다.
제1 정렬 배선(AL1)과 제2 정렬 배선(AL2)은 발광 소자(172)들을 정렬하기 위해 제1 정렬 신호와 제2 정렬 신호를 인가하고 난 후, 단선될 수 있다. 이로 인해, 제1 정렬 배선(AL1)과 제2 정렬 배선(AL2)은 도 2와 같이 플로팅 배선들(FL1, FL2), 연결 배선들(FCL1, FCL2, FCL3, FCL4), 및 제1 전극(171)들과 제2 전극(173)들로 분할될 수 있다.
또한, 표시 패널 셀들(CEL1, CEL2)은 스크라이빙 공정에 의해 절단될 수 있다. 이로 인해, 표시 패널 셀들(CEL1, CEL2) 각각은 도 2에 도시된 표시 패널(100)로 형성될 수 있다.
한편, 제2 표시 패널 셀(CEL2)은 도 7을 결부하여 설명한 제1 표시 패널 셀(CEL1)과 실질적으로 동일하므로, 제2 표시 패널 셀(CEL2)에 대한 설명은 생략한다.
도 8은 일 실시예에 따른 표시 장치의 제조 장치를 보여주는 일 예시 도면이다. 도 9는 일 실시예에 따른 표시 장치의 제조 장치를 보여주는 블록도이다.
도 8 및 도 9에는 모기판(MSUB)의 복수의 표시 패널 셀들(CEL1, CEL2) 각각의 서브 화소들의 발광 소자들을 정렬하기 위해, 모기판(MSUB)에 정렬 신호들을 인가하는 제조 장치(1000)가 나타나 있다.
도 8 및 도 9를 참조하면, 일 실시예에 따른 표시 장치의 제조 장치(1000)는 스테이지(1100), 스테이지 지지대(1110), 스테이지 이동부(1200), 지지 핀(1300)들, 핀 지지대들(1310), 제1 증폭기(1410), 제2 증폭기(1420), 전압 출력부(1430), 제1 전계 인가 모듈(1500), 제1 모듈 이동부(1510), 제2 전계 인가 모듈(1600), 제2 모듈 이동부(1610), 광 조사 모듈(1700), 및 제어부(1900)를 포함한다.
스테이지(1100)는 모기판(MSUB)이 안정적으로 안착되도록 평탄한 상면을 가질 수 있다. 스테이지(1100)는 스테이지 이동부(1200)에 의해 상승 또는 하강할 수 있다.
스테이지(1100)는 스테이지 홀(1100H)들을 포함할 수 있다. 스테이지 홀(1100H)들은 스테이지(1100)를 관통하는 홀일 수 있다. 스테이지 홀(1100H)들에는 지지 핀(1300)들 및/또는 핀 지지대들(1310)이 배치될 수 있다. 즉, 스테이지 홀(1100H)들은 지지 핀(1300)들 및 핀 지지대들(1310)과 중첩할 수 있다. 스테이지 홀(1100H)들은 제1 방향(X축 방향)과 제2 방향(Y축 방향)으로 배열될 수 있다. 예를 들어, 스테이지 홀(1100H)들은 제1 방향(X축 방향)에서 제1 간격으로 배치되고, 제2 방향(Y축 방향)에서 제2 간격으로 배치될 수 있다.
스테이지 이동부(1200)는 스테이지(1100)의 하부에 결합될 수 있다. 스테이지 이동부(1200)는 제어부(1900)의 스테이지 제어 신호(SCS)에 따라 스테이지(1100)를 하강하거나 상승시킬 수 있다. 이를 위해, 스테이지 이동부(1200)는 스테이지(1100)를 이동시키기 위한 동력원으로서 모터를 포함할 수 있다.
스테이지 이동부(1200)는 제어부(1900)로부터 제1 로직 레벨 전압의 스테이지 제어 신호(SCS)를 입력 받는 경우, 미리 설정된 높이만큼 스테이지(1100)를 상승시킬 수 있다. 스테이지 이동부(1200)는 제어부(1900)로부터 제2 로직 레벨 전압의 스테이지 제어 신호(SCS)를 입력 받는 경우, 미리 설정된 높이만큼 스테이지(1100)를 하강시킬 수 있다.
지지 핀(1300)들은 모기판(MSUB)을 제조 장치(1000)에 투입하거나 인출할 때 모기판(MSUB)을 지지하는 핀들일 수 있다. 지지 핀(1300)들은 스테이지(1100)의 스테이지 홀(1100H)들을 통해 스테이지(1100)의 하부에 배치되는 핀 지지대(1310)들에 연결될 수 있다.
스테이지(1100)가 스테이지 이동부(1200)에 의해 하강하는 경우, 지지 핀(1300)들은 스테이지(1100)의 상면으로부터 돌출될 수 있다. 스테이지(1100)가 스테이지 이동부(1200)에 의해 상승하는 경우, 지지 핀(1300)들은 스테이지 홀(1100H)들 내에 배치되므로, 스테이지(1100)의 상면으로부터 돌출되지 않을 수 있다. 그러므로, 스테이지(1100)가 스테이지 이동부(1200)에 의해 상승하는 경우, 모기판(MSUB)은 스테이지(1100)의 상면에 안착될 수 있다.
스테이지 지지대(1110)는 스테이지(1100)의 하부에 배치되어 스테이지(1100)를 지지할 수 있다. 스테이지 지지대(1110) 상에는 스테이지 이동부(1200)와 핀 지지대(1310)들이 배치될 수 있다. 스테이지 지지대(1110)는 도 8에 도시된 형상 이외에, 공지된 다양한 형상을 가질 수 있다.
제1 증폭기(1410)는 전압 출력부(1430)로부터 제1 정렬 신호(AS1)와 제2 정렬 신호(AS2)를 입력 받을 수 있다. 제1 증폭기(1410)는 제1 정렬 신호(AS1) 및/또는 제2 정렬 신호(AS2)를 증폭하여 제1 전계 인가 모듈(1500)의 제1 프로브 핀(PP1)들로 출력할 수 있다. 예를 들어, 전압 출력부(1430)로부터 입력되는 제1 정렬 신호(AS1) 및/또는 제2 정렬 신호(AS2)의 전압 스윙 폭은 제1 증폭기(1410)로부터 출력되는 제1 정렬 신호(AS1) 및/또는 제2 정렬 신호(AS2)의 전압 스윙 폭보다 작을 수 있다. 제1 정렬 신호(AS1)가 그라운드 전압 또는 그라운드 전압에 가까운 직류 전압인 경우, 제1 증폭기(1410)는 제1 정렬 신호(AS1)를 증폭하지 않을 수 있다.
제2 증폭기(1420)는 전압 출력부(1430)로부터 제1 정렬 신호(AS1)와 제2 정렬 신호(AS2)를 입력 받을 수 있다. 제2 증폭기(1420)는 제1 정렬 신호(AS1) 및/또는 제2 정렬 신호(AS2)를 증폭하여 제2 전계 인가 모듈(1600)의 제2 프로브 핀(PP2)들로 출력할 수 있다. 예를 들어, 전압 출력부(1430)로부터 입력되는 제1 정렬 신호(AS1) 및/또는 제2 정렬 신호(AS2)의 전압 스윙 폭은 제2 증폭기(1420)로부터 출력되는 제1 정렬 신호(AS1) 및/또는 제2 정렬 신호(AS2)의 전압 스윙 폭보다 작을 수 있다. 제1 정렬 신호(AS1)가 그라운드 전압 또는 그라운드 전압에 가까운 직류 전압인 경우, 제2 증폭기(1420)는 제1 정렬 신호(AS1)를 증폭하지 않을 수 있다.
전압 출력부(1430)는 제어부(1900)로부터 제1 제어 신호(CS1)를 입력 받고, 제1 제어 신호(CS1)에 따라 제1 정렬 신호(AS1)와 제2 정렬 신호(AS2)를 생성하여 제1 증폭기(1410)와 제2 증폭기(1420)로 출력하고, 제1 발광 타이밍 신호(LTS1)와 제2 발광 타이밍 신호(LTS2)를 생성하여 제1 발광 구동부(1731)와 제2 발광 구동부(1732)로 출력한다. 또한, 전압 출력부(1430)는 제2 제어 신호(CS2)를 생성하여 발광 구동부(1730)로 출력할 수 있다. 제1 정렬 신호(AS1)는 직류 신호이고, 제2 정렬 신호(AS2), 제1 발광 타이밍 신호(LTS1), 및 제2 발광 타이밍 신호(LTS2)는 교류 신호일 수 있다. 제1 정렬 신호(AS1), 제2 정렬 신호(AS2), 제2 제어 신호(CS2), 제1 발광 타이밍 신호(LTS1), 및 제2 발광 타이밍 신호(LTS2)에 대한 자세한 설명은 도 10 내지 도 13을 결부하여 후술한다.
전압 출력부(1430)는 제1 로직 레벨 전압의 제1 제어 신호(CS1)가 입력되는 경우, 제1 정렬 신호(AS1), 제2 정렬 신호(AS2), 제1 발광 타이밍 신호(LTS1), 및 제2 발광 타이밍 신호(LTS2)를 생성할 수 있다. 전압 출력부(1430)는 제2 로직 레벨 전압의 제1 제어 신호(CS1)가 입력되는 경우, 제1 정렬 신호(AS1), 제2 정렬 신호(AS2), 제1 발광 타이밍 신호(LTS1), 및 제2 발광 타이밍 신호(LTS2)를 생성하지 않을 수 있다. 전압 출력부(1430)가 제1 정렬 신호(AS1), 제2 정렬 신호(AS2), 제1 발광 타이밍 신호(LTS1), 및 제2 발광 타이밍 신호(LTS2)를 함께 생성하므로, 제2 정렬 신호(AS2)의 타이밍과 제1 발광 타이밍 신호(LTS1)의 타이밍은 동기화되고, 제2 정렬 신호(AS2)의 타이밍과 제2 발광 타이밍 신호(LTS2)의 타이밍은 동기화될 수 있다.
제1 전계 인가 모듈(1500)은 스테이지(1100)의 제1 측에 배치될 수 있다. 예를 들어, 제1 측은 우측일 수 있다. 제1 전계 인가 모듈(1500)은 제1 프로브 헤드(HBD1)들, 제1 프로브 핀(PP1)들, 제1 바디부(BD1), 및 제1 결합부(CM1)를 포함할 수 있다.
제1 프로브 핀(PP1)들은 제1 프로브 헤드(HBD1)의 하면 상에 배치될 수 있다. 제1 프로브 핀(PP1)들은 도전성이 높은 물질, 예를 들어 금속 물질로 이루어질 수 있다. 제1 프로브 핀(PP1)들의 개수는 모기판(MSUB)의 제1 정렬 패드(AP1)들과 제2 정렬 패드(AP2)들을 합한 개수일 수 있다.
제1 바디부(BD1)는 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 제1 프로브 헤드(HBD1)들 각각은 제1 바디부(BD1)의 제2 측 끝단에서 제1 방향(X축 방향)으로 돌출될 수 있다. 제2 측은 제1 측의 반대 측으로서 우측일 수 있다. 제1 프로브 헤드(HBD1)들 중 어느 하나는 제1 바디부(BD1)의 제2 측 끝단에서 제1 방향(X축 방향)의 정방향으로 돌출되는 반면에, 다른 하나는 제1 바디부(BD1)의 제2 측 끝단에서 제1 방향(X축 방향)의 역방향으로 돌출될 수 있다. 제1 바디부(BD1)와 제1 프로브 헤드(HBD1)들은 일체로 형성될 수 있다. 또는, 제1 바디부(BD1)와 제1 프로브 헤드(HBD1)들은 별도의 구성일 수 있다.
제1 결합부(CM1)는 제3 방향(Z축 방향)으로 길게 연장될 수 있다. 제1 결합부(CM1)는 제1 바디부(BD1)의 제1 측 끝단에서 제3 방향(Z축 방향)으로 돌출될 수 있다. 제1 결합부(CM1)는 제1 바디부(BD1)의 하면 상에 배치될 수 있다. 제1 결합부(CM1)는 제1 바디부(BD1)에 결합될 수 있다. 제1 결합부(CM1)는 그의 제2 측에 배치된 제1 모듈 이동부(1510)에 결합될 수 있다. 제1 결합부(CM1)는 제1 모듈 이동부(1510)에 의해 상승 또는 하강할 수 있다.
제1 모듈 이동부(1510)는 스테이지(1100)의 제2 측에 결합될 수 있다. 제1 모듈 이동부(1510)는 제어부(1900)의 제1 모듈 이동 신호(MVS1)에 따라 제1 전계 인가 모듈(1500)을 하강하거나 상승시킬 수 있다. 이를 위해, 제1 모듈 이동부(1510)는 제1 전계 인가 모듈(1500)을 이동시키기 위한 동력원으로서 모터를 포함할 수 있다.
제1 모듈 이동부(1510)는 제어부(1900)로부터 제1 로직 레벨 전압의 제1 모듈 이동 신호(MVS1)를 입력 받는 경우, 미리 설정된 높이만큼 제1 전계 인가 모듈(1500)을 상승시킬 수 있다. 제1 모듈 이동부(1510)는 제어부(1900)로부터 제2 로직 레벨 전압의 제1 모듈 이동 신호(MVS1)를 입력 받는 경우, 미리 설정된 높이만큼 제1 전계 인가 모듈(1500)을 하강시킬 수 있다.
제1 모듈 이동부(1510)가 하강하는 경우, 제1 프로브 핀(PP1)들은 모기판(MSUB)의 제1 표시 패널 셀(CEL1)에 연결된 제1 정렬 패드(AP1)들과 제2 정렬 패드(AP2)들과 접촉할 수 있다. 이 경우, 제1 프로브 핀(PP1)들을 통해 모기판(MSUB)의 제1 표시 패널 셀(CEL1)에는 제1 정렬 신호(AS1)와 제2 정렬 신호(AS2)가 인가될 수 있다. 그러므로, 제1 표시 패널 셀(CEL1)의 서브 화소들(PX1, PX2, PX3)의 발광 소자(172)들은 정렬될 수 있다. 제1 모듈 이동부(1510)가 상승하는 경우, 제1 프로브 핀(PP1)들은 모기판(SUB)의 제1 정렬 패드(AP1)들과 제2 정렬 패드(AP2)들과 이격될 수 있다.
제2 전계 인가 모듈(1600)은 스테이지(1100)의 제2 측, 예를 들어 좌측에 배치될 수 있다. 스테이지(1100)의 제2 측은 제1 측의 반대 측일 수 있다. 제1 전계 인가 모듈(1500)과 제2 전계 인가 모듈(1600)은 서로 마주보도록 배치될 수 있다.
제2 전계 인가 모듈(1600)은 제2 프로브 헤드(HBD2)들, 제2 프로브 핀(PP2)들, 제2 바디부(BD2), 및 제2 결합부(CM2)를 포함할 수 있다.
제2 프로브 핀(PP2)들은 제2 프로브 헤드(HBD2)의 하면 상에 배치될 수 있다. 제2 프로브 핀(PP2)들은 도전성이 높은 물질, 예를 들어 금속 물질로 이루어질 수 있다. 제2 프로브 핀(PP2)들의 개수는 모기판(MSUB)의 제3 정렬 패드(AP3)들과 제4 정렬 패드(AP4)들을 합한 개수일 수 있다.
제2 바디부(BD2)는 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 제2 프로브 헤드(HBD2)들 각각은 제2 바디부(BD2)의 제2 측 끝단에서 제1 방향(X축 방향)으로 돌출될 수 있다. 제2 프로브 헤드(HBD2)들 중 어느 하나는 제2 바디부(BD2)의 제1 측 끝단에서 제1 방향(X축 방향)의 정방향으로 돌출되는 반면에, 다른 하나는 제2 바디부(BD2)의 제1 측 끝단에서 제1 방향(X축 방향)의 역방향으로 돌출될 수 있다. 제2 바디부(BD2)와 제2 프로브 헤드(HBD2) 들은 일체로 형성될 수 있다. 또는, 제2 바디부(BD2)와 제2 프로브 헤드(HBD2)들은 별도의 구성일 수 있다.
제2 결합부(CM2)는 제3 방향(Z축 방향)으로 길게 연장될 수 있다. 제2 결합부(CM2)는 제2 바디부(BD2)의 제2 측 끝단에서 제3 방향(Z축 방향)으로 돌출될 수 있다. 제2 결합부(CM2)는 제2 바디부(BD2)의 하면 상에 배치될 수 있다. 제2 결합부(CM2)는 제2 바디부(BD2)에 결합될 수 있다. 제2 결합부(CM2)는 그의 제1 측에 배치된 제2 모듈 이동부(1610)에 결합될 수 있다. 제2 결합부(CM2)는 제2 모듈 이동부(1610)에 의해 상승 또는 하강할 수 있다.
제2 모듈 이동부(1610)는 스테이지(1100)의 제1 측에 결합될 수 있다. 제2 모듈 이동부(1610)는 제어부(1900)의 제어에 따라 제2 전계 인가 모듈(1600)을 하강하거나 상승시킬 수 있다. 이를 위해, 제2 모듈 이동부(1610)는 제2 전계 인가 모듈(1600)을 이동시키기 위한 동력원으로서 모터를 포함할 수 있다.
제2 모듈 이동부(1520)는 제어부(1900)로부터 제1 로직 레벨 전압의 제2 모듈 이동 신호(MVS2)를 입력 받는 경우, 미리 설정된 높이만큼 제2 전계 인가 모듈(1600)을 상승시킬 수 있다. 제2 모듈 이동부(1520)는 제어부(1900)로부터 제2 로직 레벨 전압의 제2 모듈 이동 신호(MVS2)를 입력 받는 경우, 미리 설정된 높이만큼 제2 전계 인가 모듈(1600)을 하강시킬 수 있다.
제2 모듈 이동부(1610)가 하강하는 경우, 제2 프로브 핀(PP2)들은 모기판(MSUB)의 제2 표시 패널 셀(CEL2)에 연결된 제3 정렬 패드(AP3)들과 제4 정렬 패드(AP4)들과 접촉할 수 있다. 이 경우, 제2 프로브 핀(PP2)들을 통해 모기판(MSUB)의 제2 표시 패널 셀(CEL2)에는 제1 정렬 신호(AS1)와 제2 정렬 신호(AS2)가 인가될 수 있다. 그러므로, 제2 표시 패널 셀(CEL2)의 서브 화소들(PX1, PX2, PX3)의 발광 소자들은 정렬될 수 있다. 제2 모듈 이동부(1610)가 상승하는 경우, 제2 프로브 핀(PP2)들은 모기판(SUB)의 제3 정렬 패드(AP3)들과 제4 정렬 패드(AP4)들과 이격될 수 있다.
광 조사 모듈(1700)은 스테이지(1100)의 상면 상에 배치될 수 있다. 광 조사 모듈(1700)은 스테이지(1100)의 상면을 향해 광을 조사한다. 광 조사 모듈(1700)은 스테이지(1100)의 상면 전체 또는 모기판(MSUB)의 상면 전체를 커버하도록 배치될 수 있다. 예를 들어, 광 조사 모듈(1700)의 면적은 스테이지(1100)의 면적 또는 모기판(MSUB)의 면적보다 클 수 있다. 또는, 광 조사 모듈(1700)의 제1 방향(X축 방향)의 길이와 제2 방향(Y축 방향)의 길이는 스테이지(1100)의 제1 방향(X축 방향)의 길이와 제2 방향(Y축 방향)의 길이보다 길 수 있다. 또는, 광 조사 모듈(1700)의 제1 방향(X축 방향)의 길이와 제2 방향(Y축 방향)의 길이는 모기판(MSUB)의 제1 방향(X축 방향)의 길이와 제2 방향(Y축 방향)의 길이보다 길 수 있다.
광 조사 모듈(1700)은 복수의 발광 다이오드(light emitting diode)들을 포함할 수 있다. 예를 들어, 광 조사 모듈(1700)은 모기판(MSUB)이 2200×2500㎜ 크기를 갖는 경우, 대략 50,000 개의 발광 다이오드들을 포함할 수 있다.
광 조사 모듈(1700)은 제1 광 조사 모듈(1710)과 제2 광 조사 모듈(1720)을 포함할 수 있다.
제1 광 조사 모듈(1710)은 스테이지(1100)의 제1 측에 인접하는 제1 영역 상에 배치될 수 있다. 제1 광 조사 모듈(1710)은 스테이지(1100)의 제1 영역에 광을 조사할 수 있다. 또한, 스테이지(1100) 상에 모기판(MSUB)이 배치되는 경우, 제1 광 조사 모듈(1710)은 제1 표시 패널 셀(CEL1) 상에 배치될 수 있다. 그러므로, 제1 광 조사 모듈(1710)은 제1 표시 패널 셀(CEL1)에 광을 조사할 수 있다.
제2 광 조사 모듈(1720)은 스테이지(1100)의 제2 측에 인접하는 제2 영역 상에 배치될 수 있다. 제2 광 조사 모듈(1720)은 스테이지(1100)의 제2 영역에 광을 조사할 수 있다. 또한, 스테이지(1100) 상에 모기판(MSUB)이 배치되는 경우, 제2 광 조사 모듈(1720)은 제2 표시 패널 셀(CEL2) 상에 배치될 수 있다. 그러므로, 제2 광 조사 모듈(1720)은 제2 표시 패널 셀(CEL2)에 광을 조사할 수 있다.
또는, 제1 광 조사 모듈(1710)과 제2 광 조사 모듈(1720)은 일체로 형성될 수 있다. 이 경우, 일체로 형성된 제1 광 조사 모듈(1710)과 제2 광 조사 모듈(1720)은 모기판(MSUB)의 모든 표시 패널 셀들(CEL1, CLE2)에 광을 동시에 조사할 수 있다. 또한, 일체로 형성된 제1 광 조사 모듈(1710)과 제2 광 조사 모듈(1720)은 제1 표시 패널 셀(CEL1)에 대응되는 발광 다이오드들만을 구동하여 제1 표시 패널 셀(CEL1)에만 광을 조사할 수 있다. 또한, 일체로 형성된 제1 광 조사 모듈(1710)과 제2 광 조사 모듈(1720)은 제2 표시 패널 셀(CEL2)에 대응되는 발광 다이오드들만을 구동하여 제2 표시 패널 셀(CEL2)에만 광을 조사할 수 있다.
광 조사 모듈(1700)은 자외선 광 또는 청색 광을 발광할 수 있다. 예를 들어, 광 조사 모듈(1700)은 대략 405㎚ 파장의 광을 발광할 수 있다.
발광 소자(172)들 각각의 활성층(172c)은 광 조사 모듈(1700)의 자외선 광 또는 청색 광에 의해 들뜬 상태 또는 여기 상태를 가질 수 있다. 이 경우, 발광 소자(172)들 각각의 제1 반도체층(172a)이 n형 반도체이고, 제2 반도체층(172b)이 p형 반도체이므로, 정공이 풍부한 p형으로 도핑된 제2 반도체층(172b)의 정공은 n형으로 도핑된 제1 반도체층(172a)으로 이동하고, 전자가 풍부한 n형으로 도핑된 제1 반도체층(172a)의 전자는 p형으로 도핑된 제2 반도체층(172b)으로 이동할 수 있다. 이로 인해, p형으로 도핑된 제2 반도체층(172b)에서 n형으로 도핑된 제1 반도체층(172a) 방향으로 영구적인 쌍극자 모멘트(permanent dipole moment)가 강하게 생성될 수 있다. 즉, 발광 소자(172)는 광 조사 모듈(1700)의 자외선 광 또는 청색 광에 의해 들뜬 상태 또는 여기 상태를 갖는 경우, 길이 방향으로 극성을 갖는 입자로 정의될 수 있다.
발광 구동부(1730)는 제1 발광 구동부(1731)와 제2 발광 구동부(1732)를 포함할 수 있다.
제1 발광 구동부(1731)는 정전류로 인가되는 제1 발광 구동 신호(LDS1)를 생성할 수 있다. 제1 발광 구동부(1731)는 제1 발광 타이밍 신호(LTS1)에 따라 제1 발광 구동 신호(LDS1)를 제1 광 조사 모듈(1710)의 발광 다이오드 어레이들에 인가할 수 있다. 이로 인해, 제1 광 조사 모듈(1710)의 발광 다이오드 어레이들은 소정의 듀티비로 발광할 수 있다. 제1 발광 타이밍 신호(LTS1)는 제1 광 조사 모듈(1710)의 광 조사 타이밍을 설정하기 위한 신호일 수 있다.
제2 발광 구동부(1732)는 정전류로 인가되는 제2 발광 구동 신호(LDS2)를 생성할 수 있다. 제2 발광 구동부(1732)는 제2 발광 타이밍 신호(LTS2)에 따라 제2 발광 구동 신호(LDS2)를 제2 광 조사 모듈(1720)의 발광 다이오드 어레이들에 인가할 수 있다. 이로 인해, 제2 광 조사 모듈(1720)의 발광 다이오드 어레이들은 소정의 듀티비로 발광할 수 있다. 제2 발광 타이밍 신호(LTS2)는 제2 광 조사 모듈(1720)의 광 조사 타이밍을 설정하기 위한 신호일 수 있다.
제어부(1900)는 표시 장치의 제조 장치(1000)의 모든 구성의 동작을 제어할 수 있다. 제어부(1900)는 스테이지 이동부(1200), 전압 출력부(1430), 제1 모듈 이동부(1510), 제2 모듈 이동부(1610), 제1 발광 구동부(1731), 및 제2 발광 구동부(1732)에 전기적으로 연결될 수 있다.
제어부(1900)는 스테이지 이동부(1200)를 제어하기 위해 스테이지 제어 신호(SCS)를 스테이지 이동부(1200)로 출력할 수 있다. 스테이지 이동부(1200)는 스테이지 제어 신호(SCS)에 따라 스테이지(1100)를 상승 또는 하강시킬 수 있다.
제어부(1900)는 전압 출력부(1430)를 제어하기 위해 제1 제어 신호(CS1)를 전압 출력부(1430)로 출력할 수 있다. 전압 출력부(1430)는 제1 제어 신호(CS1)에 따라 제1 정렬 신호(AS1), 제2 정렬 신호(AS2), 제1 발광 타이밍 신호(LTS1), 및 제2 발광 타이밍 신호(LTS2)를 출력하거나 출력하지 않을 수 있다.
제어부(1900)는 제1 모듈 이동부(1510)를 제어하기 위해 제1 모듈 이동 신호(MVS1)를 제1 모듈 이동부(1510)로 출력할 수 있다. 제1 모듈 이동부(1510)는 제1 모듈 이동 신호(MVS1)에 따라 제1 전계 인가 모듈(1500)을 상승 또는 하강시킬 수 있다.
제어부(1900)는 제2 모듈 이동부(1520)를 제어하기 위해 제2 모듈 이동 신호(MVS2)를 제2 모듈 이동부(1520)에 출력할 수 있다. 제2 모듈 이동부(1520)는 제2 모듈 이동 신호(MVS2)에 따라 제2 전계 인가 모듈(1600)을 상승 또는 하강시킬 수 있다.
이상에서 살펴본 바와 같이, 일 실시예에 따른 표시 장치의 제조 장치(1000)는 광 조사 모듈(1700)을 통해 모기판(MSUB)의 표시 패널 셀들(CEL1, CEL2)에 자외선 광 또는 청색 광을 조사하며, 제1 전계 인가 모듈(1500)과 제2 전계 인가 모듈(1600)을 통해 표시 패널 셀들(CEL1, CEL2)의 제1 정렬 배선(AL1)과 제2 정렬 배선(AL2)에 제1 정렬 신호와 제2 정렬 신호를 인가한다. 이 경우, 표시 패널 셀들(CEL1, CEL2)의 발광 소자(172)들의 활성층(172c)들은 광 조사 모듈(1700)의 자외선 광 또는 청색 광에 의해 들뜬 상태 또는 여기 상태를 가질 수 있으므로, p형으로 도핑된 제2 반도체층(172b)에서 n형으로 도핑된 제1 반도체층(172a) 방향으로 영구적인 쌍극자 모멘트(permanent dipole moment)가 강하게 생성될 수 있다. 그러므로, 전기장에 의해 발광 소자(172)들에 유전영동힘(Dielectrophoretic Force)을 가할 수 있으므로, 발광 소자(172)들은 제2 반도체층(172b)이 제1 정렬 배선(AL1) 쪽으로 배치되도록 정렬될 수 있다. 즉, 발광 소자(172)들은 편향될 수 있으며, 이로 인해 발광 소자(172)들의 정렬 정확도를 높일 수 있다.
도 10은 도 9의 제1 발광 구동부를 상세히 보여주는 일 예시 도면이다.
도 10을 참조하면, 제1 발광 구동부(1731)는 발광 제어부(LCU), 정전류 발생 회로(CSG), 버퍼부(BF), 및 제1 내지 제q(q는 2 이상의 정수) 발광 제어 트랜지스터들(PT1~PTq)을 포함한다. 제1 광 조사 모듈(1710)은 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq)을 포함하며, 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq) 각각은 발광 다이오드(LED)들을 포함할 수 있다.
발광 제어부(LCU)는 제어부(1900)로부터 제2 제어 신호(CS2)를 입력 받을 수 있다. 발광 제어부(LCU)는 제2 제어 신호(CS2)에 따라 정전류 발생 회로(CSG)에 디지털 데이터인 발광 제어 데이터, 아날로그 신호인 구동 전압들 또는 제어 신호들을 공급할 수 있다.
버퍼부(BF)는 제1 발광 타이밍 신호(LTS1)를 증폭하여 정전류 발생 회로(CSG), 및 제1 내지 제q 발광 제어 트랜지스터들(PT1~PTq)의 게이트 전극들에 공급할 수 있다. 버퍼부(BF)는 연산 증폭기(operational amplifier)를 포함할 수 있다.
정전류 발생 회로(CSG)는 버퍼부(BF)로부터 증폭된 제1 발광 타이밍 신호(LTS1)를 입력 받을 수 있다. 정전류 발생 회로(CSG)는 발광 제어부(LCU)로부터 디지털 데이터인 발광 제어 데이터, 아날로그 신호인 구동 전압들 또는 제어 신호들을 입력 받을 수 있다. 정전류 발생 회로(CSG)는 제1 발광 타이밍 신호(LTS1), 발광 제어 데이터, 구동 전압들 또는 제어 신호들에 따라 제1 발광 구동 신호(LDS1)를 생성할 수 있다. 정전류 발생 회로(CSG)는 제1 발광 구동 신호(LDS1)를 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq) 각각의 일 단에 공급할 수 있다. 제1 발광 구동 신호(LDS1)는 정전류 신호일 수 있으며, 발광 다이오드 어레이들(LS1~LSq) 각각의 일 단은 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq) 각각의 최상단에 배치된 발광 다이오드(LED)의 애노드일 수 있다.
정전류 발생 회로(CSG)는 벅 파워 변환부(buck power unit) 및 부스트 파워 변환부(boost power unit)를 포함할 수 있다. 벅 파워 변환부는 제1 발광 구동 신호(LDS1)의 전류 값을 낮출 수 있다. 부스트 파워 변환부는 제1 발광 구동 신호(LDS1)의 전류 값을 높일 수 있다.
제1 내지 제q 발광 제어 트랜지스터들(PT1~PTq)은 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq)에 일대일로 연결될 수 있다. 제1 내지 제q 발광 제어 트랜지스터들(PT1~PTq) 각각은 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq) 중 어느 하나의 타단과 그라운드 전압원(GND) 사이에 배치될 수 있다. 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq) 중 어느 하나의 타단은 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq) 각각의 최하단에 배치된 발광 다이오드(LED)의 캐소드일 수 있다. 제1 내지 제q 발광 제어 트랜지스터들(PT1~PTq) 각각은 제1 발광 타이밍 신호(LTS1)에 따라 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq) 중 어느 하나를 그라운드 전압원(GND)에 연결시킨다.
제1 내지 제q 발광 제어 트랜지스터들(PT1~PTq) 각각이 제1 발광 타이밍 신호(LTS1)에 의해 턴-온되는 경우, 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq) 중 어느 하나는 그라운드 전압원(GND)에 연결될 수 있다. 이 경우, 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq)은 발광할 수 있다.
제1 내지 제q 발광 제어 트랜지스터들(PT1~PTq) 각각이 제1 발광 타이밍 신호(LTS1)에 의해 턴-오프되는 경우, 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq) 중 어느 하나는 그라운드 전압원(GND)에 연결되지 않을 수 있다. 이 경우, 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq)은 발광하지 않을 수 있다.
제1 내지 제q 발광 제어 트랜지스터들(PT1~PTq) 각각은 N 채널 전계 효과 트랜지스터(field effect transistor)일 수 있다. 제1 내지 제q 발광 제어 트랜지스터들(PT1~PTq) 각각은 제1 발광 타이밍 신호(LTS1)가 입력되는 게이트 전극, 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq) 중 어느 하나에 연결되는 소스 전극, 및 그라운드 전압원(GND)에 연결되는 드레인 전극을 포함할 수 있다. 이 경우, 제1 내지 제q 발광 제어 트랜지스터들(PT1~PTq) 각각은 제2 하이 레벨 전압(HV2)의 제1 발광 타이밍 신호(LTS1)가 게이트 전극에 입력되는 경우 턴-온될 수 있다.
도 10과 같이, 제1 내지 제q 발광 제어 트랜지스터들(PT1~PTq) 각각이 제1 발광 타이밍 신호(LTS1)에 의해 턴-온되므로, 제1 내지 제q 발광 다이오드 어레이들(LS1~LSq) 각각의 발광 타이밍은 제1 발광 타이밍 신호(LTS1)에 의해 결정될 수 있다. 따라서, 제1 광 조사 모듈(1710)에 의해 조사되는 광의 듀티비(duty ratio)는 제1 발광 타이밍 신호(LTS1)에 의해 결정될 수 있다.
한편, 제2 발광 구동부(1732)는 도 10을 결부하여 설명한 제1 발광 구동부(1731)와 실질적으로 동일하므로, 제2 발광 구동부(1732)에 대한 설명은 생략한다.
도 11은 도 7의 제2 정렬 신호와 제1 발광 타이밍 신호의 일 예를 보여주는 파형도이다.
도 11을 참조하면, 제1 정렬 신호(AS1)는 그라운드 전압 또는 소정의 레벨을 갖는 직류 신호인 반면에, 제2 정렬 신호(AS2)와 제1 발광 타이밍 신호(LTS1)는 교류 신호일 수 있다.
제2 정렬 신호(AS2)는 제1 기간(t1) 동안 제1 하이 레벨 전압(HV1)을 가지며, 제2 기간(t2) 동안 제1 로우 레벨 전압(LV1)을 갖는 구형파(또는 사각파)일 수 있다. 복수의 제1 기간(t1)들과 제2 기간(t2)들은 교번하여 배치될 수 있다.
제1 발광 구동 신호(LDS1)는 제1’ 기간(t1’) 동안 제2 하이 레벨 전압(HV2)을 가지며, 제2’ 기간(t2’) 동안 제2 로우 레벨 전압(LV2)을 갖는 구형파(또는 사각파)일 수 있다. 복수의 제1’ 기간(t1’)들과 제2’ 기간(t2’)들은 교번하여 배치될 수 있다. 제1 발광 구동 신호(LDS1)는 제1 내지 제q 발광 제어 트랜지스터들(PT1~PTq)의 턴-온과 턴-오프를 제어하므로, 제1’ 기간(t1’)은 제1 광 조사 모듈(1710)의 광 조사 기간으로 정의되고, 제2’ 기간(t2’)은 제1 광 조사 모듈(1710)의 광 조사 오프 기간으로 정의될 수 있다.
예를 들어, 제1 광 조사 모듈(1710)에 의해 조사되는 광의 듀티비는 1% 내지 50%일 수 있으며, 바람직하게는 20%일 수 있으나, 이에 한정되지 않는다. 제1’ 기간(t1’)과 제2’ 기간(t2’)은 상기 듀티비를 만족하도록 설정될 수 있다. 제1 광 조사 모듈(1710)에 의해 조사되는 광의 듀티비가 1%보다 작으면, 발광 소자(172)들 각각의 활성층(172c)은 광 조사 모듈(1700)의 자외선 광 또는 청색 광에 의해 들뜬 상태 또는 여기 상태를 갖기 어려울 수 있다. 이 경우, p형으로 도핑된 제2 반도체층(172b)에서 n형으로 도핑된 제1 반도체층(172a) 방향으로 영구적인 쌍극자 모멘트(permanent dipole moment)가 생성되기 어려울 수 있으므로, 모기판(MSUB)의 발광 소자(172)들의 편향이 어려울 수 있다. 또한, 제1 광 조사 모듈(1710)에 의해 조사되는 광의 듀티비가 50%보다 크면, 상기 광에 의해 모기판(MSUB)의 발광 소자(172)들을 포함하는 용액의 온도가 높아질 수 있다. 이 경우, 상기 용액이 끓는점에 도달할 수 있으며, 이로 인해 발광 소자(172)들의 편향이 어려울 수 있다.
제2 정렬 신호(AS2)의 타이밍과 제1 발광 구동 신호(LDS1)의 타이밍은 실질적으로 동일할 수 있다. 제2 정렬 신호(AS2)의 주기와 제1 발광 구동 신호(LDS1)의 주기는 실질적으로 동일할 수 있다. 제2 정렬 신호(AS2), 제1 발광 타이밍 신호(LTS1), 및 제2 발광 타이밍 신호(LTS2)는 대략 50kHz의 주파수를 가질 수 있으나, 이에 한정되지 않는다.
제2 정렬 신호(AS2)의 제1 기간(t1)과 제2 기간(t2)의 합은 제1 발광 구동 신호(LDS1)의 제1’ 기간(t1’)과 제2’ 기간(t2’)의 합과 실질적으로 동일할 수 있다. 제2 정렬 신호(AS2)의 제1 기간(t1)의 길이는 제1 발광 구동 신호(LDS1)의 제1’ 기간(t1’)의 길이보다 길 수 있다. 제2 정렬 신호(AS2)의 제2 기간(t2)의 길이는 제1 발광 구동 신호(LDS1)의 제2 기간(t2’)의 길이보다 짧을 수 있다.
제2 정렬 신호(AS2)가 제1 로우 레벨 전압(LV1)에서 제1 하이 레벨 전압(HV1)으로 변경되는 시점에 제1 발광 구동 신호(LDS1)는 제2 하이 레벨 전압(HV2)을 가질 수 있다. 제2 정렬 신호(AS2)의 제1 기간(t1)의 적어도 일부와 제1 발광 구동 신호(LDS1)의 제1’ 기간(t1’)의 적어도 일부는 서로 중첩할 수 있다. 제1 발광 구동 신호(LDS1)가 제2 로우 레벨 전압(LV2)에서 제2 하이 레벨 전압(HV2)으로 변경되는 시점은 제2 정렬 신호(AS2)가 제1 로우 레벨 전압(LV1)에서 제1 하이 레벨 전압(HV1)으로 변경되는 시점보다 앞설 수 있다. 제1 발광 구동 신호(LDS1)가 제2 하이 레벨 전압(HV2)에서 제2 로우 레벨 전압(LV2)으로 변경되는 시점은 제2 정렬 신호(AS2)가 제1 로우 레벨 전압(LV1)에서 제1 하이 레벨 전압(HV1)으로 변경되는 시점보다 늦을 수 있다.
제1 하이 레벨 전압(HV1)은 제1 로우 레벨 전압(LV1)보다 높은 레벨 전압일 수 있다. 제2 하이 레벨 전압(HV2)은 제2 로우 레벨 전압(LV2)보다 높은 레벨 전압일 수 있다. 제1 하이 레벨 전압(HV1)과 제2 하이 레벨 전압(HV2)은 상이할 수 있다. 제1 로우 레벨 전압(LV1)과 제2 로우 레벨 전압(LV2)은 상이할 수 있다.
도 11과 같이, 제2 정렬 신호(AS2)가 제1 로우 레벨 전압(LV1)에서 제1 하이 레벨 전압(HV1)으로 변경되는 시점에 맞춰, 제2 하이 레벨 전압(HV2)의 제1 발광 구동 신호(LDS1)를 인가한다. 이로 인해, 제1 광 조사 모듈(1710)은 발광 소자(172)들을 정렬하기 위해 전기장을 인가하는 시점에 맞춰 모기판(MSUB)에 광을 조사할 수 있다. 그러므로, 발광 소자(172)들을 정렬하기 위해 전기장을 인가하는 시점에 맞춰, 발광 소자(172)들 각각에서 영구적인 쌍극자 모멘트(permanent dipole moment)를 강하게 생성할 수 있다. 따라서, 전기장에 의해 발광 소자(172)들에 유전영동힘(Dielectrophoretic Force)을 가함으로써, 발광 소자(172)들은 제2 반도체층(172b)이 제1 정렬 배선(AL1) 쪽으로 배치되도록 정렬될 수 있다. 즉, 발광 소자(172)들은 편향될 수 있으며, 이로 인해 발광 소자(172)들의 정렬 정확도를 높일 수 있다.
도 12는 도 7의 제2 정렬 신호와 제1 발광 타이밍 신호의 또 다른 예를 보여주는 파형도이다.
도 12에 도시된 실시예는 제2 정렬 신호(AS2)가 톱니파인 것에서 도 11의 실시예와 차이점이 있다. 도 12에서는 도 11의 실시예와 차이점 위주로 설명한다.
도 12를 참조하면, 제2 정렬 신호(AS2)의 경우, 제1 로우 레벨 전압(LV1)에서 제1 하이 레벨 전압(HV1)으로 바로 상승한 후 제1 하이 레벨 전압(HV1)에서 제1 로우 레벨 전압(LV1)으로 서서히 하강할 수 있다. 또는, 제2 정렬 신호(AS2)의 경우, 제1 로우 레벨 전압(LV1)에서 제1 하이 레벨 전압(HV1)으로 상승하는 기간이 제1 하이 레벨 전압(HV1)에서 제1 로우 레벨 전압(LV1)으로 하강하는 기간보다 짧을 수 있다.
제1 발광 구동 신호(LDS1)가 제2 하이 레벨 전압(HV2)을 갖는 제1’ 기간(t1’)은 제2 정렬 신호(AS2)가 제1 하이 레벨 전압(HV1)에서 제1 로우 레벨 전압(LV1)으로 하강하는 기간보다 짧을 수 있다. 제1 발광 구동 신호(LDS1)가 제2 로우 레벨 전압(LV2)을 갖는 제2’ 기간(t2’)은 제2 정렬 신호(AS2)가 제1 하이 레벨 전압(HV1)에서 제1 로우 레벨 전압(LV1)으로 하강하는 기간보다 짧을 수 있다.
도 13은 도 7의 제2 정렬 신호와 제1 발광 타이밍 신호의 또 다른 예를 보여주는 파형도이다.
도 13에 도시된 실시예는 제2 정렬 신호(AS2)가 램프파인 것에서 도 11의 실시예와 차이점이 있다. 도 13에서는 도 11의 실시예와 차이점 위주로 설명한다.
도 13을 참조하면, 제2 정렬 신호(AS2)의 경우, 제1 로우 레벨 전압(LV1)에서 제1 하이 레벨 전압(HV1)으로 서서히 상승한 후 제1 하이 레벨 전압(HV1)에서 제1 로우 레벨 전압(LV1)으로 바로 하강할 수 있다. 또는, 제2 정렬 신호(AS2)의 경우, 제1 로우 레벨 전압(LV1)에서 제1 하이 레벨 전압(HV1)으로 상승하는 기간이 제1 하이 레벨 전압(HV1)에서 제1 로우 레벨 전압(LV1)으로 하강하는 기간보다 길 수 있다.
제1 발광 구동 신호(LDS1)가 제2 하이 레벨 전압(HV2)을 갖는 제1’ 기간(t1’)은 제2 정렬 신호(AS2)가 제1 로우 레벨 전압(LV1)에서 제1 하이 레벨 전압(HV1)으로 하강하는 기간보다 짧을 수 있다. 제1 발광 구동 신호(LDS1)가 제2 로우 레벨 전압(LV2)을 갖는 제2’ 기간(t2’)은 제2 정렬 신호(AS2)가 제1 로우 레벨 전압(LV1)에서 제1 하이 레벨 전압(HV1)으로 하강하는 기간보다 짧을 수 있다.
제2 정렬 신호(AS2)가 제1 하이 레벨 전압(HV1)에서 제1 로우 레벨 전압(LV1)으로 변경되는 시점에 제1 발광 구동 신호(LDS1)는 제2 하이 레벨 전압(HV2)을 가질 수 있다. 제1 발광 구동 신호(LDS1)가 제2 로우 레벨 전압(LV2)에서 제2 하이 레벨 전압(HV2)으로 변경되는 시점은 제2 정렬 신호(AS2)가 제1 하이 레벨 전압(HV1)에서 제1 로우 레벨 전압(LV1)으로 변경되는 시점보다 앞설 수 있다. 제1 발광 구동 신호(LDS1)가 제2 하이 레벨 전압(HV2)에서 제2 로우 레벨 전압(LV2)으로 변경되는 시점은 제2 정렬 신호(AS2)가 제1 하이 레벨 전압(HV1)에서 제1 로우 레벨 전압(LV1)으로 변경되는 시점보다 늦을 수 있다.
한편, 제2 정렬 신호(AS2)는 도 11 내지 도 13에 도시된 구형파, 톱니파, 및 램프파에 한정되지 않으며, 다른 파형을 가질 수도 있다.
또한, 제2 발광 타이밍 신호(LTS2)는 도 11 내지 도 13을 결부하여 설명한 제1 발광 타이밍 신호(LTS1)와 실질적으로 동일하므로, 제2 발광 타이밍 신호(LTS2)에 대한 설명은 생략한다.
도 14는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 도 15 내지 도 22는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 표시 패널의 일 예를 보여주는 단면도들이다. 도 15 내지 도 22에는 도 3의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 단면도들이 나타나 있다.
첫 번째로, 도 15와 같이 기판(SUB1) 상에 내부 뱅크(191), 제1 정렬 배선(AL1), 및 제2 정렬 배선(AL2)을 형성한다. (도 14의 S110)
구체적으로, 기판(SUB1) 상에 무기 물질을 증착하여 배리어막(BR)을 형성한다.
그리고 나서, 배리어막(BR) 상에 포토 리소그래피 공정을 이용하여 박막 트랜지스터(ST)의 액티브층(ACT), 소스 전극(SE), 및 드레인 전극(DE)을 포함하는 반도체층을 형성한다. 반도체층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체일 수 있다.
그리고 나서, 박막 트랜지스터(ST)의 액티브층(ACT), 소스 전극(SE), 및 드레인 전극(DE) 상에 무기 물질을 증착하여 게이트 절연막(130)을 형성한다.
그리고 나서, 게이트 절연막(130) 상에 포토 리소그래피 공정을 이용하여 박막 트랜지스터(ST)의 게이트 전극(GE)과 커패시터(CST)의 제1 커패시터 전극(CAE1)을 포함하는 제1 게이트 도전층을 형성한다.
그리고 나서, 박막 트랜지스터(ST)의 게이트 전극(GE)을 마스크로 하여 소스 전극(SE)과 드레인 전극(DE)에 이온 또는 불순물을 도핑한다. 이로 인해, 박막 트랜지스터(ST)의 소스 전극(SE)과 드레인 전극(DE)은 도전성을 가질 수 있다.
그리고 나서, 박막 트랜지스터(ST)의 게이트 전극(GE)과 제1 커패시터 전극(CAE1) 상에 무기 물질을 증착하여 제1 층간 절연막(141)을 형성한다.
그리고 나서, 제1 층간 절연막(141) 상에 포토 리소그래피 공정을 이용하여 커패시터(CST)의 제2 커패시터 전극(CAE2)을 포함하는 제2 게이트 도전층을 형성한다.
그리고 나서, 제2 커패시터 전극(CAE2) 상에 무기 물질을 증착하여 제2 층간 절연막(142)을 형성한다.
그리고 나서, 포토 리소그래피 공정을 이용하여 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통함으로써 박막 트랜지스터(ST)의 드레인 전극(DE)을 노출하는 드레인 콘택홀(DCT)을 형성한다.
그리고 나서, 제2 층간 절연막(142) 상에 포토 리소그래피 공정을 이용하여 연결 전극(ANDE)과 제1 전원 배선(VL1)을 포함하는 데이터 도전층을 형성한다. 연결 전극(ANDE)은 드레인 콘택홀(DCT)을 통해 박막 트랜지스터(ST)의 드레인 전극(DE)에 연결될 수 있다.
그리고 나서, 연결 전극(ANDE) 상에는 유기 물질을 증착하여 평탄화막(160)을 형성한다.
그리고 나서, 유기 물질을 증착하여 내부 뱅크(191)를 형성한다.
그리고 나서, 포토리소그래피 공정을 이용하여 평탄화막(160)을 관통함으로써 연결 전극(ANDE)을 노출하는 화소 콘택홀(PCT) 및 평탄화막(160)을 관통함으로써 제1 전원 배선(VL1)을 노출하는 공통 콘택홀(CCT)을 동시에 형성한다.
그리고 나서, 포토 리소그래피 공정을 이용하여 평탄화막(160) 상에 제1 정렬 배선(AL1)과 제2 정렬 배선(AL2)을 형성한다. 제1 정렬 배선(AL1)은 화소 콘택홀(PCT)을 통해 연결 전극(ANDE)에 연결될 수 있다. 제2 정렬 배선(AL2)은 공통 콘택홀(CCT)을 통해 제1 전원 배선(VL1)에 연결될 수 있다.
그리고 나서, 제1 전극(171)과 제2 전극(173) 상에 무기 물질을 증착하여 제1 절연막(181)을 형성한다.
그리고 나서, 제1 절연막(181) 상에 유기 물질을 증착하여 외부 뱅크(192)를 형성한다.
그리고 나서, 제2 개구부(OA2)에서 제1 정렬 배선(AL1)과 제2 정렬 배선(AL2)을 노출하기 위해, 포토 리소그래피 공정으로 제1 절연막(181)의 일부를 제거한다.
두 번째로, 도 16과 같이 발광 소자(172)들을 포함하는 용액(SOL)을 제1 정렬 배선(AL1)과 제2 정렬 배선(AL2) 상에 도포한다. (도 14의 S120)
발광 소자(172)들은 용액(SOL) 내에서 무질서하게 랜덤으로 배치될 수 있다. 용액(SOL)을 도포하는 방법은 잉크젯 프린팅법(Inkjet printing), 잉크젯 주입법(Inkjet injection), 슬롯-다이 코팅법(Slot dye coating), 슬롯-다이 프린팅법(Slot dye printing) 등 다양한 공정을 이용해 수행될 수 있다.
세 번째로, 도 17과 같이 제1 정렬 배선(AL1)과 제2 정렬 배선(AL2) 사이에 전기장(E)을 형성하여 발광 소자(172)들을 정렬한다. (도 14의 S130)
구체적으로, 제1 정렬 배선(AL1)은 제1 정렬 패드(AP1)들을 통해 제1 정렬 전압을 인가받고, 제2 정렬 배선(AL2)은 제2 정렬 패드(AP2)들을 통해 제2 정렬 전압을 인가받을 수 있다. 제1 정렬 전압은 그라운드 전압 또는 소정의 레벨을 갖는 직류 신호이고, 제2 정렬 전압은 교류 신호일 수 있으며, 이로 인해 제1 정렬 배선(AL1)과 제2 정렬 배선(AL2) 사이에는 전기장(E)이 형성될 수 있다. 이 경우, 발광 소자(172)들은 전기장(E)에 의해 유전영동힘(Dielectrophoretic Force)을 받음으로써 제1 정렬 배선(AL1)과 제2 정렬 배선(AL2) 사이에 정렬될 수 있다. 이때, 제1 광 조사 모듈(1710)에 제1 발광 구동 신호(LDS1)를 인가하고, 제2 광 조사 모듈(1720)에 제2 발광 구동 신호(LDS2)를 인가하여 모기판(MSUB)에 광을 조사한다.
즉, 제1 광 조사 모듈(1710)과 제2 광 조사 모듈(1720)은 발광 소자(172)들을 정렬하기 위해 전기장을 인가하는 시점에 맞춰 모기판(MSUB)에 광을 조사할 수 있다. 그러므로, 발광 소자(172)들을 정렬하기 위해 전기장을 인가하는 시점에 맞춰, 발광 소자(172)들 각각에서 영구적인 쌍극자 모멘트(permanent dipole moment)를 강하게 생성할 수 있다. 따라서, 전기장에 의해 발광 소자(172)들에 유전영동힘(Dielectrophoretic Force)을 가함으로써, 발광 소자(172)들은 제2 반도체층(172b)이 제1 정렬 배선(AL1) 쪽으로 배치되도록 정렬될 수 있다. 즉, 발광 소자(172)들은 편향될 수 있으며, 이로 인해 발광 소자(172)들의 정렬 정확도를 높일 수 있다.
도 14의 S130 단계는 도 23 내지 도 28을 결부하여 상세히 설명한다.
네 번째로, 도 18과 같이, 발광 소자(172)들을 제1 전극(210)과 제2 전극(220) 사이에 정렬한 후, 도포성 용액(S)을 휘발시켜 제거한다. (도 14의 S140)
서로 인접한 제1 정렬 배선(AL1)과 제2 정렬 배선(AL2) 사이에 전기장(E)을 형성하여 발광 소자(172)들을 정렬한 후, 용액(SOL)을 건조할 수 있다. 용액(SOL)이 건조될 때, 용액(SOL)이 균일하게 휘발되지 않고 임의의 영역에서 먼저 휘발되는 경우, 용액(SOL) 내에서 동유체력(Hydrodynamic Force)이 발생할 수 있다. 이 경우, 발광 소자(172)들의 위치가 동유체력에 의해 이동될 수 있다. 따라서, 용액(SOL)의 건조 공정은 발광 소자(172)들의 정렬이 유지되는 상태에서 이루어지는 것이 바람직하다.
그리고 나서, 제1 절연막(181)과 발광 소자(172)들 상에 무기 물질을 제2 절연막(182)을 형성할 수 있다. 발광 소자(172)들은 제2 절연막(182)에 의해 고정될 수 있다.
그리고 나서, 제1 개구부(OA1)에서 발광 소자(172)들의 일 단과 타 단을 노출하고, 제2 개구부(OA2)에서 제1 정렬 배선(AL1)과 제2 정렬 배선(AL2)을 노출하기 위해, 포토 리소그래피 공정으로 제2 절연막(182)의 일부를 제거한다.
다섯 번째로, 도 19와 같이 제1 정렬 배선(AL1)을 단선하여 제1 전극(171)을 형성하고, 제2 정렬 배선(AL2)을 단선하여 제2 전극(173)을 형성한다. (도 14의 S150)
제2 절연막(182)을 마스크로하여 제2 개구부(OA2)에서 노출된 제1 정렬 배선(AL1)과 제2 정렬 배선(AL2)을 식각함으로써, 제1 정렬 배선(AL1)과 제2 정렬 배선(AL2)을 단선할 수 있다.
여섯 번째로, 도 20과 같이 발광 소자(172)의 일 단과 접촉하는 제1 접촉 전극(174)을 형성한다. (도 14의 S160)
구체적으로, 포토 리소그래피 공정을 이용하여 제1 절연막(181)을 관통하여 제1 전극(171)을 노출하는 제1 접촉 콘택홀(CCT1)과 제1 절연막(181)을 관통하여 제2 전극(173)을 노출하는 제2 접촉 콘택홀(CCT2)을 동시에 형성한다.
그리고 나서, 포토 리소그래피 공정을 이용하여 제1 절연막(181) 상에 제1 접촉 전극(174)을 형성한다. 제1 접촉 전극(174)은 제1 접촉 콘택홀(CCT1)을 통해 제1 전극(171)에 연결될 수 있다.
그리고 나서, 제1 접촉 전극(174) 상에 무기 물질을 증착하여 제3 절연막(183)을 형성한다.
일곱 번째로, 도 21과 같이 발광 소자(172)의 타 단과 접촉하는 제2 접촉 전극(175)을 형성한다. (도 14의 S170)
포토 리소그래피 공정을 이용하여 제1 절연막(181) 상에 제2 접촉 전극(175)을 형성한다. 제2 접촉 전극(175)은 제2 접촉 콘택홀(CCT2)을 통해 제2 전극(173)에 연결될 수 있다.
여덟 번째로, 도 22와 같이 발광 소자(172) 상에 제1 파장 변환층(QDL), 제2 파장 변환층 또는 투명 절연막을 형성한다. (도 14의 S180)
제1 파장 변환층(QDL)은 제1 서브 화소(PX1)에 배치되고, 제2 파장 변환층은 제2 서브 화소(PX2)에 배치되며, 투명 절연막은 제3 서브 화소(PX3)에 배치될 수 있다.
도 23은 일 실시예에 따른 발광 소자의 정렬 방법을 보여주는 흐름도이다. 도 24 내지 도 28은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 표시 장치의 제조 장치의 일 측면도들이다. 이하에서는, 도 23 내지 도 28을 결부하여 도 14의 S130 단계의 발광 소자(172)들의 정렬 방법을 상세히 설명한다.
먼저, 도 24와 같이 광 조사 모듈(1700)이 광(L)을 조사하여 스테이지(1100)를 예열한다. 광 조사 모듈(1700)은 스테이지(1100)의 온도가 50도 내지 70도 사이로 상승할 때까지 광(L)을 조사할 수 있다. (도 23의 S210)
스테이지(1100)의 온도가 50도보다 낮은 경우, 용액(SOL)의 점도가 높아져 발광 소자(172)들의 유동성이 낮아질 수 있다. 또한, 스테이지(1100)의 온도가 70도보다 높은 경우, 용액(SOL)이 끓는점에 도달할 수 있다. 그러므로, 스테이지(1100)의 온도는 50도 내지 70도 사이에서 예열되는 것이 바람직하다.
스테이지(1100)의 예열 단계에서는 제2 정렬 신호(AS2)가 인가되지 않으므로, 제1 발광 구동 신호(LDS1)와 제2 발광 구동 신호(LDS2) 각각이 제2 정렬 신호(AS2)와 동기화될 필요가 없다. 이 경우, 제어부(1900)는 제3 발광 구동 신호를 직접 생성하여 제1 발광 구동부(1731)와 제2 발광 구동부(1732)에 인가할 수 있다. 이 경우, 광 조사 모듈(1700)의 제1 광 조사 모듈(1710)과 제2 광 조사 모듈(1720)에 의해 조사되는 광의 듀티비는 제3 발광 구동 신호에 의해 결정될 수 있다.
스테이지(1100)의 빠른 온도 상승을 위해, 광 조사 모듈(1700)의 제1 광 조사 모듈(1710)과 제2 광 조사 모듈(1720)에 의해 조사되는 광의 듀티비가 높은 것이 바람직하다. 그러므로, 제3 발광 구동 신호(LDS3)가 제2 하이 레벨 전압(HV2)을 갖는 기간은 제1 발광 구동 신호(LDS1)가 제2 하이 레벨 전압(HV2)을 갖는 기간 및 제2 발광 구동 신호(LDS2)가 제2 하이 레벨 전압(HV2)을 갖는 기간보다 길 수 있다.
그리고 나서, 도 25와 같이 모기판(MSUB)을 지지 핀(1300)들 상에 투입하고, 제1 전계 인가 모듈(1500)과 제2 전계 인가 모듈(1600)을 하강한다. (도 23의 S220)
모기판(MSUB)은 로봇 등을 이용하여 지지 핀(1300)들 상에 투입될 수 있다. 제어부(1900)는 지지 핀(1300)들 상에 모기판(MSUB)이 투입된 경우, 제2 로직 레벨 전압의 제1 모듈 이동 신호(MVS1)를 제1 모듈 이동부(1510)로 출력하고, 제2 로직 레벨 전압의 제2 모듈 이동 신호(MVS2)를 제2 모듈 이동부(1520)로 출력한다. 제1 모듈 이동부(1510)는 제2 로직 레벨 전압의 제1 모듈 이동 신호(MVS1)에 따라 미리 설정된 높이만큼 제1 전계 인가 모듈(1500)을 하강하고, 제2 모듈 이동부(1520)는 제2 로직 레벨 전압의 제2 모듈 이동 신호(MVS2)에 따라 미리 설정된 높이만큼 제2 전계 인가 모듈(1600)을 하강한다.
제1 전계 인가 모듈(1500)이 하강하는 경우, 제1 프로브 핀(PP1)들은 모기판(MSUB)의 제1 정렬 패드(AP1)들 및 제2 정렬 패드(AP2)들과 접촉할 수 있다. 또한, 제2 전계 인가 모듈(1600)이 하강하는 경우, 제2 프로브 핀(PP2)들은 모기판(MSUB)의 제3 정렬 패드(AP3)들 및 제4 정렬 패드(AP4)들과 접촉할 수 있다.
그리고 나서, 도 26과 같이 모기판(MSUB)이 스테이지(1100)의 상면에 안착되도록 스테이지(1100)를 상승한다. (도 23의 S230)
제어부(1900)는 제1 로직 레벨 전압의 스테이지 제어 신호(SCS)를 스테이지 이동부(1200)로 출력한다. 스테이지 이동부(1200)는 제1 로직 레벨 전압의 스테이지 제어 신호(SCS)에 따라 미리 설정된 높이만큼 스테이지(1100)를 상승한다. 모기판(MSUB)은 스테이지(1100)의 상면에 안착될 수 있다.
그리고 나서, 도 27과 같이 제1 및 제2 전계 인가 모듈들(1500, 1600)을 통해 모기판(MSUB)의 제1 내지 제4 정렬 패드들(AP1, AP2, AP3, AP4)에 제1 정렬 신호(AS1)와 제2 정렬 신호(AS2)를 인가한다. 또한, 제1 광 조사 모듈(1710)에 제1 발광 구동 신호(LDS1)를 인가하고, 제2 광 조사 모듈(1720)에 제2 발광 구동 신호(LDS2)를 인가하여 모기판(MSUB)에 광을 조사한다. (도 23의 S240)
제어부(1900)는 제1 로직 레벨 전압의 제1 제어 신호(CS1)를 전압 출력부(1430)에 출력하고, 전압 출력부(1430)는 제1 정렬 신호(AS1), 제2 정렬 신호(AS2), 제1 발광 타이밍 신호(LTS1), 및 제2 발광 타이밍 신호(LTS2)를 생성할 수 있다. 제1 정렬 신호(AS1)는 그라운드 전압 또는 소정의 레벨을 갖는 직류 신호일 수 있다. 제2 정렬 신호(AS2)는 교류 신호일 수 있다.
전압 출력부(1430)는 제1 정렬 신호(AS1)와 제2 정렬 신호(AS2)를 제1 증폭기(1410)와 제2 증폭기(1420)에 출력할 수 있다. 제1 증폭기(1410)는 증폭된 제1 정렬 신호(AS1) 및/또는 제2 정렬 신호(AS2)를 제1 전계 인가 모듈(1500)에 출력할 수 있다. 제2 증폭기(1420)는 증폭된 제1 정렬 신호(AS1) 및/또는 제2 정렬 신호(AS2)를 제2 전계 인가 모듈(1600)에 출력할 수 있다. 제1 전계 인가 모듈(1500)의 제1 프로브 핀(PP1)들을 통해, 제1 정렬 신호(AS1)가 모기판(MSUB)의 제1 정렬 패드(AP1)들에 인가되고, 제2 정렬 신호(AS2)가 모기판(MSUB)의 제2 정렬 패드(AP2)들에 인가될 수 있다. 제2 전계 인가 모듈(1600)의 제2 프로브 핀(PP2)들을 통해, 제1 정렬 신호(AS1)가 모기판(MSUB)의 제3 정렬 패드(AP3)들에 인가되고, 제2 정렬 신호(AS2)가 모기판(MSUB)의 제4 정렬 패드(AP4)들에 인가될 수 있다.
표시 패널 셀들(CEL1, CEL2) 각각의 제1 정렬 배선(AL1)에는 제1 정렬 신호(AS1)가 인가되고, 제2 정렬 배선(AL2)에는 제2 정렬 신호(AS2)가 인가될 수 있다. 그러므로, 표시 패널(100)의 모든 서브 화소들(PX1, PX2, PX3)의 발광 소자(172)들은 제1 정렬 배선(AL1)의 제1 정렬 신호(AS1)와 제2 정렬 배선(AL2)의 제2 정렬 신호(AS2)에 의해 형성되는 전기장에 의해 정렬될 수 있다.
제1 발광 구동부(1731)는 정전류로 인가되는 제1 발광 구동 신호(LDS1)를 생성할 수 있다. 제1 발광 구동부(1731)는 제1 발광 타이밍 신호(LTS1)에 따라 제1 발광 구동 신호(LDS1)를 제1 광 조사 모듈(1710)의 발광 다이오드 어레이들(LS1~LSq)에 인가할 수 있다. 이로 인해, 제1 광 조사 모듈(1710)의 발광 다이오드 어레이들(LS1~LSq)은 소정의 듀티비로 발광할 수 있다.
제2 발광 구동부(1732)는 정전류로 인가되는 제2 발광 구동 신호(LDS2)를 생성할 수 있다. 제2 발광 구동부(1732)는 제2 발광 타이밍 신호(LTS2)에 따라 소정의 듀티비로 제2 발광 구동 신호(LDS2)를 제2 광 조사 모듈(1720)의 발광 다이오드 어레이들(LS1~LSq)에 인가할 수 있다. 이로 인해, 제2 광 조사 모듈(1720)의 발광 다이오드 어레이들(LS1~LSq)은 소정의 듀티비로 발광할 수 있다.
이때, 광 조사 모듈(1700)과 모기판(MSUB) 사이의 거리(DIS)가 10㎜보다 작거나 50㎜보다 큰 경우, 모기판(MSUB)에 인가되는 광의 균일도가 낮아질 수 있다. 그러므로, 광 조사 모듈(1700)과 모기판(MSUB) 사이의 거리(DIS)는 10㎜ 내지 50㎜일 수 있으며, 바람직하게는 30㎜일 수 있다.
그리고 나서, 도 29와 같이 제1 및 제2 전계 인가 모듈들을 상승시키고 스테이지(1100)를 하강시킨 다음, 모기판(MSUB)을 배출한다. (도 23의 S260)
제어부(1900)는 제2 로직 레벨 전압의 제1 제어 신호(CS1)를 전압 출력부(1430)에 출력하고, 전압 출력부(1430)는 제1 정렬 신호(AS1), 제2 정렬 신호(AS2), 제1 발광 타이밍 신호(LTS1), 및 제2 발광 타이밍 신호(LTS2)를 더 이상 생성하지 않을 수 있다. 그러므로, 제1 정렬 신호(AS1)와 제2 정렬 신호(AS2)는 제1 전계 인가 모듈(1500)의 제1 프로브 핀(PP1)들에 인가되지 않을 수 있다. 또한, 제1 발광 타이밍 신호(LTS1)가 제1 발광 구동부(1731)에 인가되지 않고, 제2 발광 타이밍 신호(LTS2)가 제2 발광 구동부(1732)에 인가되지 않을 수 있다.
제어부(1900)는 제1 로직 레벨 전압의 제1 모듈 이동 신호(MVS1)를 제1 모듈 이동부(1510)로 출력하고, 제1 로직 레벨 전압의 제2 모듈 이동 신호(MVS2)를 제2 모듈 이동부(1520)로 출력한다. 제1 모듈 이동부(1510)는 제1 로직 레벨 전압의 제1 모듈 이동 신호(MVS1)에 따라 미리 설정된 높이만큼 제1 전계 인가 모듈(1500)을 상승하고, 제2 모듈 이동부(1520)는 제1 로직 레벨 전압의 제2 모듈 이동 신호(MVS2)에 따라 미리 설정된 높이만큼 제2 전계 인가 모듈(1600)을 상승한다.
그리고 나서, 제어부(1900)는 제2 로직 레벨 전압의 스테이지 제어 신호(SCS)를 스테이지 이동부(1200)로 출력한다. 스테이지 이동부(1200)는 제2 로직 레벨 전압의 스테이지 제어 신호(SCS)에 따라 미리 설정된 높이만큼 스테이지(1100)를 하강한다. 이로 인해, 지지 핀(1300)들은 스테이지(1100)의 상면으로부터 돌출되며, 모기판(MSUB)은 지지 핀(1300)들에 의해 지지될 수 있다.
그리고 나서, 모기판(MSUB)은 로봇 등을 이용하여 제조 장비(1000)로부터 배출될 수 있다.
도 23 내지 도 28과 같이, 제1 광 조사 모듈(1710)과 제2 광 조사 모듈(1720)은 발광 소자(172)들을 정렬하기 위해 전기장을 인가하는 시점에 맞춰 모기판(MSUB)에 광을 조사할 수 있다. 그러므로, 발광 소자(172)들을 정렬하기 위해 전기장을 인가하는 시점에 맞춰, 발광 소자(172)들 각각에서 영구적인 쌍극자 모멘트(permanent dipole moment)를 강하게 생성할 수 있다. 따라서, 전기장에 의해 발광 소자(172)들에 유전영동힘(Dielectrophoretic Force)을 가함으로써, 발광 소자(172)들은 제2 반도체층(172b)이 제1 정렬 배선(AL1) 쪽으로 배치되도록 정렬될 수 있다. 즉, 발광 소자(172)들은 편향될 수 있으며, 이로 인해 발광 소자(172)들의 정렬 정확도를 높일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시 구동 회로 300: 회로 보드
171: 제1 전극 172: 발광 소자
173: 제2 전극 174: 제1 접촉 전극
175: 제2 접촉 전극

Claims (20)

  1. 스테이지;
    상기 스테이지의 제1 측에 배치되며, 제1 프로브 핀들을 포함하는 제1 전계 인가 모듈;
    상기 스테이지 상에 배치되며, 상기 스테이지에 광을 조사하는 제1 광 조사 모듈;
    상기 제1 광 조사 모듈에 제1 발광 구동 신호를 인가하는 제1 발광 구동부; 및
    상기 제1 광 조사 모듈의 광 조사 타이밍을 설정하기 위한 제1 발광 타이밍 신호를 상기 제1 발광 구동부로 출력하고, 상기 제1 프로브 핀들 중에서 어느 하나에 제1 정렬 신호를 출력하고, 상기 제1 프로브 핀들 중에서 또 다른 하나에 제2 정렬 신호를 출력하는 신호 출력부를 구비하고,
    상기 제1 발광 타이밍 신호와 상기 제2 정렬 신호는 교류 신호이며, 상기 제1 발광 타이밍 신호의 주기와 상기 제2 정렬 신호의 주기는 동일한 표시 장치의 제조 장치.
  2. 제1 항에 있어서,
    상기 제1 정렬 신호는 직류 신호인 표시 장치의 제조 장치.
  3. 제1 항에 있어서,
    상기 제2 정렬 신호가 제1 로우 레벨 전압에서 제1 하이 레벨 전압으로 변경되는 시점에 상기 제1 발광 타이밍 신호는 제2 하이 레벨 전압을 갖는 표시 장치의 제조 장치.
  4. 제1 항에 있어서,
    상기 제2 정렬 신호는 제1 로우 레벨 전압에서 제1 하이 레벨 전압으로 상승하는 기간이 상기 제1 하이 레벨 전압에서 상기 제1 로우 레벨 전압으로 하강하는 기간보다 짧은 표시 장치의 제조 장치.
  5. 제1 항에 있어서,
    상기 제2 정렬 신호는 제1 로우 레벨 전압에서 제1 하이 레벨 전압으로 상승하는 기간이 상기 제1 하이 레벨 전압에서 상기 제1 로우 레벨 전압으로 하강하는 기간보다 긴 표시 장치의 제조 장치.
  6. 제1 항에 있어서,
    상기 제2 정렬 신호는 제1 기간 동안 제1 하이 레벨 전압을 가지며, 제2 기간 동안 제1 로우 레벨 전압을 갖는 표시 장치의 제조 장치.
  7. 제6 항에 있어서,
    상기 제2 정렬 신호가 제1 하이 레벨 전압을 갖는 기간 중 적어도 일부와 상기 제1 발광 타이밍 신호가 제2 하이 레벨 전압을 갖는 기간 중 적어도 일부는 서로 중첩하는 표시 장치의 제조 장치.
  8. 제6 항에 있어서,
    상기 제2 정렬 신호가 상기 제1 하이 레벨 전압을 갖는 기간은 상기 제1 발광 타이밍 신호가 상기 제2 하이 레벨 전압을 갖는 기간보다 긴 표시 장치의 제조 장치.
  9. 제1 항에 있어서,
    상기 제1 발광 타이밍 신호는 제1 기간 동안 제2 하이 레벨 전압을 가지며, 제2 기간 동안 제2 로우 레벨 전압을 갖는 표시 장치의 제조 장치.
  10. 제1 항에 있어서,
    상기 스테이지 상에 배치되며, 상기 스테이지에 광을 조사하고, 상기 제1 광 조사 모듈과 이웃하여 배치되는 제2 광 조사 모듈을 더 구비하는 표시 장치의 제조 장치.
  11. 제10 항에 있어서,
    상기 제2 광 조사 모듈의 광 조사 타이밍을 설정하기 위한 제2 발광 타이밍 신호에 따라 상기 제2 광 조사 모듈에 제2 발광 구동 신호를 인가하는 제2 발광 구동부를 포함하는 표시 장치의 제조 장치.
  12. 제1 항에 있어서,
    상기 제1 발광 구동부는,
    상기 제1 광 조사 모듈의 발광 다이오드들에 정전류를 제공하는 정전류 제어회로; 및
    상기 발광 다이오드들과 그라운드 전압원 사이에 배치되며, 상기 제1 발광 타이밍 신호에 따라 턴-온되는 트랜지스터를 포함하는 표시 장치의 제조 장치.
  13. 제1 항에 있어서,
    상기 스테이지의 제2 측에 배치되며, 제2 프로브 핀들을 포함하는 제2 전계 인가 모듈;
    상기 제1 정렬 신호와 상기 제2 정렬 신호를 증폭하여 상기 제1 전계 인가 모듈의 제1 프로브 핀들로 출력하는 제1 증폭기; 및
    상기 제1 정렬 신호와 상기 제2 정렬 신호를 증폭하여 상기 제2 전계 인가 모듈의 제2 프로브 핀들로 출력하는 제2 증폭기를 더 구비하는 표시 장치의 제조 장치.
  14. 모기판 상에 제1 정렬 배선과 제2 정렬 배선을 형성하고, 상기 제1 정렬 배선과 제2 정렬 배선 상에 외부 뱅크를 형성하는 단계;
    발광 소자들을 포함하는 용액을 상기 외부 뱅크에 의해 정의되는 제1 개구부에 도포하는 단계;
    상기 제1 정렬 배선에 제1 정렬 전압을 인가하고, 상기 제2 정렬 배선에 제2 정렬 전압을 인가함으로써, 전기장을 형성하여 상기 발광 소자들을 정렬하는 단계; 및
    상기 용액을 휘발시켜 제거하는 단계를 포함하고,
    상기 전기장을 형성하여 상기 발광 소자들을 정렬하는 단계는,
    직류 신호인 제1 정렬 신호, 교류 신호인 제2 정렬 신호와 제1 발광 타이밍 신호를 생성하는 단계;
    상기 제1 정렬 신호와 상기 제2 정렬 신호를 제1 전계 인가 모듈의 제1 프로브 핀들을 통해 상기 제1 정렬 배선에 전기적으로 연결되는 제1 정렬 패드와 상기 제2 정렬 배선에 전기적으로 연결되는 제2 정렬 패드에 인가하는 단계; 및
    상기 제1 발광 타이밍 신호에 따라 제1 발광 구동 신호를 제1 광 조사 모듈의 발광 다이오드 어레이들에 인가하여 상기 모기판에 광을 조사하는 단계를 포함하고,
    상기 제1 발광 타이밍 신호의 주기와 상기 제2 정렬 신호의 주기는 동일한 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 정렬 신호는 직류 신호인 표시 장치의 제조 방법.
  16. 제14 항에 있어서,
    상기 제2 정렬 신호가 제1 로우 레벨 전압에서 제1 하이 레벨 전압으로 변경되는 시점에 상기 제1 발광 타이밍 신호는 제2 하이 레벨 전압을 갖는 표시 장치의 제조 방법.
  17. 제14 항에 있어서,
    상기 제1 발광 타이밍 신호는 제1 기간 동안 제2 하이 레벨 전압을 가지며, 제2 기간 동안 제2 로우 레벨 전압을 갖는 표시 장치의 제조 방법.
  18. 제14 항에 있어서,
    상기 제1 정렬 신호와 상기 제2 정렬 신호를 제1 전계 인가 모듈의 제1 프로브 핀들을 통해 상기 제1 정렬 배선에 전기적으로 연결되는 제1 정렬 패드와 상기 제2 정렬 배선에 전기적으로 연결되는 제2 정렬 패드에 인가하는 단계는,
    상기 제1 정렬 신호와 상기 제2 정렬 신호를 증폭하고, 상기 제1 전계 인가 모듈의 제1 프로브 핀들을 통해 상기 제1 정렬 패드와 상기 제2 정렬 패드에 인가하는 표시 장치의 제조 방법.
  19. 제14 항에 있어서,
    상기 제2 정렬 신호와 상기 제1 발광 타이밍 신호를 생성하는 단계는,
    상기 제2 정렬 신호의 주기와 동일한 주기를 갖는 제2 발광 타이밍 신호를 생성하고,
    상기 전기장을 형성하여 상기 발광 소자들을 정렬하는 단계는,
    상기 제2 발광 타이밍 신호에 따라 제2 발광 구동 신호를 제2 광 조사 모듈의 발광 다이오드 어레이들에 인가하여 상기 모기판에 광을 조사하는 단계를 더 포함하는 표시 장치의 제조 방법.
  20. 제14 항에 있어서,
    상기 제1 정렬 배선과 상기 제2 정렬 배선을 단선하여 서브 화소들 각각의 제1 전극과 제2 전극을 형성하는 단계;
    상기 서브 화소들 각각에서 상기 제1 전극과 상기 발광 소자들 각각의 일 단을 연결하는 제1 접촉 전극을 형성하는 단계; 및
    상기 서브 화소들 각각에서 상기 제2 전극과 상기 발광 소자들 각각의 타단을 연결하는 제2 접촉 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
KR1020200158365A 2020-11-24 2020-11-24 표시 장치의 제조 장치와 제조 방법 KR20220072051A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200158365A KR20220072051A (ko) 2020-11-24 2020-11-24 표시 장치의 제조 장치와 제조 방법
US17/519,248 US11881538B2 (en) 2020-11-24 2021-11-04 Apparatus and method for manufacturing display device
CN202111323616.9A CN114551518A (zh) 2020-11-24 2021-11-08 制造显示设备的装置和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200158365A KR20220072051A (ko) 2020-11-24 2020-11-24 표시 장치의 제조 장치와 제조 방법

Publications (1)

Publication Number Publication Date
KR20220072051A true KR20220072051A (ko) 2022-06-02

Family

ID=81657317

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200158365A KR20220072051A (ko) 2020-11-24 2020-11-24 표시 장치의 제조 장치와 제조 방법

Country Status (3)

Country Link
US (1) US11881538B2 (ko)
KR (1) KR20220072051A (ko)
CN (1) CN114551518A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102630588B1 (ko) * 2018-09-21 2024-01-31 삼성디스플레이 주식회사 발광 표시 장치의 제조 장치 및 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080077723A (ko) 2007-02-21 2008-08-26 삼성전자주식회사 표시장치
KR101490758B1 (ko) 2013-07-09 2015-02-06 피에스아이 주식회사 초소형 led 전극어셈블리 및 이의 제조방법
KR102386205B1 (ko) * 2015-08-05 2022-04-13 삼성디스플레이 주식회사 어레이 테스트 장치 및 어레이 테스트 방법
US10608017B2 (en) * 2017-01-31 2020-03-31 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
KR102630588B1 (ko) * 2018-09-21 2024-01-31 삼성디스플레이 주식회사 발광 표시 장치의 제조 장치 및 제조 방법
KR20200085977A (ko) 2019-01-07 2020-07-16 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210027688A (ko) * 2019-09-02 2021-03-11 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
CN114551518A (zh) 2022-05-27
US11881538B2 (en) 2024-01-23
US20220165911A1 (en) 2022-05-26

Similar Documents

Publication Publication Date Title
US20210193734A1 (en) Display device and method for fabricating the same
US20210273131A1 (en) Method of aligning light emitting elements and method of manufacturing display device using the same
KR20170086366A (ko) 반도체 발광 소자를 이용한 디스플레이 장치
US20230207608A1 (en) Display device
CN113519060A (zh) 使用半导体发光元件的显示装置
CN113707686A (zh) 显示装置
US11855122B2 (en) Display device
KR20220072051A (ko) 표시 장치의 제조 장치와 제조 방법
US20220254753A1 (en) Dipole alignment device, dipole alignment method and display device manufacturing method
KR20220072098A (ko) 표시 장치의 제조 장치와 제조 방법
KR20210130885A (ko) 잉크젯 프린팅 장치 및 이를 이용한 쌍극성 소자의 프린팅 방법
US20230131855A1 (en) Light-emitting device and display apparatus including the same
CN112567522A (zh) 使用半导体发光二极管的显示装置及其制造方法
KR20230174767A (ko) 표시 장치 및 표시 장치의 제조방법
CN114914265A (zh) 显示装置和制造该显示装置的方法
CN113555386A (zh) 显示装置
KR20230142051A (ko) 표시 장치의 제조 장치 및 제조 방법
US11955468B2 (en) Light emitting element and display device including the same and method for manufacturing display device
US20230411371A1 (en) Display device and method for manufacturing the same
US20240006570A1 (en) Display device and method of fabricating the same
EP3971249A1 (en) Ink containing light-emitting elements and method of fabricating display device using the same
CN219961262U (zh) 显示装置
CN113861761B (zh) 发光元件墨及显示装置
CN220341226U (zh) 显示装置
US20220037394A1 (en) Display device

Legal Events

Date Code Title Description
A201 Request for examination