KR20220062193A - 전자 장치 - Google Patents

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오정석
윤상록
김기서
김병진
오정택
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삼성디스플레이 주식회사
서울대학교산학협력단
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Abstract

본 발명의 일 실시예에 따른 전자 장치는 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역이 정의된 표시층, 상기 표시층 위에 배치되고, 복수의 감지 전극들 및 안테나 패턴을 포함하는 센서층, 상기 표시층 아래에 배치되고, 상기 안테나 패턴과 중첩하는 개구부가 정의된 커버층, 및 상기 커버층에 정의된 상기 개구부를 통해 상기 안테나 패턴에 신호를 제공하는 구동칩을 포함할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은 표시 성능 및 감지 성능이 향상된 전자 장치이면서, 무선 신호 감지 및 전송 모듈을 포함하는 전자 장치이다.
전자 장치는 전자 모듈들을 포함할 수 있다. 예를 들어, 전자 장치는 휴대용 단말기 또는 웨어러블 장치일 수 있고, 전자 모듈들은 안테나 모듈, 카메라 모듈, 또는 배터리 모듈을 포함할 수 있다. 휴대용 단말기의 박형화 및 웨어러블 장치의 소형화에 따라 전자 모듈들이 실장 될 공간은 점차 감소되고 있다. 또한, 전자 장치가 고기능화되고, 고사양으로 발전함에 따라 전자 장치에 포함되는 전자 모듈들의 수가 증가하고 있다.
본 발명은 표시 성능 및 감지 성능이 향상된 전자 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역이 정의된 표시층, 상기 표시층 위에 배치되고, 복수의 감지 전극들 및 안테나 패턴을 포함하는 센서층, 상기 표시층 아래에 배치되고, 상기 안테나 패턴과 중첩하는 개구부가 정의된 커버층, 및 상기 커버층에 정의된 상기 개구부를 통해 상기 안테나 패턴에 신호를 제공하는 구동칩을 포함할 수 있다.
제1 항에 있어서,
상기 안테나 패턴은 제1 부분 및 상기 제1 부분으로부터 연장된 제2 부분을 포함하고,
평면 상에서 보았을 때, 상기 제1 부분은 액티브 영역과 중첩하고, 상기 제2 부분은 주변 영역과 중첩할 수 있다.
상기 안테나 패턴은 메쉬 구조를 가질 수 있다.
상기 제1 부분에는 제1 개구부가 정의되고, 상기 제2 부분에는 제2 개구부가 정의되며, 상기 제1 개구부의 크기는 상기 제2 개구부의 크기보다 클 수 있다.
상기 구동칩이 실장된 전송부를 더 포함하고, 상기 전송부는 상기 커버층의 하면에 결합될 수 있다.
상기 전송부는 제1 면 및 상기 제1 면과 마주하는 제2 면을 포함하고, 상기 제1 면은 그라운드 코플레너 선로(Ground coplanar wave guide, GCPW) 구조를 가질 수 있다.
상기 제2 면은 벤딩되어 서로 마주하고, 상기 구동칩은 상기 제1 면에 배치될 수 있다.
상기 구동칩은 상기 개구부와 인접하게 배치될 수 있다.
상기 안테나 패턴에는 개구가 정의되고, 평면 상에서 보았을 때, 상기 개구의 적어도 일부분은 상기 개구부와 중첩할 수 있다.
상기 안테나 패턴은 상기 복수의 감지 전극들 중 일부와 동일한 층에 배치될 수 있다.
상기 센서층 위에 배치되는 반사 방지층을 더 포함할 수 있다.
평면 상에서 보았을 때, 상기 개구부는 상기 액티브 영역과 중첩할 수 있다.
상기 구동칩은 상기 커버층 아래에 배치될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역이 정의되고, 제1 면 및 상기 제1 면과 마주하는 제2 면을 포함하는 표시층, 상기 제1 면과 마주하고, 상기 액티브 영역과 중첩하는 안테나 패턴을 포함하는 센서층, 상기 제2 면과 마주하고, 상기 액티브 영역과 중첩하는 개구부가 정의된 커버층, 및 상기 커버층 아래에 배치되고, 상기 개구부를 통해 상기 안테나 패턴에 간접 급전하는 구동칩을 포함할 수 있다.
상기 안테나 패턴은 메쉬 구조를 가질 수 있다.
상기 구동칩이 실장된 전송부를 더 포함하고, 상기 전송부는 상기 커버층의 하면에 배치될 수 있다.
상기 전송부는 그라운드 코플레너 선로(Ground coplanar wave guide, GCPW) 구조를 가질 수 있다.
상기 안테나 패턴에는 개구가 정의되고, 평면 상에서 보았을 때, 상기 개구의 적어도 일부분은 상기 개구부와 중첩할 수 있다.
상기 센서층은 복수의 감지 전극들을 더 포함하고, 상기 안테나 패턴은 상기 복수의 감지 전극들 중 일부와 동일한 층에 배치될 수 있다.
상기 센서층 위에 배치되는 반사 방지층을 더 포함할 수 있다.
본 발명에 따르면, 전자 장치는 표시층, 안테나 패턴을 포함하는 센서층, 반사 방지층, 커버층, 전송부, 및 구동칩을 포함할 수 있다. 구동칩이 실장된 전송부는 표시층 아래에 배치된 커버층의 하면에 결합될 수 있다. 구동칩은 커버층을 통해 안테나 패턴에 간접 급전할 수 있다. 표시층과 반사 방지층 사이 또는 센서층과 반사 방지층 사이에 안테나 패턴에 급전하기 위해 구동칩과 연결되는 외부적 구성이 배치되지 않을 수 있다. 따라서, 전자 장치의 이미지 표시 성능이 향상될 수 있고, 전자 장치의 외부 입력 감지 성능이 향상될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 개략적인 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 표시층의 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 도 1a의 I-I'을 따라 표시층에 대응되는 부분을 절단한 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 5b는 본 발명의 일 실시예에 따른 도 5a의 II-II'를 따라 절단한 단면도이다.
도 5c는 본 발명의 일 실시예에 따른 도 5a의 III-III'를 따라 절단한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 도 5a의 AA' 영역을 도시한 평면도이다.
도 7은 본 발명의 일 실시예에 따른 전자 장치를 도시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 전자 장치를 도시한 분해 사시도이다.
도 9는 본 발명의 일 실시예에 따른 안테나 패턴의 주파수에 따른 S파라미터를 도시한 그래프이다.
도 10은 본 발명의 일 실시예에 따른 안테나 패턴의 주파수에 따른 총 이득을 도시한 그래프이다.
도 11은 본 발명의 일 실시예에 따른 안테나 패턴의 방사 패턴을 도시한 그래프이다.
도 12a 내지 도 12e는 본 발명의 일 실시예에 따른 안테나 패턴의 평면도들이다.
도 13은 본 발명의 일 실시예에 따른 전자 장치를 도시한 분해 사시도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의될 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이고, 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 1a 및 도 1b를 참조하면, 전자 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 전자 장치(DD)는 휴대폰, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1a에서는 전자 장치(DD)가 휴대폰인 것을 예시적으로 도시하였다.
전자 장치(DD)는 표시면(DD-IS)을 통해 이미지(IM)를 표시할 수 있다. 표시면(DD-IS)은 액티브 영역(DD-AA) 및 액티브 영역(DD-AA)과 인접한 주변 영역(DD-NAA)을 포함할 수 있다. 액티브 영역(DD-AA)은 이미지(IM)가 표시되는 영역일 수 있다. 주변 영역(DD-NAA)은 이미지(IM)가 표시되지 않는 영역일 수 있다. 이미지(IM)는 동적인 영상 및 정지 영상을 포함할 수 있다. 도 1a에서는 이미지(IM)의 일 예로 시계창 및 아이콘 이미지들을 도시하였다.
액티브 영역(DD-AA)은 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)에 의해 정의된 면과 평행할 수 있다. 액티브 영역(DD-AA)의 법선 방향, 즉, 전자 장치(DD)의 두께 방향은 제3 방향(DR3)이 지시할 수 있다.
이하에서 설명되는 각 부재들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분될 수 있다. 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 방향일 수 있다. 예를 들어, 제1 방향(DR1), 제2 방향(DR2), 및 제3 방향(DR3)은 서로 직교할 수 있다. 또한, 본 명세서에서 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면을 평면이라 정의하고, “평면 상에서 보았다”는 것은 제3 방향(DR3)에서 바라본 것으로 정의될 수 있다.
전자 장치(DD)는 표시층(DP), 센서층(IS), 및 윈도우(WP)를 포함할 수 있다.
표시층(DP)은 이미지(IM)를 실질적으로 생성하는 구성일 수 있다. 표시층(DP)은 발광형 표시층일 수 있고, 특별히 제한되지 않는다. 예를 들어, 표시층(DP)은 유기 발광 표시층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층을 포함할 수 있다.
센서층(IS)는 표시층(DP) 위에 배치될 수 있다. 센서층(IS)는 연속된 공정을 통해 표시층(DP) 위에 형성될 수 있다. 또는 센서층(IS)는 표시층(DP)과 접착 부재를 통해 서로 결합될 수 있다. 상기 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다. 예를 들어, 상기 접착 부재는 감압 접착 필름(PSA, Pressure Sensitive Adhesive film), 광학 투명 접착 필름(OCA, Optically Clear Adhesive film), 또는 광학 투명 접착 수지(OCR, Optically Clear Resin)와 같은 투명한 접착 부재일 수 있다.
센서층(IS)에는 감지 영역(SP) 및 안테나 영역(AP)이 정의될 수 있다. 감지 영역(SP)은 외부에서 인가된 외부 입력을 감지하는 감지 센서들이 배치될 수 있다. 상기 외부 입력은 사용자의 입력일 수 있다. 상기 사용자의 입력은 사용자의 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다. 평면 상에서 보았을 때, 감지 영역(SP)은 액티브 영역(DD-AA)과 중첩할 수 있다.
안테나 영역(AP)에는 복수의 무선 통신 신호들, 예를 들어, 복수의 무선 주파수 신호들(radio frequency signal)을 송신, 수신, 또는 송수신하는 안테나 패턴이 배치될 수 있다. 안테나 영역(AP)은 감지 영역(SP)의 외곽에 인접하게 배치될 수 있다. 안테나 영역(AP)은 복수로 제공될 수 있다. 이 경우, 안테나 영역(AP)은 감지 영역(SP)의 적어도 2 개의 측으로부터 연장되어 제공될 수 있다. 센서층(IS)는 하나의 감지 영역(SP) 및 한 개 이상 네 개 이하의 안테나 영역(AP)을 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 감지 영역(SP) 및 안테나 영역(AP)은 이에 제한되지 않는다.
평면 상에서 보았을 때, 안테나 영역(AP)의 적어도 일부는 액티브 영역(DD-AA)과 중첩할 수 있다. 전자 장치(DD)가 소형화 또는 박형화되거나 주변 영역(DD-NAA)의 면적이 축소되더라도, 액티브 영역(DD-AA)의 면적이 확보되어 있기 때문에, 안테나 영역(AP)이 배치될 공간이 확보될 수 있다. 안테나 영역(AP)은 감지 영역(SP)이 형성될 때 동시에 형성될 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 안테나 영역(AP)은 감지 영역(SP)과 상이한 공정에 의해 형성될 수도 있다.
윈도우(WP)는 센서층(IS) 위에 배치될 수 있다. 윈도우(WP)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WP)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(WP)는 다층 구조 또는 단층 구조를 가질 수 있다. 예를 들어, 윈도우(WP)는 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판 및 플라스틱 필름을 포함할 수 있다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이고, 도 2b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다. 도 2a 및 도 2b를 설명함에 있어서, 도 1a 및 도 1b를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 2a 및 도 2b를 참조하면, 전자 장치(DDa)는 표시면(DD-ISa)을 통해 이미지(IM)를 표시할 수 있다. 표시면(DD-ISa)은 액티브 영역(DD-AAa) 및 액티브 영역(DD-AAa)과 인접한 주변 영역(DD-NAA)을 포함할 수 있다.
액티브 영역(DD-AAa)에는 제1 액티브 영역(FA) 및 제1 액티브 영역(FA)으로부터 벤딩된 제2 액티브 영역(BA)이 정의될 수 있다. 제2 액티브 영역(BA)은 복수로 제공될 수 있다. 이 경우, 복수의 제2 액티브 영역들(BA) 각각은 제1 액티브 영역(FA)의 적어도 2 개의 측으로부터 벤딩되어 제공될 수 있다. 액티브 영역(DD-AAa)은 하나의 제1 액티브 영역(FA) 및 한 개 이상 네 개 이하의 제2 액티브 영역(BA)을 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 액티브 영역(DD-AAa)은 이에 제한되지 않는다.
전자 장치(DDa)는 표시층(DPa), 센서층(ISa), 및 윈도우(WPa)를 포함할 수 있다.
제2 액티브 영역(BA)과 중첩하는 표시층(DPa)은 벤딩될 수 있다. 센서층(ISa)에는 감지 영역(SPa) 및 안테나 영역(APa)이 정의될 수 있다. 평면 상에서 보았을 때 감지 영역(SPa)은 제1 액티브 영역(FA) 및 제2 액티브 영역(BA)의 일부와 중첩할 수 있다. 안테나 영역(APa)은 제2 액티브 영역(BA)의 다른 일부와 중첩할 수 있다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 개략적인 단면도이다.
도 3을 참조하면, 전자 장치(DD)는 윈도우(WP), 접착층(OCA), 반사 방지층(RPP), 센서층(IS), 표시층(DP), 및 커버층(MP)을 포함할 수 있다.
윈도우(WP)는 전자 장치(DD)의 외관을 구성할 수 있다. 윈도우(WP)는 외부 충격으로부터 전자 장치(DD)의 내부 구성들을 보호하며, 실질적으로 전자 장치(DD)의 표시면(DD-IS, 도 1a 참조)을 제공하는 구성일 수 있다.
접착층(OCA)은 윈도우(WP)의 아래에 배치될 수 있다. 접착층(OCA)에 의해 윈도우(WP) 및 반사 방지층(RPP)이 결합될 수 있다. 접착층(OCA)은 통상의 접착제 또는 점착제를 포함할 수 있다. 예를 들어, 접착층(OCA)은 광학투명접착필름(Optically Clear Adhesive film), 광학투명접착수지(Optically Clear Resin), 또는 감압접착필름(Pressure Sensitive Adhesive film)일 수 있다.
반사 방지층(RPP)은 윈도우(WP) 아래에 배치될 수 있다. 반사 방지층(RPP)은 윈도우(WP)의 위로부터 입사되는 자연광(또는 태양광)의 반사율을 감소시킬 수 있다. 본 발명의 일 실시예에 따른 반사 방지층(RPP)은 위상 지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고,
Figure pat00001
/2 위상지연자 및/또는
Figure pat00002
/4 위상지연자를 포함할 수 있다. 편광자는 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상 지연자(retarder) 및 편광자(polarizer) 자체 또는 보호필름이 반사 방지층(RPP)의 베이스층으로 정의될 수 있다.
접착층(OCA)은 반사 방지층(RPP)의 아래에 배치될 수 있다. 접착층(OCA)에 의해 반사 방지층(RPP) 및 센서층(IS)이 결합될 수 있다.
표시층(DP)은 센서층(IS) 아래에 배치될 수 있다. 표시층(DP)은 베이스층(SUB), 표시 회로층(DP-CL), 영상 구현층(DP-OLED), 및 박막 봉지층(TFL)을 포함할 수 있다. 이에 대해서는 후술된다.
커버층(MP)은 표시층(DP)의 아래에 배치될 수 있다. 커버층(MP)은 표시층(DP)에서 발생하는 노이즈를 차단하고 열의 방출을 도울 수 있다. 또한, 커버층(MP)은 전자파를 차단할 수 있다. 예를 들어, 커버층(MP)은 구리(Cu)시트일 수 있다. 다만, 이는 예시적인 것으로 커버층(MP)은 다양한 층을 포함할 수 있다. 예를 들어, 커버층(MP)은 그라파이트(graphite)시트일 수 있다. 커버층(MP)은 도파관으로부터 전달되는 신호를 방사하는 개구부(OP-MP, 도 8 참조)가 정의될 수 있다. 개구부(OP-MP, 도 8 참조)에 대해서는 후술된다.
도 4a는 본 발명의 일 실시예에 따른 표시층의 평면도이다.
도 4a를 참조하면, 표시층(DP)에는 액티브 영역(DP-AA) 및 액티브 영역(DP-AA)과 인접한 주변 영역(DP-NAA)이 정의될 수 있다. 액티브 영역(DP-AA)은 이미지(IM, 도 1a 참조)가 표시되는 영역일 수 있다. 액티브 영역(DP-AA)에는 복수의 화소들(PX)이 배치될 수 있다. 주변 영역(DP-NAA)은 구동 회로나 구동 배선 등이 배치되는 영역일 수 있다. 평면 상에서 보았을 때, 액티브 영역(DP-AA)은 전자 장치(DD, 도 1a 참조)의 액티브 영역(DD-AA, 도 1a 참조) 또는 전자 장치(DDa, 도 2a 참조)의 액티브 영역(DD-AAa, 도 2a 참조)과 중첩할 수 있고, 주변 영역(DP-NAA)은 주변 영역(DD-NAA, 도 1a 및 도 2a 참조)과 중첩할 수 있다.
표시층(DP)은 베이스층(SUB), 복수의 화소들(PX), 복수의 신호 배선들(GL, DL, PL, EL), 복수의 표시 패드들(PDD), 및 복수의 감지 패드들(PDT)을 포함할 수 있다.
복수의 화소들(PX) 각각은 주요색(primary color) 중 하나 또는 혼합색 중 하나를 표시할 수 있다. 상기 주요색은 레드, 그린, 또는 블루를 포함할 수 있다. 상기 혼합색은 화이트, 옐로우, 시안, 또는 마젠타 등 다양한 색상을 포함할 수 있다. 다만, 화소들(PX) 각각이 표시하는 색상이 이에 제한되는 것은 아니다.
복수의 신호 배선들(GL, DL, PL, EL)은 베이스층(SUB) 위에 배치될 수 있다. 복수의 신호 배선들(GL, DL, PL, EL)은 복수의 화소들(PX)에 연결되어 복수의 화소들(PX)에 전기적 신호를 전달할 수 있다. 복수의 신호 배선들(GL, DL, PL, EL)은 복수의 스캔 배선들(GL), 복수의 데이터 배선들(DL), 복수의 전원 배선들(PL), 및 복수의 발광 제어 배선들(EL)을 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 복수의 신호 배선들(GL, DL, PL, EL)의 구성은 이에 제한되지 않는다. 예를 들어, 본 발명의 일 실시예에 따른 복수의 신호 배선들(GL, DL, PL, EL)은 초기화 전압 배선을 더 포함할 수 있다.
전원 패턴(VDD)은 주변 영역(DP-NAA)에 배치될 수 있다. 전원 패턴(VDD)은 복수의 전원 배선들(PL)과 접속될 수 있다. 표시층(DP)은 전원 패턴(VDD)을 포함함으로써, 복수의 화소들(PX)에 동일한 전원 신호를 제공할 수 있다.
복수의 표시 패드들(PDD)은 주변 영역(DP-NAA)에 배치될 수 있다. 복수의 표시 패드들(PDD)은 제1 패드(PD1) 및 제2 패드(PD2)을 포함할 수 있다. 제1 패드(PD1)은 복수로 제공될 수 있다. 복수의 제1 패드들(PD1)은 복수의 데이터 배선들(DL)에 각각 연결될 수 있다. 제2 패드(PD2)는 전원 패턴(VDD)에 연결되어 복수의 전원 배선들(PL)과 전기적으로 연결될 수 있다. 표시층(DP)은 복수의 표시 패드들(PDD)을 통해 외부로부터 제공된 전기적 신호들을 복수의 화소들(PX)에 제공할 수 있다. 한편, 복수의 표시 패드들(PDD)은 제1 패드(PD1) 및 제2 패드(PD2) 외에 다른 전기적 신호들을 수신하기 위한 패드들을 더 포함할 수 있으며, 어느 하나의 실시예로 제한되지 않는다.
구동 회로(DIC)는 주변 영역(DP-NAA)에 실장될 수 있다. 구동 회로(DIC)는 칩 형태의 타이밍 제어 회로일 수 있다. 복수의 데이터 배선들(DL)은 구동 회로(DIC)를 거쳐 복수의 제1 패드들(PD1)에 각각 전기적으로 연결될 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 구동 회로(DIC)는 표시층(DP)과는 별개의 필름 상에 실장될 수 있다. 이 경우, 구동 회로(DIC)는 상기 필름을 통해 복수의 표시 패드들(PDD)과 전기적으로 연결될 수 있다.
복수의 감지 패드들(PDT)은 주변 영역(DP-NAA)에 배치될 수 있다. 복수의 감지 패드들(PDT)은 후술될 센서층(IS, 도 3 참조)의 복수의 감지 전극들과 각각 전기적으로 연결될 수 있다. 복수의 감지 패드들(PDT)은 복수의 제1 감지 패드들(TD1) 및 복수의 제2 감지 패드들(TD2)을 포함할 수 있다.
도 4b는 본 발명의 일 실시예에 따른 도 4a의 I-I'를 따라 절단한 단면도이다.
도 4b를 참조하면, 표시층(DP)은 베이스층(SUB), 표시 회로층(DP-CL), 영상 구현층(DP-OLED), 및 박막 봉지층(TFL)을 포함할 수 있다. 표시층(DP)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 인해 절연층, 반도체층, 및 도전층을 형성할 수 있다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층, 및 도전층을 선택적으로 패터닝할 수 있다. 이러한 방식으로 표시 회로층(DP-CL) 및 영상 구현층(DP-OLED)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등을 형성할 수 있다. 베이스층(SUB)은 표시 회로층(DP-CL) 및 영상 구현층(DP-OLED)을 지지하는 베이스 기판일 수 있다.
베이스층(SUB)은 합성 수지층을 포함할 수 있다. 합성 수지층은 열 경화성 수지를 포함할 수 있다. 베이스층(SUB)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(SUB)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다. 그 밖에 베이스층(SUB)은 유리 기판, 또는 유/무기 복합 재료 기판 등을 포함할 수 있다.
베이스층(SUB)의 상면에 적어도 하나의 무기층이 배치될 수 있다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 베리어층 및/또는 버퍼층을 포함할 수 있다. 본 실시예에서 표시층(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
표시 회로층(DP-CL)은 베이스층(SUB) 위에 배치될 수 있다. 표시 회로층(DP-CL)은 영상 구현층(DP-OLED)에 포함된 발광 소자(OLED)를 구동하기 위한 신호를 제공할 수 있다. 표시 회로층(DP-CL)은 버퍼층(BFL), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제1 절연층(10), 제2 절연층(20), 제3 절연층(30), 제4 절연층(40), 제5 절연층(50), 및 제6 절연층(60)을 포함할 수 있다.
버퍼층(BFL)은 베이스층(SUB)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다
버퍼층(BFL) 위에 반도체 패턴이 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나, 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
도 4b는 일부의 반도체 패턴을 도시한 것일 뿐이고, 평면 상에서 화소(PX)의 다른 영역에 반도체 패턴이 더 배치될 수도 있다. 반도체 패턴은 복수 개의 화소들(PX)에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입 트랜지스터는 P형 도판트로 도핑된 도핑 영역을 포함하고, N타입 트랜지스터는 N형 도판트로 도핑된 도핑 영역을 포함할 수 있다. 제2 영역은 비도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑될 수 있다.
제1 영역의 전도성은 제2 영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일 수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호 라인일 수 있다.
복수의 화소들(PX, 도 4a 참조) 각각은 각각은 7 개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가 회로를 가질 수 있으며, 화소의 등가 회로도는 다양한 형태로 변형될 수 있다. 도 4b에서는 복수의 화소들(PX, 도 4a 참조) 각각에 포함되는 두 개의 트랜지스터(T1, T2) 및 발광 소자(OLED)를 예시적으로 도시하였다. 제1 트랜지스터(T1)는 소스(S1), 액티브(A1), 드레인(D1), 및 게이트(G1)를 포함할 수 있다. 제2 트랜지스터(T2)는 소스(S2), 액티브(A2), 드레인(D2), 게이트(G2), 및 상부 전극(UE)을 포함할 수 있다.
제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 드레인(D1)이 반도체 패턴으로부터 형성되고, 제2 트랜지스터(T2)의 소스(S2), 액티브(A2), 드레인(D2)이 반도체 패턴으로부터 형성될 수 있다. 소스(S1, S2) 및 드레인(D1, D2)은 단면 상에서 액티브(A1, A2)로부터 서로 반대 방향으로 연장될 수 있다. 도 4b에서는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면 상에서 제2 트랜지스터(T2)의 드레인(D2)에 전기적으로 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들(PX)에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10) 뿐만 아니라 후술되는 표시 회로층(DP-CL)의 절연층은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
제1 절연층(10) 상에 게이트(G1, G2)가 배치될 수 있다. 게이트(G1, G2)는 금속 패턴의 일부일 수 있다. 게이트(G1, G2)는 액티브(A1, A2)와 중첩할 수 있다. 반도체 패턴을 도핑하는 공정에서 게이트(G1, G2)는 마스크와 같을 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치될 수 있다. 제2 절연층(20)은 게이트(G1, G2)를 커버할 수 있다. 제2 절연층(20)은 복수 개의 화소들(PX)에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
상부 전극(UE)은 제2 절연층(20) 위에 배치될 수 있다. 상부 전극(UE)은 게이트(G2)와 중첩할 수 있다. 상부 전극(UE)은 금속 패턴의 일부분일 수 있다. 게이트(G2)의 일부분과 그에 중첩하는 상부 전극(UE)은 커패시터를 정의할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 상부 전극(UE)은 생략될 수도 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 상부 전극(UE)을 커버할 수 있다. 본 실시예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다. 제3 절연층(30) 상에 제1 연결 전극(CNE1)이 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제3 절연층(10, 20, 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 제1 연결 전극(CNE1)을 커버할 수 있다. 제4 절연층(40)은 단층의 실리콘옥사이드층일 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 유기층일 수 있다. 제5 절연층(50) 위에 제2 연결 전극(CNE2)이 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치될 수 있다. 제6 절연층(60)은 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 유기층일 수 있다.
영상 구현층(DP-OLED)은 제1 전극(AE), 화소 정의막(PDL), 및 발광 소자(OLED)를 포함할 수 있다.
제1 전극(AE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다.
화소 정의막(PDL)에는 개구부(OP)가 정의될 수 있다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킬 수 있다.
액티브 영역(DP-AA, 도 3 참조)은 발광 영역(PXA) 및 발광 영역(PXA)에 인접한 차광 영역(NPXA)을 포함할 수 있다. 차광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광 영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광 영역(PXA)과 차광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 위에 발광층(EML)이 배치될 수 있다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다.
발광층(EML) 위에 전자 제어층(ECL)이 배치될 수 있다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 가질 수 있다. 제2 전극(CE)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다.
박막 봉지층(TFL)은 영상 구현층(DP-OLED) 위에 배치되어 영상 구현층(DP-OLED)를 커버할 수 있다. 박막 봉지층(TFL)는 제3 방향(DR3)을 따라 순차적으로 적층된 제1 무기층, 유기층, 및 제2 무기층을 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 박막 봉지층(TFL)은 이에 제한되지 않는다. 예를 들어, 본 발명의 일 실시예에 따른 박막 봉지층(TFL)은 복수의 무기층들 및 복수의 유기층들을 더 포함할 수 있다.
상기 제1 무기층은 외부 수분이나 산소가 영상 구현층(DP-OLED)에 침투하는 것을 방지할 수 있다. 예를 들어, 상기 제1 무기층은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다.
상기 유기층은 상기 제1 무기층 상에 배치되어 평탄면을 제공할 수 있다. 상기 제1 무기층의 상면에 형성된 굴곡이나 상기 제1 무기층 상에 존재하는 파티클 등은 상기 유기층에 의해 커버될 수 있다. 예를 들어, 상기 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
상기 제2 무기층은 상기 유기층 상에 배치되어 상기 유기층을 커버할 수 있다. 상기 제2 무기층은 상기 유기층으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지할 수 있다. 상기 제2 무기층은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다.
도 5a는 본 발명의 일 실시예에 따른 센서층의 평면도이고, 도 5b는 본 발명의 일 실시예에 따른 도 5a의 II-II' 를 따라 절단한 단면도이며, 도 5c는 본 발명의 일 실시예에 따른 도 5a의 III-III'를 따라 절단한 단면도이다.
도 5a 내지 도 5c를 참조하면, 센서층(IS)에는 액티브 영역(IS-AA) 및 액티브 영역(IS-AA)을 에워싸는 주변 영역(SI-NAA)이 정의될 수 있다. 액티브 영역(IS-AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 평면 상에서 보았을 때, 액티브 영역(IS-AA)은 표시층(DP, 도 4a 참조)의 액티브 영역(DP-AA, 도 4a 참조)과 중첩할 수 있고, 주변 영역(IS-NAA)은 표시층(DP, 도 4a 참조)의 주변 영역(DP-NAA, 도 4a 참조)과 중첩할 수 있다.
액티브 영역(IS-AA) 제1 액티브 영역(IS-AA1) 및 제2 액티브 영역(IS-AA2)을 포함할 수 있다. 제1 액티브 영역(IS-AA1)에는 복수의 감지 전극들(TE1, TE2)이 배치될 수 있다. 제2 액티브 영역(IS-AA2)에는 복수의 안테나 패턴들(ANT) 각각의 제1 부분(PT1)이 배치될 수 있다. 제2 액티브 영역(IS-AA2)에는 더미 패턴이 더 배치될 수도 있다. 상기 더미 패턴은 안테나 패턴(ANT)이 배치된 부분과 안테나 패턴(ANT)이 배치되지 않은 부분의 반사율 차이를 감소시킬 수 있다. 따라서, 안테나 패턴(ANT)이 외부에서 시인되는 것을 방지할 수 있다. 평면 상에서 보았을 때, 제1 액티브 영역(IS-AA1)은 감지 영역(SP, 도 1b 참조)과 중첩할 수 있다. 평면 상에서 보았을 때, 제2 액티브 영역(IS-AA2) 및 주변 영역(IS-NAA)은 안테나 영역(AP, 도 1b 참조)과 중첩할 수 있다. 안테나 패턴(ANT)은 플로팅될 수 있다.
센서층(IS)는 베이스 절연층(IS-IL0), 복수의 감지 전극들(TE1, TE2), 및 복수의 감지 라인들(TL1, TL2), 및 복수의 안테나 패턴들(ANT)을 포함할 수 있다.
베이스 절연층(IS-IL0)은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 실리콘 옥사이드 중 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스 절연층(IS-IL0)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수 있다. 베이스 절연층(IS-IL0)은 표시층(DP, 도 1b 참조) 위에 직접 형성될 수 있다. 또는 베이스 절연층(IS-IL0)은 표시층(DP, 도 1b 참조)과 접착 부재를 통해 서로 결합될 수 있다.
복수의 감지 전극들(TE1, TE2)은 감지 영역(SP)에 배치될 수 있다. 복수의 감지 전극들(TE1, TE2)은 복수의 제1 감지 전극들(TE1) 및 복수의 제2 감지 전극들(TE2)을 포함할 수 있다. 센서층(IS)는 복수의 제1 감지 전극들(TE1) 및 복수의 제2 감지 전극들(TE2) 사이의 정전 용량의 변화를 통해 외부 입력에 대한 정보를 획득할 수 있다.
복수의 제1 감지 전극들(TE1) 각각은 제1 방향(DR1)을 따라 연장될 수 있다. 복수의 제1 감지 전극들(TE1)은 제2 방향(DR2)을 따라 배열될 수 있다. 복수의 제1 감지 전극들(TE1) 각각은 복수의 감지 패턴들(SP1) 및 복수의 브릿지 패턴들(BP1)을 포함할 수 있다.
복수의 제2 감지 전극들(TE2) 각각은 제2 방향(DR2)을 따라 연장될 수 있다. 복수의 제2 감지 전극들(TE2)은 제1 방향(DR1)을 따라 배열될 수 있다. 복수의 제2 감지 전극들(TE2) 각각은 복수의 제1 부분들(SP2) 및 복수의 제2 부분들(BP2)을 포함할 수 있다.
도 5a에서는 2 개의 브릿지 패턴들(BP1)이 서로 인접한 2 개의 감지 패턴들(SP1)에 연결된 것을 예시로 도시하였으나, 본 발명의 일 실시예에 따른 복수의 브릿지 패턴들(BP1) 및 복수의 감지 패턴들(SP1)은 이에 제한되지 않는다. 예를 들어, 서로 인접한 2 개의 감지 패턴들(SP1)은 하나의 브릿지 패턴(BP1)에 의해 연결될 수도 있다.
복수의 제2 부분들(BP2)은 복수의 브릿지 패턴들(BP1)과 상이한 층에 배치될 수 있다. 복수의 브릿지 패턴들(BP1)은 복수의 제2 감지 전극들(TE2)과 절연 교차될 수 있다. 예를 들어, 복수의 제2 부분들(BP2)은 복수의 브릿지 패턴들(BP1)과 각각 절연 교차될 수 있다.
베이스 절연층(IS-IL0) 위에 복수의 브릿지 패턴들(BP1)이 배치될 수 있다. 제1 절연층(IS-IL1)은 복수의 브릿지 패턴들(BP1) 위에 배치될 수 있다. 제1 절연층(IS-IL1)은 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(IS-IL1)은 무기물, 유기물, 또는 복합 재료를 포함할 수 있다.
복수의 감지 패턴들(SP1), 복수의 제1 부분들(SP2), 및 복수의 제2 부분들(BP2)은 제1 절연층(IS-IL1) 위에 배치될 수 있다. 복수의 감지 패턴들(SP1), 복수의 제1 부분들(SP2), 및 복수의 제2 부분들(BP2)은 메쉬 구조를 가질 수 있다.
복수의 컨택홀들(CNT)은 제1 절연층(IS-IL1)이 제3 방향(DR3)으로 관통되어 형성될 수 있다. 복수의 감지 패턴들(SP1) 중 인접한 두 개의 감지 패턴들(SP1)은 복수의 컨택홀들(CNT)을 통해 브릿지 패턴(BP1)과 전기적으로 연결될 수 있다.
제2 절연층(IS-IL2)은 복수의 감지 패턴들(SP1), 복수의 제1 부분들(SP2), 및 복수의 제2 부분들(BP2) 위에 배치될 수 있다. 제2 절연층(IS-IL2)은 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(IS-IL2)은 무기물, 유기물, 또는 복합 재료를 포함할 수 있다.
도 5b에서는 예시적으로 복수의 브릿지 패턴들(BP1)이 복수의 감지 패턴들(SP1), 복수의 제1 부분들(SP2), 및 복수의 제2 부분들(BP2) 아래에 배치되는 바텀 브릿지 구조를 도시하였으나, 이에 한정되지 않는다. 예를 들어, 센서층(IS)는 복수의 브릿지 패턴들(BP1)이 복수의 감지 패턴들(SP1), 복수의 제1 부분들(SP2), 및 복수의 제2 부분들(BP2) 위에 배치된 탑 브릿지 구조를 가질 수도 있다.
복수의 안테나 패턴들(ANT)은 복수의 감지 전극들(TE1, TE2) 중 일부와 동일한 층이 배치될 수 있다. 복수의 안테나 패턴들(ANT)은 제1 절연층(IS-IL1) 위에 배치될 수 있다. 예를 들어, 복수의 안테나 패턴들(ANT)은 복수의 감지 패턴들(SP1), 복수의 제1 부분들(SP2), 및 복수의 제2 부분들(BP2)과 동일한 층에 배치될 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 복수의 안테나 패턴들(ANT)의 배치 관계는 이에 제한되지 않는다. 예를 들어, 복수의 안테나 패턴들(ANT)은 복수의 브릿지 패턴(BP1)과 동일한 층에 배치될 수도 있다. 복수의 안테나 패턴들(ANT)은 메쉬 구조를 가질 수 있다.
본 발명에 따르면, 복수의 안테나 패턴들(ANT)은 별도의 층이 아닌 외부의 입력을 감지하는 복수의 감지 전극들(TE1, TE2) 중 일부와 동일한 층에 배치될 수 있다. 따라서, 전자 장치(DD, 도 1a 참조)의 두께가 감소될 수 있고, 전자 장치(DD, 도 1a 참조)의 무게가 감소될 수 있다.
복수의 안테나 패턴들(ANT)은 복수의 감지 전극들(TE1, TE2) 중 일부와 동일한 물질을 포함하고, 동일한 공정을 통해 형성될 수 있다. 예를 들어, 복수의 제1 감지 전극들(TE1)과 복수의 안테나 패턴들(ANT)은 탄소 나노 튜브, 금속 및/또는 금속 합금, 또는 이들의 복합 소재를 포함할 수 있으며, 단층 구조 또는 티타늄(Ti), 알루미늄(Al), 및 티타늄(Ti)이 순차적으로 적층된 다층 구조를 가질 수도 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 복수의 안테나 패턴들(ANT)은 복수의 제1 감지 전극들(TE1)과 다른 물질을 포함할 수도 있으며, 별도의 공정을 통해 형성될 수도 있다. 예를 들어, 복수의 제1 감지 전극들(TE1) 은 티타늄(Ti), 알루미늄(Al), 및 티타늄(Ti)이 순차적으로 적층된 다층 구조를 가질 수 있고, 복수의 안테나 패턴들(ANT)은 탄소나노튜브, 금속 및/또는 금속 합금, 또는 이들의 복합 소재를 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 금속 물질은 은(Ag), 구리(Cu), 알루미늄(Al), 금(Au), 또는 백금(Pt)일 수 있으며, 이에 제한되는 것은 아니다.
복수의 안테나 패턴들(ANT)은 제1 부분(PT1) 및 제2 부분(PT2)을 포함할 수 있다. 제1 부분(PT1)은 감지 영역(SP, 도 1b 참조)과 인접할 수 있다. 제2 부분(PT2)은 제1 부분(PT1)으로부터 제1 방향(DR1)으로 연장될 수 있다. 제1 부분(PT1) 및 제2 부분(PT2)은 일체로 제공될 수 있다. 제2 부분(PT2)은 안테나 패턴(ANT)에서 제1 부분(PT1)을 제외한 나머지 부분일 수 있다.
제1 부분(PT1)은 액티브 영역(IS-AA)에 배치될 수 있다. 평면 상에서 보았을 때, 제1 부분(PT1)은 표시층(DP, 도 4a 참조)의 액티브 영역(DP-AA, 도 4a 참조)과 중첩할 수 있다.
제2 부분(PT2)은 주변 영역(IS-NAA)에 배치될 수 있다. 평면 상에서 보았을 때, 제2 부분(PT2)은 표시층(DP, 도 4a 참조)의 주변 영역(DP-NAA, 도 4a 참조)과 중첩할 수 있다.
복수의 안테나 패턴들(ANT)은 베이스 절연층(IS-IL0) 아래에 배치된 적어도 하나 이상의 그라운드 전극을 더 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 상기 그라운드 전극은 이에 제한되지 않는다. 예를 들어, 본 발명의 일 실시예에 따른 그라운드 전극은 표시층(DP, 도 4b 참조)의 제2 전극(CE, 도 4b 참조)일 수 있다.
복수의 감지 라인들(TL1, TL2)은 복수의 제1 감지 라인들(TL1) 및 복수의 제2 감지 라인들(TL2)을 포함할 수 있다. 복수의 제1 감지 라인들(TL1)은 복수의 제1 감지 전극들(TE1)에 각각 전기적으로 연결될 수 있다. 복수의 제2 감지 라인들(TL2)은 복수의 제2 감지 전극들(TE2)에 각각 전기적으로 연결될 수 있다.
복수의 제1 감지 패드들(TD1, 도 4a 참조)은 컨택홀들을 통해 복수의 제1 감지 라인들(TL1)에 각각 전기적으로 연결될 수 있다. 복수의 제2 감지 패드들(TD2, 도 4a 참조)은 컨택홀들을 통해 복수의 제2 감지 라인들(TL2)에 각각 전기적으로 연결될 수 있다.
도 6은 본 발명의 일 실시예에 따른 도 5a의 AA' 영역을 도시한 평면도이다.
도 6을 참조하면, 안테나 패턴(ANT)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 사각형 형상을 가질 수 있다.
안테나 패턴(ANT)은 메쉬 구조를 가질 수 있다. 제1 부분(PT1)에는 제1 개구부(HA1)가 정의될 수 있다. 제2 부분(PT2)에는 제2 개구부(HA2)가 정의될 수 있다. 제1 개구부(HA1)의 크기는 제2 개구부(HA2)의 크기보다 클 수 있다. 제1 개구부(HA1)는 발광 영역(PXA, 도 4b 참조)과 중첩할 수 있다. 제1 개구부(HA1)의 크기는 발광 영역(PXA, 도 4b 참조)의 크기보다 클 수 있다.
도 7은 본 발명의 일 실시예에 따른 전자 장치를 도시한 단면도이고, 도 8은 본 발명의 일 실시예에 따른 전자 장치를 도시한 분해 사시도이다.
도 7 및 도 8을 참조하면, 표시층(DP)은 제1 면(SF1) 및 제2 면(SF2)을 포함할 수 있다. 제1 면(FS1) 및 제2 면(SF2)은 서로 마주할 수 있다. 제1 면(SF1)은 표시층(DP)의 상면으로 지칭될 수 있고, 제2 면(FS2)은 표시층(DP)의 하면으로 지칭될 수 있다.
센서층(IS)은 제1 면(SF1)과 마주할 수 있다.
커버층(MP)은 제2 면(SF2)과 마주할 수 있다. 커버층(MP)은 표시층(DP)을 사이에 두고 센서층(IS)과 제3 방향(DR3)으로 이격될 수 있다. 커버층(MP)에는 개구부(OP-MP)가 정의될 수 있다. 평면 상에서 보았을 때, 개구부(OP-MP)는 안테나 패턴(ANT)과 중첩할 수 있다. 개구부(OP-MP)는 액티브 영역(DP-AA, 도 4a 참조)과 중첩할 수 있다.
구동칩(IC)은 커버층(MP) 아래에 배치될 수 있다. 구동칩(IC)은 안테나 패턴(ANT)에 신호를 제공할 수 있다. 구동칩(IC)은 안테나 패턴(ANT)의 동작을 제어할 수 있다. 예를 들어, 구동칩(IC)은 안테나 영역(AP)에 배치된 복수의 안테나 패턴들(ANT) 각각에 급전되는 전력을 조절하여 복수의 안테나 패턴들(ANT)의 빔 조향을 조절할 수 있고, 특정한 방향으로 주파수 신호를 집중시켜 에너지를 향상시킬 수 있다. 또한, 원하는 방사 패턴을 형성할 수 있어 방사 효율이 향상될 수 있다. 본 발명의 일 실시예에서 구동칩(IC)은 빔포밍 칩(IC)으로 지칭될 수도 있다.
전송부(FP)는 커버층(MP)의 하면에 결합될 수 있다. 평면 상에서 보았을 때, 전송부(FP)는 개구부(OP-MP)와 중첩할 수 있다. 전송부(FP)는 제1 면 및 상기 제1 면과 마주하는 제2 면을 포함할 수 있다. 상기 제1 면에는 구동칩(IC)이 배치될 수 있다. 전송부(FP)는 벤딩되고, 전송부(FP)의 상기 제2 면은 서로 마주할 수 있다.
전송부(FP)는 그라운드 코플래너 선로(Ground Coplanar Wave guide, GCPW) 구조를 가질 수 있다. 전송부(FP)의 상기 제1 면에는 제1 홈(HM1) 및 제1 홈(HM1)과 제2 방향(DR2)으로 이격된 제2 홈(HM2)이 정의될 수 있다. 평면 상에서 보았을 때, 제1 홈(HM1) 및 제2 홈(HM2)은 개구부(OP-MP)와 중첩할 수 있다.
전송부(FP) 및 커버층(MP)은 접착 부재를 통해 결합될 수 있다. 전송부(FP) 및 커버층(MP) 사이에는 접착 부재가 배치될 수 있다. 접착 부재는 이방성 도전 필름(ACF, Anisotropic Conductive Film)을 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 접착 부재는 전송부(FP) 및 커버층(MP)을 접착하는 다양한 물질을 포함할 수 있다. 예를 들어, 접착 부재는 감압 접착 필름(PSA, Pressure Sensitive Adhesive film), 광학 투명 접착 필름(OCA, Optically Clear Adhesive film), 또는 광학 투명 접착 수지(OCR, Optically Clear Resin)등을 포함할 수 있다. 평면 상에서 보았을 때, 접착 부재는 개구부(OP-MP)와 비중첩할 수 있다.
구동칩(IC)은 제1 홈(HM1) 및 제2 홈(HM2) 사이에 배치된 전송 선로(SGL)를 통해 신호를 전달할 수 있다. 평면 상에서 보았을 때, 전송 선로(SGL)는 개구부(OP-MP)와 비중첩할 수 있다. 상기 신호는 커버층(MP)에 정의된 개구부(OP-MP)를 통해 안테나 패턴(ANT)에 신호를 제공할 수 있다. 예를 들어, 상기 신호는 개구부(OP-MP)를 통해 안테나 패턴(ANT)으로 방사될 수 있다. 상기 신호는 개구부(OP-MP)를 통해 안테나 패턴(ANT)에 간접 급전될 수 있다. 상기 간접 급전된다는 것은 신호가 안테나 패턴(ANT)에 직접 연결되는 구성이 없이 전송됨을 의미할 수 있다.
본 발명에 따르면, 전자 장치(DD)는 전자파를 차단하기 위한 구성인 커버층(MP)에 정의된 개구부(OP-MP)를 이용하여 안테나 패턴(ANT)에 급전할 수 있다. 전자 장치(DD)는 안테나 패턴(ANT)에 급전하기 위한 별도의 구성을 포함하지 않을 수 있다. 따라서, 전자 장치(DD)의 두께가 감소될 수 있다.
본 발명과 달리, 구동칩이 실장된 전송부는 센서층(IS) 위에 전기적으로 연결되어 표시층(DP)의 배면으로 밴딩될 수 있다. 상기 구동칩은 안테나 패턴(ANT)에 직접 급전할 수 있다. 이 경우, 센서층(IS) 위에 배치된 상기 전송부에 의해 반사 방치층(RPP)의 성능이 저하될 수 있고, 전자 장치(DD)의 이미지(IM, 도 1a 참조) 표시 성능이 저하될 수 있다. 또한, 센서층(IS) 위에 배치된 상기 전송부에 의해 전자 장치(DD)의 외부 입력 감지 성능이 저하될 수 있다. 하지만, 본 발명에 따르면, 전송부(FP)는 표시층(DP) 아래에 배치된 커버층(MP)의 하면에 결합될 수 있다. 구동칩(IC)은 커버층(MP)을 통해 안테나 패턴(ANT)에 간접 급전할 수 있다. 표시층(DP)과 반사 방지층(RPP) 사이에 안테나 패턴(ANT)에 급전하기 위해 구동칩(IC)과 연결되는 구성이 배치되지 않을 수 있다. 따라서, 전자 장치(DD)의 이미지(IM, 도 1a 참조) 표시 성능이 향상될 수 있다. 또한, 센서층(IS)과 반사 방지층(RPP) 사이에 안테나 패턴(ANT)에 급전하기 위해 구동칩(IC)과 연결되는 구성이 배치되지 않을 수 있다. 따라서, 전자 장치(DD)의 외부 입력 감지 성능이 향상될 수 있다.
또한, 본 발명에 따르면, 전송부(FP)는 표시층(DP) 아래에 배치된 커버층(MP)의 하면에 결합될 수 있다. 표시층(DP)과 반사 방지층(RPP) 사이 또는 센서층(IS)과 반사 방지층(RPP) 사이에는 전송부(FP)가 배치되지 않을 수 있다. 따라서, 전송부(FP)는 외부에 노출되지 않을 수 있고, 전송부(FP)가 외부의 충격에 의해 내구성이 감소되는 현상을 방지할 수 있다.
도 9는 본 발명의 일 실시예에 따른 안테나 패턴의 주파수에 따른 S파라미터를 도시한 그래프이다.
도 8 및 도 9를 참조하면 S11은 S파라미터(S-Parameter) 중 하나일 수 있다. S11은 입력 신호가 반사되어 돌아오는 신호의 크기 대 입력 신호의 크기를 비율로 나타낸 값일 수 있다. 예를 들어, S11은 안테나 패턴(ANT)의 반사 계수일 수 있다. 안테나 패턴(ANT)의 동작을 판단할 때, S11의 값이 음의 값을 가지는 경우를 기준으로 판단할 수 있다. S11의 값이 음의 값을 가지는 것은 입력 신호가 반사되어 돌아오는 신호의 크기가 입력 신호보다 작은 것을 의미할 수 있다. S11의 값이 더 작은 값을 가질수록 반사되어 돌아오는 신호가 작고, 반사되어 돌아오는 신호가 작을수록 안테나 패턴(ANT)은 해당 주파수 대역에서 동작한다고 판단할 수 있다. 예를 들어, 제1 그래프(G1)를 참조하면, 안테나 패턴(ANT)은 27.8GHz에서 동작할 수 있다.
도 10은 본 발명의 일 실시예에 따른 안테나 패턴의 주파수에 따른 총 이득을 도시한 그래프이다.
도 8 및 도 10을 참조하면, 안테나 패턴(ANT)은 커버층(MP)을 통해 구동칩(IC)과 전기적으로 연결될 수 있다. 안테나 패턴(ANT)은 구동칩(IC)으로부터 간접 급전되어 특정 주파수에서 동작할 수 있다. 예를 들어, 제2 그래프(G2)를 참조하면, 상기 특정 주파수에서 안테나 패턴(ANT)은 -1dB 정도의 안테나 총 이득을 유지할 수 있다. 예를 들어, 상기 특정 주파수는 27.8GHz일 수 있다. 따라서, 주파수 신호를 송신, 수신, 또는 송수신함에 있어서 손실이 감소된 안테나 패턴(ANT)을 제공할 수 있다.
도 11은 본 발명의 일 실시예에 따른 안테나 패턴의 방사 패턴을 도시한 그래프이다.
도 8 및 도 11을 참조하면, 제3 그래프(G3)는 안테나 패턴(ANT)이 방사하는 주파수 신호의 방사 패턴을 도시한 것이다. 방사 패턴에서 안테나 이득이 0dB 에 인접하는 경우, 주파수 신호가 해당 방향으로 방사된다고 할 수 있다. 상기 방향에서 0은 제3 방향(DR3)을 지칭할 수 있다. 따라서, 안테나 패턴(ANT)은 구동칩(IC)으로부터 간접 급전되어 27.8GHz에서 주파수 주파수 신호를 제3 방향(DR3)으로 방사할 수 있다. 따라서, 상기 주파수 신호는 제3 방향(DR3)으로 지향성을 가진다고 할 수 있다.
도 12a 내지 도 12e는 본 발명의 일 실시예에 따른 안테나 패턴의 평면도들이다. 도 12a 내지 도 12e를 설명함에 있어서, 도 6을 통해 설명된 구성 요소들에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 12a를 참조하면, 안테나 패턴(ANT-1)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 사각형 형상을 가질 수 있다. 안테나 패턴(ANT-1)은 제1 부분(PT1) 및 제2 부분(PT2-1)을 포함할 수 있다. 제1 부분(PT1)은 액티브 영역(IS-AA, 도 5a 참조)과 중첩할 수 있다. 제2 부분(PT2-1)은 주변 영역(IS-NAA, 도 5a 참조)과 중첩할 수 있다. 제2 부분(PT2-1)에는 제1 개구(AN-OP1)가 정의될 수 있다. 제1 개구(AN-OP1)는 제2 방향(DR2)으로 연장되는 제1 부분, 상기 제1 부분의 일단으로부터 제1 방향(DR1)으로 연장되는 제2 부분, 및 상기 제2 부분의 일단으로부터 제2 방향(DR2)으로 연장되는 제3 부분을 포함할 수 있다. 평면 상에서 보았을 때, 제1 개구(AN-OP1)의 적어도 일부분은 커버층(MP, 도 8 참조)의 개구부(OP-MP, 도 8 참조)와 중첩할 수 있다. 본 발명에 따르면, 제1 개구(AN-OP1)는 안테나 패턴(ANT-1)의 방사 패턴을 변형할 수 있다. 따라서, 주파수 신호를 송신, 수신, 또는 송수신함에 있어서 방사 성능이 향상된 안테나 패턴(ANT-1)을 제공할 수 있다.
도 12b를 참조하면, 안테나 패턴(ANT-2)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 사각형 형상을 가질 수 있다. 안테나 패턴(ANT-2)은 제1 부분(PT1) 및 제2 부분(PT2-2)을 포함할 수 있다. 제1 부분(PT1)은 액티브 영역(IS-AA, 도 5a 참조)과 중첩할 수 있다. 제2 부분(PT2-2)은 주변 영역(IS-NAA, 도 5a 참조)과 중첩할 수 있다. 제2 부분(PT2-2)에는 제2 개구(AN-OP2)가 정의될 수 있다. 제2 개구(AN-OP2)는 제1 방향(DR1)으로 연장되는 제1 부분, 상기 제1 부분의 일단으로부터 제2 방향(DR2)으로 연장되는 제2 부분, 및 상기 제2 부분의 일단으로부터 제1 방향(DR1)으로 연장되는 제3 부분을 포함할 수 있다. 평면 상에서 보았을 때, 제2 개구(AN-OP2)의 적어도 일부분은 커버층(MP, 도 8 참조)의 개구부(OP-MP, 도 8 참조)와 중첩할 수 있다. 본 발명에 따르면, 제2 개구(AN-OP2)는 안테나 패턴(ANT-2)의 방사 패턴을 변형할 수 있다. 따라서, 주파수 신호를 송신, 수신, 또는 송수신함에 있어서 방사 성능이 향상된 안테나 패턴(ANT-2)을 제공할 수 있다.
도 12c를 참조하면, 안테나 패턴(ANT-3)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 사각형 형상을 가질 수 있다. 안테나 패턴(ANT-3)은 제1 부분(PT1) 및 제2 부분(PT2-3)을 포함할 수 있다. 제1 부분(PT1)은 액티브 영역(IS-AA, 도 5a 참조)과 중첩할 수 있다. 제2 부분(PT2-3)은 주변 영역(IS-NAA, 도 5a 참조)과 중첩할 수 있다. 제2 부분(PT2-3)에는 제3 개구(AN-OP3)가 정의될 수 있다. 제3 개구(AN-OP3)는 복수로 제공될 수 있다. 제3 개구(AN-OP3)는 안테나 패턴(ANT-3)의 일측으로부터 제1 방향(DR1)으로 연장될 수 있다. 본 발명에 따르면, 제3 개구(AN-OP3)는 안테나 패턴(ANT-3)의 방사 패턴을 변형할 수 있다. 따라서, 주파수 신호를 송신, 수신, 또는 송수신함에 있어서 방사 성능이 향상된 안테나 패턴(ANT-3)을 제공할 수 있다.
도 12d를 참조하면, 안테나 패턴(ANT-4)은 Bow-tie 형상을 가질 수 있다. 다만, 안테나 패턴(ANT-4)의 형상은 특별히 제한되지 않고 다양한 형상을 가질 수도 있다. 예를 들어, 안테나 패턴(ANT-4)의 형상은 삼각형 또는 원형일 수도 있다. 본 발명에 따르면, 안테나 패턴(ANT-4)의 형상은 안테나 패턴(ANT-4)의 방사 패턴을 변형할 수 있다. 따라서, 주파수 신호를 송신, 수신, 또는 송수신함에 있어서 방사 성능이 향상된 안테나 패턴(ANT-4)을 제공할 수 있다.
안테나 패턴(ANT-4)은 제1 부분(PT1-4) 및 제2 부분(PT2-4)을 포함할 수 있다. 제1 부분(PT1-4)은 액티브 영역(IS-AA, 도 5a 참조)과 중첩할 수 있다. 제2 부분(PT2-4)은 주변 영역(IS-NAA, 도 5a 참조)과 중첩할 수 있다. 제1 부분(PT1-4)에는 제1 개구부(HA1)가 정의될 수 있고, 제2 부분(PT2-4)에는 제2 개구부(HA2)가 정의될 수 있다.
도 12e를 참조하면, 안테나 패턴(ANT-5)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 사각형 형상을 가질 수 있다. 안테나 패턴(ANT-5)은 제1 부분(PT1) 및 제2 부분(PT2-5)을 포함할 수 있다. 제1 부분(PT1)은 액티브 영역(IS-AA, 도 5a 참조)과 중첩할 수 있다. 제2 부분(PT2-5)은 주변 영역(IS-NAA, 도 5a 참조)과 중첩할 수 있다. 제2 부분(PT2-5)에는 제2 개구부(HA2-5)가 정의될 수 있다. 제1 개구부(HA1)의 크기는 제2 개구부(HA2-5)의 크기와 동일할 수 있다. 본 발명에 따르면, 안테나 패턴(ANT-5)에 정의된 개구부들(HA1, HA2-5)의 크기에 의해 안테나 패턴(ANT-5)의 방사 패턴이 변형될 수 있다. 따라서, 주파수 신호를 송신, 수신, 또는 송수신함에 있어서 방사 성능이 향상된 안테나 패턴(ANT-5)을 제공할 수 있다.
도 13은 본 발명의 일 실시예에 따른 전자 장치를 도시한 분해 사시도이다. 도 13을 설명함에 있어서, 도 8을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 13을 참조하면, 커버층(MP-1)은 표시층(DP)을 사이에 두고 센서층(IS)과 제3 방향(DR3)으로 이격될 수 있다. 커버층(MP-1)에는 개구부(OP-MP1)가 정의될 수 있다. 평면 상에서 보았을 때, 개구부(OP-MP1)는 안테나 패턴(ANT)과 중첩할 수 있다. 개구부(OP-MP1)는 액티브 영역(DP-AA, 도 4a 참조)과 중첩할 수 있다.
구동칩(IC-1)은 커버층(MP-1) 하면(MP-U)에 배치될 수 있다. 구동칩(IC-1)은 개구부(OP-MP1)와 인접하게 배치될 수 있다. 하면(MP-U)과 마주하는 구동칩(IC-1)의 면은 그라운드 코플래너 선로(Ground Coplanar Wave guide, GCPW) 구조일 수 있다.
구동칩(IC-1)과 커버층(MP-1)은 접착 부재를 통해 결합될 수 있다. 접착 부재는 이방성 도전 필름(ACF, Anisotropic Conductive Film)을 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 접착 부재는 전송부(FP) 및 커버층(MP)을 접착하는 다양한 물질을 포함할 수 있다. 예를 들어, 접착 부재는 감압 접착 필름(PSA, Pressure Sensitive Adhesive film), 광학 투명 접착 필름(OCA, Optically Clear Adhesive film), 또는 광학 투명 접착 수지(OCR, Optically Clear Resin)등을 포함할 수 있다. 평면 상에서 보았을 때, 접착 부재는 개구부(OP-MP1)와 비중첩할 수 있다.
구동칩(IC-1)은 상기 그라운드 코플래너 선로(Ground Coplanar Wave guide, GCPW) 구조를 통해 신호를 전달할 수 있다. 구동칩(IC-1)은 커버층(MP-1)에 정의된 개구부(OP-MP1)를 통해 안테나 패턴(ANT)에 신호를 제공할 수 있다. 상기 신호는 개구부(OP-MP1)를 통해 안테나 패턴(ANT)으로 방사될 수 있다. 따라서, 상기 신호는 개구부(OP-MP1)를 통해 안테나 패턴(ANT)에 간접 급전될 수 있다.
본 발명에 따르면, 안테나 패턴(ANT)에 신호를 제공하는 구동칩(IC-1)은 커버층(MP-1)의 하면(MP-U)에 배치될 수 있다. 구동칩(IC-1)은 개구부(OP-MP1)와 인접하게 배치될 수 있다. 구동칩(IC-1)으로부터 제공된 신호는 상기 신호를 안테나 패턴(ANT)으로 방사하는 개구부(OP-MP1)와 인접하게 배치될 수 있다. 구동칩(IC-1)에서 개구부(OP-MP1)로 신호가 전달되면서 발생할 수 있는 신호의 손실이 방지될 수 있다. 따라서, 안테나 패턴(ANT)이 송신, 수신, 또는 송수신하는 주파수 신호의 이득이 향상될 수 있다.
또한, 본 발명에 따르면, 구동칩(IC-1)은 커버층(MP-1)을 통해 안테나 패턴(ANT)에 간접 급전될 수 있다. 표시층(DP)과 반사 방지층(RPP) 사이 및 센서층(IS)과 반사 방지층(RPP) 사이에 안테나 패턴(ANT)에 급전하기 위해 구동칩(IC-1)과 연결되는 구성이 배치되지 않을 수 있다. 따라서, 전자 장치(DD-1)의 이미지(IM, 도 1a 참조) 표시 성능이 향상될 수 있고, 전자 장치(DD-1)의 외부 입력 감지 성능이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 전자 장치 DP: 표시층
IS: 센서층 ANT: 안테나 패턴
MP: 커버층 OP-MP: 개구부
IC: 구동칩 RPP: 반사 방지층
FP: 전송부

Claims (20)

  1. 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역이 정의된 표시층;
    상기 표시층 위에 배치되고, 복수의 감지 전극들 및 안테나 패턴을 포함하는 센서층;
    상기 표시층 아래에 배치되고, 상기 안테나 패턴과 중첩하는 개구부가 정의된 커버층; 및
    상기 커버층에 정의된 상기 개구부를 통해 상기 안테나 패턴에 신호를 제공하는 구동칩을 포함하는 전자 장치.
  2. 제1 항에 있어서,
    상기 안테나 패턴은 제1 부분 및 상기 제1 부분으로부터 연장된 제2 부분을 포함하고,
    평면 상에서 보았을 때, 상기 제1 부분은 액티브 영역과 중첩하고, 상기 제2 부분은 주변 영역과 중첩하는 전자 장치.
  3. 제2 항에 있어서,
    상기 안테나 패턴은 메쉬 구조를 갖는 전자 장치.
  4. 제3 항에 있어서,
    상기 제1 부분에는 제1 개구부가 정의되고, 상기 제2 부분에는 제2 개구부가 정의되며,
    상기 제1 개구부의 크기는 상기 제2 개구부의 크기보다 큰 전자 장치.
  5. 제1 항에 있어서,
    상기 구동칩이 실장된 전송부를 더 포함하고,
    상기 전송부는 상기 커버층의 하면에 결합된 전자 장치.
  6. 제5 항에 있어서,
    상기 전송부는 제1 면 및 상기 제1 면과 마주하는 제2 면을 포함하고,
    상기 제1 면은 그라운드 코플레너 선로(Ground coplanar wave guide, GCPW) 구조를 갖는 전자 장치.
  7. 제6 항에 있어서,
    상기 제2 면은 벤딩되어 서로 마주하고,
    상기 구동칩은 상기 제1 면에 배치되는 전자 장치.
  8. 제1 항에 있어서,
    상기 구동칩은 상기 개구부와 인접하게 배치된 전자 장치.
  9. 제1 항에 있어서,
    상기 안테나 패턴에는 개구가 정의되고,
    평면 상에서 보았을 때, 상기 개구의 적어도 일부분은 상기 개구부와 중첩하는 전자 장치.
  10. 제1 항에 있어서,
    상기 안테나 패턴은 상기 복수의 감지 전극들 중 일부와 동일한 층에 배치되는 전자 장치.
  11. 제1 항에 있어서,
    상기 센서층 위에 배치되는 반사 방지층을 더 포함하는 전자 장치.
  12. 제1 항에 있어서,
    평면 상에서 보았을 때, 상기 개구부는 상기 액티브 영역과 중첩하는 전자 장치.
  13. 제1 항에 있어서,
    상기 구동칩은 상기 커버층 아래에 배치되는 전자 장치.
  14. 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역이 정의되고, 제1 면 및 상기 제1 면과 마주하는 제2 면을 포함하는 표시층;
    상기 제1 면과 마주하고, 상기 액티브 영역과 중첩하는 안테나 패턴을 포함하는 센서층;
    상기 제2 면과 마주하고, 상기 액티브 영역과 중첩하는 개구부가 정의된 커버층; 및
    상기 커버층 아래에 배치되고, 상기 개구부를 통해 상기 안테나 패턴에 간접 급전하는 구동칩을 포함하는 전자 장치.
  15. 제14 항에 있어서,
    상기 안테나 패턴은 메쉬 구조를 갖는 전자 장치.
  16. 제14 항에 있어서,
    상기 구동칩이 실장된 전송부를 더 포함하고,
    상기 전송부는 상기 커버층의 하면에 배치되는 전자 장치.
  17. 제16 항에 있어서,
    상기 전송부는 그라운드 코플레너 선로(Ground coplanar wave guide, GCPW) 구조를 갖는 전자 장치.
  18. 제13 항에 있어서,
    상기 안테나 패턴에는 개구가 정의되고,
    평면 상에서 보았을 때, 상기 개구의 적어도 일부분은 상기 개구부와 중첩하는 전자 장치.
  19. 제13 항에 있어서,
    상기 센서층은 복수의 감지 전극들을 더 포함하고,
    상기 안테나 패턴은 상기 복수의 감지 전극들 중 일부와 동일한 층에 배치되는 전자 장치.
  20. 제13 항에 있어서,
    상기 센서층 위에 배치되는 반사 방지층을 더 포함하는 전자 장치.

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