KR20230097263A - 전자 장치 - Google Patents

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KR20230097263A
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이현재
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삼성디스플레이 주식회사
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Abstract

전자 장치는 제1 방향을 따라 배열된 복수의 제1 감지 전극들, 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 제2 감지 전극들, 및 상기 복수의 제1 감지 전극들 중 하나의 제1 감지 전극에 의해 둘러싸인 제1 서브 안테나 패턴, 및 상기 제1 서브 안테나 패턴과 전기적으로 연결되며 상기 상기 하나의 제1 감지 전극과 상기 복수의 제2 감지 전극들 중 하나의 제2 감지 전극 사이에 배치된 제2 서브 안테나 패턴을 포함하는 안테나 패턴을 포함할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은 통신이 가능한 전자 장치에 관한 것이다.
무선 통신을 지원하는 전자 장치는 안테나를 포함할 수 있다. 안테나는 전자 장치의 내부에 배치되거나, 전자 장치의 외형을 형성하는 금속 물질을 방사체로 하여 특정 주파수 범위의 신호를 송수신할 수 있다. 전자 장치는 셀룰러 네트워크, 와이파이, 또는 블루투스와 같은 무선 통신을 위한 안테나들을 포함할 수 있다.
본 발명은 통신이 가능한 전자 장치를 제공하는 것을 일 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 제1 방향을 따라 배열된 복수의 제1 감지 전극들, 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 제2 감지 전극들, 및 상기 복수의 제1 감지 전극들 중 하나의 제1 감지 전극에 의해 둘러싸인 제1 서브 안테나 패턴, 및 상기 제1 서브 안테나 패턴과 전기적으로 연결되며 상기 상기 하나의 제1 감지 전극과 상기 복수의 제2 감지 전극들 중 하나의 제2 감지 전극 사이에 배치된 제2 서브 안테나 패턴을 포함하는 안테나 패턴을 포함할 수 있다.
상기 전자 장치는 상기 안테나 패턴은 상기 제1 서브 안테나 패턴과 상기 제2 서브 안테나 패턴에 연결된 안테나 브릿지 패턴을 더 포함하고, 평면 상에서 보았을 때, 상기 안테나 브릿지 패턴은 상기 하나의 제1 감지 전극과 중첩할 수 있다.
상기 제1 서브 안테나 패턴, 상기 제2 서브 안테나 패턴, 및 상기 안테나 브릿지 패턴은 동일한 층 상에 배치되고, 서로 연결된 일체의 형상을 가질 수 있다.
상기 하나의 제1 감지 전극은 상기 제1 서브 안테나 패턴을 둘러싸는 패턴 부분을 포함하고, 상기 패턴 부분은 상기 제1 서브 안테나 패턴, 상기 제2 서브 안테나 패턴, 및 상기 안테나 브릿지 패턴과 동일한 층 상에 배치된 제1 부분 패턴, 및 상기 제1 부분 패턴과 상이한 층 상에 배치되며 상기 안테나 브릿지 패턴과 교차하는 제2 부분 패턴을 포함할 수 있다.
상기 안테나 브릿지 패턴 및 상기 제2 부분 패턴 각각은 복수로 제공될 수 있다.
상기 안테나 브릿지 패턴은 제1 층 상에 배치되고, 상기 제1 서브 안테나 패턴 및 상기 제2 서브 안테나 패턴은 상기 제1 층 위에 정의된 제2 층 상에 배치될 수 있다.
상기 안테나 브릿지 패턴과 상기 하나의 제1 감지 전극 사이에는 절연층이 배치될 수 있다.
상기 안테나 브릿지 패턴과 상기 하나의 제1 감지 전극 사이에는 섬 형상의 절연 패턴이 배치될 수 있다.
상기 안테나 패턴은 상기 하나의 제2 감지 전극에 의해 둘러싸인 제3 서브 안테나 패턴을 더 포함하고, 상기 제3 서브 안테나 패턴은 상기 제1 서브 안테나 패턴 및 상기 제2 서브 안테나 패턴과 전기적으로 연결될 수 있다.
상기 제2 서브 안테나 패턴은 상기 하나의 제1 감지 전극과 중첩하는 제1 안테나 브릿지 패턴을 통해 상기 제1 서브 안테나 패턴과 연결되고, 상기 제2 서브 안테나 패턴은 상기 하나의 제2 감지 전극과 중첩하는 제2 안테나 브릿지 패턴을 통해 제3 서브 안테나 패턴과 연결될 수 있다.
상기 전자 장치는 상기 안테나 패턴과 전기적으로 연결된 안테나 피드 라인, 및 상기 안테나 피드 라인에 연결된 안테나 패드를 더 포함하고, 상기 안테나 패턴은 상기 하나의 제1 감지 전극과 상기 안테나 피드 라인 사이에 배치되며 상기 안테나 피드 라인에 연결된 연결 안테나 패턴을 더 포함할 수 있다.
상기 전자 장치는 상기 하나의 제1 감지 전극에 의해 둘러싸이며, 상기 제1 서브 안테나 패턴과 이격된 제1 더미 패턴을 더 포함하고, 상기 제1 더미 패턴의 형상은 상기 제1 서브 안테나 패턴의 형상과 실질적으로 동일할 수 있다.
상기 하나의 제1 감지 전극은 상기 제2 방향을 따라 이격되어 배열된 복수의 패턴 부분들 및 각각이 상기 복수의 패턴 부분들 중 서로 인접한 2 개의 복수의 패턴 부분들에 연결된 연결 부분을 포함하고, 상기 제1 서브 안테나 패턴은 상기 복수의 패턴 부분들 중 하나의 패턴 부분에 의해 둘러싸이고, 상기 제1 더미 패턴은 상기 복수의 패턴 부분들 중 다른 하나의 패턴 부분에 의해 둘러싸일 수 있다.
상기 복수의 제1 감지 전극들 중 상기 하나의 제1 감지 전극과 상기 제1 방향으로 이격된 다른 하나의 제1 감지 전극과 상기 하나의 제2 감지 전극 사이에 배치된 제2 더미 패턴을 더 포함하고, 상기 제2 더미 패턴의 형상은 상기 제2 서브 안테나 패턴의 형상과 실질적으로 동일할 수 있다.
상기 제2 서브 안테나 패턴은 상기 복수의 제1 감지 전극들 중 서로 인접한 2 개의 제1 감지 전극들 사이 및 상기 복수의 제2 감지 전극들 중 서로 인접한 2 개의 제2 감지 전극들 사이에 배치되고, 상기 제2 더미 패턴은 상기 복수의 제1 감지 전극들 중 서로 인접한 2 개의 다른 제1 감지 전극들 사이 및 상기 2 개의 제2 감지 전극들 사이에 배치될 수 있다.
상기 제1 서브 안테나 패턴의 형상과 상기 제2 서브 안테나 패턴의 형상은 서로 상이할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 감지 패턴들, 상기 복수의 감지 패턴들 중 제1 감지 패턴에 의해 적어도 일부가 둘러싸인 제1 서브 안테나 패턴, 상기 제1 서브 안테나 패턴과 연결되며, 복수의 감지 패턴들 사이에 배치된 제2 서브 안테나 패턴, 상기 제1 서브 안테나 패턴 및 상기 제2 서브 안테나 패턴과 전기적으로 연결된 안테나 피드 라인, 및 상기 안테나 피드 라인과 연결된 안테나 패드를 포함할 수 있다.
상기 제1 감지 패턴의 면적은 상기 복수의 감지 패턴들 중 상기 제1 서브 안테나 패턴과 이격된 다른 제2 감지 패턴의 면적보다 작을 수 있다.
상기 제1 서브 안테나 패턴의 형상은 상기 제2 감지 패턴의 형상에서 상기 제1 감지 패턴의 형상을 제거한 형상에 대응될 수 있다.
상기 제1 서브 안테나 패턴은 상기 제1 감지 패턴에 의해 완전히 둘러싸이고, 상기 제1 서브 안테나 패턴은 상기 제2 서브 안테나 패턴과 상기 제1 감지 패턴을 사이에 두고 이격될 수 있다.
상기 제1 서브 안테나 패턴과 상기 제2 서브 안테나 패턴에 연결된 안테나 브릿지 패턴을 더 포함하고, 평면 상에서 보았을 때, 상기 안테나 브릿지 패턴은 상기 제1 감지 패턴과 중첩할 수 있다.
상기 제1 서브 안테나 패턴, 상기 제2 서브 안테나 패턴, 및 상기 안테나 브릿지 패턴은 동일한 층 상에 배치되고, 서로 연결된 일체의 형상을 가질 수 있다.
상기 제1 감지 패턴은 상기 제1 서브 안테나 패턴, 상기 제2 서브 안테나 패턴, 및 상기 안테나 브릿지 패턴과 동일한 층 상에 배치된 제1 부분 패턴, 및 상기 제1 부분 패턴과 상이한 층 상에 배치되며 상기 안테나 브릿지 패턴과 교차하는 제2 부분 패턴을 포함할 수 있다.
상술한 바에 따르면, 제1 감지 전극 또는 제2 감지 전극에 의해 둘러싸인 제1 더미 패턴 및 제1 감지 전극과 제2 감지 전극 사이에 배치된 제2 더미 패턴을 활용하여 하나의 안테나 패턴을 구현할 수 있다. 이 경우, 제1 더미 패턴만을 이용하여 안테나 패턴을 구현하는 경우와 비교하여, 안테나 패턴의 밀도가 상대적으로 높을 수 있고, 그에 따라, 안테나 성능이 향상될 수 있다.
안테나 패턴이 제2 더미 패턴을 포함하기 때문에, 제1 및 제2 감지 전극들 각각의 피치 또는 폭에 의한 안테나 패턴의 형상의 제한이 감소될 수 있다. 또한, 하나의 안테나 패턴은 송신 채널(예를 들어, 제1 감지 전극) 및 수신 채널(예를 들어, 제2 감지 전극)의 구분없이 제1 감지 전극에 의해 둘러싸인 더미 패턴과 제2 감지 전극에 의해 둘러싸인 더미 패턴을 모두 포함할 수 있다. 따라서, 안테나 패턴의 형상의 설계 자유도가 향상될 수 있어, 원하는 대역에 따라 최적화된 형상을 갖는 안테나 패턴이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 일부 구성들을 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시층의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 6은 도 5에 도시된 하나의 안테나를 도시한 평면도이다.
도 7a는 본 발명의 일 실시예에 따른 제1 도전층의 일부분을 도시한 평면도이다.
도 7b는 본 발명의 일 실시예에 따른 제2 도전층의 일부분을 도시한 평면도이다.
도 7c는 도 5에 도시된 I-I'에 대응하는 부분을 절단한 본 발명의 일 실시예에 따른 단면도이다.
도 7d는 도 5에 도시된 II-II'에 대응하는 부분을 절단한 본 발명의 일 실시예에 따른 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 제1 도전층의 일부분을 도시한 평면도이다.
도 8b는 본 발명의 일 실시예에 따른 제2 도전층의 일부분을 도시한 평면도이다.
도 8c는 도 5에 도시된 III-III'에 대응하는 부분을 절단한 본 발명의 일 실시예에 따른 단면도이다.
도 9는 본 발명의 일 실시예에 따른 전자 장치의 일부 구성들을 도시한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 센서층의 일부분을 도시한 평면도이다.
도 11a는 도 10의 IV-IV'을 따라 절단한 단면도이다.
도 11b는 도 10의 V-V'을 따라 절단한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 센서층의 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치(1000)의 사시도이다.
도 1을 참조하면, 전자 장치(1000)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 전자 장치(1000)는 휴대폰, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1에서는 전자 장치(1000)가 휴대폰인 것을 예시적으로 도시하였다.
전자 장치(1000)에는 표시 영역(1000A) 및 비표시 영역(1000NA)이 정의될 수 있다. 비표시 영역(1000NA)은 표시 영역(1000A)의 주변 영역일 수 있다. 전자 장치(1000)는 표시 영역(1000A)을 통해 영상을 표시할 수 있다.
전자 장치(1000)의 두께 방향은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제3 방향(DR3)과 나란할 수 있다. 따라서, 전자 장치(1000)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다. 평면 상에서 보았다는 것은 전자 장치(1000)의 제3 방향(DR3)에서 보았다는 것으로 정의될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 장치(1000)의 개략적인 단면도이다.
도 2를 참조하면, 전자 장치(1000)는 표시층(100), 센서층(200), 광학 필름(300), 및 윈도우(400)를 포함할 수 있다. 본 발명의 일 실시예에서, 상술한 구성들 중 일부는 생략되거나, 다른 구성들이 더 추가될 수 있다. 상기 부재들 사이에는 필요에 따라 접착층이 배치될 수 있다. 상기 접착층은 광학 투명 접착부재(OCA, Optically Clear Adhesive), 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)일 수 있으나, 특별히 이에 한정되는 것은 아니다. 이하에서 설명되는 접착층들 역시 이와 동일한 물질, 통상의 접착제를 포함할 수 있다.
표시층(100)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시층(100)은 발광형 표시층일 수 있으며, 예를 들어, 표시층(100)은 유기발광 표시층, 무기발광 표시층, 유기-무기발광 표시층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층일 수 있다.
센서층(200)은 표시층(100) 위에 배치될 수 있다. 센서층(200)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
센서층(200)은 연속된 공정을 통해 표시층(100) 위에 형성될 수 있다. 이 경우, 센서층(200)은 표시층(100) 위에 직접 배치된다고 표현될 수 있다. 직접 배치된다는 것은 센서층(200)과 표시층(100) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(200)과 표시층(100) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 또는, 센서층(200)은 표시층(100)과 접착 부재를 통해 서로 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다.
광학 필름(300)은 외부로부터 입사된 광의 반사율을 낮출 수 있다. 광학 필름(300)은 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다. 광학 필름(300)은 편광 필름이라 지칭될 수 있다. 광학 필름(300)은 접착층을 통해 센서층(200)에 부착될 수 있다.
또는, 광학 필름(300)은 컬러필터들을 포함할 수 있다. 이 경우, 광학 필름(300)은 센서층(200) 상에 직접 형성될 수 있다. 컬러필터들은 소정의 배열을 가질 수 있다. 표시층(100)에 포함된 화소들의 발광 컬러들을 고려하여 컬러필터들의 배열이 결정될 수 있다. 또한, 광학 필름(300)은 컬러필터들에 인접한 블랙매트릭스를 더 포함할 수 있다.
또는, 광학 필름(300)은 상쇄간섭 구조물을 포함할 수 있다. 예컨대, 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다. 또는, 광학 필름(300)은 생략될 수도 있다.
윈도우(400)는 광학 필름(300) 위에 배치될 수 있다. 윈도우(400)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(400)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(400)는 다층 구조 또는 단층 구조를 가질 수 있다. 예를 들어, 윈도우(400)는 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 전자 장치(1000, 도 1 참조)의 일부 구성들을 도시한 단면도이다.
도 3에는 표시층(100) 및 센서층(200)이 예시적으로 도시되었다.
표시층(100)은 베이스층(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(110)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다.
회로층(120)은 베이스층(110) 위에 배치될 수 있다. 회로층(120)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(110) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이 후, 회로층(120)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
버퍼층(BFL)은 베이스층(110) 위에 배치될 수 있다. 버퍼층(BFL)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 반도체 패턴으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(BFL)은 반도체 패턴을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 반도체 패턴이 균일하게 형성되도록 할 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 반도체 패턴은 저온 폴리 실리콘을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다. 반도체 패턴은 산화물 반도체를 포함할 수도 있다.
도 3은 버퍼층(BFL) 위에 배치된 반도체 패턴의 일부분을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가회로를 가질 수 있으며, 화소의 등가회로도는 다양한 형태로 변형될 수 있다. 도 3에서는 화소에 포함되는 하나의 트랜지스터(100PC) 및 발광 소자(100PE)를 예시적으로 도시하였다.
트랜지스터(100PC)의 소스 영역(SC), 액티브 영역(AL), 및 드레인 영역(DR)이 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SC) 및 드레인 영역(DR)은 단면 상에서 액티브 영역(AL)으로부터 서로 반대 방향으로 연장될 수 있다. 도 3에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면 상에서 트랜지스터(100PC)의 드레인 영역(DR)에 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘 옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터(100PC)의 게이트(GT)는 제1 절연층(10) 위에 배치된다. 게이트(GT)는 금속 패턴의 일부분일 수 있다. 게이트(GT)는 액티브 영역(AL)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GT)는 마스크로 기능할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT)를 커버할 수 있다. 제2 절연층(20)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘 옥사이드층 또는 실리콘 나이트라이드층일 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있으며, 본 실시예에서 제3 절연층(30)은 단층의 실리콘 옥사이드층 또는 실리콘 나이트라이드층일 수 있다.
제1 연결 전극(CNE1)은 제3 절연층(30) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층들(10, 20, 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 유기층일 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자(100PE)를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다. 발광 소자(100PE)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다.
제1 전극(AE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다.
화소 정의막(70)은 제6 절연층(60) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(70)에는 개구부(70-OP)가 정의된다. 화소 정의막(70)의 개구부(70-OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
표시 영역(100A, 도 4 참조)은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광 영역(PXA)은 개구부(70-OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(70-OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다. 무기층들은 수분 및 산소로부터 발광 소자층(130)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다.
센서층(200)은 베이스층(201), 제1 도전층(202), 감지 절연층(203), 제2 도전층(204), 및 커버 절연층(205)을 포함할 수 있다.
베이스층(201)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스층(201)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스층(201)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 베이스층(201)은 센서 베이스층으로 지칭될 수 있다.
제1 도전층(202) 및 제2 도전층(204) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시층(100)의 평면도이다.
도 4를 참조하면, 표시층(100)에는 표시 영역(100A) 및 표시 영역(100A) 주변의 비표시 영역(100NA)이 정의될 수 있다. 표시 영역(100A)과 비표시 영역(100NA)은 화소(PX)의 배치 유무에 의해 구분될 수 있다. 표시 영역(100A)에 화소(PX)가 배치된다. 비표시 영역(100NA)에 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)가 배치될 수 있다. 데이터 구동부는 구동칩(DIC)에 구성된 일부 회로일 수 있다.
표시층(100)은 제1 방향(DR1)을 따라 정의된 제1 패널 영역(AA1), 벤딩 영역(BA), 및 제2 패널 영역(AA2)을 포함할 수 있다. 제2 패널 영역(AA2) 및 벤딩 영역(BA)은 비표시 영역(100NA)의 일부 영역일 수 있다. 벤딩 영역(BA)은 제1 패널 영역(AA1)과 제2 패널 영역(AA2) 사이에 배치된다.
제2 방향(DR2)과 나란한 벤딩 영역(BA)의 폭 및 제2 패널 영역(AA2)의 폭(또는 길이)은 제2 방향(DR2)과 나란한 제1 패널 영역(AA1)의 폭(또는 길이)보다 작을 수 있다. 벤딩축 방향의 길이가 짧은 영역은 좀 더 쉽게 벤딩될 수 있다.
표시층(100)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL1-SLm), 복수 개의 데이터 라인들(DL1-DLn), 복수 개의 발광 라인들(EL1-ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 전원 라인(PL), 및 복수 개의 패드들(PD)을 포함할 수 있다. 여기서, m 및 n은 자연수이다. 화소들(PX)은 주사 라인들(SL1-SLm), 데이터 라인들(DL1-DLn), 및 발광 라인들(EL1-ELm)에 연결될 수 있다.
주사 라인들(SL1-SLm)은 제2 방향(DR2)으로 연장되어 주사 구동부(SDV)에 전기적으로 연결될 수 있다. 데이터 라인들(DL1-DLn)은 제1 방향(DR1)으로 연장되고, 벤딩 영역(BA)을 경유하여 구동칩(DIC)에 전기적으로 연결될 수 있다. 발광 라인들(EL1-ELm)은 제2 방향(DR2)으로 연장되어 발광 구동부(EDV)에 전기적으로 연결될 수 있다.
전원 라인(PL)은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 전원 라인(PL) 중 제1 방향(DR1)으로 연장된 부분은 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)으로 연장될 수 있다. 전원 라인(PL)은 제1 전압을 화소들(PX)에 제공할 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다.
평면 상에서 봤을 때, 패드들(PD)은 제2 패널 영역(AA2)의 하단에 인접하게 배치될 수 있다. 구동칩(DIC), 전원 라인(PL), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 패드들(PD)에 전기적으로 연결될 수 있다. 회로필름(FCB)은 이방성 도전 접착층을 통해 패드들(PD)에 전기적으로 연결될 수 있다. 회로필름(FCB)에는 후술될 센서층(200, 도 5 참조)를 구동하기 위한, 센서 구동칩(T-IC)이 실장될 수 있다.
도 5는 본 발명의 일 실시예에 따른 센서층(200)의 평면도이다.
도 5를 참조하면, 센서층(200)은 제1 감지 전극들(210), 제2 감지 전극들(220), 트레이스 라인들(230), 적어도 하나의 안테나들(ANT1, ANT2, ANT3)을 포함할 수 있다.
도 5에는 센서층(200)이 제1 안테나(ANT1), 제2 안테나(ANT2), 및 제3 안테나(ANT3)를 포함하는 것을 예로 들어 도시하였으나, 센서층(200)이 포함하는 안테나들의 개수 및 형상이 이에 제한되는 것은 아니다. 제1 내지 제3 안테나들(ANT1, ANT2, ANT3) 각각은 무선 통신 신호, 예를 들어 무선 주파수 신호(radio frequency signal)를 송신, 수신, 또는 송수신할 수 있다.
제1 안테나(ANT1)는 제1 안테나 패턴(ANP1), 제1 안테나 피드 라인(AFL1), 및 제1 안테나 패드(AFD1)를 포함할 수 있다. 제2 안테나(ANT2)는 제2 안테나 패턴(ANP2), 제2 안테나 피드 라인(AFL2), 및 제2 안테나 패드(AFD2)를 포함할 수 있다. 제3 안테나(ANT3)는 제3 안테나 패턴(ANP3), 제3 안테나 피드 라인(AFL3), 및 제3 안테나 패드(AFD3)를 포함할 수 있다. 제1 내지 제3 안테나 패턴들(ANP1, ANP2, ANP3)은 제1 내지 제3 안테나 피드 라인들(AFL1, AFL2, AFL3)에 각각 연결되고, 제1 내지 제3 안테나 피드 라인들(AFL1, AFL2, AFL3)은 제1 내지 제3 안테나 패드들(AFD1, AFD2, AFD3)에 각각 연결될 수 있다.
제1 내지 제3 안테나들(ANT1, ANT2, ANT3) 각각은 제1 내지 제3 안테나 그라운드 패드들(AG1, AG2, AG3)을 더 포함할 수 있다. 예를 들어, 하나의 제1 안테나(ANT1)는 2 개의 제1 안테나 그라운드 패드들(AG1)을 포함할 수 있다. 제1 안테나 그라운드 패드들(AG1)은 하나의 제1 안테나 패드(AFD1)를 사이에 두고 이격될 수 있다.
제1 내지 제3 안테나들(ANT1, ANT2, ANT3)의 형상은 서로 상이할 수 있고, 서로 다른 주파수 대역의 신호를 송신, 수신 또는 송수신할 수 있다. 다만, 이는 일 예일 뿐, 제1 내지 제3 안테나들(ANT1, ANT2, ANT3)의 형상은 서로 동일하게 제공될 수도 있고, 서로 동일한 주파수 대역의 신호를 송신, 수신 또는 송수신할 수 있다.
제1 감지 전극들(210)은 제1 방향(DR1)을 따라 배열될 수 있다. 제1 감지 전극들(210) 각각은 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다. 제2 감지 전극들(220) 은 제2 방향(DR2)을 따라 배열될 수 있다. 제2 감지 전극들(220) 각각은 제1 방향(DR1)을 따라 연장될 수 있다. 센서층(200)은 제1 감지 전극들(210)과 제2 감지 전극들(220) 사이의 상호정전용량의 변화를 통해 외부 입력에 대한 정보를 획득할 수 있다.
센서층(200)에는 감지 영역(200A) 및 주변 영역(200NA)이 정의될 수 있다. 감지 영역(200A)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 예를 들어, 감지 영역(200A)은 외부 입력을 감지하는 영역일 수 있다. 주변 영역(200NA)은 감지 영역(200A)에 인접하며, 감지 영역(200A)을 에워쌀 수 있다.
제1 감지 전극들(210), 제2 감지 전극들(220), 및 제1 내지 제3 안테나 패턴들(ANP1, ANP2, ANP3)은 감지 영역(200A)에 배치되고, 트레이스 라인들(230), 제1 내지 제3 안테나 피드 라인들(AFL1, AFL2, AFL3), 및 제1 내지 제3 안테나 패드들(AFD1, AFD2, AFD3)은 주변 영역(200NA)에 배치될 수 있다.
제1 감지 전극들(210), 제2 감지 전극들(220), 및 제1 내지 제3 안테나 패턴들(ANP1, ANP2, ANP3)은 개구들이 정의된 메쉬 구조를 가질 수 있다. 예를 들어, 하나의 개구는 적어도 하나의 발광 영역(PXA, 도 3 참조)과 중첩할 수 있다.
제1 감지 전극들(210) 각각은 제2 방향(DR2)을 따라 이격된 복수의 패턴 부분들(211) 및 복수의 패턴 부분들(211) 중 서로 인접한 2 개의 패턴 부분들(211)에 연결된 연결 부분(212)을 포함할 수 있다. 복수의 패턴 부분들(211) 및 연결 부분(212)은 서로 연결되어 일체의 형상으로 제공될 수 있다.
제2 감지 전극들(220) 각각은 제1 방향(DR1)을 따라 이격된 복수의 감지 패턴들(221) 및 복수의 감지 패턴들(221) 중 서로 인접한 2 개의 감지 패턴들(221)에 연결된 브릿지 패턴(222)을 포함할 수 있다.
복수의 패턴 부분들(211) 및 복수의 감지 패턴들(221) 각각은 모두 감지 패턴들로 지칭될 수도 있다. 예를 들어, 복수의 패턴 부분들(211)은 제1 감지 패턴들, 복수의 감지 패턴들(221)은 제2 감지 패턴들로 지칭될 수 있다.
도 6은 도 5에 도시된 하나의 안테나를 도시한 평면도이다. 도 6에서는 제1 안테나(ANT1)가 예시적으로 도시되었다.
도 5 및 도 6를 참조하면, 제1 안테나 패턴(ANP1)은 연결 안테나 패턴(SP0), 제1 서브 안테나 패턴(SP1), 제2 서브 안테나 패턴(SP2), 제3 서브 안테나 패턴(SP3), 제4 서브 안테나 패턴(SP4), 연결 안테나 브릿지 패턴(AB0), 제1 안테나 브릿지 패턴(AB1), 제2 안테나 브릿지 패턴(AB2), 및 제3 안테나 브릿지 패턴(AB3)을 포함할 수 있다. 또한, 제1 안테나 패턴(ANP1)은 상술된 구성 외에 다른 더미 패턴들, 예를 들어, 후술될 제1 내지 제3 더미 패턴들(DMP1, DMP2, DMP3) 중 적어도 일부가 더 연결되어 용이하게 확장될 수 있다.
연결 안테나 패턴(SP0)과 제1 서브 안테나 패턴(SP1)은 2 개의 연결 안테나 브릿지 패턴들(AB0)에 의해 연결되고, 제1 서브 안테나 패턴(SP1)과 제2 서브 안테나 패턴(SP2)은 2 개의 제1 안테나 브릿지 패턴들(AB1)에 의해 연결될 수 있다. 제2 서브 안테나 패턴(SP2)과 제3 서브 안테나 패턴(SP3)은 2 개의 제2 안테나 브릿지 패턴들(AB2)에 의해 연결되고, 제3 서브 안테나 패턴(SP3)과 제4 서브 안테나 패턴(SP4)은 2 개의 제3 안테나 브릿지 패턴들(AB3)에 의해 서로 연결될 수 있다.
도 6에서는 연결 안테나 브릿지 패턴(AB0), 제1 안테나 브릿지 패턴(AB1), 제2 안테나 브릿지 패턴(AB2), 및 제3 안테나 브릿지 패턴(AB3) 각각이 2 개인 것을 예로 들어 도시하였으나, 연결 안테나 브릿지 패턴(AB0), 제1 안테나 브릿지 패턴(AB1), 제2 안테나 브릿지 패턴(AB2), 및 제3 안테나 브릿지 패턴(AB3) 각각은 1개 또는 2 개 이상으로 제공될 수도 있다.
연결 안테나 패턴(SP0)은 제1 안테나 피드 라인(AFL1)에 연결될 수 있다. 연결 안테나 패턴(SP0)은 서로 인접한 2 개의 제2 감지 전극들(220a, 220a1) 사이에 배치되며, 하나의 제1 감지 전극(210a)과 주변 영역(200NA) 사이에 배치될 수 있다. 하나의 제1 감지 전극(210a)은 복수의 제1 감지 전극들(210a) 중 제1 안테나 패드(AFD1)에 가장 인접한 제1 감지 전극(210a)일 수 있다.
제1 서브 안테나 패턴(SP1)은 하나의 제1 감지 전극(210a)에 의해 둘러싸일 수 있다. 예컨대, 하나의 제1 감지 전극(210a)에는 제2 방향(DR2)을 따라 이격된 복수의 개구들(OPS)이 정의되고, 제1 서브 안테나 패턴(SP1)은 하나의 개구(OPS)와 중첩하여 배치될 수 있다. 복수의 개구들(OPS) 중 일부에는 제1 더미 패턴(DMP1)이 배치될 수 있다.
제1 더미 패턴(DMP1)의 형상은 제1 서브 안테나 패턴(SP1)의 형상과 실질적으로 동일할 수 있다. 예컨대, 제1 더미 패턴(DMP1)의 형상 및 제1 서브 안테나 패턴(SP1)의 형상 각각은 마름모꼴일 수 있으나, 이에 특별히 제한되는 것은 아니다. 예컨대, 복수의 개구들(OPS)에는 제1 더미 패턴들(DMP1)이 각각 배치되고, 제1 더미 패턴들(DMP1) 중 일부는 서브 안테나 패턴으로 이용될 수 있다.
제2 서브 안테나 패턴(SP2)은 하나의 제1 감지 전극(210a)과 하나의 제2 감지 전극(220a) 사이에 배치될 수 있다. 구체적으로, 제2 서브 안테나 패턴(SP2)은 복수의 제1 감지 전극들(210) 중 서로 인접한 2 개의 제1 감지 전극들(210a, 210a1) 사이 및 복수의 제2 감지 전극들(220) 중 서로 인접한 2 개의 제2 감지 전극들(220a, 220a1) 사이에 배치될 수 있다. 즉, 제2 서브 안테나 패턴(SP2)은 2 개의 제1 감지 전극들(210a, 210a1) 및 2 개의 제2 감지 전극들(220a, 220a1)과 직접 마주할 수 있다.
평면 상에서 보았을 때, 제1 서브 안테나 패턴(SP1)은 제1 감지 전극(210a)의 일부분에 의해 완전히 둘러싸이고, 제2 서브 안테나 패턴(SP2)은 제1 감지 전극(210a)의 일부분을 사이에 두고 제1 서브 안테나 패턴(SP1)과 이격될 수 있다.
센서층(200)은 복수의 제1 감지 전극들(210) 중 하나의 제1 감지 전극(210a)과 제1 방향(DR1)으로 이격된 다른 하나의 제1 감지 전극(210b)과 하나의 제2 감지 전극(220a) 사이에 배치된 제2 더미 패턴(DMP2)을 더 포함할 수 있다. 제2 더미 패턴(DMP2)은 복수의 제1 감지 전극들(210) 중 서로 인접한 2 개의 다른 제1 감지 전극들(210b, 210b1) 사이 및 서로 인접한 2 개의 제2 감지 전극들(220a, 220a1) 사이에 배치될 수 있다.
제2 더미 패턴(DMP2)의 형상은 제2 서브 안테나 패턴(SP2)의 형상과 실질적으로 동일할 수 있다. 예컨대, 제2 더미 패턴(DMP2)의 형상 및 제2 서브 안테나 패턴(SP2)의 형상 각각은 "X"자 형상을 가질 수 있으나, 이에 특별히 제한되는 것은 아니다. 또한, 제2 더미 패턴(DMP2)의 형상은 제1 더미 패턴(DMP1)의 형상과 상이하고, 제2 서브 안테나 패턴(SP2)의 형상은 제1 서브 안테나 패턴(SP1)의 형상과 상이할 수 있다.
평면 상에서 보았을 때, 제1 안테나 브릿지 패턴(AB1)은 하나의 제1 감지 전극(210a)과 중첩할 수 있다. 예컨대, 제1 안테나 브릿지 패턴(AB1)은 하나의 제1 감지 전극(210a)과 절연 교차될 수 있다.
제3 서브 안테나 패턴(SP3)은 하나의 제2 감지 전극(220a)에 의해 둘러싸일 수 있다. 예컨대, 하나의 제2 감지 전극(220a)에는 제1 방향(DR1)을 따라 이격된 복수의 개구들(OPSa)이 정의되고, 제3 서브 안테나 패턴(SP3)은 하나의 개구(OPSa)와 중첩하여 배치될 수 있다. 복수의 개구들(OPSa) 중 일부에는 제3 더미 패턴(DMP3)이 배치될 수 있다. 제3 서브 안테나 패턴(SP3) 및 제3 더미 패턴(DMP3)의 형상들 각각은 제1 더미 패턴(DMP1) 및 제1 서브 안테나 패턴(SP1)의 형상들과 실질적으로 동일할 수 있다.
제4 서브 안테나 패턴(SP4)은 제3 서브 안테나 패턴(SP3)을 사이에 두고, 제2 서브 안테나 패턴(SP2)과 이격될 수 있다. 예를 들어, 제4 서브 안테나 패턴(SP4)의 형상은 제2 서브 안테나 패턴(SP2)의 형상과 실질적으로 동일할 수 있다.
본 발명의 실시예에 따르면, 제1 감지 전극(210) 또는 제2 감지 전극(220)에 의해 둘러싸인 제1 또는 제3 더미 패턴들(DMP1, DMP3) 및 제1 감지 전극(210)과 제2 감지 전극(220) 사이에 배치된 제2 더미 패턴(DMP2)을 활용하여 하나의 안테나 패턴(ANP1)을 구현할 수 있다. 이 경우, 제1 또는 제3 더미 패턴들(DMP1, DMP3) 또는 제2 더미 패턴(DMP2)만을 이용하여 안테나 패턴을 구현하는 경우와 비교하여, 안테나 패턴(ANP1)의 밀도가 상대적으로 높을 수 있고, 그에 따라, 안테나 성능이 향상될 수 있다.
제1 안테나 패턴(ANP1)은 제1 감지 전극(210)과 제2 감지 전극(220) 사이에 배치된 제2 더미 패턴(DMP2)을 서브 안테나 패턴으로 포함하기 때문에, 제1 및 제2 감지 전극들(210, 220) 각각의 피치 또는 폭에 의한 제1 안테나 패턴(ANP1)의 형상의 제한이 감소될 수 있다. 또한, 하나의 안테나 패턴(ANP1)은 송신 채널(예를 들어, 제1 감지 전극(210)) 및 수신 채널(예를 들어, 제2 감지 전극(220))의 구분 없이 제1 감지 전극(210)에 의해 둘러싸인 더미 패턴과 제2 감지 전극(220)에 의해 둘러싸인 더미 패턴을 모두 포함할 수 있다. 따라서, 제1 안테나 패턴(ANP1)의 형상의 설계 자유도가 향상될 수 있어, 원하는 대역에 따라 최적화된 형상을 갖는 안테나 패턴이 제공될 수 있다.
또한, 제1 안테나 패턴(ANP1)은 제1 감지 전극들(210) 및 제2 감지 전극들(220) 사이의 간격 변화없이, 센서층(200)에 포함된 제1 내지 제3 더미 패턴들(DMP1, DMP2, DMP3) 중 일부를 활용하여 제공될 수 있다. 따라서, 센서층(200)이 제1 안테나 패턴(ANP1)을 포함하더라도 센서층(200)의 감지 성능이 저하되지 않을 수 있다.
도 6에서는 제1 안테나 패턴(ANP1)에 대해서 대표적으로 설명되었다. 제2 안테나 패턴(ANP2)은 제1 안테나 패턴(ANP1)의 연결 안테나 패턴(SP0), 제1 서브 안테나 패턴(SP1), 제2 서브 안테나 패턴(SP2), 연결 안테나 브릿지 패턴(AB0), 및 제1 안테나 브릿지 패턴(AB1)와 실질적으로 동일한 형상의 패턴들을 포함할 수 있고, 제3 안테나 패턴(ANP3)은 연결 안테나 패턴(SP0)과 실질적으로 동일한 형상의 패턴을 포함할 수 있다. 즉, 제2 안테나 패턴(ANP2) 및 제3 안테나 패턴(ANP3)은 제1 안테나 패턴(ANP1)의 구성 중 일부와 대응되므로, 이에 대한 설명은 생략된다.
도 7a는 본 발명의 일 실시예에 따른 제1 도전층(202, 도 3 참조)의 일부분을 도시한 평면도이다. 도 7b는 본 발명의 일 실시예에 따른 제2 도전층(204, 도 4 참조)의 일부분을 도시한 평면도이다. 도 7c는 도 5에 도시된 I-I'에 대응하는 부분을 절단한 본 발명의 일 실시예에 따른 단면도이다. 도 7d는 도 5에 도시된 II-II'에 대응하는 부분을 절단한 본 발명의 일 실시예에 따른 단면도이다.
도 5, 도 7a, 7b, 및 7c를 참조하면, 제1 서브 안테나 패턴(SP1)을 둘러싸는 패턴 부분(211p)은 서로 상이한 층 상에 배치된 제1 부분 패턴들(211p1) 및 제2 부분 패턴들(211p2)을 포함할 수 있다. 제3 서브 안테나 패턴(SP3)을 둘러싸는 감지 패턴(221)은 서로 상이한 층 상에 배치된 제3 부분 패턴들(221p1) 및 제4 부분 패턴들(221p2)을 포함할 수 있다.
제2 부분 패턴들(211p2), 제4 부분 패턴들(221p2), 및 브릿지 패턴들(222)은 제1 층(FSF) 상에 배치될 수 있다. 제1 층(FSF)은 베이스층(201)의 상면에 대응될 수 있다. 즉, 제2 부분 패턴들(211p2)과 브릿지 패턴들(222)은 제1 도전층(202, 도 3 참조)에 포함될 수 있다.
제1 안테나 패턴(ANP1), 제2 부분 패턴들(211p2)을 제외한 제1 감지 전극(210)의 일부분, 제4 부분 패턴들(221p2) 및 브릿지 패턴들(222)을 제외한 제2 감지 전극(220)의 일부분, 제1 내지 제3 더미 패턴들(DMP1, DMP2, DMP3)은 제2 층(SSF) 상에 배치될 수 있다. 제2 층(SSF)은 감지 절연층(203)의 상면에 대응될 수 있다. 즉, 제1 안테나 패턴(ANP1), 제2 부분 패턴들(211p2)을 제외한 제1 감지 전극(210)의 일부분, 제4 부분 패턴들(221p2) 및 브릿지 패턴들(222)을 제외한 제2 감지 전극(220)의 일부분, 제1 내지 제3 더미 패턴들(DMP1, DMP2, DMP3)은 제2 도전층(204, 도 3 참조)에 포함될 수 있다.
2 개의 제2 부분 패턴들(211p2)은 2 개의 연결 안테나 브릿지 패턴들(AB0)과 각각 중첩 및 절연 교차하고, 2 개의 제2 부분 패턴들(211p2)은 2 개의 제1 안테나 브릿지 패턴들(AB1)과 각각 중첩 및 절연 교차할 수 있다.
2 개의 제4 부분 패턴들(221p2)은 2 개의 제2 안테나 브릿지 패턴들(AB2)과 각각 중첩 및 절연 교차하고, 2 개의 제4 부분 패턴들(221p2)은 2 개의 제3 안테나 브릿지 패턴들(AB3)과 각각 중첩 및 절연 교차할 수 있다.
제1 부분 패턴들(211p1) 및 제2 부분 패턴들(211p2)은 서로 전기적으로 연결될 수 있다. 또한, 제3 부분 패턴들(221p1) 및 제4 부분 패턴들(221p2)은 서로 전기적으로 연결될 수 있다. 예를 들어, 제1 부분 패턴들(211p1)은 감지 절연층(203)에 제공된 홀들을 통해 제2 부분 패턴(211p2)에 접촉될 수 있다.
본 실시예에 따르면, 제1 안테나 패턴(ANP1)을 구성하는 연결 안테나 패턴(SP0), 제1 서브 안테나 패턴(SP1), 제2 서브 안테나 패턴(SP2), 제3 서브 안테나 패턴(SP3), 제4 서브 안테나 패턴(SP4), 연결 안테나 브릿지 패턴(AB0), 제1 안테나 브릿지 패턴(AB1), 제2 안테나 브릿지 패턴(AB2), 및 제3 안테나 브릿지 패턴(AB3)은 모두 동일한 층 상에 배치될 수 있다.
즉, 연결 안테나 브릿지 패턴(AB0), 제1 안테나 브릿지 패턴(AB1), 제2 안테나 브릿지 패턴(AB2), 및 제3 안테나 브릿지 패턴(AB3) 각각은 연결 부분들로 지칭될 수 있으며, 연결 안테나 브릿지 패턴(AB0), 제1 안테나 브릿지 패턴(AB1), 제2 안테나 브릿지 패턴(AB2), 및 제3 안테나 브릿지 패턴(AB3)은 연결 안테나 패턴(SP0), 제1 서브 안테나 패턴(SP1), 제2 서브 안테나 패턴(SP2), 제3 서브 안테나 패턴(SP3), 및 제4 서브 안테나 패턴(SP4)과 모두 동일한 층 상에 배치되며, 일체의 형상으로 제공될 수 있다. 따라서, 제1 안테나 패턴(ANP1)이 서로 일체로 연결된 하나의 패턴으로 구현됨에 따라 신호 손실이 감소될 수 있다.
도 8a는 본 발명의 일 실시예에 따른 제1 도전층의 일부분을 도시한 평면도이다. 도 8b는 본 발명의 일 실시예에 따른 제2 도전층의 일부분을 도시한 평면도이다. 도 8c는 도 5에 도시된 III-III'에 대응하는 부분을 절단한 본 발명의 일 실시예에 따른 단면도이다.
도 5, 도 8a, 8b, 및 8c를 참조하면, 연결 안테나 패턴(SP0), 제1 서브 안테나 패턴(SP1), 제2 서브 안테나 패턴(SP2), 제3 서브 안테나 패턴(SP3), 및 제4 서브 안테나 패턴(SP4)은 서로 동일한 층 상에 배치될 수 있다. 연결 안테나 브릿지 패턴(AB0), 제1 안테나 브릿지 패턴(AB1), 제2 안테나 브릿지 패턴(AB2), 및 제3 안테나 브릿지 패턴(AB3)은 연결 안테나 패턴(SP0), 제1 서브 안테나 패턴(SP1), 제2 서브 안테나 패턴(SP2), 제3 서브 안테나 패턴(SP3), 및 제4 서브 안테나 패턴(SP4)과 상이한 층 상에 배치될 수 있다.
예를 들어, 연결 안테나 브릿지 패턴(AB0), 제1 안테나 브릿지 패턴(AB1), 제2 안테나 브릿지 패턴(AB2), 제3 안테나 브릿지 패턴(AB3), 및 브릿지 패턴들(222)은 제1 층(FSF) 상에 배치될 수 있다. 연결 안테나 패턴(SP0), 제1 서브 안테나 패턴(SP1), 제2 서브 안테나 패턴(SP2), 제3 서브 안테나 패턴(SP3), 및 제4 서브 안테나 패턴(SP4), 제1 감지 전극(210), 브릿지 패턴들(222)을 제외한 제2 감지 전극(220)의 일부분, 제1 내지 제3 더미 패턴들(DMP1, DMP2, DMP3)은 제2 층(SSF) 상에 배치될 수 있다.
연결 안테나 패턴(SP0), 제1 서브 안테나 패턴(SP1), 제2 서브 안테나 패턴(SP2), 제3 서브 안테나 패턴(SP3), 및 제4 서브 안테나 패턴(SP4)은 감지 절연층(203)에 제공된 홀들을 통해 대응하는 연결 안테나 브릿지 패턴(AB0), 제1 안테나 브릿지 패턴(AB1), 제2 안테나 브릿지 패턴(AB2), 및 제3 안테나 브릿지 패턴(AB3)에 연결될 수 있다.
본 실시예에 따르면, 센서층(200)이 제1 안테나 패턴(ANP1)을 포함하더라도 센서층(200)에 포함된 제1 감지 전극들(210) 및 제2 감지 전극들(220)의 구조가 변경되지 않는다. 따라서, 센서층(200)의 감지 성능이 저하되지 않을 수 있다.
도 9는 본 발명의 일 실시예에 따른 전자 장치의 일부 구성들을 도시한 단면도이다.
도 9를 참조하면, 센서층(200a)과 표시층(100) 사이에는 접착층(ADH)이 배치될 수 있다. 접착층(ADH)은 광학 투명 접착부재(OCA, Optically Clear Adhesive), 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)일 수 있으나, 특별히 이에 한정되는 것은 아니다.
센서층(200a)은 베이스층(201a), 제1 도전층(202), 절연 패턴(203P), 제2 도전층(204a), 및 커버 절연층(205)을 포함할 수 있다.
제1 도전층(202) 및 제2 도전층(204a)은 모두 베이스층(201a) 위에 배치될 수 있다. 다만, 제1 도전층(202) 및 제2 도전층(204a)이 교차하는 부분에는 절연 패턴(203P)이 배치될 수 있다. 예컨대, 절연 패턴(203P)은 제1 도전층(202)의 일부분 위에 배치되고, 제2 도전층(204a)의 일부분은 절연 패턴(203P) 위에 배치될 수 있다. 즉, 평면 상에서 중첩하는 제1 도전층(202)의 일부분과 제2 도전층(204a)의 일부분은 절연 패턴(203P)을 사이에 두고 절연 교차될 수 있다.
도 10은 본 발명의 일 실시예에 따른 센서층의 일부분을 도시한 평면도이다. 도 11a는 도 10의 IV-IV'을 따라 절단한 단면도이다. 도 11b는 도 10의 V-V'을 따라 절단한 단면도이다.
도 9, 도 10, 도 11a, 도 11b를 참조하면, 절연 패턴들(203P, 203Pa)이 도시되었다. 절연 패턴들(203P, 203Pa)은 제1 감지 전극(210)과 제2 감지 전극(220x)이 교차하는 부분에 배치된 제1 절연 패턴들(203P), 및 제1 및 제2 안테나 패턴들(ANP1, ANP2)과 제1 감지 전극(210) 또는 제2 감지 전극(220x)이 교차하는 부분에 배치된 제2 절연 패턴들(203Pa)을 포함할 수 있다.
평면 상에서 보았을 때, 제1 및 제2 절연 패턴들(203P, 203Pa)은 섬 형상을 가질 수 있다. 예컨대, 제1 및 제2 절연 패턴들(203P, 203Pa) 각각은 고립되어 서로 이격된 형상을 가질 수 있다. 즉, 제1 및 제2 절연 패턴들(203P, 203Pa)은 절연이 필요한 부분에만 부분적으로 배치될 수 있다.
제2 감지 전극들(220x) 각각은 제1 방향(DR1)을 따라 이격된 복수의 패턴 부분들(221x) 및 복수의 패턴 부분들(221x) 중 서로 인접한 2 개의 패턴 부분들(221x)에 연결된 연결 부분(222x)을 포함할 수 있다. 복수의 패턴 부분들(221x) 및 연결 부분(222x)은 서로 연결되어 일체의 형상으로 제공될 수 있다. 연결 부분(222x)과 제1 감지 전극의 연결 부분(212) 사이에는 제1 절연 패턴(203P)이 배치되어, 연결 부분(222x)은 연결 부분(212)과 절연 교차될 수 있다.
제1 및 제2 안테나 패턴들(ANP1, ANP2) 각각이 제1 감지 전극(210) 또는 제2 감지 전극(220x)과 교차하는 부분에는 제2 절연 패턴들(203Pa)이 배치될 수 있다. 따라서, 제1 및 제2 안테나 패턴들(ANP1, ANP2) 각각을 구성하는 서브 패턴들은 서로 연결된 일체의 패턴으로 구성될 수 있다. 즉, 제1 안테나 패턴(ANP1) 및 제2 안테나 패턴(ANP2) 각각은 서로 일체로 연결된 하나의 패턴으로 구현됨에 따라 신호 손실이 감소될 수 있다.
또한, 센서층(200a)이 제1 내지 제3 안테나 패턴들(ANP1, ANP2, ANP3)을 포함하더라도 센서층(200a)에 포함된 제1 감지 전극들(210) 및 제2 감지 전극들(220x)의 구조가 변경되지 않는다. 따라서, 센서층(200a)의 감지 성능이 저하되지 않을 수 있다.
도 12는 본 발명의 일 실시예에 따른 센서층(200-1)의 평면도이다.
도 12를 참조하면, 센서층(200-1)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배열된 복수의 감지 패턴들(SSP), 트레이스 라인들(230-1), 제1 안테나(ANTx), 및 제2 안테나(ANTy)를 포함할 수 있다.
도 12에는 총 12 개의 감지 패턴들(SSP)이 예시적으로 도시되었으나, 센서층(200-1)이 포함하는 감지 패턴들(SSP)의 개수가 이에 제한되는 것은 아니다. 트레이스 라인들(230-1)은 감지 패턴들(SSP)에 각각 연결될 수 있다.
또한, 도 12에서는 센서층(200-1)이 포함하는 안테나들의 개수 및 형상이 도 12에 도시된 예에만 제한되는 것은 아니다. 제1 안테나(ANTx)의 형상, 및 제2 안테나(ANTy)의 형상은 서로 상이할 수 있고, 서로 다른 주파수 대역의 신호를 송신, 수신, 또는 송수신할 수 있다. 다만, 이는 일 예일 뿐, 제1 안테나(ANTx)의 형상, 및 제2 안테나(ANTy)의 형상은 서로 동일하거나, 서로 대칭인 형상을 가질 수 있고, 서로 동일한 주파수 대역의 신호를 송신, 수신, 또는 송수신할 수 있다.
제1 안테나(ANTx)는 제1 안테나 패턴(ANPx), 제1 안테나 피드 라인(AFLx), 제1 안테나 패드(AFDx), 및 제1 안테나 그라운드 패드(AGx)를 포함할 수 있고, 이들은 서로 전기적으로 연결될 수 있다. 제1 안테나 패턴(ANPx)은 전기적으로 연결된 제1 서브 안테나 패턴(SP1x), 제2 서브 안테나 패턴(SP2x), 및 제3 서브 안테나 패턴(SP3x)를 포함할 수 있다.
제2 안테나(ANTy)는 제2 안테나 패턴(ANPy), 제2 안테나 피드 라인(AFLy), 제2 안테나 패드(AFDy), 및 제2 안테나 그라운드 패드(AGy)를 포함할 수 있고, 이들은 서로 전기적으로 연결될 수 있다. 제2 안테나 패턴(ANPy)은 제4 서브 안테나 패턴(SP1y), 제5 서브 안테나 패턴(SP2y), 제6 서브 안테나 패턴(SP3y)을 포함할 수 있다.
감지 패턴들(SSP)은 제1 감지 패턴들(SSP1, SSP1a, SSP1b, SSP1c) 및 제2 감지 패턴들(SSP2)을 포함할 수 있다. 제2 감지 패턴들(SSP2) 각각의 면적은 제1 감지 패턴들(SSP1, SSP1a, SSP1b, SSP1c)의 면적들 각각보다 클 수 있다.
제1 서브 안테나 패턴(SP1x)은 제1 감지 패턴(SSP1)에 의해 적어도 일부가 둘러싸일 수 있다. 제3 서브 안테나 패턴(SP3x)은 제1 감지 패턴(SSP1a)에 의해 적어도 일부가 둘러싸일 수 있다. 제4 서브 안테나 패턴(SP1y)은 제1 감지 패턴(SSP1b)에 의해 적어도 일부가 둘러싸일 수 있고, 제6 서브 안테나 패턴(SP3y)은 제1 감지 패턴(SSP1c)에 의해 적어도 일부가 둘러싸일 수 있다. 제1, 제3, 제4, 제6 서브 안테나 패턴들(SP1x, SP3x, SP1y, SP3y)의 형상들 각각은 제2 감지 패턴(SSP2)의 형상에서 대응하는 제1 감지 패턴들(SSP1, SSP1a, SSP1b, SSP1c) 각각의 형상을 제거한 형상에 대응될 수 있다.
제2 서브 안테나 패턴(SP2x)은 감지 패턴들(SSP) 사이의 영역에 배치될 수 있다. 예컨대, 센서층(200-1)에는 복수의 노드 영역들이 정의될 수 있다. 노드 영역들 각각의 형상은 제2 감지 패턴(SSP2)의 형상에 대응될 수 있다. 일부 노드 영역에는 하나의 제1 감지 패턴 및 안테나 패턴의 일부분이 배치될 수 있다. 복수의 노드 영역들 사이의 더미 영역에는 안테나 패턴의 다른 일부분이 배치될 수 있다. 예를 들어, 상기 노드 영역에 배치된 상기 안테나 패턴의 일부분은 제1, 제3, 제4, 제6 서브 안테나 패턴들(SP1x, SP3x, SP1y, SP3y) 중 하나일 수 있고, 상기 더미 영역에 배치된 상기 안테나 패턴의 다른 일부분은 제2 및 제5 서브 안테나 패턴들(SP2x, SP2y) 중 하나일 수 있다.
본 발명의 실시예에 따르면, 제1 감지 패턴들(SSP1, SSP1a, SSP1b, SSP1c) 각각의 면적은 제2 감지 패턴(SSP2)의 면적보다 작다. 따라서, 제1 감지 패턴들(SSP1, SSP1a, SSP1b, SSP1c)이 배치된 노드 영역들에서의 감도는 제2 감지 패턴(SSP2)이 배치된 노드 영역에서의 감도보다 낮을 수 있다. 따라서, 상기 감도를 보상하기 위해, 제1 감지 패턴들(SSP1, SSP1a, SSP1b, SSP1c)로부터 수신된 감지 신호들에 적용되는 이득은 제2 감지 패턴들(SSP2)로부터 수신된 감지 신호들에 적용되는 이득보다 높을 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
1000: 전자 장치 100: 표시층
200: 센서층 210: 제1 감지 전극들
220: 제2 감지 전극들 ANT1: 제1 안테나
ANT2: 제2 안테나 ANT3: 제3 안테나
SP1: 제1 서브 안테나 패턴 SP2: 제2 서브 안테나 패턴
AB1: 제1 안테나 브릿지 패턴

Claims (23)

  1. 제1 방향을 따라 배열된 복수의 제1 감지 전극들;
    상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 제2 감지 전극들; 및
    상기 복수의 제1 감지 전극들 중 하나의 제1 감지 전극에 의해 둘러싸인 제1 서브 안테나 패턴, 및 상기 제1 서브 안테나 패턴과 전기적으로 연결되며 상기 상기 하나의 제1 감지 전극과 상기 복수의 제2 감지 전극들 중 하나의 제2 감지 전극 사이에 배치된 제2 서브 안테나 패턴을 포함하는 안테나 패턴을 포함하는 전자 장치.
  2. 제1 항에 있어서,
    상기 안테나 패턴은 상기 제1 서브 안테나 패턴과 상기 제2 서브 안테나 패턴에 연결된 안테나 브릿지 패턴을 더 포함하고,
    평면 상에서 보았을 때, 상기 안테나 브릿지 패턴은 상기 하나의 제1 감지 전극과 중첩하는 전자 장치.
  3. 제2 항에 있어서,
    상기 제1 서브 안테나 패턴, 상기 제2 서브 안테나 패턴, 및 상기 안테나 브릿지 패턴은 동일한 층 상에 배치되고, 서로 연결된 일체의 형상을 갖는 전자 장치.
  4. 제3 항에 있어서,
    상기 하나의 제1 감지 전극은 상기 제1 서브 안테나 패턴을 둘러싸는 패턴 부분을 포함하고,
    상기 패턴 부분은 상기 제1 서브 안테나 패턴, 상기 제2 서브 안테나 패턴, 및 상기 안테나 브릿지 패턴과 동일한 층 상에 배치된 제1 부분 패턴, 및 상기 제1 부분 패턴과 상이한 층 상에 배치되며 상기 안테나 브릿지 패턴과 교차하는 제2 부분 패턴을 포함하는 전자 장치.
  5. 제4 항에 있어서,
    상기 안테나 브릿지 패턴 및 상기 제2 부분 패턴 각각은 복수로 제공된 전자 장치.
  6. 제2 항에 있어서,
    상기 안테나 브릿지 패턴은 제1 층 상에 배치되고, 상기 제1 서브 안테나 패턴 및 상기 제2 서브 안테나 패턴은 상기 제1 층 위에 정의된 제2 층 상에 배치된 전자 장치.
  7. 제2 항에 있어서,
    상기 안테나 브릿지 패턴과 상기 하나의 제1 감지 전극 사이에 배치된 절연층을 더 포함하는 전자 장치.
  8. 제2 항에 있어서,
    상기 안테나 브릿지 패턴과 상기 하나의 제1 감지 전극 사이에 배치된 섬 형상의 절연 패턴을 더 포함하는 전자 장치.
  9. 제1 항에 있어서,
    상기 안테나 패턴은 상기 하나의 제2 감지 전극에 의해 둘러싸인 제3 서브 안테나 패턴을 더 포함하고, 상기 제3 서브 안테나 패턴은 상기 제1 서브 안테나 패턴 및 상기 제2 서브 안테나 패턴과 전기적으로 연결된 전자 장치.
  10. 제9 항에 있어서,
    상기 제2 서브 안테나 패턴은 상기 하나의 제1 감지 전극과 중첩하는 제1 안테나 브릿지 패턴을 통해 상기 제1 서브 안테나 패턴과 연결되고,
    상기 제2 서브 안테나 패턴은 상기 하나의 제2 감지 전극과 중첩하는 제2 안테나 브릿지 패턴을 통해 제3 서브 안테나 패턴과 연결된 전자 장치.
  11. 제1 항에 있어서,
    상기 안테나 패턴과 전기적으로 연결된 안테나 피드 라인, 및 상기 안테나 피드 라인에 연결된 안테나 패드를 더 포함하고,
    상기 안테나 패턴은 상기 하나의 제1 감지 전극과 상기 안테나 피드 라인 사이에 배치되며 상기 안테나 피드 라인에 연결된 연결 안테나 패턴을 더 포함하는 전자 장치.
  12. 제1 항에 있어서,
    상기 하나의 제1 감지 전극에 의해 둘러싸이며, 상기 제1 서브 안테나 패턴과 이격된 제1 더미 패턴을 더 포함하고,
    상기 제1 더미 패턴의 형상은 상기 제1 서브 안테나 패턴의 형상과 실질적으로 동일한 전자 장치.
  13. 제12 항에 있어서,
    상기 하나의 제1 감지 전극은 상기 제2 방향을 따라 이격되어 배열된 복수의 패턴 부분들 및 각각이 상기 복수의 패턴 부분들 중 서로 인접한 2 개의 복수의 패턴 부분들에 연결된 연결 부분을 포함하고,
    상기 제1 서브 안테나 패턴은 상기 복수의 패턴 부분들 중 하나의 패턴 부분에 의해 둘러싸이고,
    상기 제1 더미 패턴은 상기 복수의 패턴 부분들 중 다른 하나의 패턴 부분에 의해 둘러싸인 전자 장치.
  14. 제1 항에 있어서,
    상기 복수의 제1 감지 전극들 중 상기 하나의 제1 감지 전극과 상기 제1 방향으로 이격된 다른 하나의 제1 감지 전극과 상기 하나의 제2 감지 전극 사이에 배치된 제2 더미 패턴을 더 포함하고, 상기 제2 더미 패턴의 형상은 상기 제2 서브 안테나 패턴의 형상과 실질적으로 동일한 전자 장치.
  15. 제14 항에 있어서,
    상기 제2 서브 안테나 패턴은 상기 복수의 제1 감지 전극들 중 서로 인접한 2 개의 제1 감지 전극들 사이 및 상기 복수의 제2 감지 전극들 중 서로 인접한 2 개의 제2 감지 전극들 사이에 배치되고,
    상기 제2 더미 패턴은 상기 복수의 제1 감지 전극들 중 서로 인접한 2 개의 다른 제1 감지 전극들 사이 및 상기 2 개의 제2 감지 전극들 사이에 배치된 전자 장치.
  16. 제1 항에 있어서,
    상기 제1 서브 안테나 패턴의 형상과 상기 제2 서브 안테나 패턴의 형상은 서로 상이한 전자 장치.
  17. 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 감지 패턴들;
    상기 복수의 감지 패턴들 중 제1 감지 패턴에 의해 적어도 일부가 둘러싸인 제1 서브 안테나 패턴;
    상기 제1 서브 안테나 패턴과 연결되며, 복수의 감지 패턴들 사이에 배치된 제2 서브 안테나 패턴;
    상기 제1 서브 안테나 패턴 및 상기 제2 서브 안테나 패턴과 전기적으로 연결된 안테나 피드 라인; 및
    상기 안테나 피드 라인과 연결된 안테나 패드를 포함하는 전자 장치.
  18. 제17 항에 있어서,
    상기 제1 감지 패턴의 면적은 상기 복수의 감지 패턴들 중 상기 제1 서브 안테나 패턴과 이격된 다른 제2 감지 패턴의 면적보다 작은 전자 장치.
  19. 제18 항에 있어서,
    상기 제1 서브 안테나 패턴의 형상은 상기 제2 감지 패턴의 형상에서 상기 제1 감지 패턴의 형상을 제거한 형상에 대응되는 전자 장치.
  20. 제17 항에 있어서,
    상기 제1 서브 안테나 패턴은 상기 제1 감지 패턴에 의해 완전히 둘러싸이고, 상기 제1 서브 안테나 패턴은 상기 제2 서브 안테나 패턴과 상기 제1 감지 패턴을 사이에 두고 이격된 전자 장치.
  21. 제20 항에 있어서,
    상기 제1 서브 안테나 패턴과 상기 제2 서브 안테나 패턴에 연결된 안테나 브릿지 패턴을 더 포함하고, 평면 상에서 보았을 때, 상기 안테나 브릿지 패턴은 상기 제1 감지 패턴과 중첩하는 전자 장치.
  22. 제21 항에 있어서,
    상기 제1 서브 안테나 패턴, 상기 제2 서브 안테나 패턴, 및 상기 안테나 브릿지 패턴은 동일한 층 상에 배치되고, 서로 연결된 일체의 형상을 갖는 전자 장치.
  23. 제21 항에 있어서,
    상기 제1 감지 패턴은 상기 제1 서브 안테나 패턴, 상기 제2 서브 안테나 패턴, 및 상기 안테나 브릿지 패턴과 동일한 층 상에 배치된 제1 부분 패턴, 및 상기 제1 부분 패턴과 상이한 층 상에 배치되며 상기 안테나 브릿지 패턴과 교차하는 제2 부분 패턴을 포함하는 전자 장치.
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