KR20220047419A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20220047419A
KR20220047419A KR1020200129938A KR20200129938A KR20220047419A KR 20220047419 A KR20220047419 A KR 20220047419A KR 1020200129938 A KR1020200129938 A KR 1020200129938A KR 20200129938 A KR20200129938 A KR 20200129938A KR 20220047419 A KR20220047419 A KR 20220047419A
Authority
KR
South Korea
Prior art keywords
insulating layer
disposed
crack prevention
layer
display device
Prior art date
Application number
KR1020200129938A
Other languages
English (en)
Inventor
이진용
주진호
박광우
안민정
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200129938A priority Critical patent/KR20220047419A/ko
Priority to US17/319,263 priority patent/US11758773B2/en
Priority to CN202110685910.8A priority patent/CN114300506A/zh
Publication of KR20220047419A publication Critical patent/KR20220047419A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/326—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/873—Encapsulations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치는 제1 화소 영역, 제1 화소 영역과 이격하는 제2 화소 영역, 및 제1 화소 영역과 제2 화소 영역의 사이에 배치되는 밸리 영역을 포함하는 기판, 기판 상에 배치되고, 제1 화소 영역 및 제2 화소 영역과 중첩하는 적어도 하나의 제1 절연층, 제1 절연층 상에 배치되고, 제1 절연층을 관통하는 관통홀을 통해 밸리 영역에서 기판과 접촉하는 제2 절연층, 및 밸리 영역과 중첩하며, 제1 절연층과 제2 절연층의 사이에 배치되는 크랙 방지 패턴을 포함하고, 관통홀은 제1 절연층의 측면을 노출시키며, 크랙 방지 패턴은 측면을 커버한다.

Description

표시 장치 및 이의 제조 방법 {DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 손상을 최소화 할 수 있는 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(organic light emitting display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(liquid crystal display; LCD) 등이 있다.
한편, 표시 장치로 외부 힘이 가해지면, 표시 장치의 내부에 크랙이 발생할 수 있다. 크랙이 표시 장치의 화소 영역에 발생하거나, 또는 크랙이 화소 영역으로 전파되는 경우, 상기 화소 영역에 배치되는 트랜지스터 및/또는 발광층이 손상될 수 있다.
본 발명의 일 목적은 화소 영역에 배치되는 트랜지스터 및/또는 발광층의 손상을 최소화 할 수 있는 표시 장치를 제공하기 위한 것이다.
본 발명의 다른 목적은 상기 표시 장치를 제조하는 방법을 제공하기 위한 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 제1 화소 영역, 상기 제1 화소 영역과 이격하는 제2 화소 영역, 및 상기 제1 화소 영역과 상기 제2 화소 영역의 사이에 배치되는 밸리 영역을 포함하는 기판, 상기 기판 상에 배치되고, 상기 제1 화소 영역 및 상기 제2 화소 영역과 중첩하는 적어도 하나의 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 제1 절연층을 관통하는 관통홀을 통해 상기 밸리 영역에서 상기 기판과 접촉하는 제2 절연층, 및 상기 밸리 영역과 중첩하며, 상기 제1 절연층과 상기 제2 절연층의 사이에 배치되는 크랙 방지 패턴을 포함하고, 상기 관통홀은 상기 제1 절연층의 측면을 노출시키며, 상기 크랙 방지 패턴은 상기 측면을 커버할 수 있다.
일 실시예에 의하면, 상기 크랙 방지 패턴의 모듈러스는 상기 제1 절연층의 모듈러스보다 클 수 있다. .
일 실시예에 의하면, 상기 크랙 방지 패턴은 금속을 포함할 수 있다.
일 실시예에 의하면, 상기 크랙 방지 패턴은 몰리브데늄(Mo)을 포함할 수 있다.
일 실시예에 의하면, 상기 크랙 방지 패턴은 전기적으로 플로팅될 수 있다.
일 실시예에 의하면, 상기 크랙 방지 패턴은 상기 제1 절연층의 상면을 더 커버할 수 있다.
일 실시예에 의하면, 상기 제1 절연층은 제1 무기 절연층, 상기 제1 무기 절연층 상에 배치되는 제2 무기 절연층, 및 상기 제2 무기 절연층 상에 배치되는 제3 무기 절연층을 포함하고, 상기 표시 장치는 상기 기판과 상기 제1 무기 절연층의 사이에 배치되고, 상기 제1 화소 영역과 중첩하는 액티브 패턴, 상기 제1 무기 절연층과 상기 제2 무기 절연층의 사이에 배치되고, 상기 액티브 패턴과 중첩하는 복수의 게이트 전극들, 및 상기 제3 무기 절연층 상에 배치되는 연결 전극을 더 포함하며, 상기 크랙 방지 패턴은 상기 연결 전극과 동일한 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제2 절연층 상에 배치되고, 상기 밸리 영역과 중첩하며, 상기 게이트 전극들 중 어느 하나와 전기적으로 연결되는 연결 패턴을 더 포함할 수 있다.
일 실시예에 의하면, 상기 기판은 제1 유기막, 상기 제1 유기막 상에 배치되는 제1 배리어막, 상기 제1 배리어막 상에 배치되는 제2 유기막, 상기 제2 유기막 상에 배치되는 제2 배리어막, 및 상기 제2 배리어막 상에 배치되는 버퍼층을 포함하며, 상기 관통홀은 상기 버퍼층의 일부를 더 관통할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 표시 장치는 매트릭스 형태로 배열되는 복수의 화소 영역들 및 상기 화소 영역들 각각을 둘러싸는 밸리 영역을 포함하는 기판, 상기 기판 상에 배치되고, 상기 화소 영역들과 중첩하는 적어도 하나의 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 제1 절연층을 관통하는 관통홀을 통해 상기 밸리 영역에서 상기 기판과 접촉하는 제2 절연층, 및 상기 밸리 영역과 중첩하며, 상기 제1 절연층과 상기 제2 절연층의 사이에 배치되는 크랙 방지 패턴을 포함하고, 상기 관통홀은 상기 제1 절연층의 측면을 노출시키며, 상기 크랙 방지 패턴은 상기 측면을 커버할 수 있다.
일 실시예에 의하면, 상기 크랙 방지 패턴의 모듈러스는 상기 제1 절연층의 모듈러스보다 클 수 있다.
일 실시예에 의하면, 상기 크랙 방지 패턴은 금속을 포함할 수 있다.
일 실시예에 의하면, 상기 크랙 방지 패턴은 몰리브데늄(Mo)을 포함할 수 있다.
일 실시예에 의하면, 상기 크랙 방지 패턴은 전기적으로 플로팅될 수 있다.
일 실시예에 의하면, 상기 크랙 방지 패턴은 상기 제1 절연층의 상면을 더 커버할 수 있다.
일 실시예에 의하면, 상기 제1 절연층은 제1 무기 절연층, 상기 제1 무기 절연층 상에 배치되는 제2 무기 절연층, 및 상기 제2 무기 절연층 상에 배치되는 제3 무기 절연층을 포함하고, 상기 표시 장치는 상기 기판과 상기 제1 무기 절연층의 사이에 배치되고, 상기 제1 화소 영역과 중첩하는 액티브 패턴, 상기 제1 무기 절연층과 상기 제2 무기 절연층의 사이에 배치되고, 상기 액티브 패턴과 중첩하는 복수의 게이트 전극들, 및 상기 제3 무기 절연층 상에 배치되는 연결 전극을 더 포함하며, 상기 크랙 방지 패턴은 상기 연결 전극과 동일한 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제2 절연층 상에 배치되고, 상기 밸리 영역과 중첩하며, 상기 게이트 전극들 중 어느 하나와 전기적으로 연결되는 연결 패턴을 더 포함할 수 있다.
일 실시예에 의하면, 상기 기판은 제1 유기막, 상기 제1 유기막 상에 배치되는 제1 배리어막, 상기 제1 배리어막 상에 배치되는 제2 유기막, 상기 제2 유기막 상에 배치되는 제2 배리어막, 및 상기 제2 배리어막 상에 배치되는 버퍼층을 포함하며, 상기 관통홀은 상기 버퍼층의 일부를 더 관통할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 제1 화소 영역, 상기 제1 화소 영역과 이격하는 제2 화소 영역, 및 상기 제1 화소 영역과 상기 제2 화소 영역의 사이에 배치되는 밸리 영역을 포함하는 기판을 형성하는 단계, 상기 기판 상에 상기 제1 화소 영역 및 상기 제2 화소 영역과 중첩하는 적어도 하나의 제1 절연층을 형성하는 단계, 상기 밸리 영역과 중첩하며 상기 제1 절연층을 관통하는 관통홀을 형성하는 단계, 상기 관통홀의 내부에 크랙 방지 패턴을 형성하는 단계, 및 상기 제1 절연층 상에 상기 관통홀을 통해 상기 밸리 영역에서 상기 기판과 접촉하는 제2 절연층을 형성하는 단계를 포함하고, 상기 관통홀은 상기 제1 절연층의 측면을 노출시키며, 상기 크랙 방지 패턴은 상기 측면을 커버할 수 있다.
일 실시예에 의하면, 상기 관통홀의 내부에 상기 크랙 방지 패턴을 형성하는 단계는 상기 제1 절연층 상에 연결 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예들에 따른 표시 장치는 제1 화소 영역, 상기 제1 화소 영역과 이격하는 제2 화소 영역, 및 상기 제1 화소 영역과 상기 제2 화소 영역의 사이에 배치되는 밸리 영역을 포함하는 기판, 상기 기판 상에 배치되고, 상기 제1 화소 영역 및 상기 제2 화소 영역과 중첩하는 적어도 하나의 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 제1 절연층을 관통하는 관통홀을 통해 상기 밸리 영역에서 상기 기판과 접촉하는 제2 절연층, 및 상기 밸리 영역과 중첩하며, 상기 제1 절연층과 상기 제2 절연층의 사이에 배치되는 크랙 방지 패턴을 포함할 수 있다. 상기 관통홀은 상기 제1 절연층의 측면을 노출시키며, 상기 크랙 방지 패턴은 상기 측면을 커버할 수 있다.
상기 크랙 방지 패턴이 상기 밸리 영역에서 상기 제1 절연층의 측면을 커버함에 따라, 상기 크랙 방지 패턴은 크랙이 상기 제1 및 제2 화소 영역들로 전파되지 않도록 할 수 있다. 그에 따라, 상기 제1 및 제2 화소 영역들에 배치되는 트랜지스터 및/또는 발광층의 손상이 최소화 될 수 있다.
또한, 상기 표시 장치의 제조 방법에서, 상기 밸리 영역과 중첩하는 상기 크랙 방지 패턴을 형성하는 단계는 상기 제1 절연층 상에 상기 연결 전극을 형성하는 단계를 포함할 수 있다. 다시 말하면, 상기 크랙 방지 패턴을 형성하는 단계는 상기 연결 전극을 형성하는 단계와 동시에 이루어질 수 있고, 상기 크랙 방지 패턴은 상기 연결 전극과 동일한 물질로 이루어질 수 있다. 따라서, 상기 표시 장치의 제조 방법은 상기 크랙 방지 패턴을 패터닝 하기 위하여 추가적인 마스크를 필요로 하지 않는다.
다만, 본 발명의 효과가 전술한 효과들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 A 영역을 확대한 확대도이다.
도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이고, 도 2는 도 1의 A 영역을 확대한 확대도이며, 도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)으로 구획될 수 있다. 상기 표시 영역(DA)은 복수의 화소 영역들을 포함할 수 있으며, 영상이 표시될 수 있다. 상기 비표시 영역(NDA)에는 구동부들(예를 들어, 게이트 구동부 및/또는 데이터 구동부)이 배치될 수 있고, 상기 비표시 영역(NDA)은 평면 상에서 상기 표시 영역(DA)을 둘러싸도록 배치될 수 있다.
일 실시예에서, 상기 표시 영역(DA)은 제1 화소 영역(PA1), 제2 화소 영역(PA2), 및 밸리 영역(VA)을 포함할 수 있다. 예를 들어, 상기 표시 영역(DA)은 상기 제1 화소 영역(PA1), 상기 제1 화소 영역(PA1)과 이격하는 상기 제2 화소 영역(PA2), 및 상기 제1 화소 영역(PA1)과 제2 화소 영역(PA2) 사이에 위치하는 밸리 영역(VA)을 포함할 수 있다.
도 3을 참조하면, 상기 표시 장치(10)는 상기 표시 영역(DA)에 배치되는 기판(BP), 제1 절연층(ILD), 제2 절연층(VIA), 화소 정의막(PDL), 제1 발광층(EL1), 및 제2 발광층(EL2)을 포함할 수 있다.
상기 기판(BP)은 제1 유기막(PI1), 상기 제1 유기막(PI1) 상에 배치되는 제1 배리어막(BRR1), 상기 제1 배리어막(BRR1) 상에 배치되는 제2 유기막(PI2), 상기 제2 유기막(PI2) 상에 배치되는 제2 배리어막(BRR2), 상기 제2 배리어막(BRR2) 상에 배치되는 버퍼층(BF)을 포함할 수 있다. 예를 들어, 상기 기판(BP)은 단층 또는 다층을 포함할 수 있다.
적어도 하나의 제1 절연층(ILD)은 상기 버퍼층(BF) 상에 배치될 수 있다. 일 실시예에서, 상기 제1 절연층(ILD)은 제1 무기 절연층(ILD1), 상기 제1 무기 절연층(ILD1) 상에 배치되는 제2 무기 절연층(ILD2), 및 상기 제2 무기 절연층(ILD2) 상에 배치되는 제3 무기 절연층(ILD3)을 포함할 수 있다. 상기 제1 절연층(ILD)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(ILD)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등을 포함할 수 있다.
적어도 하나의 제2 절연층(VIA)은 상기 제1 절연층(ILD) 상에 배치될 수 있다. 일 실시예에서, 상기 제2 절연층(VIA)은 제1 유기 절연층(VIA1), 상기 제1 유기 절연층(VIA1) 상에 배치되는 제2 유기 절연층(VIA2), 상기 제2 유기 절연층(VIA2) 상에 배치되는 제3 유기 절연층(VIA3), 및 상기 제3 유기 절연층(VIA3) 상에 배치되는 제4 유기 절연층(VIA4)을 포함할 수 있다. 상기 제2 절연층(VIA)은 유기 절연 물질을 포함할 수 있다. 상기 제1 유기 절연층(VIA1)은 제1 절연층(ILD)을 관통하는 관통홀(PH)을 통해 밸리 영역(VA)에서 상기 기판(BP)과 접촉할 수 있다. 상기 관통홀(PH)은 상기 제1 절연층(ILD)의 측면을 노출시킬 수 있다. 상기 관통홀(PH)은 상기 기판(BP)의 최상단에 배치하는 상기 버퍼층(BF)의 일부를 더 관통할 수 있다.
제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2)은 상기 기판(BP)과 상기 제1 무기 절연층(ILD1)의 사이에 배치될 수 있다. 일 실시예에서, 상기 제1 액티브 패턴(ACT1)은 상기 제1 화소 영역(PA1)과 중첩할 수 있고, 상기 제2 액티브 패턴(ACT2)은 상기 제2 화소 영역(PA2)과 중첩할 수 있다. 상기 제1 및 제2 액티브 패턴들(ACT1, ACT2)은 실리콘 반도체 및/또는 산화물 반도체를 포함할 수 있다.
복수의 제1 게이트 전극들(GAT1)은 상기 제1 무기 절연층(ILD1)과 상기 제2 무기 절연층(ILD2)의 사이에 배치되고, 상기 제1 액티브 패턴(ACT1)과 중첩할 수 있다. 복수의 제2 게이트 전극들(GAT2)은 상기 제1 무기 절연층(ILD1)과 상기 제2 무기 절연층(ILD2)의 사이에 배치되고, 상기 제2 액티브 패턴(ACT2)과 중첩할 수 있다. 제3 게이트 전극(GAT3)은 상기 제2 무기 절연층(ILD2)과 상기 제3 무기 절연층(ILD3)의 사이에 배치되고, 상기 제1 액티브 패턴(ACT1)과 중첩할 수 있다. 제4 게이트 전극(GAT4)은 상기 제2 무기 절연층(ILD2)과 상기 제3 무기 절연층(ILD3)의 사이에 배치되고, 상기 제2 액티브 패턴(ACT2)과 중첩할 수 있다.
상기 제1 또는 제2 게이트 전극들(GAT1, GAT2)로 구동 신호를 전달할 수 있는 적어도 하나의 연결 전극은 상기 제3 무기 절연층(ILD3) 상에 배치될 수 있다. 예를 들어, 상기 연결 전극은 제1 내지 제10 연결 전극들(CE1, CE2, CE3, CE4, CE5, CE6, CE7, CE8, CE9, CE10)을 포함할 수 있다. 상기 제1 및 제4 연결 전극들(CE1, CE4)은 상기 제1 액티브 패턴(ACT1)과 접촉할 수 있고, 상기 제7 및 제10 연결 전극들(CE7, CE10)은 상기 제2 액티브 패턴(ACT2)과 접촉할 수 있다. 상기 제2 및 제5 연결 전극들(CE2, CE5)은 상기 제1 게이트 전극들(GAT1)과 접촉할 수 있고, 상기 제6 및 제9 연결 전극들(CE6, CE9)은 상기 제2 게이트 전극들(GAT2)과 접촉할 수 있다.
상기 표시 장치(10)는 상기 제2 절연층(VIA) 상에 배치되고, 상기 밸리 영역(VA)과 중첩하며, 상기 제1 게이트 전극들(GAT1) 중 어느 하나와 전기적으로 연결되는 연결 패턴(SDP)을 포함할 수 있다. 상기 연결 패턴(SDP)은 상기 제1 화소 영역(PA1)과 중첩하는 상기 제5 연결 전극(CE5)과 상기 제2 화소 영역(PA2)과 중첩하는 상기 제6 연결 전극(CE6)을 전기적으로 연결할 수 있다.
상기 제1 액티브 패턴(ACT1), 상기 제1 게이트 전극들(GAT1), 상기 제3 게이트 전극(GAT3), 및 상기 제1 내지 제5 연결 전극들(CE1, CE2, CE3, CE4, CE5)은 상기 제1 화소 영역(PA1)에 배치되는 제1 트랜지스터들을 구성할 수 있다. 또한, 상기 제2 액티브 패턴(ACT2), 상기 제2 게이트 전극들(GAT2), 상기 제4 게이트 전극(GAT4), 및 상기 제6 내지 제10 연결 전극들(CE6, CE7, CE8, CE9, CE10)은 상기 제2 화소 영역(PA2)에 배치되는 제2 트랜지스터들을 구성할 수 있다.
상기 제4 연결 전극(CE4)으로부터 구동 신호를 전달받을 수 있는 제11 연결 전극(CE11)은 상기 제1 유기 절연층(VIA1) 상에 배치될 수 있고, 상기 제7 연결 전극(CE7)으로부터 구동 신호를 전달받을 수 있는 제12 연결 전극(CE12)은 상기 제1 유기 절연층(VIA1) 상에 배치될 수 있다.
상기 제11 연결 전극(CE11)으로부터 구동 신호를 전달받을 수 있는 제13 연결 전극(CE13)은 상기 제2 유기 절연층(VIA2) 상에 배치될 수 있고, 상기 제12 연결 전극(CE12)으로부터 구동 신호를 전달받을 수 있는 제14 연결 전극(CE14)은 상기 제2 유기 절연층(VIA2) 상에 배치될 수 있다.
제1 하부 전극(ADE1)은 상기 제4 유기 절연층(VIA4) 상에 배치될 수 있다. 상기 제1 하부 전극(ADE1)은 상기 제1 화소 영역(PA1)과 중첩하며, 상기 제13 연결 전극(CE13)과 접촉할 수 있다. 제2 하부 전극(ADE2)은 상기 제4 유기 절연층(VIA4) 상에 배치될 수 있다. 상기 제2 하부 전극(ADE2)은 상기 제2 화소 영역(PA2)과 중첩하며, 상기 제14 연결 전극(CE14)과 접촉할 수 있다.
화소 정의막(PDL)은 상기 제4 유기 절연층(VIA4) 상에 배치될 수 있다. 상기 화소 정의막(PDL)에는 상기 제1 하부 전극(ADE1) 및 상기 제2 하부 전극(ADE2)을 각각 노출시키는 제1 개구 및 제2 개구가 형성될 수 있다.
상기 제1 발광층(EL1)은 상기 제1 하부 전극(ADE1) 상에 배치될 수 있다. 또한, 상기 제1 발광층(EL1)은 상기 제1 개구의 내부에 배치될 수 있다. 상기 제1 발광층(EL1)은 유기 발광 물질을 포함할 수 있으며, 상기 유기 발광 물질에 따라 기설정된 색을 갖는 광을 방출할 수 있다.
상기 제2 발광층(EL2)은 상기 제2 하부 전극(ADE2) 상에 배치될 수 있다. 또한, 상기 제2 발광층(EL2)은 상기 제2 개구의 내부에 배치될 수 있다. 상기 제2 발광층(EL2)은 유기 발광 물질을 포함할 수 있으며, 상기 유기 발광 물질에 따라 기설정된 색을 갖는 광을 방출할 수 있다.
상부 전극(CTE)은 상기 화소 정의막(PDL) 상에 배치될 수 있다.
종래의 표시 장치의 경우, 상기 표시 장치로 외부 힘이 가해지면, 상기 표시 장치의 내부에 크랙(crack)이 발생할 수 있다. 상기 크랙이 상기 표시 장치의 화소 영역에 발생하거나, 또는 상기 크랙이 상기 표시 장치의 상기 화소 영역으로 전파되는 경우, 상기 화소 영역에 배치되는 트랜지스터 및/또는 발광층이 손상될 수 있다.
그러나, 본 발명의 일 실시예에 따른 표시 장치(10)에는, 상기 밸리 영역(VA)에서 상기 제1 절연층(ILD)을 관통하는 상기 관통홀(PH)이 형성될 수 있다. 그에 따라, 상기 표시 장치(10)로 가해진 상기 외부 힘은 고르게 분산되지 않고, 상기 외부 힘은 상기 관통홀(PH)을 통해 상기 밸리 영역(VA)으로 집중될 수 있다. 이러한 구조로 상기 제1 및 제2 화소 영역들(PA1, PA2) 사이에 배치된 상기 밸리 영역(VA)에 의해, 상기 제1 및 제2 화소 영역들(PA1, PA2)이 보호될 수 있다.
그러나, 상기 관통홀(PH)로 집중된 상기 외부 힘은 상기 제1 및 제2화소 영역들(PA1, PA2)로 퍼져나가 여전히 상기 크랙이 제1 및 제2 화소 영역들(PA1, PA2)로 전파될 우려가 있다.
크랙 방지 패턴(CP)은 상기 밸리 영역(VA)과 중첩하고, 상기 제1 절연층(ILD)과 상기 제2 절연층(VIA)의 사이에 배치될 수 있다. 상기 크랙 방지 패턴(CP)은 상기 관통홀(PH)이 노출시킨 상기 제1 절연층(ILD)의 측면을 커버할 수 있다. 상기 크랙 방지 패턴(CP)은 상기 제1 절연층(ILD)의 상면을 더 커버할 수 있다.
상기 크랙 방지 패턴(CP)의 모듈러스는 상기 제1 절연층(ILD)의 모듈러스보다 클 수 있다. 이로 인하여, 상기 크랙 방지 패턴(CP)은 상기 관통홀(PH)로 집중된 상기 외부 힘이 상기 제1 및 제2 화소 영역들(PA1, PA2)로 퍼져나가는 것을 막을 수 있다. 따라서, 크랙 방지 패턴(CP)은 상기 크랙으로부터 상기 제1 및 제2 화소 영역들(PA1, PA2)에 배치되는 상기 제1 및 제2 트랜지스터들 및/또는 상기 제1 및 제2 발광층들(EL1, EL2)이 손상되는 것을 최소화 할 수 있다.
상기 크랙 방지 패턴(CP)은 금속을 포함할 수 있다. 보다 상세하게는 상기 크랙 방지 패턴(CP)은 몰리브데늄(Mo)을 포함할 수 있다. 상기 크랙 방지 패턴(CP)은 전기적으로 플로팅될 수 있다.
또한, 상기 크랙 방지 패턴(CP)은 금속으로 한정하지 않으며, 실리콘질화물(SiNx), 실리콘 산화물(SiOx), 및 실리콘 산질화물(SiON) 중 어느 하나를 포함할 수 있다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(10)의 제조 방법은 상기 기판(BP)을 형성하는 단계, 상기 제1 및 제2액티브 패턴들(ACT1, ACT2)을 형성하는 단계, 상기 제1 무기 절연층(ILD1)을 형성하는 단계, 상기 제1 및 제2 게이트 전극들(GAT1, GAT2)을 형성하는 단계, 상기 제2 무기 절연층(ILD2)을 형성하는 단계, 상기 제3 및 제4 게이트 전극들(GAT3, GAT4)을 형성하는 단계, 및 상기 제3 무기 절연층(ILD3)을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 기판(BP)을 형성하는 단계는 상기 제1 유기막(PI1)을 형성하는 단계, 상기 제1 배리어막(BRR1)을 형성하는 단계, 상기 제2 유기막(PI2)을 형성하는 단계, 상기 제2 배리어막(BRR2)을 형성하는 단계, 및 상기 버퍼층(BF)을 형성하는 단계를 포함할 수 있다.
도 5를 참조하면, 상기 표시 장치(10)의 제조 방법은 상기 제3 무기 절연층(ILD3)을 형성하는 단계 이후에, 상기 밸리 영역(VA)과 중첩하며 상기 제1 내지 제3 무기 절연층들(ILD1, ILD2, ILD3)을 관통하는 관통홀(PH)을 형성하는 단계를 포함할 수 있다. 예를 들어, 상기 관통홀(PH)을 형성하는 단계는 상기 제1 액티브 패턴(ACT1), 제2 액티브 패턴(ACT2), 제1 게이트 전극(GAT1), 제2 게이트 전극(GAT2), 제3 게이트 전극(GAT3), 또는 제4 게이트 전극(GAT4) 중 어느 하나를 노출시키는 콘택홀들을 형성하는 단계를 포함할 수 있다.
도 6을 참조하면, 상기 표시 장치(10)의 제조 방법은 상기 관통홀(PH)을 형성하는 단계 이후에, 상기 관통홀(PH)의 내부에 상기 크랙 방지 패턴(CP)을 형성하는 단계를 포함할 수 있다. 예를 들어, 상기 크랙 방지 패턴(CP)을 형성하는 단계는 상기 제1 내지 제10 연결 전극들(CE1, CE2, CE3, CE4, CE5, CE6, CE7, CE8, CE9, CE10)을 형성하는 단계를 포함할 수 있다. 예를 들어, 상기 크랙 방지 패턴(CP)을 형성하는 단계와 상기 제1 내지 제10 연결 전극들(CE1, CE2, CE3, CE4, CE5, CE6, CE7, CE8, CE9, CE10)을 형성하는 단계는 동시에 이루어질 수 있고, 상기 크랙 방지 패턴(CP)은 상기 제1 내지 제10 연결 전극들(CE1, CE2, CE3, CE4, CE5, CE6, CE7, CE8, CE9, CE10)과 동일한 물질로 이루어질 수 있다. 따라서, 상기 표시 장치(10)의 제조 방법은 상기 크랙 방지 패턴(CP)을 패터닝 하기 위하여 추가적인 마스크를 필요로 하지 않을 수 있다.
도 7을 참조하면, 상기 표시 장치(10)의 제조 방법은 상기 크랙 방지 패턴(CP)을 형성하는 단계 이후에, 상기 제1 유기 절연층(VIA1)을 형성하는 단계, 상기 제11 및 제12 연결 전극들(CE11, CE12)을 형성하는 단계, 상기 연결 패턴(SDP)을 형성하는 단계, 상기 제2 유기 절연층(VIA2)을 형성하는 단계, 상기 제13 및 제14 연결 전극들(CE13, CE14)을 형성하는 단계, 상기 제3 유기 절연층(VIA3)을 형성하는 단계, 상기 제4 유기 절연층(VIA4)을 형성하는 단계, 상기 제1 및 제2 하부 전극들(ADE1, ADE2)을 형성하는 단계, 상기 화소 정의막(PDL)을 형성하는 단계, 상기 제1 및 제2 발광층들(EL1, EL2)을 형성하는 단계, 및 상기 상부 전극(CTE)을 형성하는 단계를 포함할 수 있다. 예를 들어, 상기 제11 및 제12 연결 전극들(CE11, CE12)을 형성하는 단계와 상기 연결 패턴(SDP)을 형성하는 단계는 동시에 이루어질 수 있고, 상기 제11 및 제12 연결 전극들(CE11, CE12)과 상기 연결 패턴(SDP)은 동일한 물질로 이루어질 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 표시 장치 PA1 : 제1 화소 영역
PA2 : 제2 화소 영역 VA : 밸리 영역
DA : 표시 영역 CP : 크랙 방지 패턴
BP : 기판 PI1 : 제1 유기막
PI2 : 제2 유기막 BRR1 : 제1 배리어막
BRR2 : 제2 배리어막 BF : 버퍼층
ILD : 제1 절연층 VIA : 제2 절연층
PH : 관통홀 CE1 : 제1 연결 전극
ILD1, ILD2, ILD3 : 제1 내지 제3 무기 절연층
VIA1, VIA2, VIA3, VIA4 : 제1 내지 제4 유기 절연층
ACT1 : 제1 액티브 패턴 ACT2 : 제2 액티브 패턴
GAT1 : 제1 게이트 전극들 GAT2 : 제2 게이트 전극들
GAT3 : 제3 게이트 전극 GAT4 : 제4 게이트 전극
SDP : 연결 패턴 ADE1 : 제1 하부 전극
ADE2 : 제2 하부 전극 EL1 : 제1 발광층
EL2 : 제2 발광층 CTE : 상부 전극
PDL : 화소 정의막

Claims (20)

  1. 제1 화소 영역, 상기 제1 화소 영역과 이격하는 제2 화소 영역, 및 상기 제1 화소 영역과 상기 제2 화소 영역의 사이에 배치되는 밸리 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 제1 화소 영역 및 상기 제2 화소 영역과 중첩하는 적어도 하나의 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 제1 절연층을 관통하는 관통홀을 통해 상기 밸리 영역에서 상기 기판과 접촉하는 제2 절연층; 및
    상기 밸리 영역과 중첩하며, 상기 제1 절연층과 상기 제2 절연층의 사이에 배치되는 크랙 방지 패턴을 포함하고,
    상기 관통홀은 상기 제1 절연층의 측면을 노출시키며, 상기 크랙 방지 패턴은 상기 측면을 커버하는 것을 특징으로 하는 표시 장치.
  2. 제1 항에 있어서, 상기 크랙 방지 패턴의 모듈러스는 상기 제1 절연층의 모듈러스보다 큰 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서, 상기 크랙 방지 패턴은 금속을 포함하는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서, 상기 크랙 방지 패턴은 몰리브데늄(Mo)을 포함하는 것을 특징으로 하는 표시 장치.
  5. 제3 항에 있어서, 상기 크랙 방지 패턴은 전기적으로 플로팅되는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서, 상기 크랙 방지 패턴은 상기 제1 절연층의 상면을 더 커버하는 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서, 상기 제1 절연층은 제1 무기 절연층, 상기 제1 무기 절연층 상에 배치되는 제2 무기 절연층, 및 상기 제2 무기 절연층 상에 배치되는 제3 무기 절연층을 포함하고,
    상기 기판과 상기 제1 무기 절연층의 사이에 배치되고, 상기 제1 화소 영역과 중첩하는 액티브 패턴;
    상기 제1 무기 절연층과 상기 제2 무기 절연층의 사이에 배치되고, 상기 액티브 패턴과 중첩하는 복수의 게이트 전극들; 및
    상기 제3 무기 절연층 상에 배치되는 연결 전극을 더 포함하며,
    상기 크랙 방지 패턴은 상기 연결 전극과 동일한 물질을 포함하는 것을 특징으로 하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 절연층 상에 배치되고, 상기 밸리 영역과 중첩하며, 상기 게이트 전극들 중 어느 하나와 전기적으로 연결되는 연결 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서, 상기 기판은
    제1 유기막;
    상기 제1 유기막 상에 배치되는 제1 배리어막;
    상기 제1 배리어막 상에 배치되는 제2 유기막;
    상기 제2 유기막 상에 배치되는 제2 배리어막; 및
    상기 제2 배리어막 상에 배치되는 버퍼층을 포함하며,
    상기 관통홀은 상기 버퍼층의 일부를 더 관통하는 것을 특징으로 하는 표시 장치.
  10. 매트릭스 형태로 배열되는 복수의 화소 영역들 및 상기 화소 영역들 각각을 둘러싸는 밸리 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 화소 영역들과 중첩하는 적어도 하나의 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 제1 절연층을 관통하는 관통홀을 통해 상기 밸리 영역에서 상기 기판과 접촉하는 제2 절연층; 및
    상기 밸리 영역과 중첩하며, 상기 제1 절연층과 상기 제2 절연층의 사이에 배치되는 크랙 방지 패턴을 포함하고,
    상기 관통홀은 상기 제1 절연층의 측면을 노출시키며, 상기 크랙 방지 패턴은 상기 측면을 커버하는 것을 특징으로 하는 표시 장치.
  11. 제10 항에 있어서, 상기 크랙 방지 패턴의 모듈러스는 상기 제1 절연층의 모듈러스보다 큰 것을 특징으로 하는 표시 장치.
  12. 제10 항에 있어서, 상기 크랙 방지 패턴은 금속을 포함하는 것을 특징으로 하는 표시 장치.
  13. 제12 항에 있어서, 상기 크랙 방지 패턴은 몰리브데늄(Mo)을 포함하는 것을 특징으로 하는 표시 장치.
  14. 제12 항에 있어서, 상기 크랙 방지 패턴은 전기적으로 플로팅되는 것을 특징으로 하는 표시 장치.
  15. 제10 항에 있어서, 상기 크랙 방지 패턴은 상기 제1 절연층의 상면을 더 커버하는 것을 특징으로 하는 표시 장치.
  16. 제10 항에 있어서, 상기 제1 절연층은 제1 무기 절연층, 상기 제1 무기 절연층 상에 배치되는 제2 무기 절연층, 및 상기 제2 무기 절연층 상에 배치되는 제3 무기 절연층을 포함하고,
    상기 기판과 상기 제1 무기 절연층의 사이에 배치되고, 상기 제1 화소 영역과 중첩하는 액티브 패턴;
    상기 제1 무기 절연층과 상기 제2 무기 절연층의 사이에 배치되고, 상기 액티브 패턴과 중첩하는 복수의 게이트 전극들; 및
    상기 제3 무기 절연층 상에 배치되는 연결 전극을 더 포함하며,
    상기 크랙 방지 패턴은 상기 연결 전극과 동일한 물질을 포함하는 것을 특징으로 하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 절연층 상에 배치되고, 상기 밸리 영역과 중첩하며, 상기 게이트 전극들 중 어느 하나와 전기적으로 연결되는 연결 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  18. 제10 항에 있어서, 상기 기판은
    제1 유기막;
    상기 제1 유기막 상에 배치되는 제1 배리어막;
    상기 제1 배리어막 상에 배치되는 제2 유기막;
    상기 제2 유기막 상에 배치되는 제2 배리어막; 및
    상기 제2 배리어막 상에 배치되는 버퍼층을 포함하며,
    상기 관통홀은 상기 버퍼층의 일부를 더 관통하는 것을 특징으로 하는 표시 장치.
  19. 제1 화소 영역, 상기 제1 화소 영역과 이격하는 제2 화소 영역, 및 상기 제1 화소 영역과 상기 제2 화소 영역의 사이에 배치되는 밸리 영역을 포함하는 기판을 형성하는 단계;
    상기 기판 상에 상기 제1 화소 영역 및 상기 제2 화소 영역과 중첩하는 적어도 하나의 제1 절연층을 형성하는 단계;
    상기 밸리 영역과 중첩하며 상기 제1 절연층을 관통하는 관통홀을 형성하는 단계;
    상기 관통홀의 내부에 크랙 방지 패턴을 형성하는 단계; 및
    상기 제1 절연층 상에 상기 관통홀을 통해 상기 밸리 영역에서 상기 기판과 접촉하는 제2 절연층을 형성하는 단계를 포함하고,
    상기 관통홀은 상기 제1 절연층의 측면을 노출시키며, 상기 크랙 방지 패턴은 상기 측면을 커버하는 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서, 상기 관통홀의 내부에 상기 크랙 방지 패턴을 형성하는 단계는
    상기 제1 절연층 상에 연결 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
KR1020200129938A 2020-10-08 2020-10-08 표시 장치 및 이의 제조 방법 KR20220047419A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200129938A KR20220047419A (ko) 2020-10-08 2020-10-08 표시 장치 및 이의 제조 방법
US17/319,263 US11758773B2 (en) 2020-10-08 2021-05-13 Display device having crack prevention pattern
CN202110685910.8A CN114300506A (zh) 2020-10-08 2021-06-21 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200129938A KR20220047419A (ko) 2020-10-08 2020-10-08 표시 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20220047419A true KR20220047419A (ko) 2022-04-18

Family

ID=80964298

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200129938A KR20220047419A (ko) 2020-10-08 2020-10-08 표시 장치 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US11758773B2 (ko)
KR (1) KR20220047419A (ko)
CN (1) CN114300506A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220047419A (ko) * 2020-10-08 2022-04-18 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW468283B (en) 1999-10-12 2001-12-11 Semiconductor Energy Lab EL display device and a method of manufacturing the same
KR20090046993A (ko) * 2007-11-07 2009-05-12 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
KR101934864B1 (ko) * 2012-05-30 2019-03-18 삼성전자주식회사 관통 실리콘 비아 구조물 및 그 제조 방법, 이를 포함하는 이미지 센서 및 그 제조 방법
KR102105485B1 (ko) * 2012-11-23 2020-04-29 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101462761B1 (ko) * 2013-02-13 2014-11-20 삼성전기주식회사 다층 세라믹 소자 및 그 제조 방법
KR102166272B1 (ko) * 2013-05-23 2020-10-16 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법
KR102517446B1 (ko) * 2015-12-02 2023-04-04 엘지디스플레이 주식회사 표시장치 및 그 제조방법
US20170213872A1 (en) * 2016-01-27 2017-07-27 Semiconductor Energy Laboratory Co., Ltd. Display device
CN105866865A (zh) * 2016-05-27 2016-08-17 京东方科技集团股份有限公司 一种显示面板、显示装置
KR102636736B1 (ko) * 2016-09-08 2024-02-15 삼성디스플레이 주식회사 표시 장치
KR20180085398A (ko) * 2017-01-18 2018-07-27 삼성디스플레이 주식회사 플렉서블 표시 장치 및 이의 제조 방법
KR102635542B1 (ko) * 2018-07-06 2024-02-13 삼성디스플레이 주식회사 디스플레이 장치
KR20200073549A (ko) 2018-12-14 2020-06-24 엘지디스플레이 주식회사 표시 장치
KR20200073543A (ko) 2018-12-14 2020-06-24 엘지디스플레이 주식회사 표시 장치
KR102666870B1 (ko) * 2019-02-22 2024-05-21 삼성디스플레이 주식회사 표시장치
KR20210001676A (ko) * 2019-06-28 2021-01-06 엘지디스플레이 주식회사 봉지 부재 상에 위치하는 터치 전극을 포함하는 디스플레이 장치
KR20220047419A (ko) * 2020-10-08 2022-04-18 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
US20220115476A1 (en) 2022-04-14
US11758773B2 (en) 2023-09-12
CN114300506A (zh) 2022-04-08

Similar Documents

Publication Publication Date Title
US11825713B2 (en) Display device
KR102638258B1 (ko) 스트레쳐블 표시장치
US8942000B2 (en) Lead line structure and display panel having the same
US10497761B2 (en) Display device having a projection provided on the inorganic film
KR20150101002A (ko) 표시장치
US20180239182A1 (en) Display device
KR20110064970A (ko) 표시 장치 및 그의 제조 방법
KR20220047419A (ko) 표시 장치 및 이의 제조 방법
CN117501838A (zh) 显示装置
CN112119498B (zh) 制造阵列基板的方法、阵列基板、显示设备
CN114765198A (zh) 拼接式显示器和制造拼接式显示器的方法
CN114188364A (zh) 拼接显示装置
EP3679422B1 (en) Display substrate and display apparatus
CN114008790A (zh) 显示设备
US20240284729A1 (en) Array substrate, display apparatus, and method of fabricating array substrate
CN219658710U (zh) 显示装置
US20240054940A1 (en) Display device
US20240206250A1 (en) Array substrate and display apparatus
US20240196674A1 (en) Display device and manufacturing method of the same
JP2010072110A (ja) 液晶表示パネル
KR102178473B1 (ko) 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20230100955A (ko) 표시 패널
KR20230160419A (ko) 표시 장치
KR102178472B1 (ko) 박막 트랜지스터 기판 및 이를 이용한 표시장치
TW202242513A (zh) 顯示裝置