KR20220044401A - 자기 메모리 소자 및 자기 메모리 장치 - Google Patents

자기 메모리 소자 및 자기 메모리 장치 Download PDF

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요시아키 소노베
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삼성전자주식회사
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Abstract

자기 메모리 소자가 제공된다. 자기 메모리 소자는 스핀 궤도 토크를 생성하는 SOT 발생원, 및 일단이 상기 SOT 발생원의 주면(主面)과 접촉하는 자성 세선을 포함하고, 상기 SOT 발생원에 의해 생성되는 스핀 궤도 토크의 방향과, 상기 자성 세선이 연장되는 방향이 수직이며, 상기 자성 세선 내의 자구(magnetic domain)와 상기 자성 세선이 연장되는 방향이 평행할 수 있다.

Description

자기 메모리 소자 및 자기 메모리 장치 {Magnetic memory device and magnetic memory apparatus}
본 개시는 자기 메모리 소자 및 자기 메모리 장치에 관한 것이다.
NAND 플래시 메모리(Flash memory)로 대표되는 대용량 불휘발성 메모리는 3차원화의 기술 개발로 인해, 기록 용량이 증가되고 있다. 그러나, 반도체 메모리는 메모리 셀 내의 전하의 유무에 의해 정보를 기록하기 때문에, 물리적으로 전자를 이동시키는 시간이 필요하다.
한편, 자기 메모리는 본질적으로 수십 피코초(picosecond) 이내의 단시간의 기록이 실현 가능하다. 순수한 기록 시간으로 한정하면, 자기 메모리는 반도체 메모리에 비해 10~20배 고속이다. 또한, 근래, 자기 재료를 수백 나노미터의 직선 형태로 가공한, 자성 세선(細線)으로 불리는 1차원적인 구조에서, 전류를 인가하는 것에 의한 자벽의 구동 현상(자벽 전류 구동 현상)이 발견되었다. 그리고, 이 현상을 이용하여 전기적으로 자화(磁化) 정보에 액세스하는 것이 시도되게 되었다.
또한, 레이스 트랙 메모리란 자성 세선을 수직 방향으로 연장시킨 U자형의 3차원 구조를 가진 독창적인 메모리이다. 이 메모리에서는 기록 헤드로 자성 세선 내에 자구를 생성시키고, 펄스 전류를 좌우 방향으로 인가하여 정보를 판독 헤드로 이동시킨다. 읽고 싶은 정보가 단부에 있는 경우는 다소 시간이 걸리지만 랜덤 액세스의 기능도 구현될 수 있다. 데이터의 판독은 MTJ 소자에 의해 수행된다.
본 개시가 해결하고자 하는 과제는 고밀도, 대용량, 및 고신뢰성의 자기 메모리 소자 및 자기 메모리 장치를 제공하는 것이다.
본 개시의 일 실시예에 따른 자기 메모리 소자는 스핀 궤도 토크를 생성하는 SOT 발생원, 및 일단이 상기 SOT 발생원의 주면(主面)과 접촉하는 자성 세선을 포함하고, 상기 SOT 발생원에 의해 생성되는 스핀 궤도 토크의 방향과, 상기 자성 세선이 연장되는 방향이 수직이며, 상기 자성 세선 내의 자구(magnetic domain)와 상기 자성 세선이 연장되는 방향이 평행할 수 있다.
본 개시의 일 실시예에 따른 자기 메모리 장치는 수평 방향으로 연장되는 SOT 발생원, 상기 SOT 발생원의 양단에 각각 위치한 제1 전극 및 제2 전극, 상기 SOT 발생원 상에서 상기 수평 방향에 수직한 수직 방향으로 연장되는 자성 세선, 상기 자성 세선의 상단 상의 절연 층 또는 비자성 금속 층, 상기 절연 층 또는 상기 비자성 금속 층 상의 고정층, 상기 고정층 상의 제3 전극, 및 상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극에 전기적으로 연결된 컨트롤러를 포함할 수 있다.
본 개시의 일 실시예에 따른 자기 메모리 장치는 스핀 궤도 토크를 생성하는 SOT 발생원, 상기 SOT 발생원 상의 자성 세선, 상기 스핀 궤도 토크의 방향에 수직인 방향으로 상기 SOT 발생원에 전류를 흘리는, 제1 전극 및 제2 전극, 상기 자성 세선에 상기 자성 세선이 연장되는 방향에 평행한 방향으로 전류를 흘리는 제3 전극, 및 상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극에 연결되는 컨트롤러를 포함할 수 있다.
본 개시에 따르면, 고밀도, 대용량, 및 고신뢰성의 자기 메모리 소자 및 자기 메모리 장치가 제공될 수 있다
도 1은 본 개시의 일 실시예에 따른 자기 메모리 장치의 도면이다.
도 2는 본 개시의 일 실시예에 따른 자기 메모리 장치의 동작을 설명하는 도면이다.
도 3은 본 개시의 일 실시예에 따른 자기 메모리 장치의 동작을 설명하는 도면이다.
도 4는 본 개시의 일 실시예에 따른 자기 메모리 장치의 동작을 설명하는 도면이다.
도 5는 본 개시의 일 실시예에 따른 자기 메모리 장치의 동작을 설명하는 도면이다.
도 6은 본 개시의 일 실시예에 따른 자기 메모리 장치의 동작을 설명하는 도면이다.
도 7은 본 개시의 일 실시예에 따른 자기 메모리 장치의 동작을 설명하는 도면이다.
도 8은 LLG를 이용한 계산 결과의 일 예를 나타내는 도면이다.
도 9는 LLG를 이용한 계산 결과의 일 예를 나타내는 도면이다.
도 10은 LLG를 이용한 계산 결과의 일 예를 나타내는 도면이다.
도 11은 LLG를 이용한 계산 결과의 일 예를 나타내는 도면이다.
도 12는 LLG를 이용한 계산 결과의 일 예를 나타내는 도면이다.
도 13은 LLG를 이용한 계산 결과의 일 예를 나타내는 도면이다.
도 14는 LLG를 이용한 계산 결과의 일 예를 나타내는 도면이다.
이하, 도면을 참조하여 본 발명의 실시예들에 대한 설명이 제공된다. 도 1은, 본 개시의 일 실시예에 따른 자기 메모리 장치(100)의 도면이다. 도 1에서는, 자기 메모리 소자(101)의 구조가 사시도로서 표현되고, 자기 메모리 소자와 접속하는 회로개 개략도로서 표현된다.
도 1을 참조하면, 자기 메모리 장치(100)는, 자기 메모리 소자(101)와, 컨트롤러(102)를 구비한다. 자기 메모리 소자(101)는, SOT 발생원(111), 제1 전극(112), 제2 전극(113), 자성 세선(114), 절연층(115), 고정층(116), 및 제3 전극(117)을 구비한다. 도 1에 도시된 바와 같이, SOT 발생원(111), 자성 세선(114), 절연층(115) 및 고정층(116)은, 차례로 적층되어 있다.
SOT 발생원(111)은, 스핀 궤도 토크(spin orbit torque, SOT)를 생성하는 전극이다. SOT 발생원(111)의 주면(主面)에 대략 수직 방향으로 자성 세선(114)이 접촉한다. 또한, SOT 발생원(111)은, 주면에 대략 수직 방향으로 스핀 궤도 토크를 생성한다. 그리고, SOT 발생원(111)은, 자성 세선(114) 하부(114b)에 스핀 궤도 토크를 생성한다. SOT 발생원(111)으로부터 자성 세선(114) 하부(114b)에 생성한 스핀 궤도 토크와 자성 세선(114)을 흐르는 전류로 자성 세선(114)에 기록된 자화의 방향들이, 기억하는 정보가 된다. 도 1에서는, 스핀 궤도 토크의 방향이 Y축 방향이며, 그에 의해 자성 세선(114) 하부(114b)의 자화의 방향이 변화한다. 즉 SOT 발생원(111)에 의해 발생하는 스핀 궤도 토크의 방향과 자성 세선(114)에 기록되는 자화의 방향은 수직이며, 자화의 방향과 자성 세선(114)이 연장되는 방향이 평행이다. 또한, 도 1에서, 자성 세선(114)의 하부(114b)가 자성 세선(114)과 다른 지름으로 기재되어 있지만, 하부(114b)의 지름은, 자성 세선(114)과 달라도 되고, 같아도 된다.
구체적으로는, SOT 발생원(111)은, 제1 전극(112)과 제2 전극(113) 사이에 전류를 흘림으로써 스핀 궤도 토크를 발생시킬 수 있다. SOT 발생원(111)은, 일반적으로는 비자성 금속이다. 예를 들어, SOT 발생원(111)은, 토폴로지컬(topological) 절연체를 포함해도 된다. 토폴로지컬 절연체는, 물질의 내부는 절연체이면서, 표면은 전기를 통한다는 물질이다. 예를 들어, 토폴로지컬 절연체는, 반금속 비스머스(bismuth) 및 비스머스 화합물이 있다. 특히 BiTeSb 또는 BiSb가 토폴로지컬 절연체로서 매우 적합하다. 또한, 토폴로지컬 절연체는, 조성을 변화시킴으로써 내부가 도전성을 갖도록 해도 된다. 또한, SOT 발생원(111)은, Rh, Pt, W 및 Ta 중 적어도 하나의 금속을 포함하도록 해도 된다.
또한, SOT 발생원(111)은, 강자성체 NiFe나 CoFeB 등의 자성 재료와 Ti의 조합으로도 가능하다.(S. C. Baek et al., Nat. Mater. 17(2018) 509)
제1 전극(112)은, SOT 발생원(111)의 일단에 접촉하는 전극이다. 제2 전극(113)은, SOT 발생원(111)의 타단에 접촉하는 전극이다. 또한 제1 전극(112) 및 제2 전극(113)은 컨트롤러(102)와 전기 배선으로 연결되어 있다.
자성 세선(114)은, 자기 이방성을 가진 자성체이다. 자성 세선(114)의 일단은 SOT 발생원(111)에 접촉하고, 자성 센선(114)의 타단은 절연층(115)에 접촉한다. 도 1에서는, 자성 세선(114)은 Z축 방향으로 연장되는 세선이다. 즉, 자성 세선(114)의 연장 방향은, SOT 발생원(111)에 의해 생성되는 스핀 궤도 토크의 방향과 수직이며, 자화의 방향과 평행이다.
또한 자성 세선(114)은, 필러(Pillar)형 자성 세선이 바람직하다. 또한 자성 세선(114)은, 강자성 금속을 포함할 수 있다. 자성 세선(114)은, 홀쭉한 형상의 자성체로 형성된 자성 세선이다. 그리고 자성 세선(114) 내에 전류가 흐르며, 자벽(일정한 자화 방향을 향한 구간의 경계)이 이동하는 자벽 이동형 메모리로서 기능한다. 구체적으로는, 전류를 자성 세선(114) 내로 흘려서, 스핀 트랜스퍼 토크(STT)를 발생시킨다. 또한, 자성 세선(114) 단부 하에 배치된 SOT 발생원(111)에 전류를 흘려서, SOT를 자성 세선(114) 하부(114b)에 발생시킨다. 이 STT와 SOT의 병용에 의해 자성 세선(114) 내에 자벽이나 자구를 기록한다.
예를 들어, 자성 세선(114)은, Co/Ni 다층막, CoNi계 합금, Co/Pd 다층막, CoPd 합금, Co/Pt 다층막, CoPt 합금, Tb/FeCo 다층막, TbFeCo 합금, CoFe 합금, CoFeB 합금, Fe/Ni 다층막 또는 FeNi 합금을 포함할 수 있다.
자성 세선(114)은, 다양한 형상을 취할 수 있다. 도 1에 도시된 자성 세선(114)은, 홀쭉한 형상의 자성체로 형성된 자성 세선이며, 일직선(여기서는, Z축) 상에 연장된다. 자성 세선(114)의 단면은, 다양한 단면 형상을 취할 수 있다. 예를 들어, 자성 세선(114)의 단면은, 원형 형상이나 사각형상을 가질 수 있다.
절연층(115)의 일단은 자성 세선(114)과 구조적으로 접촉한다. 또한, 절연층(115)은, 비자성 절연체이다. 예를 들어, 절연층(115)은, 절연 물질을 주성분으로 하는 층이다. 절연층(115)은, MgO 등의 절연막으로 구성되어 있다. 또한, 절연층(115)을 구성하는 재료로는, NaCl 구조를 가진 산화물이 가능하다. 또한, 절연층(115)을 구성하는 재료로는 전술한 MgO 외에, CaO, SrO, TiO, VO, NbO 등이 가능하나, 절연층(115)으로서의 기능에 지장을 주지 않는 한, 특별히 한정되는 것은 아니다. 그 재료로서, 예를 들어, 스피넬(spinel)형 MgAl2O4 등도 이용 가능하다. 도 1의 실시예에서는, 자성 세선(114), 절연층(115) 및 고정층(116)이 TMR 소자를 구성하고 있지만, 대안적으로, 절연층(115) 대신에 Cu 등의 금속을 이용하여 GMR 소자가 구성될 수 있다.
고정층(116)은, 수직 자기 이방성을 가진 강자성체이다. 즉 고정층(116)은, 자성 세선(114)의 연장 방향과 평행한 자기 이방성을 가진 층이다. 또한 고정층(116)의 일단은 절연층(115)과 구조적으로 접촉한다. 또한, 고정층(116)의 타단은 제3 전극(117)과 접촉한다. 고정층(116)은, 자화의 방향이 고정된 강자성 금속층이다. 예를 들어, 고정층(116)은, CoFeB, CoFe 등의 Fe계 재료, Co/Pt 다층막, 또는 이들의 조합을 포함할 수 있다. 이러한 자성 세선(114), 절연층(115) 및 고정층(116)은 TMR 소자를 구성한다.
제3 전극(117)은, 고정층(116)에 접촉하는 전극이다. 또한 제3 전극(117)은 컨트롤러(102)와 전기 배선으로 연결되어 있다.
컨트롤러(102)는, 자기 메모리 소자(101)에의 정보의 기록, 및 판독을 수행한다. 또한, 컨트롤러(102)는, 자성 세선(114) 내의 정보의 이동을 행한다. 이러한 동작들은, 컨트롤러(102)가 제1 전극(112), 제2 전극(113) 및 제3 전극(117) 사이에 전압을 인가하거나 전류를 흘림으로써 실현된다.
컨트롤러(102)는, 기록하는 정보에 따라 제1 전극(112)과 제2 전극(113)의 사이에 흘리는 전류의 방향을 바꾼다. 예를 들어, 2진수의(binary) 0을 자기 메모리 소자(101)에 기록하는 경우, 컨트롤러(102)는, 제1 전극(112)에서 제2 전극(113)으로 전류를 흘린다. 또한 2진수의 1을 자기 메모리 소자(101)에 기록하는 경우, 컨트롤러(102)는, 제2 전극(113)에서 제1 전극(112)으로 전류를 흘린다. 대안적으로, 2진수의 1을 자기 메모리 소자(101)에 기록하는 경우, 컨트롤러(102)는, 제1 전극(112)에서 제2 전극(113)으로 전류를 흘린다. 또한 2진수의 0을 자기 메모리 소자(101)에 기록하는 경우, 컨트롤러(102)는, 제2 전극(113)에서 제1 전극(112)으로 전류를 흘린다.
또한 컨트롤러(102)는, 제1 전극(112)과 제3 전극(117) 사이에 일정한 전압을 인가하고, 제3 전극(117)과 제1 전극(112) 사이에 흐르는 전류값을 측정하여, 자성 세선(114)의 자화의 방향(즉 기록된 정보의 값)을 판독한다.
또한, 컨트롤러(102)는, 제1 전극(112)과 제3 전극(117) 사이에 일정한 전류(감지 전류)를 흘리고, 제1 전극(112)과 제3 전극(117) 사이의 전압(전위차)을 측정함으로써, 자성 세선(114)의 자화의 방향(즉 기록된 정보의 값)을 판독할 수 있다.
도 2 내지 도 6은 본 개시의 일 실시예에 따른 자기 메모리 장치의 동작을 설명하는 도면들이다.
도 2를 참조하면, 첫번째 비트의 정보 기록 개시가 설명된다. 도 2에서, 컨트롤러(102)가, 제1 전극(112)과 제2 전극(113) 사이에, 첫번째 비트의 정보에 대응하는 방향의 전류(J2)를 흘림으로써, SOT 발생원(111)으로부터 자성 세선(114) 하부(114b)에 Y축 방향의 스핀 궤도 토크가 생성된다. 도 2의 예에서는, 제2 전극(113)으로부터 제1 전극(112)으로 전류(J2)가 흐르고, 자벽이 자성 세선(114) 하부(114b)에 생성되어 있다.
또한, 컨트롤러(102)가, 제3 전극(117)으로부터 제1 전극(112)으로 전류(J1)를 흘림으로써, 생성된 자벽이 자성 세선(114)을 따라 상방으로 이동한다. 도 3을 참조하면, 첫번째 비트의 정보의 기록이 완료된 상태가 도시된다. 도 3에 도시된 바와 같이, 하방의 자화(M1)가 자성 세선(114)에 1비트에 해당하는 길이로 기록되어 있다.
다음에, 도 4를 참조하면, 두번째 비트의 정보 기록 개시가 설명된다. 도 4에서, 컨트롤러(102)가, 제1 전극(112)과 제2 전극(113) 사이에, 두번째 비트의 정보에 대응하는 방향의 전류(J2)를 흘림으로써, SOT 발생원(111)으로부터 자성 세선(114) 하부(114b)에 스핀 궤도 토크가 생성된다. 도 4에서는 제1 전극(112)으로부터 제2 전극(113)으로 전류(J2)가 흐르고, 상기 도 2의 설명과는 반대 방향의 스핀 궤도 토크가 생성되어, 자벽이 자성 세선(114) 하부(114b)에 생성되어 있다.
또한, 컨트롤러(102)가, 제3 전극(117)으로부터 제1 전극(112)으로 전류(J1)를 흘림으로써, 첫번째 비트의 정보에 대응하는 자화(M1)가 제3 전극(117) 측으로 이동함과 아울러, 자성 세선(114)의 하부(114b)에서 생성된 자벽이 자성 세선(114)로 이동한다. 도 5를 참조하면, 첫번째 비트째의 하방의 자화(M1)가 자성 세선(114) 내에서 제3 전극(117)을 향해 이동함과 아울러, 두번째 비트의 상향의 자화(M2)가 자성 세선(114) 내로 이동하고 있다.
도 6을 참조하면, 두번째 비트의 정보의 기록이 완료된 상태가 도시된다. 도 6에 도시된 바와 같이, 상방의 자화(M2)가 자성 세선(114)에 1비트에 해당하는 길이로 기록되어 있다.
도 7은 본 개시의 일 실시예에 따른 자기 메모리 장치의 동작을 설명하는 도면이다.
도 7을 참조하면, 컨트롤러(102)는, 제1 전극(112)과 제3 전극(117) 사이에 일정한 전압을 인가하고, 제3 전극(117)과 제1 전극(112) 사이에 흐르는 전류값(J3)을 측정함으로써, 자성 세선(114)의 상단의 자화의 방향(즉 자성 세선(114)의 가장 위쪽(115측)에 기록된 정보의 값)을 판독한다.
대안적으로, 컨트롤러(102)는, 제1 전극(112)과 제3 전극(117) 사이에 일정한 전류를 흘리고, 제1 전극(112)과 제3 전극(117) 사이의 전압(전위차)을 측정함으로써, 자성 세선(114)의 상단의 자화의 방향(즉 자성 세선(114)의 가장 위쪽(115측)에 기록된 정보의 값)을 판독할 수 있다.
또한, 컨트롤러(102)는, 일정한 전류로 자성 세선(114)의 자화를 상방향으로 움직이고, 위에서 두 번째 정보를 가장 위로 움직임으로써, 두 번째 정보를 판독한다. 이와 같이 세 번째, 네 번째 정보를 순차적으로 판독할 수 있다.
또, 판독할 때, 컨트롤러(102)는, 제1 전극(112)과 제2 전극(113) 사이에 전류를 흘리지 않는다(또는 전압을 인가하지 않는다).
이와 같이, 자기 메모리 장치(100)는, STT와 SOT를 병용하여, 자벽(일정한 자화 방향을 향한 구간의 경계)을 이동시킨다. 그리고 자성 세선(114)이 자벽 이동형 메모리로서 기능한다.
다음에, 본 발명의 자기 디바이스(device)의 기록 용량이 차세대 VNAND와 동등 이상의 가능성에 관해 조사했다. 란다우-리프시츠-길버트(Landau-Lifshitz-Gilbert) 방정식에 기초한 마이크로 마그네틱스 시뮬레이션(LLG)에서, 자기 세선의 길이는 200nm, 자기 세선의 폭은 10nm로 설정되었고, 10비트의 정보를 자화한 스트라이프 형태의 자구 구조를 초기 상태로 작성했다. 자기 파라미터를, 포화 자화(Ms): 300kA/m, 교환 스티프니스(stiffness) 정수: 1.0pJ/m, 수직 자기 이방성: 100kJ/m3, DMI 정수 0.015mJ/m2로서 마이크로 마그네틱스 시뮬레이션을 행한 결과, 초기 상태의 비트 수를 유지한 채 상태가 안정되었다. 따라서, 길이 10μm의 자기 세선에 500bit의 정보가 기억 가능하다. 이 기억 용량 높이 10μm, 직경 150nm, 96층의 VNAND의 기록 용량의 1~2배에 필적한다.
또한, 도 1에 나타내는 자기 메모리 소자(101)의 동작에 관해 퍼멀로이(Permalloy)(FeNi 합금)를 가정한 LLG를 이용하여, 계산기 실험을 행했다. 그 결과가 도 8 내지 도 14에 도시된다. 도 8 내지 도 14는, LLG를 이용한 계산 결과의 예들을 나타내는 도면들이다.
도 8 내지 도 10을 참조하면, SOT 발생원(111)(도면에서는 생략)에서 생성된 스핀 궤도 토크에 의해, 자성 세선(114)의 하부(114b)의 자화 방향이 변화하고, 자벽이 형성된다. 또한, 도 10 내지 도 11을 참조하면, 자벽이 자성 세선(114) 내에서 수직 방향으로 이동한다. 마찬가지로, 도 12 내지 도 14를 참조하면, 자벽이 자성 세선(114) 내에서 이동한다. 이와 같이, 자성 세선(114)의 하부(114b)로 SOT를 생성하고, 자성 세선(114)으로 전류를 흘림으로써 데이터를 기록하고, 이동할 수 있음을 알 수 있다.
종래의 레이스 트랙 구조, 자성 세선을 이용하면, 데이터 이동을 위한 전극, 데이터의 기록을 위한 기록 세선, 판독을 위한 MTJ 소자 등을 구비할 필요가 있었지만, 본 개시의 실시예에 따른 자기 메모리 장치에 의하면, 3단자 구조에 의해 데이터를 기록하고, 이동시켜서 판독할 수 있다.
또한, 본 개시의 실시예에 따른 자기 메모리 장치에 의하면, SOT 배선, 필라형 자성 세선을 이용함으로써, 정보를 기록하고, 전류로 정보를 이동시켜서, MTJ를 이용하여 정보를 판독하는 시프트 레지스터나, NAND 플래시 메모리로 대표되는 대용량 불휘발성 메모리, 차세대 VNAND 메모리로서의 기능을 가진 고밀도, 대용량, 고신뢰성의 자기 디바이스를 제공할 수 있다.
또, 본 발명은 도 1에 도시된 실시예에 한정된 것이 아니라, 본 개시의 기술적 사상으로부터 멋어나지 않는 범위에서 본 개시에 대한 변경이 이루어질 수 있다. 예를 들어, 도시된 실시예에서, 자성 세선(114), 절연층(115) 및 고정층(116)은 TMR 소자를 구성하나, 절연층(115) 대신에 비자성 금속층을 사용함으로써, GMR가 구성될 수 있다.
또한, 도 1에서, 자성 세선(114, 114b), 절연층(115) 및 고정층(116)이 원통 형상으로 도시되어 있지만, 자성 세선(114, 114b), 절연층(115) 및 고정층(116)은 적층되는 형상이면 무엇이든 가능하다. 예를 들어, 자성 세선(114, 114b), 절연층(115) 및 고정층(116) 각각은 사각 기둥 형상을 가질 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 자기 메모리 장치, 101: 자기 메모리 소자, 102: 컨트롤러, 111: SOT 발생원, 112: 제1 전극, 113: 제2 전극, 114: 자성 세선, 115: 절연층, 116: 고정층, 117: 제3 전극, 114b: 자성 세선(114)의 하부

Claims (20)

  1. 스핀 궤도 토크를 생성하는 SOT 발생원; 및
    일단이 상기 SOT 발생원의 주면(主面)과 접촉하는 자성 세선;을 포함하고,
    상기 SOT 발생원에 의해 생성되는 스핀 궤도 토크의 방향과, 상기 자성 세선이 연장되는 방향이 수직이며, 상기 자성 세선 내의 자구(magnetic domain)와 상기 자성 세선이 연장되는 방향이 평행한 자기 메모리 소자.
  2. 제1 항에 있어서,
    상기 SOT 발생원은 비자성 물질을 포함하는 자기 메모리 소자.
  3. 제1 항에 있어서,
    상기 SOT 발생원은 토폴로지컬(topological) 절연체를 포함하는 자기 메모리 소자.
  4. 제1 항에 있어서,
    상기 SOT 발생원은 강자성 물질을 포함하는 자기 메모리 소자.
  5. 제1 항에 있어서,
    상기 자성 세선은 강자성 금속을 포함하는 자기 메모리 소자.
  6. 제1 항에 있어서,
    상기 자성 세선은 Co/Ni 다층 막, CoNi계 합금, Co/Pd 다층 막, CoPd 합금, Co/Pt 다층 막, CoPt 합금, Tb/FeCo 다층 막, TbFeCo 합금, CoFe 합금, CoFeB 합금, Fe/Ni 다층막 또는 FeNi 합금을 포함하는 자기 메모리 소자.
  7. 제1 항에 있어서,
    상기 스핀 궤도 토크의 방향에 수직인 방향으로 상기 SOT 발생원에 전류를 흘리는, 제1 전극 및 제2 전극; 및
    상기 자성 세선에 상기 자성 세선이 연장되는 방향에 평행한 방향으로 전류를 흘리는 제3 전극을 더 포함하는 자기 메모리 소자.
  8. 제7 항에 있어서,
    상기 자성 세선의 타단 상에 적층된 절연 층; 및
    상기 절연 층과 상기 제3 전극 사이의 고정층을 더 포함하는 자기 메모리 소자.
  9. 제7 항에 있어서,
    상기 자성 세선의 타단 상에 적층된 비자성 금속 층; 및
    상기 비자성 금속 층 상에 적층된 고정층을 더 포함하는 자기 메모리 소자.
  10. 제8 항 또는 제9 항에 있어서,
    상기 고정 층은 수직 자기 이방성을 가지는 자기 메모리 소자.
  11. 수평 방향으로 연장되는 SOT 발생원;
    상기 SOT 발생원의 양단에 각각 위치한 제1 전극 및 제2 전극;
    상기 SOT 발생원 상에서 상기 수평 방향에 수직한 수직 방향으로 연장되는 자성 세선;
    상기 자성 세선의 상단 상의 절연 층 또는 비자성 금속 층;
    상기 절연 층 또는 상기 비자성 금속 층 상의 고정층;
    상기 고정층 상의 제3 전극; 및
    상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극에 전기적으로 연결된 컨트롤러를 포함하는 자기 메모리 장치.
  12. 제11 항에 있어서,
    상기 컨트롤러는 제1 전극과 상기 제2 전극 사이에, 기록하는 정보에 대응하는 방향으로 전류를 흘림으로써 상기 자성 세선(114)의 하부에 자구를 형성하도록 구성되는 자기 메모리 장치.
  13. 제11 항에 있어서,
    상기 컨트롤러는 상기 제1 전극과 상기 제3 전극 사이에 전류를 흘림으로써 상기 자성 세선 내의 자구를 상방으로 이동시키도록 구성되는 자기 메모리 장치.
  14. 제11 항에 있어서,
    상기 컨트롤러는 상기 제1 전극과 상기 제3 전극 사이에 전압을 인가하고, 상기 제3 전극과 상기 제1 전극 사이에 흐르는 전류를 측정함으로써 상기 자성 세선의 상단의 자구의 자화의 방향을 판독하도록 구성되는 자기 메모리 장치.
  15. 제11 항에 있어서,
    상기 컨트롤러는 상기 제1 전극과 상기 제3 전극 사이에 전류를 흘리고,
    상기 제1 전극과 상기 제3 전극 사이의 전압을 측정함으로써 상기 자성 세선의 상단의 자구의 자화의 방향을 판독하도록 구성되는 자기 메모리 장치.
  16. 스핀 궤도 토크를 생성하는 SOT 발생원;
    상기 SOT 발생원 상의 자성 세선;
    상기 스핀 궤도 토크의 방향에 수직인 방향으로 상기 SOT 발생원에 전류를 흘리는, 제1 전극 및 제2 전극;
    상기 자성 세선에 상기 자성 세선이 연장되는 방향에 평행한 방향으로 전류를 흘리는 제3 전극; 및
    상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극에 연결되는 컨트롤러를 포함하는 자기 메모리 장치.
  17. 제16 항에 있어서,
    상기 컨트롤러는 기록 동작 동안 상기 제1 전극과 상기 제2 전극 사이에, 기록하는 정보에 대응하는 방향으로 전류를 흘리도록 구성되는 자기 메모리 장치.
  18. 제16 항에 있어서,
    상기 컨트롤러는 자구 이동 동작 동안 상기 제1 전극과 상기 제3 전극 사이에 전류를 흘리도록 구성되는 자기 메모리 장치.
  19. 제16 항에 있어서,
    상기 컨트롤러는 판독 동작 동안 상기 제1 전극과 상기 제3 전극 사이에 전압을 인가하고, 상기 제3 전극과 상기 제1 전극 사이에 흐르는 전류를 측정하도록 구성되는 자기 메모리 장치.
  20. 제16 항에 있어서,
    상기 컨트롤러는 판독 동작 동안 상기 제1 전극과 상기 제3 전극 사이에 전류를 흘리고, 상기 제1 전극과 상기 제3 전극 사이의 전압을 측정하도록 구성되는 자기 메모리 장치.
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