KR20220044081A - 실리콘-함유 층을 포함한 재료 패터닝 및 반도체 디바이스 제조 방법 - Google Patents

실리콘-함유 층을 포함한 재료 패터닝 및 반도체 디바이스 제조 방법 Download PDF

Info

Publication number
KR20220044081A
KR20220044081A KR1020210066990A KR20210066990A KR20220044081A KR 20220044081 A KR20220044081 A KR 20220044081A KR 1020210066990 A KR1020210066990 A KR 1020210066990A KR 20210066990 A KR20210066990 A KR 20210066990A KR 20220044081 A KR20220044081 A KR 20220044081A
Authority
KR
South Korea
Prior art keywords
layer
silicon
patterning
depositing
patterned
Prior art date
Application number
KR1020210066990A
Other languages
English (en)
Other versions
KR102628731B1 (ko
Inventor
쯔-핑 텅
춘-카이 첸
쯔-리앙 리
이-니엔 수
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220044081A publication Critical patent/KR20220044081A/ko
Application granted granted Critical
Publication of KR102628731B1 publication Critical patent/KR102628731B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

하나의 예시적인 양상에서, 본 개시는 리소그래피 패터닝 방법에 관한 것이다. 상기 방법은, 기판을 제공하는 단계 및 상기 기판 위에 타겟 층을 형성하는 단계를 포함한다. 유기 조성을 갖는 제1 층을 퇴적하는 단계; 50 원자 퍼센트 이상의 실리콘을 포함하는 제2 층을 퇴적하는 단계; 및 상기 제2 층 상에 감광성 층을 퇴적하는 단계에 의해 패터닝 층이 형성된다. 일부 구현에서, 상기 제2 층은 ALD, CVD 또는 PVD 프로세스에 의해 퇴적된다.

Description

실리콘-함유 층을 포함한 재료 패터닝 및 반도체 디바이스 제조 방법 {PATTERNING MATERIAL INCLUDING SILICON-CONTAINING LAYER AND METHOD FOR SEMICONDUCTOR DEVICE FABRICATION}
우선권
본 출원은 2020년 9월 30일 출원된 미국 가출원 번호 제63/085,519호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 겪어왔다. IC 재료 및 설계에 있어서의 기술 발전은 IC 세대를 만들어냈는데, 각 세대는 이전 세대보다 더 작고 보다 복잡한 회로를 갖는다. IC 진화 동안, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스들의 수)는 전반적으로 증가한 반면에, 기하학적 크기(즉, 제조 프로세스를 사용하여 만들어질 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 전반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 스케일링 다운은 IC 프로세싱 및 제조의 복잡도도 증가시켰다.
반도체 제조 프로세스가 더 작은 프로세스 윈도우를 요구함에 따라, 디바이스의 요소들 사이에 요구되는 간격(즉, 피치)이 감소하고 종래의 광학 마스크 및 포토리소그래피 장비를 사용하여 달성하기가 점점 더 어려워지고 있다. 포토리소그래피 툴의 발전은 스케일링 다운된 프로세스를 충족시키도록 도울 수 있다. 예를 들어, EUV(extreme ultraviolet) 리소그래피 및 침지 리소그래피는 더 작은 디바이스의 임계 치수(CD; critical dimension) 요건을 지원하도록 이용되어 왔다. 또한, 패터닝 방법 자체가 원하는 CD의 특징부(feature)의 형성을 리소그래피 장비 자체 능력의 것 아래로 유도하도록 개발되었다. 리소그래피 장비 및 패터닝은 많은 점에서 적합하였지만, 부가의 발전이 바람직하다.
하나의 예시적인 양상에서, 본 개시는 리소그래피 패터닝 방법에 관한 것이다. 상기 방법은, 기판을 제공하는 단계 및 상기 기판 위에 타겟 층을 형성하는 단계를 포함한다. 유기 조성을 갖는 제1 층을 퇴적하는 단계; 50 원자 퍼센트 이상의 실리콘을 포함하는 제2 층을 퇴적하는 단계; 및 상기 제2 층 상에 감광성 층을 퇴적하는 단계에 의해 패터닝 층이 형성된다. 일부 구현에서, 상기 제2 층은 ALD, CVD 또는 PVD 프로세스에 의해 퇴적된다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않고 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 본 개시의 다양한 양상에 따른 리소그래피 패터닝 방법의 실시예의 흐름도를 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15 및 도 16은 도 1의 방법에 따라 제조되는 양상의 예시적인 디바이스(200)의 단면도들을 제공한다.
도 17은 도 1의 방법에 따라 제조되는 양상을 가지며 접착 층을 갖는 또다른 예시적인 디바이스의 단면도를 제공한다.
도 18은 도 1의 방법에 따라 제조되는 양상을 가지며 패터닝된 층을 갖는 또다른 예시적인 디바이스의 단면도를 제공한다.
도 19, 도 20a, 도 20b, 도 21a, 도 21b, 도 22, 도 23a, 도 23b, 도 24a, 도 24b, 도 25a, 도 25b, 도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 도 28b, 도 29a 및 도 29b는 도 1의 방법에 따라 제조되는 양상의 예시적인 디바이스(1900)의 단면도들을 제공한다.
도 30은 본 개시의 다양한 양상에 따라 사용될 수 있는 부분 퇴적 툴의 개략적 예시를 제공한다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
반도체 디바이스의 요소들의 피치가 계속해서 감소하고 특징부 치수가 계속해서 축소됨에 따라, 고품질, 증가된 패턴 밀도 및 감소된 임계 치수(CD) 디바이스를 제공하기 위해 패터닝 방법 및 재료의 개선이 요구된다. 본 개시는, 일부 구현에서 선폭 거칠기(LWR; line width roughness) 및 로컬 임계 치수 균일도(LCDU; local critical dimension uniformity)를 포함하는 패터닝 메트릭을 개선할 수 있는, 재료 조성, 재료 스택, 및 상기 조성 및 스택을 구현하는 방법을 제공한다. 일부 실시예에서, 개선은 고밀도 재료, 재료의 증가된 경도, 재료의 개선된 탄성 모듈러스, 및/또는 하나 이상의 패터닝 양상에서 사용되는 재료들의 높은 에칭 선택도를 생성하는 조성 및/또는 퇴적 방법을 사용하는 재료의 형성을 유도한다. 이들 특성은 단독으로 또는 조합하여 LWR 및 LCDU를 개선할 수 있다.
공격적인 치수 및 피치 요건이 구현되고 있는 반도체 디바이스의 하나의 특징부는 BEOL(back-end-of-the-line) 특징부이다. BEOL 특징부는 기판의 개별 디바이스들 사이에 상호접속을 제공하는 그의 배선 또는 금속화 층을 포함한다. 일부 실시예에서, 트렌치 또는 비아 개구가 유전체 층 안으로 패터닝된다. 트렌치 및 비아 개구의 구성을 제어함으로써, 트렌치 또는 개구가 나중에 전도성 재료로 채워질 때 디바이스의 상호접속의 라우팅이 제공된다.
도 1을 참조하면, 층을 패터닝하는 방법(100)이 예시되어 있다. 방법(100)은 반도체 디바이스의 층을 패터닝하는 데에 사용될 수 있다. 반도체 디바이스는 SRAM 및/또는 다른 로직 회로, 수동 컴포넌트 또는 능동 마이크로전자 디바이스, 예컨대 저항기, 커패시터, 인덕터, 다이오드, p-타입 전계 효과 트랜지스터(PFET; p-type field effect transistor), n-타입 전계 효과 트랜지스터(NFET; n-type field effect transistor), 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET; metal-oxide-semiconductor FET), CMOS 트랜지스터, BJT(bipolar junction transistor), LDMOS(laterally diffused MOS) 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 적합한 컴포넌트, 또는 이들의 조합을 포함할 수 있다. 예시적인 NFET 및 PFET는 핀형 전계 효과 트랜지스터(FinFET; fin type field effect transistor), 게이트-올-어라운드(GAA; gate-all-around) 디바이스 및/또는 다른 적합한 디바이스 유형과 같은 멀티-게이트 디바이스를 포함한다. 반도체 디바이스는 마이크로프로세서, 메모리 및/또는 다른 IC 디바이스에 포함될 수 있다. 일부 실시예에서, 반도체 디바이스는 IC 칩의 일부, SoC(system on chip), 또는 이들의 일부이다.
방법(100)은, 전체적으로 또는 부분적으로, 패턴 치수 정확도를 개선하기 위해 DUV(deep ultraviolet) 리소그래피, EUV 리소그래피, 전자 빔(e-beam) 리소그래피, x선 리소그래피 및 다른 리소그래피 프로세스를 채용한 시스템에 의해 구현될 수 있다. 실시예에서, 패터닝된 층의 공격적인 치수/피치를 제공하도록 EUV 리소그래피가 사용된다. 방법(100) 전에, 방법(100) 동안 그리고 방법(100) 후에 추가의 동작이 제공될 수 있고, 방법의 추가 실시예에 대하여, 기재된 일부 동작이 교체되거나, 제거되거나, 또는 뒤바뀔 수 있다. 방법(100)은 예이고, 청구항에 명시적으로 인용되어 있는 것을 넘어 본 개시를 한정하도록 의도되지 않는다. 방법(100)은 도 2 내지 도 16과 함께 아래에 기재된다.
방법(100)은 패터닝을 위해 타겟 층 또는 층들이 제공되는 블록(102)에서 시작된다. 타겟 층은 패터닝이 요구되는 임의의 층 또는 층들이다. 타겟 층(들)을 패터닝함으로써, 타겟 층(들)은, 특징부를 개재한(interposing) 개구를 갖는 타겟 층으로 구성된 복수의 특징부들로 구성된다. 패턴은 상호접속 라인, 게이트 구조물, 아이솔레이션 구조물, 활성 영역 등과 같은 다양한 반도체 디바이스 특징부와 관련될 수 있다. 일부 실시예에서, 타겟 층 패턴은 다중-패터닝 기술과 같은 패터닝 방법으로 인해 리소그래피 장비의 분해능 한계 이하로 제공된다.
일부 구현에서, 타겟 층(들)은 반도체 구조물 위에 제공된다. 반도체 구조물은 반도체 기판 및 일부 구현에서 반도체 기판 상에 배치된 다양한 층 또는 특징부를 포함한다. 실시예에서, 반도체 기판은 실리콘을 포함한다. 대안으로서 또는 추가적으로, 기판은, 게르마늄과 같은 또다른 원소 반도체; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 실리콘 게르마늄(SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다. 대안으로서, 기판은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판 또는 GOI(germanium-on-insulator) 기판과 같은 반도체-온-절연체 기판이다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩 및/또는 다른 적합한 방법을 사용하여 제조될 수 있다. 기판 내에 또는 기판 상에, 반도체 디바이스와 연관된 다양한 특징부가 존재할 수 있다. 특징부는, 게이트 구조물 및 소스/드레인 영역과 같은 트랜지스터 특징부; 아이솔레이션 특징부; 금속화 층 및 비아와 같은 상호접속 특징부; 및/또는 다른 특징부를 포함할 수 있다.
단지 하나의 예로서, 반도체 구조물(202)이 도 2에 예시되어 있다. 반도체 구조물(202)은 위에 형성된 복수의 능동 디바이스(203)를 갖는 베이스 기판(201)을 포함한다. 예시된 디바이스는 게이트 구조물(205) 및 개재한 아이솔레이션 특징부(209)를 갖는 소스/드레인 특징부(207)를 포함한다. 다층 상호접속부(MLI; multi-layer interconnect)(213)가 디바이스(203) 위에 형성된다. MLI(213)는 디바이스 위에 형성된 유전체 층(211) 및 소스/드레인 특징부(207)로 연장된 예시적인 콘택(215)을 포함할 수 있다. MLI(213)는 다양한 다른 금속화 층, 수직 연장된 비아 및 개재 아이솔레이션 층을 포함하며, 이는 아래에 설명된 바와 같이 디바이스(203)의 다양한 특징부들을 접속시킨다.
게이트(205)는 연관된 디바이스의 설계 요건에 따라 원하는 기능을 달성하도록 구성되며, 예를 들어 p-타입 일함수 또는 n-타입 일함수를 제공한다. 게이트(205)는 게이트 유전체 층 및 게이트 전극(예를 들어, 일함수 층 및 벌크 전도성 층)을 포함할 수 있다. 게이트 구조물(205)은 다수의 다른 층, 예를 들어 캡핑 층, 계면 층, 확산 층, 배리어 층, 하드 마스크 층, 또는 이들의 조합을 포함할 수 있다.
게이트 구조물의 게이트 유전체 층(들)은 하이-k 유전체 층을 포함할 수 있으며, 이는 실리콘 이산화물의 유전 상수(k
Figure pat00001
3.9)보다 큰 유전 상수를 갖는 유전체 재료를 지칭하는 하이-k 유전체 재료를 포함한다. 예를 들어, 하이-k 유전체 층은, HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 금속 게이트 스택을 위한 다른 적합한 하이-k 유전체 재료, 또는 이들의 조합을 포함한다. 하이-k 유전체 층은 여기에 기재된 임의의 프로세스, 예컨대 ALD, CVD, PVD, 산화 기반의 퇴적 프로세스, 다른 적합한 프로세스, 또는 이들의 조합에 의해 형성된다. 게이트 구조물의 게이트 전극 층(들)은 게이트 유전체 위에 형성되고, 게이트 전극은 전도성 재료, 예컨대 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈럼, 텅스텐, 몰리브덴, 코발트, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 다른 전도성 재료, 또는 이들의 조합을 포함한다. 일부 실시예에서, 게이트 전극은 일함수 층 및 벌크 전도성 층을 포함한다. 일함수 층은 원하는 일함수(예컨대, n-타입 일함수 또는 p-타입 일함수)를 갖도록 튜닝된 전도성 층이고, 전도성 벌크 층은 일함수 층 위에 형성된 전도성 층이다. 일부 실시예에서, 일함수 층은 Ti, 은, 망간, 지르코늄, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, 다른 적합한 n-타입 일함수 재료, 또는 이들의 조합과 같은 n-타입 일함수 재료를 포함한다. 일부 실시예에서, 일함수 층은 루데늄, Mo, Al, TiN, TaN, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p-타입 일함수 재료, 또는 이들의 조합과 같은 p-타입 일함수 재료를 포함한다. 벌크(또는 충전) 전도성 층은 Al, W, Ti, Ta, 폴리실리콘, Cu, 금속 합금, 다른 적합한 재료, 또는 이들의 조합과 같은 적합한 전도성 재료를 포함한다. 게이트 전극은 여기에 기재된 임의의 프로세스, 예컨대 ALD, CVD, PVD, 도금, 다른 적합한 프로세스, 또는 이들의 조합에 의해 형성된다.
소스/드레인 특징부(207)는 반도체 디바이스의 특징부를 제공하기에 적합한 도핑된 영역, 예컨대 n-타입 도펀트 및/또는 p-타입 도펀트를 포함한다. 일부 실시예에서, 소스/드레인 특징부(207)는 에피텍셜 재료를 포함한다. 에피텍시 프로세스는 CVD 퇴적 기술(예를 들어, LPCVD, VPE 및/또는 UHV-CVD), 분자 빔 에피텍시, 다른 적합한 에피텍셜 성장 프로세스 또는 이들의 조합을 사용할 수 있다. 일부 실시예에서, n-타입 트랜지스터에 대하여, 에피텍셜 소스/드레인 특징부는 실리콘을 포함하며, 이는 탄소, 인, 비소, 다른 n-타입 도펀트, 또는 이들의 조합으로 도핑될 수 있다(예를 들어, Si:C 에피텍셜 소스/드레인 특징부, Si:P 에피텍셜 소스/드레인 특징부, 또는 Si:C:P 에피텍셜 소스/드레인 특징부를 형성함). 일부 실시예에서, p-타입 트랜지스터에 대하여, 에피텍셜 소스/드레인 특징부는 실리콘 게르마늄 또는 게르마늄을 포함하며, 이는 붕소, 다른 p-타입 도펀트, 또는 이들의 조합으로 도핑될 수 있다(예를 들어, Si:Ge:B 에피텍셜 소스/드레인 특징부를 형성함).
일부 구현에서, 아이솔레이션 특징부(209)는 STI(shallow trench isolation) 구조물, DTI(deep trench isolation) 구조물, LOCOS(local oxidation of silicon) 구조물, 다른 적합한 아이솔레이션 구조물, 또는 이들의 조합이다. 아이솔레이션 특징부(209)는 산화물과 같은 적합한 유전체의 다층 구조물을 포함할 수 있다.
유전체 층(211)은 MLI의 층간 유전체(ILD) 부분일 수 있다. 유전체 층(211)은 예를 들어 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, TEOS-형성된 산화물, PSG, BSG, BPSG, FSG, 크세로겔, 에어로겔, 비정질 플루오르화 탄소, 파릴렌, BCB-기반의 유전체 재료, 폴리이미드, 다른 적합한 유전체 재료, 또는 이들의 조합을 포함하는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 유전체 층(211)은 실리콘 이산화물의 유전 상수보다 작은 유전 상수를 갖는 유전체 재료를 포함한다(예컨대, k < 3.9). 일부 실시예에서, 유전체 층(211)은 약 2.5보다 작은 유전 상수를 갖는 유전체 재료(즉, ELK(extreme low-k) 유전체 재료), 예컨대 실리콘 이산화물(SiO2)(예를 들어, 다공성 실리콘 이산화물), 실리콘 탄화물(SiC) 및/또는 탄소-도핑된 산화물(예를 들어, SiCOH-기반의 재료(예를 들어, Si-CH3 결합을 가짐))을 포함하며, 이들의 각각은 약 2.5보다 작은 유전 상수를 나타내도록 튜닝/구성된다. 유전체 층(211)은 복수의 유전체 재료를 갖는 다층 구조물을 포함할 수 있다.
여기에 소개된 대로, MLI(213)는 절연 층 및 전도성 층을 포함한다. MLI(213)는 반도체 구조물(202) 상에 배치된 다양한 디바이스(예를 들어, p-타입 트랜지스터 및/또는 n-타입 트랜지스터, 저항기, 커패시터 및/또는 인덕터) 및/또는 컴포넌트(예를 들어, p-타입 트랜지스터 및/또는 n-타입 트랜지스터의 게이트 전극 및/또는 에피텍셜 소스/드레인 특징부)를 전기적으로 커플링하며, 그리하여 다양한 디바이스 및/또는 컴포넌트는 반도체 디바이스의 설계 요건에 의해 지정되는 대로 동작할 수 있다. MLI(213)는 다양한 상호접속 구조물을 형성하도록 구성된 유전체 층 및 전기 전도성 층(예컨대, 금속 층)의 조합을 포함한다. 전도성 층은, 디바이스-레벨 콘택 및/또는 비아와 같은 수직 상호접속 특징부, 및/또는 전도성 라인과 같은 수평 상호접속 특징부를 형성하도록 구성된다. 수직 상호접속 특징부는 통상적으로 MLI(213)의 상이한 층(또는 상이한 평면)에서의 수평 상호접속 특징부를 접속시킨다. 동작 동안, 상호접속 특징부는, 디바이스 및/또는 디바이스의 컴포넌트 간에 신호를 라우팅하고 그리고/또는 디바이스 및/또는 디바이스의 컴포넌트에 신호(예를 들어, 클록 신호, 전압 신호 및/또는 접지 신호)를 분배하도록 구성된다.
일부 실시예에서, 능동 또는 수동 디바이스의 다른 부분 및 이의 상호접속부를 포함하는 다른 특징부가 반도체 구조물(202) 상에 존재한다. 다른 실시예에서, 상기에 설명된 특징부 또는 디바이스 중의 다양한 것들이 또는 전부가 생략된다. 예를 들어, 실시예에서, 반도체 구조물(202)은 실리콘 기판과 같은 기판(201)을 포함하고, 기판 자체가 패터닝될 타겟 층이다.
일부 구현에서, 블록 102는 반도체 구조물 위에 타겟 층 또는 타겟 층들을 형성하는 것을 포함한다. 실시예에서, 타겟 층은 상기에 설명된 ILD 층과 같은 다층 상호접속부(MLI)의 층간 유전체(ILD)이다. 타겟 층은 ILD-1, ILD-3 등과 같은 상위 MLI 층의 ILD 층일 수 있으며, 숫자 지정은 반도체 디바이스 위의 층의 수를 제공한다. 반도체 디바이스는 임의의 수의 금속화/ILD 층을 가질 수 있으며, 많은 구현에서 5층 또는 10층 이상일 수 있다. 반도체 기판, 다른 유전체 층, 반도체 층, 전도성 층, 및/또는 반도체 제조에 구현된 다른 적합한 층을 포함하는 타겟 층의 다른 예도 또한 가능할 수 있다.
도 3의 예를 참조하면, 반도체 구조물(202) 상에 타겟 층(302)이 제공된다. 실시예에서, 타겟 층(302)은 MLI의 층간 유전체(ILD) 부분이다. 퇴적 프로세스(예컨대, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, FCVD, HARP, HDP, 다른 적합한 방법, 또는 이들의 조합)가 타겟 층을 제공하도록 사용될 수 있다.
실시예에서, 타겟 층(302)은, 예를 들어 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, TEOS-형성된 산화물, PSG, BSG, BPSG, FSG, 크세로겔, 에어로겔, 비정질 플루오르화 탄소, 파릴렌, BCB-기반의 유전체 재료, 폴리이미드, 다른 적합한 유전체 재료, 또는 이들의 조합을 포함하는, 유전체 재료를 포함하는 ILD 층이다. 일부 실시예에서, ILD 층은 로우-k 유전체 또는 ELK 유전체를 갖는 유전체 재료를 포함한다. 타겟 층(302)은 복수의 유전체 재료를 갖는 다층 구조물을 포함할 수 있다.
다른 구현에서, 타겟 층(302)은 또다른 유전체 층, 전도성 층(예컨대, 상호접속, 커패시터의 플레이트, 메모리 셀의 전극 등) 및/또는 반도체 층(예컨대, 게이트 특징부, 핀 구조물, 에피텍셜 층 등)일 수 있다. 구현에서, 타겟 층(302)은 기판(201)과 같은 반도체 기판의 일부이다. 이러한 경우에, 반도체 구조물(202)의 추가적인 요소가 포함되지 않으며, 타겟 층은 기판(201)의 일부이고 그리고/또는 기판(201) 상에 바로 배치된다.
그 다음, 방법(100)은 마스킹 층(들)이 타겟 층 위에 형성되는 블록 104로 진행한다. 마스킹 층은 하드 마스크 재료를 포함할 수 있다. 일부 실시예에서, 마스킹 층은 아래(underlying) 층의 패터닝 및/또는 보호에 사용되는 희생 층일 수 있다. 일부 실시예에서, 마스킹 층은 다층 구조물일 수 있다. 부가의 실시예에서, 마스킹 층은, 유전체 재료 층 사이에 하드 마스크 층(예컨대, 금속-함유, 유기)을 포함하는 3층(tri-layer) 구조물이다. 마스킹 층은 반사-방지 코팅 층(들)을 포함할 수 있다.
도 3의 예를 참조하면, 마스킹 층(304)이 타겟 층(302) 위에 형성된다. 실시예에서, 마스킹 층(304)은 제1 층(304A), 제2 층(304B) 및 제3 층(304C)을 포함한다. 일부 구현에서, 제1 층(304A) 및 제3 층(304C)은 실리콘 산화물 또는 또다른 유전체 재료를 포함한다. 일부 구현에서, 제2 층(304B)은 금속 하드 마스크 재료와 같은 하드 마스크 재료를 포함한다. 실시예에서, 금속 하드 마스크 재료는 TiN이다. 다른 예시적인 금속 하드 마스크 재료는 Ti, Ta, W, TaN, WN 및/또는 다른 적합한 조성을 포함한다. 다른 실시예에서, 제2 층(304B)은 유기 하드 마스크이다. 다른 실시예에서, 하드 마스크 층은 리소그래피 요구에 기초하여 상이하게 구성된다.
일부 구현에서, 제1 층(304A) 및/또는 제3 층(304C)의 두께는 대략 100 Å 내지 500 Å이다. 부가의 실시예에서, 제1 층(304A) 및/또는 제3 층(304C)의 두께는 대략 200 Å 내지 300 Å이다. 일부 구현에서, 제2 층(304B)의 두께는 대략 100 Å 내지 500 Å이다. 부가의 실시예에서, 제2 층(304B)의 두께는 대략 200 Å 내지 300 Å이다. 선택된 두께는 에칭 막 선택도 및 에칭 프로세스 파라미터에 따라 달라진다. 예를 들어, 재료들 간의 에칭 선택도가 근접할수록, 증가된 두께가 유리할 수 있다. 실시예에서, 블록 104의 마스킹 층은 생략된다.
그 다음, 방법(100)은 다층 패터닝 스택의 제1 층이 퇴적되는 블록 106으로 진행된다. 일부 구현에서, 다층 패터닝 스택은 아래에 설명된 바와 같은 3-층을 포함할 수 있다. 예를 들어, 3 층은, 상부 또는 이미지 층, 중간 또는 트랜스퍼 층, 및 하부 또는 베이스 층을 포함할 수 있다. 이들 층은 방법(100)의 블록 106, 108 및 110에 관련하여 퇴적 순서대로, 즉 하부에서 상부로 설명된다. 일부 실시예에서, 다층 패터닝 스택은 층의 유기/무기/유기 스택을 제공한다.
실시예에서, 블록(106)은 다층 패터닝 스택의 제1 층(예컨대, 베이스 또는 하부 층)을 퇴적한다. 제1 층은 유기 재료를 포함할 수 있다. 실시예에서, 제1 층은 BARC 층이다. BARC 재료는 블록 112에서 수행될 포토리소그래피 프로세스에 대하여 선택된 유기 재료일 수 있다. 실시예에서, BARC 재료는, 지금 공지되어 있거나 나중에 개발되는, 13.5 nm(EUV)의 방사선에 적합한 반사-방지 코팅이다. 실시예에서, BARC는 스핀-온 코팅에 의해 형성된다. 실시예에서, 제1 층은 스핀-온 유기 하드 마스크(SOHM; spin-on organic hard mask)이다.
다른 실시예에서, 제1 층은 50 원자 퍼센트(at%)보다 큰 탄소(C) 조성을 갖는 탄소-기반의 재료를 포함할 수 있다. 탄소에 추가적으로, 탄소-함유 층의 다른 조성은 수소를 포함한다(예컨대, 비정질 수소화탄소). 실시예에서, 탄소 기반의 층은 비정질 탄소(a-Carbon)이다. 일부 실시예에서, 탄소-함유 층을 형성하는데 있어서, 예컨대 탄소 및 수소가 아닌, 어떠한 다른 원자 컴포넌트도 의도적으로 퇴적되지 않는다. 예를 들어, 탄소의 원자 퍼센트는 대략 50 내지 75%일 수 있고 나머지 50 내지 25 원자%는 수소일 수 있다. 부가의 실시예에서, 탄소의 원자 퍼센트는 대략 65 at%이고 수소의 원자 퍼센트는 대략 35 at%이다. 일부 구현에서, 탄소-함유 재료의 제1 층은 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD)와 같은 화학적 기상 증착(CVD; chemical vapor deposition) 프로세스에 의해 퇴적된다. 다른 CVD 프로세스는, 고밀도 플라즈마 CVD(HDPCVD; high density plasma CVD), 금속 유기 CVD(MOCVD; metal organic CVD), 원격 플라즈마 CVD(RPCVD; remote plasma CVD), 플라즈마 강화 CVD(PECVD; plasma enhanced CVD), 저압 CVD(LPCVD; low-pressure CVD), 원자층 CVD(ALCVD; atomic layer CVD), 기압 CVD(APCVD; atmospheric pressure CVD), SAVCD(sub-atmospheric vapor deposition), 또는 다른 적합한 방법을 포함한다. 실시예에서, 탄소-함유 재료의 제1 층은 플라즈마 강화 PVD(PEPVD; plasma-enhanced PVD)와 같은 물리적 기상 증착(PVD; physical vapor deposition)에 의해 퇴적된다. 다른 PVD 프로세스는 스퍼터링, 전자 빔, 열 증발 또는 다른 적합한 방법을 포함한다. 실시예에서, 탄소-함유 재료의 제1 층은 플라즈마 강화 ALD(PEALD; plasma-enhanced ALD)와 같은 원자층 증착(ALD; atomic layer deposition)에 의해 퇴적된다.
일부 구현에서, 제1 층은 BARC 층으로서 제공되며, 약 500 옹스트롬 내지 1000 옹스트롬(Å)의 두께로 형성된다. 부가의 실시예에서, 제1 층은 퇴적된(예컨대, PVD, CVD, ALD) 탄소-함유 층이고, 대략 50 내지 500 Å의 두께를 갖는다. 부가의 실시예에서, 두께는 대략 200 내지 300 Å이다. 탄소-함유 층의 두께는, 주변 층에 대한 에칭 선택도, 에칭 프로세스의 튜닝, 아래의 토포그래피 및/또는 다른 기준에 기초하여 선택될 수 있다. 예를 들어, 고종횡비(high-aspect ratio)를 갖는 탄소-함유 제1 층 아래의 토포그래피가 토포그래피를 적합하게 커버하도록 증가된 두께를 요구할 수 있다. 실시예에서, 아래의 토포그래피는 토포그래피를 위한 적합한 커버리지를 제공하도록(예컨대, 갭 채움) 스핀-온 코팅에 의해 제1 층을 퇴적하는 것을 필요로 한다. 실시예에서, 탄소-함유 층과 아래 층(예컨대, 마스킹 층, 타겟 층, 증간 층) 간의 에칭 선택도는 두께에 영향을 미칠 수 있으며, 예를 들어 탄소-함유 층과 타겟 층 간의 감소된 선택도에 대하여 더 큰 두께가 요구될 수 있다.
일부 실시예에서, 제1 층을 형성하기 전에, 하드 마스크와 제1 층 사이에 또다른 층이 형성된다. 특정 구현에서, 이 층은, 이중 패터닝 프로세스에서 맨드릴을 형성하도록 사용된 층과 같은 맨드릴 층이다. 다른 실시예에서, 탄소-함유 층은, 예컨대 단일 패터닝 프로세스에서 마스킹 층(예컨대, 304C) 상에 바로 퇴적된다.
도 4의 예를 참조하면, 하부 층(402)이 반도체 구조물(202) 위에 형성된다. 실시예에서, 하부 층(402)은 스핀-온 코팅에 의해 제공된 BARC이다. 실시예에서, 하부 층(402)은 상기에 설명된 바와 같이 탄소-함유 층(예컨대, 비정질 탄소)일 수 있으며, 이는 PVD, ALD 또는 CVD 프로세스 중 하나에 의해 퇴적될 수 있다.
그 다음, 방법(100)은 다층 패터닝 스택의 제2 층이 퇴적되는 블록 108으로 진행된다. 다층 패터닝 스택의 제2 층은 실리콘-함유 층일 수 있다.
일부 실시예에서, 제2 층은 50 원자 퍼센트(at%)보다 큰 실리콘(Si) 조성을 갖는 실리콘 기반의 재료를 포함할 수 있다. 실시예에서, 실리콘-함유 제2 층은 비정질 실리콘이다. a-Si에서, 원자들은 다수의 연결되지 않은 댕글링 결합을 갖는 연속적인 무작위망을 형성한다. 실리콘-함유 층의 다른 컴포넌트는 수소를 포함하며, 따라서 예를 들어 댕글링 결합 자리에 붙는 수소화된 비정질 실리콘(예컨대, a-Si:H)를 제공한다. 일부 실시예에서, 퇴적된 제2 층은 실리콘 및 수소로 구성되고, 다른 원자는 제공되지 않는다. 본 개시에서, 비정질 실리콘(a-Si)의 인용은 a-Si:H를 포함한다. 일부 구현에서, a-Si에 존재하는 H의 퍼센티지는 층의 원하는 특성에 따라 달라지며, 예를 들어 H를 증가시키는 것은 경도를 증가시킬 수 있다. a-Si 층에 대한 예시적인 조성은 50 at% Si 이상 내지 75 at% Si 및 50 at% H 미만 내지 25 at% H를 포함한다.
일부 구현에서, 실리콘-함유 재료(예컨대, a-Si)의 제2 층은 플라즈마 강화 CVD(PECVD)와 같은 화학적 기상 증착(CVD) 프로세스에 의해 퇴적된다. 다른 CVD 프로세스는, 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 기압 CVD(APCVD), SAVCD, 다른 적합한 방법을 포함한다. 실시예에서, 실리콘-함유 재료의 제2 층은 플라즈마 강화 PVD(PEPVD)와 같은 물리적 기상 증착(PVD)에 의해 퇴적된다. 다른 PVD 프로세스는 스퍼터링, 전자 빔, 열 증발을 포함한다. 실시예에서, 실리콘-함유 재료의 제2 층은 플라즈마 강화 ALD(PEALD)와 같은 원자층 퇴적(ALD)에 의해 퇴적된다. 실리콘-함유 층의 퇴적(예컨대, PVD, ALD, CVD 프로세스)은, 전구체로서 작용하는 화학적 화합물의 분자가 기판 표면에 전달되고 원하는 막을 얻도록 화학적으로 개질되는 프로세스(들)를 사용하는 것을 특징으로 할 수 있다. 이들 퇴적 프로세스는 스핀-코팅 또는 딥-코팅 프로세스와 대조되는 것이다.
일부 구현에서, 상기에 설명된 방법에 의한 실리콘-함유 층의 퇴적은 전구체 반응 가스 및 비활성 가스를 제공하는 것을 포함한다. 예시적인 전구체는 실리콘-함유 화합물을 포함한다. 실시예에서, 전구체는 실란(SiH4) 또는 디실란(Si2H6) 중 하나와 같은 실리콘 소스를 포함한다. 예시적인 비활성 가스는 질소, 아르곤, 헬륨, 제논, 다른 적합한 캐리어 가스 구성성분, 또는 이들의 조합을 포함한다. 실시예에서, 비활성 가스는 아르곤(Ar) 또는 헬륨(He) 중의 적어도 하나를 포함한다. 실리콘-함유 층은, 가열된 반도체 구조물이 배치되는 챔버로 가스 전구체의 도입(비활성 가스와 함께)에 의해 퇴적될 수 있다. 전구체(및/또는 반도체 구조물의 표면) 간의 반응은 반도체 구조물 상에 실리콘-함유 재료의 고체 막 층을 생성한다. 이 프로세스는 아래에 설명되는 도 30에 예시된 툴에 의해 수행될 수 있다.
다층 패터닝 스택의 실리콘-함유 제1 층의 퇴적 프로세스는 상온(RT; room temperature) 내지 600 도(℃)의 프로세스 온도를 포함할 수 있다. 다층 패터닝 스택의 실리콘-함유 제1 층의 퇴적 프로세스는 대략 0 내지 100 Torr의 프로세스 압력을 포함할 수 있다. 실시예에서, 온도 및/또는 압력은 전구체의 적합한 해리(dissociation) 및/또는 실리콘 원자의 여기능력을 제공하도록 결정된다. 실시예에서, 프로세스 온도는 웨이퍼 및/또는 프로세스 챔버의 온도이다. 퇴적의 전력은 대략 10 내지 25 MHz일 수 있다. 전력은 전구체의 적합한 해리 및 반응을 제공하도록 선택된다. 전력이 더 커질수록 해리는 더 높아지지만, 아크나 툴 성능의 다른 문제의 우려가 있을 수 있다.
일부 구현에서, 실리콘-함유 제2 층은 50 내지 500 옹스트롬(Å)의 두께로 퇴적된다. 부가의 실시예에서, 실리콘-함유 막의 두께는 대략 100 내지 200 Å이다. 실리콘-함유 층의 두께는, 적합한 패턴 전사 성능을 제공하도록 주변 층에 대한 에칭 선택도 및 에칭 프로세스의 튜닝에 기초하여 선택될 수 있다.
일부 실시예에서, 실리콘-함유 층은 제1 층 상에 바로 퇴적된다. 따라서, 일부 구현에서, 스핀-온 유기 코팅(예컨대, BARC)이 비정질 실리콘 층과 바로 인터페이스하여 3층 스택의 베이스 층과 중간 층을 제공한다. 실시예에서, 탄소-함유 층(예컨대, 50 at%보다 큰 탄소, 예컨대 a-C)이 비정질 실리콘 층과 바로 인터페이스한다. 일부 구현에서, 블록 106 및 108의 이들 퇴적은, 아래에 도 30에서 예시된 바와 같은 툴에서, 예를 들어 인시추로(in-situ) 수행된다. 일부 실시예에서, 블록 108은 도 30에 예시된 바와 같은 툴에서 제공되지만, 블록 106은 실리콘-함유 층을 스핀-온 코팅하는 것을 포함한다.
실시예에서, 실리콘-함유 층과 탄소-함유 층 사이의 계면은 a-C에서 a-Si로 전이하는 이산(discrete) 계면일 수 있다. 일부 실시예에서, 구조물은 C 대 Si 비의 연속적 변화로 형성된다.
방법(100)의 일부 구현에서 상기에 설명된 바와 같이 실리콘-함유 층은 예를 들어 CVD, PVD 또는 ALD 프로세스를 통해 비정질 실리콘으로서 퇴적된다. 일부 실시예에서, a-Si 재료는 나중에 조성이 개질된다. 예를 들어, a-Si의 후속 패터닝 단계 동안, 에칭 프로세스가 이 조성(a-Si)을 전체적으로 또는 부분적으로 변경할 수 있다. 예를 들어, 산소-포함 에칭 가스(예를 들어, O2)를 구현할 때, 실리콘-함유 층은 에천트 가스로부터 산소 원자를 게터링할(getter) 수 있다. 또한, 에칭 프로세스(예컨대, 산소-포함 에칭 가스를 포함함)가 아래의 탄소-함유 층을 에칭할 때, 실리콘-함유 층은 산소 및/또는 탄소를 게터링할 수 있으며, 이는 퇴적된 a-Si 재료의 일부 또는 전부를 SiO2 폴리머 조성으로 변환한다. 일부 구현에서, 이 변환(예컨대, 산소 또는 탄소의 추가)은 에칭 프로세스 동안 노출된 실리콘-함유 층 표면의 일부에서 일어난다.
도 5의 예를 참조하면, 중간 층(502)이 반도체 구조물(202) 위에 형성된다. 실시예에서, 중간 층(502)은 상기에 설명된 바와 같은 실리콘-함유 층이며, 50 at% 이상의 Si를 포함하고 PVD, ALD 또는 CVD 중의 적어도 하나에 의해 퇴적된다. 예를 들어, 일부 실시예에서, 중간 층(502)은 비정질 실리콘이다.
그 다음, 방법(100)은 다층 패터닝 스택의 감광성 층이 퇴적되는 블록 110으로 진행된다. 감광성 층은 또한, 포토레지스트 또는 간단히 레지스트로도 지칭될 수 있다. 레지스트 층은 스핀 코팅 프로세스에 의해 퇴적될 수 있다. 예를 들어, 스핀-코팅은 반도체 구조물(202)(예컨대, 중간 층(502)) 위에 액체 중합성 재료를 도포하는 것을 포함할 수 있다. 실시예에서, 레지스트 층은 원하는 파장에 대한 방사선 감응 재료, 예컨대 I-line 레지스트를 포함한 포토레지스트, KrF 레지스트 및 ArF 레지스트를 포함한 DUV 레지스트, EUV 레지스트, 전자 빔(e-beam) 레지스트 및 이온 빔 레지스트이다. 부가의 실시예에서, 레지스트는 193-nm 레지스트이다. 부가의 실시예에서, 레지스트는 EUV 리소그래피 프로세스의 13.5 nm 파장 노출에 감응하는 EUV 레지스트이다. 실시예에서, 레지스트는 EUV 방사선에 감응하고, 또한 네가티브-톤 현상(NTD; negative-tone development) 용이며, 즉 EUV 방사선을 받으면 NTD 현상제 내의 그의 용해성이 감소한다.
레지스트 층은 폴리머 백본 및 레지스트 층을 패터닝하는 데에 사용될 방사선 파장을 타겟으로 하는 하나 이상의 감광 성분을 포함할 수 있다. 파장은, DUV 리소그래피, EUV 리소그래피, 전자 빔(e-beam) 리소그래피, x선 리소그래피 및/또는 다른 리소그래피 프로세스와 같은 리소그래피 프로세스와 연관된 것을 포함한다. 실시예에서, 화학적 증폭을 채용하는 레지스트는 일반적으로 “화학 증폭된 레지스트(CAR; chemically amplified resist)”로 지칭된다. 포토레지스트는, 에칭 또는 이온 주입에 내성이 있는 폴리머; 산 발생 화합물(예컨대, 광산 발생제(PAG; photo acid generator)); 및 용매를 포함한다. 일부 예에서, 폴리머는 또한, 산에 반응하는 적어도 하나의 산 불안정기(ALG; acid labile group)를 포함한다. 일부 실시예에서, 레지스트는, 예를 들어 EUV 리소그래피에 대한 감도를 제공하는, 예를 들어 폴리히드록시스티렌(PHS; polyhydroxystyrene)기에 의해 화학적으로 증폭된 중합체를 포함한다. 일부 구현에서, 폴리메틸메타아크릴레이트(PMMA: polymethylmethacrylate) 레지스트와 같은 비-화학 증폭된 레지스트가 제공된다. 많은 레지스트 옵션이 유기이지만, 무기 레지스트도 또한 가능하다.
일부 실시예에서, 레지스트 층은 중간 층 또는 제2 층(예컨대, a-Si) 상에 바로 형성된다. 일부 실시예에서, 작은 양의 실리콘 산화물(예컨대, 자연 SiO2)이 a-Si 층의 상부 상에 형성되고 레지스트 층이 그 위에 형성된다. 아래에 설명되는 바와 같은 다른 실시예에서, 접착 층이 레지스트 층과 중간 층에 개재된다.
도 6의 예를 참조하면, 레지스트 층(602)이 퇴적된다. 레지스트 층(602), 중간 층(502) 및 하부 층(402)은 다층 패터닝 스택(604), 구체적으로 3층 스택을 제공한다.
그 다음, 방법(100)은 감광성 층이 리소그래피 기술을 사용하여 패터닝되는 블록 112로 이어진다. 컨포멀(conformal)일 수 있는 레지스트 층의 퇴적 후에, 일부 구현에서, 포토리소그래피 프로세스는, 노출-전 베이킹 프로세스를 수행하고, 마스크를 사용하여 노출 프로세스를 수행하며, 노출-후 베이킹 프로세스를 수행하고, 현상 프로세스를 수행하는 것을 포함한다. 노출 프로세스 동안, 레지스트 층은 방사선 에너지(예컨대, 자외선(UV) 광, DUV(deep UV) 광 또는 EUV(extreme UV) 광)에 노출되며, 마스크는 마스크의 마스크 패턴 및/또는 마스크 타입(예를 들어, 이진 마스크, 위상 변이 마스크 또는 EUV 마스크)에 따라 레지스트 층에의 방사선을 차단, 전달 및/또는 반사시키고, 그리하여 마스크 패턴에 대응하는 이미지가 레지스트 층으로 투사된다. 일부 구현에서, 방법은 침지 리소그래피를 사용하는 것을 포함한다. 상기 설명된 바와 같이 레지스트 층이 방사선 에너지에 민감하므로, 레지스트 층의 노출된 부분은 화학적으로 변하고, 레지스트 층의 노출된(또는 노출되지 않은) 부분은 현상 프로세스 동안 레지스트 층의 특성 및 현상 프로세스에 사용된 현상 용액의 특성에 따라 용해된다. 즉, 리소그래피 패터닝에서, 레지스트 막이 EUV 방사선(또는 대안으로서 다른 방사선, 예컨대 전자 빔)과 같은 방사선에 노출된 후에, 현상제(화학 용액)에서 현상된다. 현상제는 레지스트 막의 일부(예컨대 포지티브-톤 포토레지스트에서와 같은 노출된 부분 또는 네가티브-톤 포토레지스트에서와 같은 노출되지 않은 부분)를 제거하며, 그에 의해 라인 패턴 및/또는 트렌치 패턴을 포함할 수 있는 레지스트 패턴을 형성한다. 현상 후에, 패터닝된 레지스트 층은 마스크에 대응하는 레지스트 패턴을 포함한다. 일부 구현에서, 제1 층 및 실리콘-함유 층은 노출 또는 현상으로부터 영향을 받지 않는다(예컨대, 화학적 변화 없음)는 것을 유의하여야 한다. 실시예에서, 제2 층의 a-Si 조성은 패터닝된 레지스트와 인터페이스한다.
도 7의 예를 참조하면, 레지스트 층(602)은, 노출 및 현상된 레지스트로 구성되며 개구를 개재한 일련의 마스킹 요소 특징부(602’)를 형성하도록 패터닝된다. 실시예에서, 패턴은 상기에 설명된 바와 같은 EUV 리소그래피 기술에 의해 제공된다.
그 다음, 방법(100)은 마스킹 요소를 형성하도록 포토레지스트 층의 패턴이 다층 패터닝 스택의 남은 층으로 에칭되는 블록 114로 진행된다. 도 8, 도 9, 도 10 및 도 11은 레지스트 층(602’)의 패턴을 3층 패터닝 스택(604)의 아래의 중간 층(502) 및 하부 층(402)으로 에칭함으로써 마스킹 요소를 생성하는데 사용되는 에칭 프로세스(들)를 예시한다. 에칭 프로세스(들)는 반응성 이온 에칭 또는 플라즈마 에칭 시스템을 포함할 수 있다. 에칭 프로세스는 수소-포함 에칭 가스(예컨대, H2 및/또는 CH4), 질소-포함 에칭 가스(예를 들어, N2 및/또는 NH3), 염소-포함 에칭 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 BCl3), 산소-포함 에칭 가스(예를 들어, O2), 불소-포함 에칭 가스(예를 들어, F2, CH3F, CH2F2, CHF3, CF4, C2F6, SF6 및/또는 NF3), 브롬-포함 에칭 가스(예컨대, Br, HBr, CH3Br, CH2Br2 및/또는 CHBr3), 요오드-포함 에칭 가스, 다른 적합한 에칭 가스, 또는 이들의 조합을 구현할 수 있다. 일부 실시예에서, 건식 에칭 프로세스는 에칭 가스를 전달하도록 캐리어 가스를 사용할 수 있다. 캐리어 가스는 질소, 아르곤, 헬륨, 제논, 다른 적합한 캐리어 가스 구성성분, 또는 이들의 조합을 포함한다.
일부 구현에서, 블록 114의 제1 단계는 “디스컴(descum) 프로세스”이다. 디스컴 프로세스는 의도하지 않은 영역으로부터 레지스트의 (잔여) 부분을 제거할 수 있으며, 예를 들어 의도한 패턴에 대한 충실도(fidelity)가 완전하지 않은 경우 그리 할 수 있다. 이 프로세스는 원치 않는 잔여 레지스트 재료를 제거하면서 또한 원하는 패턴 레지스트의 높이를 감소시킨다. 일부 실시예에서, 디스컴 프로세스는 다층 패터닝 스택의 아래 중간 층(a-Si)을 약간 에칭할 수 있다. 도 8은 중간 층(502)으로의 약간의 에칭을 포함한 디스컴 프로세스 후의 다층 패터닝 스택의 구성을 예시한다. 레지스트 특징부(602’)의 높이는 감소되었고 일부 구현에서 상부 표면이 라운딩되었다. O2/Ar-기반 디스컴, CF4/CHF3-기반 디스컴 및/또는 다른 적합한 에천트를 포함한 에칭 단계와 같이 이 디스컴 단계에 대하여 다양한 에칭 조건이 선택될 수 있다. 상기에 설명된 바와 같이, 일부 구현에서, 디스컴 단계는, a-Si 중간 층의 곡선으로 이루어진(curvilinear) 리세싱된 상부 표면의 영역에서를 비롯하여, a-Si 중간 층에 의해 게터링될 수 있는 산소(또는 탄소) 원자를 도입한다.
블록 114는 중간 층 또는 실리콘-함유 층의 에칭 프로세스를 포함하도록 진행할 수 있다. 실시예에서, 이 에칭 프로세스는 선택적 실리콘과 같은 실리콘-함유 층에 선택적인 에칭을 제공한다. 에칭 프로세스는 레지스트의 패턴에 따라 실리콘-함유 중간 층을 패터닝한다. 도 9의 예를 참조하면, 중간 층(502)이 에칭되며 패터닝된 중간 층(502’)을 제공한다. 중간 층(502)의 에칭은 하부 층(402)의 상부 표면에서 정지할 수 있다. 일부 구현에서, 패터닝된 중간 층(502’)은, 예를 들어 방향성 에칭 및 디스컴-후 프로파일로 인해, 테이퍼드(tapered) 측벽을 포함한다. 건식(예컨대, 플라즈마) 에칭 프로세스는 산소-포함 에칭 가스(예를 들어, O2), 불소-포함 에칭 가스(예를 들어, F2, CH3F, CH2F2, CHF3, CF4, C2F6, SF6 및/또는 NF3), 브롬-포함 에칭 가스(예컨대, Br, HBr, CH3Br, CH2Br2 및/또는 CHBr3) 및/또는 다른 적합한 에천트를 포함할 수 있다. 상기에 설명된 바와 같이, 일부 구현에서, 에천트는 주변으로 원자(예컨대, 산소)를 도입하며, 이는 패터닝된 제2 층에 의해 게터링된다.
패터닝된 중간 층(502’), 예컨대 패터닝된 a-Si 층은, 상기에 설명된 바와 같이 퇴적 단계 동안 그의 조성에 대하여 달성된 이로운 특성 때문에(예컨대, 밀도, 모듈러스, 경도), 개선된 라인 에지 거칠기(LER; line edge roughness)를 가질 수 있다.
블록 114는 하부 층의 에칭 프로세스를 포함하도록 진행할 수 있다. 에칭 프로세스는 레지스트 및/또는 패터닝된 중간 층의 패턴에 따라 유기 하부 층을 패터닝한다. 일부 구현에서, 레지스트 층(602’)은 하부 층(402)의 에칭 프로세스 동안 제거된다. 예를 들어, 하부 층(402) 및 레지스트 층(602)의 조성이 유사한 경우(예컨대, 유기 탄소 기반), 에천트는 둘 다의 조성을 제거할 수 있다. 상기에 설명된 바와 같이, 일부 구현에서, 에천트는 인접한 층으로부터의 원자를(예컨대, 제1 층으로부터의 탄소) 주변으로 도입하며, 이는 그 다음 패터닝된 제2 층에 의해 게터링된다.
도 10의 예를 참조하면, 하부 층(402)이 에칭되며 패터닝된 하부 층(402’)을 제공한다. 하부 층(402)의 에칭은 마스킹 층(304)의 상부 표면에서 정지할 수 있다.
방법(100)의 일부 실시예의 이점은, 하부 층(402)을 패터닝하기 위한 에칭 프로세스 후에 그리고 그 동안, 중간 층(502)의 조성 및 퇴적 방법으로 인해, 패터닝된 중간 층(502’)의 손실이 덜할 수 있다는 것이다. 일부 구현에서, 예를 들어, 상기에 설명된 바와 같이 ALD, PVD 또는 CVD에 의해 a-Si 퇴적된 층을 제공하지 않을 때, 패터닝된 중간 층(502’)(예컨대, SOG, SiOC, SiON)은 디바이스로부터 완전히 또는 실질적으로 제거될 수 있다. 상기에 설명된 바와 같이 a-Si가 실리콘-함유 층으로서 제공되는 실시예에서, 적어도 높이 h1의 패터닝된 중간 층(502’)이 남을 수 있다. 일부 실시예에서, 높이 h1은 적어도 5 nm이다. 일부 실시예에서, 대략 5-15 nm의 높이 h1가 남는다. 실시예에서, h1 대 h2의 비는 대략 1:2.5 내지 1:5이다. 실시예에서, h1 대 d1의 비는 2:1 내지 10:1이다. 이 남은 높이 h2는 제2 층과 제1 층 간의 개선된 에칭 선택도로부터의 결과일 수 있다. 일부 구현에서, 상기에 설명된 원자(예컨대, 산소)의 게터링은 이 에칭 선택도를 향상시킨다.
방법(100) 및 블록 114의 일부 구현에서, 결과적인 패터닝된 실리콘-함유 층(및 하부 층)은 트리밍될 수 있으며, 이는 특징부의 폭 감소를 의미한다. 도 11의 예를 참조하면, 패터닝된 특징부(502’ 및 402’)는 폭이 감소되어(x-방향) 더 얇은 특징부(w2)를 제공한다. 트리밍은 원하는 치수(예컨대, 임계 치수)를 달성하도록 등방성 에칭과 같은 적합한 에칭 프로세스에 의해 수행될 수 있다. 일부 구현에서, 트리밍 프로세스는 블록 112에서 구현된 프로세스의 리소그래피 한계 이하로 치수를 감소시킬 수 있다. 트리밍은 예를 들어 10-30%만큼 폭을 감소시킬 수 있다. 결과적인 폭(w2)이 너무 얇다면, 패터닝된 특징부의 종횡비가 붕괴될 우려가 있다는 것을 유의하여야 한다.
그 다음, 방법(100)은, 다층 패터닝 스택의 결과적인 패터닝된 특징부가 마스킹 층과 같은 아래의 층의 패터닝 동안 마스킹 요소로서 사용되는 블록 116으로 진행한다. 아래의 층의 패터닝은 방법(100)에 의해 구현되는 패터닝 방법에 따라 달라진다. 일부 실시예에서, 타겟 층은 패터닝된 다층 패터닝 스택에 의해 제공된 마스킹 요소를 사용하여 직접 패터닝될 수 있고, 따라서 블록 116은 방법(100)으로부터 생략된다. 일부 실시예에서, 아래의 마스킹 층(들)(예컨대, 금속 하드 마스크)과 같은 다른 패터닝 층은 패터닝된 다층 패터닝 스택에 의해 제공된 마스킹 요소를 사용하여 직접 패터닝될 수 있으며, 이는 이어서 아래의 층을 패터닝하는데 사용된다. 에칭 프로세스(들)는 반응성 이온 에칭 또는 플라즈마 에칭 시스템을 포함할 수 있다. 건식 에칭 프로세스는 수소-포함 에칭 가스(예컨대, H2 및/또는 CH4), 질소-포함 에칭 가스(예를 들어, N2 및/또는 NH3), 염소-포함 에칭 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 BCl3), 산소-포함 에칭 가스(예를 들어, O2), 불소-포함 에칭 가스(예를 들어, F2, CH3F, CH2F2, CHF3, CF4, C2F6, SF6 및/또는 NF3), 브롬-포함 에칭 가스(예컨대, Br, HBr, CH3Br, CH2Br2 및/또는 CHBr3), 요오드-포함 에칭 가스, 다른 적합한 에칭 가스, 또는 이들의 조합을 구현할 수 있다. 일부 실시예에서, 건식 에칭 프로세스는 에칭 가스를 전달하도록 캐리어 가스를 사용할 수 있다. 캐리어 가스는 질소, 아르곤, 헬륨, 제논, 다른 적합한 캐리어 가스 구성성분, 또는 이들의 조합을 포함한다. 습식 에칭 프로세스는 H2SO4(sulfuric acid), H2O2(hydrogen peroxide), NH4OH(ammonium hydroxide), HCl(hydrochloric acid), HF (hydrofluoric acid), DHF (diluted HF), HNO3 (nitric acid), H3PO4 (phosphoric acid), H2O(water)(탈이온수(DIW) 또는 오존화된 탈이온수(DIWO3)일 수 있음), 오존(O3), 다른 적합한 화학물질, 또는 이들의 조합을 포함하는 습식 에천트 용액을 구현할 수 있다.
도 12의 예를 참조하면, 패터닝된 하부 층(402’)은, 패터닝된 층(304C’)을 형성하도록 마스킹 층(304) 및 특히 유전체 층(304C)을 에칭하는 동안 마스킹 요소로서 사용된다. 실시예에서, 에칭 프로세스는 유전체 층(304C)의 조성에 선택적이며, 예컨대 실리콘 산화물에 선택적이다. 일부 실시예에서, 실리콘-함유 층(502’)은 유전체 층(304C)의 에칭 동안 제거된다. 일부 실시예에서, 에칭 프로세스는 하드 마스크 층(304B), 예를 들어 금속 하드 마스크 조성에서 정지한다. 에칭 프로세스는 패터닝된 탄소-함유 층(402’)의 라운딩된 상부 표면을 제공할 수 있다.
도 13의 예를 참조하면, 패터닝된 하부 층(402’)(및 패터닝된 유전체 층(304C’))은, 패터닝된 하드 마스크 층(304B’)을 형성하도록 마스킹 층(304) 및 특히 금속 하드 마스크 층(304B)의 에칭 동안 에칭 마스크로서 사용될 수 있다. 일부 구현에서, 금속 하드 마스크 층(304B)을 에칭하는 것은, 아래의 유전체 층(304A)(예컨대, 실리콘 산화물)으로 연장되는 오버에칭을 포함한다. 일반적으로, 하지만 에천트는 하드 마스크 층(304B’) 재료에 선택적일 수 있다.
금속 하드 마스크 층(304B)의 에칭 후에, 플러시(flush) 또는 세척 프로세스가 수행될 수 있다. 일부 구현에서, 플러시 프로세스는 도 14에 예시된 바와 같이 패터닝된 하부 층(402’)을 제거할 수 있다. 패터닝된 하드 마스크 층(304B’)은 일반적으로 아래의 타겟 층(들)을 패터닝하기 위한 마스킹 요소를 제공하기에 적합하다.
그 다음, 방법(100)은 앞의 블록들에 의해 현상된 마스킹 요소가 타겟 층(들)의 에칭 동안 사용되는 블록 118로 진행한다. 도 15의 예를 참조하면, 타겟 층(302)은 에칭 프로세스에 의해 패터닝되며, 패터닝된 금속 하드 마스크 층(304B’)이, 형성될 패턴을 규정하는 마스킹 요소로서 사용된다. 패터닝된 타겟 층(302’)은 위의 레지스트 층(602)에서 규정된(일부 실시예에서, 트림 프로세스에 의해 더 규정됨) 바와 동일한 패턴으로 제공된다. 이에 관련하여, 방법(100)은 단일 패터닝 프로세스(1 포토리소그래피 프로세스)를 제공하는 것으로 기재되었지만, 복수의 포토리소그래피 및 에칭 프로세스가 있는 것을 포함한 방법(100)을 적용하는 다른 실시예가 가능하다는 것을 유의하여야 한다. 예를 들어, DPL(double patterning lithography) 프로세스(예를 들어, 리소그래피-에칭-리소그래피-에칭(LELE; lithography-etch-lithography-etch) 프로세스, 자가 정렬 이중 패터닝(SADP; self-aligned double patterning) 프로세스, SID(spacer-is-dielectric) SADP 프로세스, 다른 이중 패터닝 프로세스, 또는 이들의 조합), 삼중 패터닝 프로세스(예를 들어, 리소그래피-에칭-리소그래피-에칭-리소그래피-에칭(LELELE; lithography-etch-lithography-etch-lithography-etch) 프로세스, 자가 정렬 삼중 패터닝(SATP; self-aligned triple patterning) 프로세스, 다른 삼중 패터닝 프로세스, 또는 이들의 조합), 다른 다중 패터닝 프로세스(예를 들어, 자가 정렬 사중 패터닝(SAQP; self-aligned quadruple patterning) 프로세스), 또는 이들의 조합이 가능하다.
일부 실시예에서, 아래의 층(304A)은 타겟 층(302)의 조성과 유사한 조성이며, 따라서 이 또한 패터닝된 층(304A’)을 형성하기 위한 에칭 프로세스 동안 패터닝된다. 다른 실시예에서, 층(304A)은 패터닝된 층(304A’)을 형성하도록 별도로 패터닝된다. 실시예에서, 타겟 층(302)을 패터닝한 후에 하드 마스크 층(304)의 임의의 남은 부분이 스트리핑 제거될 수 있다.
일부 실시예에서, 타겟 층(302)은 ILD 층이고, 패터닝된 타겟 층(302’)은 MLI의 금속화가 안에 형성될 개구 또는 트렌치를 규정할 수 있다. 이러한 실시예에서, 방법(100)은 그 다음, 금속과 같은 전도성 재료로 트렌치를 채우고, 화학 기계적 평탄화(CMP; chemical mechanical planarization)와 같은 프로세스를 사용해 전도성 재료를 연마하여 패터닝된 ILD 층을 노출시킴으로써 ILD 층에 금속 라인을 형성하는 것으로 진행한다. 이는 금속 상호접속 라인을 제공할 수 있는 도 16의 전도성 특징부(1602)에 예시되어 있다.
일부 실시예에서, 타겟 층(302)은 금속 라인에 사용될 전도성 층이며, 구리, 알루미늄 등, 또는 이들의 조합으로 제조된다. 다른 실시예에서, 타겟 층(302)은 로우-k 유전체 층, 폴리머 층 등과 같은 유전체 층이다. 다른 실시예에서, 타겟 층(302)은 디바이스의 게이트(또는 더미 게이트 구조물)를 형성하는 게이트 구조물에 적합한 재료, 예를 들어 폴리실리콘이다. 또 다른 실시예에서, 타겟 층(302)은 기판이고, 실리콘, 게르마늄 또는 다른 적합한 재료와 같은 반도체 재료로 제조된다. 이러한 실시예에서, 기판의 타겟 층에 형성된 트렌치는 핀형 전계 효과 트랜지스터(FinFET)를 제조하기에 적합한 핀형 구조물들 사이의 아이솔레이션 특징부를 규정할 수 있다. 실시예에서, 타겟 층(302)은 맨드릴 층이다. 맨드릴 층은, 실리콘 질화물, 산화물, 실리콘, 비정질 실리콘, 이들의 조합, 또는 패터닝 및 선택적 제거될 수 있는 임의의 다른 재료와 같은 마스킹 재료일 수 있다. 그 다음, 패터닝된 맨드릴 층은, 예를 들어 이중 패터닝 기술에 방법(100)을 적용하는 것과 같은 다중 패터닝 프로세스의 일부로서 더 작은 치수를 달성하도록 부가의 패터닝 프로세스에 사용된다. 상기는 본 개시의 다양한 양상에 따라 방법(100)을 사용하여 제조 및/또는 개선될 수 있는 디바이스/구조물의 비한정적인 예이다.
일부 실시예에서, 상기에 설명된 패터닝 재료 및/또는 단계의 특성으로 인해, 패터닝된 타겟 층은 매우 평탄한 에지 및 측벽을 가지며, 따라서 낮은 라인 에지 거칠기(LER) 및 선폭 거칠기(LWR) 및/또는 개선된 로컬 임계 치수 균일도(LCDU)를 갖는다. 일부 실시예에서, 이는 실리콘-함유 막을 형성하는 재료 및 퇴적 프로세스(예컨대, ALD, CVD, PVD)가 고밀도, 개선된 경도, 원하는 모듈러스, 높은 에칭 선택도 및/또는 다른 이점을 보유하는 재료 층을 제공하기 때문이다. 일부 구현에서, 고밀도와 같은 이로운 특성은 금속 층 내의 불순물 및/또는 원치않는 결합이 퇴적 프로세스에서 플라즈마의 도입에 의해 해리될 수 있기 때문에 생긴다. 밀도, 모듈러스, 경도 등을 포함한 막 특성은 가스 유량(전구체, 비활성 가스), 전력, 프로세스 온도, 기판 온도 등과 같은 퇴적 프로세스 노브를 통해 수정될 수 있다.
방법(100)의 실시예에서, 다층 패터닝 스택에 접착 층이 형성되는 추가 블록이 제공된다. 예를 들어, 실시예에서, 접착 층은 중간 층(예컨대, 실리콘-함유 층)과 위의 레지스트 층 사이에 형성될 수 있다. 접착 층은 헥사메틸디실라잔(HDMS; hexamethyldisilazane) 또는 하부 반사방지 코팅(BARC; bottom antireflective coating)과 같은 재료를 포함할 수 있다. 일부 실시예에서, BARC의 재료는, 예컨대 방사선 파장에 따라 적합한 반사-방지 특성을 제공하도록 수행될 리소그래피 프로세스에 기초하여 선택된다. 접착 층의 두께는 대략 0 내지 100 옹스트롬(Å)일 수 있다. 접착 층이 계면활성제인 구현에서, 두께는 표면 처리로서 그의 속성으로 인해 0 Å인 것으로 간주될 수 있다. 도 17은 패터닝된 레지스트 층(602’)과 중간 층(502), 실리콘-함유 층을 개재한 접착 층(1702)을 예시한다. 도 17은 도 7과 실질적으로 유사하며, 방법(100)은 상기와 실질적으로 유사한 접착 층으로써 진행한다. 접착 층은 중간 층(502)으로 패터닝될 수 있다.
방법(100)의 구현에서, 패터닝된 층과 같이 토포그래피가 변하는 구조물(topographically varying structure)이 다층 패터닝 스택 하에 배치될 수 있다. 도 18의 예를 참조하면, 레지스트 층(602), 중간 층(502) 및 하부 층(402)을 포함한 다층 패터닝 스택은, 마스킹 층(304) 상에 배치되는 복수의 특징부(1802) 위에 배치된다.
도 18에 예시된 바와 같이, 하부 층(402)은 복수의 특징부(1802)와 직접 인터페이스하고 그 사이의 갭을 채운다. 일부 실시예에서, 하부 층(402)은 복수의 특징부(1802)의 높이의 1.2-4배 만큼 복수의 특징부(1802)보다 더 두껍다. 실시예에서, 하부 층(402)은 복수의 특징부(1802) 사이의 적합한 갭 채움을 제공하도록 스핀-온 코팅에 의해 퇴적된다. 퇴적 후에, 하부 층(402)은 제2 층(502)의 형성 전에 화학 기계적 연마(CMP)와 같은 적합한 프로세스에 의해 평탄화될 수 있다.
실시예에서, 복수의 특징부(1802)는 이중 패터닝 기술에서와 같은 다중 패터닝 방식에서 사용될 희생 맨드릴(예컨대, 실리콘 또는 다른 희생 재료)이다. 예를 들어, 방법(100)은 복수의 특징부(1802)를 형성하도록 설계되는 타겟 재료의 층을 사용하여 채용될 수 있다. 제1 다층 패터닝 스택이 복수의 특징부(1802)를 패터닝하도록 타겟 재료 위에 제공된다. 방법(100)은 반복될 수 있으며, 복수의 특징부(1802) 위에 제2 다층 패터닝 스택을 형성할 수 있다. 제2 다층 패터닝 스택은 복수의 특징부(1802) 및/또는 상기 복수의 특징부로부터 형성된 특징부의 패턴(예컨대, 복수의 특징부(1802)의 측벽 상에 형성된 스페이서 요소)을 더 변경할 수 있다.
이제 도 19 내지 도 29b를 참조하면, 타겟 층을 패터닝하도록 복수의 포토리소그래피 및 에칭 프로세스를 포함하는 다중 패터닝 방식으로 구현되는 방법(100)의 실시예가 예시되어 있다. 도 19 내지 도 29b는 BEOL 특징부의 패터닝의 예를 제공한다. 구체적으로 다층 상호접속부의 금속화 층이 패터닝된다. 상기의 방법(100)의 기재는 도 19 내지 도 29b에 의해 예시되는 실시예의 기재에 전적으로 적용된다.
도 19는 복수의 층이 위에 형성되어 있는 반도체 구조물(202)을 갖는 디바이스(1900)를 예시한다. 실시예에서, 반도체 구조물(202)은, 예를 들어 트랜지스터와 같은 능동 디바이스의 존재를 포함하여, 상기에 설명된 바와 실질적으로 유사하다. 반도체 구조물(202) 위에는, 제1 ILD 층(1902), 및 반도체 구조물(202) 상의 능동 디바이스를 상호접속시키는 MLI의 제1 금속화 층(1904)이 형성된다. ILD 층은 예를 들어 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, TEOS-형성된 산화물, PSG, BSG, BPSG, FSG, 크세로겔, 에어로겔, 비정질 플루오르화 탄소, 파릴렌, BCB-기반의 유전체 재료, 폴리이미드, 다른 적합한 유전체 재료, 또는 이들의 조합을 포함하는 유전체 재료를 포함할 수 있다. 일부 실시예에서, ILD 층(1902)은 실리콘 이산화물의 유전 상수보다 작은 유전 상수를 갖는 유전체 재료를 포함한다(예컨대, k < 3.9). 일부 실시예에서, ILD 층(1902)은 약 2.5보다 작은 유전 상수를 갖는 유전체 재료(즉, ELK(extreme low-k) 유전체 재료), 예컨대 실리콘 이산화물(SiO2)(예를 들어, 다공성 실리콘 이산화물), 실리콘 탄화물(SiC) 및/또는 탄소-도핑된 산화물(예를 들어, SiCOH-기반의 재료(예를 들어, Si-CH3 결합을 가짐))을 포함하며, 이들의 각각은 약 2.5보다 작은 유전 상수를 나타내도록 튜닝/구성된다. 유전체 층(1902)은 복수의 유전체 재료를 갖는 다층 구조물을 포함할 수 있다. 제1 금속화 층(1904)은 구리, 알루미늄, 텅스텐 및/또는 다른 적합한 재료와 같은 전도성 재료일 수 있다. 제1 금속화 층(1904)은 예를 들어 라이너 층, 배리어 층, 접착 층 및/또는 다른 적합한 층을 포함한 다층 구조물일 수 있다.
에칭 정지 층(1906)이 ILD 층(1902) 및 제1 금속화 층(1904) 위에 배치된다. 실시예에서, 에칭 정지 층(1906)은 복수의 층을 포함한다. 에칭 정지 층(1906)은 SiC, SiN, TEOS, 하드 블랙 다이아몬드(HBD; hard black diamond) 또는 다른 적합한 조성을 포함할 수 있다. 에칭 정지 층(1906) 위에, 또다른 ILD 층(1908)이 배치된다. ILD 층(1908)은 패터닝을 위한 타겟 층일 수 있다. 예를 들어, 일부 구현에서, 트렌치가 ILD 층(1908)에 패터닝될 것이며, 그 안에 다마신 또는 이중-다마신 프로세스에 의해 금속화 층을 형성하도록 전도성 재료(예컨대, 구리)가 퇴적될 것이다. 일부 실시예에서, 제1 금속화 층(1904)이 금속화 층 “M”인 경우, ILD 층(1908) 및 상기 층 내에 형성될 금속화 층은 금속화 층 “M+1”이다. ILD 층(1908)은 제1 ILD 층(1902)과 실질적으로 유사할 수 있고, 제1 ILD 층(1902)의 조성과 동일하거나 상이한 조성을 포함할 수 있다.
타겟 ILD 층(1908) 위에, 하드 마스크 층(1910)이 배치된다. 일부 구현에서, 하드 마스크 층(1910)은 마스킹 층(304)과 실질적으로 유사하다. 실시예에서, 하드 마스크 층(1910)은 제1 층(1910A), 제2 층(1910B) 및 제3 층(1910C)을 포함한다. 실시예에서, 제3 층(1910C)은 TEOS와 같은 유전체 층이다. 실시예에서, 제2 층(1910B)은 TiN과 같은 금속 하드 마스크 층이다. 다른 예시적인 금속 하드 마스크 재료는 Ti, Ta, W, TaN, WN 및/또는 다른 적합한 조성을 포함한다. 실시예에서, 제1 층(1810A)은 무질소 반사방지 층(NFARL; nitrogen free anti-reflection layer)이다.
맨드릴 층(1912)이 하드 마스크 층(1910) 위에 배치된다. 실시예에서, 맨드릴 층(1912)은 비정질 실리콘, 폴리실리콘 또는 다른 적합한 조성과 같은 실리콘이다. 맨드릴 층(1912)은 패터닝될 때, 특징부/맨드릴 위에 스페이서 재료를 제공하고 맨드릴의 측벽 상에 스페이서 특징부를 제공하며 그 후에 맨드릴을 제거하여 스페이서 특징부가 감소된 피치를 규정할 수 있게 함으로써, 패터닝된 특징부의 피치를 감소시키도록 구현된 희생 특징부를 제공하도록 사용된다. 맨드릴-스페이서 기술은, 노출된 패턴의 피치를 1/2만큼 감소시키는 자가 정렬 이중 패터닝(SADP; self-aligned double patterning) 프로세스, 노출된 패턴의 피치를 1/4만큼 감소시키는 자가 정렬 사중 패터닝(SAQP; self-aligned quadruple patterning) 프로세스 및 다른 스페이서 패터닝 프로세스를 포함한다.
이제 도 20a 및 도 20b를 참조하면, 제1 포토리소그래피 프로세스가 수행된다. 제1 포토리소그래피 프로세스는 일부 실시예에서 후속 형성되는 금속화 특징부들 사이의 공간을 규정하기 위한 컷 프로세스로 지칭될 수 있다. 도 20a는 제1 리소그래피 프로세스가 맨드릴 층(1912) 위에 다층 패터닝 스택(604)을 형성하는 것을 포함함을 예시한다. 다층 패터닝 스택(604)은 하부 층(탄소-함유 층)(402), 중간 층(실리콘-함유 층)(502), 및 패터닝된 레지스트 층(602’’)을 제공하도록 제1 포토리소그래피 프로세스에 의해 패터닝되는 레지스트 층을 포함한다. 다층 패터닝 스택(604)은 유기 층(402)을 제공하는 것을 포함하여 상기에 설명된 바와 실질적으로 유사하다. 실시예에서, 실리콘-함유 층(502)(예컨대, a-Si)은 CVD, PVD 또는 ALD 프로세스 중 적어도 하나에 의해 퇴적된다. 실시예에서, 패터닝된 레지스트 층(602’’)은 EUV 프로세스에 의해 패터닝된다. 다른 실시예에서, 다른 리소그래피 기술이 구현될 수 있다.
도 21a 및 도 21b는 도 20a 및 도 20b의 패턴을 제공하는 에칭 프로세스가 수행된 후의 디바이스(1800)를 예시한다. 에칭 프로세스는 패터닝된 맨드릴 층(1912’)을 형성하도록 맨드릴 층(1912)을 패터닝한다. 다층 패터닝 스택(604)은 패터닝된 맨드릴 층(1912’)을 형성하기 위한 에칭 동안 마스킹 요소로서 사용된다. 에칭 프로세스 후에, 제1 다층 패터닝 스택(604)이 제거될 수 있다.
이제 도 22를 참조하면, 제2 포토리소그래피 프로세스가 수행된다. 제2 포토리소그래피 프로세스는 제1 금속화 라인 세트를 포함하는 금속화 라우팅 레이아웃의 일부를 규정할 수 있다. 도 22는 제2 리소그래피 프로세스가 맨드릴 층(1912) 위에 또다른 다층 패터닝 스택(604)을 형성하는 것을 포함함을 예시한다. 다층 패터닝 스택(604)은 하부 층(유기 층)(402), 중간 층(실리콘-함유 층)(502), 및 패터닝된 레지스트 층(602’’’)을 제공하도록 제2 포토리소그래피 프로세스에 의해 패터닝되는 레지스트 층을 포함한다. 다층 패터닝 스택(604)은 CVD, ALD 또는 PVD 프로세스 중 적어도 하나에 의해 퇴적된 유기 층(402) 및/또는 실리콘-함유 층(502)을 제공하는 것을 포함하여 상기에 설명된 바와 실질적으로 유사하다. 다층 패터닝 스택(604)은 토포그래피가 변하는 특징부, 즉 패터닝된 맨드릴 층(1912’) 위에 형성된다. 구현에서, 유기 층(402)은 패터닝된 맨드릴 층(1912’)과 직접 인터페이스한다. 실시예에서, 유기 층(402)은 적합한 갭 채움을 제공하도록 스핀-온 프로세스에 의해 퇴적된다. 실시예에서, 유기 층(402)은 CVD, ALD 또는 PVD 중 하나에 의해 형성된 a-C 층이다. 실시예에서, 패터닝된 레지스트 층(602’’’)은 EUV 프로세스에 의해 형성된다. 다른 실시예에서, 다른 리소그래피 기술이 구현될 수 있다.
도 23a 및 도 23b는 도 22의 패턴을 제공하는 에칭 프로세스가 수행된 후의 디바이스(1800)를 예시한다. 에칭 프로세스는 패터닝된 맨드릴 층(1912’’)을 형성하도록 맨드릴 층(1912’)을 더 패터닝한다. 도 21의 다층 패터닝 스택(604)은 패터닝된 맨드릴 층(1912’’)을 형성하기 위한 에칭 동안 마스킹 요소로서 사용된다. 에칭 프로세스 후에, 다층 패터닝 스택(604)이 제거될 수 있다.
이제 도 24a 및 도 24b를 참조하면, 맨드릴(1912’’)을 포함하는 반도체 구조물(202) 위에 컨포멀 스페이서 재료 층(2402)이 형성된다. 스페이서 재료 층(2402)은 티타늄 질화물, 실리콘 질화물, 실리콘 산화물, 티타늄 산화물 및/또는 다른 적합한 재료와 같은 유전체 재료를 포함할 수 있다. 스페이서 재료 층(2402)은 CVD 또는 PVD 프로세스에 의한 퇴적 프로세스를 포함하는 다양한 프로세스에 의해 형성될 수 있다.
이제 도 25a 및 도 25b를 참조하면, 도 24a 및 도 24b의 컨포멀 스페이서 재료 층(2402)이 스페이서 요소(2502)를 형성하도록 에칭백된다. 에칭 프로세스는 플라즈마 에칭과 같은 이방성 에칭 프로세스일 수 있다. 간격 “s”의 폭은, 적용되는 리소그래피 기술의 분해능 이하이도록 감소될 수 있다.
이제 도 26a 및 도 26b를 참조하면, 제3 포토리소그래피 프로세스가 수행된다. 제3 포토리소그래피 프로세스는 제2 금속화 라인 세트를 포함하는 금속화 라우팅 레이아웃의 일부를 규정할 수 있다. 도 26a 및 도 26b는 제3 리소그래피 프로세스가 패터닝된 맨드릴 층(1912’’) 및 스페이서 요소(2502) 위에 또다른 다층 패터닝 스택(604)을 형성하는 것을 포함함을 예시한다. 다층 패터닝 스택(604)은 하부 층(유기 층)(402), 중간 층(실리콘-함유 층)(502), 및 패터닝된 레지스트 층(602’’’’)을 제공하도록 제3 포토리소그래피 프로세스에 의해 패터닝되는 레지스트 층을 포함한다. 다층 패터닝 스택(604)은 CVD, ALD 또는 PVD 프로세스 중 적어도 하나에 의해 퇴적된 실리콘-함유 층(502)을 제공하는 것을 포함하여 상기에 설명된 바와 실질적으로 유사하다. 다층 패터닝 스택(604)은 토포그래피가 변하는 특징부, 즉 패터닝된 맨드릴 층(1912’’) 및 스페이서 요소(2502) 위에 형성된다. 구현에서, 유기 층(402)은 맨드릴 층(1912’’) 사이의 갭을 충분히 채우도록 스핀-온 코팅에 의해 퇴적된다. 부가의 실시예에서, 패터닝된 맨드릴 층(1912’’) 및 스페이서 요소(2502)의 각각 위에 탄소-함유 층(402)(a-C)이 PVD, CVD 또는 ALD에 의해 형성된다. 실시예에서, 패터닝된 레지스트 층(602’’’’)은 EUV 프로세스에 의해 형성된다. 다른 실시예에서, 다른 리소그래피 기술이 구현될 수 있다.
도 27a 및 도 27b는 앞서 형성된 패터닝된 맨드릴 층(1912’’)과 함께 도 26a 및 도 26b의 패턴을 제공하는 에칭 프로세스 후의 디바이스(1800)를 예시한다. 구체적으로, 레지스트(602’’’’)는 패터닝된 맨드릴 층(1912’’)의 특정 부분이 제거되는 개구를 규정한다(예컨대, 디바이스(1800)의 예시된 부분의 중심에 있는 스페이서 요소(2502) 사이). 그 후에, 마스킹 층(1910)은 맨드릴 및 스페이서 요소에 의해 제공된 패턴에 따라 에칭될 수 있으며(즉, 제1, 제2 및 제3 리소그래피 프로세스의 합), 그에 의해 패터닝된 마스킹 층(1910’)을 제공할 수 있다. 패터닝된 마스킹 층(1910’)은 하드 마스크 층(1910B)을 패터닝한 것을 포함한다. 패터닝된 마스킹 층(1910’)에 대한 패터닝 후에, 위의 층이 제거될 수 있다.
도 28a 및 도 28b는 타겟 ILD 층(1908)으로 마스킹 층(1910’)의 패턴에 따라 트렌치 및 비아 개구의 패턴을 제공함으로써 패터닝된 타겟 ILD 층(1908’)을 제공하는 후속 단계를 예시한다. 트렌치 및 비아 개구(280)는 디바이스(1800)의 MLI 구조물의 층의 비아 및/또는 금속화 층의 라우팅을 규정한다. 따라서, 트렌치 및 비아 개구(2802)는 그 후에, 도 29a 및 도 29b의 상호접속부(2902)를 제공하도록 전도성 재료로 채워진다. 상호접속부(2902)는 구리, 알루미늄, 합금 및/또는 다른 적합한 전도성 재료를 포함할 수 있다. 상호접속부(2902)는 배리어 층, 시드 층, 라이너 층 등을 포함하는 다층 구조물을 포함할 수 있다. 예시적인 배리어 층은 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 또는 다른 대안을 포함한다. 전도성 재료의 퇴적 후에, 평탄화 프로세스(예컨대, CMP)와 같은 다양한 프로세스가 수행될 수 있다.
따라서, 일련의 도 19 내지 도 29b는 방법(100)의 예시적인 구현을 제공한다. 예시된 바와 같이, 방법(100)은 단일 타겟 층을 패터닝하기 위하여 여러 번 구현될 수 있다. 다층 패터닝 스택(604)의 특성은 일부 구현에서 패턴 품질의 개선을 제공할 수 있다. 예를 들어, 패터닝된 실리콘-함유 층(및 일부 실시예에서, 패터닝된 탄소-함유 층)에 대하여 LWR 및/또는 LCDU가 개선될 수 있으며, 이는 패턴 재현의 개선된 충실도를 가능하게 한다. 어떠한 이론에도 국한되고자 하는 것이 아니지만, 다층 패터닝 스택의 퇴적 프로세스 및/또는 재료 조성은 증가된 밀도, 경도, 원하는 모듈러스 또는 높은 에칭 선택도와 같은 패터닝 프로세스에서의 개선된 성능을 가능하게 하는 재료 특성을 제공할 수 있는 것으로 보인다.
도 30은 여기에 설명된 방법의 하나 이상의 단계를 수행하는데 사용될 수 있는 제조 툴(3000)을 예시한다. 실시예에서, 제조 툴(3000)은 화학적 기상 증착 툴이다. 실시예에서, 제조 툴(3000)은 원자층 증착 툴이다. 실시예에서, 제조 툴(3000)은 물리적 기상 증착 툴이다. 구체적으로, 제조 툴(3000)은 상기에 설명된 바와 같이 실리콘-함유 층을 퇴적하는데 사용될 수 있다. 일부 실시예에서, 제조 툴(3000)은 또한 탄소-함유 층을 퇴적하는데 사용될 수 있다. 일부 구현에서, 가스 형태의 전구체가 챔버(3002)에 제공된다. 상부 캐소드와 하부 애소드 사이에, 반도체 구조물(202)과 같은 반도체 구조물이 제공된다. 반도체 구조물(202)은 웨이퍼 형태로 이루어질 수 있다. RF 전력이 상부 캐소드에 제공된다. 챔버(3002)에 적용된 열, 압력 및/또는 전력 또는 플라즈마-생성은 전구체 가스의 반응을 도울 수 있다. 반응은 구조물(202) 상의 층을 생성한다. 상기에 설명된 바와 같이, 일부 구현에서, 이 층은 비정질 실리콘 층이다.
도 30은 실란을 포함한 실리콘-함유 층을 형성하기 위한 예시적인 전구체를 예시한다. 이 전구체는 실리콘과 수소로 해리될 때에 챔버로 들어가며, 이는 그 다음 퇴적되거나 챔버(3002)로부터 아웃개싱된다.
하나의 예시적인 양상에서, 본 개시는 리소그래피 패터닝 방법에 관한 것이다. 상기 방법은 기판을 제공하는 단계 및 상기 기판 위에 타겟 층을 형성하는 단계를 포함한다. 유기 조성을 갖는 제1 층을 퇴적하는 단계; 50 원자 퍼센트 이상의 실리콘을 포함하는 제2 층을 퇴적하는 단계; 및 상기 제2 층 상에 감광성 층을 퇴적하는 단계에 의해, 패터닝 층이 형성된다.
실시예에서, 상기 타겟 층은 상기 기판 위에 형성된 층간 유전체(ILD) 층이다. 부가의 실시예에서, 상기 방법은 상기 ILD 층에 형성될 금속화 층을 규정하는 단계를 포함한다. 실시예에서, 상기 제2 층을 퇴적하는 단계는, 화학적 기상 증착(CVD), 원자층 증착(ALD) 또는 물리적 기상 증착(PVD)에 의해 수행된다. 부가의 실시예에서, 상기 감광성 층을 퇴적하는 단계는 스핀-온 코팅에 의해 수행된다. 실시예에서, 상기 제2 층을 퇴적하는 단계는 비정질 실리콘(a-Si) 층을 형성하는 단계를 포함한다. 상기 비정질 실리콘 층은 수소화된 a-Si일 수 있다.
실시예에서, 상기 제1 층을 퇴적하는 단계는 스핀-온 반사-방지 코팅 층을 퇴적하는 단계를 포함한다. 실시예에서, 상기 제1 층을 퇴적하는 단계는 비정질 탄소를 퇴적하는 단계를 포함한다. 부가의 실시예에서, 상기 비정질 탄소는, 원자층 증착(ALD), 물리적 기상 증착(PVD) 또는 화학적 기상 증착(CVD) 중 적어도 하나에 의해 퇴적된다. 상기 방법의 구현에서, 상기 제2 층과 상기 감광성 층 사이에 접착 층이 퇴적된다.
다른 예시적인 양상에서, 본 개시는 타겟 층을 제공하는 단계를 포함하는 리소그래피 패터닝 방법에 관한 것이다. 다층 패터닝 스택의 유기 하부 층이 퇴적된다. 상기 유기 하부 층의 표면을 향해 전달된 전구체를 제공하고 상기 전구체를 화학적으로 개질하여 상기 표면 상에 실리콘-함유 층을 얻는 퇴적 프로세스를 사용하여, 상기 유기 하부 층 위에 상기 다층 패터닝 스택의 실리콘-함유 층이 형성된다. 상기 실리콘-함유 층은 적어도 50% 실리콘을 갖는다. 상기 실리콘-함유 층 위에 레지스트 층이 형성된다. 패터닝된 레지스트 층을 제공하도록 상기 레지스트 층의 일부가 방사선에 노출된다. 패터닝된 실리콘-함유 층을 형성하도록 상기 패터닝된 레지스트 층에 의해 덮이지 않은 상기 실리콘-함유 층의 일부가 에칭된다. 상기 실리콘-함유 층의 일부를 에칭한 후에, 패터닝된 유기 하부 층을 형성하도록 상기 패터닝된 실리콘-함유 층에 의해 덮이지 않은 상기 유기 하부 층의 일부가 에칭된다. 상기 패터닝된 유기 하부 층을 사용하여 상기 타겟 층에서의 패턴을 규정한다.
상기 방법의 실시예에서, 상기 퇴적 프로세스는 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PVD)이다. 상기 방법의 구현에서, 상기 패터닝된 유기 하부 층을 사용하여 상기 타겟 층에서의 패턴을 규정하기 전에, 상기 패터닝된 유기 하부 층이 트리밍된다. 실시예에서, 상기 방사선은 극자외선(EUV) 파장이다.
또다른 예시적인 양상에서, 본 개시는 반도체 디바이스를 패터닝하는 방법에 관한 것이다. 상기 방법은 기판 위에 탄소-함유 층을 퇴적하는 단계를 포함한다. 상기 탄소-함유 층 상에 바로 비정질 실리콘 층이 퇴적된다. 상기 비정질 실리콘 층 위에 감광성 층이 스핀 코팅된다. 리소그래피 프로세스를 사용하여, 제1 개구를 제공하도록 상기 감광성 층이 패터닝된다. 상기 방법은, 상기 제1 개구를 통해 상기 비정질 실리콘 층을 에칭하는 것을 포함하도록 계속되며, 상기 에칭된 비정질 실리콘 층은 상기 퇴적된 탄소-함유 층의 에칭 동안 마스킹 요소로서 사용된다.
상기 방법의 실시예에서, 상기 탄소-함유 층을 퇴적하는 단계는 비정질 탄소를 형성하는 단계를 포함한다. 실시예에서, 상기 비정질 실리콘 층을 퇴적하는 것은 화학적 기상 증착, 원자층 증착 또는 물리적 기상 증착을 포함한다. 실시예에서, 상기 비정질 실리콘 층을 에칭하는 것은 상기 비정질 실리콘 층 안에 에칭 가스로부터의 원자를 도입하여 변형된 실리콘 층을 형성한다. 일부 구현에서, 상기 도입된 원자는 산소이다.
전술한 바는 당해 기술 분야에서의 통상의 지식을 가진 자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 리소그래피 패터닝 방법에 있어서,
기판을 제공하는 단계;
상기 기판 위에 타겟 층을 형성하는 단계; 및
패터닝 층을 형성하는 단계
를 포함하고,
상기 패터닝 층을 형성하는 단계는:
유기 조성을 갖는 제1 층을 퇴적하는 단계;
50 원자 퍼센트 이상의 실리콘을 포함하는 제2 층을 퇴적하는 단계; 및
상기 제2 층 상에 감광성 층을 퇴적하는 단계
를 포함하는 것인, 리소그래피 패터닝 방법.
실시예 2. 실시예 1에 있어서,
상기 타겟 층은 상기 기판 위에 형성된 층간 유전체(ILD; interlayer dielectric) 층인 것인, 리소그래피 패터닝 방법.
실시예 3. 실시예 2에 있어서,
상기 감광성 층을 패터닝하는 단계를 더 포함하고, 상기 패터닝은 상기 ILD 층에 형성될 금속화 층을 규정하는 것인, 리소그래피 패터닝 방법.
실시예 4. 실시예 1에 있어서,
상기 제2 층을 퇴적하는 단계는, 화학적 기상 증착(CVD; chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition) 또는 물리적 기상 증착(PVD; physical vapor deposition)에 의해 수행되는 것인, 리소그래피 패터닝 방법.
실시예 5. 실시예 4에 있어서,
상기 감광성 층을 퇴적하는 단계는 스핀-온 코팅에 의해 수행되는 것인, 리소그래피 패터닝 방법.
실시예 6. 실시예 1에 있어서,
상기 제2 층을 퇴적하는 단계는 비정질 실리콘(a-Si) 층을 형성하는 단계를 포함하는 것인, 리소그래피 패터닝 방법.
실시예 7. 실시예 6에 있어서,
상기 비정질 실리콘 층은 수소화된 a-Si인 것인, 리소그래피 패터닝 방법.
실시예 8. 실시예 1에 있어서,
상기 제1 층을 퇴적하는 단계는 스핀-온 반사-방지 코팅 층을 퇴적하는 단계를 포함하는 것인, 리소그래피 패터닝 방법.
실시예 9. 실시예 1에 있어서,
상기 제1 층을 퇴적하는 단계는 비정질 탄소를 퇴적하는 단계를 포함하는 것인, 리소그래피 패터닝 방법.
실시예 10. 실시예 9에 있어서,
상기 비정질 탄소는, 원자층 증착(ALD), 물리적 기상 증착(PVD) 또는 화학적 기상 증착(CVD) 중 적어도 하나에 의해 퇴적되는 것인, 리소그래피 패터닝 방법.
실시예 11. 실시예 1에 있어서,
상기 제2 층과 상기 감광성 층 사이에 접착 층을 퇴적하는 단계를 더 포함하는, 리소그래피 패터닝 방법.
실시예 12. 리소그래피 패터닝 방법에 있어서,
타겟 층을 제공하는 단계;
다층 패터닝 스택의 유기 하부 층을 퇴적하는 단계;
상기 유기 하부 층의 표면을 향해 전달된 전구체를 제공하고 상기 전구체를 화학적으로 개질하여 상기 표면 상에 실리콘-함유 층을 얻는 퇴적 프로세스를 사용하여, 상기 유기 하부 층 위에 상기 다층 패터닝 스택의 실리콘-함유 층을 형성하는 단계 - 상기 실리콘-함유 층은 적어도 50% 실리콘을 가짐 - ;
상기 실리콘-함유 층 위에 레지스트 층을 형성하는 단계;
패터닝된 레지스트 층을 제공하도록 상기 레지스트 층의 일부를 방사선에 노출시키는 단계;
패터닝된 실리콘-함유 층을 형성하도록 상기 패터닝된 레지스트 층에 의해 덮이지 않은 상기 실리콘-함유 층의 일부를 에칭하는 단계;
상기 실리콘-함유 층의 일부를 에칭한 후에, 패터닝된 유기 하부 층을 형성하도록 상기 패터닝된 실리콘-함유 층에 의해 덮이지 않은 상기 유기 하부 층의 일부를 에칭하는 단계; 및
상기 패터닝된 유기 하부 층을 사용하여 상기 타겟 층에서의 패턴을 규정하는 단계
를 포함하는, 리소그래피 패터닝 방법.
실시예 13. 실시예 12에 있어서,
상기 퇴적 프로세스는 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PVD)인 것인, 리소그래피 패터닝 방법.
실시예 14. 실시예 12에 있어서,
상기 패터닝된 유기 하부 층을 사용하여 상기 타겟 층에서의 패턴을 규정하는 단계 전에, 상기 패터닝된 유기 하부 층을 트리밍하는 단계를 더 포함하는, 리소그래피 패터닝 방법.
실시예 15. 실시예 12에 있어서,
상기 방사선은 극자외선(EUV; extreme ultraviolet) 파장인 것인, 리소그래피 패터닝 방법.
실시예 16. 반도체 디바이스를 패터닝하는 방법에 있어서,
기판 위에 탄소-함유 층을 퇴적하는 단계;
상기 탄소-함유 층 상에 바로 비정질 실리콘 층을 퇴적하는 단계;
상기 비정질 실리콘 층 위에 감광성 층을 스핀 코팅하는 단계;
리소그래피 프로세스를 사용하여, 제1 개구를 제공하도록 상기 감광성 층을 패터닝하는 단계;
상기 제1 개구를 통해 상기 비정질 실리콘 층을 에칭하는 단계; 및
상기 퇴적된 탄소-함유 층의 에칭 동안 상기 에칭된 비정질 실리콘 층을 마스킹 요소로서 사용하는 단계
를 포함하는, 반도체 디바이스를 패터닝하는 방법.
실시예 17. 실시예 16에 있어서,
상기 탄소-함유 층을 퇴적하는 단계는 비정질 탄소를 형성하는 단계를 포함하는 것인, 반도체 디바이스를 패터닝하는 방법.
실시예 18. 실시예 16에 있어서,
상기 비정질 실리콘 층을 퇴적하는 단계는 화학적 기상 증착, 원자층 증착 또는 물리적 기상 증착을 포함하는 것인, 반도체 디바이스를 패터닝하는 방법.
실시예 19. 실시예 16에 있어서,
상기 비정질 실리콘 층을 에칭하는 단계는 상기 비정질 실리콘 층 안에 에칭 가스로부터의 원자를 도입하여 변형된 실리콘 층을 형성하는 것인, 반도체 디바이스를 패터닝하는 방법.
실시예 20. 실시예 19에 있어서,
상기 도입된 원자는 산소인 것인, 반도체 디바이스를 패터닝하는 방법.

Claims (10)

  1. 리소그래피 패터닝 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 위에 타겟 층을 형성하는 단계; 및
    패터닝 층을 형성하는 단계
    를 포함하고,
    상기 패터닝 층을 형성하는 단계는:
    유기 조성을 갖는 제1 층을 퇴적하는 단계;
    50 원자 퍼센트 이상의 실리콘을 포함하는 제2 층을 퇴적하는 단계; 및
    상기 제2 층 상에 감광성 층을 퇴적하는 단계
    를 포함하는 것인, 리소그래피 패터닝 방법.
  2. 청구항 1에 있어서,
    상기 타겟 층은 상기 기판 위에 형성된 층간 유전체(ILD; interlayer dielectric) 층인 것인, 리소그래피 패터닝 방법.
  3. 청구항 2에 있어서,
    상기 감광성 층을 패터닝하는 단계를 더 포함하고, 상기 패터닝은 상기 ILD 층에 형성될 금속화 층을 규정하는 것인, 리소그래피 패터닝 방법.
  4. 청구항 1에 있어서,
    상기 제2 층을 퇴적하는 단계는, 화학적 기상 증착(CVD; chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition) 또는 물리적 기상 증착(PVD; physical vapor deposition)에 의해 수행되는 것인, 리소그래피 패터닝 방법.
  5. 청구항 1에 있어서,
    상기 제2 층을 퇴적하는 단계는 비정질 실리콘(a-Si) 층을 형성하는 단계를 포함하는 것인, 리소그래피 패터닝 방법.
  6. 청구항 1에 있어서,
    상기 제1 층을 퇴적하는 단계는 스핀-온 반사-방지 코팅 층을 퇴적하는 단계를 포함하는 것인, 리소그래피 패터닝 방법.
  7. 청구항 1에 있어서,
    상기 제1 층을 퇴적하는 단계는 비정질 탄소를 퇴적하는 단계를 포함하는 것인, 리소그래피 패터닝 방법.
  8. 청구항 1에 있어서,
    상기 제2 층과 상기 감광성 층 사이에 접착 층을 퇴적하는 단계를 더 포함하는, 리소그래피 패터닝 방법.
  9. 리소그래피 패터닝 방법에 있어서,
    타겟 층을 제공하는 단계;
    다층 패터닝 스택의 유기 하부 층을 퇴적하는 단계;
    상기 유기 하부 층의 표면을 향해 전달된 전구체를 제공하고 상기 전구체를 화학적으로 개질하여 상기 표면 상에 실리콘-함유 층을 얻는 퇴적 프로세스를 사용하여, 상기 유기 하부 층 위에 상기 다층 패터닝 스택의 실리콘-함유 층을 형성하는 단계 - 상기 실리콘-함유 층은 적어도 50% 실리콘을 가짐 - ;
    상기 실리콘-함유 층 위에 레지스트 층을 형성하는 단계;
    패터닝된 레지스트 층을 제공하도록 상기 레지스트 층의 일부를 방사선에 노출시키는 단계;
    패터닝된 실리콘-함유 층을 형성하도록 상기 패터닝된 레지스트 층에 의해 덮이지 않은 상기 실리콘-함유 층의 일부를 에칭하는 단계;
    상기 실리콘-함유 층의 일부를 에칭한 후에, 패터닝된 유기 하부 층을 형성하도록 상기 패터닝된 실리콘-함유 층에 의해 덮이지 않은 상기 유기 하부 층의 일부를 에칭하는 단계; 및
    상기 패터닝된 유기 하부 층을 사용하여 상기 타겟 층에서의 패턴을 규정하는 단계
    를 포함하는, 리소그래피 패터닝 방법.
  10. 반도체 디바이스를 패터닝하는 방법에 있어서,
    기판 위에 탄소-함유 층을 퇴적하는 단계;
    상기 탄소-함유 층 상에 바로 비정질 실리콘 층을 퇴적하는 단계;
    상기 비정질 실리콘 층 위에 감광성 층을 스핀 코팅하는 단계;
    리소그래피 프로세스를 사용하여, 제1 개구를 제공하도록 상기 감광성 층을 패터닝하는 단계;
    상기 제1 개구를 통해 상기 비정질 실리콘 층을 에칭하는 단계; 및
    상기 퇴적된 탄소-함유 층의 에칭 동안 상기 에칭된 비정질 실리콘 층을 마스킹 요소로서 사용하는 단계
    를 포함하는, 반도체 디바이스를 패터닝하는 방법.
KR1020210066990A 2020-09-30 2021-05-25 실리콘-함유 층을 포함한 재료 패터닝 및 반도체 디바이스 제조 방법 KR102628731B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063085519P 2020-09-30 2020-09-30
US63/085,519 2020-09-30
US17/213,723 US11715640B2 (en) 2020-09-30 2021-03-26 Patterning material including silicon-containing layer and method for semiconductor device fabrication
US17/213,723 2021-03-26

Publications (2)

Publication Number Publication Date
KR20220044081A true KR20220044081A (ko) 2022-04-06
KR102628731B1 KR102628731B1 (ko) 2024-01-23

Family

ID=79327378

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210066990A KR102628731B1 (ko) 2020-09-30 2021-05-25 실리콘-함유 층을 포함한 재료 패터닝 및 반도체 디바이스 제조 방법

Country Status (5)

Country Link
US (2) US11715640B2 (ko)
KR (1) KR102628731B1 (ko)
CN (1) CN113948447A (ko)
DE (1) DE102021108017A1 (ko)
TW (1) TWI817141B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11631585B2 (en) * 2021-01-13 2023-04-18 Nanya Technology Corporation Etching mask, method for fabricating the same, and method for fabricating a semiconductor structure using the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980063881A (ko) * 1996-12-02 1998-10-07 가네코 히사시 반도체 장치 및 그 제조 방법
JP2000200828A (ja) * 1998-12-30 2000-07-18 Nec Corp 半導体装置の製造方法
KR20010087189A (ko) * 2000-02-17 2001-09-15 조셉 제이. 스위니 비정질 탄소층 증착 방법
US20030116531A1 (en) * 2001-12-20 2003-06-26 Kamins Theodore I. Method of forming one or more nanopores for aligning molecules for molecular electronics
KR20060129412A (ko) * 2004-01-30 2006-12-15 어플라이드 머티어리얼스, 인코포레이티드 다양한 에칭 및 리소 집적 설계를 위한 비결정형탄소(ａｐｆ)의 사용 기술
JP2009094279A (ja) * 2007-10-09 2009-04-30 Elpida Memory Inc ホールパターンの形成方法および半導体装置の製造方法
US20180090335A1 (en) * 2016-09-27 2018-03-29 International Business Machines Corporation Margin for fin cut using self-aligned triple patterning
KR20180097763A (ko) * 2016-01-20 2018-08-31 어플라이드 머티어리얼스, 인코포레이티드 측방향 하드마스크 리세스 감소를 위한 하이브리드 탄소 하드마스크

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002194547A (ja) * 2000-06-08 2002-07-10 Applied Materials Inc アモルファスカーボン層の堆積方法
JP3383794B2 (ja) * 2000-08-28 2003-03-04 茂徳科技股▲フン▼有限公司 酸化を防止する窒化方法
JP4045731B2 (ja) * 2000-09-25 2008-02-13 株式会社日立製作所 薄膜半導体素子の製造方法
US8901016B2 (en) * 2010-12-28 2014-12-02 Asm Japan K.K. Method of forming metal oxide hardmask
JP2013008732A (ja) * 2011-06-22 2013-01-10 Elpida Memory Inc 半導体装置の製造方法
US8921225B2 (en) 2013-02-13 2014-12-30 Globalfoundries Inc. Method for off-grid routing structures utilizing self aligned double patterning (SADP) technology
US9123776B2 (en) 2013-12-04 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double spacer patterning process
US9368349B2 (en) 2014-01-14 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cut last self-aligned litho-etch patterning
US9582629B2 (en) 2014-04-04 2017-02-28 Globalfoundries Inc. Methods of generating circuit layouts using self-alligned double patterning (SADP) techniques
US9679850B2 (en) 2015-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company Ltd. Method of fabricating semiconductor structure
KR20180113585A (ko) * 2016-03-04 2018-10-16 도쿄엘렉트론가부시키가이샤 통합 계획의 다양한 스테이지 동안의 패터닝을 위한 트림 방법
JP6842159B2 (ja) * 2016-12-13 2021-03-17 サムコ株式会社 プラズマ処理方法
US10340141B2 (en) 2017-04-28 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
US10692769B2 (en) 2017-08-29 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd Fin critical dimension loading optimization
US11131919B2 (en) * 2018-06-22 2021-09-28 International Business Machines Corporation Extreme ultraviolet (EUV) mask stack processing

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980063881A (ko) * 1996-12-02 1998-10-07 가네코 히사시 반도체 장치 및 그 제조 방법
JP2000200828A (ja) * 1998-12-30 2000-07-18 Nec Corp 半導体装置の製造方法
KR20010087189A (ko) * 2000-02-17 2001-09-15 조셉 제이. 스위니 비정질 탄소층 증착 방법
US20030116531A1 (en) * 2001-12-20 2003-06-26 Kamins Theodore I. Method of forming one or more nanopores for aligning molecules for molecular electronics
JP2003218346A (ja) * 2001-12-20 2003-07-31 Hewlett Packard Co <Hp> 分子エレクトロニクス用に分子を整列させるために１つまたは複数のナノポアを形成する方法
KR20060129412A (ko) * 2004-01-30 2006-12-15 어플라이드 머티어리얼스, 인코포레이티드 다양한 에칭 및 리소 집적 설계를 위한 비결정형탄소(ａｐｆ)의 사용 기술
JP2009094279A (ja) * 2007-10-09 2009-04-30 Elpida Memory Inc ホールパターンの形成方法および半導体装置の製造方法
KR20180097763A (ko) * 2016-01-20 2018-08-31 어플라이드 머티어리얼스, 인코포레이티드 측방향 하드마스크 리세스 감소를 위한 하이브리드 탄소 하드마스크
US20180277370A1 (en) * 2016-01-20 2018-09-27 Applied Materials, Inc. Hybrid carbon hardmask for lateral hardmask recess reduction
US20180090335A1 (en) * 2016-09-27 2018-03-29 International Business Machines Corporation Margin for fin cut using self-aligned triple patterning

Also Published As

Publication number Publication date
US11715640B2 (en) 2023-08-01
US20220102150A1 (en) 2022-03-31
CN113948447A (zh) 2022-01-18
KR102628731B1 (ko) 2024-01-23
TWI817141B (zh) 2023-10-01
TW202215498A (zh) 2022-04-16
DE102021108017A1 (de) 2022-03-31
US20230377897A1 (en) 2023-11-23

Similar Documents

Publication Publication Date Title
CN110729233B (zh) 具有气隙的半导体结构、其制造方法和气隙的密封方法
KR102237258B1 (ko) 핀 폭 균일성을 달성하기 위한 핀형 전계 효과 트랜지스터 패터닝 방법
US11996353B2 (en) Air gap seal for interconnect air gap and method of fabricating thereof
US10629706B2 (en) Fin and gate dimensions for optimizing gate formation
KR102477800B1 (ko) 상이한 비아 계면 요건을 위한 상이한 비아 구성
US20230260849A1 (en) Self-Aligned Metal Gate for Multigate Device
US10777455B2 (en) Multi-etching process for forming via opening in semiconductor device structure
US11710657B2 (en) Middle-of-line interconnect structure having air gap and method of fabrication thereof
US20230377897A1 (en) Patterning material including silicon-containing layer and method for semiconductor device fabrication
KR102470490B1 (ko) 핀형 전계효과 트랜지스터용 게이트 에어 스페이서
CN113380888A (zh) 半导体结构及其制造方法
US20220262649A1 (en) Semiconductor Device and Method
US11637042B2 (en) Self-aligned metal gate for multigate device
TWI809404B (zh) 微影圖案化的方法與製造半導體裝置的方法
US11764281B2 (en) Gate air spacer for fin-like field effect transistor

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant