CN113948447A - 包括含硅层的图案化材料和用于半导体器件制造的方法 - Google Patents

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Abstract

本公开总体涉及包括含硅层的图案化材料和用于半导体器件制造的方法。在一个示例性方面，本公开涉及一种用于光刻图案化的方法。该方法包括提供衬底并在衬底之上形成目标层。通过以下方式来形成图案化层：沉积具有有机成分的第一层；沉积第二层，该第二层包括超过50原子百分比的硅；以及在第二层上沉积光敏层。在一些实施方式中，第二层是通过ALD、CVD、或PVD工艺沉积的。

Description

包括含硅层的图案化材料和用于半导体器件制造的方法
技术领域
本公开总体涉及包括含硅层的图案化材料和用于半导体器件制造的方法。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都比前一代具有更小且更复杂的电路。在IC演进的过程中，功能密度(即每芯片面积的互连器件的数量)通常增加，而几何尺寸(即可以使用制造工艺产生的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小还增加了处理和制造IC的复杂性。
由于半导体制造工艺需要较小工艺窗口，所以器件的元件之间期望的间隔(即，间距)减小，并且变得越来越难以使用传统的光学掩模和光刻设备来实现。光刻工具的进步可辅助满足这种按比例缩小工艺。例如，极紫外(EUV)光刻和浸没光刻已被用于支持较小器件的临界尺寸(CD)需求。另外，已经开发出图案化方法本身以驱动对低于光刻设备本身的能力的期望CD的特征的形成。尽管光刻设备和图案化进步在许多方面都是合适的，但仍希望进一步的进展。
发明内容
根据本公开的一个实施例，提供了一种用于光刻图案化的方法，包括：提供衬底；在所述衬底之上形成目标层；以及形成图案化层，其中，形成所述图案化层包括：沉积第一层，所述第一层具有有机成分；沉积第二层，所述第二层包括超过50原子百分比的硅；以及在所述第二层上沉积光敏层。
根据本公开的另一实施例，提供了一种用于光刻图案化的方法，包括：提供目标层；沉积多层图案化堆叠的有机底层；使用沉积工艺在所述有机底层之上形成所述多层图案化堆叠的含硅层，该沉积工艺提供传送至所述有机底层的表面的前体并对所述前体进行化学改性以在所述表面上获得所述含硅层，其中，所述含硅层具有至少50％的硅；在所述含硅层之上形成抗蚀剂层；将所述抗蚀剂层的一部分暴露于辐射以提供经图案化的抗蚀剂层；蚀刻所述含硅层的未被所述经图案化的抗蚀剂层覆盖的一部分，以形成经图案化的含硅层；在蚀刻所述含硅层的该部分之后，蚀刻所述有机底层的未被所述经图案化的含硅层覆盖的一部分，以形成经图案化的有机底层；以及使用所述经图案化的有机底层来在所述目标层中限定图案。
根据本公开的又一实施例，提供了一种图案化半导体器件的方法，所述方法包括：在衬底之上沉积含碳层；直接在所述含碳层上沉积非晶硅层；在所述非晶硅层之上旋涂光敏层；以及使用光刻工艺，图案化所述光敏层以提供第一开口；通过所述第一开口来蚀刻所述非晶硅层；在所沉积的含碳层的蚀刻期间，使用经蚀刻的非晶硅层作为掩蔽元件。
附图说明
在结合附图阅读时，从下面的具体实施方式最佳地理解本公开。强调的是，根据行业的标准做法，各种特征不是按比例绘制的，并且仅用于说明目的。事实上，为了讨论的清楚起见，各种特征的尺寸被任意地增大或减小了。
图1示出了根据本公开的各个方面的光刻图案化方法的实施例的流程图；
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15和图16提供了示例器件200的截面图，该示例器件200的各方面是根据图1的方法制造的；
图17提供了具有粘附层并且具有根据图1的方法制造的各方面的另一示例器件的截面图；
图18提供了具有图案化层并且具有根据图1的方法制造的各方面的另一示例器件的截面图；
图19、图20A、图20B、图21A、图21B、图22、图23A、图23B、图24A、图24B、图25A、图25B、图26A、图26B、图27A、图27B、图28A、图28B、图29A和图29B提供了示例器件1900的截面图，该示例器件1900的各方面是根据图1的方法制造的；
图30提供了可以根据本公开的各个方面使用的部分沉积工具的示意图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文可使用空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
随着半导体器件的元件的间距持续减小并且特征的尺寸持续缩小，期望图案化方法和材料的改进以提供高质量、图案密度增加并且临界尺寸(CD)减小的器件。本公开提供了材料成分、材料堆叠、以及实施所述成分和堆叠的方法，其在一些实施方式中可以改善图案化度量，包括线宽粗糙度(LWR)和局部临界尺寸均匀性(LCDU)。在一些实施例中，这些改进驱动使用如下成分和/或沉积方法来形成材料，这些成分和/或沉积方法产生用于图案化的一个或多个方面的高密度材料、增加的材料硬度、改善的材料弹性模量、和/或材料的高蚀刻选择性。这些特性单独地或组合地使用可以改善LWR和LCDU。
正在实施激进的(aggressive)尺寸和间距需求的一种半导体器件特征是后段制程(back-end-of-the-line，BEOL)特征。BEOL特征包括在衬底的各个器件之间提供互连的那些布线或金属化层。在一些实施例中，将沟槽或过孔开口图案化在电介质层中。通过控制沟槽和过孔开口的配置，当随后用导电材料填充沟槽或开口时，提供了器件互连的布线。
参考图1，示出了对层进行图案化的方法100。方法100可用于图案化半导体器件的层。半导体器件可以包括SRAM和/或其他逻辑电路、无源组件或有源微电子器件，例如，电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、CMOS晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件、或其组合。示例性NFET和PFET包括多栅极器件，例如，鳍型场效应晶体管(FinFET)、栅极全环绕(GAA)器件、和/或其他合适的器件类型。半导体器件可以被包括在微处理器、存储器、和/或其他IC器件中。在一些实施例中，半导体器件是IC芯片的一部分、片上系统(SoC)或其一部分。
方法100可以全部或部分地由采用深紫外(DUV)光刻、极紫外(EUV)光刻、电子束(e-beam)光刻、x射线光刻、以及其他光刻工艺的系统来实现，以提高图案尺寸精度。在一个实施例中，使用EUV光刻来提供经图案化层的激进的尺寸/间距。可以在方法100之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换、消除或移动所描述的一些操作。方法100是示例并且不旨在将本公开限制于权利要求中明确记载的范围之外。下面结合图2-图16来描述方法100。
方法100在框102处开始，在框102中，提供一个或多个目标层以用于图案化。目标层是需要进行图案化的任何一个或多个层。通过图案化(一个或多个)目标层，该(一个或多个)目标层被配置为多个特征，其由目标层组成，并且具有插入这些特征的开口。该图案可以针对各种半导体器件特征，例如，互连线、栅极结构、隔离结构、有源区域等。在一些实施例中，由于诸如多重图案化技术之类的图案化方法，在光刻设备的分辨率极限以下提供目标层图案。
在一些实施方式中，在半导体结构之上提供该(一个或多个)目标层。半导体结构包括半导体衬底，并且在一些实施方式中，包括设置在半导体衬底上的各种层或特征。在一个实施例中，半导体衬底包括硅。替代地或附加地，衬底包括：另一种元素半导体，例如，锗；化合物半导体，例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，例如，硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。替代地，衬底是绝缘体上半导体衬底，例如，绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底、或绝缘体上锗(GOI)衬底。绝缘体上半导体衬底可以使用氧注入分离(SIMOX)、晶圆键合和/或其他合适的方法来制造。在衬底内或衬底上，可以存在与半导体器件相关联的各种特征。这些特征可以包括：晶体管特征，例如，栅极结构和源极/漏极区域；隔离特征；互连特征，例如，金属化层和过孔；和/或其他特征。
仅作为一个示例，图2示出了半导体结构202。半导体结构202包括基础衬底201，该基础衬底201具有在其上形成的多个有源器件203。所示的器件包括栅极结构205和具有插入隔离特征209的源极/漏极特征207。在器件203之上形成多层互连(MLI)213。MLI 213可以包括形成在器件之上的电介质层211，以及延伸至源极/漏极特征207的示例性接触件215。MLI 213包括各种其他金属化层、垂直延伸的过孔、以及连接器件203的各种特征的插入隔离层，如下所述。
栅极205被配置为根据相关联器件的设计要求来实现期望的功能，例如，提供p型功函数或n型功函数。栅极205可以包括栅极电介质层和栅极电极(例如，功函数层和体导电层)。栅极结构205可以包括许多其他层，例如，帽盖层、界面层、扩散层、阻挡层、硬掩模层或其组合。
栅极结构的(一个或多个)栅极电介质层可以包括高k电介质层，其包括高k电介质材料，指的是介电常数大于二氧化硅的介电常数(k≈3.9)的电介质材料。例如，高k电介质层包括HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、用于金属栅极堆叠的其他合适的高k电介质材料、或其组合。高k电介质层通过任何本文所述的工艺形成，例如，ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺、或其组合。栅极结构的(一个或多个)栅极电极层被形成在栅极电介质之上；栅极电极包括导电材料，例如，多晶硅、铝、铜、钛、钽、钨、钼、钴、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他导电材料、或其组合。在一些实施例中，栅极电极包括功函数层和体导电层。功函数层是被调整为具有期望的功函数(例如，n型功函数或p型功函数)的导电层，并且体导电层是形成在功函数层之上的导电层。在一些实施例中，功函数层包括n型功函数材料，例如，Ti、银、锰、锆、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其他合适的n型功函数材料、或其组合。在一些实施例中，功函数层包括p型功函数材料，例如，钌、Mo、Al、TiN、TaN、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数材料、或其组合。体(或填充)导电层包括合适的导电材料，例如，Al、W、Ti、Ta、多晶硅、Cu、金属合金、其他合适的材料、或其组合。栅极电极通过任何本文所述的工艺形成，例如，ALD、CVD、PVD、电镀、其他合适的工艺、或其组合。
源极/漏极特征207包括适于提供半导体器件的特征的掺杂区域，例如，n型掺杂剂和/或p型掺杂剂。在一些实施例中，源极/漏极特征207包括外延材料。外延工艺可以使用CVD沉积技术(例如，LPCVD、VPE和/或UHV-CVD)、分子束外延、其他合适的外延生长工艺、或其组合。在一些实施例中，对于n型晶体管，外延源极/漏极特征包括硅，其可以掺杂有碳、磷、砷、其他n型掺杂剂、或其组合(例如，形成Si:C外延源极/漏极特征、Si:P外延源极/漏极特征、或Si:C:P外延源极/漏极特征)。在一些实施例中，对于p型晶体管，外延源极/漏极特征包括硅锗或锗，其可以掺杂有硼、其他p型掺杂剂、或其组合(例如，形成Si:Ge:B外延源极/漏极特征)。
在一些实施方式中，隔离特征209是浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、局部硅氧化(LOCOS)结构、其他合适的隔离结构、或其组合。隔离特征209可以包括合适的电介质(例如，氧化物)的多层结构。
电介质层211可以是MLI的层间电介质(ILD)部分。电介质层211可以包括电介质材料，包括例如氧化硅、掺杂碳的氧化硅、氮化硅、氮氧化硅、形成TEOS的氧化物、PSG、BSG、BPSG、FSG、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、基于BCB的电介质材料、聚酰亚胺、其他合适的电介质材料、或其组合。在一些实施例中，电介质层211包括介电常数小于二氧化硅的介电常数(例如，k＜3.9)的电介质材料。在一些实施例中，电介质层211包括介电常数小于约2.5的电介质材料(即，极低k(ELK)电介质材料)，例如二氧化硅(SiO2)(例如，多孔二氧化硅)、碳化硅(SiC)和/或掺杂碳的氧化物(例如，基于SiCOH的材料(例如具有Si-CH3键))，每种电介质材料被调整/配置为展现小于约2.5的介电常数。电介质层211可以包括具有多种电介质材料的多层结构。
如上所述，MLI 213包括绝缘层和导电层。MLI 213电耦合设置在半导体结构202上的各种器件(例如，p型晶体管和/或n型晶体管、电阻器、电容器和/或电感器)和/或组件(例如，p型晶体管和/或n型晶体管的栅极电极和/或外延源极/漏极特征)，使得各种器件和/或组件可以按照半导体器件的设计要求指定的方式工作。MLI 213包括被配置为形成各种互连结构的电介质层和导电层(例如，金属层)的组合。导电层被配置为形成垂直互连特征(例如，器件级接触件和/或过孔)和/或水平互连特征(例如，导电线)。垂直互连特征通常连接MLI 213的不同层(或不同平面)中的水平互连特征。在操作期间，互连特征被配置为在器件和/或器件的组件之间路由信号、和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配给器件和/或器件的组件。
在一些实施例中，在半导体结构202上存在其他特征，包括有源或无源器件的其他部分及其互连。在其他实施例中，多个上面讨论的特征或器件、或所有上面讨论的特征或器件被省略。例如，在一个实施例中，半导体结构202包括衬底201，例如硅衬底，并且衬底本身是将图案化的目标层。
在一些实施方式中，框102包括在半导体结构之上形成一个或多个目标层。在一个实施例中，目标层是多层互连(MLI)的层间电介质(ILD)，例如以上讨论的ILD层。目标层可以是较高MLI层的ILD层，例如，ILD-1、ILD-3等，数值名称提供了半导体器件之上的层数。半导体器件可以具有任意数量的金属化/ILD层，在许多实施方式中，超过5层或10层。目标层的其他示例也是可能的，包括半导体衬底、其他电介质层、半导体层、导电层、和/或在半导体制造中实现的其他合适的层。
参考图3的示例，在半导体结构202上提供目标层302。在一个实施例中，目标层302是MLI的层间电介质(ILD)部分。可以使用沉积工艺(例如，CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、FCVD、HARP、HDP、其他合适的方法、或其组合)来提供目标层。
在一个实施例中，目标层302是包括电介质材料的ILD层，该电介质材料包括例如氧化硅、掺杂碳的氧化硅、氮化硅、氮氧化硅、形成TEOS的氧化物、PSG、BSG、BPSG、FSG、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、基于BCB的电介质材料、聚酰亚胺、其他合适的电介质材料、或其组合。在一些实施例中，ILD层包括具有低k电介质或ELK电介质的电介质材料。目标层302可以包括具有多种电介质材料的多层结构。
在其他实施方式中，目标层302可以是另一电介质层、导电层(例如，互连、电容器的极板、存储器单元的电极等)、和/或半导体层(例如，栅极特征、鳍结构、外延层等)。在一个实施方式中，目标层302是诸如衬底201之类的半导体衬底的一部分。在这种情况下，不包括半导体结构202的附加元件，并且目标层是衬底201的一部分和/或直接设置在衬底201上。
然后，方法100进行到框104，在框104中，在目标层之上形成(一个或多个)掩蔽层。掩蔽层可以包括硬掩模材料。在一些实施例中，掩蔽层可以是用于图案化和/或保护下面的层的牺牲层。在一些实施例中，掩蔽层可以是多层结构。在另一个实施例中，掩蔽层是三层结构，包括在电介质材料层之间的硬掩模层(例如，含金属、有机)。掩蔽层可以包括(一个或多个)抗反射涂层。
参考图3的示例，在目标层302之上形成掩蔽层304。在一个实施例中，掩蔽层304包括第一层304A、第二层304B和第三层304C。在一些实施方式中，第一层304A和第三层304C包括氧化硅或另一种电介质材料。在一些实施方式中，第二层304B包括硬掩模材料，例如，金属硬掩模材料。在一个实施例中，金属硬掩模材料是TiN。其他示例性金属硬掩模材料包括Ti、Ta、W、TaN、WN和/或其他合适的成分。在其他实施例中，第二层304B是有机硬掩模。在其他实施例中，基于光刻需要来不同地配置硬掩模层。
在一些实施方式中，第一层304A和/或第三层304C的厚度在大约
Figure BDA0003091919600000091
Figure BDA0003091919600000092
和
Figure BDA0003091919600000093
之间。在另一个实施例中，第一层304A和/或第三层304C的厚度在大约
Figure BDA0003091919600000094
和
Figure BDA0003091919600000095
之间。在一些实施方式中，第二层304B的厚度在大约
Figure BDA0003091919600000096
和
Figure BDA0003091919600000097
之间。在另一个实施例中，第二层304B的厚度在大约
Figure BDA0003091919600000098
和
Figure BDA0003091919600000099
之间。所选择的厚度取决于蚀刻膜选择性和蚀刻工艺参数。例如，材料之间的蚀刻选择性越接近，则增加的厚度可能是有益的。在一个实施例中，框104的掩蔽层被省略。
然后，方法100进行到框106，在框106中，沉积多层图案化堆叠的第一层。在一些实施方式中，多层图案化堆叠可包括如下所述的三层。例如，该三层可以包括顶层或图像层、中间层或转移层、以及底层或基础层。这些层以沉积的顺序来讨论，即相对于方法100的框106、108和110从下到上。在一些实施例中，多层图案化堆叠提供有机/无机/有机层堆叠。
在一个实施例中，框106沉积多层图案化堆叠的第一层(例如，基础层或底层)。第一层可以包括有机材料。在一个实施例中，第一层是BARC层。BARC材料可以是针对将在框112中执行的光刻工艺而选择的有机材料。在一个实施例中，BARC材料是适合于13.5nm处的辐射(EUV)、现在已知或以后开发的辐射的抗反射涂层。在一个实施例中，BARC是通过旋涂形成的。在一个实施例中，第一层是旋涂有机硬掩模(SOHM)。
在其他实施例中，第一层可以包括碳(C)成分大于五十(50)原子百分比％的基于碳的材料。除了碳之外，含碳层的其他成分还包括氢(例如，无定形氢化碳)。在一个实施例中，基于碳的层是非晶碳(a-碳)。在一些实施例中，在形成含碳层时，未有目的地沉积例如除了碳和氢以外的其他原子成分。例如，碳原子百分比可以在大约50％和75％之间，而剩余的50％至25原子％可以是氢。在另一个实施例中，碳原子百分比为约65原子％，并且氢原子百分比为约35原子％。在一些实施方式中，第一层含碳材料通过化学气相沉积(CVD)工艺来沉积，例如，等离子体增强CVD(PECVD)。其他CVD工艺包括高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、低于大气压的气相沉积(SAVCD)、或其他合适的方法。在一个实施例中，第一层含碳材料通过物理气相沉积(PVD)来沉积，例如，等离子体增强(PE)PVD。其他PVD工艺包括溅射、电子束、热蒸发、或其他合适的方法。在一个实施例中，第一层含碳材料通过原子层沉积(ALD)来沉积，例如，等离子体增强(PE)ALD。
在一些实施方式中，第一层被提供为BARC层，并且其厚度被形成为在500埃和1000埃
Figure BDA0003091919600000101
之间。在另一个实施例中，第一层是沉积的(例如，PVD、CVD、ALD)含碳层，并且其厚度在大约
Figure BDA0003091919600000102
和
Figure BDA0003091919600000103
之间。在另一个实施例中，该厚度在大约
Figure BDA0003091919600000104
和
Figure BDA0003091919600000105
之间。含碳层的厚度可以基于对周围层的蚀刻选择性、蚀刻工艺的调整、下面的形貌、和/或其他标准来选择。例如，在具有高长宽比的含碳的第一层下面的形貌可能需要增加的厚度以适当地覆盖该形貌。在一个实施例中，下面的形貌使得必须通过旋涂来沉积第一层，以提供用于该形貌的适当覆盖(例如，间隙填充)。在一个实施例中，含碳层和下面的层(例如，掩蔽层、目标层、中间层)之间的蚀刻选择性可能影响厚度，例如，可能需要更大的厚度以降低含碳层和目标层之间的选择性。
在一些实施例中，在形成第一层之前，在硬掩模和第一层之间形成另一层。在某些实施方式中，该层是芯轴(mandrel)层，例如，用于在双重图案化工艺中形成芯轴的层。在其他实施例中，例如在单个图案化工艺中，将含碳层直接沉积在掩蔽层(例如，304C)上。
参考图4的示例，在半导体结构202之上形成底层402。在一个实施例中，底层402是通过旋涂提供的BARC。在一个实施例中，底层402可以是可通过PVD、ALD或CVD工艺之一沉积的如上所述的含碳层(例如，非晶碳)。
然后，方法100进行到框108，在框108中，沉积多层图案化堆叠的第二层。多层图案化堆叠的第二层可以是含硅层。
在一些实施例中，第二层可以包括硅(Si)成分大于五十(50)原子百分比％的基于硅的材料。在一个实施例中，含硅的第二层是非晶硅。在非晶硅中，原子形成具有许多未连接的悬空键的连续随机网络。含硅层的其他成分包括氢，因此提供了氢化非晶硅(例如，a-Si:H)，例如，附接悬空键位点。在一些实施例中，所沉积的第二层由硅和氢组成，并且不提供其他原子。在本公开中，对非晶硅(a-Si)的引用包括a-Si:H。在一些实施方式中，存在于非晶硅中的H百分比取决于层的期望特性，例如，增加H可增加硬度。非晶硅层的示例性成分包括多于50原子％的Si至75原子％的Si，以及少于50原子％的H至25原子％的H。
在一些实施方式中，第二层含硅材料(例如，非晶硅)通过化学气相沉积(CVD)工艺来沉积，例如，等离子体增强CVD(PECVD)。其他CVD工艺包括高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、低于大气压的气相沉积(SAVCD)、其他合适的方法。在一个实施例中，第二层含硅材料通过物理气相沉积(PVD)来沉积，例如，等离子体增强(PE)PVD。其他PVD工艺包括溅射、电子束、热蒸发。在一个实施例中，第二层含硅材料通过原子层沉积(ALD)来沉积，例如，等离子体增强(PE)ALD。对含硅层的沉积(例如，PVD、ALD、CVD工艺)可以表征为使用(一种或多种)工艺，其中用作前体的化合物的分子被递送至衬底表面，并进行化学改性以获得期望的膜。这些沉积工艺与旋涂或浸涂工艺形成对比。
在一些实施方式中，通过上述方法沉积含硅层包括提供前体活性气体和惰性气体。示例前体包括含硅化合物。在一个实施例中，前体包括硅源，例如，硅烷(SiH4)或乙硅烷(Si2H6)中的一种。示例惰性气体包括氮、氩、氦、氙、其他合适的载气成分、或它们的组合。在一个实施例中，惰性气体包括氩(Ar)或氦(He)中的至少一种。可以通过将气体前体(具有惰性气体)引入到设置有经加热的半导体结构的腔室中来沉积含硅层。前体(和/或半导体结构的表面)之间的反应在半导体结构上形成含硅材料的固体膜层。该工艺可以由如下讨论的图30所示的工具执行。
多层图案化堆叠的含硅的第一层的沉积工艺可以包括介于室温(RT)至600摄氏度之间的工艺温度。多层图案化堆叠的含硅的第一层的沉积工艺可以包括大约零(0)托和100托之间的工艺压力。在一个实施例中，确定温度和/或压力以提供适当的前体分解和/或硅原子的激发性。在一个实施例中，工艺温度是晶圆和/或工艺室的温度。沉积的功率可以在大约10和25瓦之间。选择功率以提供合适的前体分解和反应。功率越大，则分解越高，但是可能有电弧作用(arcing)或工具性能的其他问题的风险。
在一些实施方式中，含硅的第二层被沉积至50埃至500埃
Figure BDA0003091919600000121
的厚度。在另一个实施例中，含硅膜的厚度在大约
Figure BDA0003091919600000122
和
Figure BDA0003091919600000123
之间。含硅层的厚度可以基于对周围层的蚀刻选择性和蚀刻工艺的调整来选择，以提供合适的图案转移性能。
在一些实施例中，将含硅层直接沉积在第一层上。因此，在一些实施方式中，旋涂有机涂层(例如，BARC)直接与非晶硅层相接，以提供三层堆叠的基础层和中间层。在一个实施例中，含碳层(例如，大于50％原子的碳，例如，a-C)直接与非晶硅层相接。在一些实施方式中，框106和108的这些沉积被原位执行，例如，在以下图30中所示的工具中。在一些实施例中，在如图30所示的工具中提供框108，而框106包括旋涂该含硅层。
在一个实施例中，含硅层和含碳层之间的界面可以是从非晶碳过渡到非晶硅的离散界面。在一些实施例中，形成C对Si之比连续变化的结构。
在方法100的一些实施方式中，如上所述，含硅层通过例如CVD、PVD、或ALD工艺而沉积为非晶硅。在一些实施例中，随后对非晶硅材料的成分进行改性。例如，在非晶硅的后续图案化步骤期间，蚀刻工艺可以全部或部分地改变该成分(非晶硅)。例如，在实施含氧蚀刻气体(例如，O2)时，含硅层可以从蚀刻气体中吸收氧原子。此外，当蚀刻工艺(例如，包括含氧蚀刻气体)蚀刻下面的含碳层时，含硅层可吸收氧和/或碳，该氧和/或碳会将一些或全部所沉积的非晶硅材料转化为SiO2聚合物成分。在一些实施方式中，该转化(例如，添加氧或碳)发生在蚀刻工艺期间暴露的含硅层表面的一部分处。
参考图5的示例，在半导体结构202之上形成中间层502。在一个实施例中，中间层502是如上所述的含硅层，其包括超过50原子％的Si并且通过PVD、ALD或CVD中的至少一种来沉积。例如，在一些实施例中，中间层502是非晶硅。
然后，方法100进行到框110，在框110中，沉积多层图案化堆叠的光敏层。光敏层也可以称为光致抗蚀剂，或简称为抗蚀剂。可以通过旋涂工艺来沉积抗蚀剂层。例如，旋涂可以包括将液态聚合物材料施加到半导体结构202(例如，中间层502)上。在一个实施例中，抗蚀剂层是针对期望波长的辐射敏感材料，例如，包括I线抗蚀剂的光致抗蚀剂、包括氟化氪(KrF)抗蚀剂和氟化氩(ArF)抗蚀剂的DUV抗蚀剂、EUV抗蚀剂、电子束(e-beam)抗蚀剂和离子束抗蚀剂。在另一个实施例中，抗蚀剂是193nm抗蚀剂。在另一个实施例中，抗蚀剂是对EUV光刻工艺的13.5nm波长曝光敏感的EUV抗蚀剂。在一个实施例中，抗蚀剂对EUV辐射是敏感的，并且进一步用于负性显影(negative-tone development，NTD)，即其在NTD显影剂中的溶解度随着EUV辐射而降低。
抗蚀剂层可以包括聚合物骨架(back-bone)以及一种或多种光敏组分，该一种或多种光敏组分针对用于图案化抗蚀剂层的辐射波长。这些波长包括与诸如深紫外(DUV)光刻、极紫外(EUV)光刻、电子束(e-beam)光刻、x射线光刻、和/或其他光刻工艺之类的光刻工艺相关联的波长。在一个实施例中，采用化学放大的抗蚀剂通常被称为“化学放大抗蚀剂(CAR)”。光致抗蚀剂包括：抵抗蚀刻或离子注入的聚合物；产酸化合物(例如，光产酸剂(PAG))；以及溶剂。在一些示例中，聚合物还包括至少一个对酸有反应的酸不稳定基团(ALG)。在一些实施例中，抗蚀剂包括例如通过聚羟基苯乙烯(PHS)基团而化学放大的聚合物，其提供例如对EUV光刻的敏感性。在一些实施方式中，提供非化学放大抗蚀剂，例如，聚甲基丙烯酸甲酯(PMMA)抗蚀剂。虽然许多抗蚀剂选项是有机的，但无机抗蚀剂也是可能的。
在一些实施例中，抗蚀剂层直接形成在中间层或第二层(例如，非晶硅)上。在一些实施例中，在非晶硅层的顶部上形成少量的氧化硅(例如，天然SiO2)，并在其上形成抗蚀剂层。在例如下面所讨论的其他实施例中，粘附层介于抗蚀剂层和中间层之间。
参考图6的示例，沉积抗蚀剂层602。抗蚀剂层602、中间层502和底层402提供多层图案化堆叠604，尤其是三层堆叠。
然后，方法100进行到框112，在框112中，使用光刻技术来图案化光敏层。在沉积抗蚀剂层(其可以是共形的)之后，在一些实施方式中，光刻工艺包括执行曝光前烘烤工艺，使用掩模执行曝光工艺，执行曝光后烘烤工艺，以及执行显影工艺。在曝光工艺期间，将抗蚀剂层暴露于辐射能(例如，紫外(UV)光、深UV(DUV)光、或极UV(EUV)光)，其中，掩模根据掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模、或EUV掩模)来阻挡、透射和/或反射到抗蚀剂层的辐射，使得图像被投影在与掩模图案相对应的抗蚀剂层上。在一些实施方式中，该方法包括使用浸没光刻。如上所述，由于抗蚀剂层对辐射能是敏感的，因此抗蚀剂层的暴露部分发生化学变化，并且抗蚀剂层的暴露(或非暴露)部分在显影工艺期间溶解，这取决于抗蚀剂层的特性以及在显影工艺中使用的显影溶液的特性。也就是说，在光刻图案化中，在抗蚀剂膜暴露于诸如EUV辐射(或可选地其他辐射，例如，电子束)之类的辐射之后，其在显影剂(化学溶液)中显影。显影剂去除抗蚀剂膜的一些部分(例如，正性光致抗蚀剂中的暴露部分、或负性光致抗蚀剂中的非暴露部分)，从而形成可以包括线图案和/或沟槽图案的抗蚀剂图案。在显影之后，经图案化的抗蚀剂层包括与掩模相对应的抗蚀剂图案。注意，在一些实施方式中，第一层和含硅层不受曝光或显影的影响(例如，无化学变化)。在一个实施例中，第二层的非晶硅成分与经图案化的抗蚀剂接触。
参考图7的示例，抗蚀剂层602被图案化以形成一系列掩蔽元件特征602’，其由经曝光和显影的抗蚀剂、以及插入开口组成。在一个实施例中，通过如上所述的EUV光刻技术来提供图案。
然后，方法100进行到框114，在框114中，光敏层的图案被蚀刻到多层图案化堆叠的剩余层中以形成掩蔽元件。图8、图9、图10和图11举例说明了(一个或多个)蚀刻工艺，其被用于通过将抗蚀剂层602’的图案蚀刻到三层图案化堆叠604的下面的中间层502和底层402中来创建掩蔽元件。该(一个或多个)蚀刻工艺可以包括反应性离子蚀刻或等离子体蚀刻系统。蚀刻工艺可以实施含氢蚀刻气体(例如，H2和/或CH4)、含氮蚀刻气体(例如，N2和/或NH3)、含氯蚀刻气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含氧蚀刻气体(例如，O2)、含氟蚀刻气体(例如，F2、CH3F、CH2F2、CHF3、CF4、C2F6、SF6和/或NF3)、含溴蚀刻气体(例如，Br、HBr、CH3Br、CH2Br2和/或CHBr3)、含碘蚀刻气体、其他合适的蚀刻气体、或其组合。在一些实施例中，干法蚀刻工艺可以使用载气来输送蚀刻气体。载气包括氮、氩、氦、氙、其他合适的载气成分、或其组合。
在一些实施方式中，框114的第一步是“除渣(descum)工艺”。例如，如果对预期图案的保真度不完整，则该除渣工艺可以将抗蚀剂的(残留)部分从不期望它们保留的区域去除。该工艺去除了不期望的残留抗蚀剂材料，同时还降低了期望的图案化抗蚀剂的高度。在一些实施例中，除渣工艺可以轻微蚀刻多层图案化堆叠的下面的中间层(非晶硅)。图8示出了在包括对中间层502的轻微蚀刻的除渣工艺之后的多层图案化堆叠的配置。抗蚀剂特征602’的高度已经减小，并且在一些实施方式中，顶表面是圆形的。可以为该除渣步骤选择各种蚀刻条件，例如，包括基于O2/Ar的除渣、基于CF4/CHF3的除渣、和/或其他合适的蚀刻剂的蚀刻步骤。如上所述，在一些实施方式中，除渣步骤引入了氧(或碳)原子，这些氧(或碳)原子可以被非晶硅中间层吸收，该非晶硅中间层在曲线区域处包括非晶硅中间层的凹入顶表面。
框114可以进行以包括对中间层或含硅层的蚀刻工艺。在一个实施例中，该蚀刻工艺提供对含硅层具有选择性的蚀刻，例如，对硅具有选择性。蚀刻工艺根据抗蚀剂的图案来图案化含硅中间层。参考图9的示例，中间层502被蚀刻，提供经图案化的中间层502’。对中间层502的蚀刻可以在底层402的顶表面处停止。在一些实施方式中，经图案化的中间层502’例如由于定向蚀刻和除渣之后的轮廓而包括渐缩侧壁。干法(例如，等离子体)蚀刻工艺可以包括含氧蚀刻气体(例如，O2)、含氟蚀刻气体(例如，F2、CH3F、CH2F2、CHF3、CF4、C2F6、SF6和/或NF3)、含溴蚀刻气体(例如，Br、HBr、CH3Br、CH2Br2和/或CHBr3)、和/或其他合适的蚀刻剂。如上所述，在一些实施方式中，蚀刻剂将原子(例如，氧)引入周围环境，这些原子被经图案化的第二层吸收。
经图案化的中间层502’(例如，经图案化的非晶硅层)可以具有改善的线边缘粗糙度(LER)，这是因为在沉积步骤期间针对其成分实现了有益特性(例如，密度、模量、硬度)，如上所述。
框114可以进行以包括对底层的蚀刻工艺。该蚀刻工艺根据抗蚀剂和/或经图案化的中间层的图案来图案化有机底层。在一些实施方式中，抗蚀剂层602’在对底层402的蚀刻工艺期间被去除。例如，如果底层402和抗蚀剂层602的成分相似(例如，基于有机碳)，则蚀刻剂可以去除这两个成分。如上所述，在一些实施方式中，蚀刻剂将来自相邻层的原子(例如，来自第一层的碳)引入周围环境，这些原子然后被经图案化的第二层吸收。
参考图10的示例，底层402被蚀刻，从而提供经图案化的底层402’。对底层402的蚀刻可以在掩蔽层304的顶表面处停止。
方法100的一些实施例的益处在于，在对底层402进行图案化的蚀刻工艺之后和期间，由于中间层502的成分和沉积方法，经图案化的中间层502’的损失可能较少。在一些实施方式中，例如，当未如上所述通过ALD、PVD或CVD来提供非晶硅沉积层时，经图案化的中间层502’(例如，SOG、SiOC、SiON)可能被完全或基本上从器件去除。在如上所述非晶硅被提供为含硅层的实施例中，至少可以保留高度为h1的经图案化的中间层502’。在一些实施例中，高度h1为至少5nm。在一些实施例中，大约5-15nm的高度h1保留。在一个实施例中，h1与经图案化的底层402’的高度h2之比为约1:2.5至1:5。在一个实施例中，h1与间距d1(参见图13)之比为2:1至10:1。该剩余的高度h2可产生自第二层和第一层之间的改善的蚀刻选择性。在一些实施方式中，以上讨论的对原子(例如，氧)的吸收促进了该蚀刻选择性。
在方法100和框114的一些实施方式中，可以修整所得的经图案化的含硅层(和底层)，这是指减小特征的宽度。参考图11的示例，经图案化的特征502’和402’的宽度(x方向)减小，以提供更薄的特征(w2)。该修整可以通过诸如各向同性蚀刻之类的适当的蚀刻工艺来执行，以实现期望的尺寸(例如，临界尺寸)。在一些实施方式中，该修整工艺可将尺寸减小到在框112中实施的工艺的光刻极限以下。该修整可将宽度减小例如10-30％。注意，如果所得的宽度w2过薄，则该长宽比的经图案化的特征可能有塌陷的风险。
然后，方法100进行到框116，在框116中，在诸如掩蔽层之类的下面的层的图案化期间，多层图案化堆叠的所得的经图案化的特征被用作掩蔽元件。对下面的层的图案化取决于由方法100所实施的图案化方法。在一些实施例中，目标层可以使用由经图案化的多层图案化堆叠提供的掩蔽元件来直接进行图案化，并且因此从方法100省略框116。在一些实施例中，其他图案化层(例如，下面的(一个或多个)掩蔽层(例如，金属硬掩模))可以使用由经图案化的多层图案化堆叠提供的掩蔽元件来直接进行图案化，其进而被用于图案化下面的层。(一个或多个)蚀刻工艺可以包括反应性离子蚀刻或等离子体蚀刻系统。干法蚀刻工艺可以实施含氢蚀刻气体(例如，H2和/或CH4)、含氮蚀刻气体(例如，N2和/或NH3)、含氯蚀刻气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含氧蚀刻气体(例如，O2)、含氟蚀刻气体(例如，F2、CH3F、CH2F2、CHF3、CF4、C2F6、SF6和/或NF3)、含溴蚀刻气体(例如，Br、HBr、CH3Br、CH2Br2和/或CHBr3)、含碘蚀刻气体、其他合适的蚀刻气体、或其组合。在一些实施例中，干法蚀刻工艺可以使用载气来输送蚀刻气体。载气包括氮、氩、氦、氙、其他合适的载气成分、或其组合。湿法蚀刻工艺可以实施湿法蚀刻剂溶液，该湿法蚀刻剂溶液包括H2SO4(硫酸)、H2O2(过氧化氢)、NH4OH(氢氧化铵)、HCl(盐酸)、HF(氢氟酸)、DHF(稀释的HF)、HNO3(硝酸)、H3PO4(磷酸)、H2O(水)(可以是去离子水(DIW)或臭氧化去离子水(DIWO3))、臭氧(O3)、其他合适的化学物质、或其组合。
参考图12的示例，在蚀刻掩蔽层304尤其是电介质层304C以形成经图案化的层304C’时，经图案化的底层402’被用作掩蔽元件。在一个实施例中，蚀刻工艺对电介质层304C的成分具有选择性，例如，对氧化硅具有选择性。在一些实施例中，含硅层502’在对电介质层304C的蚀刻期间被去除。在一些实施例中，蚀刻工艺在硬掩模层304B(例如，金属硬掩模成分)处停止。蚀刻工艺可以提供经图案化的含碳层402’的圆形顶表面。
参考图13的示例，在蚀刻掩蔽层304尤其是金属硬掩模层304B以形成经图案化的硬掩模层304B’期间，经图案化的底层402’(和经图案化的电介质层304C’)可用作蚀刻掩模。在一些实施方式中，蚀刻金属硬掩模层304B包含延伸到下面的电介质层304A(例如，氧化硅)中的过度蚀刻。然而，通常，蚀刻剂对于硬掩模层304B’的材料可以具有选择性。
在蚀刻金属硬掩模层304B之后，可以执行冲洗或清洁工艺。在一些实施方式中，冲洗工艺可以去除经图案化的底层402’，如图14所示。经图案化的硬掩模层304B’通常适合于提供用于图案化下面的(一个或多个)目标层的掩蔽元件。
然后，方法100进行到框118，在框118中，在蚀刻(一个或多个)目标层期间使用由之前的框形成的掩蔽元件。参考图15的示例，目标层302通过蚀刻工艺被图案化，而经图案化的金属硬掩模层304B’被用作限定将形成的图案的掩蔽元件。经图案化的目标层302’具有与在上面的抗蚀剂层602中限定的图案相同的图案(在一些实施例中，已通过修整工艺进一步限定)。在这方面要注意的是，方法100已被描述为提供单个图案化工艺(1个光刻工艺)；然而，应用方法100的其他实施例(包括具有多个光刻和蚀刻工艺的实施例)也是可能的。例如，双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺、自对准双重图案化(SADP)工艺、隔离件为电介质(SID)SADP工艺、其他双重图案化工艺、或其组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺)、或其组合)、其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)、或其组合。
在一些实施例中，下面的层304A具有与目标层302相似的成分，并且因此在蚀刻工艺期间也被图案化以形成经图案化的层304A’。在其他实施例中，层304A被单独图案化以形成经图案化的层304A’。在一个实施例中，硬掩模层304的任何剩余部分可以在图案化目标层302之后被剥离。
在一些实施例中，目标层302是ILD层，并且经图案化的目标层302’可以限定开口或沟槽，MLI的金属化将形成在这些开口或沟槽中。在这样的实施例中，方法100进行到用诸如金属之类的导电材料填充沟槽；以及使用诸如化学机械平坦化(CMP)之类的工艺来抛光导电材料以暴露经图案化的ILD层，从而在ILD层中形成金属线。这在图16的导电特征1602中示出，其可以提供金属互连线。
在一些实施例中，目标层302是用于金属线的导电层，并且由铜、铝等、或其组合制成。在其他实施例中，目标层302是电介质层，例如，低k电介质层、聚合物层等。在另一实施例中，目标层是适合于栅极结构的材料，例如多晶硅，该栅极结构形成器件的栅极(或虚设栅极结构)。在其他实施例中，目标层302是衬底，并且由诸如硅、锗、或其他合适的材料之类的半导体材料制成。在这样的实施例中，在衬底的目标层中形成的沟槽可以在适于制造鳍型场效应晶体管(FinFET)的鳍状结构之间限定隔离特征。在一个实施例中，目标层302是芯轴层。芯轴层可以是掩蔽材料，例如，氮化硅、氧化物、硅、非晶硅、其组合、或可以被图案化并选择性地去除的任何其他材料。经图案化的芯轴层然后被用于进一步的图案化工艺例如以实现较小的尺寸，来作为多重图案化工艺的一部分，例如，将方法100应用于双重图案化技术。以上是可以使用根据本公开的各个方面的方法100来制造和/或改进的器件/结构的非限制性示例。
在一些实施例中，由于上述图案化材料和/或步骤的特性，经图案化的目标层具有非常光滑的边缘和侧壁，因此具有低的线边缘粗糙度(LER)和线宽粗糙度(LWR)和/或改善的局部临界尺寸均匀性(LCDU)。在一些实施例中，这是因为形成含硅膜的材料和沉积工艺(例如，ALD、CVD、PVD)提供了具有高密度、改善硬度、期望模量、高蚀刻选择性和/或其他益处的材料层。在一些实施方式中，由于材料层内的杂质和/或不期望的键合可以通过在沉积工艺中引入等离子体来解离，产生诸如高密度之类的有益特性。膜特性(包括密度、模量、硬度等)可以通过沉积工艺旋钮来更改，例如，气体流量(前体、惰性气体)、功率、工艺温度、衬底温度等。
在方法100的实施例中，提供另外的框，在该另外的框中，在多层图案化堆叠中形成粘附层。例如，在一个实施例中，可以在中间层(例如，含硅层)和上面的抗蚀剂层之间形成粘附层。粘附层可以包括诸如六甲基二硅氮烷(HDMS)或底部抗反射涂层(BARC)之类的材料。在一些实施例中，BARC的材料是基于将执行的光刻工艺来选择的，例如，以便根据辐射的波长来提供合适的抗反射特性。粘附层的厚度可以在大约0埃与100埃
Figure BDA0003091919600000201
之间。在粘附层是表面活性剂的实施方式中，该厚度由于其作为表面处理的性质而可被认为是
Figure BDA0003091919600000202
图17示出了介于经图案化的抗蚀剂层602’和中间层502(含硅层)之间的粘附层1702。图17与图7基本相似，并且方法100利用粘附层与上述基本相似地进行。粘附层可以与中间层502一起图案化。
在方法100的实施方式中，诸如图案化层之类的拓扑变化结构可被布置在多层图案化堆叠下方。参考图18的示例，包括抗蚀剂层602、中间层502和底层402的多层图案化堆叠被布置多个特征1802之上，该多个特征1802布置在掩蔽层304上。
如图18所示，底层402直接与多个特征1802相接并填充它们之间的间隙。在一些实施例中，底层402比多个特征1802厚了该多个特征1802的高度的1.2-4倍。在一个实施例中，底层402通过旋涂来沉积以提供多个特征1802之间的合适的间隙填充。在沉积之后，可以在形成第二层502之前通过诸如化学机械抛光(CMP)之类的合适的工艺来平坦化底层402。
在一个实施例中，多个特征1802是牺牲芯轴(例如，硅或其他牺牲材料)，其将用于诸如双重图案化技术之类的多重图案化方案。例如，可以使用被设计为形成多个特征1802的目标材料层来采用方法100。在目标材料之上提供第一多层图案化堆叠以图案化多个特征1802。方法100可以重复，从而在多个特征1802之上形成第二多层图案化堆叠。第二多层图案化堆叠可以进一步改变多个特征1802和/或由所述多个特征形成的特征(例如，形成在多个特征1802的侧壁上的间隔件元件)的图案。
现在参考图19至图29B，示出了在包括多个光刻和蚀刻工艺以图案化目标层的多重图案化方案中实施的方法100的实施例。图19至图29B提供了后端制程(BEOL)特征的图案化的示例。具体地，多层互连的金属化层被图案化。上文对方法100的描述完全适用于由图19至图29B所示的实施例的描述。
图19示出了具有半导体结构202的器件1900，该半导体结构202具有在其上形成的多个层。在一个实施例中，半导体结构202与上文所讨论的基本相似，包括例如存在有源器件(例如，晶体管)。在半导体结构202之上形成MLI的第一ILD层1902和第一金属化层1904，其互连半导体结构202上的有源器件。ILD层可以包括电介质材料，包括例如氧化硅、掺杂碳的氧化硅、氮化硅、氮氧化硅、形成TEOS的氧化物、PSG、BSG、BPSG、FSG、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、基于BCB的电介质材料、聚酰亚胺、其他合适的电介质材料、或其组合。在一些实施例中，ILD层1902包括介电常数小于二氧化硅的介电常数(例如，k＜3.9)的电介质材料。在一些实施例中，ILD层1902包括介电常数小于约2.5的电介质材料(即，极低k(ELK)电介质材料)，例如二氧化硅(SiO2)(例如，多孔二氧化硅)、碳化硅(SiC)和/或掺杂碳的氧化物(例如，基于SiCOH的材料(具有例如Si-CH3键))，每种电介质材料被调整/配置为展现小于约2.5的介电常数。电介质层1902可以包括具有多种电介质材料的多层结构。第一金属化层1904可以是导电材料，例如，铜、铝、钨和/或其他合适的材料。第一金属化层1904可以是多层结构，包括例如衬里层、阻挡层、粘附层和/或其他合适的层。
蚀刻停止层1906被设置在ILD层1902和第一金属化层1904之上。在一个实施例中，蚀刻停止层1906包括多个层。蚀刻停止层1906可包括SiC、SiN、TEOS、硬黑金刚石(HBD)、或其他合适的成分。在蚀刻停止层1906之上，设置另一ILD层1908。ILD层1908可以是用于图案化的目标层。例如，在一些实施方式中，将在ILD层1908中图案化沟槽，导电材料(例如，铜)将通过镶嵌工艺或双镶嵌工艺沉积在这些沟槽中以形成金属化层。在一些实施例中，如果第一金属化层1904是金属化层“M”，则ILD层1908以及将形成在所述层内的金属化层是金属化层“M+1”。ILD层1908可以与第一ILD层1902基本相似，并且可以包括与第一ILD层1902相同或不同的成分。
在目标ILD层1908之上，设置硬掩模层1910。在一些实施方式中，硬掩模层1910与掩蔽层304基本相似。在一个实施例中，硬掩模层1910包括第一层1910A、第二层1910B和第三层1910C。在一个实施例中，第三层1910C是诸如TEOS之类的电介质层。在一个实施例中，第二层1910B是诸如TiN之类的金属硬掩模层。其他示例性金属硬掩模材料包括Ti、Ta、W、TaN、WN、和/或其他合适的成分。在一个实施例中，第一层1810A是无氮抗反射层(NFARL)。
芯轴层1912被设置在硬掩模层1910之上。在一个实施例中，芯轴层1912是硅，例如，非晶硅、多晶硅、或其他合适的成分。芯轴层1912在被图案化时用于提供牺牲特征，这些牺牲特征被实施以通过如下方式来减小经图案化的特征的间距：在特征/芯轴之上提供间隔件材料，在芯轴的侧壁上提供间隔件特征，以及随后去除芯轴以允许间隔件特征限定减小的间距。芯轴-间隔件技术包括：自对准双重图案化(SADP)工艺，将暴露图案的间距减小一半；自对准四重图案化(SAQP)工艺，将暴露图案的间距减小四分之一；以及其他间隔件图案化工艺。
现在参考图20A和图20B，执行第一光刻工艺。在一些实施例中，第一光刻工艺可被称为切割工艺，提供其以限定随后形成的金属化特征之间的间隔。图20A示出了第一光刻工艺包括在芯轴层1912之上形成多层图案化堆叠604。多层图案化堆叠604包括底层(含碳层)402、中间层(含硅层)502、以及抗蚀剂层，该抗蚀剂层通过第一光刻工艺进行图案化以提供经图案化的抗蚀剂层602”。多层图案化堆叠604与以上所讨论的基本相似，包括提供有机层402。在一个实施例中，含硅层502(例如，非晶硅)通过CVD、PVD或ALD工艺中的至少一种来沉积。在一个实施例中，经图案化的抗蚀剂层602”是通过EUV工艺来图案化的。在其他实施例中，可以实施其他光刻技术。
图21A和图21B示出了在提供图20A和图20B的图案的蚀刻工艺被执行之后的器件1800。该蚀刻工艺图案化芯轴层1912以形成经图案化的芯轴层1912’。多层图案化堆叠604在蚀刻期间用作掩蔽元件以形成经图案化的芯轴层1912’。在蚀刻工艺之后，可以去除多层图案化堆叠604。
现在参考图22，执行第二光刻工艺。第二光刻工艺可以限定金属化布线布局的一些部分，包括第一组金属化线。图22示出了第二光刻工艺包括在芯轴层1912之上形成另一多层图案化堆叠604。多层图案化堆叠604包括底层(有机层)402、中间层(含硅层)502、以及抗蚀剂层，该抗蚀剂层通过第二光刻工艺进行图案化以提供经图案化的抗蚀剂层602”’。多层图案化堆叠604与以上所讨论的基本相似，包括提供通过CVD、ALD或PVD工艺中的至少一种而沉积的有机层402和/或含硅层502。多层图案化堆叠604形成在拓扑变化特征(经图案化的芯轴层1912’)之上。在一个实施方式中，有机层402直接与经图案化的芯轴层1912’相接。在一个实施例中，有机层402通过旋涂工艺来沉积以提供合适的间隙填充。在一个实施例中，有机层402是通过CVD、ALD或PVD之一形成的非晶碳层。在一个实施例中，经图案化的抗蚀剂层602”’是通过EUV工艺形成的。在其他实施例中，可以实施其他光刻技术。
图23A和图23B示出了在提供图22的图案的蚀刻工艺被执行之后的器件1800。蚀刻工艺进一步图案化芯轴层1912’以形成经图案化的芯轴层1912”。图21的多层图案化堆叠604在蚀刻期间被用作掩蔽元件以形成经图案化的芯轴层1912”。在蚀刻工艺之后，可以去除多层图案化堆叠604。
现在参考图24A和图24B，在包括芯轴1912”的半导体结构202之上形成共形间隔件材料层2402。间隔件材料层2402可以包括电介质材料，例如，氮化钛、氮化硅、氧化硅、氧化钛、和/或其他合适的材料。间隔件材料层2402可以通过各种工艺形成，包括通过CVD或PVD工艺的沉积工艺。
现在参考图25A和图25B，图24A和图24B的共形间隔件材料层2402被回蚀刻以形成间隔件元件2502。蚀刻工艺可以是例如通过等离子体蚀刻的各向异性蚀刻工艺。可以减小间隔的宽度“s”，使得其小于所应用的光刻技术的分辨率。
现在参考图26A和图26B，执行第三光刻工艺。第三光刻工艺可以限定金属化布线布局的一些部分，包括第二组金属化线。图26A和图26B示出了第三光刻工艺包括在经图案化的芯轴层1912”和间隔件元件2502之上形成另一多层图案化堆叠604。多层图案化堆叠604包括底层(有机层)402、中间层(含硅层)502、以及抗蚀剂层，该抗蚀剂层通过第三光刻工艺进行图案化以提供经图案化的抗蚀剂层602””。多层图案化堆叠604与以上所讨论的基本相似，包括提供通过CVD、ALD或PVD工艺中的至少一种而沉积的含硅层502。多层图案化堆叠604被形成在拓扑变化特征(经图案化的芯轴层1912”和间隔件元件2502)之上。在一个实施方式中，有机层402通过旋涂来沉积以充分填充芯轴层1912”之间的间隙。在另一实施例中，通过PVD、CVD或ALD在经图案化的芯轴层1912”和间隔件元件2502中的每一个之上形成含碳层402(非晶碳)。在一个实施例中，经图案化的抗蚀剂层602””是通过EUV工艺来形成的。在其他实施例中，可以实施其他光刻技术。
图27A和图27B结合先前形成的经图案化的芯轴层1912”示出了在提供图26A和图26B的图案的蚀刻工艺之后的器件1800。具体地，抗蚀剂602””提供开口，在这些开口处去除经图案化的芯轴层1912”的某些部分(例如，在器件1800的所示部分的中心处的间隔件元件2502之间)。然后，可以根据由芯轴和间隔件元件提供的图案来蚀刻掩蔽层1910(即第一、第二和第三光刻工艺的总和)，从而提供经图案化的掩蔽层1910’。经图案化的掩蔽层1910’包括对硬掩模层1910B进行图案化。在经图案化的掩蔽层1910’的图案化之后，可以去除上面的层。
图28A和图28B示出了后续步骤，该后续步骤根据掩蔽层1910’的图案在目标ILD层1908中提供沟槽和过孔开口的图案，从而提供经图案化的目标ILD层1908’。沟槽和过孔开口2802限定器件1800的MLI结构的层的金属化层和/或过孔的布线。因此，沟槽和过孔开口2802随后被导电材料填充以提供图29A和图29B的互连2902。互连2902可以包括铜、铝、合金、和/或其他合适的导电材料。互连2902可以包括多层结构，该多层结构包括阻挡层、晶种层、衬里层等。示例性阻挡层包括钛、氮化钛、钽、氮化钽、或其他替代物。在沉积导电材料之后，可以执行诸如平坦化工艺(例如，CMP)之类的各种工艺。
因此，一系列图19-29B提供了方法100的示例性实施方式。如图所示，可以多次实施方法100，以便图案化单个目标层。在一些实施方式中，多层图案化堆叠604的特性可以提供对图案质量的改善。例如，可以改善经图案化的含硅层(以及在一些实施例中，经图案化的含碳层)的LWR和/或LCDU，这允许改善图案的再现的保真度。尽管不希望受限于任何理论，但相信多层图案化堆叠的沉积工艺和/或材料成分可以提供允许提高图案化工艺的性能的材料特性，例如，增加的密度、硬度、期望模量、或高蚀刻选择性。
图30示出了可用于执行本文所讨论的方法的一个或多个步骤的制造工具3000。在一个实施例中，制造工具3000是化学气相沉积工具。在一个实施例中，制造工具3000是原子层沉积工具。在一个实施例中，制造工具3000是物理气相沉积工具。具体地，制造工具3000可用于沉积如上所述的含硅层。在一些实施例中，制造工具300可进一步用于沉积含碳层。在一些实施方式中，将气态形式的前体提供至腔室3002。在上阴极与下阳极之间，提供诸如半导体结构202之类的半导体结构。半导体结构202可以是晶圆的形式。向上部电极提供RF功率。施加至腔室3002的热量、压力和/或功率或等离子体产生可有助于前体气体的反应。该反应在结构202上产生一个层。如上所述，在一些实施方式中，该层是非晶硅层。
图30示出了形成含硅层的示例性前体，包括硅烷。该前体进入腔室并解离为硅和氢，该硅和氢然后从腔室3002中沉积或除气。
在一个示例性方面，本公开涉及一种用于光刻图案化的方法。该方法包括提供衬底并在衬底之上形成目标层。图案化层通过以下方式形成：沉积第一层，该第一层具有有机成分；沉积第二层，该第二层包括超过50原子百分比的硅；以及在第二层上沉积光敏层。
在一个实施例中，目标层是形成在衬底之上的层间电介质(ILD)层。在另一个实施例中，该方法包括限定将形成在ILD层中的金属化层。在一个实施例中，沉积第二层是通过化学气相沉积(CVD)、原子层沉积(ALD)、或物理气相沉积(PVD)执行的。在另一个实施例中，沉积光敏层是通过旋涂执行的。在一个实施例中，沉积第二层包括形成非晶硅(a-Si)层。非晶硅层可以是被氢化的非晶硅。
在一个实施例中，沉积第一层包括沉积旋涂抗反射涂层。在一个实施例中，沉积第一层包括沉积非晶碳。在另一个实施例中，非晶碳是通过原子层沉积(ALD)、物理气相沉积(PVD)、或化学气相沉积(CVD)中的至少一种沉积的。在该方法的实施方式中，在第二层和光敏层之间沉积粘附层。
在另一个示例性方面，本公开涉及一种用于光刻图案化的方法，该方法包括提供目标层。沉积多层图案化堆叠的有机底层。使用沉积工艺在有机底层之上形成多层图案化堆叠的含硅层，该沉积工艺提供传送至有机底层的表面的前体，并对前体进行化学改性以在该表面上获得含硅层。含硅层具有至少50％的硅。在含硅层之上形成抗蚀剂层。抗蚀剂层的一部分暴露于辐射以提供经图案化的抗蚀剂层。含硅层的未被经图案化的抗蚀剂层覆盖的一部分被蚀刻，以形成经图案化的含硅层。在蚀刻含硅层的该部分之后，有机底层的未被经图案化的含硅层覆盖的一部分被蚀刻，以形成经图案化的有机底层。经图案化的有机底层被用于在目标层中限定图案。
在该方法的一个实施例中，沉积工艺是化学气相沉积(CVD)或物理气相沉积(PVD)。在该方法的一个实施方式中，在使用经图案化的有机底层来限定图案之前，经图案化的有机底层被修整。在一个实施例中，辐射处于极紫外(EUV)波长。
在另一个示例性方面，本公开涉及一种图案化半导体器件的方法。该方法包括在衬底之上沉积含碳层。非晶硅层被直接沉积在含碳层上。光敏层被旋涂在非晶硅层之上。使用光刻工艺，光敏层被图案化以提供第一开口。该方法继续包括通过第一开口蚀刻非晶硅层，其中，在所沉积的含碳层的蚀刻期间，经蚀刻的非晶硅层被用作掩蔽元件。
在该方法的一个实施例中，沉积含碳层包括形成非晶碳。在一个实施例中，沉积非晶硅层包括化学气相沉积、原子层沉积、或物理气相沉积。在一个实施例中，蚀刻非晶硅层将来自蚀刻气体的原子引入到非晶硅层中以形成经转换的硅层。在一些实施方式中，被引入的原子是氧。
以上概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本公开的各方面。本领域普通技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域普通技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种用于光刻图案化的方法，包括：提供衬底；在所述衬底之上形成目标层；以及形成图案化层，其中，形成所述图案化层包括：沉积第一层，所述第一层具有有机成分；沉积第二层，所述第二层包括超过50原子百分比的硅；以及在所述第二层上沉积光敏层。
示例2是示例1所述的方法，其中，所述目标层是形成在所述衬底之上的层间电介质(ILD)层。
示例3是示例2所述的方法，还包括：图案化所述光敏层，其中，所述图案化限定将形成在所述ILD层中的金属化层。
示例4是示例1所述的方法，其中，沉积所述第二层是通过化学气相沉积(CVD)、原子层沉积(ALD)、或物理气相沉积(PVD)执行的。
示例5是示例4所述的方法，其中，沉积所述光敏层是通过旋涂执行的。
示例6是示例1所述的方法，其中，沉积所述第二层包括形成非晶硅(a-Si)层。
示例7是示例6所述的方法，其中，所述非晶硅层是被氢化的非晶硅。
示例8是示例1所述的方法，其中，沉积所述第一层包括沉积旋涂抗反射涂层。
示例9是示例1所述的方法，其中，沉积所述第一层包括沉积非晶碳。
示例10是示例9所述的方法，其中，所述非晶碳是通过原子层沉积(ALD)、物理气相沉积(PVD)、或化学气相沉积(CVD)中的至少一种沉积的。
示例11是示例1所述的方法，还包括：在所述第二层和所述光敏层之间沉积粘附层。
示例12是一种用于光刻图案化的方法，包括：提供目标层；沉积多层图案化堆叠的有机底层；使用沉积工艺在所述有机底层之上形成所述多层图案化堆叠的含硅层，该沉积工艺提供传送至所述有机底层的表面的前体并对所述前体进行化学改性以在所述表面上获得所述含硅层，其中，所述含硅层具有至少50％的硅；在所述含硅层之上形成抗蚀剂层；将所述抗蚀剂层的一部分暴露于辐射以提供经图案化的抗蚀剂层；蚀刻所述含硅层的未被所述经图案化的抗蚀剂层覆盖的一部分，以形成经图案化的含硅层；在蚀刻所述含硅层的该部分之后，蚀刻所述有机底层的未被所述经图案化的含硅层覆盖的一部分，以形成经图案化的有机底层；以及使用所述经图案化的有机底层来在所述目标层中限定图案。
示例13是示例12所述的方法，其中，所述沉积工艺是化学气相沉积(CVD)或物理气相沉积(PVD)。
示例14是示例12所述的方法，还包括：在使用所述经图案化的有机底层来限定所述图案之前，修整所述经图案化的有机底层。
示例15是示例12所述的方法，其中，所述辐射处于极紫外(EUV)波长。
示例16是一种图案化半导体器件的方法，所述方法包括：在衬底之上沉积含碳层；直接在所述含碳层上沉积非晶硅层；在所述非晶硅层之上旋涂光敏层；以及使用光刻工艺，图案化所述光敏层以提供第一开口；通过所述第一开口来蚀刻所述非晶硅层；在所沉积的含碳层的蚀刻期间，使用经蚀刻的非晶硅层作为掩蔽元件。
示例17是示例16所述的方法，其中，沉积所述含碳层包括形成非晶碳。
示例18是示例16所述的方法，其中，沉积所述非晶硅层包括化学气相沉积、原子层沉积、或物理气相沉积。
示例19是示例16所述的方法，其中，蚀刻所述非晶硅层将来自蚀刻气体的原子引入到所述非晶硅层中以形成经转换的硅层。
示例20是示例19所述的方法，其中，被引入的原子是氧。

Claims (10)

1.一种用于光刻图案化的方法，包括：
提供衬底；
在所述衬底之上形成目标层；以及
形成图案化层，其中，形成所述图案化层包括：
沉积第一层，所述第一层具有有机成分；
沉积第二层，所述第二层包括超过50原子百分比的硅；以及
在所述第二层上沉积光敏层。
2.根据权利要求1所述的方法，其中，所述目标层是形成在所述衬底之上的层间电介质(ILD)层。
3.根据权利要求2所述的方法，还包括：
图案化所述光敏层，其中，所述图案化限定将形成在所述ILD层中的金属化层。
4.根据权利要求1所述的方法，其中，沉积所述第二层是通过化学气相沉积(CVD)、原子层沉积(ALD)、或物理气相沉积(PVD)执行的。
5.根据权利要求4所述的方法，其中，沉积所述光敏层是通过旋涂执行的。
6.根据权利要求1所述的方法，其中，沉积所述第二层包括形成非晶硅(a-Si)层。
7.根据权利要求6所述的方法，其中，所述非晶硅层是被氢化的非晶硅。
8.根据权利要求1所述的方法，其中，沉积所述第一层包括沉积旋涂抗反射涂层。
9.一种用于光刻图案化的方法，包括：
提供目标层；
沉积多层图案化堆叠的有机底层；
使用沉积工艺在所述有机底层之上形成所述多层图案化堆叠的含硅层，该沉积工艺提供传送至所述有机底层的表面的前体并对所述前体进行化学改性以在所述表面上获得所述含硅层，其中，所述含硅层具有至少50％的硅；
在所述含硅层之上形成抗蚀剂层；
将所述抗蚀剂层的一部分暴露于辐射以提供经图案化的抗蚀剂层；
蚀刻所述含硅层的未被所述经图案化的抗蚀剂层覆盖的一部分，以形成经图案化的含硅层；
在蚀刻所述含硅层的该部分之后，蚀刻所述有机底层的未被所述经图案化的含硅层覆盖的一部分，以形成经图案化的有机底层；以及
使用所述经图案化的有机底层来在所述目标层中限定图案。
10.一种图案化半导体器件的方法，所述方法包括：
在衬底之上沉积含碳层；
直接在所述含碳层上沉积非晶硅层；
在所述非晶硅层之上旋涂光敏层；以及
使用光刻工艺，图案化所述光敏层以提供第一开口；
通过所述第一开口来蚀刻所述非晶硅层；
在所沉积的含碳层的蚀刻期间，使用经蚀刻的非晶硅层作为掩蔽元件。
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