KR20220043826A - 게이트 스페이서 구조를 갖는 전계-효과 트랜지스터 디바이스 - Google Patents

게이트 스페이서 구조를 갖는 전계-효과 트랜지스터 디바이스 Download PDF

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KR20220043826A
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춘야오 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스들 및 그 형성 방법들이 제공된다. 본 개시내용에 따른 방법은 기판 위에 반도체 엘리먼트를 형성하는 것 - 이 반도체 엘리먼트는 채널 영역 및 소스/드레인 영역을 포함함 -, 반도체 엘리먼트의 채널 영역 위에 더미 게이트 스택을 형성하는 것, 더미 게이트 스택의 측벽들 위에 제1 스페이서 층을 성막하는 것, 제1 스페이서 층 위에 제2 스페이서 층을 성막하는 것 - 제2 스페이서 층은 적어도 하나의 실리콘 서브레이어와 적어도 하나의 질소-함유 서브레이어를 포함함 -, 제2 스페이서 층의 성막 후, 소스/드레인 리세스를 형성하기 위해 반도체 엘리먼트의 소스/드레인 영역을 에칭하는 것, 및 에칭 후에는, 제2 스페이서 층을 제거하는 것을 포함한다.

Description

게이트 스페이서 구조를 갖는 전계-효과 트랜지스터 디바이스 {FIELD-EFFECT TRANSISTOR DEVICE WITH GATE SPACER STRUCTURE}
우선권 데이터
본 출원은, 2020년 9월 29일에 출원되어 발명의 명칭이 “Field-Effect Transistor Device with Gate Spacer Structure,” 인 미국 특허 가출원 제63/084,909호에 대해 우선권을 주장하며, 이 가출원의 전체 개시내용은 본 명세서에 참고로 포함된다.
반도체 집적 회로 (IC) 산업은 급속한 성장을 경험해왔다. IC 진화 과정에서, 기능 밀도 (예를 들어, 칩 면적 당 상호연결된 디바이스들의 개수)는 일반적으로 증가한 반면, 형상 크기 (예를 들어, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트 (또는 선))는 감소해왔다. 이런 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련된 비용들은 낮춤으로서 이점들을 제공한다. 그러나, 이러한 스케일링 다운은 또한 이러한 IC들을 통합하는 디바이스들의 설계 및 제조에서 증가된 복잡성을 수반해왔으며, 그리고, 이러한 발전들이 실현되기 위해서, 디바이스 제작에서 유사한 발달들이 필요하다.
게이트 대체 공정들은 핀-형 전계 효과 트랜지스터 (FinFET) 또는 멀티-브리지-채널 (MBC) 트랜지스터와 같은 멀티 게이트 트랜지스터를 제작하는 데 이용될 수 있다. FinFET의 제작을 예로 들면, 더미 게이트는 먼저 핀의 채널 영역 위에 형성되고 게이트 스페이서가 더미 게이트의 측벽들을 따라 형성된다. 게이트 스페이서와 더미 게이트를 마스크로 이용하여, 핀의 소스/드레인 영역은 소스/드레인 영역들 위의 에피택셜 소스/드레인 피처들의 형성에 앞서 리세싱 된다. 더미 게이트는 후속적으로 제거되고 기능 게이트로 대체된다. 더미 게이트는 기능 게이트를 정의하기 때문에 더미 게이트에 대한 손상들은 기능 게이트의 결함들 또는 불균일성으로 변환될 수 있다. 게이트 스페이서는 게이트 대체를 초래하는 다양한 건식 및 습식 에칭 공정들 동안의 더미 게이트의 상단 및 측벽 프로파일들을 보호하는 기능을 한다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽을 때 후술할 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 축척으로 그려지지 않았다는 점을 강조한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 줄어들 수 있다.
도 1은 본 개시내용의 다양한 양상들에 따른, 반도체 디바이스 제작을 위한 방법의 흐름도이다.
도 2 내지 15는 본 개시내용의 다양한 양상들에 따른, 도 1 안의 방법과 관련된 것들과 같은 다양한 제작 단계들에서의 제품의 단편적인 도식 횡단면도들이다.
도 16 내지 17은 본 개시내용의 다양한 양상들에 따른, 도 7 안의 반도체 디바이스의 일부의 확대된 도식 횡단면도들이다.
다음의 개시내용은 제공된 주제의 다른 피처들을 구현하기 위한 많은 다른 실시예들, 또는 예들을 제공한다. 본 개시내용을 간략화 하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에 설명된다. 이들은 물론 단지 예들일 뿐이며 제한을 위해 의도된것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1및 제 2 피처들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처들 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 참조 수치들 및/또는 문자들을 다양한 예들에서 반복할 수 있다. 이러한 반복은 단순성 및 명확성의 목적을 위함이고, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
“아래 있는”, “아래”, “하위”, “위에 있는”, “상위” 등과 같은 공간적으로 관련된 용어들은 본원에서 설명의 용이함을 위해, 도면들에서 나타내어진 바와 같은 하나의 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)에 대한 관계를 설명하는 데 이용될 수 있다. 공간적으로 관련된 용어들은, 도면들에 도시된 배향에 부가하여, 이용 중인 디바이스나 작업의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 또는 다른 배향으로 회전)될 수 있고, 본원에서 이용되는 공간적으로 관련된 기술어들은 마찬가지로 상응하게 해석될 수 있다.
더 나아가, 숫자 또는 숫자의 범위가 “약", "근사" 등으로 설명될 때, 이 용어는 통상의 기술자에 의해 이해되는 내재적으로 제조 중에 발생하는 변형들을 고려한 합리적인 범위 내에 있는 숫자들을 포괄하기 위한 것이다. 예를 들어, 숫자 또는 숫자의 범위는 숫자와 관련된 특성을 갖는 피처를 제조하는 것과 관련된 알려진 제조 공차들을 기초로, 설명된 숫자의 +/-10% 이내와 같은, 설명된 숫자를 포함하는 합리적인 범위를 포괄한다. 예를 들어, "약 5nm" 두께를 갖는 재료 층은 4.25nm내지 5.75nm의 치수 범위를 포괄할 수 있으며, 여기서 재료 층 성막과 관련된 제조 공차들은 통상의 기술의 하나에 의해 +/-15%로 알려져 있다. 또한 더 나아가, 본 개시내용은 다양한 예들에서 참조 수치들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성의 목적을 위함이고, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
본 개시내용은 멀티-게이트 트랜지스터를 형성하기 위한 구조 또는 공정과 관련되어 있다. 특히, 본 개시내용은 실리콘 서브레이어 및 질소-함유 서브레이어를 갖는 게이트 스페이서를 포함하는 멀티-게이트 디바이스와 관련되어 있다.
집적 회로 (IC) 기술들이 더 작은 기술 노드를 향해 진행됨에 따라, 게이트-채널 커플링을 증가시키고, 오프-상태 전류를 줄이고, 그리고 쇼트-채널 효과들 (SCEs)을 줄임으로써 게이트 제어를 개선하기 위해, 멀티-게이트 금속-산화물-반도체 전계 효과 트랜지스터 (멀티 게이트 MOSFET, 또는 멀티-게이트 디바이스들)가 도입되었다. 멀티 게이트 디바이스는 일반적으로 채널 영역의 둘 이상의 측면 위에 배치된 게이트 구조 또는 그들의 일부를 갖는 디바이스를 지칭한다. 핀-형상 전계 효과 트랜지스터들 (FinFETs) 및 멀티-브리지-채널 (MBC) 트랜지스터들은 고성능 및 저누설 응용들에 대한 인기있고 유망한 후보들이 된 멀티-게이트 디바이스들의 예들이다. FinFET은 게이트에 의해 둘 이상의 측면 위가 감싸진 상승된 채널을 가진다 (예를 들어, 게이트는 기판으로부터 확장된 반도체 재료의 “핀”의 상단 및 측벽들을 감싼다.). MBC 트랜지스터는 2개 이상의 측면들 상에서 채널 영역에 접근을 제공하기 위하여 채널 영역 사방에서 부분적으로 또는 완전히 확장할 수 있는 게이트 구조를 갖는다. 이것의 게이트 구조는 채널 영역들을 둘러싸고 있기 때문에, MBC 트랜지스터는 서라운딩 게이트 트랜지스터 (SGT) 또는 게이트-올-어라운드 (GAA) 트랜지스터라고도 지칭될 수 있다.
게이트 대체 공정들은 멀티-게이트 디바이스를 제작하는 데 이용될 수 있다. FinFET의 제작을 예로 들면, 더미 게이트는 먼저 핀의 채널 영역 위에 형성되고 게이트 스페이서가 더미 게이트의 측벽들을 따라 형성된다. 게이트 스페이서와 더미 게이트를 마스크로 이용하여, 핀의 소스/드레인 영역들은 소스/드레인 영역들 위의 에피택셜 소스/드레인 피처들의 형성에 앞서 리세스된다. 더미 게이트는 후속적으로 제거되고 기능 게이트로 대체된다. 게이트 스페이서는 게이트 대체를 초래하는 다양한 건식 또는 습식 에칭 공정 동안 더미 게이트의 상단 및 측벽 프로파일들을 보호하는 기능을 한다. 예를 들어, 만약 게이트 스페이서가 충분한 보호를 제공하지 않으면, 소스/드레인 영역들의 에칭이 더미 게이트의 프로파일을 변경할 수 있고, 높이 손실 또는 바람직하지 않은 삼각형 상단 프로파일을 유발할 수 있다. 이것이 발생하는 경우, 게이트 구조들 사이에서 게이트 높이가 균일하지 않을 수 있으며 수율이 영향을 받을 수 있다. 추가적으로, 게이트 스페이서의 두께 손실은 게이트 구조와 소스/드레인 피처들 사이의 쇼트로 이어질 수도 있다.
본 개시내용은 더미 게이트를 더 잘 보호하기 위한 공정들과 구조들을 제공한다. 일부 실시예들에서, 기판 위에 핀의 형성 및 핀 위에 더미 게이트 스택의 형성 후에, 제1 게이트 스페이서 층 및 제2 게이트 스페이서 층은 더미 게이트 스택의 측벽들을 따라 순차적으로 성막된다. 제1 게이트 스페이서 층은 로우-k 유전체 층일 수 있다. 제2 게이트 스페이서 층은 실리콘 서브레이어 및 질소 함유 서브레이어를 포함한다. 실리콘 서브레이어는 또한 실리콘 흡수 층(silicon soak layer)이라고도 지칭 될 수 있으며 원자 층 증착 (ALD) 또는 플라즈마-강화 ALD (PEALD)에 의해 형성될 수 있다. 질소-함유 서브레이어는 실리콘 탄질화물, 실리콘 붕소 질화물, 실리콘 질화물, 실리콘 산탄질화물, 또는 실리콘 산질화물을 포함할 수 있으며 ALD 또는 PEALD에 의해 형성될 수 있다. 일부 실시예들에서, 다수의 실리콘 서브레이어들 및 질소-함유 서브레이어들은 제2 게이트 스페이서 층을 형성하기 위해 번갈아 성막된다. 에칭 공정 동안, 에천트들(etchants)은 실리콘, 탄소, 산소, 또는 불소를 포함하는 폴리머 부산물들을 생산하기 위해 실리콘 서브레이어와 반응할 수 있다. 폴리머 부산물들은 제1 스페이서 층 상에 재성막될 수 있고 제1 스페이서 층에 추가적인 보호를 제공할 수 있다.
본 개시내용의 다양한 양상들은 이제 도면들을 참조하여 보다 자세하게 설명될 것이다. 도 1은 본 개시내용의 다양한 양상들에 따른 반도체 디바이스를 제작하는 방법 (100)의 흐름도이다. 방법 (100)은 단지 예시일 뿐이며, 본 개시내용을 방법 (100) 안에 명시적으로 나타내어진 것으로 제한하려고 의도한 것은 아니다. 추가적인 단계들은 방법(100) 전, 도중 및 이후에 제공될 수 있으며, 설명된 단계들의 일부는 방법 (100)의 추가적인 실시예들을 위해 이동, 교체 또는 제거될 수 있다. 단순성의 이유들로 모든 단계들이 여기에 자세히 설명된 것은 아니다. 방법 (100)은 도 2 내지15에 도시된 제품 (200)의 단편적 횡단면도들과 함께 아래에 설명될 것이다. 반도체 디바이스는 제품 (200)으로부터 형성될 것이기 때문에, 제품 (200)은 맥락이 요구하는 대로 반도체 디바이스 (200)라고 지칭될 수 있다. 추가적으로, 본 개시내용 전반에 걸쳐, 달리 설명되지 않는 한, 같은 참조 번호들은 같은 피처들을 의미한다. 방법 (100)은 FinFET의 형성을 보여주는 도 2 내지15와 함께 설명되지만, 본 개시내용은 그렇게 제한된 것은 아니라는 점에 주목된다. 방법 (100) 및 본 개시내용의 많은 양상들은 MBC 트랜지스터들과 같은 멀티-게이트 디바이스들의 다른 유형들에 적용될 수 있다.
도 1 및 2를 참조하면, 방법 (100)은 핀 (210)을 포함하는 제품 (200)을 받는 블록 (102)을 포함한다. 제품 (200)은 기판 (202)을 포함한다. 도시된 실시예에서, 기판 (202)은 실리콘 (Si)을 포함하는 벌크 기판이다. 대안적으로, 일부 구현들에서, 기판 (202)은 벌크 기판 (예를 들어, 실리콘을 포함) 및 벌크 기판 위에 배치된 하나 이상의 재료 층들을 포함한다. 예를 들어, 하나 이상의 재료 층들은 벌크 기판 위에 배치된 다양한 반도체 층들 (헤테로 구조 같은)을 갖는 반도체 층 스택을 포함할 수 있으며, 여기서 반도체 층 스택은 후속적으로 핀들을 형성하기 위해 패터닝된다. 반도체 층들은 실리콘 (Si), 게르마늄 (Ge), 실리콘 게르마늄 (SiGe), 다른 적합한 반도체 재료들, 또는 그들의 조합들과 같은 임의의 적합한 반도체 재료들을 포함할 수 있다. 반도체 층들은 반도체 디바이스 (200)의 설계 요구 사항들에 따라 동일하거나 다른 재료들, 에칭 비율, 구성 원자 백분율, 구성 중량 백분율, 두께, 및/또는 구성들을 포함할 수 있다. 대안적으로 또는 추가적으로, 벌크 기판 (202) 및/또는 하나 이상의 재료 층들은 게르마늄 (Ge)과 같은 다른 원소(elementary) 반도체; 실리콘 탄화물 (SiC), 실리콘 인화물 (SiP), 갈륨 비소화물 (GaAs), 갈륨 인화물 (GaP), 인듐 인화물 (InP), 인듐 비소화물 (InAs), 인듐 안티모니화합물 (InSb), 아연 산화물(ZnO), 아연 셀렌화물 (ZnSe), 아연 황화물 (ZnS), 아연 텔루르화물 (ZnTe), 카드뮴 셀렌화물 (CdS), 카드뮴 황화물 (CdS), 및/또는 카드뮴 텔루르화물 (CdTe) 같은 복합(compound) 반도체; 실리콘 게르마늄 (SiGe), 실리콘 인 탄화물 (SiPC), 갈륨 비소 인화물 (GaAsP), 알루미늄 인듐 비소화물 (AlInAs), 알루미늄 갈륨 비소화물 (AlGaAs), 갈륨 인듐 비소화물 (GaInAs), 갈륨 인듐 인화물 (GaInP), 및/또는 갈륨 인듐 비소 인화물 (GaInAsP) 같은 합금 반도체; 다른 III-V 그룹 재료들; 다른 II-V 그룹 재료들; 또는 그들의 조합들을 포함한다. 대안적으로, 기판 (202)은 실리콘-온-절연체 (SOI) 기판 또는 게르마늄-온-절연체 (GeOI) 기판과 같은 반도체-온-절연체 기판이다. 　반도체-온-절연체 기판들은 산소의 주입에 의한 분리 (separation by implantation of oxygen ; SIMOX), 웨이퍼 본딩, 및/또는 다른 적합한 방법들을 이용하여 제작될 수 있다.
도 2에 도시된 바와 같이, 제품 (200)은 복수의 핀들 (210)을 포함할 수 있다. 일부 실시예들에서, 복수의 핀들 (210)은 하나 이상의 포토리소그래피 공정들과 하나 이상의 에칭 공정들을 이용하여 형성될 수 있다. 일부 구현들에서, 복수의 핀들 (210)은 단일 패터닝 공정 또는 다중-패터닝 공정을 이용하여 형성될 수 있다. 다중-패터닝 공정들의 예들은 이중 패터닝 리소그래피 (DPL) 공정 (예를 들어, 리소그래피-에칭-리소그래피-에칭 (LELE) 공정, 자기-정렬된 이중 패터닝 (SADP) 공정, 스페이서-는-유전체 패터닝 (SIDP) 공정, 다른 이중 패터닝 공정, 또는 이들의 조합들), 삼중 패터닝 공정 (예를 들어, 리소그래피-에칭-리소그래피-에칭-리소그래피-에칭 (LELELE) 공정, 자기-정렬된 삼중 패터닝 (SATP) 공정, 다른 삼중 패터닝 공정, 또는 이들의 조합들), 다른 다중 패터닝 공정 (예를 들어, 자기-정렬된 사중 패터닝 (SAQP) 공정), 또는 이들의 조합들을 포함한다. 복수의 핀들 (210)을 형성하기 위해, 핀 상단 하드 마스크 층 (208)은 기판 (202) 위에 성막되고 그 후 패터닝 된 핀 상단 하드 마스크 층 (208)을 형성하기 위해 패터닝 된다. 패터닝 된 핀-상단 하드 마스크 층 (208)은 복수의 핀들 (210)을 형성하기 위해 기판 (202 ; 또는 그들 상에 반도체 층 스택)을 에칭하기 위한 에칭 마스크로서 적용된다. 핀 상단 하드 마스크 층 (208)은 단일 층 또는 다층일 수 있다. 도 2는 제1 핀 상단 층 (204)과 제2 핀 상단 층 (206)을 포함하는 다층 핀 상단 하드 마스크 층 (208)을 도시한다. 일부 경우들에서, 제1 핀 상단 층 (204)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 또는 다른 적합한 재료로 형성될 수 있고, 제2 핀 상단 층 (206)은 실리콘 산화물 또는 다른 적합한 유전체 재료로 형성될 수 있다. 제1 핀 상단 층 (204) 및 제2 핀 상단 층 (206)은 화학 기상 증착 (CVD), 원자 층 증착(ALD), 또는 다른 적합한 방법을 이용하여 성막될 수 있다. 도 2에서, 핀들 (210) 각각은 Y 방향을 따라 세로로 확장되며 Z 방향을 따라 기판 (202)에서부터 상승한다. 핀 상단 하드 마스크 층 (208)은 핀들 (210)에 대한 형성 공정들의 결과로서 둥글게 될 수 있다.
도 1 및 3을 참조하면, 방법 (100)은 격리 피처 (212)가 형성되는 블록 (104)을 포함한다. 복수의 핀들 (210)을 서로 격리하기 위해, 격리 피처 (212)는 복수의 핀들 (210) 뿐만 아니라 핀 상단 하드 마스크 층 (208) 위를 포함한 제품 (200) 위에 성막된다. 일부 실시예들에서, 격리 피처 (212)는 유동가능한 화학 기상 증착 (FCVD), 스핀-온 코팅, CVD, 또는 다른 적합한 방법을 이용하여 성막되는 유전체 재료로 형성된 얕은 트렌치 격리 (STI) 층일 수 있다. 이러한 유전체 재료는 실리콘 산화물, 실리콘 산질화물, 불소-도핑된 규산염 유리(FSG), 로우-k 유전체, 이들의 조합들, 및/또는 다른 적합한 재료들을 포함할 수 있다. 일부 실시예들에서, 어닐링 공정 또는 자외선 (UV) 경화 공정은 성막된 유전체 재료를 경화시키기 위해 수행될 수 있다. 성막된 유전체 재료는, 예를 들어, 화학 기계 연마 (CMP)를 이용하여 평탄화된다. 그 후, 도 3에 도시된 바와 같이, 평탄화된 유전체 재료는 핀들 (210)이 격리 피처 (212) 위로 상승하도록 격리 피처 (212)를 형성하기 위해 에치 백 (etched back) 된다.
도 1, 4 및 5를 참조하면, 방법 (100)은 더미 게이트 스택 (214)이 핀 (210)의 채널 영역 (210C) 위에 형성되는 블록 (106)을 포함한다. 일부 실시예들에서, 더미 게이트 스택 (214)이 다양한 공정들을 거치기 위해 플레이스홀더(placeholder)로서 역할하고, 제거되며, 추가로 아래에 설명될 게이트 구조 (240)와 같은 기능 게이트 구조에 의해 대체되는 게이트 대체 공정 (또는 게이트-라스트 공정)이 채택된다. 다른 공정들 및 구성이 가능하다. 도 5에 나타내어진 일부 실시예들에서, 더미 게이트 스택 (214)은 핀 (210) 위에 형성되고, 핀 (210)은 더미 게이트 스택들 (214) 하부의 채널 영역 (210C)과 더미 게이트 스택들 (214) 밑에 놓이지 않는 소스/드레인 영역들(210SD)로 분할될 수 있다. 핀 (210)의 채널 영역 (210C)은 소스/드레인 영역들 (210SD)에 인접한다. 채널 영역 (210C)은 Y 방향을 따라 두 소스/드레인 영역들 (210SD) 사이에 배치된다. 도 4 및 5에 도시된 바와 같이, 더미 게이트 스택 (214)은 더미 유전체 층 (216) 및 더미 전극 층 (218)을 포함할 수 있다. 일부 실시예들에서, 더미 유전체 층 (216)은 실리콘 산화물을 포함할 수 있고 더미 전극 층 (218)은 폴리실리콘 (폴리Si)을 포함할 수 있다. 더미 유전체 층 (216)은 화학 기상 증착 (CVD) 공정, ALD 공정, 산소 플라즈마 산화 공정, 열 산화 공정, 또는 다른 적합한 공정들을 이용하여 핀 (210) 상에 형성될 수 있다. 더미 전극 층 (218)은 CVD 공정, ALD 공정 또는 다른 적합한 공정들을 이용하여 더미 유전체 층 (216) 위에 성막될 수 있다. 더미 유전체 층 (216) 및 더미 전극 층 (218)을 더미 게이트 스택 (214)으로 패터닝하기 위해, 게이트-상단 하드 마스크 층 (224)은 CVD 공정, ALD 공정 또는 다른 적합한 공정들을 이용하여 더미 전극 층 (218) 상에 성막될 수 있다. 도시된 실시예들에서, 게이트 상단 하드 마스크 층 (224)은 다층일 수 있고 실리콘 질화물 층 (220) 및 실리콘 질화물 층 (220) 위에 실리콘 산화물 층 (222)을 포함할 수 있다. 다른 실시예들에서, 게이트 상단 하드 마스크 층 (224)은 실리콘 산화물 층 및 실리콘 산화물 층 위에 실리콘 질화물 층을 포함할 수 있다. 도 5에 도시된 바와 같이, 그 후, 게이트-상단 하드 마스크 층 (224)은 더미 게이트 스택 (214)을 형성하기 위해 더미 전극 층 (218) 및 더미 유전체 층 (216)을 에칭하기 위한 에칭 마스크 역할을 하기 위해 패터닝 된다.
도 1 및 6을 참조하면, 방법 (100)은 제1 게이트 스페이서 층 (226)이 형성되는 블록 (108)을 포함한다. 더미 게이트 스택 (214)의 형성에 이어서, 제1 게이트 스페이서 층 (226)은 더미 게이트 스택 (214) 위에 뿐만 아니라 핀 (210)의 소스/드레인 영역들 (210SD) 위에 성막된다. 일부 실시예들에서, 제1 게이트 스페이서 층은 ALD, CVD 또는 다른 적합한 방법들을 이용하여 성막될 수 있다. 일부 실시예들에서, 후속적으로 형성된 게이트 구조와 인접한 소스/드레인 피처들 사이의 기생 커패시턴스를 감소시키기 위해, 제1 게이트 스페이서 (226)는 로우-k 유전체 재료를 포함할 수 있다. 여기에서 이용된 바와 같이, 로우-k 유전체 재료는 열 실리콘 산화물의 유전 상수와 동일하거나 낮은 유전 상수를 가진 유전체 재료를 지칭한다. 일부 구현들에서, 제1 게이트 스페이서 층 (226)은 일부 실시예들에 따라, 실리콘 산화물, 다공성 실리콘 산화물, 실리콘 산탄질화물, 불소화 실리카 유리 (FSG), 탄소 도핑된 실리콘 산화물, 제로젤, 에어로젤, 무정형 불소화 탄소, 파릴렌, BCB (비스 벤조시클로부틴), 폴리이미드, 및/또는 다른 재료들을 포함할 수 있다. 성막된 제1 게이트 스페이서 층 (226)은 상향 표면들 상의 제1 게이트 스페이서 층 (226)을 제거하기 위해 건식 에칭 공정을 사용하여 그 후 풀 백 (pulled back) 또는 에치 백 (etched back) 된다. 도 6에 도시된 바와 같이, 에치 백 공정 후, 제1 게이트 스페이서 (226)는 핀 (210)의 측벽들을 따라 배치된다.
도 1, 7 및 8을 참조하면, 방법 (100)은 제2 게이트 스페이서 층 (228)이 형성되는 블록 (110)을 포함한다. 도 7을 먼저 참조한다. 일부 실시예들에서, 제2 게이트 스페이서 층 (228)은 다층이며 적어도 하나의 실리콘 서브레이어 및 적어도 하나의 질소-함유 층을 포함한다. 적어도 하나의 실리콘 서브레이어 각각은 실리콘-계열 전구체를 이용하여 열 원자 층 증착 (ALD)에 의해 형성될 수 있다. 이러한 실리콘-계열 전구체의 예들로는 디클로로실레인 (DCS), 모노클로로실레인 (MCS), 또는 헥사클로로디실레인 (HCD)을 포함할 수 있다. 다른 실리콘-계열 전구체들이 이용되는 경우 실리콘 서브레이어를 성막하기 위한 공정 온도가 달라질 수 있다. DCS가 전구체로 이용되는 경우, ALD 공정의 성막 온도는 약 500°C와 약 600°C 사이일 수 있다. MCS가 전구체로 이용되는 경우, ALD 공정의 성막 온도는 약 350°C와 약 450°C 사이일 수 있다. 헥사클로로디실레인 (HCD)이 전구체로 이용되는 경우, 성막 온도는 약 540°C와 약 640°C 사이일 수 있다. 실리콘 서브레이어의 성막 온도가 전술한 성막 온도 범위 아래인 경우, 표면 반응에 대한 활성화 에너지에 도달하지 못할 수 있고 성막이 효과적으로 일어나지 않을 수 있음이 관찰된다. 성막 온도가 전술한 성막 온도 범위를 초과하는 경우, 블록 (110)에서의 ALD 성막이 너무 빨리 발생할 수 있고 CVD와 유사하게 될 수 있으므로, 바람직하지 않은 트렌치 필링 (trench filling) 및 적어도 하나의 질소-함유 층을 형성하기에 불충분한 공간의 결과를 낳을 수 있다. 일부 실시예들에서, 적어도 하나의 실리콘 서브레이어를 위한 성막 압력은 약 1 Torr와 약 10 Torr 사이일 수 있다. 적어도 하나의 질소-계열 서브레이어 각각은 열 원자 층 증착 (ALD) 또는 플라즈마- 강화 ALD (PEALD)에 의해 형성될 수 있다. 일부 실시예들에서, 적어도 하나의 질소-계열 서브레이어 각각은 실리콘 탄질화물, 실리콘 붕소 질화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산탄질화물을 포함할 수 있다. 디바이스 치수가 더 큰 일부 대체 구현들에서, CVD는 오버필링(overfilling)의 위험 없이 제2 게이트 스페이서 층 (228)을 성막하는 데에 이용될 수 있다. 실리콘 서브레이어의 유전 상수 (약 11) 및 질소-함유 서브레이어의 유전 상수 (약 7)는 제1 게이트 스페이서 층 (226)의 유전 상수(3.9 정도 또는 3.9 보다 작음)보다 크다.
일부 구현들에서, 질소-계열 서브레이어의 두께는 실리콘 서브레이어의 두께보다 두껍다. 일부 경우들에서, 실리콘 서브레이어의 두께가 0.1 옹스트롬 (Å)과 약 20 Å 사이이다. 아래에 더 설명될 바와 같이, 제2 게이트 스페이서 층 (228)의 실리콘 서브레이어는 후속 에칭 공정들에서 산소-함유 에천트(etchant)/반응제와 반응함으로서 더미 게이트 스택 (214)의 측벽들 및 프로파일들을 보호한다. 이러한 반응은 제1 게이트 스페이서 층 (226)의 측벽들 상에 재성막될 수 있는 폴리머 부산물을 생성할 수 있고, 따라서 제1 게이트 스페이서 층 (226)의 에칭을 늦출 수 있다. 예를 들어, 블록 (112)에서 에칭 중에 이용되는 불소화탄소들(예를 들어, 불소화메탄(CH3F)) 및 산소 (O2)는 실리콘 (Si), 탄소(C), 산소 (O), 및 불소 (F)를 포함하는 실리콘 함유 폴리머들을 생성하기 위해 실리콘 서브레이어와 반응할 수 있다. 실리콘 서브레이어가 20Å보다 두꺼운 경우, 이것은 인산 (H3PO4)을 구현하는 이후 에칭 공정에서 만족스럽게 제거되지 않을 수 있다. 실리콘 서브레이어가 0.1 Å보다 얇은 경우, 실리콘 서브레이어는 충분한 보호기능을 갖춘 제1 게이트 스페이서 층 (226)을 제공하지 않을 수 있다.
일부 실시예들에서, 제2 게이트 스페이서 층 (228)은 교대로 형성되는 다수의 실리콘 서브레이어들 및 다수의 질소-계열 서브레이어들을 포함할 수 있다. 예를 들어, 제2 게이트 스페이서 층 (228)은 제1 게이트 스페이서 층 (226) 상에 제1 실리콘 서브레이어, 제1 실리콘 서브레이어 상에 제1 질소-계열 서브레이어, 제1 질소-계열 서브레이어 상에 제2 실리콘 서브레이어, 그리고 그 후 제2 실리콘 서브레이어 상에 제2 질소-계열 서브레이어를 포함할 수 있다. 순서는 반전될 수 있다. 예를 들어, 제2 게이트 스페이서 층 (228)은 제1 게이트 스페이서 층 (226) 상에 제1 질소-계열 서브레이어, 제1 질소-계열 서브레이어 상에 제1 실리콘 서브레이어, 제1 실리콘 서브레이어 상에 제2 질소-계열 서브레이어, 그리고 그 후 제2 질소-계열 서브레이어 상에 제2 실리콘 서브레이어를 포함할 수 있다. 이러한 예시 배열들의 일부는 도 15에 도시되며, 아래에서 더 설명될 것이다. 도 8을 참조하여, 성막된 제2 게이트 스페이서 층 (228)은 그 후 상향 표면들 상의 제2 게이트 스페이서 층 (228)을 제거하기 위해 에치 백 (etched back)되고, 제1 게이트 스페이서 층 (226)의 측벽들을 따라 배치된 제2 게이트 스페이서 층 (228)을 남겨둔다.
다양한 실시예들에 따른 도 7의 점선 영역의 확대된 도시들은 도 16 및 17에 나타나져 있다. 제2 게이트 스페이서 층 (228)이 제1실리콘 서브레이어 (228-1) 및 제1 질소-함유 서브레이어 (228-2)를 포함하는 실시예들을 나타내는 도 16에 대한 참조가 먼저 이루어진다. 도 16에 나타난 실시예들에서, 제1 실리콘 서브레이어 (228-1)는 실리콘을 포함할 수 있고, 제1 질소-함유 서브레이어(228-2)는 실리콘 탄질화물, 실리콘 붕소 질화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산탄질화물을 포함할 수 있다. 도 16에 명시적으로 도시되지 않은 일부 대체 실시예들에서, 제1 실리콘 서브레이어 (228-1)와 제1 질소-함유 서브레이어 (228-2)의 성막 순서가 반전될 수 있다.
그 후, 제2 게이트 스페이서 층 (228)이 제1 실리콘 서브레이어 (228-1), 제1 질소-함유 서브레이어 (228-2), 제2 실리콘 서브레이어 (228-3), 및 제2 질소-함유 서브레이어 (228-4)를 포함하는 실시예들을 나타내는 도 17에 대한 참조가 이루어진다. 도 17에 나타난 실시예들에서, 제1 실리콘 서브레이어 (228-1) 및 제2 실리콘 서브레이어 (228-3)는 실리콘을 포함할 수 있으며, 제1 질소-함유 서브레이어 (228-2) 및 제2 질소-함유 서브레이어 (228-4)는 실리콘 탄질화물, 실리콘 붕소 질화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산탄질화물을 포함할 수 있다. 도 17에 명시적으로 도시되지 않은 일부 대체 실시예들에서, 제1 실리콘 서브레이어 (228-1), 제1 질소-함유 서브레이어 (228-2), 제2 실리콘 서브레이어 (228-3), 제2 질소-함유 서브레이어 (228-4)의 성막 순서는 반전될 수 있다. 여전히 일부 실시예들에서, 추가적인 실리콘 서브레이어들 및 추가적인 질소-함유 층들은 제2 게이트 스페이서 층 (228)이 4개 초과의 서브레이어들을 포함할 수 있도록 교대로 성막될 수 있다.
도 1 및 9를 참조하면, 방법 (100)은 소스/드레인 리세스들 (230)을 형성하기 위해 핀 (210)의 소스/드레인 영역들 (210SD)이 리세스되는 블록 (112)을 포함한다. 일부 실시예들에서, 소스/드레인 영역들 (210SD)은 소스/드레인 리세스들 (230)을 형성하기 위해 건식 에칭 또는 적합한 에칭 공정에 의해 이방성으로 에칭된다. 예를 들어, 건식 에칭 공정은 산소(O2), 산소-함유 가스, 불소-함유 가스 (예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬-함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드-함유 가스, 다른 적합한 가스들 및/또는 플라즈마, 및/또는 이들의 조합들을 구현할 수 있다. 도 9에 도시된 바와 같이, 소스/드레인 리세스들 (230)의 형성 후, 제1 게이트 스페이서 층 (226) 및 제2 게이트 스페이서 층 (228)은 더미 게이트 스택 (214)의 측벽들을 따라 배치된채로 남아있을 수 있다. 명시적으로 도시되지 않은 일부 실시예들에서는, 제2 게이트 스페이서 층 (228)의 일부가 블록 (112)에서의 작업들 동안 소비될 수 있고, 적어도 하나의 실리콘 서브레이어와 건조 에칭 공정의 에칭 가스 사이의 반응으로부터의 실리콘-함유 폴리머 부산물들은 제1 게이트 스페이서 층 (226)을 보호하기 위해 제1 게이트 스페이서 층 (226) 상에 재성막될 수 있다. 실리콘-함유 폴리머 부산물들의 재성막은 블록 (112)의 작업들 동안 제1 게이트 스페이서 층 (226)의 과도한 소비를 방지한다.
도 1 및 10을 참조하면, 방법 (100)은 제2 게이트 스페이서 층 (228)이 제거되는 블록 (114)을 포함한다. 일부 실시예들에서, 제2 게이트 스페이서 층 (228)은 선택적 습식 에칭 또는 선택적 건식 에칭을 이용하여 제거될 수 있다. 예시적인 습식 에칭 공정은 고온 인산(H3PO4) 용액의 이용을 포함할 수 있다. 이 예에서 고온 인산 용액은 서브레이어 상에서 질소-계열에 대해 선택적이며, 기판 (202), 실리콘 서브레이어(들), 및 제1 게이트 스페이서 층 (226)을 훨씬 느린 속도로 에칭한다. 블록 (114)에서 선택적 습식 에칭이 느린 속도로 실리콘 서브레이어를 에칭하기 때문에, 실리콘 서브레이어 (또는 여러 실리콘 서브레이어들이 있는 경우, 실리콘 서브레이어 각각)의 두께가 20Å 을 초과하거나, 제2 게이트 스페이서 층 (228)이 완전히 제거되지 않을 수 있다.
도 1 및 11을 참조하면, 방법 (100)은 소스/드레인 피처들 (234)이 소스/드레인 리세스들 (230) 안에 형성되는 블록 (116)을 포함한다. 소스/드레인 피처들 (234)은 소스/드레인 리세스들 (230)의 표면들로부터 에피택셜하게 및 선택적으로 형성될 수 있다. 블록 (114)에 적합한 에피택셜 공정들에는 증기-상 에피택시 (VPE), 초고진공 CVD (UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적합한 공정들을 포함한다. 블록 (114)에서 에피택셜 성장 공정은 기체 전구체들을 이용할 수 있으며, 이는 기판 (202) 및 핀 (210)의 조성물과 상호 작용한다. 도 11에 나타난 일부 실시예들에서, 소스/드레인 피처 (234)의 과성장은 제1게이트 스페이서 층 (226)의 측벽들 위로 확장될 수 있다. 반도체 디바이스 (200) 상의 FinFET의 전도성 유형에 따라, 소스/드레인 피처 (234)는 상이한 조성물들을 가질 수 있다. 반도체 디바이스 (200) 상의 FinFET이 n형인 경우, 소스/드레인 피처 (234)는 실리콘(Si)을 포함할 수 있으며, 인 (P) 또는 비소 (As)와 같은 n형 도펀트로 도핑 될 수 있다. 반도체 디바이스 (200) 상의 FinFET이 p형인 경우, 소스/드레인 피처 (234)는 실리콘 게르마늄(SiGe)을 포함할 수 있으며, 붕소 (B), 붕소 이불화물 (BF2), 또는 갈륨 (Ga)과 같은 p형 도펀트로 도핑된다. 도 11에 명시적으로 도시되지는 않지만, 소스/드레인 피처 (234)는 두 개 이상의 에피택셜 층들을 포함할 수 있다. 예를 들어, 소스/드레인 피처 (234) 각각은 결함 밀도 및 접촉 저항을 감소시키기 위해 동일한 유형의 도펀트로 그러나 다른 도핑 농도로 도핑된 제1 에피택셜 층, 제2 에피택셜 층, 및 제3 에피택셜 층을 포함할 수 있다. 일 실시예에서, n형 FinFET들을 원하는 경우, 소스/드레인 피처 (234)는 인 도핑된 실리콘 (Si:P)을 포함할 수 있으며 p형 FinFET들을 원하는 경우, 붕소 도핑된 실리콘 게르마늄 (SiGe:B)을 포함할 수 있다.
도 1 및 12를 참조하면, 방법 (100)은 콘택 에치 정지 층 (CESL ; 236) 및 제1층간 유전체 (ILD) 층 (238)이 성막되는 블록 (118)을 포함한다. 도 12에 도시된 바와 같이, CESL (236)은 제1 ILD 층 (238) 형성에 선행해서 형성된다. 일부 예들에서, CESL (236)은 실리콘 질화물, 실리콘 산질화물, 및/또는 당업계에 알려진 다른 재료들을 포함한다. CESL (236)은 ALD, 플라즈마-강화 화학 증기 성막 (PECVD) 공정 및/또는 다른 적합한 성막 공정들에 의해 형성될 수 있다. 제1 ILD 층 (238)은 그 후 CESL (236)위에 성막된다. 일부 실시예들에서, 제1 ILD 층 (238)은 테트라에틸오소실리케이트 (TEOS) 산화물, 도핑되지 않은 규산염 유리, 또는 도핑된 실리콘 산화물, 예를 들어 보로포스포실리케이트 유리 (BPSG), 용융된 실리카 유리 (FSG), 포스포실리케이트 유리 (PSG), 보론 도핑된 실리콘 유리(BSG), 및/또는 다른 적합한 절연체 재료들 같은 재료들을 포함한다. 제1 ILD 층 (238)은 PECVD 공정 또는 다른 적합한 성막 기술에 의해 성막될 수 있다. 일부 실시예들에서, 제1 ILD 층 (238)의 형성 후, 제1 ILD 층 (238)의 무결성을 개선시키기 위해 제품 (200)이 어닐링될 수 있다.
일부 대체 실시예들에서, CESL (236)의 조성 및 형성은 제2 게이트 스페이서 층 (228)의 그것들과 유사할 수 있다. 이들 대체 실시예들에서, CESL (236)은 다층이고 적어도 하나의 실리콘 서브레이어와 적어도 하나의 질소-함유 층을 포함한다. CESL (236)에서 적어도 하나의 실리콘 서브레이어 각각은 실리콘-계열 전구체를 이용하여 열 원자 층 증착 (ALD)에 의해 형성될 수 있다. 이러한 실리콘-계열 전구체의 예들은 디클로로실레인 (DCS), 모노클로로실레인 (MCS), 또는 헥사클로로디실레인 (HCD)을 포함할 수 있다. 다른 실리콘 계열 전구체들이 이용되는 경우, 실리콘 서브레이어 성막을 위한 공정 온도가 달라질 수 있다. DCS가 전구체로 이용되는 예들에서, ALD 공정의 성막 온도는 약 500°C와 약 600°C 사이일 수 있다. MCS가 전구체로 이용되는 예들에서, ALD 공정의 성막 온도는 약 350°C와 약 450°C 사이일 수 있다. 헥사클로로디실레인 (HCD)이 전구체로 이용되는 경우, 성막 온도는 약 540°C와 약 640°C 사이일 수 있다. 실리콘 서브레이어의 성막 온도가 전술한 성막 온도 범위 아래인 경우, 표면 반응을 위한 활성화 에너지에 도달하지 못하고 성막이 효과적으로 일어나지 않을 수 있음이 관찰된다. 성막 온도가 전술한 성막 온도 범위를 초과하는 경우, ALD 성막이 너무 빨리 발생할 수 있고 더 CVD와 유사하게 될 수 있으며, 제1 ILD 층 (238)을 형성하기에 공간이 불충분해질 수 있다. 일부 실시예들에서, 적어도 하나의 실리콘 서브레이어에 대한 성막 압력은 약 1 Torr와 약 10 Torr 사이이다. 적어도 하나의 질소-계열 서브레이어 각각은 열 원자 층 증착 (ALD) 또는 플라즈마-강화 ALD (PEALD)에 의해 형성될 수 있다. 일부 실시예들에서, 적어도 하나의 질소-계열 서브레이어 각각은 실리콘 탄질화물, 실리콘 붕소 질화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산탄질화물을 포함할 수 있다. CESL (236)이 다층인 예들에서, CESL (236) 안에 질소-계열 서브레이어의 두께는 CESL (236) 안에서 실리콘 서브레이어의 두께보다 크다. 디바이스들이 더 큰 치수들을 갖으며 CESL (236)이 제1 ILD 층 (238)의 성막을 제한할 위험이 더 적은 경우, CESL (236)은 CVD를 이용하여 성막될 수 있다.
일부 실시예들에서, CESL (236)은 교대로 형성되는 다수의 실리콘 서브레이어들 및 다수의 질소-계열 서브레이어들을 포함할 수 있다. 예를 들어, CESL (236)은 소스/드레인 피처들 (234) 상에 제1 실리콘 서브레이어, 제1 실리콘 서브레이어 상에 제1 질소-계열 서브레이어, 제1 질소-계열 서브레이어 상에 제2 실리콘 서브레이어, 그리고 그 후 제2 실리콘 서브레이어 상에 제2 질소-계열 서브레이어를 포함할 수 있다. 순서는 반전될 수 있다. 예를 들어, CESL (236)은 소스/드레인 피처들 (234) 상에 제1 질소-계열 서브레이어, 제1 질소-계열 서브레이어 상에 제1 실리콘 서브레이어, 제1 실리콘 서브레이어 상에 제2 질소-계열 서브레이어, 그리고 그 후 제2 질소-계열 서브레이어 상에 제2 실리콘 서브레이어를 포함할 수 있다. CESL (236) 및 제1 ILD 층 (238)의 성막 후, 제품 (200)은 더미 전극 층 (218)을 노출시키고 평면 상단 표면을 제공하기 위해 예를 들어 CMP 공정을 이용하여 평탄화 된다.
도 1 및 13을 참조하면, 방법 (100)은 더미 게이트 스택 (214)이 게이트 구조 (240)로 대체되는 블록 (120)을 포함한다. 블록 (120)의 작업들은 핀 (210)의 채널 영역 (210C) 위를 감싸기 위한 더미 게이트 스택 (214)의 제거 및 게이트 구조 (240)의 형성을 포함한다. 도 13을 참조하면, 블록 (118)의 결론에서 노출된 더미 게이트 스택 (214)은 선택적 에칭 공정에 의해 제품 (200)으로부터 제거된다. 선택적 에칭 공정은 선택적 습식 에칭 공정, 선택적 건식 에칭 공정, 또는 이들의 조합일 수 있다. 도시된 실시예들에서, 선택적 에칭 공정은 제1게이트 스페이서 층 (226), 제1 ILD 층 (238), 및 CESL (236)을 실질적으로 손상시키지 않으면서 더미 유전체층 (216) 및 더미 전극 층 (218)을 선택적으로 제거한다. 더미 게이트 스택 (214)의 제거는 채널 영역 (210C) 위에 게이트 트렌치 결과를 낳는다. 더미 게이트 스택 (214)의 제거 후, 핀 (210)의 채널 영역 (210C)을 감싸기 위해 게이트 구조 (240)는 이후 제품 (200) 위에 성막된다. 게이트 구조 (240)는 채널 영역 (210C) 상에 게이트 유전체 층 (242)과 게이트 유전체 층 (242) 위에 게이트 전극 층 (244)를 포함할 수 있다. 도 13에 명시적으로 도시되지는 않지만, 게이트 유전체 층 (242)은 계면층과 하이-k 유전체층을 포함한다. 본 개시내용에서 이용된 바와 같이, 하이-k 유전체 재료들은 예를 들어, 열 실리콘 산화물의 유전 상수 (~3.9) 보다 높은 유전 상수를 갖는 유전체 재료들을 포함한다. 일부 실시예들에서, 계면층은 실리콘 산화물을 포함하고 세정전 공정의 결과로 형성될 수 있다. 세정전 공정의 일 예는 RCA SC-1(암모니아, 과산화수소 및 물) 및/또는 RCA SC-2(염산, 과산화수소 및 물)의 이용을 포함할 수 있다. 세정전 공정은 계면층을 형성하기위해 채널 영역 (210C)의 노출된 표면들을 산화한다. 그 후 하이-k 유전체 층은 ALD, CVD, 및/또는 다른 적합한 방법들을 이용하여 계면층 위에 성막된다. 일 실시예에서, 하이-k 유전체 층은 하프늄 산화물을 포함할 수 있다. 대안적으로, 게이트 유전체 층은 티타늄 산화물 (TiO2), 하프늄 지르코늄 산화물 (HfZrO), 탄탈륨 산화물 (Ta2O5), 하프늄 실리콘 산화물 (HfSiO4), 지르코늄 산화물 (ZrO2), 지르코늄 실리콘 산화물 (ZrSiO2), 란타늄 산화물 (La2O3), 알루미늄 산화물 (Al2O3), 지르코늄 산화물 (ZrO), 이트륨 산화물 (Y2O3), SrTiO3 (STO), BaTiO3 (BTO), BaZrO, 하프늄 란타늄 산화물(HfLaO), 란타늄 실리콘 산화물 (LaSiO), 알루미늄 실리콘 산화물 (AlSiO), 하프늄 탄탈륨 산화물 (HfTaO), 하프늄 티타늄 산화물 (HfTiO), (Ba,Sr)TiO3 (BST), 실리콘 질화물(SiN), 실리콘 산질화물 (SiON), 이들의 조합들, 또는 다른 적합한 재료 같은 다른 하이-K 유전체들을 포함할 수 있다. 게이트 유전체층 (242)의 형성 또는 성막 후, 게이트 전극 층 (244)은 게이트 유전체 층 위에 성막된다.
게이트 전극 층 (244)은 적어도 하나의 일 함수 층 및 금속 필(fill) 층을 포함하는 다층 구조일 수 있다. 예를 들어, 적어도 하나의 일 함수 층은 티타늄 질화물 (TiN), 티타늄 알루미늄 (TiAl), 티타늄 알루미늄 질화물 (TiAlN), 탄탈륨 질화물 (TaN), 탄탈륨 알루미늄 (TaAl), 탄탈륨 알루미늄 질화물 (TaAlN), 탄탈륨 알루미늄 탄화물 (TaAlC), 탄탈륨 탄질화물 (TaCN), 또는 탄탈룸 탄화물 (TaC)를 포함할 수 있다. 금속 필(fill) 층은 알루미늄 (Al), 텅스텐 (W), 니켈 (Ni), 티타늄 (Ti), 루테늄 (Ru), 코발트 (Co), 백금 (Pt), 탄탈륨 실리콘 질화물 (TaSiN), 구리 (Cu), 다른 내화성 금속들, 또는 다른 적합한 금속 재료들 또는 이들의 조합을 포함할 수 있다. 다양한 실시예들에서, 게이트 전극 층 (244)은 ALD, PVD, CVD, 전자빔 증발, 또는 다른 적합한 공정에 의해 형성될 수 있다. CMP 공정과 같은 평탄화 공정은 과도한 재료들을 제거하고 평면 상단 표면을 제공하기 위해 수행될 수 있다.
도 1 및 14를 참조하면, 방법 (100)은 자기-정렬된 캡 (SAC) 층 (246)이 게이트 구조 (240) 위에 형성되는 블록 (122)을 포함한다. 게이트 구조 (240)가 형성되고 제품 (200)이 평탄화된 후, 게이트 구조 (240)는 자기-정렬된 캡 (SAC) 리세스를 형성하기 위해 선택적으로 리세스된다. 이어서, SAC 층 (246)을 위한 유전체 재료는 CVD, PECVD 또는 적합한 성막 공정에 의해, SAC 리세스 위를 포함한 제품 (200) 위에 성막된다. SAC 층 (246)을 위한 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 산탄질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 재료를 포함할 수 있다. 그 후에, CMP 공정과 같은 평탄화 공정은, 제1 ILD 층 (238) 위의 과도한 유전체 재료를 제거하기 위해 수행될 수 있고, 이에 의해 SAC 리세스 안의 SAC 층 (246)을 형성한다.
도 1 및 15를 참조하면, 방법 (100)은 제2 ILD 층 (248)이 제품 (200) 위에 성막되는 블록 (124)을 포함한다. 일부 실시예들에서, 제2 ILD 층 (248)은 테트라에틸오소실리케이트 (TEOS) 산화물, 도핑되지 않은 규산염 유리, 또는 도핑된 실리콘 산화물, 예를 들어 보로포스포실리케이트 유리 (BPSG), 용융된 실리카 유리 (FSG), 포스포실리케이트 유리 (PSG), 보론 도핑된 실리콘 유리(BSG), 및/또는 다른 적합한 절연체 재료들 같은 재료들을 포함한다. 제2 ILD 층 (248)은 PECVD 공정 또는 다른 적합한 성막 기술에 의해 성막될 수 있다. 일부 실시예들에서, 제2 ILD 층 (248)의 형성 후, 제2 ILD 층 (248)의 무결성을 개선시키기 위해 제품 (200)이 어닐링될 수 있다.
여전히 도 1 및 15를 참조하면, 방법 (100)은 소스/드레인 콘택 (250)이 소스/드레인 피처 (234)에 연결되도록 형성되는 블록 (126)을 포함한다. 예시 공정에서, 리소그래피 공정들 및 에칭 공정들은 제2 ILD 층 (248), 제1 ILD 층 (238), 및 CESL (236)을 통해 콘택 오프닝들(contact openings)을 형성하기 위해 이용된다. 콘택 오프닝들(contact openings)은 소스/드레인 피처들 (234)을 노출시킨다. 콘택 저항을 줄이기 위해, 규화물 층 (252)은, 금속 전구체 층을 소스/드레인 피처들 (234) 위에 성막하고 금속 전구체 층과 소스/드레인 피처들 (234) 사이의 규화물화를 초래하기 위한 어닐링 공정을 수행함으로써 소스/드레인 피처들 (234) 상에 형성될 수 있다. 적합한 금속 전구체 층은 티타늄 (Ti), 탄탈륨 (Ta), 니켈 (Ni), 코발트 (Co), 또는 텅스텐 (W)을 포함할 수 있다. 규화물 층 (252)은 티타늄 규화물 (TiSi), 티타늄 실리콘 질화물 (TiSiN), 탄탈륨 규화물 (TaSi), 텅스텐 규화물 (WSi), 코발트 규화물 (CoSi), 또는 니켈 규화물 (NiSi)을 포함할 수 있다. 규화물 층 (252)의 형성 후, 금속 필(fill) 층은 콘택 오프닝들(contact openings) 내에 성막될 수 있다. 금속 필(fill) 층은 티타늄 질화물 (TiN), 티타늄(Ti), 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴 (Mo), 텅스텐 (W), 탄탈륨 (Ta), 또는 탄탈륨 질화물(TaN)을 포함할 수 있다. 과잉 재료들을 제거하기 위한 평탄화 공정이 뒤따를 수 있으며, 이에 따라 소스/드레인 콘택 (250)을 형성한다. 평탄화 공정으로 인해, 소스/드레인 콘택들 (250) 및 제2 ILD 층 (248)의 상단 표면들은 동일평면이다.
도 15에 도시된 바와 같이, 블록 (126)에서의 작업들의 종료시, FinFET (260)이 형성된다. FinFET (260)은 Y 방향을 따라 두 소스/드레인 피처들 (234) 사이에 확장되는 핀-형상 채널 영역 (210C)을 포함한다. 게이트 구조 (240)는 채널 영역 (210C) 위를 감싼다. SAC 층 (246)은 게이트 구조 (240) 상에 배치된다. 제1 게이트 스페이서 층 (226)은 SAC 층 (246)의 측벽들을 따라 지속적으로 확장된다. CESL (236) 및 제1 ILD 층 (238)은 소스/드레인 피처들(234) 상에 배치된다. CESL (236)은 제1 게이트 스페이서 층 (226)을 따라 확장된다. 제2 ILD 층 (248)은 SAC 층 (246), 제1 게이트 스페이서 층(226), CESL (236), 및 제1 ILD 층 (238) 상에 배치된다. 소스/드레인 콘택들 (250)은 규화물 층 (252)을 경유함으로써 소스/드레인 피처들 (234)에 결합하기 위해 제2 ILD 층 (248), 제1 ILD 층 (238), 및 CESL (236)을 통해 확장된다.
본 개시내용의 공정들은 이점들을 제공한다. 본 개시내용에 따른 예시적인 공정은, 기판 위에 핀의 형성과 핀 위에 더미 게이트 스택의 형성 후에, 제1 게이트 스페이서 층 및 제2 게이트 스페이서 층이 더미 게이트 스택의 측벽들을 따라 순차적으로 성막되는 것을 포함한다. 제1 게이트 스페이서 층은 로우-k 유전체 층일 수 있다. 제2 게이트 스페이서 층은 적어도 하나의 실리콘 서브레이어와 적어도 하나의 질소-함유 서브레이어를 포함한다. 적어도 하나 이상의 실리콘 서브레이어 각각은 실리콘 흡수 층이라고도 지칭될 수 있으며 원자 층 증착 (ALD) 또는 플라즈마-강화 ALD (PEALD)에 의해 형성될 수 있다. 적어도 하나의 질소-함유 서브레이어 각각은 실리콘 탄질화물, 실리콘 붕소 질화물, 실리콘 질화물, 실리콘 산탄질화물, 또는 실리콘 산질화물을 포함할 수 있으며 ALD 또는 PEALD에 의해 형성될 수 있다. 산소-함유 에천트(etchant)를 이용한 적어도 하나의 질소 서브레이어의 에칭은 제1 스페이서 층에 대한 추가적인 보호를 제공하기 위해 폴리머 부산물들을 생성할 수 있다. 추가된 보호와 함께, 소스/드레인 영역들의 에칭이 더미 게이트들의 프로파일들을 변경하지 않으므로, 더미 게이트들을 대체하는 기능 게이트 구조들의 균일한 높이와 프로파일 결과를 낳는다. 추가적으로, 로우-k 제1 스페이서 층을 보호함으로써, 본 개시내용의 제2 게이트 스페이서 층은 또한 게이트 구조와 소스/드레인 피처들 사이의 쇼트를 방지한다.
본 개시내용은 많은 상이한 실시예들을 제공한다. 일 실시예에서, 방법은 제공된다. 방법은 기판 위에 반도체 엘리먼트를 형성하는 것 - 이 반도체 엘리먼트는 채널 영역 및 소스/드레인 영역을 포함함 -, 반도체 엘리먼트의 채널 영역 위에 더미 게이트 스택을 형성하는 것, 더미 게이트 스택의 측벽들 위에 제1 스페이서 층을 성막하는 것, 제1 스페이서 층 위에 제2 스페이서 층을 성막하는 것 - 제2 스페이서 층은 적어도 하나의 실리콘 서브레이어와 적어도 하나의 질소-함유 서브레이어를 포함함 -, 제2 스페이서 층의 성막 후, 소스/드레인 리세스를 형성하기 위해 반도체 엘리먼트의 소스/드레인 영역을 에칭하는 것, 및 에칭 후에, 제2 스페이서 층을 제거하는 것을 포함한다.
일부 실시예들에서, 제1 스페이서 층의 유전 상수는 적어도 하나의 실리콘 서브레이어의 유전 상수 및 적어도 하나의 질소-함유 서브레이어의 유전 상수보다 작다. 일부 실시예들에서, 제2 스페이서 층의 성막은 약 500°C 와 약 600°C 사이의 성막 온도에서 디클로로실레인 (DCS)을 이용하여 적어도 하나의 실리콘 서브레이어를 성막하는 것을 포함한다. 일부 경우들에서, 제2 스페이서 층의 성막은 약 350°C와 약 450°C 사이의 성막 온도에서 모노클로로실레인 (MCS)을 이용하여 적어도 하나의 실리콘 서브레이어를 성막하는 것을 포함한다. 일부 구현들에서, 제2 스페이서 층의 성막은 약 540°C와 약 640°C 사이의 성막 온도에서 헥사클로로디실레인 (HCD)을 이용하여 적어도 하나의 실리콘 서브레이어를 성막하는 것을 포함한다. 일부 경우들에서, 반도체 엘리먼트의 소스/드레인 영역의 에칭은 산소 및 불화탄소의 이용을 포함한다. 일부 실시예들에서, 반도체 엘리먼트의 소스/드레인 영역의 에칭은 실리콘, 탄소, 산소 및 불소를 포함하는 폴리머 부산물을 생성한다. 일부 실시예들에서, 제2 스페이서 층의 제거는 고온 인산 용액의 이용을 포함한다.
다른 실시예에서, 방법이 제공된다. 방법은 채널 영역 및 소스/드레인 영역을 포함하는 반도체 엘리먼트 및 반도체 엘리먼트의 채널 영역 위를 감싸는 더미 게이트 스택을 포함하는 제품을 제공하는 것, 더미 게이트 스택의 측벽들 위에 제1 스페이서 층을 성막하는 것, 제1 스페이서 층 위에 제2 스페이서 층을 성막하는 것 - 제2 스페이서 층은 적어도 하나의 실리콘 서브레이어 및 적어도 하나의 질소-함유 서브레이어를 포함함 -, 제2 스페이서 층의 성막 후, 소스/드레인 리세스를 형성하기 위해 반도체 엘리먼트의 소스/드레인 영역을 에칭하는 것, 에칭 후, 제2 스페이서 층을 제거하는 것, 및 제2 스페이서 층을 제거한 후, 소스/드레인 리세스 안에서 소스/드레인 피처를 형성하는 것을 포함한다.
일부 실시예들에서, 적어도 하나의 실리콘 서브레이어 각각의 두께는 약 0.1 Å 와 약 20Å 사이이다. 일부 구현들에서, 제2 스페이서 층의 성막은 제1 스페이서 층 상에 적어도 하나의 실리콘 서브레이어 중 하나를 직접 성막하는 것을 포함한다. 일부 경우들에서, 제2 스페이서 층의 성막은 원자 층 증착 (ALD)을 이용하여 적어도 하나의 실리콘 서브레이어를 성막하는 것을 포함한다. 일부 실시예들에서, 적어도 하나의 실리콘 서브레이어의 성막은 약 1 Torr 와 약 10 Torr 사이의 성막 압력을 포함한다. 일부 실시예들에서, 적어도 하나의 질소-함유 서브레이어는 실리콘 탄질화물, 실리콘 붕소 질화물, 실리콘 질화물, 실리콘 산탄질화물, 또는 실리콘 산질화물을 포함한다.
또 다른 실시예에서, 방법이 제공된다. 방법은 반도체 엘리먼트 위에 더미 게이트 스택을 형성하는 것, 더미 게이트 스택의 측벽들 위에 제1 스페이서 층을 성막하는 것, 및 제1 스페이서 층 위에 제2 스페이서 층을 성막하는 것을 포함하며, 제2 스페이서 층의 성막은 원자 층 증착 (ALD)을 이용하여 제1 스페이서 층 위에 실리콘 서브레이어를 성막하고 ALD를 이용하여 실리콘 서브레이어 위에 질소-함유 서브레이어를 성막하는 것을 포함한다. 일부 실시예들에서, 실리콘 서브레이어의 성막은 디클로로실레인 (DCS)의 이용 및 약 500°C 와 약 600°C 사이의 성막온도를 포함한다. 일부 구현들에서, 실리콘 서브레이어의 성막은 모노클로로실레인 (MCS)의 이용 및 약 350 °C와 약 450 ° C 사이의 성막 온도를 포함한다. 일부 경우들에서, 실리콘 서브레이어의 성막은 헥사클로로디실레인 (HCD)의 이용 및 약 540°C 와 약 640°C 사이의 성막 온도를 포함한다. 일부 실시예들에서, 질소-함유 서브레이어는 실리콘 탄질화물, 실리콘 붕소 질화물, 실리콘 질화물, 실리콘 산탄질화물, 또는 실리콘 산질화물을 포함한다. 일부 경우들에서, 제2 스페이서 층의 성막은 실리콘 서브레이어 위에 다른 질소-함유 서브레이어를 성막하고, 다른 상기 질소-함유 서브레이어 위에 다른 실리콘 서브레이어를 성막하는 것을 더 포함한다. 질소-함유 서브레이어는 다른 실리콘 서브레이어 상에 성막된다.
전술한 내용은 몇 개의 실시예들의 특징들을 약술하였다. 당업자들은 이들이 본 개시내용에서 소개된 실시예들 또는 예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 공정들 및 구조들을 설계 또는 변형하기 위한 토대로서 본 개시내용을 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 행할 수 있다는 것을 깨달아야 한다.
<부기>
1. 방법으로서,
기판 위에 반도체 엘리먼트 - 상기 반도체 엘리먼트는 채널 영역 및 소스/드레인 영역을 포함함 - 를 형성하는 단계;
상기 반도체 엘리먼트의 상기 채널 영역 위에 더미 게이트 스택을 형성하는 단계;
상기 더미 게이트 스택의 측벽들 위에 제1 스페이서 층을 성막하는 단계;
상기 제1 스페이서 층 위에 제2스페이서 층 - 상기 제2 스페이서 층은 적어도 하나의 실리콘 서브레이어 및 적어도 하나의 질소-함유 서브레이어를 포함함 - 을 성막하는 단계;
상기 제2 스페이서 층을 성막하는 단계 후에, 소스/드레인 리세스를 형성하기 위해 상기 반도체 엘리먼트의 상기 소스/드레인 영역을 에칭하는 단계; 및
상기 에칭하는 단계 후에, 상기 제2 스페이서 층을 제거하는 단계
를 포함하는 방법.
2. 제 1항에 있어서,
상기 제1 스페이서 층의 유전 상수는 상기 적어도 하나의 실리콘 서브레이어의 유전 상수 및 상기 적어도 하나의 질소-함유 서브레이어의 유전 상수보다 작은,
방법.
3. 제 1항에 있어서,
상기 제2 스페이서 층을 성막하는 단계는,
약 500°C 와 약 600°C 사이의 성막 온도에서 디클로로실레인 (DCS)을 이용하여 상기 적어도 하나의 실리콘 서브레이어를 성막하는 단계,
를 포함하는 방법.
4. 제 1항에 있어서,
상기 제2 스페이서 층을 성막하는 단계는,
약 350°C 와 약 450°C 사이의 성막 온도에서 모노클로로실레인 (MCS)을 이용하여 상기 적어도 하나의 실리콘 서브레이어를 성막하는 단계,
를 포함하는 방법.
5. 제 1항에 있어서,
상기 제2 스페이서 층을 성막하는 단계는,
약 540°C 와 약 640°C 사이의 성막 온도에서 헥사클로로실레인 (HCS)을 이용하여 상기 적어도 하나의 실리콘 서브레이어를 성막하는 단계,
를 포함하는 방법.
6. 제 1항에 있어서,
상기 반도체 엘리먼트의 상기 소스/드레인 영역을 에칭하는 단계는 산소 및 불화탄소의 이용을 포함하는 방법.
7. 제 6항에 있어서,
상기 반도체 엘리먼트의 상기 소스/드레인 영역을 에칭하는 단계는 실리콘, 탄소, 산소, 및 불소를 포함하는 폴리머 부산물을 생성하는 방법.
8. 제 1항에 있어서,
상기 제2 스페이서 층을 제거하는 단계는 고온(hot) 인산 용액의 이용을 포함하는 방법.
9. 방법으로서,
채널 영역 및 소스/드레인 영역을 포함하는 반도체 엘리먼트,
및
상기 반도체 엘리먼트의 상기 채널 영역 위를 감싸는 더미 게이트 스택
을 포함하는 제품을 제공하는 단계;
상기 더미 게이트 스택의 측벽들 위에 제1 스페이서 층을 성막하는 단계;
상기 제1 스페이서 층 위에 제2 스페이서 층 - 상기 제2 스페이서 층은 적어도 하나의 실리콘 서브레이어 및 적어도 하나의 질소-함유 서브레이어를 포함함 - 을 성막하는 단계;
상기 제2 스페이서 층을 성막하는 단계 후에, 소스/드레인 리세스를 형성하기 위해 상기 반도체 엘리먼트의 상기 소스/드레인 영역을 에칭하는 단계;
상기 에칭하는 단계 후에, 상기 제2 스페이서 층을 제거하는 단계; 및
상기 제2 스페이서 층을 제거하는 단계 후에, 상기 소스/드레인 리세스 안에 소스/드레인 피처를 형성하는 단계
를 포함하는 방법.
10. 제 9항에 있어서,
상기 적어도 하나의 실리콘 서브레이어의 각각의 두께는 약 0.1 Å 과 약 20 Å 사이인 방법.
11. 제 9항에 있어서,
상기 제2 스페이서 층을 성막하는 단계는,
상기 제1 스페이서 층 상에 상기 적어도 하나의 실리콘 서브레이어의 하나를 직접 성막하는 단계를 포함하는 방법.
12. 제 9항에 있어서,
상기 제2 스페이서 층을 성막하는 단계는,
원자 층 증착 (ALD)을 이용하여 상기 적어도 하나의 실리콘 서브레이어를 성막하는 단계를 포함하는 방법.
13. 제 9항에 있어서,
상기 적어도 하나의 실리콘 서브레이어를 성막하는 단계는 약 1Torr 와 약 10Torr 사이의 성막 압력을 포함하는 방법.
14. 제 9항에 있어서,
상기 적어도 하나의 질소-함유 서브레이어는 실리콘 탄질화물, 실리콘 붕소 질화물, 실리콘 질화물, 실리콘 산탄질화물, 또는 실리콘 산질화물을 포함하는 방법.
15. 방법으로서,
반도체 엘리먼트 위에 더미 게이트 스택을 형성하는 단계;
상기 더미 게이트 스택의 측벽들 위에 제1 스페이서 층을 성막하는 단계; 및
상기 제1 스페이서 층 위에 제2 스페이서 층을 성막하는 단계를 포함하고, 상기 제2 스페이서 층을 성막하는 단계는,
원자 층 증착 (ALD)을 이용하여 상기 제1 스페이서 층 위에 실리콘 서브레이어를 성막하는 단계; 및
ALD를 이용하여 상기 실리콘 서브레이어 위에 질소-함유 서브레이어를 성막하는 단계
를 포함하는 방법.
16. 제 15항에 있어서,
상기 실리콘 서브레이어를 성막하는 단계는,
디클로로실레인 (DCS)의 이용, 및
약 500°C와 약 600°C 사이의 성막온도를 포함하는,
방법.
17. 제 15항에 있어서,
상기 실리콘 서브레이어를 성막하는 단계는,
모노클로로실레인 (MCS)의 이용, 및
약 350°C와 약 450°C 사이의 성막온도를 포함하는,
방법.
18. 제 15항에 있어서,
상기 실리콘 서브레이어를 성막하는 단계는,
헥사클로로디실레인 (HCD)의 이용, 및
약 540°C와 약 640°C 사이의 성막온도를 포함하는,
방법.
19. 제 15항에 있어서,
상기 질소-함유 서브레이어는 실리콘 탄질화물, 실리콘 붕소 질화물, 실리콘 질화물, 실리콘 산탄질화물, 또는 실리콘 산질화물을 포함하는 방법.
20. 제 15항에 있어서,
상기 제2 스페이서 층을 성막하는 단계는,
상기 실리콘 서브레이어 위에 다른 질소-함유 서브레이어를 성막하는 단계, 및
상기 또다른 질소-함유 서브레이어 위에 또다른 실리콘 서브레이어를 성막하는 단계를 더 포함하고,
상기 질소-함유 서브레이어는 상기 다른 실리콘 서브레이어 상에 성막되는 방법.

Claims (10)

  1. 방법으로서,
    기판 위에 반도체 엘리먼트 - 상기 반도체 엘리먼트는 채널 영역 및 소스/드레인 영역을 포함함 - 를 형성하는 단계;
    상기 반도체 엘리먼트의 상기 채널 영역 위에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택의 측벽들 위에 제1 스페이서 층을 성막하는 단계;
    상기 제1 스페이서 층 위에 제2스페이서 층 - 상기 제2 스페이서 층은 적어도 하나의 실리콘 서브레이어 및 적어도 하나의 질소-함유 서브레이어를 포함함 - 을 성막하는 단계;
    상기 제2 스페이서 층을 성막하는 단계 후에, 소스/드레인 리세스를 형성하기 위해 상기 반도체 엘리먼트의 상기 소스/드레인 영역을 에칭하는 단계; 및
    상기 에칭하는 단계 후에, 상기 제2 스페이서 층을 제거하는 단계
    를 포함하는 방법.
  2. 제 1항에 있어서,
    상기 제1 스페이서 층의 유전 상수는 상기 적어도 하나의 실리콘 서브레이어의 유전 상수 및 상기 적어도 하나의 질소-함유 서브레이어의 유전 상수보다 작은,
    방법.
  3. 제 1항에 있어서,
    상기 제2 스페이서 층을 성막하는 단계는,
    500°C 와 600°C 사이의 성막 온도에서 디클로로실레인 (DCS)을 이용하여 상기 적어도 하나의 실리콘 서브레이어를 성막하는 단계,
    를 포함하는 방법.
  4. 제 1항에 있어서,
    상기 제2 스페이서 층을 성막하는 단계는,
    350°C 와 450°C 사이의 성막 온도에서 모노클로로실레인 (MCS)을 이용하여 상기 적어도 하나의 실리콘 서브레이어를 성막하는 단계,
    를 포함하는 방법.
  5. 제 1항에 있어서,
    상기 제2 스페이서 층을 성막하는 단계는,
    540°C 와 640°C 사이의 성막 온도에서 헥사클로로실레인 (HCS)을 이용하여 상기 적어도 하나의 실리콘 서브레이어를 성막하는 단계,
    를 포함하는 방법.
  6. 제 1항에 있어서,
    상기 반도체 엘리먼트의 상기 소스/드레인 영역을 에칭하는 단계는 산소 및 불화탄소의 이용을 포함하는 방법.
  7. 제 6항에 있어서,
    상기 반도체 엘리먼트의 상기 소스/드레인 영역을 에칭하는 단계는 실리콘, 탄소, 산소, 및 불소를 포함하는 폴리머 부산물을 생성하는 방법.
  8. 제 1항에 있어서,
    상기 제2 스페이서 층을 제거하는 단계는 고온(hot) 인산 용액의 이용을 포함하는 방법.
  9. 방법으로서,
    채널 영역 및 소스/드레인 영역을 포함하는 반도체 엘리먼트,
    및
    상기 반도체 엘리먼트의 상기 채널 영역 위를 감싸는 더미 게이트 스택
    을 포함하는 제품을 제공하는 단계;
    상기 더미 게이트 스택의 측벽들 위에 제1 스페이서 층을 성막하는 단계;
    상기 제1 스페이서 층 위에 제2 스페이서 층 - 상기 제2 스페이서 층은 적어도 하나의 실리콘 서브레이어 및 적어도 하나의 질소-함유 서브레이어를 포함함 - 을 성막하는 단계;
    상기 제2 스페이서 층을 성막하는 단계 후에, 소스/드레인 리세스를 형성하기 위해 상기 반도체 엘리먼트의 상기 소스/드레인 영역을 에칭하는 단계;
    상기 에칭하는 단계 후에, 상기 제2 스페이서 층을 제거하는 단계; 및
    상기 제2 스페이서 층을 제거하는 단계 후에, 상기 소스/드레인 리세스 안에 소스/드레인 피처를 형성하는 단계
    를 포함하는 방법.
  10. 방법으로서,
    반도체 엘리먼트 위에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택의 측벽들 위에 제1 스페이서 층을 성막하는 단계; 및
    상기 제1 스페이서 층 위에 제2 스페이서 층을 성막하는 단계를 포함하고, 상기 제2 스페이서 층을 성막하는 단계는,
    원자 층 증착 (ALD)을 이용하여 상기 제1 스페이서 층 위에 실리콘 서브레이어를 성막하는 단계; 및
    ALD를 이용하여 상기 실리콘 서브레이어 위에 질소-함유 서브레이어를 성막하는 단계
    를 포함하는 방법.
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