KR20220039741A - 광전지 장치 및 그 제조 방법 - Google Patents

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벤자민 스트람
다미앙 라슈날
데르크 베츠너
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마이어 버거 (저머니) 게엠베하
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Abstract

본 발명에서, 교차지형(交差指型) 배면 접촉(interdigitated back contact; IBC) 광전지 장치가 개시되어 있고 진성 층(5) 상에 위치하고 기판(3)의 타입과 동일한 타입의 도핑을 갖는 제1 패터닝된 실리콘층(2)을 포함한다. 제1 전하 포집 부분들(2')은 상기 진성 층(5)의 사전에 결정된 부위들 상에 디포지트되고, 상기 적어도 부분적인 나노 결정질 층 부분들(2b)과 상기 사전에 결정된 부위들 간에 위치한 비정질 층 부분(2a)을 각각 포함한다. 상기 비정질 층 부분들(2a)은 나노 결정질 층 부분들(2b)의 폭보다 더 큰 폭을 갖는다.
상기 제1 패터닝된 실리콘층(2)의 상부 상에, 제2 타입의 도핑이 상기 제1 패터닝된 실리콘층(2)의 도핑 타입에 대해 p-형 도핑 또는 n-형 도핑 중 다른 도핑인 제2 나노 결정질 실리콘층(4)이 디포지트된다.

Description

광전지 장치 및 그 제조 방법
본 발명은 광전지 장치의 분야에 관한 것이다. 더 구체적으로는, 본 발명은 포집 재료가 패터닝되어 장치가 장치 배면 상에 터널 접합을 포함하게 되는 교차지형(交差指型) 배면 접촉(interdigitated back contact; IBC) 타입의 배면 접촉부들을 지니는 광전지 장치에 관한 것이다. 본 발명은 또한 이러한 광전지 장치의 제조 방법에 관한 것이다.
본 발명의 특히 유리한 적용은 전기 에너지를 생성하도록 의도된 고효율 광전지 셀들의 생산을 위한 것이지만, 본 발명은 또한, 더 일반적으로 광검출기 및 전리(電離) 방사선 검출기와 같은, 입사된 방사선이 전기 신호로 변환되는 임의의 유사한 장치에 적용된다.
교차지형 배면 접촉 실리콘 이종접합(interdigitated back contact silicon heterojunction; IBC-SHJ) 솔라셀들은 매우 효율적이지만 IBC-SHJ 솔라셀들의 매우 복잡한 프로세싱으로 인해 어려움이 있다. 실제로, IBC-SHJ 장치들을 구현하려면 배면 비정질 실리콘(a-Si:H) 층들과 TCO(transparent conductive oxide)/금속 적층들이 교차지형 콤(interdigitated comb)들로 매우 높은 정밀도로 패터닝되어야 한다. 최신기술로부터 공지된 기법들 대부분은 복잡하고 비용이 많이 드는 프로세스들의 사용에 의존한다. 예들에는 예를 들어 이하의 논문들에 기재되어 있다.
- Efficient interdigitated back-contacted silicon heterojunction solar cells, N.Mingirulli et al, Phys.status solidi-Rapid Res.Lett., vol.5, nr.4, pp.159-161, Apr. 2011;
- The role of back contact patterning on stability and performance of Si IBC heterojunction solar cells, U.K.DAS et al., Proceedings of the 40the IEEE Photovoltaic Specialist Conference, 2014, vol.1.
문헌 WO 2006/077343에는 2번의 패터닝 단계들이 필요한 장치의 전형적인 예가 기재되어 있지만, 이는 프로세스를 복잡하게 하는 n-핑거와 p-핑거 간에 절연층을 필요로 한다.
상기 선택된 패터닝 기법들에 관계없이, 선행기술의 수법들 모두는 전자 및 정공 포집 구조들 양자 모두를 패터닝하여야 하다. 이는 기존의 모든 IBC-SHJ 장치들을 길고 섬세한 구현으로 이루어지게 함으로써 그다지 비용-효율적이지 않다.
이 문제에 대처하기 위해, n-도핑된 층 또는 p-도핑된 층, 다시 말하면 전자 또는 정공 포집 구조인 제1 실리콘층만을 패터닝하는 것이 제안되어 왔다. 이러한 장치들에서는, 제2 타입의 제2 실리콘층이 패터닝된 전하 포집 구조들의 상부 상에 디포지트(deposit)된다. 결과적으로 이루어진 장치는 "터널 접합(tunnel juction) IBC-HJT 장치"로 지칭된다.
상기 장치의 대표적인 구현에서, 전하 포집 구조의 제1 타입은 패터닝된 n-형의 a-Si:H 층이고, 그 층의 패터닝에 의해 전하 포집 구조가 제공된다.
이러한 구현에서, p-형의 a-Si:H 층은 진성 a-Si:H 버퍼층과 상기 전하 포집 구조 양자 모두를 커버(cover)한다. 2가지 타입의 전하 포집기들이 패터닝되어야 하는 기법들과 비교할 때, 이러한 프로세스 흐름은 더 간단하고 결과적으로는 비용-효과적인 프로세스를 초래하는데, 그 이유는 도핑된 타입의 상기 제1 실리콘층에 대해 정반대로 도핑된 타입의 제2 실리콘층이 자기 정렬된 포집 구조를 형성하기 때문이다. 비록 이러한 장치들의 제조 프로세스가 전하 캐리어 포집 핑거 타입들의 양자 모두가 구조화되는 것들보다는 간단하지만, 예를 들어 EP1519422에 기재된 장치의 경우에서와 같이 효율성은 낮다.
EP3371833A1에 기재되어 있고 도 1에 예시되어 있는 장치의 설계는 터널층이 진성 버퍼층 상에 위치하고 패터닝된 정공 포집 핑거들 상에 위치할 때 터널층이 균질하고 동일한 특성을 갖는다는 문제에 대한 해결수법을 제안한 것이다. EP3371833A1에는 제1 타입의 제1 실리콘층이 구조화되어 전하 포집 "핑거(finger)"들로도 지칭되는 전하 포집 아일랜드(charge collecting island)들(N)을 형성하고 실질적으로는 마이크로 결정질 구조이지만 상기 버퍼층과 접촉하는 비정질 부분을 포함하는 교차지형 배면 접촉 실리콘 이종접합 솔라셀들이 기재되어 있다.
EP3371833A1의 장치에서는, 상기 전하 포집 아일랜드들 상에 그리고 상기 전하 포집 아일랜드들 간의 간극(間隙)들(I) 내에 단일 층이 제공되어 있다. 층(도 1에 도시된 P)은 비정질 진성 층(5)과 접촉하는 상기 간극들(I) 내에 비정질 부분(PA)을 포함하고, 결과적으로는 마이크로 결정질 구조들 상에나 또는 이러한 구조들 간에 위치한 비정질 진성 층 상에 존재할 때 상이한 특성을 갖는다. 접촉 패드들 또는 접촉 핑거들과 같은 전극들(E1-E3)은 터널층(P) 상부 상에 구현된다.
최고의 성능에 이르기 위해서는, 터널 IBC 솔라셀은 전자 접촉부 및 정공 접촉부 양자 모두에 대해 매우 낮은 접촉 저항을 나타내어야 한다. 문헌 EP3371833A1에 제시되어 있는 바와 같은 터널 접합 개념은 정공 포집기(도 1에 도시된 3-5-P-E2)와 전자 포집기들(도 1에 도시된 3-5-N-P-E1, 3-5-N-P-E3) 간 실리콘(p) 층의 성장 분화(growth differentiation)에 의존한다.
일반적으로 상기 실리콘(p) 층은 처음에는 정공 포집기 상에서 더 비정질로 성장하는 반면에 전자 포집기 상에서는 즉시 나노 결정질로 성장한다. 이는 상기 정공 포집 영역의 구역들 내 실리콘층의 초기 성장이 비정질 실리콘층(5) 상에서 구현되는 반면에, 상기 전자 포집 구조들의 구역들 내에서는 나노 결정질 실리콘층(도 1에 도시된 N) 상에 성장이 바로 즉시 이루어진다는 사실에 기인한 것이다.
도 1에 예시된 장치는 문헌 EP3371833A1에 기재되어 있는 장치의 비정질 p-층(PA)의 상대적으로 중요한 두께를 예시한 것이다. p-층의 비대칭은 전자 포집기 적층(도 1에 도시된 3/5/N/P/E1 또는 3/5/N/P/E3)에 대한 매우 낮은 접촉 저항, 일반적으로는 20-50mOhm.cm2에 이르는 것을 허용하지만, 에미터 또는 정공 포집기 적층(도 1에 도시된 3/5/PA/P/E2)은 부분적으로는 상기 에미터 또는 정공 포집기 적층의 비정질 특성으로 인해 일반적으로는 50-300mOhm.cm2의 더 높은 접촉 저항을 나타낸다. 비정질 층과 나노 결정질 층 간 전기 전도도(electrical conductivity)의 강력한 차이는 정공 접촉부와 전자 접촉부 간 전기적 측면 전도를 비활성화하거나 강력하게 감소시키고, 결과적으로는 양자 모든 타입의 접촉부들 간 단락(short-circuit)을 방지한다. n-형 도핑된 비정질 층에 대한 일반적인 전기 전도도는 0.001 S/cm 내지 0.01 S/cm 범위이다. n-형 도핑된 나노 결정질 층에 대한 전형적인 전도도는 1 S/cm 내지 100 S/cm 범위이다.
문헌 EP3371833A1에 기재되어 있는 이러한 구조의 단점은 상기 구조가 측면 션트(lateral shunt)를 방지하기 위해 부분적으로 비정질 상태를 유지해야 하기 때문에 매우 낮은 값들에 이르도록 상기 정공 접촉 저항을 제한한다는 것이다. 낮은 접촉 저항에 이르기 위해서는, 특히 p-층과 상기 정공 접촉부에 대한 접촉 패드 간 계면(界面)에서는 실리콘(p) 층의 비정질 상(amorphous phase)을 줄이거나 완전히 회피하기 위해 더 강렬한 플라즈마 상태들이 사용되어야 한다. 이러한 층의 나노 결정화도(nano-crystallinity)가 높으면 접촉 패드에 대한 접촉 저항이 바람직하게 낮아지는 동시에 측면 전도도가 높게 나타난다. 측면 전도도가 높으면 한 타입의 접촉부에서 포집되어야 하는 전하들이 정반대 타입의 전하들과 재결합하고 결과적으로는 손실되게 하는 다른 타입 접촉 영역으로 이동할 가능성이 높아진다. 결과적으로 솔라셀 장치에서는 비록 접촉 저항이 바람직하게 낮아지더라도 션트 저항 및 셀 효율이 낮게 나타나게 된다.
그러므로 양자 모든 타입의 접촉부들에 대한 낮은 접촉 저항의 잠재력을 충분히 활용하면서 양자 모든 접촉부들 간 션트 저항이 낮게 되는 것을 방지하는 해결수법을 찾는 것이 필요하다.
터널 접합은 얇은 절연층 또는 2개의 전기 전도 재료 간의 전위(electric potential)와 같은 장벽이다. 전자들 또는 정공들은 상기 장벽을 통과할 확률을 제공하는 양자 터널링(quantum tunneling) 프로세스에 의해 상기 장벽을 통과한다. 대개는 광전지(photovoltaic; PV) 셀들 내 터널 접합은 전자와 정공 캐리어들의 직접적인 재결합을 용이하게 하기 위해 변질(degeneration)되고 고농도로 도핑된 반도체들을 사용한다. 공핍 영역은 상기 접합의 한쪽으로부터 다른 한쪽으로 이동할 정도로 매우 얇다(나노미터 범위). 결과적으로, 문헌 EP3371833A1에 의해 제안된 터널 접합에 기초한 IBC를 생성할 때 터널 접합은, 앞서 논의한 고도의 나노 결정질 층의 사용을 방지하는, 실질적으로는 직선 측면 에지들을 포함한 터널 접합이 제1 타입으로 도핑된 구조들(도 1에 도시된 N) 주위 모두에 형성된다.
본 발명은 선행기술의 단점들을 완화할 수 있는 광전지 장치에 관한 것이다. 특히, 본 발명은 선행기술의 장치들과는 대조적으로 구조화된 전자 또는 정공 전하 포집기들과 같은 구조화된 제1 타입으로 도핑된 전하 포집기들 상에 디포지트된 고도의 나노 결정질 층을 사용할 수 있게 하는 것이다.
따라서, 본 발명은 광전지 장치에 관한 것이고 상기 광전지 장치는 교차지형(交差指型) 배면 접촉(interdigitated back contact; IBC) 광전지 장치이며, 상기 광전지 장치는,
- p-형 또는 n-형 도핑을 갖고 X-Y 평면을 정의하는 제1 면을 갖는 실리콘계 기판;
- 상기 제1 면 상에 위치한 진성 비정질 실리콘층(a-Si:H(i));
- 상기 진성 층 상에 위치한 제1 패터닝된 실리콘층 - 상기 제1 실리콘층은 p-형 또는 n-형 도핑을 갖는 것임;
을 포함하고,
상기 제1 패터닝된 실리콘층은 전하 포집 부분들 간의 간극들을 포함하며, 전하 포집 부분들은 상기 실리콘계 기판으로부터 떨어져 있는 측면에서 적어도 부분적인 나노 결정질 실리콘층의 제2 부분들을 각각 포함하고,
상기 광전지 장치는,
- 상기 전하 포집 부분들 상에 그리고 상기 간극들 상에 위치하고, 상기 패터닝된 실리콘층의 도핑 타입과는 다른 타입의 도핑을 갖는 제2 나노 결정질 실리콘층;
을 포함한다.
상기 전하 포집 부분들은 상기 진성 층과 상기 제2 부분들 간에 위치한 비정질 층 부분을 각각 포함하고, 상기 비정질 층 부분들은 상기 X-Y 평면에 나란한 비정질 층 부분의 단면들 중 적어도 하나의 단면에서 그리고 임의의 반경 방향으로, 상기 제2 부분들의 임의의 폭보다 큰 최대 폭을 지니며, 상기 비정질 층 부분들과 상기 제2 부분들은 기본적으로 서로 중심에 위치한다.
일 실시 예에서, 비정질 층 부분들의 최대 폭은 상기 제2 부분들의 상기 임의의 폭보다 적어도 10% 더 크다.
일 실시 예에서, 상기 비정질 층은 1nm와 25nm 사이의 높이를 갖고, 상기 제1 전하 포집 부분들의 높이는 25nm와 100nm 사이에 있다.
일 실시 예에서, 상기 제1 패터닝된 실리콘층 및/또는 상기 제2 나노 결정질 실리콘층은 산소 및/또는 탄소를 포함한다.
일 실시 예에서, 상기 비정질 층 및/또는 상기 제2 부분들은 산소(O) 및/또는 탄소(C)를 포함한다.
일 실시 예에서, 상기 제2 나노 결정질 실리콘층은 50% 이상의 결정질 상(crystalline phase)을 갖는다.
본 발명은 또한 설명한 바와 같은 광전지 장치의 제조 방법에 의해 달성되며 이하의 단계들(a-d)을 포함한다:
a. n-형 또는 p-형 도핑을 갖고 상기 제1 면 상에 위치한 진성 비정질 a-Si:H(i) 층을 포함하는 실리콘계 기판을 제공하는 단계;
b. 복수 개의 별개이고 분리된 비정질 층 아일랜드들을 포함하는 패터닝된 비정질 층을 생성하기 위해 상기 진성 층의 사전에 결정된 부위들 상에 n-형 또는 p-형 비정질 실리콘층의 제1 증착을 실현하는 단계;
c. 상기 비정질 층 아일랜드들 각각 상에 상기 비정질 층과 동일한 도핑 타입을 갖는 제2 나노 결정질 층의 제2 증착을 실현하는 단계 - 상기 제2 증착은, 상기 비정질 층 아일랜드들 각각의 상부 상에 상기 비정질 층 아일랜드들과 함께 복수 개의 전하 포집 부분들을 형성하는 상기 제2 나노 결정질 층 부분들을 생성하도록 상기 제1 증착과는 상이하고, 상기 비정질 층 부분들은 상기 X-Y 평면에 나란한 비정질 층 부분의 단면들 중의 임의의 단면에 대해, 상기 제2 나노 결정질 층의 상기 X-Y 평면상에서의 제2 투영 부위보다 큰 상기 X-Y 평면상에서의 제1 투영 부위를 가짐;
d. 상기 전하 포집 부분들 상에서 그리고 상기 전하 포집 부분들 간의 간극들 상에서 단일 나노 결정질 실리콘층을 실현하는 단계 - 상기 단일 나노 결정질 실리콘층은 상기 전하 포집 부분들의 도핑 타입과는 상이한 도핑 타입을 가짐.
일 실시 예에서, 상기 비정질 실리콘층과 상기 제2 나노 결정질 층은 모두 동일한 마스크를 사용하여 디포지트된다.
일 실시 예에서, 상기 비정질 실리콘층 및 상기 제2 나노 결정질 층의 증착은 2개의 상이한 마스크를 사용하여 이루어지며, 상기 제1 증착은 상기 제2 증착에 사용된 제2 마스크보다 더 큰 개구부들을 갖는 제1 마스크를 사용하여 이루어진다.
일 실시 예에서, 상기 제1 및 제2 증착 단계는 동일한 마스크를 사용하여 이루어지고, 상기 제1 증착 동안 마스크는 상기 기판과 접촉하지 않으며, 상기 제2 증착 단계 동안 마스크는 상기 기판과 접촉하여 제1 전하 포집 부분들을 제공하고, 상기 제1 전하 포집 부분들은 상기 제2 나노 결정질 층 부분들보다 더 넓은 비정질 층 부분들을 포함한다.
일 실시 예에서, 상기 비정질 실리콘층 및/또는 상기 제2 나노 결정질 층을 디포지트하기 위한 적어도 하나의 마스크는 INVAR 또는 스테인리스 스틸(stainless steel)로 만들어진 기계적 마스크이다.
일 실시 예에서, 상기 제1 및 제2 증착 단계는 기상 밀도(gas phase density), 온도, 가스 혼합물, 반응성 전구체 생성 또는 이들의 조합과 같은 상이한 타입의 증착 매개변수들을 사용할 때 상기 비정질 실리콘층 및/또는 상기 제2 나노 결정질 층의 상이한 크기 패턴들을 제공하기 위해 실질적으로 원추형 개구부(conical opening)들을 갖는 단일 마스크를 사용하여 이루어진다.
지금부터 본 발명이 첨부도면들을 참조하여 설명될 것이다.
도 1은 단지 한 타입의 전하 포집 구조들만이 패터닝되고 다른 타입의 층이 상기 패터닝된 전하 포집 구조와 상기 패터닝된 전하 포집 구조의 간극들 양자 모두를 커버하며 상기 패터닝된 구조들 상의 속성과 상기 간극들 내의 속성이 서로 다른 선행기술의 터널 IBC-HJT 광전지 장치의 개략적인 단면도이다.
도 2는 기판 상부에 위치한 진성 층과 접촉하는 비정질 패터닝된 층의 비정질 아일랜드 형태 및 서로 다른 접촉 구역들을 예시하는 본 발명의 광전지 장치의 개략적인 단면도이다. 도 2는 또한 제1 전하 포집 구조들이 넓은 비정질 부분과 이보다는 덜 넓은 나노 결정질 부분으로 이루어져 있음을 예시하는 도면이다. 도 2는 또한, 제1 전하들과는 반대되는 제2 전하 타입들이 예시되어 있지 않은 전극으로 전달되는 상기 비정질 패터닝된 층의 간극들을 예시하는 도면이다.
도 3은 본 발명의 장치의 전하 포집 구조의 일 실시 예를 보여주는 도면이다.
도 4는 본 발명의 IBC-SHJ의 배면에 대한 평면도이다.
도 5는 본 발명의 IBC-SHJ의 배면에 대한 도 4의 평면도의 확대된 부분을 예시하는 도면이다.
도 6 내지 도 10은 본 발명의 전하 포집 구조들의 상이한 실시 예들, 더 정확하게는 비정질 아일랜드들과 제2 나노 결정질 층 간의 접촉 표면의 가능한 형태들을 예시하는 도면들이다.
도 11은 구조화된 전하 포집 구조에 의해 형성된 터널 접합의 에너지 준위를 예시하는 도면이다.
도 12는 비-터널링 분리 구역의 에너지 준위를 예시하는 도면이다.
도 13은 본 발명의 전하 포집 구조의 단면을 예시하는 도면이다.
도 14는 제2 나노 결정질 실리콘층의 증착 전 전하 포집 구조의 세부에 대한 현미경 이미지를 보여주는 도면이다.
도 15는 제1 나노 결정질 층(2b)과 제2 나노 결정질 층(4) 간의 터널 접합 접촉부를 포함하는 접촉 구역을 보여주는 선행기술의 구조를 예시하는 도면이다.
도 16은 제1 나노 결정질 층(2b)과 제2 나노 결정질 층 간의 터널 접합 접촉부를 포함하는 접촉 구역을 보여주고 제1 비정질 층(2a)과 제2 나노 결정질 층 간의 차단 접촉부를 포함하는 분리 구역을 보여주는 본 발명의 전하 포집 구조의 단면을 예시하는 도면이다.
도 17은 추가 층인 비정질 층을 디포지트함으로써 구현되는 소위 분리 구역들이 있거나 없는 전하 포집 구조들을 포함하는, 본 발명의 완성된 IBC-HJT 솔라셀들의 IV 곡선들(전류 - 전압 곡선들)을 예시하는 도면이다.
본 발명은 특정 실시 예들에 관하여 그리고 특정 도면들을 참조하여 설명되겠지만 본 발명은 이에 제한되지 않는다. 설명되는 도면들은 개략적인 것일 뿐이며 제한적인 것이 아니다. 도면들에서, 일부 요소들의 크기는 예시를 위해 과장된 것일 수 있으며, 축척에 따라 그려진 것이 아닐 수 있다. 치수들 및 상대적 치수들이 본 발명의 실시에 대한 실제 축소에 상응하지는 않는다.
여기서 유념해야 할 점은 본 구체적인 내용 및 청구범위에서 "포함하는"이라는 용어가 그 이후에 나열되어 있는 수단에 제한되는 것으로 해석되어서는 아니 되며, 다시 말하면 상기 용어가 다른 요소들을 배제하지 않는다는 것이다.
본원 명세서 전반에 걸친 "한 실시 예"에 대한 참조는 상기 실시 예와 관련하여 설명되어 있는 특정한 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시 예에 포함됨을 의미한다. 따라서, 본 구체적인 내용 전반에 걸친 다양한 부분에서의 "한 실시 예에서" 또는 "한 변형 예에서"라는 문구의 출현이 반드시 모두 동일한 실시 예를 언급하는 것은 아니며, 여러 실시 예를 언급하는 것임을 의미한다. 또한, 특정한 특징들, 구조들 또는 특성들은 하나 이상의 실시 예들에서 본 개시내용으로부터 숙련자에게 명백한 바와 같이 임의의 적합한 방식으로 조합될 수 있다. 마찬가지로, 본 발명의 다양한 특징은 때로는 본 개시내용을 더 쉽게 파악하게 하고 다양한 본 발명의 실시형태 중 하나 이상의 이해를 개선할 목적으로 단일 실시 예, 도면 또는 내용으로 함께 그룹화된다. 또한, 이하에 설명되는 일부 실시 예들은 다른 실시 예들에 포함된 다른 특징들이 아닌 일부 특징들을 포함하는 동안, 서로 다른 실시 예들의 특징들의 조합들은 본 발명의 범위 내에 있는 것이고 다른 실시 예들로부터 이루어지는 것이다. 예를 들어, 청구되어 있는 실시 예들 중 임의의 실시 예가 임의의 조합으로 사용될 수 있다. 또한, 여기서 이해할 점은 본 발명이 설명되어 있는 여러 특정 세부사항 중의 일부가 없어도 실시될 수 있다는 것이다. 다른 예시들에서는, 본 구체적인 내용 및/또는 도면들의 이해를 모호하게 하지 않기 위해 모든 구조들이 상세하게 나타나 있지 않다.
본 문헌에서의 문구 "단면(cross section)"은 기판의 평면에 나란한 X-Y 평면의 단면을 의미하는 수평 단면으로서 정의된다. 여기에서 "수직(vertical)"이라는 문구는 기판에 수직임을 의미한다. 수직 단면은 기판에 직교하는 수직축 Z를 포함하는 평면의 단면이다. X-Z 및 Y-Z 평면들은 기판에 직교하는 수직 평면들을 정의한다. 수평 평면은 기판에 나란한 X-Y 평면이다. 반경 방향은 수평 단면에서 정의되고 수평 평면에서도 정의되는 방향을 의미한다. 측면 방향은 수평 평면에서 X 및/또는 Y 방향으로 정의된다. 폭은 수평 단면에서 가상 라인과 교차하는 구조의 폭으로서 정의되며, 상기 폭은 또한 직경으로서 정의된다.
두께들은 여기에서 수직 방향, 다시 말하면 Z-축 방향의 두께로서 정의된다.
여기에서 제1 전하 포집 구조들(2')은 장치가 작동 중일 때 양(+) 전하들 또는 음(-) 전하들을 포집하도록 구성된 구조들로서 정의된다. 이러한 전하들은 전자들 또는 정공들일 수 있다. 부호가 반대인 전하들은, 작동 중에, 상기 제1 전하 포집 구조들(2')의 간극들(2") 간에, 다시 말하면 상기 제1 전하 포집 구조들(2')의 간극들(2")을 통해 포집된다.
위 선행기술 섹션에서 설명한 바와 같은 문제를 해결하기 위해, 다른 타입 접촉부의 전하 포집 구조들(2)의 형상을 변경할 때 제2 층(4)이 여전히 고도의 나노 결정질 층으로서 디포지트될 수 있다는 것이 발견되었다. 예를 들어, p-형의 고도의 나노 결정질 층(4)은 상기 n-형 전하 포집 구조들(2') 상에 그리고 상기 n-형 전하 포집 구조들(2') 사이에 디포지트될 수 있거나, n-형의 완전한 고도의 나노 결정질 층(4)은 상기 p-형 전하 포집 구조들(2') 상에 그리고 상기 p-형 전하 포집 구조들(2') 사이에 디포지트될 수 있다. 상기 고도의 나노 결정질 층(4)은 연속 층, 다시 말하면 애퍼처(aperture)들이 없는 층이다. 상기 전하 포집 구조들(2')의 새로운 설계는 비정질 타입 조성을 지니는 비정질 층 부분(2a)으로도 정의되는 제1 구조 부분(2a)을 디포지트함으로써 실현된다. 이러한 제1 구조 부분들(2a)의 상부 상에는 나노 결정질 타입 조성을 지니는 더 작은 제2 구조 부분들(2b)이 디포지트되고, 또한 제2 나노 결정질 층 부분들(2b)로서 정의된다. 따라서, 상기 제1 구조 부분들(2a)은 상기 제2 구조 부분들(2b)보다 크다. 이러한 제2 구조 부분들(2b)은 바람직하게는 상기 제1 구조 부분들(2a)의 중심에 위치한다.
구조들(2)의 새로운 설계는 접촉 구역들(10, 30)을 측면으로 분리하는 역할을 하는 새로운 소위 분리 구역(20)을 제공하는 것이다. 이러한 분리 구역들(20)은, 심지어 고도의 나노 결정질 층(4)을 사용하는 경우에도 다른 타입 접촉부들(10, 30) 간 높은 션트 저항을 보장한다.
지금부터 상이한 실시 예들이 설명될 것이다.
본 발명의 광전지 장치(1)는 IBC(interdigitated back contact) 광전지 장치이며, 상기 광전지 장치(1)는,
- p-형 또는 n-형 도핑을 지니고 X-Y 평면 및 상기 X-Y 평면에 직교하는 수직 Z 방향을 정의하는 제1 면(3a)을 지니는 실리콘계 기판(3);
- 도 2에 예시된 바와 같이 사전에 결정된 영역들(5a)을 정의하는, 상기 제1 면(3a) 상에 위치한 진성 비정질 a-Si:H(i) 층(5);
- 상기 진성 층(5) 상에 위치한 제1 패터닝된 실리콘층(2) - 상기 제1 패터닝된 실리콘층(2)은 상기 제1 전하 포집 부분들(2') 간의 간극들(2")을 포함하고, 상기 제1 전하 포집 부분들(2')은 제1 부분 층(2a) 및 제2 부분 층(2b)을 포함함 -;
- 상기 제1 전하 포집 부분들(2') 및 상기 간극들(2") 상에 위치한 제2 나노 결정질 실리콘층(4) - 상기 제2 실리콘층(4)은 상기 제1 패터닝된 실리콘층(2)과는 다른 타입의 도핑을 지님 -;
- 상기 제2 나노 결정질 실리콘층(4) 상에 위치한, 도면들에 예시되어 있지 않은 전기 전도 패드들;
을 포함한다.
예를 들어, 도 2에서 알 수 있는 바와 같이, 상기 간극들(2")은 제1 패터닝된 실리콘층(2) 내 애퍼처들이며, 부연 설명되겠지만 증착 프로세스에 의해 실현된다. 상기 제1 부분 층(2a)은 진성 층(5)의 상부 상에 직접 디포지트되는 비정질 구조를 갖고, 상기 제2 부분(2b)은 상기 제1 부분 층(2a)의 상부 상에 디포지트되며 나노 결정질 구조를 지닌다.
본 발명의 본질적인 실시형태는 상기 비정질 층 부분들(2a)이 상기 X-Y 평면에 나란한 비정질 층 부분의 단면들 중 적어도 한 단면에서, 그리고 상기 한 단면의 임의의 반경 방향으로, 상기 나노 결정질 층 부분들(2b)의 치수(L2b)보다 큰 치수(L2a)를 지닌다는 것이다. 상기 나노 결정질 층 부분들(2b)은 기본적으로 상기 비정질 부분들(2a)에 중심을 두고 있으며 이에 의해 비정질 층(2a)의 일부가 비정질 층(2a)과 소위 분리 구역(20)으로 이어지는 나노 결정질 층(4) 간에 비정질/나노 결정질 계면을 정의하는 제1 전하 포집 부분들(2')의 경계를 따라 돌출된다. 이러한 분리 구역(20)은 한 타입의 접촉 구역들(10)을 다른 한 타입의 접촉 구역들(30)로부터 분리한다. 이하의 조합들이 가능하다:
- 바람직한 실시 예인 n-형 기판(3) 및 n-형 제1 패터닝된 실리콘층(2) 및 p-형 제2 나노 결정질 실리콘층(4);
- n-형 기판(3) 및 p-형 제1 패터닝된 실리콘층(2) 및 n-형 제2 나노 결정질 실리콘층(4);
- p-형 기판(3) 및 n-형 제1 패터닝된 실리콘층(2) 및 p-형 제2 나노 결정질 실리콘층(4);
- p-형 기판(3) 및 p-형 제1 패터닝된 실리콘층(2) 및 n-형 제2 나노 결정질 실리콘층(4).
본 발명의 특정한 형상의 제1 패터닝된 실리콘층(2)은 문헌 EP 3371833A에 기재된 것과 같은 장치에 관련된 문제들을 해결하기 위한 본질인 놀라운 효과를 제공한다.
비정질 실리콘층과 나노 결정질 실리콘층에 대해 위에서 사용한 설명을 구별하기 위해 지금부터 이러한 용어들이 정의된다.
비정질 실리콘층은 이웃하는 실리콘 원자들에 연계되지 않은 결합(binding)들이 일반적으로 수소 원자들에 의해 포화되는 비-순서화되고 무작위로 상호연계된 실리콘 구조로서 이해되어야 한다. 비정질 층이라는 표현은 또한 여러 원자 범위 내에 있는 가까운 범위의 순서화된 구조를 갖는 비정질 실리콘 네트워크들을 포함하여야 한다.
나노 결정질 실리콘층은 수소화된 비정질 실리콘 기반 매트릭스(hydrogenated amorphous silicon based matrix) 내에 매몰된 나노미터 크기의 실리콘 결정(silicon crystal)들을 포함하는 층으로 간주된다. 나노미터 크기의 실리콘 결정은 수 nm(>3nm)에서 수 100nm(<500nm)에 이르는 크기를 갖는다. 기상(氣相)(gas phase)에서 나노 결정질 층을 디포지트할 때, 이는 더 높은 밀도의 나노 결정들 및/또는 더 큰 크기의 나노 결정들에 의해 층 두께가 증가함에 따라 더 많은 결정질 특성을 획득하기 시작하는 비정질 핵형성(nucleation) 층을 나타낼 수 있다.
대부분의 경우에, 전형적으로 도 2 내지 도 8의 실시 예들과 같은 실시 예들에서, 상기 비정질 층 부분들(2a)은 상기 X-Y 평면에 나란한 비정질 층 부분의 단면들 모두에서, 그리고 그 단면의 임의의 반경 방향으로, 상기 나노 결정질 층 부분들(2b)의 폭보다 더 큰 폭을 갖는다. 대부분의 경우에, 상기 비정질 층 부분들(2a) 중 가장 큰 폭은 상기 버퍼층(5)과의 계면에서의 폭이게 된다.
변형 예들에서, 상기 제1 전하 포집 부분들(2')은 도 3에 예시된 바와 같은 수직 단면을 가질 수 있다. 이러한 경우들은 일반적으로 다음과 같이 설명될 수 있다: 비정질 층 부분(2a)은 상기 부분 나노 결정질 층(2b) 중의 최대 폭(L2b)보다 큰 최대 폭(L2a)을 갖는다. 상기 제1 전하 포집 부분들(2')은 상기 X-Y 평면에 나란한 임의의 평면 내에 정의된 임의의 형상을 가질 수 있다. 제1 전하 포집 부분들(2')의 수평 단면들은 직선 형상들 또는 원 형상들을 가질 수 있다.
본 발명에서, 비정질 부분(2a)과 나노 결정질 부분(2b)을 포함하는 전하 포집 구조(2)의 특정한 구조, 더 정확하게는 제1 타입 접촉부들(30)과 제2 타입 접촉부들(10) 간에 분리 구역들(20)을 생성하는 것은 고도의 나노 결정질 제2 층을 사용할 때 측면 션트(4)를 방지할 수 있다. 바람직한 실시 예에서, 제1 패터닝된 실리콘층(2)은 n-형이고 제2 나노 결정질 실리콘층(4)은 p-형이다.
확대도는 도 13에 예시되어 있고 분리 구역들(20) 및 접촉 구역(30)에서의 에너지 준위들은 도 11 및 12에 각각 예시되어 있다. 덜 넓은 n-도핑된 나노 결정질 층(2b)의 증착 전에 예를 들어 n-도핑된 비정질 실리콘으로 만들어진 더 넓은 버퍼층(2a)을 제공할 때, 접촉 구조(2') 주위의 분리 구역(20)은 도 12에 도시된 바와 같은 a-Si:H(n) 층과 nc-Si:H(p) 층으로 이루어진 표준 P-N(비-터널) 다이오드를 포함한다. 이러한 다이오드는 공핍 영역에 전기장이 내장(build-in)된 일반적인 P-N 다이오드와 같이 작동한다. 이러한 전계효과는, 도 2에 예시된 바와 같이 상기 분리 구역(20)의 수직 단면의 길이로 정의되는 사전에 결정된 길이에 걸쳐 핑거(finger)들의 에지에서 전자 및 정공 전하들이 재결합하는 것을 방지한다. 이러한 분리 구역들(20)은, 비록 고도의 나노 결정질 층(4)을 사용하는 경우에도 다른 타입 접촉부들(10, 30) 간의 높은 션트 저항을 보장한다. 방법 섹션에서 부연하여 설명되는 본 발명의 프로세스에 의해, 터널 다이오드를 포함하는 접촉 구조들(2) 내 접촉 구역들(30)이 에너지 준위들이 개략적으로 예시되어 있는 도 11에 또한 예시된, 나노 결정질 층(2b)과 나노 결정질 층(4) 간의 직접적인 접촉이 있는 접촉 구조들(2)의 중심 부위에 단지 위치하는 동안 접촉 구조들(2)의 에지들을 따른 전자-정공 재결합을 방지하는 분리 구역(20)이 실현된다.
본 발명의 놀라운 이점을 입증하기 위해, 본 발명의 넓은 a-Si(n) 버퍼층(2a)이 있거나 없는 상태에서 측정된 소수 캐리어 수명은 다음과 같이 요약된다:
- a-Si(n) 버퍼(2a)가 있든 없든 a-Si:H(i) 층들을 통한 양면 패시베이션(double side passivation) 다음의 소수 캐리어 수명은 8000㎲이고;
- a-Si(n) 버퍼(2a)가 없는 마스크를 통해 디포지트된 나노 결정질(n) 층(2b) 다음의 소수 캐리어 수명은 6650㎲이며, a-Si(n) 버퍼가 있는 마스크를 통해 디포지트된 나노 결정질(n) 층(2b) 다음의 소수 캐리어 수명은 8200㎲이고;
- a-Si(n) 버퍼(2a) 없이 나노 결정질(p) 층(4a)을 디포지트한 다음의 소수 캐리어 수명은 400㎲이며 a-Si(n) 버퍼가 있는 경우 나노 결정질(p) 층(4a)을 디포지트한 다음의 소수 캐리어 수명은 7460㎲이다.
솔라셀 전구체는 양면 a-si:H(i) 층들을 디포지트한 다음에 측정되며, 그리고 나서 다시 패터닝된 더 넓은 비정질 층 구조들(2a)이 있거나 없이 나노-결정질 패터닝된 층(2b)을 디포지트한 다음에 측정되며, 개별적인 더 넓은 비정질 구조들(2a)은 서로 중심에 위치한 개별적인 더 작은 구조들(2b) 하부에 배치된다. 소수 캐리어 수명의 세 번째 측정은 제2 나노 결정질 층(4)의 증착 다음에 수행된다. 상기 더 넓은 층 구조(2a)를 제거하면 구조들(2)의 에지들을 따라 캐리어들의 내부 재결합에 의해 소수 캐리어 수명이 크게(다시 말하면, 400㎲에 이르기까지) 저하되어 IBC HJT 장치들이 고효율에 이르지 못하게 하는 반면에, 더 넓은 비정질 층 구조들(2a)을 삽입하면 패시베이션이 우수한 수준에서(다시 말하면, 7460㎲에서) 유지된다.
따라서, 본 발명은 놀라운 효과를 제공하는 전자 핑거의 특정 형태(specific morpholoy)를 제공하는데, 다시 말하면 본 발명은 상기 접촉 구조들(2)의 에지들을 따라 측면 분리 구역(20)이 전자-정공 캐리어들의 재결합을 방지하는 격리 구역과 같이 작용하는 전기 장벽(electric barrier)을 (측면 방향으로) 제공하면서 상기 접촉 구조들(2)의 중앙 부분에만 접촉 접합을 제공하는 것이다. 상기 분리 구역의 길이(일반적으로 5-100㎛임)는 이하에서 설명되는 다양한 방법에 의해 수정될 수 있다.
문헌 EP3371833A1에 기재된 선행기술의 구조와 본 발명의 전하 포집 핑거들 간의 차이점은 도 15(문헌 EP3371833A1의 구조) 및 도 16(본 발명의 구조)에 예시되어 있다.
도 15에서는 상기 전자 접촉 구조는 상기 전자 접촉 구조의 두께를 따라 동일한 폭을 가지며 "n-형 비정질 실리콘 또는 프로토 결정질(proto-crystalline) 실리콘 또는 나노 결정질 실리콘 또는 마이크로 결정질 실리콘으로 이루어진 층 또는 이러한 층들의 임의의 조합 또는 적층 또는 이러한 층들로 만들어진 합금들(예컨대, 산소 또는 탄소 합금)"을 가진다. 도 15의 선행기술의 장치와 비교할 때, 본 발명(도 16)은 위에 배치된 나노 결정질 n-도핑된 층들보다 더 큰 전용 n-도핑된 비정질 층을 삽입한다는 점에서 상이하다. 층(2b) 외부로 돌출된 층(2a)의 부분은 선행기술에 존재하지 않는 접촉 구조들(2)의 에지들을 따라 전기적으로 격리된 구역으로서 기능하는 분리 구역(20)을 생성한다. 이러한 격리 구역은 이전에 (표 1에서) 제시한 바와 같이 상기 접촉 구조(2)의 에지들에서 전자 및 정공 캐리어들의 재결합을 방지한다.
일 실시 예에서, 상기 비정질 층(2a)은 상기 진성 비정질 a-Si:H(i) 층(5)과 직접 접촉한다. 변형 예들에서, 도시되지 않은 추가 층은 층(5)과 비정질 층(2a) 간에 디포지트될 수 있다.
도 3에 예시된 일 실시 예에서, 상기 비정질 층 부분(2a)의 상기 폭(L2a)은 바람직하게는 상기 나노 결정질 층(2b)의 상기 폭(L2b)보다 10% 더 크고, 더 바람직하게는 상기 나노 결정질 층(2b)의 상기 폭(L2b)보다 20% 더 크다. 변형 예들에서는, 상기 비정질 층 부분(2a)의 X-Y 평면에서의 가상 투영 부위가 X-Y 평면에서의 상기 적어도 부분적인 나노 결정질 층(2b)의 가상 투영 부위보다 5% 더 크고, 더 바람직하게는 X-Y 평면에서의 상기 적어도 부분적인 나노 결정질 층(2b)의 가상 투영 부위보다 10% 더 크며, 더욱 더 바람직하게는 X-Y 평면에서의 상기 적어도 부분적인 나노 결정질 층(2b)의 가상 투영 부위보다 20% 더 클 수 있다.
일 실시 예에서, 상기 비정질 층(2a)은 1nm와 45nm 사이, 바람직하게는 3nm와 25nm 사이의 높이(Ha)를 갖는다. 상기 제1 전하 포집 부분(2')의 높이(H)는 일반적으로 25nm와 100nm 사이이다.
변형 예들에서, 상기 비정질 층(2a)이 바람직하게는 비정질이 80%를 초과하는 것이고 나노 결정들을 포함할 수 있다.
본 발명의 추가 변형 예에서, 제1 타입의 패터닝된 층(2a)은 산소, 질소 또는 탄소를 포함할 수 있다.
한 추가 변형 예에서, 제2 타입의 패터닝된 층(2b)은 산소, 질소 또는 탄소를 포함할 수 있다.
실시 변형 예들에서는, 상기 비정질 층(2a) 및/또는 상기 제2 부분들(2b)은 산소(O) 및/또는 탄소(C)를 포함할 수 있다.
한 추가 변형 예에서, 산소 또는 탄소의 밀도는 층(2a)의 외부 표면에서 강화될 수 있게 된다.
본 발명은 또한 설명한 바와 같은 광전지 장치(1)의 제조 방법에 의해 달성되며 이하의 단계들(a-d)을 포함한다:
a. n-형 도핑을 갖고 상기 적어도 제1 면(3a) 상에 위치한 진성 비정질 a-Si:H(i) 층(5)을 포함하는 실리콘계 기판(3)을 제공하는 단계;
b. 사전에 결정된 부위들(5a) 상에 n-형 도핑된 비정질 실리콘층(2a)의 제1 증착을 실현하는 단계;
c. 상기 비정질 층 아일랜드들(2a) 각각 상에 상기 비정질 층(2a)과 동일한 도핑 타입을 갖는 제2 나노 결정질 층(2b)의 제2 증착을 실현하는 단계 - 상기 제2 증착은, 상기 비정질 층 아일랜드들(2a) 각각의 상부 상에 상기 비정질 층 아일랜드들(2a)과 함께 복수 개의 전하 포집 부분들(2')을 형성하는 상기 제2 나노 결정질 층 부분들(2b)을 생성하도록 상기 제1 증착과는 상이하고, 상기 비정질 층 부분들(2a)은 상기 X-Y 평면에 나란한 비정질 층 부분의 단면들 중의 임의의 단면에 대해, 상기 제2 나노 결정질 층(2b)의 상기 X-Y 평면상에서의 제2 투영 부위보다 큰 상기 X-Y 평면상에서의 제1 투영 부위를 가짐;
d. 상기 전하 포집 부분들(2') 상에서 그리고 상기 전하 포집 부분들(2') 간의 간극들(2") 상에서 단일 나노 결정질 실리콘층(4)을 실현하는 단계 - 상기 단일 나노 결정질 실리콘층(4)은 상기 전하 포집 부분들(2')의 도핑 타입과는 상이한 도핑 타입을 가짐.
"더 넓은"이라는 용어는 위와 같이 정의된 것이며, 다시 말하면 상기 비정질 층 부분들(2a)의 적어도 하나의 폭이 나노 결정질 층 부분들(2b)의 가장 큰 폭보다 더 넓은 것이다. 실제 상황에서, 도 2 내지 도 9에 예시된 바와 같이, 상기 비정질 층 부분(2a)의 가장 큰 폭은 상기 버퍼층(5)과의 접촉에서의 폭이다.
일 실시 예에서, 상기 비정질 실리콘층(2a) 및 상기 n-형 나노 결정질 층(2b)은 동일한 마스크를 사용하여 디포지트된다.
일 실시 예에서, 상기 비정질 실리콘층(2a) 및 상기 n-형 나노 결정질 층(2b)은 기계적 마스크를 사용하여 디포지트된다.
일 실시 예에서, 상기 비정질 실리콘층(2a) 및 상기 n-형, 또는 p-형, 나노 결정질 층(2b)은 INVAR 또는 스테인리스 스틸(stainless steel)로 만들어진 기계적 마스크를 사용하여 디포지트된다.
일 실시 예에서, 비정질 실리콘층(2a) 및 상기 나노 결정질 층(2b)의 증착은 2개의 상이한 마스크를 사용하여 이루어지며, 상기 제1 증착은 상기 제2 증착에 사용된 제2 마스크보다 더 큰 개구부들을 갖는 제1 마스크를 사용하여 이루어진다.
일 실시 예에서, 상기 제1 및 제2 증착 단계는 동일한 마스크를 사용하여 이루어지며, 상기 제1 증착 동안 마스크는 기판(3)과 접촉하지 않고, 상기 제2 증착 단계 동안 마스크는 상기 기판과 접촉하여 제1 전하 포집 부분들(2')에 이르게 되며 상기 제1 전하 포집 부분들(2')은 비정질 층 부분들(2a)의 상부 상에 있는 나노 결정질 층 부분들(2b)보다 더 넓은 비정질 층 부분(2a)을 포함한다.
일 실시 예에서, 상기 제1 및 제2 증착 단계는 상이한 타입의 증착 매개변수들을 사용할 때 상이한 크기의 패턴들을 제공하는 설계를 갖는 개구부들을 지니는 단일 마스크를 사용하여 이루어진다. 웨이퍼 접촉 표면에서 더 넓은 개구부를 갖고 증착 구역을 마주보는 표면에서 더 좁은 개구부를 갖는 마스크 설계는 증착 프로세스에서 선택된 플라즈마 매개변수들에 크게 의존하는 패턴 크기로 이어질 수 있다. 상기 증착 매개변수들은 예를 들어 기상 밀도, 온도, 기체 혼합물, 다소 지향된 전구체 생성 또는 이들의 조합에서 변할 수 있다.

Claims (12)

  1. 광전지 장치(1)로서, 상기 광전지 장치(1)는 교차지형(交差指型) 배면 접촉(interdigitated back contact; IBC) 광전지 장치이며, 상기 광전지 장치는,
    - p-형 또는 n-형 도핑을 갖고 X-Y 평면을 정의하는 제1 면(3a)을 갖는 실리콘계 기판(3);
    - 상기 제1 면(3a) 상에 위치한 진성 비정질 실리콘층(a-Si:H(i))(5);
    - 상기 진성 층(5) 상에 위치한 제1 패터닝된 실리콘층(2) - 상기 제1 실리콘층(2)은 p-형 또는 n-형 도핑을 갖는 것임;
    을 포함하고,
    상기 제1 패터닝된 실리콘층(2)은 전하 포집 부분들(2') 간의 간극들(2")을 포함하며, 상기 전하 포집 부분들(2')은 상기 실리콘계 기판(3)으로부터 떨어져 있는 측면에서 적어도 부분적인 나노 결정질 실리콘층의 제2 부분들(2b)을 각각 포함하고,
    상기 광전지 장치는,
    - 상기 전하 포집 부분들(2') 상에 그리고 상기 간극들(2") 상에 위치하며, 상기 패터닝된 실리콘층(2)의 도핑 타입과는 다른 타입의 도핑을 갖는 제2 나노 결정질 실리콘층(4);
    을 포함하고,
    상기 전하 포집 부분들(2')은 상기 진성 층(5)과 상기 제2 부분들(2b) 간에 위치한 비정질 층 부분(2a)을 각각 포함하며, 상기 비정질 층 부분들(2a)은 상기 X-Y 평면에 나란한 비정질 층 부분의 단면들 중 적어도 하나의 단면에서 그리고 임의의 반경 방향으로, 상기 제2 부분들(2b)의 임의의 폭(L2b)보다 큰 최대 폭(L2a)을 지니고, 상기 비정질 층 부분들(2a)과 상기 제2 부분들(2b)은 기본적으로 서로 중심에 위치하는, 광전지 장치(1).
  2. 제1항에 있어서,
    상기 비정질 층 부분들(L2a)의 최대 폭은 상기 제2 부분들(2b)의 상기 임의의 폭(L2b)보다 적어도 10% 더 큰, 광전지 장치(1).
  3. 제1항 및 제2항 중 어느 한 항에 있어서,
    상기 비정질 층(2a)은 1nm와 25nm 사이의 높이(Ha)를 갖고, 상기 제1 전하 포집 부분들(2')의 높이(H)는 25nm와 100nm 사이에 있는, 광전지 장치(1).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 패터닝된 실리콘층(2) 및/또는 상기 제2 나노 결정질 실리콘층(4)은 산소 및/또는 탄소를 포함하는, 광전지 장치(1).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 비정질 층(2a) 및/또는 상기 제2 부분들(2b)은 산소(O) 및/또는 탄소(C)를 포함하는, 광전지 장치(1).
  6. 제1항 내지 제5항 중 한 항에 있어서,
    상기 제2 나노 결정질 실리콘층(4)은 50% 이상의 결정질 상(crystalline phase)을 갖는, 광전지 장치(1).
  7. 제1항 내지 제6항 중 어느 한 항에 따른 광전지 장치(1)의 제조 방법으로서, 상기 광전지 장치(1)의 제조방법은 이하의 단계들(a-d)을 포함하며, 상기 이하의 단계들(a-d)은,
    a) n-형 또는 p-형 도핑을 갖고 상기 제1 면(3a) 상에 위치한 진성 비정질 a-Si:H(i) 층(5)을 포함하는 실리콘계 기판(3)을 제공하는 단계;
    b) 복수 개의 별개이고 분리된 비정질 층 아일랜드들(2a)을 포함하는 패터닝된 비정질 층을 생성하기 위해 상기 진성 층(5)의 사전에 결정된 부위들 상에 n-형 또는 p-형 비정질 실리콘층(2a)의 제1 증착을 실현하는 단계;
    c) 상기 비정질 층 아일랜드들(2a) 각각 상에 상기 비정질 층(2a)과 동일한 도핑 타입을 갖는 제2 나노 결정질 층(2b)의 제2 증착을 실현하는 단계 - 상기 제2 증착은, 상기 비정질 층 아일랜드들(2a) 각각의 상부 상에 상기 비정질 층 아일랜드들(2a)과 함께 복수 개의 전하 포집 부분들(2')을 형성하는 상기 제2 나노 결정질 층 부분들(2b)을 생성하도록 상기 제1 증착과는 상이하고, 상기 비정질 층 부분들(2a)은 상기 X-Y 평면에 나란한 비정질 층 부분의 단면들 중의 임의의 단면에 대해, 상기 제2 나노 결정질 층(2b)의 상기 X-Y 평면상에서의 제2 투영 부위보다 큰 상기 X-Y 평면상에서의 제1 투영 부위를 가짐;
    d) 상기 전하 포집 부분들(2') 상에서 그리고 상기 전하 포집 부분들(2') 간의 간극들(2") 상에서 단일 나노 결정질 실리콘층(4)을 실현하는 단계 - 상기 단일 나노 결정질 실리콘층(4)은 상기 전하 포집 부분들(2')의 도핑 타입과는 상이한 도핑 타입을 가짐;
    를 포함하는, 광전지 장치(1)의 제조방법.
  8. 제7항에 있어서,
    상기 비정질 실리콘층(2a)과 상기 제2 나노 결정질 층(2b)은 모두 동일한 마스크를 사용하여 디포지트되는, 광전지 장치(1)의 제조방법.
  9. 제7항 또는 제8항에 있어서,
    상기 비정질 실리콘층(2a) 및 상기 제2 나노 결정질 층(2b)의 증착은 2개의 상이한 마스크를 사용하여 이루어지며, 상기 제1 증착은 상기 제2 증착에 사용된 제2 마스크보다 더 큰 개구부들을 갖는 제1 마스크를 사용하여 이루어지는, 광전지 장치(1)의 제조방법.
  10. 제7항 및 제8항 중 어느 한 항에 있어서,
    상기 제1 및 제2 증착 단계는 동일한 마스크를 사용하여 이루어지고, 상기 제1 증착 동안 마스크는 상기 기판(3)과 접촉하지 않으며, 상기 제2 증착 단계 동안 마스크는 상기 기판(3)과 접촉하여 제1 전하 포집 부분들(2')을 제공하고, 상기 제1 전하 포집 부분들(2')은 상기 제2 나노 결정질 층 부분들(2b)보다 더 넓은 비정질 층 부분들(2a)을 포함하는, 광전지 장치(1)의 제조방법.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 비정질 실리콘층(2a) 및/또는 상기 제2 나노 결정질 층(2b)을 디포지트하기 위한 적어도 하나의 마스크는 INVAR 또는 스테인리스 스틸(stainless steel)로 만들어진 기계적 마스크인, 광전지 장치(1)의 제조방법.
  12. 제7항에 있어서,
    상기 제1 및 제2 증착 단계는 기상 밀도(gas phase density), 온도, 가스 혼합물, 반응성 전구체 생성 또는 이들의 조합과 같은 상이한 타입의 증착 매개변수들을 사용할 때 상기 비정질 실리콘층(2a) 및/또는 상기 제2 나노 결정질 층(2b)의 상이한 크기 패턴들을 제공하기 위해 실질적으로 원추형 개구부(conical opening)들을 갖는 단일 마스크를 사용하여 이루어지는, 광전지 장치(1)의 제조방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115000188B (zh) * 2022-05-25 2024-01-19 中国科学院电工研究所 一种用于晶硅异质结太阳电池迎光面的局域接触结构

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1519422B1 (en) 2003-09-24 2018-05-16 Panasonic Intellectual Property Management Co., Ltd. Photovoltaic cell and its fabrication method
FR2880989B1 (fr) 2005-01-20 2007-03-09 Commissariat Energie Atomique Dispositif semi-conducteur a heterojonctions et a structure inter-digitee
US7375378B2 (en) * 2005-05-12 2008-05-20 General Electric Company Surface passivated photovoltaic devices
FR2953999B1 (fr) * 2009-12-14 2012-01-20 Total Sa Cellule photovoltaique heterojonction a contact arriere
WO2012132854A1 (ja) * 2011-03-25 2012-10-04 三洋電機株式会社 光電変換装置及びその製造方法
US8597970B2 (en) * 2011-12-21 2013-12-03 Sunpower Corporation Hybrid polysilicon heterojunction back contact cell
US9640699B2 (en) * 2013-02-08 2017-05-02 International Business Machines Corporation Interdigitated back contact heterojunction photovoltaic device
EP2782144B1 (en) 2013-03-19 2019-05-15 IMEC vzw Method for fabricating heterojunction interdigitated back contact photovoltaic cells
FR3007200B1 (fr) * 2013-06-17 2015-07-10 Commissariat Energie Atomique Cellule solaire a heterojonction de silicium
CN106575676B (zh) * 2014-07-17 2019-06-28 光城公司 具有叉指背接触的太阳能电池
EP3163632A1 (en) 2015-11-02 2017-05-03 CSEM Centre Suisse d'Electronique et de Microtechnique SA - Recherche et Développement Photovoltaic device and method for manufacturing the same
US10217878B2 (en) * 2016-04-01 2019-02-26 Sunpower Corporation Tri-layer semiconductor stacks for patterning features on solar cells
SE540184C2 (en) * 2016-07-29 2018-04-24 Exeger Operations Ab A light absorbing layer and a photovoltaic device including a light absorbing layer
ES2864687T3 (es) * 2016-11-09 2021-10-14 Meyer Burger Germany Gmbh Célula solar cristalina con una capa conductora transparente entre los contactos de la cara frontal y un procedimiento para la fabricación de dicha célula solar
CN108922938B (zh) * 2018-09-06 2024-03-15 福建钜能电力有限公司 一种背接触异质结太阳能电池及其制备方法
CN209104182U (zh) 2018-12-26 2019-07-12 中国科学院上海微系统与信息技术研究所 非晶硅/晶体硅异质结太阳电池
CN111293222B (zh) * 2020-02-25 2024-03-22 南开大学 正交叉指全背接触钙钛矿太阳电池及其制备方法
CN115020533A (zh) * 2022-04-30 2022-09-06 常州时创能源股份有限公司 一种polo-ibc电池的制备方法
CN116682891A (zh) * 2023-06-20 2023-09-01 常州时创能源股份有限公司 一种高效双polo ibc电池结构的制备方法

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