KR20220034972A - 반도체 발광 소자 - Google Patents

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Abstract

본 발명의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 제1 도전형 반도체층 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층들 사이에 배치된 활성층을 포함하는 반도체 적층체; 상기 반도체 적층체의 제1 면에 배치되며, 상기 제1 면의 광방출 영역을 정의하는 윈도우를 갖는 격벽 구조물; 상기 윈도우 내에 배치되며, 상기 활성층으로부터 방출되는 광의 파장을 변환하도록 구성된 파장 변환부; 및 상기 반도체 적층체의 제2 면에 배치되며, 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층에 각각 접속된 제1 전극 및 제2 전극;을 포함하고, 상기 반도체 적층체는 상기 제1 면의 광방출 영역에 배열된 복수의 제1 패턴들과 상기 제1 면에서 상기 격벽 구조물과 접하는 영역에 배열된 복수의 제2 패턴들을 갖는 반도체 발광소자를 제공한다.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 반도체 발광소자에 관한 것이다.
반도체 발광 소자의 일종인 발광 다이오드 (light emitting diode: LED)는 긴 수명, 낮은 소비전력, 빠른 응답 속도, 환경 친화성 등의 장점을 가져, 조명 장치, 디스플레이 장치를 위한 광원과 같은 다양한 제품에서 광원으로 널리 이용되고 있다. LED 활용 범위가 고전류 및 고출력 분야로 확대됨에 따라, 광추출 효율 및 신뢰성 향상이 크게 요구되고 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 광추출 효율이 개선되고 재현성이 우수한 반도체 발광소자를 제공하는데 있다.
본 발명의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 제1 도전형 반도체층 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층들 사이에 배치된 활성층을 포함하는 반도체 적층체; 상기 반도체 적층체의 제1 면에 배치되며, 상기 제1 면의 광방출 영역을 정의하는 윈도우를 갖는 격벽 구조물; 상기 윈도우 내에 배치되며, 상기 활성층으로부터 방출되는 광의 파장을 변환하도록 구성된 파장변환부; 및 상기 반도체 적층체의 제2 면에 배치되며, 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층에 각각 접속된 제1 전극 및 제2 전극;을 포함하고, 상기 반도체 적층체는 상기 제1 면의 광방출 영역에 배열된 복수의 제1 패턴들과 상기 제1 면에서 상기 격벽 구조물과 접하는 영역에 배열된 복수의 제2 패턴들을 갖는 반도체 발광소자를 제공한다.
본 발명의 일 실시예는, 각각 제1 및 제2 도전형 반도체층과 그 사이에 배치된 활성층을 가지며 서로 분리된 복수의 LED 셀들을 포함하고, 제1 면 및 상기 제1 면과 반대에 위치하는 제2 면을 갖는 셀 어레이; 상기 복수의 LED 셀들이 서로 광학적으로 차단되도록 상기 복수의 LED 셀들 사이에 배치된 반사성 절연부; 상기 반사성 절연부에 연결되도록 상기 셀 어레이의 제1 면 상에 배치되며, 상기 복수의 LED 셀들 각각에 대응되도록 위치하는 복수의 윈도우들을 갖는 격벽 구조물; 상기 복수의 윈도우들 중 적어도 하나에 배치되며, 상기 활성층으로 생성된 광의 파장을 변환하는 적어도 하나의 파장 변환층; 및 상기 셀 어레이의 제2 면에 배치되며, 상기 복수의 LED 셀들에 각각 전기적으로 연결된 제1 및 제2 전극들;을 포함하고, 상기 셀 어레이의 제1 면은 상기 복수의 윈도우들에 대응되며 복수의 제1 패턴들이 배열된 복수의 제1 영역들과, 상기 격벽 구조물과 접하며 복수의 제2 패턴들이 배열된 제2 영역을 포함하는 반도체 발광소자를 제공한다.
본 발명의 일 실시예는,서로 반대에 위치한 제1 면 및 제2 면을 가지며, 제1 도전형 반도체층 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층들 사이에 배치된 활성층을 포함하는 반도체 적층체; 상기 반도체 적층체의 제1 면에 배치되며, 상기 제1 면의 광방출 영역을 정의하는 윈도우를 갖는 격벽 구조물; 상기 윈도우 내에 배치되며, 상기 활성층으로부터 방출되는 광의 파장을 변환하도록 구성된 파장변환부; 및 상기 반도체 적층체의 제2 면에 배치되며, 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층에 각각 접속된 제1 전극 및 제2 전극;을 포함하고, 상기 반도체 적층체는 상기 제1 면 중 상기 광방출 영역에 실질적으로 동일한 형상을 가지며, 일정한 간격으로 배열된 복수의 광추출 패턴들을 갖는 반도체 발광소자를 제공한다.
성장 기판의 표면에 복수의 패턴이 규칙적으로 분포하는 텍스처된 표면을 형성하고, 성장 기판 상에 형성되는 반도체 적층체의 표면에 텍스처된 표면을 전사시킬 수 있다. 이러한 텍스처된 표면은 성장 기판에 형성되는 윈도우를 통해서 개방될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 상부 평면도이다.
도 3a는 도 1에 도시된 반도체 발광소자의 "A" 부분을 확대하여 나타낸 부분 확대도이며, 도 3b는 도 3a의 부분의 D1-D1'으로 절개하여 본 평면도이다.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도 및 상부 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법의 일 부분을 설명하기 위한 주요 공정별 단면도들이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 반도체 발광소자 제조방법의 다른 부분을 설명하기 위한 주요 공정별 단면도들이다.
도 8a 및 도 8b는 각각 본 발명의 일 실시예에 채용가능한 성장 기판의 패턴 및 반도체 적층체에 전사된 패턴의 예를 나타내는 사시도들이다.
도 9a 및 도 9b는 각각 본 발명의 일 실시예에 채용가능한 성장 기판의 패턴 및 반도체 적층체반도체 적층체턴의 예를 나타내는 사시도들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도 11는 디스플레이 장치의 개략적인 사시도이다.
도 12a 및 도 12b는 각각 도 11에 도시된 디스플레이 장치의 픽셀로 제공되는 반도체 발광소자(또는 LED 모듈)를 나타내는 상부 평면도 및 하부 평면도이다.
도 13a 내지 도 13c는 각각 도 12a 및 도 12b의 반도체 발광소자를 I1-I1', I2-I2' 및 I3-I3'선을 따라 절개하여 본 측단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 발광소자(100)는, 서로 반대에 위치한 제1 면(120A) 및 제2 면(120B)을 갖는 반도체 적층체(120)와, 상기 반도체 적층체(120)의 제1 면(120A)에 배치된 격벽 구조물(110P)과, 상기 반도체 적층체(120)의 제2 면(120B)에 배치된 제1 전극(E1) 및 제2 전극(E2)을 포함할 수 있다.
반도체 적층체(120)는 제1 도전형 반도체층(122) 및 제2 도전형 반도체층(127)과, 상기 제1 및 제2 도전형 반도체층들(122,127) 사이에 배치된 활성층(125)을 포함한다. 본 실시예에 채용된 반도체 적층체(120)는 제1 도전형 반도체층(122) 상에 배치되어 상기 제1 면(120A)을 제공하는 언도프 반도체층(121)을 포함할 수 있다.
반도체 적층체(120)의 제1 면(120A)은 텍스처된 표면을 가질 수 있다. 본 실시예에서, 텍스처된 표면은 언도프 반도체층(121)에 형성될 수 있다. 본 실시예에서, 텍스처된 표면은 상기 제1 면(120A)에 배열된 복수의 패턴들(LP)을 포함할 수 있다. 복수의 패턴들(LP)은 반도체 발광소자(100)의 광추출 효율을 향상시키기 위한 광추출 패턴일 수 있다. 이러한 복수의 패턴들(LP)은 상기 활성층(120)으로부터 생성된 광이 상대적으로 높은 굴절률을 갖는 반도체 적층체(120)로부터 원활하게 추출되는 것을 도울 수 있다.
복수의 패턴들(LP)은 비평탄한 구조를 가질 수 있다. 예를 들어, 비평탄한 구조는 오목한 구조 또는 볼록한 구조일 수 있다. 본 실시예에 채용된 복수의 패턴들(LP)은 규칙성(regularity)을 갖는 배열을 가질 수 있다. 예를 들어, 복수의 패턴들(LP)은 실질적으로 동일한 형상이 반복적으로 배열될 수 있다. 도 3a 및 도 3b를 참조하면, 복수의 패턴들(LP)은 각각 거의 반구형인 오목한 구조를 가지며, 일정한 피치(p)로 배열될 수 있다. 복수의 패턴들(LP)의 형상은 물론 크기, 즉 폭(d)과 높이(h)도 서로 거의 동일할 수 있다. 복수의 패턴들(LP)의 형상 및 배열은 이에 한정되지 않으며, 다양하게 변경될 수 있다(도 8b 및 도 9b 참조).
복수의 패턴들(LP)은 성장 기판의 성장면에 미리 형성된 패턴으로부터 전사되어 얻어진 패턴일 수 있으며, 성장 기판의 성장면은 일정한 패턴을 갖도록 형성될 수 있다(도 7a 참조). 예를 들어, 성장 기판의 패터닝은 이러한 포토레지스트 및 드라이 에칭을 이용한 텍스쳐 공정에 의해 수행될 수 있다. 이러한 공정은 습식 에칭 공정과 달리 각 웨이퍼(즉, 성장 기판)의 전체 면적뿐만 아니라 다른 웨이퍼에서도 균일한 패턴 형성을 보장할 수 있다. 그 결과, 이러한 성장 기판의 패턴이 전사되어 얻어진 반도체 적층체(120)의 복수의 패턴들(LP)도 역시 균일한 패턴을 가질 수 있으며, 재현성을 크게 향상시킬 수 있다.
상기 격벽 구조물(110P)은 상기 제1 면(120A)의 광방출 영역을 정의하는 윈도우(W)를 갖는다. 상기 반도체 발광소자(100)는 상기 윈도우(W) 내에 배치된 파장 변환부(190)를 더 포함할 수 있다. 상기 파장 변환부(190)는 상기 활성층(125)으로부터 방출되는 광의 파장을 변환하도록 구성될 수 있다. 격벽 구조물(110P)은 성장 기판의 일부일 수 있다. 예를 들어, 격벽 구조물(110P)은 실리콘 기판과 같은 광차단 기능을 갖는 성장 기판의 일부일 수 있다. 다른 실시예에서, 성장 기판을 제겅한 후에, 상기 격벽 구조물(110P)은 블랙 매트릭스(black matrix)와 같은 광차단 물질 또는 광반사성 분말(백색 세라믹 분말 또는 반사 금속 분말)이 분산된 수지체를 포함할 수 있다.
도 1 및 도 2를 참조하면, 복수의 패턴들(LP)은 제1 면(120A)의 광방출 영역에 한하여 형성될 수 있다. 즉, 상기 제1 면(120A)에서 상기 격벽 구조물(110P)과 접하는 영역은 배치되지 않을 수 있다. 이러한 복수의 패턴들(LP)의 선택적 배치는 성장 기판의 패터닝 영역을 미리 광방출 영역에 대응되는 영역으로 한정함으로써 얻어질 수 있다. 하지만, 본 발명은 이에 한정되지 않으며 다른 실시예들(도 4a 및 도 5)에서는 상기 격벽 구조물(110P)과 접하는 영역 중 적어도 일부 영역에도 광추출 패턴들이 형성될 수 있다.
파장 변환부(190)는 형광체 또는 양자점과 같은 파장 변환 물질(190a)과 파장 변환 물질이 분산된 투명 수지(190b)을 포함할 수 있다. 상기 파장 변환 물질(190a)은 활성층(125)으로부터 생성된 광의 파장을 변환하도록 구성될 수 있다. 예를 들어, 상기 활성층(125)은 청색 광을 방출하도록 구성되며, 상기 파장 변환 물질은 적색, 황색 및 녹색 파장 변환 물질 중 적어도 하나를 포함할 수 있다.
상기 제1 도전형 반도체층(122)은 n형 AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 반도체층(122)은 n형 GaN일 수 있다. 상기 제2 도전형 반도체층(127)은 p형 AlxInyGa1-x-yN을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제2 도전형 반도체층(127)은 p형 AlGaN/GaN일 수 있다. 상기 활성층(125)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 활성층(125)은 GaN/InGaN 다중양자우물(MQW) 구조일 수 있다.
언도프 반도체층(121)은 성장 기판에 직접 성장되는 버퍼층을 포함한 다양한 버퍼 구조를 가질 수 있다. 예를 들어, 버퍼층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1)일 수 있다. 일부 실시예에서, 상기 버퍼층은 다른 조성을 갖는 복수의 층을 포함하거나, 조성을 점진적으로 변화된 층을 포함할 수도 있다. 언도프 반도체층(121)은 버퍼층 상에 배치된 상당한 두께의 언도프 GaN을 포함할 수 있다. 예를 들어, 성장 기판이 실리콘 기판일 수 있으며, 격벽 구조물(110P)은 실리콘 기판의 일부일 수 있다. 이 경우에, 다양한 층을 갖는 복합 버퍼 구조가 사용될 수 있으며, 언도프 반도체층(121)은 복합 버퍼 구조의 일부일 수 있다.
상기 제1 및 제2 전극들(E1,E2)은 상기 제1 도전형 반도체층(122)의 일부 영역 및 상기 제2 도전형 반도체층(127)의 일부 영역에 각각 접속되도록 구성될 수 있다. 상기 제2 도전형 반도체층(127)과 상기 활성층(125)을 관통하는 홀 또는 트렌치를 형성하여 상기 제1 도전형 반도체층(122)의 일 영역을 할 수 있다. 도 2에 도시된 바와 같이, 반도체 적층체(120)에 격자상의 트렌치를 형성하여 복수의 메사 구조(LC)를 제공할 수 있다.
상기 반도체 적층체(120)의 제2 면(120B)에는 제1 및 제2 전극들(E1,E2)을 위한 제1 및 제2 콘택 영역(CT1,CT2)을 정의하는 개구들를 갖는 절연층(130)이 형성될 수 있다. 상기 제1 전극(E1)은 상기 제1 도전형 반도체층(122)의 제1 콘택 영역(CT1)에 접속된 제1 연결 전극(155a)을 포함할 수 있다. 상기 제2 전극(E2)은 제2 도전형 반도체층(127)의 제2 콘택 영역(CT2) 상에 배치된 오믹 콘택(145)과, 상기 오믹 콘택(145) 상에 배치된 제2 연결 전극(155b)을 포함할 수 있다.
본 실시예에서, 상기 절연층(130)은 제1 및 제2 절연층(131,132)을 포함할 수 있다. 상기 제1 절연층(131)은 상기 제1 및 제2 콘택 영역(CT1,CT2)을 개방하도록 형성되며, 상기 제2 절연층(132)은 상기 제1 콘택 영역(CT1)과 함께, 제2 연결 전극(155b)과 오믹 콘택(154)의 콘택 영역을 개방하도록 형성될 수 있다. 상기 제2 절연층(132)은 일부 제2 콘택 영역(CT2)에 위치한 오믹 콘택(145)의 영역을 덮도록 형성될 수 있다. 예를 들어, 제1 및 제2 연결 전극(155a,155b)은 각각 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 일부 실시예에서, 상기 제2 연결 전극(155b)은 제1 연결 전극(155a)은 동일한 공정으로 형성될 수 있다. 제1 연결 전극(155a)과 상기 제2 연결 전극(155b)은 동일한 물질을 포함할 수 있다.
반도체 발광소자(100)는 제1 연결 전극(155a) 및 제2 연결 전극(155b)의 일부 영역들을 개방하는 개구를 갖는 보호 절연층(160)을 포함할 수 있다. 제1 및 제2 연결 전극들(155a,155b)의 일부 영역들은 제1 및 제2 전극 패드들(171,172)을 형성하기 위한 영역들로 제공될 수 있다. 제1 및 제2 전극 패드들(171,172)은 제1 및 제2 연결 전극의 개방된 영역들 상에 배치될 수 있다. 예를 들어, 상기 제1 연결 전극(155a)은 반도체 적층체(120)의 메사 영역 상에 위치한 상기 제2 절연층(132) 영역 상에 연장되며, 제2 전극 패드(172)의 적어도 일부는 그 연장된 영역과 중첩되도록 배치될 수 있다.
상기 제1 및 제2 절연층(131,132)과 상기 보호 절연층(160) 중 적어도 하나는 SiO2, Si3N4, HfO2, SiON, TiO2, Ta2O3 또는 SnO2일 수 있다. 일부 실시예에서, 상기 제1 및 제2 절연층(131,132)과 상기 보호 절연층(160) 중 적어도 하나는 반사성 절연층으로 제공될 수 있다. 예를 들어, 반사성 절연층은 서로 다른 굴절률을 갖는 유전체막을 교대로 적층된 분산 브래그 반사층(distributed Bragg reflector, DBR) 구조를 가질 수 있다. 다른 실시예에서, 상기 제1 및 제2 절연층(131,132)과 상기 보호 절연층(160) 중 적어도 하나의 절연층 상에 반사 금속층을 배치할 수 있다(도 13a 내지 도 13c 참조).
일부 실시예에서, 상기 반도체 적층체(120)는 적층 방향으로 분리된 복수의 LED 셀들을 포함하며, 상기 복수의 LED 셀들을 선택적으로 구동할 수 있도록 상기 제1 및 제2 전극들(E1,E2) 중 적어도 하나는 셀들의 각각에 대응되는 복수의 독립된 전극 구조로 구성될 수 있다(도 13a 내지 도 13c 참조).
본 실시예에 채용 가능한 패턴들은 다양한 형태로 변경될 수 있다. 앞선 실시예에서, 복수의 패턴들(LP)은 제1 면(120A)의 광방출 영역에 한하여 배열된 것으로 예시되어 있으나, 상기 제1 면(120A)에서 상기 격벽 구조물(110P)과 접하는 영역 중 적어도 일부 영역에도 배치될 수 있다. 또한, 복수의 패턴들은 다양한 형상으로 변경될 수 있다. 이러한 다양한 예들은 도 4a 및 도 4b와 도 5를 참조하여 설명하기로 한다.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도 및 상부 평면도이다.
도 4a 및 도 4b를 참조하면, 본 실시예에 따른 반도체 발광소자(100A)는, 반도체 적층체(120)의 제1 면(120A)에서 격벽 구조물(110P)과 접하는 영역에도 복수의 패턴들(LP2)이 형성되는 점을 제외하고 도 1 내지 도 3b에 도시된 반도체 발광소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3b에서 설명된 반도체 발광소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 발광소자(100A)는 반도체 적층체(120)의 제1 면(120A)에 전체적으로 배열된 복수의 패턴들(LP1,LP2)을 포함할 수 있다. 복수의 패턴들은 그 형성 영역에 따라 복수의 제1 및 제2 패턴들(LP1,LP2)로 구분될 수 있다. 상기 복수의 제1 패턴들(LP1)은 앞선 실시예와 유사하게, 상기 반도체 적층체(120)의 제1 면(120A) 중 광방출 영역, 즉 격벽 구조물(110P)의 윈도우(W)에 대응되는 영역에 배열될 수 있다. 상기 복수의 제2 패턴들(LP1)은 상기 제1 면(120A)에서 상기 격벽 구조물(110P)과 접하는 영역에 배열될 수 있다. 상기 복수의 제1 패턴들(LP1)은 실질적으로 동일한 형상을 가지며, 일정한 간격으로 배열될 수 있다. 상기 복수의 제2 패턴들(LP2)은 상기 복수의 제1 패턴들(LP1)의 형상과 실질적으로 동일한 형상을 가지며, 상기 복수의 제1 패턴들(LP1)의 간격과 동일한 간격으로 배열될 수 있다. 상기 복수의 제1 및 제2 패턴들(LP1,LP2)은 단일한 텍스처링 공정(예, 포토레지스트 패턴을 이용한 드라이 에칭)에 의해 얻어진 텍스처된 성장면을 갖는 성장 기판으로부터 얻어지므로, 상기 복수의 제2 패턴들(LP2)은 상기 복수의 제1 패턴들(LP1)과 동일한 규칙성을 갖도록 배열될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도 5를 참조하면, 본 실시예에 따른 반도체 발광소자(100B)는, 복수의 제2 패턴들(LP2')이 상기 제1 면(120A)에서 격벽 구조물(110P)과 접하는 영역에 형성되는 점과, 복수의 제1 및 제2 패턴들(LP1',LP2')이 다른 형상을 갖는 점을 제외하고 도 1 내지 도 3b에 도시된 반도체 발광소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3b에서 설명된 반도체 발광소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
상기 반도체 적층체(120)는 도 4a에 도시된 실시예와 유사하게, 상기 제1 면(120A)의 광방출 영역에 배열된 복수의 제1 패턴들(LP1')과 상기 제1 면(120A)에서 상기 격벽 구조물(110P)과 접하는 영역에 배열된 복수의 제2 패턴들(LP2')을 포함할 수 있다. 상기 복수의 제1 패턴들(LP1) 및 상기 복수의 제2 패턴들(LP2')은 동일한 규칙성을 갖도록 배열될 수 있다.
다만, 앞선 실시예들과 달리, 상기 복수의 제1 및 제2 패턴들(LP1',LP2')은 각각 단면이 삼각형인 볼록한 구조를 가질 수 있다. 상기 복수의 제2 패턴들(LP2')은 상기 격벽 구조물(110P)과 접하는 영역 중 일부 영역, 특히 상기 광방출 영역에 인접한 일부 영역에 배치될 수 있다.
도 6a 내지 도 6f와 도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도들이다. 도 6a 내지 도 6f에 도시된 공정은 반도체 적층체 및 전극 구조의 형성과정을 나타내며, 도 7a 내지 도 7d에 도시된 격벽 구조물의 형성 과정을 나타낸다.
도 6a를 참조하면, 전사용 패턴(SP)을 갖는 성장용 기판(110) 상에 반도체 적층체(120)를 형성할 수 있다. 상기 반도체 적층체(120)는 버퍼층을 갖는 언도프 반도체층(121), 제1 도전형 반도체층(122), 활성층(125) 및 제2 도전형 반도체층(127)을 포함할 수 있다.
전사용 패턴(LP)은 비평탄한 구조를 포함할 수 있다. 예를 들어, 비평탄한 구조는 볼록한 구조 또는 오목한 구조일 수 있다. 본 실시예에서, 상기 성장 기판의 전사용 패턴(SP)은 반구형상의 볼록한 구조물이 배열된 형태일 수 있다. 성장 기판(110)의 전사용 패턴(SP)은 패터닝은 포토레지스트 및 드라이 에칭을 이용한 텍스쳐 공정에 이용하여 형성될 수 있다. 이러한 패터닝 공정은 습식 에칭 공정과 달리 성장 기판의 전체 면적에서 균일한 패턴을 형성할 수 있으며, 재현성이 우수한 공정으로 반복 수행될 수 있다.
상기 반도체 적층체(120)은 MOCVD, MBE, HVPE과 같은 공정으로 성장될 수 있다. 반도체 적층체(120)는 성장 기판(110)의 전사 패턴(120)이 형성된 성장면 상에 성장되고, 반도체 적층체(120)의 제1 면(120A), 즉 언도프 반도체층(121)의 성장면과 접하는 표면에 복수의 패턴들(LP)이 전사될 수 있다. 상술한 바와 같이, 언도프 반도체층(121)을 포함한 반도체 적층체(120)는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1)을 만족하는 질화물 반도체를 포함할 수 있다. 도 6a에 도시된 바와 같이, 성장 기판(110)(예, 웨이퍼)에서 격벽 구조물(도 1의 110P)의 윈도우(W)에 의해 광방출 영역으로 정의된 제1 영역(S1) 및 격벽 구조물(도 1의 110P)이 배치될 제2 영역(S2)을 미리 설정될 수 있다. 복수의 패턴들(LP)은 최종 구조에서 제1 영역(S1)에 위치하는 복수의 제1 패턴들(LP1)과 제2 영역(S2)에 위치하는 복수의 제2 패턴들(LP2)을 포함할 수 있다.
이어, 도 6b를 참조하면, 상기 반도체 적층체(120)에 제1 도전형 반도체층(122)의 일부 영역을 노출시키는 트렌치(H)를 형성할 수 있다.
본 공정은 상기 제2 도전형 반도체층(127)과 상기 활성층(125)의 일부 영역을 제거하는 에칭 공정에 의해 수행될 수 있다. 상기 트렌치(H)에 의해 노출된 제1 도전형 반도체층(122)의 영역은 제1 전극을 위한 영역으로 제공될 수 있다. 일부 실시예에서, 트렌치(H)를 성장 기판(110)까지의 깊이로 형성하여 반도체 적층체(120)를 적층 방향으로 분리함으로써 복수의 LED 셀을 구성할 수도 있다.
다음으로, 상기 제1 도전형 반도체층(122)의 일 영역과 상기 제2 도전형 반도체층(127)의 일 영역에 각각 접속된 제1 및 제2 전극들(E1,E2)을 형성하는 일련의 공정들을 수행할 수 있다. 이러한 전극 형성 공정은 도 6c 내지 도 6f의 공정들에 의해 수행될 수 있다.
우선, 도 6c을 참조하면, 제2 도전형 반도체층(127) 상면에 오믹 콘택(145)을 형성할 수 있다.
본 공정에서, 반도체 적층체(120)의 전체 상면에 제1 절연층(131)을 형성한 후에, 오믹 콘택(145)이 형성될 영역을 마스크를 이용하여 개방하고, 그 개방된 영역에 오믹 콘택(145)을 증착할 수 있다. 예를 들어, 상기 제1 절연층(131)은 SiO2, Si3N4, HfO2, SiON, TiO2, Ta2O3 또는 SnO2일 수 있다. 앞서 설명한 바와 같이, 상기 제1 절연층(131)은 서로 다른 굴절률을 갖는 유전체막을 교대로 적층된 DBR 다층막일 수 있다. 상기 오믹 콘택(145)은 상기 제2 도전형 반도체층(127)과 오믹 콘택을 형성하면서 높은 반사율을 갖는 고반사성 오믹 콘택 물질을 포함할 수 있다. 예를 들어, 상기 오믹콘택층(145)은 Ag 또는 Ag/Ni을 포함할 수 있다. 상기 오믹 콘택층(145) 상에는 배리어층이 추가로 형성될 수 있다. 예를 들어, 배리어층은 Ti 또는 Ni/Ti일 수 있다.
이어, 도 6d를 참조하면, 상기 반도체 적층체(120)의 제2 면(120B)에 제1 및 제2 개구(O1,O2)를 갖는 제2 절연층(132)을 형성할 수 있다.
상기 제1 및 제2 개구(O1,O2)는 상기 제1 도전형 반도체층(122)의 노출된 영역과 상기 오믹 콘택(145)의 일부 영역을 각각 개방하도록 형성될 수 있다. 본 개구 형성은 반도체 적층체(120)의 제2 면(120B) 상에 절연 물질층을 형성한 후에, 제1 및 제2 개구(O1,O2)를 형성하기 위한 마스크를 이용하여 상기 제2 절연층(132)을 형성할 수 있다. 제1 및 제2 개구(O1,O2)는 제1 및 제2 전극을 위한 콘택 영역(도 1의 CT1 및 CT2)을 정의할 수 있다. 상기 제2 절연층(132)은 일부 메사영역 상에 위치한 오믹 콘택(145)을 덮도록 형성될 수 있다. 상기 제2 절연층(132)은 상기 제1 절연층(131)과 단일한 페시베이션 구조인 절연층(130)으로 이해될 수 있다. 일부 실시예에서, 상기 제2 절연층(132)은 상기 제1 절연층(131)과 동일한 물질일 수 있다.
다음으로, 도 6e을 참조하면, 상기 제1 및 제2 개구(O1,O2)의 개방 영역에 각각 접속된 제1 및 제2 연결 전극(155a,155b)을 형성할 수 있다.
상기 제1 연결 전극(155a)은 제1 전극(E1)으로서 제공되며, 상기 제2 도전층(155b)은 오믹콘택(145)과 함께 제2 전극(E2)으로 제공될 수 있다. 일부 실시예에서, 상기 제1 및 제2 개구(O1,O2)의 콘택 영역들에 연결되도록 상기 절연층(140) 상에 도전 물질층을 형성하고, 상기 제1 및 제2 개구(O1,O2)의 콘택 영역들에 각각 접속된 제1 및 제2 연결 전극들(155a,155b)로 분할되도록 상기 도전 물질층을 분리할 수 있다. 예를 들어, 상기 제1 및 제2 연결 전극들(155a,155b)은 각각 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 상기 제2 절연층(132)에 의해 오믹 콘택(145)이 덮인 메사 영역에서는, 상기 제1 전극(E1)의 일부(특히, 제1 연결 전극(155a))는 상기 절연층(130) 상면으로 연장되고, 상기 제2 절연층(132)을 사이에 두고 상기 제2 전극(E2)과 중첩된 부분을 가질 수 있다.
이어, 도 6f를 참조하면, 상기 제1 전극(E1)의 일부 영역과 상기 제2 전극(E2)의 일부 영역에 각각 제1 및 제2 전극 패드(171,172)을 형성할 수 있다.
반도체 적층체의 전체 영역에 형성한 후에 보호 절연층(160)을 형성한 후에, 패드 형성 영역을 개방하고, 개방된 영역에 제1 및 제2 전극 패드(171,172)을 형성할 수 있다. 상기 제1 및 제2 전극 패드들(171,172)은 각각 메사 영역 상에 형성될 수 있다. 상기 제1 전극 패드(171)은 제1 연결 전극(155a) 중 메사 영역 상에 연장된 부분 상에 배치될 수 있다. 상기 제2 전극 패드(172)은 제2 연결 전극(155b)상에 배치될 수 있다. 상기 제1 및 제2 전극 패드들(171,172) 중 적어도 하나는 복수의 패드들을 포함할 수 있다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 반도체 발광소자 제조방법의 다른 부분을 설명하기 위한 주요 공정별 단면도들이다. 본 공정들에서, 앞서 얻어진 반도체 발광소자를 이용하여 격벽 구조물 및 파장 변환부를 형성하는 공정을 수행할 수 있다.
도 7a를 참조하면, 상기 반도체 적층체(120)의 제2 면, 즉 제1 및 제2 전극(E1,E2)이 형성된 면에 임시 지지체(181)를 제공할 수 있다.
상기 임시 지지체(181)는 접합층(185)을 이용하여 반도체 적층체(120)의 제2 면 상에 접합될 수 있다. 예를 들어, 접합층(185)은 자외선 경화성 수지와 같은 다양한 에너지 경화성 수지와 같은 접합 물질을 포함할 수 있다. 또한, 접합층(185)은 후속 공정에서 쉽게 제거 가능하고 세정될 수 있는 물질을 사용할 수 있다.
이어, 도 7b을 참조하면, 성장 기판(101)을 가공하여 윈도우(W)를 갖는 격벽 구조물(110P)을 형성할 수 있다.
상기 성장용 기판(101)의 제거는 레이저 리프트 오프, 기계적 연마 또는 기계적 화학적 연마, 화학적 에칭과 같은 다양한 공정에 의해 수행될 수 있다. 실리콘 기판을 사용하는 경우에는 기계적 강도가 비교적 낮으므로, 기계적 또는 기계적 화학적 연마 공정을 이용하여 제거될 수 있다.
본 실시예에서는 버퍼층(110)이 잔류된 형태를 예시하였으나, 이에 한정되지 않고, 필요에 따라 버퍼층(110)의 적어도 일부가 함께 제거될 수 있다.
다음으로, 도 7b을 참조하면, 반도체 적층체(120)로부터 성장 기판(101)을 가공하여 윈도우(W)를 갖는 격벽 구조물(110P)을 형성할 수 있다.
본 실시예에서, 상기 격벽 구조물(110P)은 성장 기판(110)을 가공하여 얻어진 형태일 수 있다. 성장 기판(110)의 제1 두께(ta)를 원하는 격벽 구조물(110P)의 높이에 해당되도록 제2 두께(tb)로 감소되도록 연마 공정을 수행할 수 있다. 이어, 성장 기판(110)을 부분적으로 제거함으로써 광방출 영역에 대응되는 반도체 적층체(120)의 제1 면(120A) 영역이 개방되도록 윈도우(W)를 형성할 수 있다. 윈도우(W)에 의해 개방된 반도체 적층체(120)의 제1 면(120A) 영역에는 복수의 제1 패턴들(LP1)이 배열될 수 있다. 복수의 제1 패턴들(LP1)은 앞서 설명된 전사 패턴(SP)으로부터 얻어진 패턴들로서 전사 패턴(SP)과 대응되는 규칙성을 가질 수 있다. 본 실시예에서는, 상기 제1 면(120A)에서 격벽 구조물(110P)에 배치된 영역에 복수의 제2 패턴들(LP2)이 배열될 수 있으며, 복수의 제2 패턴들(LP2)은 복수의 제1 패턴들(LP1)과 동일한 규칙성을 가질 수 있다.
이어, 도 7c를 참조하면, 격벽 구조물(110P)의 윈도우(W)에 파장 변환부(190)를 형성할 수 있다.
파장 변환부(190)는 각각 활성층(125)으로부터 생성된 광이 다른 파장의 광으로 변환되도록 구성될 수 있다. 예를 들어, 파장 변환부(190)는 적색 광, 녹색 광 및/또는 황색 광으로 변환하도록 구성될 수 있다. 파장 변환부(190)은 파장 변환 물질(190a)이 혼합된 투명 수지부(190b)를 디스펜싱함으로써 형성될 수 있다. 일부 실시예에서, 상기 윈도우(W)에는 컬러 필터층 및 평탄화를 위한 투명 수지층 등이 추가로 배치될 수 있다(도 13a 내지 도 13c 참조).
다음으로, 도 7d를 참조하면, 상기 반도체 적층체(120)로부터 상기 임시 지지체(181)을 제거할 수 있다. 임시 지지체(181)을 제거한 후에 접합층(185)을 세정 공정을 이용하여 제거할 수 있다.
성장 기판의 전사용 패턴은 반도체 적층체의 성장과정에서 성장 기판과 접하는 반도체 적층체의 표면에 대응되는 광추출 패턴으로 전사될 수 있다. 예를 들어, 전사 패턴이 볼록한 구조 또는 오목한 구조일 경우에, 반도체 적층체의 광추출 패턴은 이에 대응되는 오목 구조 또는 볼록한 구조를 가질 수 있다. 이와 같이, 반도체 적층체의 광추출 패턴은 성장 기판에 형성되는 패턴에 따라 다양하게 변경될 수 있다.
도 8a을 참조하면, 성장 기판(110)의 전사 패턴(SPa)은 복수의 오목한 구조를 가지며, 각각의 오목한 구조는 단면이 삼각형인 사면체 구조일 수 있다. 이러한 성장 기판(110) 상에 형성된 반도체 적층체(120)의 광추출 패턴(LPa)은 도 8b에 도시된 바와 같이, 복수의 볼록한 구조를 가지며, 각각 전사 패턴(SPa)의 형상에 대응되는 사면체 구조를 가질 수 있다.
도 9a을 참조하면, 성장 기판(110)의 전사 패턴(SPb)은 복수의 볼록한 구조를 가지며, 각각의 볼록한 구조는 단면이 육각 기둥 구조일 수 있다. 이러한 성장 기판(110) 상에 형성된 반도체 적층체(120)의 광추출 패턴(LPb)은 도 9b에 도시된 바와 같이, 복수의 오목한 구조를 가지며, 각각 전사 패턴(SPb)의 형상에 대응되는 육각 기둥 구조를 가질 수 있다.
이와 같이, 반도체 적층체의 광추출 패턴은 성장 기판의 전사 패턴에 대응되는 형상 및 배열을 가질 수 있다. 하지만, 일부 실시예에서, 윈도우에 의해 개방된 광추출 패턴에 파장 변환부 형성 전에 추가적인 처리를 적용함으로써, 패턴의 구조를 변경할 수 있다. 예를 들어, 습식 에칭을 추가로 적용하여 광추출 패턴을 변경할 수 있다. 이러한 실시예에 따른 반도체 발광소자는 도 10에 도시되어 있다.
도 10을 참조하면, 본 실시예에 따른 반도체 발광소자(100C)는, 복수의 제1 패턴들(LP1")의 형상과 배열이 복수의 제2 패턴들(LP2)과 상이한 점을 제외하고 도 4a 및 도 4b에 도시된 반도체 발광소자(100A)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 4a 및 도 4b에서 설명된 반도체 발광소자(100,100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 발광소자(100C)는 상기 반도체 적층체(120)의 제1 면(120A) 중 광방출 영역에 배열된 복수의 제1 패턴들(LP1")과, 상기 제1 면(120A)에서 상기 격벽 구조물(110P)과 접하는 영역에 배열된 복수의 제2 패턴들(LP1,LP2)로 구분될 수 있다. 복수의 제2 패턴들(LP2)은 도 4a에 도시된 실시예와 유사하게 실질적으로 동일한 형상을 가지며, 일정한 간격으로 배열되는 반면에, 복수의 제1 패턴들(LP1")은 비교적인 일정한 배열을 유지하더라도 다소 랜덤한 구조를 가질 수 있다. 상기 복수의 제1 패턴들(LP1")은 확대도에서 점선으로 표시된 바와 같이, 상기 제2 패턴들과 유사한 규칙성을 갖도록 형성된 후에, 윈도우(W)에 의해 광방출 영역이 개방하는 단계(도 7b 참조) 후 그리고 파장 변환부(190)를 형성하는 단계(도 7c 참조) 전에, 습식 에칭을 추가로 적용하여 비교적 랜덤한 패턴으로 변경할 수 있다. 이와 같이, 상기 복수의 제1 패턴들은 불규칙적으로 배열되며, 상기 복수의 제2 패턴들은 실질적으로 동일한 형상을 가지며 일정한 간격으로 배열될 수 있다. 본 실시예와 같이, 추가적인 습식 에칭을 적용하는 경우에도 미리 균일하게 패터닝된 광추출 패턴을 이용하므로, 광추출 패턴의 재현성은 일정한 수준으로 유지될 수 있다.
도 11는 디스플레이 장치의 개략적인 사시도이며, 도 12a 및 도 12b는 각각 도 11에 도시된 디스플레이 장치의 하나의 픽셀로 제공되는 반도체 발광소자를 나타내는 상부 평면도 및 하부 평면도이다.
도 11을 참조하면, 본 실시예에 따른 디스플레이 장치(500)는 구동회로를 갖는 회로 기판(300)과, 상기 회로 기판(300) 상에 배치되는 LED 어레이(PM)를 포함한다. 상기 구동회로는 박막 트랜지스터(TFT)와 같은 트랜지스터를 포함하여 구성될 수 있다.
본 실시예에 채용된 회로 기판(300)은 사각형상인 평면 구조를 갖는 것으로 예시되어 있으나, 다른 형상의 구조를 가질 수 있다. 일부 실시예에서, 회로 기판(300)을 일정한 곡률의 평면 구조를 갖거나 플렉서블 기판을 포함할 수 있다.
상기 LED 어레이(PM)는 상기 회로 기판(300) 상에 배치된 복수의 LED 모듈(200)을 포함하며, 상기 복수의 LED 모듈(200)은 도 12a 및 도 12b에 도시된 바와 같이, 각각 3개의 서브 픽셀로 구성된 픽셀로 제공할 수 있다. 본 실시예에서, 상기 각각의 LED 모듈(200)은 일 방향으로 나란히 배열된 3개의 서브 픽셀(SP1,SP2,SP3)을 포함하는 것으로 예시되어 있으나, 이에 한정되지 않으며, 다른 수의 서브 픽셀이 포함할 수 있으며, 각각의 서브 픽셀은 다른 형상을 가지며 다른 배열을 가질 수 있다.
회로 기판(300)의 모서리 영역에는 LED 어레이(PM)가 배치되지 않을 수 있다. 이러한 모서리 영역에는 LED 어레이(PM)을 둘러싸는 보호층(560)이 형성될 수 있다. 이러한 보호층(560)은 블랙 매트릭스(black matrix)와 같은 광차단 물질 또는 광반사성 물질을 포함할 수 있다.
도 12a 및 도 12b에 도시된 바와 같이, 상기 복수의 LED 모듈(10) 각각은 3개의 서브 픽셀(SP1,SP2,SP3)을 포함할 수 있다. 도 13a 내지 도 13c는 각각 도 12a 및 도 12b의 LED 모듈을 I1-I1', I2-I2' 및 I3-I3'선을 따라 절개하여 본 측단면도들이다.
도 12a 및 도 12b과 도 13a 내지 도 13c를 참조하면, 본 실시예에 채용된 LED 모듈은, 서로 다른 색의 광을 방출하는 제1 내지 제3 서브 픽셀(SP1,SP2,SP3)을 포함할 수 있다. 상기 제1 내지 제3 서브 픽셀(SP1,SP2,SP3)은 각각 광원으로서 반도체 적층체(220)를 갖는 LED 셀(C1,C2,C3)(이를 "셀 어레이"라고도 함)을 포함할 수 있다.
본 실시예에서, 상기 제1 내지 제3 서브 픽셀(SP1,SP2,SP3)은 컬러 이미지를 디스플레이하기 위해서 서로 다른 색의 광을 방출하도록 구성될 수 있다. 예를 들어, 상기 제1 내지 제3 서브 픽셀(SP1,SP2,SP3)은 각각 청색, 녹색, 적색의 광을 방출하도록 구성될 수 있다.
도 13a 내지 도 13c을 참조하면, 상기 제1 내지 제3 서브 픽셀(SP1,SP2,SP3)로부터 방출되는 광의 색은 LED 셀(C1,C2,C3) 및/또는 파장 변환부(192,193)에 의해 결정될 수 있다. 본 실시예에서, 상기 LED 셀(C1,C2,C3)은 청색 광 또는 자외선 광을 방출할 수 있는 반도체 적층체(220)를 포함할 수 있다. 상기 반도체 적층체(220)는 동일한 성장 공정으로 얻어진 복수의 에피택셜층(221,222,225,227)를 포함할 수 있다. 복수의 에피택셜층(221,222,225,227)은 언도프 반도체층(221), 제1 도전형 반도체층(222), 활성층(225) 및 제2 도전형 반도체층(227)을 포함할 수 있다.
앞선 실시예들과 유사하게, 상기 언도프 반도체층(221)은 GaN을 포함할 수 있다. 상기 제1 도전형 반도체층(222)은 n형 InxAlyGa1-x-yN (0≤x<1, 0≤<1, 0≤x+y<1)을 만족하는 질화물 반도체를 포함하며, 여기서 n형 불순물은 Si, Ge, Se 또는 Te을 포함할 수 있다. 상기 활성층(225)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 활성층(125)은 앞서 설명한 바와 같이, 청색 광(예, 440㎚∼460㎚) 또는 자외선이나 근자외선 광(예, 380㎚∼440㎚)을 방출하도록 구성될 수 있다. 상기 제2 도전형 반도체층(227)은 p형 InxAlyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층을 포함하며, 여기서, p형 불순물은 Mg, Zn 또는 Be을 포함할 수 있다.
상기 반도체 적층체(220) 상에 배치된 격벽 구조물(210P)은 제1 내지 제3 LED 셀(C1,C2,C3)에 대응되는 위치에 제1 내지 제3 윈도우(W1,W2,W3)를 포함할 수 있다. 본 실시예에서, 제1 내지 제3 윈도우(W1,W2,W3)는 서브 픽셀 각각의 광방출 영역을 정의할 수 있으며, 각각 동일한 형상과 사이즈로 형성될 수 있다. 본 실시예에 채용된 격벽 구조물(210P)은 상기 반도체 적층체(220)를 성장하기 위한 성장 기판의 일부일 수 있다. 예를 들어, 상기 격벽 구조물(210P)은 실리콘(Si)을 포함할 수 있다.
도 13a 및 도 13b을 참조하면, 제1 내지 제3 윈도우(W1,W2,W3)의 적어도 일부에는 서로 다른 파장 변환부(292,293)가 배치될 수 있다. 본 실시예에서, 상기 제2 및 제3 윈도우(W2,W3)에는 각각 제1 및 제2 파장 변환부(292,293)가 배치되며각각 제1 내지 제3 서브 픽셀(SP1,SP2,SP3)로부터 서로 다른 색의 광으로 변환시킬 수 있다. 예를 들어, 제1 내지 제3 LED 셀들(C1,C2,C3)은 청색 광을 방출하도록 구성되며, 제1 및 제2 파장 변환부(292,293)는 각각 적색 광 및 녹색 광으로 변환하도록 구성되며, 상기 제1 윈도우(W1)는 청색 광이 방출되도록 투명 물질층(291)이 배치될 수 있다. 예를 들어, 제1 및 제2 파장 변환부(292,293)은 각각 제1 및 제2 파장 변환 물질(292a,293a)과 제1 및 제2 파장 변환 물질(292a,293a)이 혼합된 투명 수지(292b,293b)를 포함할 수 있다. 상기 제1 및 제2 파장 변환 물질(292a,293a)은 형광체 또는 양자점일 수 있다.
본 실시예에 따른 LED 모듈(200)은 반도체 적층체(220)의 제1 면에 전체적으로 배열된 복수의 패턴들(LP1,LP2)을 포함할 수 있다. 복수의 패턴들은 상기 반도체 적층체(220)의 제1 면 중 광방출 영역, 즉 격벽 구조물(110P)의 윈도우(W)에 대응되는 영역에 배열된 복수의 제1 패턴들(LP1)과, 상기 제1 면(120A)에서 상기 격벽 구조물(110P)과 접하는 영역에 배열된 복수의 제2 패턴들(LP1)을 포함한다. 상기 복수의 제1 패턴들(LP1)은 실질적으로 동일한 형상을 가지며, 일정한 간격으로 배열될 수 있다. 상기 복수의 제2 패턴들(LP2)은 상기 복수의 제1 패턴들(LP1)의 형상과 실질적으로 동일한 형상을 가지며, 상기 복수의 제1 패턴들(LP1)의 간격과 동일한 간격으로 배열될 수 있다.
복수의 제1 및 제2 패턴들(LP1,LP2)은 성장 기판의 성장면에 미리 형성된 패턴으로부터 전사되어 얻어진 패턴일 수 있으며, 성장 기판의 성장면은 일정한 패턴을 갖도록 형성될 수 있다(도 7a 참조). 예를 들어, 성장 기판의 패터닝은 이러한 포토레지스트 및 드라이 에칭을 이용한 텍스쳐 공정에 의해 수행될 수 있다. 이러한 성장 기판의 패턴이 전사되어 얻어진 반도체 적층체(220)의 패턴들은 균일한 패턴을 가지므로, 광효율의 재현성을 크게 향상시킬 수 있다.
본 실시예에서, 상기 제2 및 제3 윈도우(W2,W3) 내에서 상기 제1 및 제2 파장 변환부(292,293) 상에 각각 제1 및 제2 투명층(291',291")을 배치될 수 있다. 상기 제1 및 제2 투명층(291',291")은 상기 격벽 구조물(210P)의 상면과 실질적으로 동일한 평면을 갖도록 형성될 수 있다. 상기 투명 물질층(291)도 상기 제1 및 제2 투명층(291',291")와 함께 형성될 수 있으며, 상기 격벽 구조물(210P)의 상면과 실질적으로 동일한 평면을 가질 수 있다. 이러한 평탄화된 상면들 상에는 필요한 컬러필터층(CF1,CF2,CF3)이 용이하게 형성될 수 있다. 본 실시예에서, 상기 제1 내지 제3 윈도우(W1,W2,W3)을 덮도록 상기 투명 물질층(291)과 상기 제1 및 제2 투명층(291',291") 상에 각각 청색, 녹색 및 적색 컬러 필터층(CF1,CF2,CF3)을 배치할 수 있다. 이러한 제1 내지 제3 컬러 필터층(CF1,CF2,CF3)은 제1 내지 제3 윈도우(W1,W2,W3)으로부터 방출되는 광의 색 순도를 높일 수 있다. 또한, 투명 보호층(295)은 상기 적색, 녹색 및 청색 컬러 필터층(CF1,CF2,CF3)을 덮도록 상기 격벽 구조물(210P) 상에 배치될 수 있다.
상기 제1 내지 제3 LED 셀(C1,C2,C3)의 측면과 일부 하면 영역에는 절연층(230)이 배치될 수 있다. 예를 들어, 상기 절연층(230)은 SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제3 LED 셀(C1,C2,C3) 사이에 위치한 절연층(230) 영역 상에 반사층(255)이 배치될 수 있다. 상기 반사층(235)은 상기 제1 내지 제3 LED 셀(C1,C2,C3)의 하면에 위치한 상기 절연층(230) 영역에도 연장될 수 있다. 상기 반사층(255)은 반사성 금속층, 분산형 브래그 반사(DBR)층 또는 무지향성 반사(ODR)층을 포함할 수 있다. 예를 들어, 상기 반사성 금속층은 Ag, Ni 또는 Al을 포함할 수 있다. 상기 반사층(255)이 DBR층인 경우에는, 절연층(230)이 생략될 수도 있다.
상기 제1 내지 제3 LED 셀(C1,C2,C3) 사이를 충전하도록 상기 보호 절연막(230) 상에 충전 절연부(260)가 배치될 수 있다. 본 실시예에서, 상기 충전 절연부(260)는 상기 제1 내지 제3 LED 셀(C1,C2,C3)의 하면을 덮도록 배치될 수 있다. 일부 실시예에서, 상기 충전 절연부(260)는 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 예를 들어, 상기 충전 절연부(241)는 TEOS(TetraEthyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 그 조합일 수 있다.
상기 제1 내지 제3 LED 셀(C1,C2,C3)의 제2 도전형 반도체층(227) 상에는 오믹콘택(245)이 형성될 수 있다. 일부 실시예에서, 상기 오믹 콘택(245)은 고반사성 오믹콘택을 포함할 수 있다. 예를 들어, 상기 오믹 콘택(245)은 Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조를 가질 수 있다. 이에 한정되지 않으며, 상기 오믹 콘택층(245)은 ITO와 같은 광투과성 전도층을 포함할 수 있다.
상기 제1 도전형 반도체층(222)에 연결된 제1 전극(271)이 상기 충전 절연부(260)를 관통하도록 형성될 수 있다(도 13b 및 도 13c 참조). 이와 유사하게, 상기 제2 도전형 반도체층(222)(특히, 오믹콘택(245))에 연결된 제2 전극(272)이 상기 충전 절연부(260)를 관통하도록 형성될 수 있다(도 13a 및 도 13c 참조). 예를 들어, 상기 제1 및 제2 전극(271,172)은 Cu, Al, Au, Cr, Ni, Ti, Sn 중 적어도 하나를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 제1 도전형 반도체층 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층들 사이에 배치된 활성층을 포함하는 반도체 적층체;
    상기 반도체 적층체의 제1 면에 배치되며, 상기 제1 면의 광방출 영역을 정의하는 윈도우를 갖는 격벽 구조물;
    상기 윈도우 내에 배치되며, 상기 활성층으로부터 방출되는 광의 파장을 변환하도록 구성된 파장 변환부; 및
    상기 반도체 적층체의 제2 면에 배치되며, 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층에 각각 접속된 제1 전극 및 제2 전극;을 포함하고,
    상기 반도체 적층체는 상기 제1 면의 광방출 영역에 배열된 복수의 제1 패턴들과 상기 제1 면에서 상기 격벽 구조물과 접하는 영역에 배열된 복수의 제2 패턴들을 갖는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 복수의 제1 패턴들은 동일한 형상을 가지며, 일정한 간격으로 배열된 반도체 발광소자.
  3. 제2항에 있어서,
    상기 복수의 제2 패턴들은 상기 복수의 제1 패턴들의 형상과 동일한 형상을 가지며, 상기 복수의 제1 패턴들의 간격과 동일한 간격으로 배열되는 반도체 발광소자.
  4. 제1항에 있어서,
    상기 복수의 제2 패턴들은 상기 격벽 구조물과 접하는 상기 영역 중 상기 광방출 영역에 인접한 일부 영역에 배치되는 반도체 발광소자.
  5. 제1항에 있어서,
    상기 복수의 제1 패턴들은 불규칙적으로 배열되며,
    상기 복수의 제2 패턴들은 동일한 형상을 가지며 일정한 간격으로 배열된 반도체 발광소자.
  6. 제1항에 있어서,
    상기 반도체 적층체는 상기 제1 도전형 반도체층 상에 배치되며, 상기 제1 면을 제공하는 표면을 갖는 언도프 반도체층을 더 포함하며,
    상기 복수의 제1 및 제2 패턴들은 상기 언도프 반도체층의 상기 표면에 배치되는 반도체 발광소자.
  7. 제1항에 있어서,
    상기 제1 도전형 반도체층의 일 영역은 상기 제2 도전형 반도체층과 상기 활성층을 관통하는 홀 또는 트렌치에 의해 개방되며,
    상기 반도체 발광소자는 상기 제1 도전형 반도체층의 상기 일 영역과 상기 제2 도전형 반도체층의 일 영역을 각각 개방하는 제1 개구 및 제2 개구를 갖는 절연층을 더 포함하고,
    상기 제1 전극은 상기 제1 개구를 통해 상기 제1 도전형 반도체층의 상기 일 영역에 연결되며, 상기 제2 전극은 상기 제2 개구를 통해 상기 제2 도전형 반도체층의 상기 일 영역에 연결되는 반도체 발광소자.
  8. 각각 제1 및 제2 도전형 반도체층과 그 사이에 배치된 활성층을 가지며 서로 분리된 복수의 LED 셀들을 포함하고, 제1 면 및 상기 제1 면과 반대에 위치하는 제2 면을 갖는 셀 어레이;
    상기 복수의 LED 셀들이 서로 광학적으로 차단되도록 상기 복수의 LED 셀들 사이에 배치된 반사성 절연부;
    상기 반사성 절연부에 연결되도록 상기 셀 어레이의 제1 면 상에 배치되며, 상기 복수의 LED 셀들 각각에 대응되도록 위치하는 복수의 윈도우들을 갖는 격벽 구조물;
    상기 복수의 윈도우들 중 적어도 하나에 배치되며, 상기 활성층으로 생성된 광의 파장을 변환하는 적어도 하나의 파장 변환층; 및
    상기 셀 어레이의 제2 면에 배치되며, 상기 복수의 LED 셀들에 각각 전기적으로 연결된 제1 및 제2 전극들;을 포함하고,
    상기 셀 어레이의 제1 면은 상기 복수의 윈도우들에 대응되며 복수의 제1 패턴들이 배열된 복수의 제1 영역들과, 상기 격벽 구조물과 접하며 복수의 제2 패턴들이 배열된 제2 영역을 포함하는 반도체 발광소자.
  9. 제8항에 있어서,
    상기 복수의 LED 셀들은 제1 내지 제3 LED 셀들을 포함하며, 상기 활성층은 제1 파장의 광을 방출하도록 구성되며,
    상기 적어도 하나의 파장 변환층은 상기 복수의 윈도우들 중 상기 제2 및 제3 LED 셀들 상의 윈도우들에 각각 배치된 제1 및 제2 파장 변환층들을 포함하며, 상기 제1 및 제2 파장 변환층들은 각각 제1 파장의 광을 제2 및 제3 파장의 광으로 변환하도록 구성되는 반도체 발광소자.
  10. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 제1 도전형 반도체층 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층들 사이에 배치된 활성층을 포함하는 반도체 적층체;
    상기 반도체 적층체의 제1 면에 배치되며, 상기 제1 면의 광방출 영역을 정의하는 윈도우를 갖는 격벽 구조물;
    상기 윈도우 내에 배치되며, 상기 활성층으로부터 방출되는 광의 파장을 변환하도록 구성된 파장 변환부; 및
    상기 반도체 적층체의 제2 면에 배치되며, 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층에 각각 접속된 제1 전극 및 제2 전극;을 포함하고,
    상기 반도체 적층체는 상기 제1 면 중 상기 광방출 영역에 동일한 형상을 가지며, 일정한 간격으로 배열된 복수의 광추출 패턴들을 갖는 반도체 발광소자.

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