KR20220031619A - 고 전자 이동도 트랜지스터의 고 전압 동작을 향상시키기 위한 정전용량 네트워크 및 그 방법 - Google Patents
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Abstract
본원 명세서에는 고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT)의 고 전압 동작을 향상시키기 위한 정전용량 네트워크가 제시되어 있다. 집적 및/또는 외부 정전용량 네트워크에는 드리프트 영역 내 전계를 분포시키기 위해 고정 갯수의 용량 결합 필드 플레이트들이 제공될 수 있다. 상기 용량 결합 필드 플레이트들은 비용을 낮추기 위해 동일한 금속 층상에 제조되는 것이 유리할 수 있으며; 그리고 상기 정전용량 네트워크는 필드 플레이트 전위들을 제어하기 위해 제공될 수 있다. 각각의 필드 플레이트 상의 전위들은 상기 정전용량 네트워크를 통해 사전에 결정될 수 있으며, 결과적으로 상기 드리프트 영역을 따라 균일한 그리고/또는 실질적으로 균일한 전계 분포가 생성된다.
Description
관련 출원들에 대한 상호 참조
본원은 2019년 7월 12일자 출원된 미국 임시출원 제62/873,307호의 이점을 주장한 것이며, 상기 미국 임시출원의 전체는 인용에 의해 본원에 보완된다.
기술분야
본 발명은 고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT)의 고 전압 동작을 향상시키기 위한 정전용량 네트워크에 관한 것이며 더 구체적으로는 정전용량 네트워크를 통해 결합된 필드 플레이트(field plate)를 지니는 수평구조 질화갈륨(GaN) HEMT에 관한 것이다.
질화갈륨(GaN) 및 기타 광대역 갭 3족 질화물 기반 직접 전이 반도체 재료는 높은 항복 전계(break-down electric field)를 나타내고 높은 전류 밀도(current density)를 이용한다. 이와 관련하여 GaN 기반 반도체 장치는 전력 및 고주파 애플리케이션에서 실리콘 기반 반도체 장치의 대안으로 활발히 연구되고 있다. 예를 들어, GaN HEMT는 상응하는 면적의 실리콘 전력 전계 효과 트랜지스터에 비해 높은 항복 전압으로 낮은 온저항(specific on resistance)을 제공할 수 있다.
전력 전계 효과 트랜지스터(field effect transistor; FET)는 증가형 모드(enhancement mode) 또는 공핍형 모드(depletion mode)일 수 있다. 증가형 모드 장치는 인가된 게이트 바이어스가 없을 때(다시 말하면, 게이트-소스 바이어스가 0일 때) 전류를 차단하는(다시 말하면, 오프(off)인) 트랜지스터(예컨대, 전계 효과 트랜지스터)를 언급할 수 있다. 이와는 대조적으로, 공핍형 모드 장치는 상기 게이트-소스 바이어스가 0일 때 전류를 허용하는(즉, 온(on)인) 트랜지스터를 언급할 수 있다.
이하의 설명에서는, 고 전자 이동도 트랜지스터의 고 전압 동작을 향상시키기 위한 정전용량 네트워크에 대한 철저한 이해를 제공하기 위해 여러 특정 세부사항이 설명된다. 그러나 통상의 기술자에게는 자명하겠지만 그러한 특정 세부사항이 본원 명세서의 교시를 실시하기 위해 채용될 필요는 없다. 다른 예시들에서, 잘 알려진 재료 또는 방법은 본 개시내용을 모호하게 하는 것을 회피하기 위해 상세하게 설명되지 않았다.
본원 명세서 전반에 걸쳐 "일 실시 예", "한 실시 예", "일 예" 또는 "한 예"에 대한 참조는 그러한 실시 예 또는 예와 관련하여 설명된 특정한 특징, 구조, 방법, 프로세스 및/또는 특성이 고 전자 이동도 트랜지스터의 고 전압 동작을 향상시키기 위한 정전용량 네트워크의 적어도 하나의 실시 예에 포함된다는 것을 의미한다. 따라서, 본원 명세서 전반에 걸친 여러 위치에서의 "일 실시 예에서", "한 실시 예에서", "일 예" 또는 "한 예"라는 문구의 출현은 반드시 모두 동일한 실시 예 또는 예를 언급하는 것은 아니다. 또한, 특정한 특징들, 구조들, 방법들, 프로세스들 및/또는 특성들은 하나 이상의 실시 예들 또는 예들에서 임의의 적절한 조합 및/또는 하위조합으로 조합될 수 있다. 또한, 여기서 이해할 점은 본원 명세서와 함께 제공된 도면들이 통상의 기술자에게 설명하기 위한 것이며 그 도면들이 반드시 일정한 비율로 그려진 것이 아니다는 것이다.
본원의 문맥에서, 트랜지스터가 "오프 상태(off-state)" 또는 "오프(off)"에 있을 때 트랜지스터는 전류를 차단하고 그리고/또는 전류를 실질적으로 전도(傳導)하지 않는다. 이와는 반대로, 트랜지스터가 "온 상태(on-state)" 또는 "온(on)"일 때 트랜지스터는 실질적으로 전류를 전도할 수 있다. 예를 들어, 일 실시 예에서, 고 전압 트랜지스터는 N-채널 금속 산화물 반도체(N-channel metal-oxide-semiconductor; NMOS) 전계 효과 트랜지스터(field-effect transistor; FET)를 포함하며, 상기 고 전압은 제1 단자인 드레인 및 제2 단자인 소스 간에 지원된다. 일부 실시 예들에서 집적 제어기 회로는 부하에 제공되는 에너지를 조정할 때 전력 스위치를 구동하는 데 사용될 수 있다. 또한, 본 개시내용의 목적을 위해, "접지" 또는 "접지 전위"는 전자 회로 또는 집적 회로(IC)의 다른 모든 전압 또는 전위가 정의되거나 측정되는 기준 전압 또는 전위를 언급한다.
위에서 설명한 바와 같이, HEMT 및/또는 GaN HEMT는 상응하는 면적의 실리콘 전력 전계 효과 트랜지스터에 비해 높은 항복 전압으로 낮은 온저항(specific on resistance)을 제공할 수 있다. 그러나 HEMT들 및/또는 GaN HEMT들의 항복 전압은 드리프트 영역 내 불균일한 전계들에 의해 제한될 수 있음이 밝혀졌다. 따라서, 드리프트 영역이 균일하고 그리고/또는 실질적으로 균일해지도록 드리프트 영역 내 전계를 분포시키는 방법을 찾는 것이 바람직할 수 있다.
전계를 분배하는 전통적인 수법들에는 필드 플레이트(field plate)들을 사용하는 것이 포함된다. 그러나 고 전압 HEMT(예컨대, 수평구조 고 전압 HEMT)에 대한 전통적인 필드 플레이트 설계는 드리프트 영역을 따라 정사각형 전계 분포를 제공하는 것으로 제한될 수 있으며; 게다가, 전통적인 필드 플레이트 설계는 높은 항복 전압을 지원하기 위해 두꺼운 유전체를 필요로 할 수 있다. 이는 프로세스 비용과 복잡성을 또 증가시킬 수 있다. 따라서, 프로세스 비용 및 복잡성을 증가시키지 않으면서 전계를 분포시키는 방법을 찾는 것이 또한 바람직할 수 있다.
고 전자 이동도 트랜지스터(HEMT)의 고 전압 동작을 향상시키기 위한 정전용량 네트워크가 본원 명세서에 제시되어 있다. 집적 및/또는 외부 정전용량 네트워크에는 드리프트 영역 내 전계를 분포시키기 위해 고정 개수의 정전용량 결합 필드 플레이트들이 제공될 수 있다. 정전용량 결합 필드 플레이트들은 비용을 낮추도록 동일한 금속 층 상에 제조되는 것이 유리할 수 있으며; 그리고 상기 정전용량 네트워크는 필드 플레이트 전위들을 제어하기 위해 제공될 수 있다. 각각의 필드 플레이트 상의 전위들은 상기 정전용량 네트워크를 통해 사전에 결정될 수 있으며, 결과적으로 드리프트 영역을 따라 균일한 그리고/또는 실질적으로 균일한 전계 분포가 생성된다.
고 전자 이동도 트랜지스터(HEMT)의 고 전압 동작을 향상시키기 위한 정전용량 네트워크의 제한적이지 않고 완전히 망라하지 않는 실시 예들이 이하의 도면들을 참조하여 설명되며, 여기서 달리 명시되지 않는 한 다양한 도면 전체에 걸쳐 유사한 참조번호들이 유사한 부분들을 언급한다.
해당 참조문자들은 다양한 도면 전체 중 일부 도면에 걸쳐 해당 구성요소들을 나타낸다. 숙련된 기술자들은 도면들 내 요소들이 간략성과 명료성을 위해 예시된 것이고 반드시 일정한 비율로 그려진 것이 아님을 이해할 것이다. 예를 들어, 도면들 내 일부 요소들 및 층들의 치수들은 본원 명세서의 교시들의 다양한 실시 예의 이해를 향상시키는 데 도움이 되도록 다른 요소들에 비해 과장될 수 있다. 또한, 상업적으로 실현 가능한 실시 예에서 유용하거나 필요한 일반적이지만 잘 이해되는 요소들, 층들 및/또는 프로세스 단계들은 종종 고 전자 이동도 트랜지스터의 고 전압 작동을 향상시키기 위한 정전용량 네트워크의 다양한 실시 예에 대한 뷰가 방해되지 않게 하도록 도시되어 있지 않다.
도 1a는 일 실시 예에 따른 정전용량 네트워크를 포함하는 장치 단면을 간략하게 보여주는 개략도이다.
도 1b는 일 실시 예에 따른 정전용량 네트워크를 포함하는 장치 단면을 보여주는 개략도이다.
도 1c는 일 실시 예에 따른 정전용량 네트워크를 포함하는 장치 단면을 보여주는 개략도이다.
도 2a는 일 실시 예에 따른 정전용량 네트워크를 포함하는 장치를 보여주는 개략도이다.
도 2b는 일 실시 예에 따른 정전용량 네트워크를 포함하는 장치를 보여주는 개략도이다.
도 2c는 일 실시 예에 따른 정전용량 네트워크를 포함하는 장치를 보여주는 개략도이다.
도 2d는 일 실시 예에 따른 정전용량 네트워크를 포함하는 장치를 보여주는 개략도이다.
도 3a는 일 실시 예에 따른 등전위선들을 포함하는 장치 단면을 보여주는 도면이다.
도 3b는 일 실시 예에 따른 등전위선들을 포함하는 장치 단면을 보여주는 도면이다.
도 3c는 일 실시 예에 따른 등전위선들을 포함하는 장치 단면을 보여주는 도면이다.
도 4a는 일 실시 예에 따른 드리프트 영역을 따른 거리의 함수로서 전계 및 전위를 보여주는 선도이다.
도 4b는 일 실시 예에 따른 드리프트 영역을 따른 거리의 함수로서 전계 및 전위를 보여주는 선도이다.
도 4c는 일 실시 예에 따른 드리프트 영역을 따른 거리의 함수로서 전계 및 전위를 보여주는 선도이다.
도 5는 일 실시 예에 따른 드레인 전압의 함수로서 필드 플레이트 전위에 상응하는 전위를 보여주는 선도이다.
도 6은 일 실시 예에 따른 장치의 평면 레이아웃 도면이다.
도 7은 일 실시 예에 따른 드리프트 영역에서 전계를 분배하기 위한 개념적 흐름도이다.
도 8은 고 전압 수평구조 질화갈륨 장치에 대한 전통적인 필드 플레이트 설계를 보여주는 도면이다.
도 9는 본원 명세서의 교시들에 따른 수평구조 질화갈륨 장치 단면 및 전기 회로를 보여주는 도면이다.
도 10a는 일 실시 예에 따른 장치의 평면 레이아웃 도면이다.
도 10b는 도 10a의 실시 예에 따른 스트라이프 영역(stripe region)의 평면 레이아웃 도면이다.
도 11a는 일 실시 예에 따른 장치의 평면 레이아웃 도면이다.
도 11b는 도 11a의 실시 예에 따른 스트라이프 영역의 평면 레이아웃 도면이다.
도 11c는 도 11a의 실시 예에 따른 스트라이프 영역의 단면도이다.
도 1b는 일 실시 예에 따른 정전용량 네트워크를 포함하는 장치 단면을 보여주는 개략도이다.
도 1c는 일 실시 예에 따른 정전용량 네트워크를 포함하는 장치 단면을 보여주는 개략도이다.
도 2a는 일 실시 예에 따른 정전용량 네트워크를 포함하는 장치를 보여주는 개략도이다.
도 2b는 일 실시 예에 따른 정전용량 네트워크를 포함하는 장치를 보여주는 개략도이다.
도 2c는 일 실시 예에 따른 정전용량 네트워크를 포함하는 장치를 보여주는 개략도이다.
도 2d는 일 실시 예에 따른 정전용량 네트워크를 포함하는 장치를 보여주는 개략도이다.
도 3a는 일 실시 예에 따른 등전위선들을 포함하는 장치 단면을 보여주는 도면이다.
도 3b는 일 실시 예에 따른 등전위선들을 포함하는 장치 단면을 보여주는 도면이다.
도 3c는 일 실시 예에 따른 등전위선들을 포함하는 장치 단면을 보여주는 도면이다.
도 4a는 일 실시 예에 따른 드리프트 영역을 따른 거리의 함수로서 전계 및 전위를 보여주는 선도이다.
도 4b는 일 실시 예에 따른 드리프트 영역을 따른 거리의 함수로서 전계 및 전위를 보여주는 선도이다.
도 4c는 일 실시 예에 따른 드리프트 영역을 따른 거리의 함수로서 전계 및 전위를 보여주는 선도이다.
도 5는 일 실시 예에 따른 드레인 전압의 함수로서 필드 플레이트 전위에 상응하는 전위를 보여주는 선도이다.
도 6은 일 실시 예에 따른 장치의 평면 레이아웃 도면이다.
도 7은 일 실시 예에 따른 드리프트 영역에서 전계를 분배하기 위한 개념적 흐름도이다.
도 8은 고 전압 수평구조 질화갈륨 장치에 대한 전통적인 필드 플레이트 설계를 보여주는 도면이다.
도 9는 본원 명세서의 교시들에 따른 수평구조 질화갈륨 장치 단면 및 전기 회로를 보여주는 도면이다.
도 10a는 일 실시 예에 따른 장치의 평면 레이아웃 도면이다.
도 10b는 도 10a의 실시 예에 따른 스트라이프 영역(stripe region)의 평면 레이아웃 도면이다.
도 11a는 일 실시 예에 따른 장치의 평면 레이아웃 도면이다.
도 11b는 도 11a의 실시 예에 따른 스트라이프 영역의 평면 레이아웃 도면이다.
도 11c는 도 11a의 실시 예에 따른 스트라이프 영역의 단면도이다.
도 1a는 한 실시 예에 따른 정전용량 네트워크(140)를 포함하는 장치 단면을 간략하게 보여주는 개략도(100a)이다. 간략하게 보여주는 개략도(100a)에는 질화 알루미늄 갈륨(AlGaN), 질화 갈륨(GaN), 및/또는 AlGaN과 GaN 양자의 조합을 포함할 수 있는 반도체 층(102)이 도시되어 있다. 간략하게 보여주는 개략도(100a)에는 소스, 게이트 및 드레인에 대한 상호접속이 더 도시되어 있다. 일 실시 예에서, 상호접속층들은 저항 접점들(104-105), 소스 필드 플레이트(source field plate; SFP)(106), 드레인 필드 플레이트(drain field plate; DFP)(107), 바이어(via)들(108-109), 제1 금속층(110)(다시 말하면, 소스에 대한 제1 금속층(110)), 제1 금속층(111)(다시 말하면, 드레인에 대한 제1 금속층(111)), 바이어들(112-113), 제2 금속층(114)(다시 말하면, 소스에 대한 제2 금속층(114)), 및 제2 금속(115)(다시 말하면, 드레인에 대한 제2 금속(115))으로서 식별될 수 있다. 추가로, 게이트 상호접속은 게이트 필드 플레이트(120), 바이어(122), 및 제1 금속층(124)(다시 말하면, 게이트에 대한 제1 금속층(124))을 포함할 수 있다.
드리프트 영역은 게이트(GATE)와 드레인(DRAIN) 사이의 반도체 층(102)의 표면(다시 말하면, 상부)을 따라 및/또는 상기 표면 부근에 존재할 수 있다. 드리프트 영역을 따라, 필드 플레이트들(131-134)이 반도체 층(102)의 드리프트 영역 상에 배치되도록 제1 금속층을 사용하여 필드 플레이트들(131-134)이 제조될 수 있다. 필드 플레이트(131-134)는 프로세스 단계들 및/또는 비용을 줄이기 위해 제1 금속층들(110-111, 124)과 동일한 금속층(다시 말하면, 금속 1) 상에 형성되는 것이 유리할 수 있다.
상기 정전용량 네트워크(140)는, 상기 필드 플레이트들(131-134)에, 접지(GND)에, 그리고/또는 하나 이상의 층에서(예컨대, 바이어(113)에서)의 드레인에 전기적으로 접속될 수 있다. 비록 도 1a의 실시 예가 4개의 필드 플레이트(131-134)를 보여주고 있지만, 4개의 필드 플레이트(131-134)보다는 많거나 적을 수 있다. 예를 들어, 단지 하나의 필드 플레이트(131)만이 있을 수 있다.
상기 정전용량 네트워크(140)는 필드 플레이트 전위들(다시 말하면, 필드 플레이트 전압)를 조절하기 위해 제공될 수 있는 외부 네트워크 및/또는 내부(다시 말하면, 집적) 네트워크일 수 있다. 상기 필드 플레이트 전위들을 알려진(다시 말하면, 선택된) 값들로 조절함으로써, 반도체 층(102)의 드리프트 영역 내 전계가 제어된 방식으로 조절(다시 말하면, 분포)될 수 있다. 이러한 방식으로, 전계가 실질적으로 균일하게 분포될 수 있다.
도 1b는 한 실시 예에 따른 정전용량 네트워크(140)를 포함하는 장치 단면을 보여주는 개략도(100b)이다. 개략도(100b)에는 기생 필드 플레이트 정전용량들(C1-C4, C11-C15)이 도시되어 있다. 기생 필드 플레이트 정전용량들(C1-C4, C11-C15)은 필드 플레이트들(131-134)이 정전용량 결합되도록 하는 결합을 초래할 수 있다. 상기 정전용량 네트워크(140)는 필드 플레이트 전위들(다시 말하면, 필드 플레이트 전압들)을 제어 및/또는 선택하도록 맞춤화된 커패시터들(C21-C24)을 제공할 수 있다. 커패시터들(C21-C24)은 상기 필드 플레이트 전위들을 선택하기 위해 시뮬레이션 및/또는 실험에 의해 적어도 부분적으로 결정될 수 있다.
도 1c는 일 실시 예에 따른 정전용량 네트워크(140)를 포함하는 장치 단면을 보여주는 개략도(100c)이다. 상기 정전용량 네트워크(140)는 접지(GND)와 드레인(다시 말하면, 바이어(113)에 대한 드레인) 사이에 전기적으로 결합된 추가적인 임피던스들(R1-R6)을 포함한다. 상기 임피던스들(R1-R6)은 저항기들, 수동 소자들, 및/또는 상기 필드 플레이트들(131-134)에 접속하도록 맞춤화된 비선형 구성요소들(예컨대, 능동 전계 효과 트랜지스터)일 수 있다. 일부 실시 예들에서 상기 임피던스들(R1-R6)은 상기 필드 플레이트들(131-134) 상의 전하가 제거 및/또는 제어되는 것을 허용하는 방전 특징을 제공하는 것이 유리할 수 있다.
도 2a는 한 실시 예에 따른 정전용량 네트워크(206)를 포함하는 장치를 보여주는 개략도(200a)이다. 개략도(200a)에는 게이트(G), 소스(S), 및 드레인(D)을 갖는 트랜지스터(202)가 포함되어 있으며; 개략적으로 보인 바와 같이, 필드 플레이트들(204)은 게이트(G)와 드레인(D) 사이에 전기적으로 연결될 수 있다. 개략도(200a)에는 또한 시스템 전압에 관련된 추가적인 정보가 도시되어 있다. 예를 들어, 상기 정전용량 네트워크(206)는 필드 플레이트 전위들(VFP1-VFP4)을 제공하도록 접지(GND) 및 상기 필드 플레이트들(204)에 연결될 수 있다. 또한, 드레인-소스 전압(VDS)은 드레인(D)에 인가될 수 있다. 또한, 게이트-소스 전압(VGS)은 게이트(G)에 인가될 수 있으며; 소스(S)는 접지(GND)에 접속될 수 있다.
도 2b는 한 실시 예에 따른 정전용량 네트워크(206)를 포함하는 장치를 보여주는 개략도(200b)이다. 필드 플레이트들(204)은 기생 정전용량(C30-C34)과 결합된 필드 플레이트들(231-234)을 포함한다. 상기 정전용량 네트워크는 상기 필드 플레이트들(231-234)에 각각 접속된 커패시터들(C35-C38)를 포함한다. 커패시터들(C35-C38)의 값들은 상기 필드 플레이트 전위들(VFP1-VFP4)을 제어(다시 말하면, 선택)하도록 선택될 수 있으며; 그리고 상기 필드 플레이트 전위들(VFP1-VFP4)을 선택함으로써, 트랜지스터(202)의 드리프트 영역을 따라 전계가 제어될 수 있다. 트랜지스터(202)의 드리프트 영역은 게이트(G)와 드레인(D) 사이에 있을 수 있고; 그리고 4개의 필드 플레이트(231-234)보다는 많거나 적을 수 있다. 따라서, 4개의 커패시터(C35-C38)보다는 많거나 적을 수도 있다.
도 2c는 일 실시 예에 따른 정전용량 네트워크(206)를 포함하는 장치를 보여주는 개략도(200c)이다. 개략도(200c)는 방전 네트워크(207)를 포함하는 실시 예를 보여준다. 상기 방전 네트워크(207)는 또한 필드 플레이트들(204)에 접속될 수 있다.
도 2d는 한 실시 예에 따른 정전용량 네트워크(206)를 포함하는 장치를 보여주는 개략도(200d)이다. 도시된 바와 같이, 방전 네트워크(207)는 드레인(D)과 게이트(G) 사이에 전기적으로 연결된 임피던스들(Z1-Z5)을 포함할 수 있다. 상기 임피던스들은 또한, 방전 특징을 제공하기 위해 상기 필드 플레이트들(231-234)에 전기적으로 연결된다. 일부 실시 예들에서 임피던스들(Z1-Z5)은 능동 장치(예컨대, 전계 효과 트랜지스터들)에 의해 구현될 수 있다. 다른 실시 예들에서 임피던스들(Z1-Z5)은 저항기들에 의해 그리고/또는 수동 구성요소들에 의해 구현될 수 있다.
도 3a는 한 실시 예에 따른 등전위선(potential contour)들을 포함하는 장치 단면(300a)을 보여준다. 상기 장치 단면(300a)은 소스(S)(302), 게이트(G)(304), 및 드레인(D)(306)을 포함하는 HEMT 장치의 단면일 수 있다. 상기 장치 단면(300a)은 또한, "X" 축을 따라 게이트(304)와 드레인(306) 사이에 위치한 필드 플레이트들(312-314)을 보여준다. 상기 등전위선들은 장치 단면(300a)의 시뮬레이션으로부터 획득될 수 있다.
도 3b는 한 실시 예에 따른 등전위선들을 포함하는 장치 단면(300b)을 보여준다. 상기 등전위선들은 라인(line)들로 도시되어 있으며 장치 시뮬레이터를 사용하여 획득될 수도 있다.
도 3c는 한 실시 예에 따른 등전위선들을 포함하는 장치 단면(300c)을 보여준다. 장치 단면(300c)에는 장치 재료 및 드리프트 영역에 관련된 추가적인 세부사항이 도시되어 있다. 예를 들어, 장치 단면(300c)에는 필드 플레이트들(312-314)이 드리프트 영역(다시 말하면, 고 전압 영역) 상에 형성되는 영역에 상응하는 고 전압 영역(320)이 도시되어 있다. 상기 필드 플레이트들(312-314)은 또한 필드 플레이트들(f1-f3)로서 라벨링될 수 있다.
상기 장치 단면(300c)에는 또한 GaN 버퍼 층(352) 및 산화 알루미늄(Al2O3) 층(354)이 구분되어 있다. 장치 단면(300c)에서, 정전위(electrostatic potential; V)의 시뮬레이션 값들은 컬러 코딩된 키(color coded key)(예컨대, 1.0560 내지 1.2029볼트 범위의 값들을 갖는 컬러 코딩된 키)에 따라 도시될 수 있다.
도 3c는 3개의 정전용량 결합 필드 플레이트(312-314)(f1-f3)를 갖는 1200V 장치에 대한 시뮬레이션된 등전위선을 보여주는 도면에 상응할 수 있다. 정전용량 네트워크를 에뮬레이트(emulate)하기 위한 수단으로서 조절용 외부 정전용량을 각각의 필드 플레이트에 할당한 경우, 도 3c의 장치는 확장된 HV 영역 내 균일한 2DEG 전계로 1200V를 지원하는 것으로 도시될 수 있다(예컨대, 도 4c 참조).
도 4a는 한 실시 예에 따른 드리프트 영역을 따른 거리의 함수로서의 전위 및 전계의 선도들(402, 404)을 보여준다. 상기 실시 예는 장치 단면(300a-c)의 시뮬레이션 결과에 상응하는 것일 수 있다. 추가로, 선도(402)는 전위에 상응하는 것일 수 있고 선도(404)는 전계에 상응하는 것일 수 있다. 도시된 바와 같이, 약 17미크론과 35미크론 사이에서, 선도(404)는 거리의 함수로서 선도(402)를 개선하기 위해 실질적으로 균일하다. 이러한 방식으로 전위(다시 말하면, 선도(402))의 최대값은 대략 1200볼트(V)에 도달한다.
도 4b는 한 실시 예에 따른 드리프트 영역을 따른 거리의 함수로서의 전위 및 전계의 선도들(402, 404)을 보여준다. 도 4b에는 고 전압 영역(320)에 상응하는 고 전압 영역(420)의 위치가 더 구분되어 있다. 선도(404)에 의해 예시되어 있는 바와 같이, 전계는 고 전압 영역(420) 내에서(예컨대, 드리프트 영역 내에서) 실질적으로 균일하다.
도 4c는 한 실시 예에 따른 드리프트 영역을 따른 거리의 함수로서의 전위 및 전계의 선도들(402, 404)을 보여준다. 도 4c는 상기 필드 플레이트들(312-314)(f1-f3)의 위치들을 보여주는 추가적인 레이블들을 포함하는 것을 제외하고는 도 4b와 유사할 수 있다. 예를 들어, 전위에 상응하는 선도(404)에는 필드 플레이트들(312-314)(f1-f3)의 위치들에 상응하는 플래토(plateau)들(431-433)이 도시되어 있다.
위에서 논의한 바와 같이, 상기 장치는 확장된 고 전압(high voltage; HV) 영역(420) 내 균일한 2DEG 전계로 1200볼트를 지원할 수 있다. 2차원 전자 게이트(two-dimensional electron gate; 2DEG) 영역 내 균일한 전계는 GaN 장치 내 안정된 동적 온-저항(Rdson)을 유리하게 제공할 수 있다.
도 5는 한 실시 예에 따른 드레인 전압의 함수로서의 필드 플레이트 전위들(502-504)에 상응하는 선도들을 보여준다. 상기 실시 예는 또한 장치 단면들(300a-c)의 시뮬레이션 결과들에 상응하는 것일 수 있다. 상기 필드 플레이트 전위들(502-504)은 드레인 전압(Vdrain)의 함수로 제공되며 각각의 필드 플레이트(312-314)(예컨대, 필드 플레이트들(f1-f3))의 커플링 비(coupling ratio)가 필드 플레이트 전위 대 드레인 전압의 비에 의해 계산될 수 있는 방법을 보여줄 수 있다.
도 6은 한 실시 예에 따른 장치의 평면 레이아웃 도면(600)이다. 상기 평면 레이아웃 도면(600)에는 방향 YP에 평행하게 배향된 스트라이프(stripe)들을 갖는 능동 영역(610)이 도시되어 있다. 통상의 기술자라면 이해할 수 있겠지만, 트랜지스터들 및/또는 반도체 장치들은 전류, 전압 및/또는 전력이 능동적으로 제어될 수 있는 능동 영역들을 갖도록 제조될 수 있고; 추가로 상기 능동 영역(들)에 인접한 패드층(pad layer)들을 포함하는 상호접속층들이 있을 수 있다. 이와 관련하여, 평면 레이아웃 도면(600)에는 또한 상호접속(예컨대, 금속화 및/또는 패드 층)이 드레인(D) 및 소스(S)에 접속되도록 위치할 수 있는 영역이 도시되어 있다. 예를 들어, 패드들(601-603)은 상기 능동 영역(610) 내 드레인 스트라이프들 및/또는 세그먼트들에 대한 접속(다시 말하면, 전기적 접속)을 허용하는 드레인 패드들(601-603)일 수 있고; 패드(608)는 상기 활성 영역(610) 내 소스 스트라이프들 및/또는 세그먼트들에 대한 접속(다시 말하면, 전기적 접속)을 허용하는 소스 패드(608)일 수 있다. 추가로, 패드(607)는 상기 능동 영역(610) 내 게이트 영역들에 대한 접속(다시 말하면, 전기적 접속)을 허용하는 게이트 패드(607)일 수 있다.
일 실시 예에서, 정전용량 네트워크(예컨대, 정전용량 네트워크(140) 및/또는 정전용량 네트워크(206))는 상기 능동 영역(610) 외부에 배치될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 정전용량 네트워크(606)는 드레인 패드(602) 부근의 능동 영역(610) 외부에 배치될 수 있다. 추가로, 필드 플레이트들(예컨대, 필드 플레이트들(131-134), 필드 플레이트들(204), 및/또는 필드 플레이트들(312-314))은 상기 능동 영역(610) 내부에 배치될 수 있다. 예를 들어, 필드 플레이트들(312-314)과 같은 필드 플레이트들은 방향 YP에 평행하게 그리고 상기 능동 영역(610) 내에(다시 말하면, 상기 능동 영역(610) 내부에) 위치할 수 있다. 비록 도 6에 드레인 패드(602) 부근에 배치되는 것으로 정전용량 네트워크(606)가 도시되어 있지만, 다른 배치들이 가능하다. 예를 들어, 상기 정전용량 네트워크(606)는 상기 소스 패드(608) 부근에나 또는 상기 소스 패드(608) 내부에 배치될 수 있다. 대안으로, 장치는 도 10a 및 도 11a와 관련하여 이하에서 설명되는 바와 같은 다수의 정전용량 네트워크 및/또는 집적 정전용량 네트워크를 갖는 레이아웃을 사용할 수 있다.
도 7은 한 실시 예에 따른 드리프트 영역(예컨대, 고 전압 영역(320 및/또는 420)) 내 전계를 분포시키기 위한 개념적 흐름도(700)이다. 단계 702는 상기 드리프트 영역 상에 적어도 하나의 필드 플레이트(예컨대, 필드 플레이트들(131-134, 231-234, 312-314, 및/또는 f1-f3) 중 어느 하나)를 형성하는 단계에 상응하는 것일 수 있다. 단계 704는 적어도 하나의 필드 플레이트 상에 선택 전위(예컨대, 필드 플레이트 전위들(VFP1-VFP4) 중 어느 하나)를 확립하기 위해 정전용량 네트워크(예컨대, 정전용량 네트워크(140, 206))를 상기 적어도 하나의 필드 플레이트에 연결하는 단계에 상응하는 것일 수 있다. 단계 706은 전계(예컨대, 전계의 선도(404) 참조)가 실질적으로 균일하도록(예컨대, 고 전압 영역(420) 내 선도(404) 참조) 선택 전위를 제공하는 단계와 상응하는 것일 수 있다.
도 8은 고 전압 수평구조 질화갈륨 장치에 대한 전통적인 필드 플레이트 설계를 보여주고; 그리고 도 9는 본원 명세서의 교시에 따른 수평구조 질화갈륨 장치 단면 및 전기 회로를 보여준다. 도 9에는 기생 정전용량, 저항기 정전기 방전 네트워크 요소들, 및 커플링 비 확립을 위한 정전용량 네트워크가 더 도시되어 있을 수 있다. 정전용량 네트워크는 MIM(metal-insulator-metal) 구조에 의해 실현될 수 있으며; 그리고 MIM 구조는 GaN 프로세스에 고유한 것일 수 있다. 상기 MIM 구조는 수직 금속 플레이트들 및/또는 인접한 금속 콤 플레이트(metal comb plate)들을 통해 실현될 수 있다.
도 10a는 한 실시 예에 따른 장치의 평면 레이아웃 도면(1000)이다. 평면 레이아웃 도면(600)와 마찬가지로, 상기 평면 레이아웃 도면(1000)에는 방향 YP에 평행하게 배향된 스트라이프들을 갖는 능동 영역(1020)이 도시되어 있다. 추가로, 상기 평면 레이아웃 도면(1000)에는 또한, 상호접속(예컨대, 금속화 및/또는 패드 층)이 드레인(D) 및 소스(S)에 접속되도록 위치할 수 있는 영역이 도시되어 있다. 예를 들어, 패드들(1004-1006)은 상기 능동 영역(1020) 내 드레인 스트라이프들 및/또는 세그먼트들에 대한 접속(다시 말하면, 전기적 접속)을 허용하는 드레인 패드들(1004-1006)일 수 있고; 그리고 패드(1024)는 상기 능동 영역(1020) 내 소스 스트라이프들 및/또는 세그먼트들에 대한 접속(다시 말하면, 전기적 접속)을 허용하는 소스 패드(1024)일 수 있다. 추가로, 패드(1023)는 상기 능동 영역(1020) 내 게이트 영역들에 대한 접속(다시 말하면, 전기적 접속)을 허용하는 게이트 패드(1023)일 수 있다.
평면 레이아웃 도면(1000)의 실시 예에서, 정전용량 네트워크(예컨대, 정전용량 네트워크(140) 및/또는 정전용량 네트워크(206))는 상기 능동 영역(1020) 외부에 배치된 커패시터(CAP; 1021) 및 커패시터(CAP; 1022)를 포함할 수 있다. 필드 플레이트들(312-314)과 같은 필드 플레이트들은 YP 방향에 평행하게 그리고 상기 능동 영역(1020) 내에(다시 말하면, 상기 능동 영역(1020) 내부에) 위치할 수 있다.
예를 들어, 도 10b는 도 10a의 실시 예에 따른 스트라이프 영역(1025)의 평면 레이아웃 도면이며 상기 평면 레이아웃 도면에는 필드 플레이트 패턴(1050) 및 필드 플레이트 패턴(1051)이 도시되어 있다. 필드 플레이트 패턴(1050)은 커패시터(1021)(또는 커패시터(1022))에 전기적으로 연결될 수 있고; 그리고 필드 플레이트 패턴(1051)은 커패시터(1022)(또는 커패시터(1021))에 전기적으로 연결될 수 있다. 일 실시 예에서, 커패시터들(1021, 1022)은 1 내지 10 피코패럿(pF) 범위의 정전용량 값을 가질 수 있고; 예를 들어, 커패시터(1021)는 5.4pF의 값을 가질 수 있고 커패시터(1022)는 7.6pF의 값을 가질 수 있다.
도 11a는 한 실시 예에 따른 장치의 평면 레이아웃 도면(1100)이다. 평면 레이아웃 도면(600) 및 평면 레이아웃 도면(1000)과 마찬가지로, 상기 평면 레이아웃 도면(1100)에는 방향 YP에 평행하게 배향된 스트라이프들을 갖는 능동 영역(1120)이 도시되어 있다. 그러나 평면 레이아웃 도면들(600, 1000)에 도시된 실시 예들과는 달리, 평면 레이아웃 도면(1100)의 장치는 상기 능동 영역(1120) 내에 분포되어 있는 내장된 커패시터를 사용하여 커패시터 네트워크(예컨대, 정전용량 네트워크(140) 및/또는 정전용량 네트워크(206))를 실현한다.
예를 들어, 도 11b는 평면 레이아웃 도면이며 도 11c는 도 11a의 실시 예에 따른 스트라이프 영역(1125)의 단면도이다. 도 11b는 상호접속 링크(1135)에 의해 내장된 커패시터 패턴(1136)과 전기적으로 연결된 필드 플레이트 패턴(1134)을 보여준다.
평면 레이아웃 도면의 지점 A(소스(S))와 지점 B(드레인(D)) 사이에 구분된 단면 라인(1137)은 도 11c의 단면도에 상응하는 것일 수 있다. 지점 A는 소스 상호접속(1140)과 정렬(및 전기적으로 연결)될 수 있으며; 그리고 지점 B는 드레인 상호접속(1142)과 정렬(및 전기적으로 연결)될 수 있다. 내장된 캐패시터 패턴(1136)은 내장된 캐패시터(1146)와 전기적으로 연결될 수 있고; 그리고 필드 플레이트 패턴(1134)은 필드 플레이트(1144)와 전기적으로 연결될 수 있다.
고 전자 이동도 트랜지스터(HEMT)의 고 전압 동작을 향상시키기 위한 정전용량 네트워크에 의해 해결되는 과제는 프로세스 복잡성 및 비용을 추가하지 않고 수평구조 질화갈륨(GaN) 장치의 고 전압 동작을 가능하게 하는 것을 포함할 수 있다.
수평구조 HV 장치를 위한 이상적인(즉, 기존의) 필드 플레이트 설계는 드리프트 영역을 따른 거의 정사각형의 전계 분포를 가질 수 있다. 이는 항복 전압이 증가함에 따라 유전체 두께가 증가함에 따른 필드 플레이트의 레벨의 증가에 의해 달성될 수 있고(예컨대, 도 8 참조); 그러나 이는 프로세스 비용과 복잡성을 추가한다. 본원 명세서의 교시는 다수의 정전용량 결합 필드 플레이트를 갖는 수평구조 GaN 장치에 적용될 수 있으며; 그리고 필드 플레이트들은 바람직하게는 낮은 비용을 위해 동일한 금속 층 상에 구축될 수 있으며, 그럼으로써 각각의 필드 플레이트 상의 전위는 정전용량 네트워크를 통해 사전에 결정될 수 있으며, 결과적으로 최대 동작 전압에서 드리프트 영역을 따른 균일한 전계 분포를 생성할 수 있다.
추가로, 정전용량 네트워크의 기능은 기생 정전용량과 조합한 사전에 결정된 정전용량을 사용하여 각각의 정전용량 결합 필드 플레이트 상에 원하는 전위를 확립하여 올바른(예컨대, 이상적이거나 또는 실질적으로 이상적인) 커플링 비를 생성하는 것일 수 있다.
발명의 내용에 기재한 것을 포함하여 본 개시내용의 전형적인 예들에 대한 위의 설명은 완전한 것으로 의도되거나 개시된 정확한 형태로 한정되도록 의도된 것이 아니다. 고 전자 이동도 트랜지스터의 고 전압 동작을 향상시키기 위한 정전용량 네트워크의 특정 실시 예들이 예시의 목적으로 본원 명세서에 기재되어 있지만, 본 개시내용의 폭넓은 사상 및 범위를 벗어나지 않고 다양한 등가 수정 예들이 가능하다. 실제로, 여기서 이해할 점은 특정한 대표적인 장치 단면이 설명의 목적으로 제공되고 다른 실시 예들이 본원 명세서의 교시에 따라 채용될 수도 있다는 것이다.
비록 본 발명이 청구범위에 정의되어 있지만, 여기서 이해하여야 할 점은 본 발명이 대안으로 이하의 예들에 따라 정의될 수 있다는 것이다.
예 1. 드리프트 영역; 상기 드리프트 영역 상에 배치된 적어도 하나의 필드 플레이트 - 상기 드리프트 영역은 전계를 지원하도록 구성됨 -; 및 적어도 하나의 필드 플레이트에 전기적으로 연결된 정전용량 네트워크;를 포함하고, 상기 정전용량 네트워크는 상기 전계를 분포시키도록 구성된, 고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT).
예 2. 예 1에 있어서, 상기 HEMT가 수평구조 질화갈륨(GaN) 반도체 장치인, HEMT.
예 3. 예 1 또는 예 2에 있어서, 상기 정전용량 네트워크는 상기 전계를 균일하게 분포시키도록 구성된, HEMT.
예 4. 예 1 내지 예3 중 어느 한 예에 있어서, 상기 정전용량 네트워크는 적어도 하나의 필드 플레이트 상에 선택 전위를 확립하도록 구성된, HEMT.
예 5. 예 1 내지 예 4 중 어느 한 예에 있어서, 선택 전위는 상기 전계를 균일하게 분포시키도록 선택된, HEMT.
예 6. 예 1 내지 예 5 중 어느 한 예에 있어서, 상기 정전용량 네트워크는 상기 적어도 하나의 필드 플레이트를 방전시키도록 구성된 적어도 하나의 임피던스를 포함하는, HEMT.
예 7. 게이트와 드레인 사이에 수평구조로 형성된 드리프트 영역 - 상기 드리프트 영역은 전계를 지원하도록 구성됨 -; 상기 드리프트 영역 상에 배치된 복수 개의 필드 플레이트들 - 상기 복수 개의 필드 플레이트들은 제1 전위를 지원하도록 구성된 제1 필드 플레이트; 및 제2 전위를 지원하도록 구성된 제2 필드 플레이트;를 포함함 -; 및 상기 복수 개의 필드 플레이트들에 전기적으로 연결된 정전용량 네트워크;를 포함하고, 상기 정전용량 네트워크는 상기 전계를 분포시키기 위해 상기 제1 전위 및 상기 제2 전위를 확립하도록 구성된, 반도체 장치.
예 8. 예 7에 있어서, 상기 정전용량 네트워크는 상기 제1 전위 및 상기 제2 전위를 확립하도록 구성된, 반도체 장치.
예 9. 예 7 또는 예 8에 있어서, 상기 정전용량 네트워크는, 상기 제1 필드 플레이트에 전기적으로 연결된 제1 커패시터; 및 상기 제2 필드 플레이트에 전기적으로 연결된 제2 커패시터;를 포함하는, 반도체 장치.
예 10. 예 7 내지 예 9 중 어느 한 예에 있어서, 상기 정전용량 네트워크는 외부 정전용량 네트워크인, 반도체 장치.
예 11. 예 7 내지 예 10 중 어느 한 예에 있어서, 상기 정전용량 네트워크는 내장된 커패시터를 포함하는, 반도체 장치.
예 12. 예 7 내지 예 11 중 어느 한 예에 있어서, 상기 제1 커패시터는 상기 제1 전위를 확립하도록 구성되고, 상기 제2 커패시터는 제2 전위를 확립하도록 구성되는, 반도체 장치.
예 13. 예 7 내지 예 12 중 어느 한 예에 있어서, 상기 제1 커패시터는 직류(direct current; DC) 전위와 상기 제1 필드 플레이트 사이에 전기적으로 연결되고, 상기 제2 커패시터는 상기 DC 전위와 상기 제2 필드 플레이트 사이에 전기적으로 연결되는, 반도체 장치.
예 14. 예 7 내지 예 13 중 어느 한 예에 있어서, 상기 정전용량 네트워크는, 상기 DC 전위와 상기 제1 필드 플레이트 사이에 전기적으로 연결된 제1 임피던스; 및 상기 드레인과 상기 제2 필드 플레이트 사이에 전기적으로 연결된 제2 임피던스;를 포함하는, 반도체 장치.
예 15. 예 7 내지 예 14 중 어느 한 예에 있어서, 상기 DC 전위는 접지인, 반도체 장치.
예 16. 예 7 내지 예 15 중 어느 한 예에 있어서, 상기 복수 개의 필드 플레이트들은 제3 전위를 지원하도록 구성된 제3 필드 플레이트; 를 포함하며, 상기 정전용량 네트워크는, 상기 DC 전위와 상기 제3 필드 플레이트 사이에 전기적으로 연결된 제3 커패시터, 상기 제1 필드 플레이트와 상기 제3 필드 플레이트 사이에 전기적으로 연결된 제3 임피던스, 및 상기 제3 필드 플레이트와 상기 제2 필드 플레이트 사이에 전기적으로 연결된 제4 임피던스를 포함하는, 반도체 장치.
예 17. 예 7 내지 예 16 중 어느 한 예에 있어서, 상기 정전용량 네트워크는 상기 전계를 분포시키기 위해 상기 제1 전위, 상기 제2 전위, 및 상기 제3 전위를 확립하도록 구성된, 반도체 장치.
예 18. 예 7 내지 예 17 중 어느 한 예에 있어서, 상기 전계는 실질적으로 균일한, 반도체 장치.
예 19. 예 7 내지 예 18 중 어느 한 예에 있어서, 상기 전계는 적어도 1,200볼트의 전압을 유지하는, 반도체 장치.
예 20. 고 전압 반도체 장치의 드리프트 영역 내 전계를 분포시키는 방법으로서, 상기 방법은, 드리프트 영역 상에 적어도 하나의 필드 플레이트를 형성하는 단계; 적어도 하나의 필드 플레이트 상에 선택 전위를 확립하도록 적어도 하나의 필드 플레이트에 정전용량 네트워크를 연결하는 단계; 및 상기 전계가 실질적으로 균일하도록 상기 선택 전위를 제공하는 단계;를 포함하는, 고 전압 반도체 장치의 드리프트 영역 내 전계를 분포시키는 방법.
예 21. 예 20에 있어서, 상기 적어도 하나의 필드 플레이트에 정전용량 네트워크를 연결하는 단계는 상기 적어도 하나의 필드 플레이트에 제1 커패시터를 연결하는 단계를 포함하는, 고 전압 반도체 장치의 드리프트 영역 내 전계를 분포시키는 방법.
예 22. 예 20 또는 예 21에 있어서, 상기 적어도 하나의 필드 플레이트에 정전용량 네트워크를 연결하는 단계는 상기 적어도 하나의 필드 플레이트에 정전기 방전 임피던스를 연결하는 단계를 포함하는, 고 전압 반도체 장치의 드리프트 영역 내 전계를 분포시키는 방법.
예 23. 예 20 내지 예 22 중 어느 한 예에 있어서, 상기 드리프트 영역 상에 적어도 하나의 필드 플레이트를 형성하는 단계는 능동 영역 내부에 적어도 하나의 필드 플레이트를 형성하는 단계를 포함하는, 고 전압 반도체 장치의 드리프트 영역 내 전계를 분포시키는 방법.
예 24. 예 20 내지 예 23 중 어느 한 예에 있어서, 상기 적어도 하나의 필드 플레이트에 정전용량 네트워크를 연결하는 단계는 능동 영역 외부에 상기 정전용량 네트워크를 형성하는 단계를 포함하는, 고 전압 반도체 장치의 드리프트 영역 내 전계를 분포시키는 방법.
Claims (24)
- 고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT)로서,
드리프트 영역;
상기 드리프트 영역 상에 배치된 적어도 하나의 필드 플레이트 - 상기 드리프트 영역은 전계를 지원하도록 구성됨 -; 및
상기 적어도 하나의 필드 플레이트에 전기적으로 연결된 정전용량 네트워크;
를 포함하고, 상기 정전용량 네트워크는 상기 전계를 분포시키도록 구성된, HEMT. - 제1항에 있어서,
상기 HEMT가 수평구조 질화갈륨(GaN) 반도체 장치인, HEMT. - 제1항에 있어서, 상기 정전용량 네트워크는 상기 전계를 균일하게 분포시키도록 구성된, HEMT.
- 제1항에 있어서,
상기 정전용량 네트워크는 상기 적어도 하나의 필드 플레이트 상에 선택 전위를 확립하도록 구성된, HEMT. - 제4항에 있어서,
상기 선택 전위는 상기 전계를 균일하게 분포시키도록 선택된, HEMT. - 제4항에 있어서,
상기 정전용량 네트워크는 상기 적어도 하나의 필드 플레이트를 방전시키도록 구성된 적어도 하나의 임피던스를 포함하는, HEMT. - 반도체 장치로서,
게이트와 드레인 사이에 수평구조로 형성된 드리프트 영역 - 상기 드리프트 영역은 전계를 지원하도록 구성됨 -;
상기 드리프트 영역 상에 배치된 복수 개의 필드 플레이트들 - 상기 복수 개의 필드 플레이트들은 제1 전위를 지원하도록 구성된 제1 필드 플레이트; 및 제2 전위를 지원하도록 구성된 제2 필드 플레이트;를 포함함 -; 및
상기 복수 개의 필드 플레이트들에 전기적으로 연결된 정전용량 네트워크;
를 포함하고, 상기 정전용량 네트워크는 상기 전계를 분포시키기 위해 상기 제1 전위 및 상기 제2 전위를 확립하도록 구성된, 반도체 장치. - 제7항에 있어서,
상기 정전용량 네트워크는 상기 제1 전위 및 상기 제2 전위를 확립하도록 구성된, 반도체 장치. - 제7항에 있어서,
상기 정전용량 네트워크는, 상기 제1 필드 플레이트에 전기적으로 연결된 제1 커패시터; 및 상기 제2 필드 플레이트에 전기적으로 연결된 제2 커패시터;를 포함하는, 반도체 장치. - 제9항에 있어서,
상기 정전용량 네트워크는 외부 정전용량 네트워크인, 반도체 장치. - 제9항에 있어서,
상기 정전용량 네트워크는 내장된 커패시터를 포함하는, 반도체 장치. - 제9항에 있어서,
상기 제1 커패시터는 상기 제1 전위를 확립하도록 구성되고, 상기 제2 커패시터는 상기 제2 전위를 확립하도록 구성되는, 반도체 장치. - 제9항에 있어서,
상기 제1 커패시터는 직류(direct current; DC) 전위와 상기 제1 필드 플레이트 사이에 전기적으로 연결되고, 상기 제2 커패시터는 상기 DC 전위와 상기 제2 필드 플레이트 사이에 전기적으로 연결되는, 반도체 장치. - 제9항에 있어서,
상기 정전용량 네트워크는, 상기 DC 전위와 상기 제1 필드 플레이트 사이에 전기적으로 연결된 제1 임피던스; 및 상기 드레인과 상기 제2 필드 플레이트 사이에 전기적으로 연결된 제2 임피던스;를 더 포함하는, 반도체 장치. - 제14항에 있어서,
상기 DC 전위는 접지인, 반도체 장치. - 제14항에 있어서,
상기 복수 개의 필드 플레이트들은 제3 전위를 지원하도록 구성된 제3 필드 플레이트를 포함하며, 상기 정전용량 네트워크는, 상기 DC 전위와 상기 제3 필드 플레이트 사이에 전기적으로 연결된 제3 커패시터, 상기 제1 필드 플레이트와 상기 제3 필드 플레이트 사이에 전기적으로 연결된 제3 임피던스, 및 상기 제3 필드 플레이트와 상기 제2 필드 플레이트 사이에 전기적으로 연결된 제4 임피던스를 포함하는, 반도체 장치. - 제16항에 있어서,
상기 정전용량 네트워크는 상기 전계를 분포시키기 위해 상기 제1 전위, 상기 제2 전위, 및 상기 제3 전위를 확립하도록 구성된, 반도체 장치. - 제17항에 있어서,
상기 전계는 실질적으로 균일한, 반도체 장치. - 제18항에 있어서, 상기 전계는 적어도 1,200볼트의 전압을 유지하는, 반도체 장치.
- 고 전압 반도체 장치의 드리프트 영역 내 전계를 분포시키는 방법으로서,
상기 방법은,
드리프트 영역 상에 적어도 하나의 필드 플레이트를 형성하는 단계;
상기 적어도 하나의 필드 플레이트 상에 선택 전위를 확립하도록 상기 적어도 하나의 필드 플레이트에 정전용량 네트워크를 연결하는 단계; 및
상기 전계가 실질적으로 균일하도록 상기 선택 전위를 제공하는 단계;
를 포함하는, 고 전압 반도체 장치의 드리프트 영역 내 전계를 분포시키는 방법. - 제20항에 있어서,
상기 적어도 하나의 필드 플레이트에 정전용량 네트워크를 연결하는 단계는 상기 적어도 하나의 필드 플레이트에 제1 커패시터를 연결하는 단계를 포함하는, 고 전압 반도체 장치의 드리프트 영역 내 전계를 분포시키는 방법. - 제21항에 있어서,
상기 적어도 하나의 필드 플레이트에 정전용량 네트워크를 연결하는 단계는 상기 적어도 하나의 필드 플레이트에 정전기 방전 임피던스를 연결하는 단계를 포함하는, 고 전압 반도체 장치의 드리프트 영역 내 전계를 분포시키는 방법. - 제20항에 있어서,
상기 드리프트 영역 상에 적어도 하나의 필드 플레이트를 형성하는 단계는 능동 영역 내부에 적어도 하나의 필드 플레이트를 형성하는 단계를 포함하는, 고 전압 반도체 장치의 드리프트 영역 내 전계를 분포시키는 방법. - 제23항에 있어서,
상기 적어도 하나의 필드 플레이트에 정전용량 네트워크를 연결하는 단계는 능동 영역 외부에 상기 정전용량 네트워크를 형성하는 단계를 포함하는, 고 전압 반도체 장치의 드리프트 영역 내 전계를 분포시키는 방법.
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