KR20220027357A - 표시 장치 - Google Patents

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남기현
이기준
이대영
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Abstract

표시 장치는 사용자의 생체 인증 정보를 가진 광을 감지하는 센서, 상기 센서 위에 배치된 기판, 상기 기판 위에 배치된 화소 정의막, 및 상기 화소 정의막에 정의된 화소 개구부에 배치된 발광 소자를 포함하고, 평면상에서 바라봤을 때, 상기 센서에 중첩하는 투과 영역이 정의된 표시 패널, 및 상기 표시 패널의 내부 및 상기 표시 패널의 외부 중 적어도 하나의 위치에 배치되고, 상기 투과 영역에 중첩하는 홀이 정의된 광학층을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 구체적으로는 생체 인증 정보를 인식하는 센서를 구비하는 표시 장치에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비젼 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하고, 표시 화면을 통해 사용자에게 영상을 제공한다.
표시 장치는 영상을 표시하여 사용자에게 정보를 제공하거나 사용자의 입력을 감지하는 등 사용자와 유기적으로 소통할 수 있는 다양한 기능을 제공한다. 최근의 표시 장치들은 사용자의 지문을 감지하기 위한 기능을 함께 포함하고 있다. 지문 감지 방식으로는 광학식 지문 센서를 이용하여 입사되는 광을 감지하는 방식이 있다.
최근의 표시 장치들에 있어서, 지문 감지를 위한 지문 센서는 표시 패널의 배면에 배치되어 조립될 수 있다.
본 발명의 목적은, 컬러 필터층과 흑색 색상을 갖는 화소 정의막이 배치된 표시 장치에 있어서, 지문 감지 영역에 소정의 광 투과율을 갖는 투과 영역을 구비하는 표시 장치를 제공하는데 있다.
본 발명의 일 실시 예에 따른 표시 장치는 사용자의 생체 인증 정보를 가진 광을 감지하는 센서, 상기 센서 위에 배치된 기판, 상기 기판 위에 배치된 화소 정의막, 및 상기 화소 정의막에 정의된 화소 개구부에 배치된 발광 소자를 포함하고, 평면상에서 바라봤을 때, 상기 센서에 중첩하는 투과 영역이 정의된 표시 패널, 및 상기 표시 패널의 내부 및 상기 표시 패널의 외부 중 적어도 하나의 위치에 배치되고, 상기 투과 영역에 중첩하는 홀이 정의된 광학층을 포함할 수 있다.
본 발명의 일 실시 예에 따른 표시 장치는 사용자의 생체 인증 정보를 가진 광을 감지하는 센서, 상기 센서 위에 배치된 기판, 상기 기판 위에 배치된 화소 정의막, 및 상기 화소 정의막에 정의된 화소 개구부에 배치된 발광 소자를 포함하고, 평면상에서 바라봤을 때, 상기 발광 소자 내에 정의된 투과 영역을 포함하는 표시 패널, 및 상기 표시 패널의 내부 및 상기 표시 패널의 외부 중 적어도 하나의 위치에 배치되고, 상기 투과 영역에 중첩하는 홀이 정의된 광학층을 포함할 수 있다.
본 발명의 일 실시 예에 따른 표시 장치는 지문 감지 영역 및 카메라 영역을 포함하는 표시 패널, 상기 지문 감지 영역 아래에 배치된 지문 센서, 상기 카메라 영역 아래에 배치된 카메라, 상기 지문 감지 영역에 중첩하고, 상기 표시 패널의 내부 및 상기 표시 패널의 외부 중 적어도 하나의 위치에 배치된 광학층을 포함하고, 상기 지문 감지 영역은 화소들이 배치되는 화소 영역 및 상기 화소 영역보다 높은 광 투과율을 갖는 비화소 영역을 포함하고, 상기 광학층에는 상기 비화소 영역에 중첩하는 홀이 정의될 수 있다.
본 발명의 실시 예에 따르면, 표시 장치는 제1 영역을 통해 사용자의 지문 인증 정보를 인식한다. 제1 영역은 지문 감지 영역을 의미할 수 있다. 화소 정의막에는 제1 영역에 중첩하는 제2 홀이 정의되고, 기능층에는 제2 홀에 중첩하는 제1 홀이 정의된다. 제1 홀과 제2 홀에 의해 제1 영역은 소정의 광 투과율을 가질 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 2는 도 1에 도시된 표시 장치를 예시적으로 도시하는 단면도이다.
도 3은 도 2에 도시된 표시 패널을 예시적으로 도시하는 평면도이다.
도 4는 도 2에 도시된 표시 패널을 예시적으로 도시하는 단면도이다.
도 5는 도 2에 도시된 입력 감지부를 예시적으로 도시하는 평면도이다.
도 6은 도 5에 도시된 입력 감지부를 예시적으로 도시하는 단면도이다.
도 7은 도 1에 도시된 표시 장치를 예시적으로 도시하는 분해 사시도이다.
도 8은 도 7에 도시된 표시 패널의 제1 영역을 예시적으로 도시하는 평면도이다.
도 9A는 도 8에 도시된 Ⅰ-Ⅰ’ 선의 단면도이다.
도 9B 내지 도 9F는 본 발명의 일 실시 예에 따른 표시 장치의 표시 패널들을 예시적으로 도시하는 도면들이다.
도 10은 도 7에 도시된 입력 감지부의 제1 영역을 예시적으로 도시하는 평면도이다.
도 11을 도 7에 도시된 컬러 필터층의 제1 영역을 예시적으로 도시하는 평면도이다.
도 12는 도 11에 도시된 Ⅱ-Ⅱ’ 선의 단면도이다.
도 13은 도 7에 도시된 센서, 제2 광학층 및 접착층을 예시적으로 도시하는 단면도이다.
도 14는 도 13에 도시된 센서를 예시적으로 도시하는 단면도이다.
도 15는 도 13에 도시된 접착층 및 제2 광학층을 예시적으로 도시하는 도면이다.
도 16은 본 발명의 일 실시 예에 따른 접착층 및 제2 광학층을 예시적으로 도시하는 도면이다.
도 17은 본 발명의 일 실시 예에 따른 센서, 제2 광학층, 및 접착층을 예시적으로 도시하는 도면이다.
도 18은 본 발명의 일 실시 예에 따른 표시 장치의 표시 패널을 예시적으로 도시하는 평면도이다.
도 19A는 도 18에 도시된 Ⅲ-Ⅲ’ 선의 단면도이다.
도 19B 내지 도 19D는 본 발명의 일 실시 예에 따른 표시 장치의 표시 패널들을 예시적으로 도시하는 도면들이다.
도 20은 본 발명의 일 실시 예에 따른 표시 장치를 예시적으로 도시하는 평면도이다.
도 21는 도 20에 도시된 감지 영역의 일부분을 예시적으로 도시하는 평면도이다.
도 22은 도 21에 도시된 Ⅳ-Ⅳ’ 선의 단면도이다.
도 23는 도 22에 도시된 제1 광학층을 예시적으로 도시하는 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시 예들이 상세히 설명될 것이다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 표시 장치(DD)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장하는 변들을 가질 수 있다. 표시 장치(DD)는 제1 방향(DR1) 및 제2 방향(DR2)에 비하여, 제3 방향(DR3)으로 얇은 두께를 가질 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 본 명세서에서 "평면상에서 봤을 때"의 의미는 제3 방향(DR3)에서 바라본 상태를 의미할 수 있다.
평면상에서 바라봤을 때, 표시 장치(DD)는 직사각형 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 표시 장치(DD)는 원형 및 다각형 등 다양한 형상들을 가질 수 있다.
표시 장치(DD)의 상면은 표시면(DS)으로 정의될 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 가질 수 있다. 표시면(DS)을 통해 표시 장치(DD)에서 생성된 이미지들(IM)이 사용자에게 제공될 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하고, 비표시 영역(NDA)은 영상을 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸고, 소정의 색으로 인쇄되는 표시 장치(DD)의 테두리를 정의할 수 있다.
표시 영역(DA)은 제1 영역(AE1)과 제2 영역(AE2)을 포함할 수 있다. 제2 영역(AE2)은 제1 영역(AE1) 주변에 배치될 수 있다. 제1 영역(AE1)은 사용자의 생체 인증 정보를 감지하는 영역일 수 있다. 예를 들어, 제1 영역(AE1)은 사용자의 지문 정보를 감지하는 지문 감지 영역일 수 있다.
평면상에서 바라봤을 때, 제1 영역(AE1)은 사각형 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이며, 제1 영역(AE1)의 형상이 이에 한정되는 것은 아니다. 예컨대, 제1 영역(AE1)의 형상은 원형, 다각형 등 다양하게 변형될 수 있다. 제2 영역(AE2)은 제1 영역(AE1)을 에워쌀 수 있다.
도 2는 도 1에 도시된 표시 장치를 예시적으로 도시하는 단면도이다.
도 2를 참조하면, 표시 장치(DD)는 표시 모듈(DM), 컬러 필터층(CFL), 윈도우(WIN), 광학층(OPL), 및 센서(SS)를 포함할 수 있다.
표시 모듈(DM)은 영상을 표시하고, 외부 입력을 감지할 수 있다. 예를 들어, 표시 모듈(DM)은 표시 패널(DP) 및 입력 감지부(ISP)를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기발광 표시패널 또는 퀀텀닷 발광 표시패널일 수 있다. 유기발광 표시 패널의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기발광 표시패널로 설명된다.
표시 패널(DP)은 기판(SUB), 기판(SUB) 위에 배치된 회로 소자층(CL), 및 표시 소자층(OL), 및 박막 봉지층(TFE)을 포함할 수 있다.
기판(SUB)은 표시 패널(DP)의 하부를 정의할 수 있다. 기판(SUB)은 투명한 기판으로서 가요성 플라스틱 기판을 포함할 수 있다. 예를 들어, 기판(SUB)은 폴리 이미드(PI:Polyimide)를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 기판(SUB)은 리지드 기판일 수 있다. 예컨대, 기판(SUB)은 유리를 포함할 수도 있다.
회로 소자층(CL)은 기판(SUB) 위에 배치될 수 있다. 회로 소자층(CL)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅 및 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 기판(SUB) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정들을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이 후, 회로 소자층(CL)의 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
표시 소자층(OL)은 회로 소자층(CL) 위에 배치될 수 있다. 표시 소자층(OL)은 표시 영역(DA)에 중첩할 수 있다. 표시 소자층(OL)은 발광 소자를 포함할 수 있다. 예를 들어, 표시 소자층(OL)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 또는 마이크로 엘이디를 포함할 수 있다.
박막 봉지층(TFE)은 표시 소자층(OL) 위에 배치될 수 있다. 박막 봉지층(TFE)은 적어도 2개의 무기층들과 무기층들 사이에 배치된 유기층을 포함할 수 있다. 무기층들은 무기 물질을 포함하고, 수분/산소로부터 표시 소자층(OL)을 보호할 수 있다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 표시 소자층(OL)을 보호할 수 있다.
입력 감지부(ISP)는 표시 패널(DP) 위에 배치될 수 있다. 입력 감지부(ISP)는 외부의 입력(예를 들어, 사용자의 터치)을 감지하여 소정의 입력 신호로 변경하고, 입력 신호를 표시 패널(DP)에 제공할 수 있다. 표시 패널(DP)은 입력 감지부(ISP)로부터 입력 신호를 제공받고, 입력 신호에 대응하는 영상을 생성할 수 있다.
컬러 필터층(CFL)은 입력 감지부(ISP) 위에 배치될 수 있다. 컬러 필터층(CFL)은 표시 장치(DD) 위에서부터 표시 모듈(DM)을 향해 입사되는 외부 광의 반사율을 감소시킬 수 있다. 예컨대, 본 실시 예에서 컬러 필터층(CFL)은 반사 방지 필름과 유사한 기능을 수행할 수 있다.
윈도우(WIN)는 컬러 필터층(CFL) 위에 배치될 수 있다. 윈도우(WIN)는 외부의 스크레치 및 충격으로부터 표시 패널(DP) 및 입력 감지부(ISP)를 보호할 수 있다. 윈도우(WIN)는 접착제(OCA)에 의해 컬러 필터층(CFL)에 부착될 수 있다. 접착제(OCA)는 광학 투명 접착제(Optical Clear Adhesive)를 포함할 수 있다. 표시 패널(DP)에서 생성된 영상은 윈도우(WIN)를 투과하여 사용자에게 제공될 수 있다.
광학층(OPL)은 표시 패널(DP)의 내부 또는 표시 패널(DP)의 외부에 배치되는 하나 이상의 광학층을 포함할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 광학층(OPL)은 제1 광학층(OPL1) 및 제2 광학층(OPL2)을 포함할 수 있다. 다만, 광학층(OPL)은 제1 광학층(OPL1)과 제2 광학층(OPL2) 중 어느 하나의 광학층만을 포함할 수도 있다.
제1 광학층(OPL1)은 표시 패널(DP) 내부에 배치될 수 있다. 예를 들어, 제1 광학층(OPL1)은 기판(SUB)과 회로 소자층(CL) 사이에 배치될 수 있다. 다만, 제1 광학층(OPL1)의 배치 위치가 이에 한정되는 것은 아니다. 제1 광학층(OPL1)은 표시 패널(DP) 내부의 다른 층에 배치될 수도 있다.
본 실시 예에서, 제1 광학층(OPL1)은 기판(SUB) 위에 배치될 수 있다. 제1 광학층(OPL1)은 표시 패널(DP)을 향하여 입사되는 외부 광을 반사시키거나 흡수할 수 있다. 예를 들어, 제1 광학층(OPL1)은 금속 물질을 포함하여 외부 광을 반사시킬 수 있다. 또는, 제1 광학층(OPL1)은 광을 흡수하는 유색(예컨대, 흑색)을 가져 외부 광을 흡수할 수도 있다.
본 실시 예에 따르면, 제1 광학층(OPL1)은 기판(SUB) 아래에 배치되는 구성들이 시인되는 것을 방지할 수 있다. 또한, 제1 광학층(OPL1)은 특정 영역에서만 외부 광이 기판(SUB)으로 투과하도록 제어할 수 있다. 이에 관하여는 후술하도록 한다.
제2 광학층(OPL2)은 표시 패널(DP) 아래에 배치될 수 있다. 예를 들어, 제2 광학층(OPL2)은 접착층(AL)에 의해 표시 패널(DP)의 기판(SUB)의 하면에 배치될 수 있다. 제2 광학층(OPL2)은 도 1에 도시된 제1 영역(AE1)에 중첩할 수 있다. 제2 광학층(OPL2)은 표시 패널(DP)을 투과한 외부 광을 제어할 수 있다. 제2 광학층(OPL2)에 관한 자세한 사항은 후술될 것이다.
센서(SS)는 표시 패널(DP) 아래에 배치될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 센서(SS)는 제2 광학층(OPL2) 아래에 배치될 수 있다. 광학층(OPL)이 제1 광학층(OPL1)만을 포함하는 경우, 센서(SS)는 기판(SUB) 아래에 바로 배치될 수도 있다.
센서(SS)는 사용자의 생체 인증 정보를 감지할 수 있다. 예를 들어, 센서(SS)는 광학식 지문 센서를 포함할 수 있다. 광학식 지문 센서는 제1 영역(AE1)에 정의된 투과 영역을 통해 입사되는 광을 감지할 수 있다. 투과 영역에 관한 자세한 사항은 후술될 것이다.
도 3은 도 2에 도시된 표시 패널을 예시적으로 도시하는 평면도이다.
도 3을 참조하면, 표시 장치(DD)는 표시 패널(DP), 주사 구동부(SDV)(scan driver), 데이터 구동부(DDV)(data driver), 발광 구동부(EDV)(emission driver), 인쇄 회로 기판(PCB), 타이밍 컨트롤러(T-CON), 및 감지 제어부(S-CON)를 포함할 수 있다. 표시 패널(DP)은 제1 방향(DR1)으로 연장하는 단변들 및 제2 방향(DR2)으로 연장하는 장변들을 갖는 직사각형 형상을 가질 수 있다. 표시 패널(DP)은 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다.
표시 패널(DP)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 복수 개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 제1 및 제2 전원 라인들(PL1, PL2), 연결 라인들(CNL), 및 복수 개의 제1 패드들(PD1)을 포함할 수 있다. m 및 n은 자연수이다.
화소들(PX)은 표시 영역(DA)에 배치될 수 있다. 주사 구동부(SDV) 및 발광 구동부(EDV)는 표시 패널(DP)의 장변들에 각각 인접한 비표시 영역(NDA)에 배치될 수 있다. 데이터 구동부(DDV)는 표시 패널(DP)의 단변들 중 어느 하나의 단변에 인접한 비표시 영역(NDA)에 배치될 수 있다. 평면상에서 봤을 때, 데이터 구동부(DDV)는 표시 패널(DP)의 하단에 인접할 수 있다. 데이터 구동부(DDV)는 집적 회로 칩 형태로 제작되어 표시 패널(DP) 상에 실장될 수 있다.
주사 라인들(SL1~SLm)은 제1 방향(DR2)으로 연장되어 화소들(PX) 및 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되어 화소들(PX) 및 데이터 구동부(DDV)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제1 방향(DR2)으로 연장되어 화소들(PX) 및 발광 구동부(EDV)에 연결될 수 있다.
제1 전원 라인(PL1)은 제2 방향(DR2)으로 연장하여 비표시 영역(NDA)에 배치될 수 있다. 제1 전원 라인(PL1)은 표시 영역(DA)과 발광 구동부(EDV) 사이에 배치될 수 있으나, 이에 한정되지 않고, 제1 전원 라인(PL1)은 표시 영역(DA)과 주사 구동부(SDV) 사이에 배치될 수 있다.
연결 라인들(CNL)은 제1 방향(DR1)으로 연장하고 제2 방향(DR2)으로 배열될 수 있다. 연결 라인들(CNL)은 제1 전원 라인(PL1) 및 화소들(PX)에 연결될 수 있다. 제1 전압이 서로 연결된 제1 전원 라인(PL1) 및 연결 라인들(CNL)을 통해 화소들(PX)에 인가될 수 있다.
연결 라인들(CNL)은 제1 전원 라인(PL1)과 일체로 형성되어 제1 전원 라인(PL1)으로부터 연장될 수 있다. 그러나, 이에 한정되지 않고, 연결 라인들(CNL)은 제1 전원 라인(PL1)과 다른 층에 배치되고, 별도의 연결 전극들을 통해 제1 전원 라인(PL1)에 연결될 수 있다. 연결 라인들(CNL)은 제1 전원 라인(PL1)으로 지칭될 수도 있다.
제2 전원 라인(PL2)은 비표시 영역(NDA)에 배치될 수 있다. 제2 전원 라인(PL2)은 표시 패널(DP)의 장변들 및 데이터 구동부(DDV)가 배치되지 않은 표시 패널(DP)의 다른 하나의 단변을 따라 연장할 수 있다. 제2 전원 라인(PL2)은 주사 구동부(SDV) 및 발광 구동부(EDV)보다 외곽에 배치될 수 있다. 도시하지 않았으나, 제2 전원 라인(PL2)은 표시 영역(DA)을 향해 연장되어 화소들(PX)에 연결될 수 있다. 제1 전압보다 낮은 레벨을 갖는 제2 전압이 제2 전원 라인(PL2)을 통해 화소들(PX)에 인가될 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 평면상에서 봤을 때, 표시 패널(DP)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 평면상에서 봤을 때, 표시 패널(DP)의 하단을 향해 연장될 수 있다. 데이터 구동부(DDV)는 제1 제어 라인(CSL1) 및 제2 제어 라인(CSL2) 사이에 배치될 수 있다.
제1 패드들(PD1)은 표시 패널(DP)의 하단에 인접한 표시 패널(DP) 상에 배치될 수 있다. 데이터 구동부(DDV), 제1 전원 라인(PL1), 제2 전원 라인(PL2), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 제1 패드들(PD1)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 데이터 구동부(DDV)에 연결되고, 데이터 구동부(DDV)는 데이터 라인들(DL1~DLn)에 대응하는 제1 패드들(PD1)에 연결될 수 있다.
인쇄 회로 기판(PCB)은 제1 패드들(PD1)에 연결될 수 있다. 타이밍 컨트롤러(T-CON) 및 감지 제어부(S-CON)는 집적 회로 칩으로 제조되어 인쇄 회로 기판(PCB) 상에 실장될 수 있다. 타이밍 컨트롤러(T-CON)는 인쇄 회로 기판(PCB)을 통해 데이터 구동부(DDV) 및 제1 및 제2 제어 라인들(CSL1, CSL2)에 연결된 제1 패드들(PD1)에 연결될 수 있다. 도시하지 않았으나, 제1 및 제2 전압들을 생성하기 위한 전압 생성부가 인쇄 회로 기판(PCB) 상에 배치되고, 제1 및 제2 전원 라인들(PL1, PL2)에 연결된 제1 패드들(PD1)에 연결될 수 있다.
타이밍 컨트롤러(T-CON)는 주사 제어 신호, 데이터 제어 신호, 및 발광 제어 신호를 생성할 수 있다. 주사 제어 신호는 제1 제어 라인(CSL1)을 통해 주사 구동부(SDV)에 제공될 수 있다. 발광 제어 신호는 제2 제어 라인(CSL2)을 통해 발광 구동부(EDV)에 제공될 수 있다. 데이터 제어 신호는 데이터 구동부(DDV)에 제공될 수 있다. 타이밍 컨트롤러(T-CON)는 영상 신호들을 데이터 구동부(DDV)에 제공할 수 있다.
주사 구동부(SDV)는 주사 제어 신호에 응답하여 복수 개의 주사 신호들을 생성하고, 주사 신호들은 주사 라인들(SL1~SLm)을 통해 화소들(PX)에 인가될 수 있다. 데이터 구동부(DDV)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 복수 개의 데이터 전압들을 생성할 수 있다. 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 인가될 수 있다. 발광 구동부(EDV)는 발광 제어 신호에 응답하여 복수 개의 발광 신호들을 생성하고, 발광 신호들은 발광 라인들(EL1~ELm)을 통해 화소들(PX)에 인가될 수 있다.
화소들(PX)은 주사 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도의 광을 발광함으로써 영상을 표시할 수 있다. 화소들(PX)의 발광 시간은 발광 신호들에 의해 제어될 수 있다.
감지 제어부(S-CON)는 인쇄 회로 기판(PCB)을 통해 이하 설명될 입력 감지부(ISP)의 제2 및 제3 패드들에 연결될 수 있다. 감지 제어부(S-CON)는 입력 감지부(ISP)를 구동시키기 위한 신호들을 입력 감지부(ISP)에 제공할 수 있다.
이하에서는 표시 패널(DP)의 구조를 보다 자세히 살펴보도록 한다.
도 4는 도 2에 도시된 표시 패널을 예시적으로 도시하는 단면도이다. 도 4를 참조하면, 기판(SUB)은 발광 영역(EA) 및 발광 영역(EA) 주변의 비발광 영역(NEA)을 포함할 수 있다. 비발광 영역(NEA)은 발광 영역(EA)의 주변을 에워싸도록 배치될 수 있다.
회로 소자층(CL)은 버퍼층(BFL), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제1 내지 제6 절연층들(10~60)을 포함할 수 있다.
버퍼층(BFL)은 제1 광학층(OPL1) 위에 배치될 수 있다. 다만, 앞서 설명한 바와 같이, 제1 광학층(OPL1)은 생략될 수도 있다. 이 경우, 버퍼층(BFL)은 기판(SUB) 위에 배치될 수도 있다.
버퍼층(BFL)은 기판(SUB)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다. 버퍼층(BFL) 상에 반도체 패턴이 배치된다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 한정되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 버퍼층(BFL) 위에 배치될 수 있다. 제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 드레인(D1)이 반도체 패턴으로부터 형성되고, 제2 트랜지스터(T2)의 소스(S2), 액티브(A2), 드레인(D2)이 반도체 패턴으로부터 형성될 수 있다. 소스(S1, S2) 및 드레인(D1, D2)은 단면 상에서 액티브(A1, A2)로부터 서로 반대 방향으로 연장될 수 있다. 도 4에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면 상에서 제2 트랜지스터(T2)의 드레인(D2)에 연결될 수 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들(PX, 도 3 참조)에 공통으로 중첩하며, 반도체 패턴을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시 예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다.
제1 절연층(10) 상에 게이트(G1, G2)가 배치될 수 있다. 게이트(G1)는 금속 패턴의 일부일 수 있다. 게이트(G1, G2)는 액티브(A1, A2)에 중첩할 수 있다. 반도체 패턴을 도핑하는 공정에서 게이트(G1, G2)는 마스크와 같을 수 있다.
제1 절연층(10) 상에 게이트(G1, G2)를 커버하는 제2 절연층(20)이 배치될 수 있다. 제2 절연층(20)은 화소들(PX)에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
제2 절연층(20) 상에 상부전극(UE)이 배치될 수 있다. 상부전극(UE)은 제2 트랜지스터(T2)의 게이트(G2)와 중첩할 수 있다. 상부전극(UE)은 금속 패턴의 일부분일 수 있다. 게이트(G2)의 일부분과 그에 중첩하는 상부전극(UE)은 커패시터를 정의할 수 있다. 본 발명의 일 실시예에서 상부전극(UE)은 생략될 수도 있다.
제2 절연층(20) 상에 상부전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 본 실시예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다. 제3 절연층(30) 상에 제1 연결전극(CNE1)이 배치될 수 있다. 제1 연결전극(CNE1)은 제1 내지 제3 절연층(10 내지 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제4 절연층(40)이 제3 절연층(30) 상에 배치된다. 제4 절연층(40)은 단층의 실리콘옥사이드층일 수 있다. 제4 절연층(40) 상에 제5 절연층(50)이 배치된다. 제5 절연층(50)은 유기층일 수 있다. 제5 절연층(50) 상에 제2 연결전극(CNE2)이 배치될 수 있다. 제2 연결전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결전극(CNE1)에 접속될 수 있다. 제5 절연층(50) 상에 제2 연결전극(CNE2)을 커버하는 제6 절연층(60)이 배치될 수 있다. 제6 절연층(60)은 유기층일 수 있다.
표시 소자층(OL)은 회로 소자층(CL) 위에 배치될 수 있다. 구체적으로, 표시 소자층(OL)은 회로 소자층(CL)에 연결될 수 있다. 표시 소자층(OL)은 발광소자(OLED)와 화소 정의막(PDL)을 포함할 수 있다.
화소 정의막(PDL)은 회로 소자층(CL) 상에 배치될 수 있다. 구체적으로, 화소 정의막(PDL)은 제6 절연층(60) 상에 배치될 수 있다. 화소 정의막(PDL)은 비발광 영역(NEA)에 중첩할 수 있다. 화소 정의막(PDL)에는 발광 영역들(EA)에 중첩하는 복수 개의 화소 개구부들(OP)이 정의될 수 있다. 화소 정의막(PDL)은 기판(SUB)으로 입사되는 외부 광들을 흡수할 수 있다. 예를 들어, 화소 정의막(PDL)은 흑색 색상을 가질 수 있다.
발광 소자들(OLED)은 화소 정의막(PDL)에 정의된 화소 개구부들(OP)에 배치될 수 있다. 발광 소자들(OLED)은 제1 전극(AE), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 제2 전극(CE)을 포함할 수 있다.
제1 전극(AE)은 제6 절연층(60) 상에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결전극(CNE2)에 연결될 수 있다. 제1 전극(AE)의 적어도 일부분은 화소 정의막(PDL)의 화소 개구부(OP)에 의해 노출될 수 있다. 제1 전극(AE)은 광을 반사시킬 수 있다. 예를 들어, 제1 전극(AE)은 반사 전극을 포함할 수 있다.
정공 제어층(HCL)은 화소 영역(PA)과 비화소 영역(NPA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치될 수 있다. 발광층(EML)은 화소 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들(PX)에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다.
박막 봉지층(TFE)은 제2 전극(CE) 상에 배치될 수 있다. 박막 봉지층(TFE)은 표시 소자층(OL)을 덮을 수 있다. 박막 봉지층(TFE)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있다. 무기층들은 무기 물질을 포함하고, 수분/산소로부터 화소들을 보호할 수 있다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 화소들을 보호할 수 있다.
다만, 표시 패널(DP)의 구조가 이에 한정되는 것은 아니다. 예컨대, 표시 패널(DP)은 박막 봉지층(TFE) 대신 유리를 포함하는 봉지(Encapsulation) 기판과 실링층을 포함할 수도 있다.
도 5는 도 2에 도시된 입력 감지부를 예시적으로 도시하는 평면도이다. 도 6은 도 5에 도시된 입력 감지부를 예시적으로 도시하는 단면도이다. 도 5 및 도 6을 참조하여 입력 감지부를 보다 상세히 설명하도록 한다.
도 5를 참조하면, 입력 감지부(ISP)는 복수 개의 감지 전극들(SE1, SE2), 복수 개의 배선들(SNL1, SNL2), 및 복수 개의 제2 및 제3 패드들(PD2, PD3)을 포함할 수 있다. 감지 전극들(SE1, SE2), 배선들(SNL1, SNL2), 및 제2 및 제3 패드들(PD2, PD3)은 박막 봉지층(TFE) 상에 배치될 수 있다.
입력 감지부(ISP)의 평면 영역은 활성 영역(AA) 및 활성 영역(AA) 주변의 비활성 영역(NAA)을 포함할 수 있다. 활성 영역(AA)은 표시 영역(DA)에 중첩하고, 비활성 영역(NAA)은 비표시 영역(NDA)에 중첩할 수 있다. 감지 전극들(SE1, SE2)은 활성 영역(AA)에 배치되고, 제2 및 제3 패드들(PD2, PD3)은 비활성 영역(NAA)에 배치될 수 있다.
배선들(SNL1, SNL2)은 감지 전극들(SE1, SE2)의 일단들에 연결되고, 비활성 영역(NAA)으로 연장하여 제2 및 제3 패드들(PD2, PD3)에 연결될 수 있다. 제2 및 제3 패드들(PD2, PD3)은 전술한 인쇄 회로 기판(PCB, 도 3 참조)에 연결될 수 있다. 전술한 감지 제어부(S-CON)는 인쇄 회로 기판(PCB)을 통해 제2 및 제3 패드들(PD2, PD3)에 연결될 수 있다.
감지 전극들(SE1, SE2)은 제1 방향(DR1)으로 연장하여 제2 방향(DR2)으로 배열된 복수 개의 제1 감지 전극들(SE1) 및 제2 방향(DR2)으로 연장하여 제1 방향(DR1)으로 배열된 복수 개의 제2 감지 전극들(SE2)을 포함할 수 있다. 제2 감지 전극들(SE2)은 제1 감지 전극들(SE1)과 서로 절연되어 교차하도록 연장할 수 있다.
배선들(SNL1, SNL2)은 제1 감지 전극들(SE1)에 연결된 복수 개의 제1 신호 배선들(SNL1) 및 제2 감지 전극들(SE2)에 연결된 복수 개의 제2 신호 배선들(SNL2)을 포함할 수 있다. 제1 신호 배선들(SNL1)은 제2 패드들(PD2)에 연결될 수 있다. 제2 신호 배선들(SNL2)은 제3 패드들(PD3)에 연결될 수 있다.
제1 감지 전극들(SE1)은 출력 감지 전극들로 정의되고, 제2 감지 전극들(SE2)은 입력 감지 전극들로 정의될 수 있다. 입력 감지부(ISP)는 상호 감지 모드로 구동될 수 있다. 예를 들어, 제2 신호 배선들(SL2)을 통해 제2 감지 전극들(SE2)에 구동 신호들이 인가되고, 제1 감지 전극들(SE1)으로부터 제1 신호 배선들(SL1)을 통해 센싱 신호들이 출력될 수 있다.
제1 감지 전극들(SE1) 각각은 제1 방향(DR1)으로 배열된 복수 개의 제1 감지부들(SP1) 및 제1 감지부들(SP1)을 연결하는 복수 개의 연결 패턴들(CP)을 포함할 수 있다. 연결 패턴들(CP) 각각은 제2 방향(DR2)으로 서로 인접한 2 개의 제1 감지부들(SP1) 사이에 배치되어 2 개의 제1 감지부들(SP1)을 연결할 수 있다.
제2 감지 전극들(SE2) 각각은 제2 방향(DR2)으로 배열된 복수 개의 제2 감지부들(SP2) 및 제2 감지부들(SP2)로부터 연장된 복수 개의 연장 패턴들(EP)을 포함할 수 있다. 연장 패턴들(EP) 각각은 제2 방향(DR2)으로 서로 인접한 2 개의 제2 감지부들(SP2) 사이에 배치되어 2 개의 제2 감지부들(SP2)로부터 연장될 수 있다.
제1 감지부들(SP1) 및 제2 감지부들(SP2)은 메쉬 형상을 가질 수 있다. 제1 감지부들(SP1) 및 제2 감지부들(SP2)은 서로 중첩하지 않고 서로 이격되어, 서로 교호적으로 배치될 수 있다. 제1 감지부들(SP1) 및 제2 감지부들(SP2)에 의해 정전 용량이 형성될 수 있다. 연장 패턴들(EP)은 연결 패턴들(CP)과 중첩하지 않을 수 있다.
제1 및 제2 감지부들(SP1, SP2) 및 연장 패턴들(EP)은 동일층에 배치될 수 있다. 연결 패턴들(CP)은 제1 및 제2 감지부들(SP1, SP2) 및 연장 패턴들(EP)과 다른 층에 배치될 수 있다.
도 6을 참조하면, 박막 봉지층(TFE) 상에 절연층(IOL)이 배치될 수 있다. 절연층(IOL)은 무기층일 수 있다. 절연층(IOL) 상에 연결 패턴(CP)이 배치될 수 있다. 연결 패턴(CP) 및 절연층(IOL) 상에 제1 절연층(10-ISP)이 배치될 수 있다. 제1 절연층(10-ISP)은 무기층 또는 유기층일 수 있다. 제1 절연층(10-ISP) 상에 제1 감지부들(SP1) 및 제2 감지부들(SP2)이 배치될 수 있다. 제2 감지부들(SP2)과 일체로 형성된 연장 패턴(EP) 역시 제1 절연층(10-ISP) 상에 배치될 수 있다.
연결 패턴(CP)은 제1 절연층(10-ISP)에 정의된 복수 개의 컨택홀들(CH-ISP)을 통해 제1 감지부들(SP1)에 연결될 수 있다. 제1 감지부들(SP1) 및 제2 감지부들(SP2)을 덮도록 제1 절연층(10-ISP) 상에 제2 절연층(20-ISP)이 배치될 수 있다. 제2 절연층(20-ISP)은 유기층일 수 있다.
도 7은 도 1에 도시된 표시 장치를 예시적으로 도시하는 분해 사시도이다.
도 7을 참조하면, 제1 영역(AE1)은 표시 장치(DD)의 복수 개의 층들 각각에 정의될 수 있다. 예를 들어, 제1 영역(AE1)은 표시 패널(DP), 입력 감지부(ISP), 컬러 필터층(CFL), 및 윈도우(WIN), 제2 광학층(OPL2)에서 센서(SS)과 중첩하는 영역들 각각에 정의될 수 있다. 제1 영역(AE1)은 표시 패널(DP) 내부에 배치되는 제1 광학층(OPL1)에도 정의될 수 있다.
제1 영역(AE1)은 사용자의 지문에서 반사되는 광이 센서(SS)에 도달하도록 소정의 광 투과율을 가질 필요가 있다. 예를 들어, 제1 영역(AE1)은, 제1 영역(AE1)을 에워싸는 제2 영역(AE2)보다 높은 광 투과율을 가질 필요가 있다.
예시적으로, 지문을 감지하는 제1 영역(AE1)이 도 1에서 표시 영역(DA)의 일부에 정의되었으나, 본 발명의 실시 예는 이에 한정되지 않는다. 예를 들어, 지문을 감지하는 제1 영역(AE1)은 표시 영역(DA) 전체에 중첩하고, 제2 영역(AE2)은 비표시 영역(NDA)에 중첩할 수 있다. 이러한 경우, 지문을 감지하기 위한 센서(SS)는 표시 영역(DA)에 중첩하도록 배치될 수 있다.
이하에서는 도 7에 도시된 표시 장치(DD)의 각 층들에 정의된 제1 영역(AE1)에 대하여 상세히 설명하도록 한다.
도 8은 도 7에 도시된 표시 패널의 제1 영역을 예시적으로 도시하는 평면도이다. 도 9A는 도 8에 도시된 Ⅰ-Ⅰ' 선의 단면도이다. 도 9A에서는, 설명의 편의를 위해, 표시 패널(DP)의 회로 소자층(CL) 및 표시 소자층(OL)을 간략히 도시하였다.
도 8을 참조하면, 표시 패널(DP)은 발광 영역(EA), 비발광 영역(NEA), 및 투과 영역(PEA)을 포함할 수 있다. 발광 영역(EA)은 광을 생성할 수 있다. 구체적으로, 발광 영역(EA)은 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)을 포함할 수 있다. 제1 내지 제3 발광 영역들(EA1, EA2, EA3) 각각은 서로 이격되어 배치될 수 있다. 예를 들어, 제1 내지 제3 발광 영역들(EA1, EA2, EA3)은 제4 방향(DR4) 또는 제5 방향(DR5)으로 이격되어 배치될 수 있다.
여기서, 제4 방향(DR4)과 제5 방향(DR5)들은 대각 방향으로 정의될 수 있다. 예를 들어, 제4 방향(DR4)은 제1 방향(DR1)과 소정의 각도를 이룰 수 있다. 예를 들어, 소정의 각도는 45° 일 수 있다. 제5 방향(DR5)은 제4 방향(DR4)과 교차하는 다른 대각 방향으로 정의될 수 있다. 예를 들어, 제5 방향(DR5)은 제4 방향(DR4)과 직각을 이룰 수 있다.
평면상에서 바라봤을 때, 제1 내지 제3 발광 영역들(EA1, EA2, EA3) 각각은 마름모 형상을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 내지 제3 발광 영역들(EA1, EA2, EA3)은 다각형, 원형 등 다양한 형상으로 변형될 수 있고, 서로 다른 형상을 가질 수 있다.
제1 내지 제3 발광 영역들(EA1, EA2, EA3) 각각은 서로 다른 색상을 갖는 광을 생성할 수 있다. 예를 들어, 제1 발광 영역들(EA1)은 레드 색상을 구현하고, 제2 발광 영역들(EA2)은 그린 색상을 구현하며, 제3 발광 영역들(EA3)은 블루 색상을 구현할 수 있다. 다만, 제1 내지 제3 발광 영역들(EA1, EA2, EA3)에서 구현되는 색상이 전술한 바에 한정되는 것은 아니다. 예를 들어, 제1 내지 제3 발광 영역들(EA1, EA2, EA3) 중 일부는 마젠타, 시안, 또는 화이트 색상을 생성할 수도 있다.
설명의 편의를 위해, 제1 내지 제3 발광 영역들(EA1, EA2, EA3)을 동일한 크기로 도시하였으나, 실제로 제1 내지 제3 발광 영역들(EA1, EA2, EA3)은 서로 다른 크기를 가질 수 있다. 예를 들어, 블루 색상을 구현하는 제3 발광 영역(EA3)의 크기가 가장 크고, 그린 색상을 구현하는 제2 발광 영역(EA2)의 크기가 가장 작을 수 있다.
비발광 영역(NEA)은 발광 영역(EA)과 달리 광을 생성하지 않을 수 있다. 비발광 영역(NEA)은 제1 내지 제3 발광 영역들(EA1, EA2, EA3)을 에워싸을 수 있다.
비발광 영역(NEA)에는 복수 개의 투과 영역들(PEA)이 정의될 수 있다. 투과 영역들(PEA)은 제1 내지 제3 발광 영역들(EA1, EA2, EA3) 사이에 배치될 수 있다. 도 8에서는 4개의 투과 영역들(PEA)을 도시하였으나, 이는 예시적으로 도시한 것에 불과하다. 실제로, 일정 면적당 배치되는 투과 영역들(PEA)의 개수는 이보다 많을 수 있다.
평면상에서 바라봤을 때, 투과 영역들(PEA) 각각은 직사각형 형상을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 투과 영역들(PEA)은 원형, 다각형 등 다양한 형상을 가질 수 있다.
투과 영역(PEA)에는 제1 홀(H1) 및 제2 홀(H2)이 정의될 수 있다. 평면상에서 바라봤을 때, 제1 홀(H1)과 제2 홀(H2)은 직사각형 형상을 가질 수 있다. 다만, 제1 홀(H1)과 제2 홀(H2)의 형상이 이에 한정되는 것은 아니다. 제1 홀(H1)과 제2 홀(H2)은 원형, 다각형 등 다양한 형상을 가질 수 있다.
평면상에서 바라봤을 때, 제1 홀(H1)의 면적은 제2 홀(H2)의 면적보다 작고, 제2 홀(H2)의 면적은 투과 영역(PEA)보다 작을 수 있다. 제1 홀(H1)과 제2 홀(H2) 각각은 제1 광학층(OPL1) 및 표시 소자층(OL)에 정의될 수 있다. 제1 홀(H1)과 제2 홀(H2)에 관한 자세한 설명은 후술될 것이다.
표시 패널(DP)을 향해 입사된 외부 광은 투과 영역들(PEA)을 통해 표시 패널(DP) 아래에 배치되는 센서(SS, 도 7 참조)에 도달할 수 있다. 외부 광은 사용자의 지문 인증 정보를 가질 수 있다.
도 9A를 참조하면, 발광소자들(OLED)은 제1 및 제3 발광 영역들(EA1, EA3)에 중첩할 수 있다. 발광소자들(OLED)은 제2 발광 영역들(EA2, 도 8 참조)에도 중첩할 수 있다. 화소 정의막(PDL)은 비발광 영역(NEA)에 중첩할 수 있다. 비발광 영역(NEA)에 정의된 투과 영역(PEA)은 화소 정의막(PDL)에 중첩할 수 있다.
투과 영역(PEA)의 제1 홀(H1)은 제1 광확층(OPL1)에 정의될 수 있다. 제1 광학층(OPL1)을 향해 입사되는 외부 광 중 일부는 제1 홀(H1)을 통해 기판(SUB)으로 입사되고, 나머지는 제1 광학층(OPL1)에 의해 차단될 수 있다.
투과 영역(PEA)의 제2 홀(H2)은 표시 소자층(OL)의 화소 정의막(PDL)에 정의될 수 있다. 평면상에서 바라봤을 때, 제2 홀(H2)의 면적은 제1 홀(H1)의 면적 보다 클 수 있다. 제2 홀(H2)은 두께 방향(예를 들어, 제3 방향(DR3))으로 화소 정의막(PDL)을 관통할 수 있다.
제2 홀(H2)은 제1 개구부(OP1)와 제2 개구부(OP2)를 포함할 수 있다. 제1 개구부(OP1)는 제2 홀(H2)의 하부 개구 영역을 정의하고, 제2 개구부(OP2)는 제2 홀(H2)의 상부 개구 영역을 정의할 수 있다. 제2 개구부(OP2)의 폭은 제1 개구부(OP1)의 폭보다 클 수 있다. 제2 홀(H2)의 폭은 제1 개구부(OP1)로부터 제2 개구부(OP2)로 갈수록 점차 커질 수 있다. 이에 따라, 제2 홀(H2)의 단면은 사다리꼴 형상을 가질 수 있다.
제2 홀(H2)에는 광학적으로 투명한 물질이 채워질 수 있다. 예를 들어, 제2 홀(H2)을 정의하는 화소 정의막(PDL)의 내측면과 회로 소자층(CL) 상에는 제2 전극(CE)이 배치될 수 있다. 제2 전극(CE)은 광학적으로 투명할 수 있다. 예를 들어, 제2 전극(CE)은 ITO(Indium Tin Oxide)를 포함할 수 있다. 제2 홀(H2)의 나머지 부분에는 광학적으로 투명한 박막 봉지층(TFE)의 무기층 또는 유기층이 채워질 수 있다. 제2 홀(H2)에 중첩하는 제2 전극(CE)은 제거될 수 있다.
표시 소자층(OL)을 향해 입사되는 외부 광 중 일부는 제2 홀(H2)을 통해 회로 소자층(CL)에 도달하며, 나머지는 화소 정의막(PDL)과 제1 전극(AE)에 의해 차단될 수 있다.
표시 패널(DP)에서 화소 정의막(PDL), 제1 광학층(OPL1), 및 배선들을 제외한 나머지 층들은 투명 물질을 포함하기 때문에, 외부 광은 제1 홀(H1)과 제2 홀(H2)이 정의된 투과 영역(PEA)을 통해 표시 패널(DP) 아래에 도달할 수 있게 된다. 표시 패널(DP)을 통과한 외부 광은 도 7에 도시된 센서(SS)에 도달할 수 있다.
도 9B 내지 도 9F는 본 발명의 일 실시 예에 따른 표시 장치의 표시 패널들을 예시적으로 도시하는 단면도들이다. 도 9A에 도시된 표시 패널(DP)은 도 9B 내지 도 9F에 도시된 표시 패널들(DP2 ~ DP6) 중 어느 하나의 구조로 변경될 수 있다.
도 9B 내지 도 9F에 도시된 투과 영역들(PEA2 ~ PEA6) 각각은 도 8에 도시된 투과 영역(PEA)과 마찬가지로 복수 개로 정의될 수 있다.
도 9B를 참조하면, 표시 패널(DP2)에서, 투과 영역(PEA2)에 중첩하는 제2 전극(CE2)은 제거될 수 있다. 예를 들어, 제2 전극(CE2)에는 홀(CE2-H)이 정의될 수 있다. 홀(CE2-H)은 제2 전극(CE2)을 제3 방향(DR3)으로 관통하는 홀일 수 있다. 제2 전극(CE2)의 제2 홀(CE2-H)에는 박막 봉지층(TFE)의 유기층 또는 무기층이 채워질 수 있다.
제2 전극(CE2)에 정의되는 홀(CE2-H)은 복수 개로 제공될 수 있다. 예를 들어, 평면상에서 바라봤을 때, 홀들(CE2-H)은 투과 영역들(PEA2)에 각각 정의될 수 있다.
본 발명의 일 실시 예에 따르면, 투과 영역(PEA2)에는 제2 전극(CE2)이 배치되지 않으므로, 투과 영역(PEA2)의 광 투과율은, 투과 영역(PEA, 도 9A 참조)에 비하여 더욱 증가할 수 있다.
도 9C를 참조하면, 회로 소자층(CL3)에는 홀(CL3-H)이 정의될 수 있다. 회로 소자층(CL3)은 도 4에 도시된 회로 소자층(CL)과 동일한 층 구조를 가질 수 있다. 제3 방향(DR3)을 기준으로, 홀(CL3-H)은 회로 소자층(CL3)의 제1 절연층(10)의 하면으로부터 제6 절연층(60)의 상면을 관통할 수 있다(도 4 참조). 다시 말해, 홀(CL3-H)은 회로 소자층(CL3)의 각 층들에 정의될 수 있다.
홀(CL3-H)은 투과 영역(PEA3)에 중첩할 수 있다. 보다 구체적으로는, 홀(CL3-H)은 제1 홀(H1)에 중첩할 수 있다. 도 9C에서는 홀(CL3-H)이 제1 홀(H1)과 동일한 폭을 갖는 것으로 도시하였으나, 이는 예시적으로 도시한 것일 뿐이며, 회로 소자층(CL3)의 홀(CL3-H)의 폭이 이에 한정되는 것은 아니다. 예컨대, 평면상에서 바라봤을 때, 홀(CL3-H)은 투과 영역(PEA3)과 동일한 폭을 가질 수도 있다.
도면에서, 화소 정의막(PDL)과 제1 광학층(OPL1) 사이의 회로 소자층(CL3)이 모두 오픈된 것으로 도시하였으나, 본 발명의 실시 예는 이에 한정되지 않는다. 예를 들어, 회로 소자층(CL3)에 배치된 절연층들 중 적어도 하나의 절연층들이 오픈될 수 있다.
본 발명의 일 실시 예에 따르면, 표시 패널(DP3)의 투과 영역(PEA3)은 회로 소자층(CL3)에 정의된 홀(CL3-H)에 의해, 도 9A에 도시된 투과 영역(PEA)보다 더 높은 광 투과율을 가질 수 있다.
도 9D를 참조하면, 표시 패널(DP4)은 화소 정의막(PDL) 상에 배치된 스페이서(SR)를 더 포함할 수 있다. 스페이서(SR)는 투명 물질을 포함할 수 있다. 예를 들어, 스페이서(SR)는 투명한 유기 절연 물질을 포함할 수 있다. 스페이서(SR)는 투과 영역(PEA)에 중첩할 수 있다. 이 경우, 제2 홀(H2)에는 스페이서(SR)의 투명한 절연 물질이 채워질 수 있다. 투과 영역(PEA4)에 중첩하는 제2 전극(CE4)은 스페이서(SR) 상에 배치될 수 있다.
스페이서(SR)는 발광 소자들(OLED) 및 회로 소자층(CL)을 보호하여, 표시 패널(DP)의 표시 특성의 저하를 방지할 수 있다. 예를 들어, 스페이서(SR)는 발광 소자들(OLED1, OLED3)에 작용하는 외력을 완충할 수 있다.
본 발명의 일 실시 예에 따르면, 표시 패널(DP4)은 스페이서(SR)를 구비함으로써, 도 9A에 도시된 표시 패널(DP)에 비하여, 패널 외부에서 작용하는 힘에 더욱 유연하게 대응할 수 있다.
도 9E를 참조하면, 투과 영역(PEA5)에 중첩하는 제2 전극(CE5)은 제거될 수 있다. 보다 구체적으로, 제2 전극(CE5)에는 홀(CE5-H)이 정의될 수 있다. 홀(CE5-H)은 스페이서(SR) 및 스페이서(SR)에 인접한 제2 전극(CE5)의 부분에 중첩할 수 있다. 홀(CE5-H)에는 박막 봉지층(TFE)의 물질이 채워질 수 있다.
본 발명의 일 실시 예에 따르면, 투과 영역(PEA5)에는 제2 전극(CE5)이 배치되지 않으므로, 투과 영역(PEA5)의 광 투과율은, 도 9D에 도시된 투과 영역(PEA4)에 비하여, 증가할 수 있다.
도 9F를 참조하면, 표시 패널(DP6)에서 제1 광학층(OPL1, 도 9A 참조)은 생략될 수 있다. 이 경우, 표시 장치(DD)는 제2 광학층(OPL2)만을 포함한다(도 4 참조). 본 실시 예에서, 표시 패널(DP)의 투과 영역(PEA)에는 제2 홀(H2)만이 정의될 수 있다.
본 발명의 일 실시 예에 따르면, 표시 패널(DP6) 내부에 배치된 제1 광학층(OPL1, 도 9A 참조)이 생략됨으로써, 표시 패널(DP6)의 투과 영역(PEA6)은 도 9A에 도시된 표시 투과 영역(PEA)에 비해 더 높은 광 투과율을 가질 수 있다.
앞서 설명한 바와 같이, 도 9A에 도시된 표시 패널(DP)은 도 9B 내지 도 9F에 도시된 표시 패널들(DP2, DP3, DP4, DP5, DP6) 중 어느 하나의 표시 패널로 변경될 수 있다.
또한, 도 9A에 도시된 표시 패널(DP)은 도 9B 내지 도 9F에 도시된 표시 패널들(DP2, DP3, DP4, DP5, DP6) 중 적어도 2개의 표시 패널들을 조합한 구조로 변경될 수도 있다.
예를 들어, 도 9A에 도시된 표시 패널(DP)은 도 9B에 도시된 표시 패널(DP2), 도 9C에 도시된 표시 패널(DP3), 및 도 9F에 도시된 표시 패널(DP6)이 조합된 구조를 가질 수도 있다. 이 경우, 표시 패널에서는, 투과 영역(PEA)에 중첩하는 제2 전극(CE)의 일부가 제거되고, 회로 소자층(CL)에는 투과 영역(PEA)에 중첩하는 홀이 정의되며, 제1 광학층(OPL1)이 생략될 수 있다(도 9A 참조).
본 발명의 일 실시 예에 따르면, 표시 장치(DD)가 도 9A 내지 도 9E에 도시된 바와 같이, 표시 패널 내부에 배치된 제1 광학층(OPL1)을 포함할 때, 제2 광학층(OPL2, 도 4 참조)은 생략될 수 있다. 이 때, 센서(SS)는 표시 패널(DP)에 고정될 수 있다.
도 10은 도 7에 도시된 입력 감지부의 제1 영역을 예시적으로 도시하는 평면도이다.
도 10을 참조하면, 감지 전극(SE)은 복수 개의 제1 가지들(BP1) 및 복수 개의 제2 가지들(BP2)을 포함할 수 있다. 감지 전극(SE)은 도 5에 도시된 제1 감지 전극(SE1) 및 제2 감지 전극(SE2) 중 어느 하나일 수 있다.
제1 가지들(BP1)과 제2 가지들(BP2)은 서로 교차하여 배치될 수 있다. 예를 들어, 제1 가지들(BP1) 각각은 제4 방향(DR4)으로 연장할 수 있다. 제1 가지들(BP)은 제5 방향(DR5)으로 서로 이격될 수 있다. 제2 가지들(BP2) 각각은 제5 방향(DR5)으로 연장할 수 있다. 제2 가지들(BP2)은 제4 방향(DR4)으로 서로 이격될 수 있다.
감지 전극(SE)은 제1 내지 제3 발광 영역들(EA1, EA2, EA3)을 감쌀 수 있다. 예를 들어, 제1 가지들(BP1)과 제2 가지들(BP2)은 제1 내지 제3 발광 영역들(EA1, EA2, EA3)에 인접한 비발광 영역(NEA) 위에 배치될 수 있다. 제1 가지들(BP1)과 제2 가지들(BP2)은 메쉬 형상으로 배치되어 제1 내지 제3 발광 영역들(EA1, EA2, EA3) 각각을 둘러쌀 수 있다.
감지 전극(SE)에서 투과 영역(PEA)에 중첩하는 부분은 제거될 수 있다. 구체적으로, 감지 전극(SE)은 투과 영역(PEA)의 제1 홀(H1) 및 제2 홀(H2)에는 중첩하지 않을 수 있다. 예를 들어, 제1 가지들(BP1)과 제2 가지들(BP2)은 투과 영역(PEA)에 중첩하는 부분에는 배치되지 않을 수 있다. 이에 따라, 투과 영역(PEA)의 광 투과율은 높아질 수 있다.
도 11을 도 7에 도시된 컬러 필터층의 제1 영역을 예시적으로 도시하는 평면도이다. 설명의 편의를 위해, 도 11에서는 컬러 필터층(CFL) 아래에 배치된 입력 감지부(ISP) 및 표시 패널(DP)의 구성들을 점선을 이용해 도시하였다.
도 10과 도 11을 참조하면, 컬러 필터층(CFL)은 제1 컬러 필터(CF1), 블랙 매트릭스(BM), 및 제2 컬러 필터(CF2, CF2')를 포함할 수 있다. 제1 컬러 필터(CF1)는 제1 내지 제3 발광 영역들(EA1, EA2, EA3)에 중첩할 수 있다. 구체적으로, 제1 컬러 필터(CF1)는 복수 개의 제1 필터들(CF1-1), 복수 개의 제2 필터들(CF1-2), 및 복수 개의 제3 필터들(CF1-3)을 포함할 수 있다.
제1 필터(CF1-1)는 제1 발광 영역(EA1)에 중첩할 수 있다. 제2 필터(CF1-2)는 제2 발광 영역(EA2)에 중첩할 수 있다. 제3 필터(CF1-3)는 제3 발광 영역(EA3)에 중첩할 수 있다. 제1 내지 제3 필터들(CF1-1, CF1-2, CF1-3)은 대응하는 제1 내지 제3 발광 영역들(EA1, EA2, EA3)과 같은 형상을 가질 수 있다. 예를 들어, 제1 내지 제3 필터들(CF1-1, CF1-2, CF1-3) 각각은 마름모 형상을 가질 수 있다. 다만, 제1 내지 제3 필터들(CF1-1, CF1-2, CF1-3)의 형상이 이에 한정되는 것은 아니다.
본 발명의 일 실시 예에 따르면, 제1 필터(CF1-1)는 레드 컬러 필터이고, 제2 필터(CF1-2)는 그린 컬러 필터이며, 제3 필터(CF1-3)는 블루 컬러 필터일 수 있다. 다만, 제1 내지 제3 필터들(CF1-1, CF1-2, CF1-3)이 이에 한정되는 것은 아니다. 제1 내지 제3 필터들(CF1-1, CF1-2, CF1-3)의 색상은 중첩하는 발광 영역들이 구현하는 색상에 따라 달라질 수 있다.
컬러 필터들의 배치는 예시적인 것으로서, 본 발명의 다른 실시 예에서, N-1 번째 열에 레드 및 블루 컬러 필터들이 교대로 배치되고, N 번째 열에 그린 컬러 필터가 배치되고 N+1 번째 열에 블루 및 레드 컬리 필터들이 교대로 배치될 수 있다.
평면상에서 바라봤을 때, 제1 컬러 필터(CF1)의 면적은, 제1 컬러 필터(CF1) 아래에 배치된 발광 영역(EA)의 면적보다 클 수 있다. 구체적으로, 제1 필터(CF1-1)의 면적은 제1 발광 영역(EA1)의 면적보다 크고, 제2 필터(CF1-2)의 면적은 제2 발광 영역(EA2)의 면적보다 크며, 제3 필터(CF1-3)의 면적은 제3 발광 영역(EA3)의 면적보다 클 수 있다.
블랙 매트릭스(BM)는 제1 컬러 필터(CF1) 사이에 배치될 수 있다. 블랙 매트릭스(BM)는 비발광 영역(NEA)에 중첩할 수 있다. 즉, 블랙 매트릭스(BM)는 화소 정의막(PDL)에 중첩할 수 있다. 구체적으로, 블랙 매트릭스(BM)는 제4 방향(DR4) 또는 제5 방향(DR5)을 따라 배치될 수 있다. 블랙 매트릭스(BM)는 감지 전극(SE) 위에 배치될 수 있다. 평면상에서 바라봤을 때, 블랙 매트릭스(BM)의 면적은 감지 전극(SE)의 면적보다 클 수 있다.
블랙 매트릭스(BM)는 광을 차단할 수 있다. 예를 들어, 블랙 매트릭스(BM)는 입력 감지부를 향하여 입사되는 외부 광을 차단할 수 있다. 이에 따라, 입력 감지부의 감지 전극(SE)은 외부로 시인되지 않을 수 있다.
제2 컬러 필터들(CF2, CF2') 각각은 제1 내지 제3 필터들(CF1-1, CF1-2, CF1-3) 사이에 배치되어 투과 영역(PEA, 도 10 참조)에 중첩할 수 있다. 평면상에서 바라봤을 때, 제2 컬러 필터들(CF2, CF2') 각각은 직사각형 형상을 가질 수 있다. 제2 컬러 필터(CF2, CF2')의 면적은 아래에 배치된 제2 홀(H2, 도 10 참조)의 면적보다 클 수 있다.
제2 컬러 필터(CF2, CF2')는 제1 내지 제3 필터들(CF1-1, CF1-2, CF1-3) 중 어느 하나와 동일한 색상을 갖는 컬러 필터일 수 있다. 예를 들어, 제2 컬러 필터(CF2, CF2')는 그린 컬러 필터(즉, 제2 필터(CF1-2))일 수 있다. 다만, 제2 컬러 필터(CF2, CF2')의 종류가 이에 한정되는 것은 아니다.
제2 컬러 필터(CF2)는 제1 컬러 필터(CF1)로부터 연장될 수 있다. 도 11에 도시된 바와 같이, 제2 컬러 필터(CF2)는 인접한 제2 필터들(CF1-2)로부터 연장될 수 있다. 또한, 도 10에 도시된 바와 같이, 제2 컬러 필터(CF2')는 인접한 제2 필터(CF1-2)와는 별도로 분리되어 배치될 수도 있다.
도 12는 도 11에 도시된 Ⅱ-Ⅱ' 선의 단면도이다.
도 12를 참조하면, 투과 영역(PEA)에는 입력 감지부(ISP)의 감지 전극(SE)이 배치되지 않을 수 있다. 또한, 투과 영역(PEA)에는 컬러 필터층(CFL)의 제2 컬러 필터(CF2)가 배치될 수 있다. 제2 컬러 필터(CF2)의 단면은 사다리꼴 형상을 가질 수 있다. 예를 들어, 제2 컬러 필터(CF2)의 상면의 폭은 제2 컬러 필터(CF2)의 하면의 폭보다 클 수 있다. 다만, 제2 컬러 필터(CF2)의 형상이 이에 한정되는 것은 아니다.
컬러 필터층(CFL)은 제1 컬러 필터(CF1), 블랙 매트릭스(BM), 및 제2 컬러 필터(CF2) 위에 배치되는 절연층(10-CFL)을 포함할 수 있다. 절연층(10-CFL)의 상면은 평탄할 수 있다. 절연층(10-CFL) 상에는 도 7에 도시된 윈도우(WIN)가 배치될 수 있다.
결론적으로, 투과 영역(PEA)은, 투광 영역(PEA) 주변의 발광 영역들(예를 들어, 제1 발광 영역(EA1) 및 제3 발광 영역(EA3)) 및 비발광 영역(NEA)보다 높은 광 투과율을 가질 수 있다. 구체적으로, 투과 영역(PEA)에는 제1 광학층(OPL1)에 정의된 제1 홀(H1)과 화소 정의막(PDL)에 정의된 제2 홀(H2)이 정의되므로, 투과 영역(PEA)의 광 투과율은 주변 영역들보다 높을 수 있다. 또한, 투과 영역(PEA)에는 입력 감지부(ISP)의 감지 전극(SE)이 배치되지 않고, 컬러 필터층(CFL)의 블랙 매트릭스(BM) 대신 제2 컬러 필터(CF2)가 배치되기 때문에, 투과 영역(PEA)의 광 투과율은 더욱 높아질 수 있다.
도 12에서는 표시 패널(DP)의 구조를 도 9A에 도시된 표시 패널(DP)의 구조로 도시하였다. 다만, 앞서 설명한 바와 같이, 표시 패널(DP)의 구조는 도 9B 내지 도 9F에 도시된 표시 패널들(DP2 ~ DP6) 중 어느 하나 구조 또는 이들이 조합된 구조로 변경될 수 있다.
도 13은 도 7에 도시된 센서, 제2 광학층 및 접착층을 예시적으로 도시하는 단면도이다. 도 14는 도 13에 도시된 센서를 예시적으로 도시하는 단면도이다. 도 14에 도시된 센서(SS)는 실제로 복수 개로 제공될 수 있다.
센서(SS)는 베이스부(BA-SS), 베이스부(BA-SS) 위에 배치된 감지부(SP-SS)를 포함할 수 있다. 베이스부(BA-SS)는 기판일 수 있다. 예를 들어, 베이스부(BA-SS)는 폴리 이미드를 포함할 수 있다. 감지부(SP-SS)는 베리어층(BR-SS), 버퍼층(BF-SS), 트랜지스터(TR-SS), 감지 소자(PD-SS), 및 복수 개의 절연층들(10-SS, 20-SS, 30-SS, 40-SS)을 포함할 수 있다.
베리어층(BR-SS)은 베이스부(BA-SS) 위에 배치될 수 있다. 버퍼층(BF-SS)은 베리어층(BR-SS) 위에 배치될 수 있다. 버퍼층(BF-SS) 및 베리어층(BR-SS)은 앞서 설명한 버퍼층(BF) 및 베리어층(BR)과 같을 수 있다.
트랜지스터(TR-SS)는 버퍼층(BF-SS) 위에 배치될 수 있다. 트랜지스터(TR-SS)는 액티브(A), 소스(S), 드레인(D), 및 게이트(G)를 포함할 수 있다. 제1 절연층(10-SS)은 버퍼층(BF-SS) 위에 배치되며, 액티브(A), 소스(S), 및 드레인(D)을 커버할 수 있다. 제1 절연층(10-SS)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예컨대, 제1 절연층(10-SS)은 단층의 실리콘옥사이드층일 수 있다.
게이트(G) 및 배선층(LN)은 제1 절연층(10-SS) 위에 배치될 수 있다. 배선층(LN)에는 소정의 전압(예컨대, 바이어스 전압)이 제공될 수 있다. 배선층(LN)은 감지 소자(PD)와 전기적으로 연결될 수 있다.
제2 절연층(20-SS)은 제1 절연층(10-SS) 위에 배치되며 게이트(G) 및 배선층(LN)을 커버할 수 있다. 제2 절연층(20-SS)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 있다. 예를 들어, 제2 절연층(20-SS)은 단층의 실리콘옥사이드층일 수 있다.
감지 소자(PD-SS)는 제2 절연층(20-SS) 위에 배치될 수 있다. 감지 소자(PD-SS)는 트랜지스터(TR-SS) 및 배선층(LN)에 전기적으로 연결될 수 있다. 예를 들어, 감지 소자(PD-SS)는 트랜지스터(TR-SS)로부터 제공되는 신호에 의해 동작이 제어되고, 배선층(LN)으로부터 소정의 전압을 제공받을 수 있다.
구체적으로, 감지 소자(PD-SS)는 제1 감지 전극(E1), 감지층(SEA), 및 제2 감지 전극(E2)을 포함할 수 있다. 그러나, 이러한 구조에 한정되지 않고, 감지 소자(PD-SS)로서 다양한 광학식 센서들이 사용될 수 있다.
제1 감지 전극(E1)은 제1 및 제2 절연층들(10-SS, 20-SS)을 관통하여, 트랜지스터(TR-SS)와 전기적으로 연결될 수 있다. 제1 감지 전극(E1)은 불투명한 도전 물질을 포함할 수 있다. 예를 들어, 제1 감지 전극(E1)은 몰리브덴을 포함할 수 있다. 다만, 제1 감지 전극(E1)의 재질이 이에 한정되는 것은 아니다.
감지층(SEA)은 제1 감지 전극(E1) 위에 배치될 수 있다. 감지층(SEA)은 비정질 실리콘을 포함할 수 있다.
제2 감지 전극(E2)은 감지층(SEA) 위에 배치될 수 있다. 제2 감지 전극(E2)은 투명한 물질을 포함할 수 있다. 예를 들어, 제2 감지 전극(E2)은 인듐주석 산화물(ITO)을 포함할 수 있다.
제3 절연층(30-SS)은 제2 감지 전극(E2) 위에 배치될 수 있다. 제3 절연층(30-SS)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30-SS)은 실리콘옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다.
연결 전극(C-SS)은 제3 절연층(30-SS) 위에 배치될 수 있다. 연결 전극(C-SS)은 제3 절연층(30-SS)을 관통하여 제2 감지 전극(E2)에 전기적으로 연결될 수 있다. 또한, 연결 전극(C-SS)은 제2 및 제3 절연층들(20-SS, 30-SS)을 관통하여 배선층(LN)과 전기적으로 연결될 수 있다.
제4 절연층(40-SS)은 제3 절연층(30-SS) 위에 배치되며, 연결 전극(C-SS)을 커버할 수 있다. 제4 절연층(40-SS)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제4 절연층(40-SS)은 단층의 폴리이미드계 수지층일 수 있다. 제4 절연층(40-SS)의 상면은 평탄할 수 있다.
도 15는 도 13에 도시된 접착층 및 제2 광학층을 예시적으로 도시하는 도면이다. 앞서 설명한 바와 같이, 표시 장치가 표시 패널(DP ~ DP5) 내부에 배치된 제1 광학층을 포함할 때, 제2 광학층은 생략될 수도 있다(도 9A 내지 도 9E 참조).
도 4, 도 13 및 도 15를 참조하면, 제2 광학층(OPL2)은 센서(SS)와 표시 패널(DP)의 기판(SUB) 사이에 배치될 수 있다. 제2 광학층(OPL2)은 광학적으로 투명할 수 있다. 이에 따라, 표시 패널(DP)로부터 입사된 외부 광들은 제2 광학층(OPL2)을 거쳐 센서(SS)에 도달할 수 있다.
제2 광학층(OPL2)은 투과층(PEL), 복수 개의 렌즈들(LE), 및 차광 코팅층(SCO)을 포함할 수 있다. 투과층(PEL)은 투명한 물질을 포함할 수 있다. 예를 들어, 투과층(PEL)은 투명한 유기 물질을 포함할 수 있다.
렌즈들(LE) 각각은 상부를 향하여 볼록한 형상을 갖는 볼록 렌즈일 수 있다. 렌즈들(LE)은 투과층(PEL)의 상면에 배치될 수 있다. 렌즈들(LE)은 투과층(PEL)과 동일한 물질을 포함할 수 있다. 예컨대, 렌즈들(LE)은 투명한 유기 물질을 포함할 수 있다. 렌즈들(LE) 각각은, 제2 광학층(OPL2)에 입사된 외부 광을 집광할 수 있다.
차광 코팅층(SCO)은 제2 광학층(OPL2)의 하면에 배치될 수 있다. 차광 코팅층(SCO)은 광을 차단할 수 있다. 예를 들어, 차광 코팅층(SCO)은 흑색을 가질 수 있다. 차광 코팅층(SCO)에는 복수 개의 제3 홀(H3)이 정의될 수 있다. 복수 개의 제3 홀(H3)들은 도 12에 도시된 투과 영역(PEA)에 중첩할 수 있다.
제2 광학층(OPL2)의 상면에 도달한 외부 광은 렌즈(LE)에 의해 제3 홀(H3)을 향하여 집광될 수 있다. 외부 광은 제3 홀(H3)을 통해 센서(SS, 도 13 참조)에 도달할 수 있다.
접착층(AL)은 제2 광학층(OPL2)과 표시 패널(DP)의 기판(SUB) 사이에 배치될 수 있다. 접착층(AL)은 표시 패널(DP)과 제2 광학층(OPL2)을 결합시킬 수 있다. 접착층(AL)은 광학적으로 투명하고, 제2 광학층(OPL2)보다 낮은 굴절률을 가질 수 있다. 예를 들어, 접착층(AL)은 광학 투명 레진(Optical clear resin, OCR), 광학 투명 점착제(Optical clear adhesive, OCA), 및 감압 점착제(Pressure sensitive adhesive, PSA) 중 적어도 어느 하나를 포함할 수 있다. 다만, 접착층(AL)의 종류가 이에 한정되는 것은 아니다.
접착층(AL)의 하면에는 복수 개의 함몰부(RE)가 형성될 수 있다. 함몰부(RE)의 형상은 광학층(OPL)의 상면에 배치된 렌즈(LE)의 형상에 대응할 수 있다. 예를 들어, 함몰부(RE)는 상부를 향하여 오목한 형상을 가질 수 있다. 접착층(AL)의 상면은 평탄할 수 있다. 예를 들어, 접착층(AL)의 상면은 기판(SUB, 도 12 참조)의 하면과 평행할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 접착층 및 제2 광학층을 예시적으로 도시하는 도면이다. 도 16에 도시된 접착층(AL-1) 및 제2 광학층(OPL2-1)은 도 15에 도시된 접착층(AL) 및 제2 광학층(OPL2)과는 다른 구조를 가질 수 있다.
도 16을 참조하면, 광학층(OPL2-1)은 콜리메이터층(Collimator layer)일 수 있다. 구체적으로, 제2 광학층(OPL2-1)은 차광 부재(BR), 복수 개의 투과홀들(PH), 및 복수 개의 렌즈들(LE-1)을 포함할 수 있다.
차광 부재(BR)는 광을 흡수할 수 있다. 예를 들어, 차광 부재(BR)는 유색의 층일 수 있다. 차광 부재(BR)는 광을 흡수하는 입자가 분사된 물질을 포함하거나 카본 계열의 피그 먼트가 혼합된 층일 수 있다.
투과홀들(PH)은 차광 부재(BR)에 정의될 수 있다. 예를 들어, 투과홀들(PH)은 차광 부재(BR)를 두께 방향(예를 들어, 제3 방향(DR3))으로 관통하는 개구부 내지 슬릿 형상일 수 있다. 투과홀들(PH)은 광학적으로 투명할 수 있다. 투과홀들(PH) 중 일부는 도 10 및 도 12에 도시된 투과 영역(PEA)에 중첩할 수 있다.
렌즈들(LE-1) 각각은 투과홀(PH) 상에 배치될 수 있다. 렌즈(LE-1)는 상부를 향하여 볼록한 형상을 갖는 볼록 렌즈일 수 있다. 렌즈들(LE-1)은 서로 이격될 수 있다. 예를 들어, 렌즈들(LE-1)은 제1 방향(DR1)으로 서로 이격될 수 있다.
접착층(AL-1)의 하면에는 렌즈들(LE-1)에 대응하는 복수 개의 함몰부들(RE-1)이 정의될 수 있다. 함몰부들(RE-1)은 서로 이격될 수 있다. 접착층(AL-1)의 상면은 평면일 수 있다.
도 17은 본 발명의 일 실시 예에 따른 센서, 제2 광학층, 및 접착층을 예시적으로 도시하는 도면이다.
도 17을 참조하면, 제2 광학층(OPL2-2)은 제3 절연층(30-SS) 및 연결 전극(C-SS) 상에 배치될 수 있다. 다시 말해, 본 실시 예에서는 센서(SS)의 제4 절연층(40-SS)이 생략될 수 있다. 제2 광학층(OPL2-2)의 하부는 제3 절연층(30-SS) 및 연결 전극(C-SS)의 형상에 대응하여 형성될 수 있다. 접착층(AL-2)은 제2 광학층(OPL2-2)의 상면에 배치될 수 있다. 제4 절연층(40-SS)이 생략됨에 따라, 표시 장치(DD)의 전체적인 두께가 얇아질 수 있다.
이하에서는 도 18 내지 도 23을 참조하여 본 발명의 다른 실시 예들에 따른 표시 장치들을 설명하도록 한다. 이하의 도면에서는 전술한 실시 예와 동일한 구성에 대하여는 동일한 참조 부호를 이용하여 도시하였다. 이하의 설명에서는 동일한 구성에 대한 설명은 생략하고, 차이가 있는 구성을 위주로 상세히 설명하도록 한다.
설명의 편의를 위해, 이하의 도면들에서는 표시 패널 아래에 배치된 접착층, 제2 광학층, 및 센서의 도시를 생략하였다. 앞서 설명한 바와 같이, 표시 장치는 표시 패널 내부 및 표시 패널 외부 중 적어도 하나의 위치에 배치된 광학층을 포함할 수 있다. 예를 들어, 표시 장치는 표시 패널 내부에 배치된 제1 광학층만을 포함하거나, 표시 패널 외부에 배치된 제2 광학층만을 포함하거나, 또는, 제1 광학층과 제2 광학층을 모두 포함할 수도 있다.
도 18은 본 발명의 일 실시 예에 따른 표시 장치의 표시 패널을 예시적으로 도시하는 평면도이다. 도 19A는 도 18에 도시된 Ⅲ-Ⅲ' 선의 단면도이다.
도 18 및 도 19A를 참조하면, 표시 패널(DP-1)은 복수 개의 발광 영역들(EA), 비발광 영역(NEA), 및 복수 개의 투과 영역들(PEA-1)을 포함할 수 있다. 본 실시 예에 따르면, 투과 영역들(PEA-1)은 발광 영역들(EA) 중 일부 발광 영역들(EA) 내에 정의될 수 있다. 투과 영역(PEA-1)이 정의되는 발광 영역(EA)은 레드 색상, 그린 색상, 및 블루 색상들 중 어느 하나의 색상을 구현할 수 있다.
본 발명의 일 실시 예에 따르면, 투과 영역(PEA-1)은 발광 영역(EA)의 가장 자리에 정의될 수 있다. 예컨대, 투과 영역(PEA-1)은 발광 영역(EA)의 변들 중 어느 하나의 변에 인접하게 배치될 수 있다. 평면상에서 바라봤을 때, 투과 영역(PEA-1)은 제4 방향(DR4)으로 연장하는 장변들을 갖고, 제5 방향(DR5)으로 연장하는 단변들을 가질 수 있다.
다만, 투과 영역(PEA-1)의 위치 및 형상이 이에 한정되는 것은 아니다. 예컨대, 투과 영역(PEA-1)은 발광 영역(EA)의 중앙부에 형성될 수도 있다. 또한, 투과 영역(PEA-1)은, 평면상에서 바라봤을 때, 원형 형상을 가질 수도 있다.
투과 영역(PEA-1)에는 제1 홀(H1-1)이 정의될 수 있다. 구체적으로, 제1 홀(H1-1)은 표시 패널(DP-1)의 제1 광학층(OPL1-1)에 정의될 수 있다. 제1 홀(H1-1) 위에는 회로 소자층(CL), 표시 소자층(OL)의 발광소자(OLED) 등이 배치될 수 있다.
도 19B 내지 도 19D는 본 발명의 일 실시 예에 따른 표시 장치의 표시 패널들을 예시적으로 도시하는 도면들이다. 도 19A에 도시된 표시 패널(DP-1)은 도 19B 내지 도 19D에 도시된 표시 패널들(DP2-1 ~ DP4-1) 중 어느 하나 또는 이들을 조합한 구조를 가질 수 있다.
도 19B를 참조하면, 표시 패널(DP2-1)에서, 투과 영역(PEA2-1)에 중첩하는 제2 전극(CE2-1)은 제거될 수 있다. 이에 따라, 제2 전극(CE2-1)에는 홀(CE2-1H)이 정의될 수 있다. 홀(CE2-1H)은 제2 전극(CE2-1)을 제3 방향(DR3)으로 관통하는 홀일 수 있다. 제2 전극(CE2-1)에는 박막 봉지층(TFE)의 유기층 또는 무기층이 채워질 수 있다.
본 발명의 일 실시 예에 따르면, 투과 영역(PEA2-1)에는 제2 전극(CE2-1)이 배치되지 않으므로, 투과 영역(PEA2-1)의 광 투과율은, 투과 영역(PEA-1, 도 19A 참조)에 비하여 더욱 증가할 수 있다.
도 19C를 참조하면, 회로 소자층(CL3-1)은 도 4에 도시된 회로 소자층(CL)과 동일한 층 구조를 가질 수 있다.
본 발명의 일 실시 예에 따르면, 표시 패널(DP3-1)의 회로 소자층(CL3-1)에는 홀(CL3-1H)이 정의될 수 있다. 제3 방향(DR3)을 기준으로, 홀(CL3-1H)은 회로 소자층(CL3-1)의 제1 절연층(10)의 하면으로부터 제6 절연층(60)의 상면을 관통할 수 있다(도 4 참조). 다시 말해, 홀(CL3-1H)은 회로 소자층(CL3)의 각 층들에 정의될 수 있다.
홀(CL3-1H)은 투과 영역(PEA3-1)에 중첩할 수 있다. 보다 구체적으로는, 홀(CL3-1H)은 제1 홀(H1)에 중첩할 수 있다. 도 19C에서는 홀(CL3-1H)이 제1 홀(H1)과 동일한 폭을 갖는 것으로 도시하였으나, 이는 예시적으로 도시한 것일 뿐이며, 회로 소자층(CL3-1)의 홀(CL3-1H)의 폭이 이에 한정되는 것은 아니다. 예컨대, 평면상에서 바라봤을 때, 홀(CL3-1H)은 투과 영역(PEA3-1)과 동일한 폭을 가질 수도 있다.
본 발명의 일 실시 예에 따르면, 표시 패널(DP3-1)의 투과 영역(PEA3-1)은 회로 소자층(CL3-1)에 정의된 홀(CL3-1H)에 의해, 도 19A에 도시된 투과 영역(PEA-1)보다 더 높은 광 투과율을 가질 수 있다.
도 19D를 참조하면, 표시 패널(DP4-1)에서 제1 광학층(OPL1, 도 19A 참조)은 생략될 수 있다. 이 경우, 표시 장치(DD-1)는 도 4에 도시된 제2 광학층(OPL2)만을 포함할 수 있다. 투과 영역(PEA4-1)을 통과한 외부 광들은 도 7에 도시된 제2 광학층(OPL2)을 통과하여 센서(SS)에 도달할 수 있다.
본 발명의 일 실시 예에 따르면, 표시 패널(DP4-1) 내부에 배치된 제1 광학층(OPL1-1, 도 19A 참조)가 생략됨으로써, 표시 패널(DP4-1)이 도 19A에 도시된 표시 패널(DP4-1)에 비해 얇아질 수 있다.
도 20은 본 발명의 일 실시 예에 따른 표시 장치를 예시적으로 도시하는 평면도이다. 도 21는 도 20에 도시된 감지 영역의 일부분을 예시적으로 도시하는 평면도이다. 도 22은 도 21에 도시된 Ⅳ-Ⅳ' 선의 단면도이다. 도 23는 도 22에 도시된 제1 광학층을 예시적으로 도시하는 평면도이다.
도 20을 참조하면, 표시 장치(DD-2)의 표시면(DS)은 일반 영역(NA), 카메라 영역(CA), 및 감지 영역(SA)을 포함할 수 있다. 표시면(DS)은 표시 장치(DD)의 전면일 수 있다. 일반 영역(NA)은 영상을 표시하는 표시 영역과 표시 영역 주변에 배치된 비표시 영역을 포함할 수 있다.
카메라 영역(CA)은 영상을 표시하지 않는 비표시 영역일 수 있다. 예컨대, 평면상에서 바라봤을 때, 카메라 영역(CA)은 원형 형상의 카메라 홀을 포함할 수 있다. 카메라 홀은 일반 영역(NA)에 의해 둘러싸일 수 있다. 카메라 영역(CA)은 카메라 모듈을 포함할 수 있다. 카메라 모듈은 카메라 홀을 통해 입사되는 외부 광을 이용하여 외부의 이미지를 촬영할 수 있다.
다만, 카메라 영역(CA)이 반드시 비표시 영역으로 한정되는 것은 아니다. 예컨대, 카메라 영역(CA)은 영상을 표시할 수도 있다. 다만, 이 경우, 카메라 영역(CA)은 투과율을 확보하기 위하여, 일반 영역(NA)보다 낮은 해상도를 가질 수 있다.
감지 영역(SA)은 사용자의 생체 인증 정보를 인식하는 영역일 수 있다. 예를 들어, 감지 영역(SA)은 사용자의 지문 정보를 인식할 수 있다. 감지 영역(SA)은, 도 4에 도시된 제2 광학층(OPL2)과 센서(SS)를 포함할 수 있다. 센서(SS)는 광학식 지문 센서를 포함할 수 있다. 광학식 지문 센서는 광을 이용하여 사용자의 지문 정보를 감지할 수 있다. 지문 센서의 안정적인 작동을 위하여, 감지 영역(SA)은 일반 영역(NA) 보다 높은 광 투과율을 가질 필요가 있다.
도 21을 참조하면, 감지 영역(SA)은 화소 영역(PXA)과 비화소 영역(NPXA)을 포함할 수 있다. 여기서, 화소 영역(PXA)은 광을 생성하는 발광 영역들이 배치되는 영역으로 정의되고, 비화소 영역(NPXA)은 발광 영역들을 포함하지 않는 영역으로 정의될 수 있다.
평면상에서 바라봤을 때, 감지 영역(SA)에서 화소 영역(PXA)의 면적은 비화소 영역(NPXA)의 면적보다 클 수 있다. 예컨대, 단위 면적을 기준으로, 화소 영역(PXA)의 면적은 감지 영역(SA)의 면적의 19/20를 차지하고, 비화소 영역(NPXA)의 면적은 감지 영역(SA)의 면적의 1/20을 차지할 수 있다. 여기서, 단위 면적은 1 in2(sequare inch) 일 수 있다.
다만, 화소 영역(PXA)과 비화소 영역(NPXA) 사이의 면적비가 전술한 바에 한정되는 것은 아니다. 예컨대, 감지 영역(SA)에서 구현하고자 하는 표시 품질(예컨대, 해상도)에 따라 비화소 영역(NPXA)의 비율은 증가하거나 감소할 수 있다.
도 22 및 도 23을 참조하면, 외부 광은 비화소 영역(NPXA)을 통해 표시 패널(DP-2) 아래에 도달할 수 있다. 도시하지는 않았으나, 기판(SUB)에서 비화소 영역(NPXA)과 중첩하는 부분 아래에는 광학식 지문 센서가 배치될 수 있다.
제1 광학층(OPL1-2)에는 제1 홀(H1-2)이 정의될 수 있다. 제1 홀(H1-2)은 비화소 영역(NPXA)에 중첩할 수 있다. 평면상에서 바라봤을 때, 제1 홀(H1-2)은 도 22에 도시된 비화소 영역(NPXA)에 대응하는 형상을 가질 수 있다. 예컨대, 평면상에서 바라봤을 때, 제1 홀(H1-2)은 사각형 형상을 가질 수 있다(도 23 참조). 제1 홀(H1-2)의 형상과 개수는 비화소 영역(NPXA)의 형상 및 비율에 따라 달라질 수 있다.
화소 영역(PXA)에는 표시 소자층(OL)의 발광소자(OLED) 및 화소 정의막(PDL)이 배치될 수 있다. 반대로, 비화소 영역(NPXA)에는 표시 소자층(OL)의 화소 정의막(PDL)이 배치되지 않을 수 있다. 또한, 비화소 영역(NPXA)에는 제2 전극(CE)을 제외한 발광 소자(OLED)의 다른 층들이 배치되지 않을 수 있다. 비화소 영역(NPXA)에 배치된 제2 전극(CE)은 제거될 수도 있다.
화소 영역(PXA)에는 입력 감지부(ISP)의 감지 전극(SE)이 배치될 수 있다. 반대로, 비화소 영역(NPXA)에는 감지 전극(SE)이 배치되지 않을 수 있다. 비화소 영역(NPXA)에는 입력 감지부(ISP)의 절연층(IOL), 제1 및 제2 절연층들(10-ISP, 20-ISP)들이 배치될 수 있다.
화소 영역(PXA)에는 컬러 필터층(CFL)의 컬러 필터(CF)와 블랙 매트릭스(BM)가 배치될 수 있다. 반대로, 비화소 영역(NPXA)에는 컬러 필터(CF)와 블랙 매트릭스(BM)가 배치되지 않을 수 있다. 비화소 영역(NPXA)에는 컬러 필터층(CFL)의 절연층(10-CFL)이 배치될 수 있다.
결과적으로, 비화소 영역(NPXA)은 광학적으로 투명한 성질을 가질 수 있다. 이에 따라, 외부 광은 비화소 영역(NPXA)을 통해 지문 센서에 도달할 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치 DM: 표시 모듈
DP: 표시 패널 ISP: 입력 감지부
CFL: 컬러 필터층 WIN: 윈도우
SM: 센서 모듈 SS: 센서
SUB: 기판 FL: 기능층
CL: 회로 소자층 OL: 표시 소자층
TFE: 박막 봉지층 PDL: 화소 정의막
OLED: 발광 소자 H1: 제1 홀
H2: 제2 홀

Claims (20)

  1. 사용자의 생체 인증 정보를 가진 광을 감지하는 센서;
    상기 센서 위에 배치된 기판, 상기 기판 위에 배치된 화소 정의막, 및 상기 화소 정의막에 정의된 화소 개구부에 배치된 발광 소자를 포함하고, 평면상에서 바라봤을 때, 상기 센서에 중첩하는 투과 영역이 정의된 표시 패널; 및
    상기 표시 패널의 내부 및 상기 표시 패널의 외부 중 적어도 하나의 위치에 배치되고, 상기 투과 영역에 중첩하는 홀이 정의된 광학층을 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 광학층은 상기 표시 패널의 내부에 배치되는 제1 광학층을 포함하고,
    상기 제1 광학층에는 상기 투과 영역에 중첩하는 제1 홀이 정의된 표시 장치.
  3. 제 2 항에 있어서,
    상기 제1 광학층은 상기 기판 및 상기 화소 정의막 사이에 배치되는 표시 장치.
  4. 제 3 항에 있어서,
    상기 화소 정의막에는 상기 투과 영역에 중첩하는 제2 홀이 정의되고,
    평면상에서 바라봤을 때, 제2 홀은 상기 제1 홀에 중첩하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 화소 정의막은 흑색을 갖는 표시 장치.
  6. 제 4 항에 있어서,
    평면상에서 바라봤을 때, 상기 제2 홀은 상기 제1 홀보다 큰 면적을 갖는 표시 장치.
  7. 제 1 항에 있어서,
    상기 발광 소자의 제2 전극에는 상기 투과 영역에 중첩하는 홀이 정의된 표시 장치.
  8. 제 1 항에 있어서,
    상기 표시 패널은, 상기 기판 및 상기 화소 정의막 사이에 배치된 회로 소자층을 더 포함하고,
    상기 회로 소자층에는 상기 투과 영역에 중첩하는 홀이 정의된 표시 장치.
  9. 제 1 항에 있어서,
    상기 광학층은 상기 표시 패널과 상기 센서 사이에 배치되는 제2 광학층을 더 포함하고,
    상기 제2 광학층은 상부를 향하여 볼록한 렌즈를 포함하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 표시 패널과 상기 제2 광학층 사이에 배치된 접착층을 더 포함하고,
    상기 접착층은 상기 렌즈보다 작은 굴절률을 갖는 표시 장치.
  11. 제 9 항에 있어서,
    상기 제2 광학층은 상기 렌즈 아래에 배치되고, 상기 투과 영역에 중첩하는 투과홀이 정의된 차광 부재를 포함하는 표시 장치.
  12. 제 9 항에 있어서,
    상기 제2 광학층은,
    상기 렌즈 아래에 배치된 투과층; 및
    상기 투과층의 하면에 배치된 차광 코팅층을 더 포함하고,
    상기 차광 코팅층에는 상기 투과 영역에 중첩하는 제3 홀이 정의된 표시 장치.
  13. 제 1 항에 있어서,
    상기 화소 정의막 위에 배치된 감지 전극들을 포함하는 입력 감지부를 더 포함하고,
    상기 투과 영역에 중첩하는 화소 정의막 위에 배치된 감지 전극들은 제거되는 표시 장치.
  14. 제 1 항에 있어서,
    상기 표시 패널 위에 배치된 컬러 필터층을 더 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    컬러 필터층은,
    상기 발광 소자에 중첩하는 제1 컬러 필터;
    상기 화소 정의막에 중첩하는 블랙 매트릭스; 및
    상기 투과 영역에 중첩하는 제2 컬러 필터를 포함하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 제2 컬러 필터는 그린 컬러 필터인 표시 장치.
  17. 제 15 항에 있어서,
    상기 제2 컬러 필터는 상기 제1 컬러 필터로부터 연장되는 표시 장치.
  18. 제 1 항에 있어서,
    상기 투과 영역은 복수 개로 제공되는 표시 장치.
  19. 사용자의 생체 인증 정보를 가진 광을 감지하는 센서;
    상기 센서 위에 배치된 기판, 상기 기판 위에 배치된 화소 정의막, 및 상기 화소 정의막에 정의된 화소 개구부에 배치된 발광 소자를 포함하고, 평면상에서 바라봤을 때, 상기 발광 소자 내에 정의된 투과 영역을 포함하는 표시 패널; 및
    상기 표시 패널의 내부 및 상기 표시 패널의 외부 중 적어도 하나의 위치에 배치되고, 상기 투과 영역에 중첩하는 홀이 정의된 광학층을 포함하는 표시 장치.
  20. 지문 감지 영역 및 카메라 영역을 포함하는 표시 패널;
    상기 지문 감지 영역 아래에 배치된 지문 센서;
    상기 카메라 영역 아래에 배치된 카메라;
    상기 지문 감지 영역에 중첩하고, 상기 표시 패널의 내부 및 상기 표시 패널의 외부 중 적어도 하나의 위치에 배치된 광학층을 포함하고,
    상기 지문 감지 영역은 화소들이 배치되는 화소 영역 및 상기 화소 영역보다 높은 광 투과율을 갖는 비화소 영역을 포함하고, 상기 광학층에는 상기 비화소 영역에 중첩하는 홀이 정의된 표시 장치.
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