KR102060166B1 - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

표시 장치는 제1 영역 및 제2 영역을 포함하는 베이스층, 상기 베이스층의 상기 제1 영역 위에 배치된 발광 소자들, 상기 발광 소자들을 실링하는 봉지층, 상기 봉지층 위에 배치된 센서들, 상기 베이스층의 상기 제2 영역 위에 배치되며 제1 방향을 따라 배열된 패드들, 상기 센서들 및 상기 패드들에 전기적으로 각각 연결된 신호 배선들, 및 상기 베이스층의 상기 제2 영역 위에 배치되며, 상기 센서들 및 상기 패드들 사이에 배치되고, 상기 제1 방향을 따라 연장하는 서브층을 포함하고, 상기 서브층은 제1 층 및 상기 제1 층 위에 배치된 제2 층을 포함하고, 평면 상에서 보았을 때 상기 제2 층은 상기 신호 배선들과 비중첩한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 터치 라인 배선 패터닝 과정에서 발생하는 불량을 개선한 표시 장치 및 이의 제조 방법에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시 장치들이 개발되고 있다. 표시 장치들의 입력장치로써 키보드 또는 마우스 등을 포함한다. 또한, 최근에 표시 장치들은 입력장치로써 터치감지유닛을 구비한다.
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 터치 라인 배선 패터닝 과정에서 발생하는 불량을 개선한 표시 장치 및 이의 제조 방법에 관한 것이다.
본 발명의 일 실시예에 따른 표시 장치는 제1 영역 및 제2 영역을 포함하는 베이스층, 상기 베이스층의 상기 제1 영역 위에 배치된 발광 소자들, 상기 발광 소자들을 실링하는 봉지층, 상기 봉지층 위에 배치된 센서들, 상기 베이스층의 상기 제2 영역 위에 배치되며 제1 방향을 따라 배열된 패드들, 상기 센서들 및 상기 패드들에 전기적으로 각각 연결된 신호 배선들, 및 상기 베이스층의 상기 제2 영역 위에 배치되며, 상기 센서들 및 상기 패드들 사이에 배치되고, 상기 제1 방향을 따라 연장하는 서브층을 포함하고, 상기 서브층은 제1 층 및 상기 제1 층 위에 배치된 제2 층을 포함하고, 평면 상에서 보았을 때 상기 제2 층은 상기 신호 배선들과 비중첩할 수 있다.
상기 제2 층의 일 영역은 제거되고, 상기 신호 배선들은 제거된 상기 일 영역에 배치될 수 있다.
상기 신호 배선들은 상기 제1 방향과 교차하는 제2 방향으로 연장할 수 있다.
상기 센서들 각각은 인접한 다른 센서들과 정전 결합할 수 있다.
상기 센서들은 정전용량 방식으로 외부입력을 감지할 수 있다.
상기 서브층의 상기 제2 층 위에 배치된 제1 캡핑 패턴을 더 포함할 수 있다.
상기 센서들, 상기 신호 배선들, 상기 서브층 및 상기 제1 캡핑 패턴을 커버하는 제1 절연층을 더 포함할 수 있다.
상기 신호 배선들과 중첩하는 더미 배선들, 및 상기 제1 캡핑 패턴과 중첩하는 제2 캡핑 패턴을 더 포함할 수 있다.
상기 더미 배선들은 상기 신호 배선들 아래에 각각 배치되고, 상기 제2 캡핑 패턴은 상기 제1 캡핑 패턴 아래에 배치될 수 있다.
상기 더미 배선들 및 상기 신호 배선들 사이와 상기 제2 캡핑 패턴 및 상기 제1 캡핑 패턴 사이에 배치된 제2 절연층을 더 포함할 수 있다.
상기 베이스층의 상기 제2 영역 위에 배치되며 상기 센서들의 적어도 일부를 에워싸는 돌출부를 더 포함하고, 상기 돌출부의 적어도 일부는 상기 서브층과 상기 센서들 사이에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 영역 및 상기 제1 영역의 외곽에 정의된 제2 영역을 포함하는 베이스층, 발광 소자들을 포함하며, 상기 베이스층의 상기 제1 영역 위에 배치된 소자층, 상기 소자층을 커버하는 봉지층, 상기 봉지층 위에 배치된 전극들, 상기 봉지층 위에 배치된 절연층, 및 상기 전극들에 전기적으로 연결된 신호 배선들을 포함하는 입력 감지 유닛, 상기 제2 영역 위에 배치되며, 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 작은 제2 두께를 가지며 상기 신호 배선들과 중첩하는 제2 영역을 포함하는 서브층, 및 상기 제1 영역 및 상기 제2 영역 사이의 경계 위에 배치된 캡핑 패턴을 포함하고, 상기 신호 배선들 및 상기 캡핑 패턴은 상기 절연층에 의해 커버될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 영역 및 상기 제1 영역의 외곽에 정의된 제2 영역을 포함하는 베이스층, 상기 베이스층의 상기 제1 영역 위에 배치된 발광 소자들을 포함하는 소자층, 상기 소자층을 커버하는 봉지층, 상기 봉지층 위에 배치된 절연층, 상기 봉지층 위에 배치된 전극들 및 상기 전극들과 전기적으로 연결된 신호 배선들을 포함하는 입력 감지 유닛, 및 상기 제2 영역 위에 배치되며, 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 작은 제2 두께를 가지며 상기 신호 배선들과 중첩하는 제2 영역을 포함하는 서브층을 포함하고, 상기 신호 배선들은 제1 방향을 따라 연장하고, 상기 서브층은 상기 제1 방향과 교차하는 제2 방향을 따라 연장할 수 있다.
본 발명은 뱅크에 경사진 경계부에 캡핑 패턴을 형성함으로써, 경계부 상에서 형성되는 포토 레지스트층의 두께 부족으로 인에 에칭 과정에서 뱅크 내부의 유기 물질이 누출되는 것을 방지하여 결과적으로 막 들뜸 등의 현상이 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 제1 동작에 따른 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 표시장치의 제2 동작에 따른 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 표시장치의 제3 동작에 따른 사시도이다.
도 2c은 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 4a는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 유기발광 표시패널의 평면도이다.
도 5은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도들이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 박막 봉지층들의 단면도들이다.
도 8a는 본 발명의 일 실시예에 따른 터치 감지 유닛의 단면도이다.
도 8b 내지 8e는 본 발명의 일 실시예에 따른 터치 감지 유닛의 평면도이다.
도 8f은 도 8e의 AA영역의 부분 확대도이다.
도 9는 도 8E의 A-A' 절단선을 따라 절단된 단면도이다.
도 10a은 도 8E의 B-B' 절단선을 따라 절단된 단면도이다.
도 10b는 본 발명의 다른 일 실시예에 따른 뱅크(BAK)의 단면도이다.
도 11은 뱅크의 일부분에 대한 사시도이다.
도 12a 내지 도 12g는 뱅크 상에 제1 캡핑 패턴이 형성되는 과정을 도시한 도면이다.
도 13a 내지 13c는 본 발명의 다른 일 실시예를 설명하기 위한 평면도이다.
도 14는 본 발명의 다른 일 실시예를 설명하기 위한 단면도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(DD)의 제1 동작에 따른 사시도이다. 도 2a는 본 발명의 일 실시예에 따른 표시장치(DD)의 제2 동작에 따른 사시도이다. 도 2b는 본 발명의 일 실시예에 따른 표시장치(DD)의 제3 동작에 따른 사시도이다.
도 1에 도시된 것과 같이 제1 동작 모드에서, 이미지(IM)가 표시되는 표시면(IS)은 제1 방향축(DR1)과 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(IS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향축(DR3)이 지시한다. 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
도 1, 도 2a, 및 도 2b는 플렉서블 표시장치(DD)의 일례로 폴더블 표시장치를 도시하였다. 그러나, 본 발명은 말려지는 롤러블 표시장치 또는 밴디드 표시장치일 수 있고, 특별히 제한되지 않는다. 또한, 본 실시예에서 플렉서블 표시장치를 도시하였으나, 본 발명은 이에 제한되지 않는다. 본 실시예에 따른 표시장치(DD)는 플랫한 리지드 표시장치일 수도 있다. 본 발명에 따른 플렉서블 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 휴대 전화, 테블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 사용될 수 있다.
도 1에 도시된 것과 같이, 플렉서블 표시장치(DD)의 표시면(IS)은 복수 개의 영역들을 포함할 수 있다. 플렉서블 표시장치(DD)는 이미지(IM)가 표시되는 표시영역(DD-DA) 및 표시영역(DD-DA)에 인접한 비표시영역(DD-NDA)을 포함한다. 비표시영역(DD-NDA)은 이미지가 표시되지 않는 영역이다. 도 1에는 이미지(IM)의 일 예로 화병을 도시하였다. 일 예로써, 표시영역(DD-DA)은 사각형상일 수 있다. 비표시영역(DD-NDA)은 표시영역(DD-DA)을 에워싸을 수 있다. 다만, 이에 제한되지 않고, 표시영역(DD-DA)의 형상과 비표시영역(DD-NDA)의 형상은 상대적으로 디자인될 수 있다.
도 1, 도 2a 및 도 2b에 도시된 것과 같이, 표시장치(DD)는 동작 형태에 따라 정의되는 복수 개의 영역들을 포함할 수 있다. 표시장치(DD)는 벤딩축(BX)에 기초하여(on the basis of) 벤딩되는 벤딩영역(BA), 비벤딩되는 제1 비벤딩영역(NBA1), 및 제2 비벤딩영역(NBA2)을 포함할 수 있다. 도 2a에 도시된 것과 같이, 표시장치(DD)는 제1 비벤딩영역(NBA1)의 표시면(IS)과 제2 비벤딩영역(NBA2)의 표시면(IS)이 마주하도록 내측 벤딩(inner-bending)될 수 있다. 도 2b에 도시된 것과 같이, 표시장치(DD)는 표시면(IS)이 외부에 노출되도록 외측 벤딩(outer-bending)될 수도 있다.
본 발명의 일 실시예에서 표시장치(DD)는 복수 개의 벤딩영역(BA)을 포함할 수 있다. 뿐만 아니라, 사용자가 표시장치(DD)를 조작하는 형태에 대응하게 벤딩영역(BA)이 정의될 수 있다. 예컨대, 벤딩영역(BA)은 도 2a 및 도 2b와 달리 제1 방향축(DR1)에 평행하게 정의될 수 있고, 대각선 방향으로 정의될 수도 있다. 벤딩영역(BA)의 면적은 고정되지 않고, 곡률반경에 따라 결정될 수 있다. 본 발명의 일 실시예에서 표시장치(DD)는 도 1 및 도 2a에 도시된 동작모드만 반복되도록 구성될 수도 있다.
도 2c은 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 2는 제2 방향축(DR2)과 제3 방향축(DR3)이 정의하는 단면을 도시하였다.
도 2c에 도시된 것과 같이, 표시장치(DD)는 보호필름(PM), 표시모듈(DM), 광학부재(LM), 윈도우(WM), 제1 접착부재(AM1), 제2 접착부재(AM2), 및 제3 접착부재(AM3)를 포함한다. 표시모듈(DM)은 보호필름(PM)과 광학부재(LM) 사이에 배치된다. 광학부재(LM)는 표시모듈(DM)과 윈도우(WM) 사이에 배치된다. 제1 접착부재(AM1)는 표시모듈(DM)과 보호필름(PM)을 결합하고, 제2 접착부재(AM2)는 표시모듈(DM)과 광학부재(LM)를 결합하고, 제3 접착부재(AM3)는 광학부재(LM)와 윈도우(WM)를 결합한다.
보호필름(PM)은 표시모듈(DM)을 보호한다. 보호필름(PM)은 외부에 노출된 제1 외면(OS-L)을 제공하고, 제1 접착부재(AM1)에 접착되는 접착면을 제공한다. 보호필름(PM)은 외부의 습기가 표시모듈(DM)에 침투하는 것을 방지하고, 외부 충격을 흡수한다.
보호필름(PM)은 플라스틱 필름을 베이스 기판으로써 포함할 수 있다. 보호필름(PM)은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌나프탈레이트(PEN, polyethylenenaphthalate), 폴리에틸렌테레프탈레이트(PET, polyethyleneterephthalate), 폴리페닐렌설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 폴리아릴렌에테르술폰(poly(arylene ethersulfone)) 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 플라스틱 필름을 포함할 수 있다.
보호필름(PM)을 구성하는 물질은 플라스틱 수지들에 제한되지 않고, 유/무기 복합재료를 포함할 수 있다. 보호필름(PM)은 다공성 유기층 및 유기층의 기공들에 충전된 무기물을 포함할 수 있다. 보호필름(PM)은 플라스틱 필름에 형성된 기능층을 더 포함할 수 있다. 상기 기능층은 수지층을 포함할 수 있다. 상기 기능층은 코팅 방식에 의해 형성될 수 있다. 본 발명의 일 실시예에서 보호필름(PM)은 생략될 수 있다.
윈도우(WM)는 플라스틱 필름을 포함할 수 있다. 윈도우(WM)는 다층구조를 가질 수 있다. 윈도우(WM)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층구조를 가질 수 있다. 윈도우(WM)는 베젤패턴을 더 포함할 수 있다. 상기 다층구조는 연속공정 또는 접착층을 이용한 접착공정을 통해 형성될 수 있다.
광학부재(LM)는 외부광 반사율을 감소시킨다. 광학부재(LM)는 적어도 편광필름을 포함할 수 있다. 광학부재(LM)는 위상차 필름을 더 포함할 수 있다. 본 발명의 일 실시예에서 광학부재(LM)는 생략될 수 있다.
표시모듈(DM)은 유기발광 표시패널(DP) 및 터치 감지 유닛(TS)을 포함할 수 있다. 터치 감지 유닛(TS)은 유기발광 표시패널(DP) 상에 직접 배치된다. 본 명세서에서 "직접 배치된다"는 것은 별도의 접착층을 이용하여 부착하는 것을 제외하며, 연속공정에 의해 형성된 것을 의미한다.
유기발광 표시패널(DP)은 입력된 영상 데이터에 대응하는 이미지(IM, 도 1 참조)를 생성한다. 유기발광 표시패널(DP)은 두께 방향(DR3)에서 마주하는 제1 표시패널면(BS1-L) 및 제2 표시패널면(BS1-U)을 제공한다. 본 실시예에서 유기발광 표시패널(DP)을 예시적으로 설명하였으나, 표시패널은 이에 제한되지 않는다.
터치 감지 유닛(TS)은 외부입력의 좌표정보를 획득한다. 터치 감지 유닛(TS)은 정전용량 방식으로 외부입력을 감지할 수 있다.
별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시모듈(DM)은 반사방지층을 더 포함할 수도 있다. 반사방지층은 컬러필터 또는 도전층/절연층/도전층의 적층 구조물을 포함할 수 있다. 반사방지층은 외부로부터 입사된 광을 흡수 또는 상쇄간섭 또는 편광시켜 외부광 반사율을 감소시킬 수 있다. 반사방지층은 광학부재(LM)의 기능을 대체할 수 있다.
제1 접착부재(AM1), 제2 접착부재(AM2), 및 제3 접착부재(AM3) 각각은 광학투명접착필름(OCA, Optically Clear Adhesive film) 또는 광학투명접착수지(OCR, Optically Clear Resin) 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)과 같은 유기 접착층일 수 있다. 유기 접착층은 폴리우레탄계, 폴리아크릴계, 폴리에스테르계, 폴리에폭시계, 폴리초산비닐계 등의 접착물질을 포함할 수 있다. 결과적으로 유기 접착층은 유기층의 하나에 해당한다.
별도로 도시하지 않았으나, 표시장치(DD)는 도 1, 도 2a, 및 도 2b에 도시된 상태를 유지하기 위해 상기 기능층들을 지지하는 프레임 구조물을 더 포함할 수 있다. 프레임 구조물은 관절 구조 또는 힌지 구조를 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시장치(DD-1)의 사시도이다. 도 3a는 펼쳐진 상태의 표시장치(DD-1)를 도시하였고, 도 3b는 밴딩된 상태의 표시장치(DD-1)를 도시하였다.
표시장치(DD-1)는 하나의 벤딩영역(BA)과 하나의 비벤딩영역(NBA)을 포함할 수 있다. 표시장치(DD-1)의 비표시영역(DD-NDA)이 벤딩될 수 있다. 다만, 본 발명의 일 실시예에서 표시장치(DD-1)의 벤딩영역은 변경될 수 있다.
본 실시예에 따른 표시장치(DD-1)는, 도 1, 도 2a, 및 도 2b에 도시된 표시장치(DD)와 다르게, 하나의 형태로 고정되어 작동할 수 있다. 표시장치(DD-1)는 도 3b에 도시된 것과 같이 밴딩된 상태로 작동할 수 있다. 표시장치(DD-1)는 벤딩된 상태로 프레임 등에 고정되고, 프레임이 전자장치의 하우징과 결합될 수 있다.
본 실시예에 따른 표시장치(DD-1)는 도 2c에 도시된 것과 동일한 단면 구조를 가질 수 있다. 다만, 비벤딩영역(NBA)과 벤딩영역(BA)이 다른 적층 구조를 가질 수 있다. 비벤딩영역(NBA)은 도 2c에 도시된 것과 동일한 단면 구조를 갖고, 벤딩영역(BA)은 도 2c에 도시된 것과 다른 단면 구조를 가질 수 있다. 벤딩영역(BA)에는 광학부재(LM) 및 윈도우(WM)가 미배치될 수 있다. 즉, 광학부재(LM) 및 윈도우(WM)는 비벤딩영역(NBA)에만 배치될 수 있다. 제2 접착부재(AM2) 및 제3 접착부재(AM3) 역시 벤딩영역(BA)에 미배치될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 도 4b는 본 발명의 일 실시예에 따른 유기발광 표시패널(DP)의 평면도이다. 도 5은 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다. 도 6a 및 도 6b는 본 발명의 일 실시예에 따른 유기발광 표시패널(DP)의 부분 단면도들이다.
도 4a에 도시된 것과 같이, 유기발광 표시패널(DP)은 베이스층(SUB), 베이스층(SUB) 상에 배치된 회로층(DP-CL), 소자층(DP-OLED), 및 박막 봉지층(TFE)을 포함한다. 베이스층(SUB)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(SUB)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로층(DP-CL)은 복수 개의 절연층들, 복수 개의 도전층들 및 반도체층을 포함할 수 있다. 회로층(DP-CL)의 복수 개의 도전층들은 신호 라인들 또는 화소의 제어회로를 구성할 수 있다. 소자층(DP-OLED)은 유기발광 다이오드들을 포함한다. 박막 봉지층(TFE)은 무기층과 유기층을 포함한다. 박막 봉지층(TFE)은 적어도 2개의 무기층들과 그 사이에 배치된 유기층을 포함할 수 있다. 무기층들은 수분/산소로부터 발광소자층(DP-OLED)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광소자층(DP-OLED)을 보호한다. 무기층은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층 및 실리콘 옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기물질을 포함할 수 있고, 이에 제한되지 않는다.
터치 감지 유닛(TS)은 박막 봉지층(TFE) 상에 직접 배치된다. 터치 감지 유닛(TS)은 터치 센서들과 터치 신호 라인들을 포함한다. 터치 센서들과 터치 신호 라인들은 단층 또는 다층구조를 가질 수 있다.
터치 센서들과 터치 신호 라인들은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 터치 센서들과 터치 신호 라인들은 금속층, 예컨대 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 터치 센서들과 터치 신호 라인들은 동일한 층구조를 갖거나, 다른 층구조를 가질 수 있다. 터치 감지 유닛(TS)에 대한 구체적인 내용은 후술한다.
도 4b는 본 발명의 일 실시예에 따른 유기발광 표시패널(DP)의 평면도이고, 도 5는 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다.
도 4b에 도시된 것과 같이, 유기발광 표시패널(DP)은 평면상에서 표시영역(DA)과 비표시영역(NDA)을 포함한다. 유기발광 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 표시장치(DD, 도 1 참조)의 표시영역(DD-DA, 도 1 참조) 및 비표시영역(DD-NDA, 도 1 참조)에 각각 대응한다. 유기발광 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 표시장치(DD, 도 1 참조)의 표시영역(DD-DA, 도 1a 참조) 및 비표시영역(DD-NDA, 도 1 참조)과 반드시 동일할 필요는 없고, 유기발광 표시패널(DP)의 구조/디자인에 따라 변경될 수 있다.
유기발광 표시패널(DP)은 복수 개의 화소들(PX)을 포함한다. 복수 개의 화소들(PX)이 배치된 영역이 표시영역(DA)으로 정의된다. 본 실시예에서 비표시영역(NDA)은 표시영역(DA)의 테두리를 따라 정의될 수 있다.
유기발광 표시패널(DP)은 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 전압 라인(SL-VDD), 및 제1 패드(PD1), 및 전원 공급 라인(E-VSS)을 포함한다.
게이트 라인들(GL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 발광 라인들(EL) 각각은 게이트 라인들(GL) 중 대응하는 게이트 라인에 나란하게 배열될 수 있다. 제어신호 라인(SL-D)은 게이트 구동회로(GDC)에 제어신호들을 제공할 수 있다. 초기화 전압 라인(SL-Vint)은 복수 개의 화소들(PX)에 초기화 전압을 제공할 수 있다. 전압 라인(SL-VDD)은 복수 개의 화소들(PX)에 연결되며, 복수 개의 화소들(PX)에 제1 전압을 제공할 수 있다. 전압 라인(SL-VDD)은 제1 방향(DR1)으로 연장하는 복수의 라인들 및 제2 방향(DR2)으로 연장하는 복수의 라인들을 포함할 수 있다. 전원 공급 라인(E-VSS)은 비표시영역(NDA)에는 표시영역(DA)의 3개의 측면을 둘러싸며 배치될 수 있다. 전원 공급 라인(E-VSS)의 복수 개의 화소들(PX)에 공통 전압(예컨대, 제2 전압)을 제공할 수 있다. 공통 전압은 상기 제1 전압보다 낮을 레벨의 전압일 수 있다.
비표시영역(NDA)의 일측에는 게이트 라인들(GL) 및 발광 라인들(EL)이 연결된 게이트 구동회로(GDC)가 배치될 수 있다. 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 전압 라인 중 일부는 동일한 층에 배치되고, 일부는 다른 층에 배치된다.
제1 패드(PD)는 데이터 라인들(DL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 및 전압 라인(SL-VDD)의 말단에 연결될 수 있다.
도 5에는 복수 개의 데이터 라인들(DL, 도 4b 참조) 중 k번째 데이터 라인(DLk)에 연결된 i번째 화소(PXi)를 예시적으로 도시하였다.
i번째 화소(PXi)는 유기발광 다이오드(OLED) 및 유기발광 다이오드를 제어하는 화소 구동회로를 포함한다. 구동회로는 7개의 박막 트랜지스터들(T1~T7) 및 하나의 스토리지 커패시터(Cst)를 포함할 수 있다.
구동 트랜지스터는 유기발광 다이오드(OLED)에 공급되는 구동전류를 제어한다. 제2 트랜지스터(T2)의 출력전극은 유기발광 다이오드(OLED)와 전기적으로 연결된다. 제2 트랜지스터(T2)의 출력전극은 유기발광 다이오드(OLED)의 애노드와 직접 접촉하거나, 다른 트랜지스터(본 실시예에서 제6 트랜지스터(T6))를 경유하여 연결될 수 있다.
제어 트랜지스터의 제어 전극은 제어 신호를 수신할 수 있다. i번째 화소(PXi)에 인가되는 제어 신호는 i-1번째 게이트 신호(Si-1), i번째 게이트 신호(Si), i+1번째 게이트 신호(Si+1), 데이터 신호(Dk), 및 i번째 발광 제어 신호(Ei)를 포함할 수 있다. 본 발명의 실시예에서 제어 트랜지스터는 제1 트랜지스터(T1) 및 제3 내지 제7 트랜지스터들(T3~T7)을 포함할 수 있다.
제1 트랜지스터(T1)는 k번째 데이터 라인(DLk)에 접속된 입력전극, i번째 게이트 라인(GLi)에 접속된 제어 전극, 및 제2 트랜지스터(T2)의 출력전극에 접속된 출력전극을 포함한다. 제1 트랜지스터(T1)는 i번째 게이트 라인(GLi)에 인가된 게이트 신호(Si, 이하 i번째 게이트 신호)에 의해 턴-온되고, k번째 데이터 라인(DLk)에 인가된 데이터 신호(Dk)를 스토리지 커패시터(Cst)에 제공한다. 도 6a는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도이다. 도 6b는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도이다. 구체적으로, 도 6a는 도 5에 도시된 등가회로의 제1 트랜지스터(T1)에 대응하는 부분의 단면을 도시하였다. 도 6b는 도 5에 도시된 등가회로의 제2 트랜지스터(T2), 제6 트랜지스터(T6) 및 유기발광 다이오드(OLED)에 대응하는 부분의 단면을 도시하였다.
도 6a 및 도 6b를 참조하면, 베이스층(SUB) 상에 회로층(DP-CL)이 배치된다. 별도로 도시하지 않았으나, 베이스층(SUB)의 일면 상에 기능층들이 더 배치될 수 있다. 기능층들은 배리어층 또는 버퍼층 중 적어도 어느 하나를 포함한다.
베이스층(SUB) 상에 제1 트랜지스터(T1)의 반도체 패턴(OSP1: 이하 제1 반도체 패턴), 제2 트랜지스터(T2)의 반도체 패턴(OSP2: 이하 제2 반도체 패턴), 제6 트랜지스터(T6)의 반도체 패턴(OSP6: 이하 제6 반도체 패턴)이 배치된다. 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2), 및 제6 반도체 패턴(OSP6)은 아몰포스 실리콘, 폴리 실리콘, 금속 산화물 반도체에서 선택될 수 있다.
제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2) 및 제6 반도체 패턴(OSP6) 위에는 제1 절연층(10)이 배치될 수 있다. 도 6b 및 도 6c에서는 제1 절연층(10)이 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2) 및 제6 반도체 패턴(OSP6)을 커버하는 층 형태로 제공되는 것을 예시적으로 도시하였으나, 제1 절연층(10)은 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2) 및 제6 반도체 패턴(OSP6) 에 대응하여 배치된 패턴으로 제공될 수도 있다.
제1 절연층(10)은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에는 제1 트랜지스터(T1)의 제어 전극(GE1: 이하, 제1 제어전극), 제2 트랜지스터(T2)의 제어 전극(GE2: 이하, 제2 제어전극), 제6 트랜지스터(T6)의 제어 전극(GE6: 이하, 제6 제어전극)이 배치된다. 제1 제어 전극(GE1), 제2 제어 전극(GE2), 제6 제어 전극(GE6)은 게이트 라인들(GL, 도 5a 참조)과 동일한 포토리소그래피 공정에 따라 제조될 수 있다.
제1 절연층(10) 상에는 제1 제어 전극(GE1), 제2 제어 전극(GE2) 및 제6 제어 전극(GE6)을 커버하는 제2 절연층(20)이 배치될 수 있다. 제2 절연층(20)은 평탄한 상면을 제공할 수 있다. 제2 절연층(20)은 유기 물질 및/또는 무기 물질을 포함할 수 있다.
제2 절연층(20) 상에 제1 트랜지스터(T1)의 입력전극(SE1: 이하, 제1 입력전극) 및 출력전극(DE1: 제1 출력전극), 제2 트랜지스터(T2)의 입력전극(SE2: 이하, 제2 입력전극) 및 출력전극(DE2: 제2 출력전극), 제6 트랜지스터(T6)의 입력전극(SE6: 이하, 제6 입력전극) 및 출력전극(DE6: 제6 출력전극)이 배치된다.
제1 입력전극(SE1)과 제1 출력전극(DE1)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제1 관통홀(CH1)과 제2 관통홀(CH2)을 통해 제1 반도체 패턴(OSP1)에 각각 연결된다. 제2 입력전극(SE2)과 제2 출력전극(DE2)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제3 관통홀(CH3)과 제4 관통홀(CH4)을 통해 제2 반도체 패턴(OSP2)에 각각 연결된다. 제6 입력전극(SE6)과 제6 출력전극(DE6)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제5 관통홀(CH5)과 제6 관통홀(CH6)을 통해 제6 반도체 패턴(OSP6)에 각각 연결된다. 한편, 본 발명의 다른 실시예에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제6 트랜지스터(T6)는 바텀 게이트 구조로 변형되어 실시될 수 있다.
제2 절연층(20) 상에 제1 입력전극(SE1), 제2 입력전극(SE2), 제6 입력전극(SE6), 제1 출력전극(DE1), 제2 출력전극(DE2), 제6 출력전극(DE6)을 커버하는 제3 절연층(30)이 배치된다. 제3 절연층(30)은 유기층 및/또는 무기층을 포함한다. 특히, 제3 절연층(30)은 평탄면을 제공하기 위해서 유기물질을 포함할 수 있다.
제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30) 중 어느 하나는 화소의 회로 구조에 따라 생략될 수 있다. 제2 절연층(20), 및 제3 절연층(30) 각각은 층간 절연층(interlayer)으로 정의될 수 있다. 층간 절연층은 층간 절연층을 기준으로 하부에 배치된 도전패턴과 상부에 배치된 도전패턴의 사이에 배치되어 도전패턴들을 절연시킨다.
제3 절연층(30) 상에는 화소 정의막(PDL) 및 유기발광 다이오드(OLED)가 배치된다. 제3 절연층(30) 상에 애노드(AE)가 배치된다. 애노드(AE)는 제3 절연층(30)을 관통하는 제7 관통홀(CH7)을 통해 제6 출력전극(DE6)에 연결된다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 애노드(AE)의 적어도 일부분을 노출시킨다.
화소(PX, 도 4b에 도시됨)는 평면 상에서 화소 영역에 배치될 수 있다. 화소 영역은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 애노드(AE)의 일부영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 별도로 도시되지 않았으나, 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX, 도 5a 참조)에 공통으로 형성될 수 있다.
정공 제어층(HCL) 상에 유기발광층(EML)이 배치된다. 유기발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 유기발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다. 본 실시예에서 패터닝된 유기발광층(EML)을 예시적으로 도시하였으나, 유기발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 유기발광층(EML)은 백색 광을 생성할 수 있다. 또한, 유기발광층(EML)은 다층구조를 가질 수 있다.
유기발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 별도로 도시되지 않았으나, 전자 제어층(ECL)은 복수 개의 화소들(PX, 도 4b 참조)에 공통으로 형성될 수 있다.
전자 제어층(ECL) 상에 캐소드(CE)가 배치된다. 캐소드(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다.
캐소드(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 박막 봉지층(TFE)은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 박막 봉지층(TFE)은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다. 본 발명의 일 실시예에서 박막 봉지층(TFE)은 캐소드(CE)를 직접 커버할 수 있다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 박막 봉지층들(TFE1, TFE2, TFE3)의 단면도들이다. 이하, 도 7a 내지 도 7c를 참조하여 본 발명의 일 실시예들에 따른 박막 봉지층들(TFE1, TFE2, TFE3)을 설명한다.
도 7a에 도시된 것과 같이, 박막 봉지층(TFE1)는 캐소드(CE, 도 6a 참조)에 접촉하는 첫번째 무기 박막(IOL1)을 포함하여 n개의 무기 박막들(IOL1 내지 IOLn)을 포함할 수 있다.
첫번째 무기 박막(IOL1)은 하부 무기 박막으로 정의되고, n개의 무기 박막들(IOL1 내지 IOLn) 중 첫번째 무기 박막(IOL1) 이외의 무기 박막들은 상부 무기 박막들으로 정의될 수 있다.
박막 봉지층(TFE1)는 n-1개의 유기 박막들(OL1 내지 OLn-1)을 포함하고, n-1개의 유기 박막들(OL1 내지 OLn-1)은 n개의 무기 박막들(IOL1 내지 IOLn)과 교번하게 배치될 수 있다. n-1개의 유기 박막들(OL1 내지 OLn-1)은 평균적으로 n개의 무기 박막들(IOL1 내지 IOLn)보다 더 큰 두께를 가질 수 있다.
n개의 무기 박막들(IOL1 내지 IOLn) 각각은 1개의 물질을 포함하는 단층이거나, 각각이 다른 물질을 포함하는 복층을 가질 수 있다. n-1개의 유기 박막들(OL1 내지 OLn-1) 각각은 유기 모노머들을 증착하여 형성될 수 있다. 유기 모노머들은 아크릴계 모노머를 포함할 수 있다. 본 발명의 일 실시예에서 박막 봉지층(TFE1)은 n번째 유기 박막을 더 포함할 수 있다.
도 7b 및 도 7c에 도시된 것과 같이, 박막 봉지층들(TFE2, TFE3) 각각에 포함된 무기 박막들은 서로 동일하거나 다른 무기물질을 가질 수 있고, 서로 동일하거나 다른 두께를 가질 수 있다. 박막 봉지층들(TFE2, TFE3) 각각에 포함된 유기 박막들은 서로 동일하거나 다른 유기물질을 가질 수 있고, 서로 동일하거나 다른 두께를 가질 수 있다.
도 7b에 도시된 것과 같이, 박막 봉지층(TFE2)는 순차적으로 적층된 제1 무기 박막(IOL1), 제1 유기 박막(OL1), 제2 무기 박막(IOL2), 제2 유기 박막(OL2), 및 제3 무기 박막(IOL3)을 포함할 수 있다.
제1 무기 박막(IOL1)은 2층 구조를 가질 수 있다. 제1 서브층(S1)과 제2 서브층(S2)은 서로 다른 무기물질을 포함할 수 있다.
도 7c에 도시된 것과 같이, 박막 봉지층(TFE3)는 순차적으로 적층된 제1 무기 박막(IOL10), 제1 유기 박막(OL1) 및 제2 무기 박막(IOL20)을 포함할 수 있다. 제1 무기 박막(IOL10)은 2층 구조를 가질 수 있다. 제1 서브층(S10)과 제2 서브층(S20)은 서로 다른 무기물질을 포함할 수 있다. 제1 유기 박막(OL1)은 고분자를 포함하는 유기층이고, 제2 무기 박막(IOL20)은 2층 구조를 가질 수 있다. 제2 무기 박막(IOL20)은 서로 다른 증착 환경에서 증착된 제1 서브층(S100)과 제2 서브층(S200)을 포함할 수 있다. 제1 서브층(S100)은 저전원 조건에서 증착되고 제2 서브층(S200)은 고전원 조건에서 증착될 수 있다. 제1 서브층(S100)과 제2 서브층(S200)은 동일한 무기물질을 포함할 수 있다.
도 8a는 본 발명의 일 실시예에 따른 터치 감지 유닛(TS)의 단면도이다. 도 8b 내지 8e는 본 발명의 일 실시예에 따른 터치 감지 유닛(TS)의 평면도이다.
도 8a에 도시된 것과 같이, 터치 감지 유닛(TS)은 하부 절연층(TS-LIL), 중간 절연층(TS-MIL), 제1 도전층(TS-CL1), 상부 절연층(TS-HIL), 및 제2 도전층(TS-CL2)를 포함한다. 하부 절연층(TS-LIL)은 봉지층(TFE) 상에 직접 배치된다. 제1 도전층(TS-CL1)은 하부 절연층(TS-LIL) 상에 직접 배치된다. 다만 이에 제한되지 않고 제1 도전층(TS-CL1)과 하부 절연층(TS-LIL) 사이에는 또 다른 무기층(예컨대 버퍼층)이 더 배치될 수 있다.
제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2) 각각은 단층구조를 갖거나, 제3 방향축(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다.
제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2) 각각은 복수 개의 패턴들을 포함한다. 이하, 제1 도전층(TS-CL1)은 제1 도전패턴들을 포함하고, 제2 도전층(TS-CL2)은 제2 도전패턴들을 포함하는 것으로 설명된다. 제1 도전패턴들과 제2 도전패턴들 각각은 터치 전극들 및 터치 신호 라인들을 포함할 수 있다.
하부 절연층(TS-LIL), 중간 절연층(TS-MIL), 및 상부 절연층(TS-HIL) 각각은 무기물 또는 유기물을 포함할 수 있다. 무기물은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 유기물은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
하부 절연층(TS-LIL), 중간 절연층(TS-MIL), 및 상부 절연층(TS-HIL) 각각은 단층 또는 다층구조를 가질 수 있다. 하부 절연층(TS-LIL), 중간 절연층(TS-MIL), 및 상부 절연층(TS-HIL) 각각은 무기층 및 유기층 중 적어도 어느 하나를 가질 수 있다. 무기층 및 유기층은 화학 기상 증착 방식에 의해 형성될 수 있다.
중간 절연층(TS-MIL)은 제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2)을 절연시키면 충분하고 그 형상은 제한되지 않는다. 제1 도전패턴들과 제2 도전패턴들의 형상에 따라 중간 절연층(TS-MIL)의 형상은 변경될 수 있다. 중간 절연층(TS-MIL)은 박막 봉지층(TFE)을 전체적으로 커버하거나, 복수 개의 절연 패턴들을 포함할 수 있다. 복수 개의 절연 패턴들은 후술하는 제1 연결부들(CP1) 또는 제2 연결부들(CP2)에 중첩하면 충분하다.
본 실시예에서 2층형 터치 감지 유닛을 예시적으로 도시하였으나 이에 제한되지 않는다. 단층형 터치 감지 유닛은 도전층 및 도전층을 커버하는 절연층을 포함한다. 도전층은 터치센서들 및 터치센서들에 연결된 터치 신호 라인들을 포함한다. 단층형 터치 감지 유닛은 셀프 캡 방식으로 좌표정보를 획득할 수 있다.
도 8b에 도시된 것과 같이, 터치감지유닛(TS)은 제1 터치 전극들(TE1-1 내지 TE1-5), 제1 터치 전극들(TE1-1 내지 TE1-5)에 연결된 제1 터치 신호 라인들(TL1), 제2 터치 전극들(TE2-1 내지 TE2-4), 및 제2 터치 전극들(TE2-1 내지 TE2-4)에 연결된 제2 터치 신호 라인들(TL2), 제1 터치 신호 라인들(TL1)과 제2 터치 신호 라인들(TL2)에 연결된 제2 패드(PD2)를 포함할 수 있다. 도 8b에서는 5개의 제1 터치 전극들(TE1-1 내지 TE1-5)과 4개의 제2 터치 전극들(TE2-1 내지 TE2-4)을 포함하는 터치감지유닛(TS)을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다.
제1 터치 전극들(TE1-1 내지 TE1-5) 각각은 복수 개의 터치 개구부들이 정의된 메쉬 형상을 가질 수 있다. 제1 터치 전극들(TE1-1 내지 TE1-5) 각각은 복수 개의 제1 터치 센서부들(SP1)과 복수 개의 제1 연결부들(CP1)를 포함한다. 제1 터치 센서부들(SP1)은 제2 방향(DR2)을 따라 나열된다. 제1 연결부들(CP1) 각각은 제1 터치 센서부들(SP1)은 중 인접하는 2개의 제1 터치 센서부들(SP1)을 연결한다. 구체적으로 도시하지 않았으나, 제1 터치 신호 라인들(TL1) 역시 메쉬 형상을 가질 수 있다.
제2 터치 전극들(TE2-1 내지 TE2-4)은 제1 터치 전극들(TE1-1 내지 TE1-5)과 절연 교차한다. 제2 터치 전극들(TE2-1 내지 TE2-4) 각각은 복수 개의 터치 개구부들이 정의된 메쉬 형상을 가질 수 있다. 제2 터치 전극들(TE2-1 내지 TE2-4) 각각은 복수 개의 제2 터치 센서부들(SP2)과 복수 개의 제2 연결부들(CP2)를 포함한다. 제2 터치 센서부들(SP2)은 제1 방향(DR1)을 따라 나열된다. 제2 연결부들(CP2) 각각은 제2 터치 센서부들(SP2)은 중 인접하는 2개의 제2 터치 센서부들(SP2)을 연결한다. 제2 터치 신호 라인들(TL2) 역시 메쉬 형상을 가질 수 있다.
제1 터치 전극들(TE1-1 내지 TE1-5)과 제2 터치 전극들(TE2-1 내지 TE2-4)은 정전 결합된다. 제1 터치 전극들(TE1-1 내지 TE1-5)에 터치 감지 신호들이 인가됨에 따라 제1 터치 센서부들(SP1)과 제2 터치 센서부들(SP2) 사이에 커패시터들이 형성된다.
복수 개의 제1 터치 센서부들(SP1), 복수 개의 제1 연결부들(CP1), 및 제1 터치 신호 라인들(TL1), 복수 개의 제2 터치 센서부들(SP2), 복수 개의 제2 연결부들(CP2), 및 제2 터치 신호 라인들(TL2) 중 일부는 도 8a에 도시된 제1 도전층(TS-CL1)을 패터닝하여 형성하고, 다른 일부는 도 8a에 도시된 제2 도전층(TS-CL2)을 패터닝하여 형성할 수 있다.
다른 층 상에 배치된 도전 패턴들을 전기적으로 연결하기 위해, 도 8a에 도시된 중간 절연층(TS-MIL)을 관통하는 콘택홀을 형성할 수 있다. 이하, 도 8c 내지 도 8e를 참조하여 일 실시예에 따른 터치감지유닛(TS)을 설명한다.
도 8c에 도시된 것과 같이, 하부 절연층(TS-LIL) 상에 제1 도전 패턴들이 배치된다. 제1 도전 패턴들은 브릿지 패턴들(CP1)을 포함할 수 있다. 브릿지 패턴들(CP1)이 하부 절연층(TS-LIL) 상에 직접 배치된다. 브릿지 패턴들(CP1)은 도 8b에 도시된 제2 연결부들(CP2)에 대응한다.
도 8d에 도시된 것과 같이, 하부 절연층(TS-LIL) 상에 브릿지 패턴들(CP1)을 커버하는 중간 절연층(TS-MIL)이 배치된다. 중간 절연층(TS-MIL)에는 브릿지 패턴들(CP1)을 부분적으로 노출시키는 터치 콘택홀들(TCH)이 정의된다. 포토리소그래피 공정에 의해 터치 콘택홀들(TCH)이 형성될 수 있다.
도 8e에 도시된 것과 같이, 제1 터치 절연층(TS-IL1) 상에 제2 도전 패턴들이 배치된다. 제2 도전 패턴들은 복수 개의 제1 터치 센서부들(SP1), 복수 개의 제1 연결부들(CP1), 및 제1 터치 신호 라인들(TL1), 복수 개의 제2 터치 센서부들(SP2) 및 제2 터치 신호 라인들(TL2)을 포함할 수 있다. 별도로 도시하지 않았으나, 중간 절연층(TS-MIL) 상에 제2 도전 패턴들을 커버하는 상부 절연층(TS-HIL)이 배치된다.
본 발명의 다른 일 실시예에서 제1 도전 패턴들은 제1 터치 전극들(TE1-1 내지 TE1-5) 및 제1 터치 신호 라인들(TL1)을 포함할 수 있다. 제2 도전 패턴들은 제2 터치 전극들(TE2-1 내지 TE2-4) 및 제2 터치 신호 라인들(TL2)을 포함할 수 있다. 이때, 제1 터치 절연층(TS-IL1)에는 콘택홀들(CH)이 정의되지 않는다.
또한, 본 발명의 일 실시예에서 제1 도전 패턴들과 제2 도전 패턴들은 서로 바뀔 수 있다. 즉, 제2 도전 패턴들이 브릿지 패턴들(CP1)을 포함할 수 있다.
도 8f은 도 8e의 AA영역의 부분 확대도이다.
도 8f에 도시된 것과 같이, 제1 터치 센서부(SP1)는 비발광영역(NPXA)에 중첩한다. 제1 터치 센서부(SP1)는 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제5 방향(DR5)으로 연장하는 복수 개의 제1 연장부들(SP1-A)과 제5 방향(DR5)과 교차하는 제6 방향(DR6)으로 연장하는 복수 개의 제2 연장부들(SP1-B)을 포함한다. 복수 개의 제1 연장부들(SP1-A)과 복수 개의 제2 연장부들(SP1-B)은 메쉬선으로 정의될 수 있다. 메쉬선의 선폭은 수 마이크로일 수 있다.
복수 개의 제1 연장부들(SP1-A)과 복수 개의 제2 연장부들(SP1-B)은 서로 연결되어 복수 개의 터치 개구부들(TS-OP)을 형성한다. 다시 말해, 제1 터치 센서부(SP1)는 복수 개의 터치 개구부들(TS-OP)을 구비한 메쉬 형상을 갖는다. 터치 개구부들(TS-OP)이 발광영역들(PXA)에 일대일 대응하는 것으로 도시하였으나, 이에 제한되지 않는다. 하나의 터치 개구부(TS-OP)는 2 이상의 발광영역들(PXA)에 대응할 수 있다.
발광영역들(PXA)의 크기는 다양할 수 있다. 예를 들어, 발광영역들(PXA) 중 청색광을 제공하는 발광영역들(PXA)과 적색광을 제공하는 발광영역들(PXA)의 크기는 상이할 수 있다. 따라서, 터치 개구부들(TS-OP)의 크기 역시 다양할 수 있다. 도 8f에서는 발광영역들(PXA)의 크기가 다양한 것을 예시적으로 도시하였으나, 이에 제한되지 않는다. 발광영역들(PXA)의 크기는 서로 동일할 수 있고, 또한 터치 개구부들(TS-OP)의 크기도 서로 동일할 수 있다.
제1 터치 센서부(SP1)에 대한 내용은 제2 터치 센서부(SP2)에도 동일하게 적용될 수 있는 바, 제2 터치 센서부(SP2)에 대한 설명은 생략하도록 한다.
이상 터치 감지 유닛에 대하여 설명하였으며, 도 8B 및 도 8E를 참조하여 댐 및 뱅크에 대해서 설명하기로 한다.
도 8B 및 도 8E를 참조하면, 댐(DAM)은 베이스층(SUB, 이하 기판이라 함)의 비표시 영역(NDA, 이하 주변 영역이라 함) 상에 배치된다. 좀 더 상세하게 설명하면 댐(DAM)은 평면상에서 폐곡선(closed loop) 형상을 가지며 표시 영역을 둘러싸는 형상을 가질 수 있다. 다만 댐(DAM)의 형상은 이에 한정되지 않으며, 다양한 형상으로 변형될 수 있다. 그리고 댐(DAM)은 복수 개일 수 있다. 예를 들어, 평면상에서 표시 영역을 둘러싸며 서로 이격되어 있는 복수 개의 댐들(DAM)이 주변 영역(NDA)에 배치될 수 있다.
뱅크(BAK)는 댐(DAM)과 인접하여 기판(SUB)의 주변 영역(NDA)에 배치된다. 뱅크(BAK)는 제2 패드(PD2)와 댐(DAM) 사이에 배치된다. 좀 더 상세하게 설명하면 뱅크(BAK)는 평면상에서 바(bar) 형상을 가질 수 있으나 이에 한정되지 않으며 다양하게 변형될 수 있다.
제1 터치 신호 라인들(TL1)(TL1) 및 제2 터치 신호 라인들(TL2)(TL2)은 댐(DAM) 및 뱅크(BAK) 상에 배치되도록 연장되어 제2 패드(PD2)와 연결된다.댐(DAM) 및 뱅크(BAK)에 대해서는 도 9 내지 도 11에서 자세하게 설명하도록 한다.
도 9는 도 8E의 A-A' 절단선을 따라 절단된 단면도이다. 도 10a는 도 8E의 B-B' 절단선을 따라 절단된 단면도이다. 도 10b는 본 발명의 다른 일 실시예에 따른 뱅크(BAK)의 단면도이다. 도 11은 뱅크(BAK)의 일부분에 대한 사시도이다.도 9 내지 도 11을 참조하면 댐(DAM)은 상측 부분(DAMU) 및 하측 부분(DAMD)을 포함할 수 있다. 상측 부분(DAMU)은 하측 부분(DAMD) 상에 배치된다. 좀 더 상세하게 설명하면 상측 부분(DAMU)은 하측 부분(DAMD)의 상면에 접촉하여 배치될 수 있다. 하측 부분(DAMD)은 제3 절연층(30, 도 6a 참조)과 동일 공정에 의해서 형성될 수 있다. 즉 하측 부분(DAMD)은 제3 절연층(30)과 동일 층상에 배치될 수 있다. 하측 부분(DAMD)은 유기층 및/또는 무기층일 수 있다. 특히 하측 부분(DAMD)은 평탄면을 제공하기 위해서 유기 물질을 포함할 수 있다.
상측 부분(DAMU)은 화소 정의막(PDL)과 동일 공정에 의해서 형성될 수 있다. 즉 상측 부분(DAMU)은 화소 정의막(PDL)과 동일 층상에 배치될 수 있다. 상측 부분(DAMU)은 유기 물질을 포함할 수 있다. 예를 들어 상측 부분(DAMU)은 폴리 이미드 등과 같은 유기물을 포함할 수 있다.
댐(DAM)은 하측 부분(DAMD)과 상측 부분(DAMU)이 조합되어 단면상에서 돌출형의 형상을 가질 수 있다. 댐(DAM)은 봉지층(TFE) 내부에 형성되는 유기 박막 재질의 흐름을 제어하는 기능을 할 수 있다. 예를 들어 도 9에 도시된 봉지층(TFE)이 도 7c에 도시된 봉지층(TFE3)인 경우, 댐(DAM)은 제1 유기 박막(OL1)의 모노머들의 흐름을 제어할 수 있고, 제1 유기 박막(OL1)은 댐(DAM)에 의해서 제1 방향(DR1)으로의 이동이 제어될 수 있다. 따라서 봉지층(TFE)의 제1 무기 박막(IOL10)은 댐(DAM) 상에 직접 배치되고, 제2 무기 박막(IOL20)은 제1 무기 박막(IOL) 상에 직접 배치될 수 있다.
댐(DAM)에서 제1 방향(DR1)으로 일정 거리 이격되어 뱅크(BAK)가 배치될 수 있다. 뱅크(BAK)는 제1 뱅크부(BANK1), 경계부(BOR), 및 제2 뱅크부(BANK2)를 포함한다. 경계부(BOR)는 제1 뱅크부(BANK1)와 제2 뱅크부(BANK2) 사이에 배치된다.
제1 뱅크부(BANK1)는 상측 부분(BU) 및 하측 부분(BD)을 포함할 수 있다. 상측 부분(BU)은 하측 부분(BD) 상에 배치된다. 좀 더 상세하게 설명하면 상측 부분(BU)은 하측 부분(BD)의 상면에 접촉하여 배치될 수 있다. 하측 부분(BD)은 제3 절연층(30, 도 6a 참조)과 동일 공정에 의해서 형성될 수 있다. 즉 하측 부분(BD)은 제3 절연층(30)과 동일 층상에 배치될 수 있다. 하측 부분(BD)은 유기층 및/또는 무기층일 수 있다. 특히 하측 부분(BD)은 평탄면을 제공하기 위해서 유기 물질을 포함할 수 있다.
상측 부분(BU)은 화소 정의막(PDL)과 동일 공정에 의해서 형성될 수 있다. 상측 부분(BU)은 화소 정의막(PDL)과 동일 층상에 배치될 수 있다. 상측 부분(BU)은 화소 정의막(PDL)에 대응되는 부분 및 스페이서(SPC)를 포함할 수 있다. 스페이서(SPC)는 화소 정의막(PDL)에 대응되는 부분과 동시에 형성될 수 있다. 본 발명의 일 예에서 스페이서(SPC)는 화소 정의막(PDL) 상에 배치될 수 있다. 즉 제1 뱅크부(BANK1)는 댐(DAM)보다 높이가 클 수 있다. 상측 부분(BU)은 유기 물질을 포함할 수 있다. 예를 들어, 상측 부분(BU)은 폴리 이미드 등과 같은 유기물을 포함할 수 있다.
경계부(BOR) 역시 제1 뱅크부(BANK1)와 동일하게 상측 부분(BRU) 및 하측 부분(BRD)을 포함할 수 있다. 나머지 설명은 제1 뱅크부(BANK1)와 동일하므로 생략하도록 한다.
제2 뱅크부(BANK2)는 제3 절연층(30)과 동일 공정에 의해서 형성될 수 있다. 즉 제2 뱅크부(BANK2)는 제3 절연층(30)과 동일 층상에 배치될 수 있다. 제2 뱅크부(BANK2)는 유기층 및/또는 무기층일 수 있다.
경계부(BOR)는 복수 개로 제공될 수 있다. 경계부(BOR)들 중 인접한 두 개의 경계부(BOR)들 사이에는 제2 뱅크부(BANK2)가 배치될 수 있다. 제2 뱅크부(BANK2)의 높이는 제1 뱅크부(BANK1) 및 경계부(BOR)의 높이보다 작게 형성될 수 있다.
결론적으로 제1 뱅크부(BANK1)의 하측 부분(BD), 경계부(BOR)의 하측 부분(BRD), 및 제2 뱅크부(BANK2)는 일체로 형성될 수 있다.
제2 뱅크부(BANK2) 및 경계부(BOR)가 형성됨에 따라 뱅크(BAK)는 봉지층(TFE)을 형성하는 데에 사용되는 마스크를 지지하는 과정에서 마스크로 인해 발생되는 찍힘 긁힘에 의해서 뱅크(BAK) 상면 상에서 발생되는 터치 신호 라인의 패터닝 불량을 방지할 수 있다.
도 12a 내지 도 12g는 뱅크(BAK) 상에 제1 캡핑 패턴(CAP1)이 형성되는 과정을 도시한 도면이다.
도 12a에 도시된 바와 같이 뱅크(BAK) 상에는 하부 절연층(TS-LIL)이 형성될 수 있다. 하부 절연층(TS-LIL)은 증착 과정을 통해서 뱅크(BAK) 상에 형성될 수 있다.
도 12b에 도시된 바와 같이 하부 절연층(TS-LIL) 상에는 중간 절연층(TS-MIL)이 증착 과정을 통해서 형성될 수 있다.
도 12c에서 도시된 바와 같이 후술할 제1 캡핑 패턴(CAP1) 및 터치 신호 라인들(TL1, TL2)로 형성될 도전층(CODL)이 중간 절연층(TS-MIL) 상에 형성될 수 있다. 도전층(CODL)은 증착 과정을 통해서 중간 절연층(TS-MIL) 상에 형성될 수 있다. 도전층(CODL)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 도전층(CODL)은 금속층, 예컨대 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.
도 12d를 참조하면 같이 도전층(CODL) 상에는 포토 레지스트층(PRE)이 형성될 수 있고, 제1 캡핑 패턴(CAP1) 및 터치 신호 라인들(TL1, TL2)이 형성될 부분을 제외한 나머지를 부분이 노광될 수 있다.
도 12e를 참조하면 노광된 부분(ELA)에 대응하는 도전층(CODL)에 에칭(etching) 공정이 수행될 수 있다. 예를 들어 노광된 부분(ELA)에 대응하는 도전층(CODL)은 드라이(dry) 에칭 공정을 통해 식각될 수 있다.
도 12f를 참조하면 에칭 공정이 수행된 후 포토 레지스트층(PRE)은 스트립(strip) 공정을 통해서 제거될 수 있다. 포토 레지스트층(PRE)가 제거되어 경계부(BOR)에 대응하여 중간 절연층(TS-MIL)과 상부 절연층(TS-HIL) 사이에 제1 캡핑 패턴(CAP1)이 형성될 수 있고, 제2 뱅크부(BANK2)에 대응하여 중간 절연층(TS-MIL)과 상부 절연층(TS-HIL) 사이에 제1 터치 신호 라인들(TL1) 및 제2 터치 신호 라인들(TL2)이 형성될 수 있다.
도 10a, 도 11, 및 도 12f를 참조하면 제1 캡핑 패턴(CAP1) 및 터치 신호 라인들(TL1, TL2)이 커버되도록 중간 절연층(TS-MIL)과 상부 절연층(TS-HIL) 사이에 형성될 수 있다. 상부 절연층(TS-HIL)은 증착 공정을 통해서 중간 절연층(TS-MIL) 상에 형성될 수 있다.
경계부(BOR)에 대응하여 제1 캡핑 패턴(CAP1)이 형성됨으로써, 경계부(BOR) 상에서 형성되는 포토 레지스트층(PRE)의 두께 부족으로 인해 에칭 과정에서 뱅크(BAK) 내부의 유기 물질이 누출되는 것을 방지하여 결과적으로 막 들뜸 등의 현상이 발생하는 것을 방지할 수 있다.
또한 도 10b에 도시된 바와 같이 제1 캡핑 패턴(CAP1')은 제1 뱅크부(BANK1) 및 경계부(BOR)에 대응하여 중간 절연층(TS-MIL)과 상부 절연층(TS-HIL) 사이에 형성될 수 있으며, 제1 캡핑 패턴(CAP1)은 이에 한정되지 않으며 다양한 형상으로 변형되어 형성될 수 있다. 예를 들어 본 발명의 일 실시예에서는 중간 절연층(TS-MIL) 상에 터치 신호 라인들(TL1, TL2) 및 제1 캡핑 패턴(CAP1)이 형성되는 것에 대해서 설명하였지만, 전술한 바와 같이 터치 신호 라인들(TL1, TL2)은 하부 절연층(TS-LIL) 상에도 형성될 수 있는 바, 이 경우에 제1 캡핑 패턴(CAP1)은 하부 절연층(TS-LIL)과 중간 절연층(TS-MIL) 사이에 형성될 수도 있다.
도 13a 내지 13c는 본 발명의 다른 일 실시예를 설명하기 위한 평면도이다. 도 14는 본 발명의 다른 일 실시예를 설명하기 위한 단면도이다.
도 13a에 도시된 바와 같이, 하부 절연층(TS-LIL) 상에 더미 라인들(DUL)이 배치될 수 있다. 더미 라인들(DUL)은 도 8e에 도시한 터치 신호 라인들(TL1, TL2)과 중첩될 수 있다. 더미 라인들(DUL) 각각은 전술한 터치 신호 라인들(TL1, TL2) 각각과 병렬로 연결되어 신호가 전달되는 라인의 저항을 감소시켜 터치의 센싱 감도를 높일 수 있다.
더미 라인들(DUL)이 형성되는 방법에 대해서는 전술한 터치 신호 라인들(TL1, TL2)이 형성되는 방법과 동일하므로 설명을 생략하도록 한다.
도 13b에 도시된 바와 같이 중간 절연층(TS-MIL)에는 전술한 터치 신호 라인들(TL1, TL2)을 부분적으로 노출시키는 더미 콘택홀들(DCH)이 정의될 수 있다. 더미 콘택홀들(DCH)은 포토 리소그래피 공정에 의해서 형성될 수 있다. 도 13a의 더미 라인들(DUL) 각각은 더미 콘택홀들(DCH)에 의해서 터치 신호 라인들(TL1, TL2) 각각과 병렬로 연결될 수 있다.
도 13c에 도시된 바와 같이 더미 라인들(DUL)은 터치 신호 라인들(TL1, TL2)과 중첩되므로, 제1 터치 신호 라인들(TL1) 및 제2 터치 신호 라인들(TL2)이 형성된 후에는 평면상에서 도시되지 않을 수 있다. 더미 라인들(DUL) 각각은 대응되는 터치 신호 라인들(TL1, TL2)이 연결된 제2 패드(PD2')에 연결될 수 있다.
도 14를 참조하면, 경계부(BOR)에 대응되어 하부 절연층(TS-LIL) 및 중간 절연층(TS-MIL) 사이에 제2 캡핑 패턴(CAP2)이 배치될 수 있고, 제2 뱅크부(BANK2)에 대응되어 하부 절연층(TS-LIL) 및 중간 절연층(TS-MIL) 사이에 더미 라인들(DUL)이 배치될 수 있다. 제2 캡핑 패턴(CAP2) 및 더미 라인들(DUL)은 동일한 공정에 의해서 형성될 수 있고, 형성 과정에 대해서는 제1 캡핑 패턴(CAP1) 및 터치 신호 라인들(TL1, TL2)의 형성 과정과 동일한 바 생략하도록 한다.
제2 캡핑 패턴(CAP2)이 형성됨으로써, 전술한 막 들뜸 등의 불량 현상을 방지할 수 있다.
본 명세서에서 더미 라인들(DUL)이 하부 절연층(TS-LIL)과 중간 절연층(TS-MIL) 상에 배치되는 것으로 설명되었지만 이는 다양하게 변형될 수 있다. 예를 들어, 터치 신호 라인들(TL1, TL2)이 하부 절연층(TS-LIL)과 중간 절연층(TS-MIL) 상에 배치될 수 있고, 더미 라인들(DUL)이 중간 절연층(TS-MIL)과 상부 절연층(TS-HIL) 사이에 배치될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
TS-LIL: 하부 절연층 BAK: 뱅크
TS-MIL: 중간 절연층 BANK2: 제2 뱅크부
TS-HIL: 상부 절연층 CAP1: 제1 캡핑 패턴

Claims (13)

  1. 제1 영역 및 제2 영역을 포함하는 베이스층;
    상기 베이스층의 상기 제1 영역 위에 배치된 발광 소자들;
    상기 발광 소자들을 실링하는 봉지층;
    상기 봉지층 위에 배치된 센서들;
    상기 베이스층의 상기 제2 영역 위에 배치되며 제1 방향을 따라 배열된 패드들;
    상기 센서들 및 상기 패드들에 전기적으로 각각 연결된 신호 배선들; 및
    상기 베이스층의 상기 제2 영역 위에 배치되며, 상기 센서들 및 상기 패드들 사이에 배치되고, 상기 제1 방향을 따라 연장하는 서브층을 포함하고,
    상기 서브층은 제1 층 및 상기 제1 층 위에 배치된 제2 층을 포함하고, 평면 상에서 보았을 때 상기 제2 층은 상기 신호 배선들과 비중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 층의 일 영역은 제거되고, 상기 신호 배선들은 제거된 상기 일 영역에 배치된 표시 장치.
  3. 제1 항에 있어서, 상기 신호 배선들은 상기 제1 방향과 교차하는 제2 방향으로 연장하는 표시 장치.
  4. 제1 항에 있어서,
    상기 센서들 각각은 인접한 다른 센서들과 정전 결합하는 표시 장치.
  5. 제1 항에 있어서,
    상기 센서들은 정전용량 방식으로 외부입력을 감지하는 표시 장치.
  6. 제1 항에 있어서,
    상기 서브층의 상기 제2 층 위에 배치된 제1 캡핑 패턴을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 센서들, 상기 신호 배선들, 상기 서브층 및 상기 제1 캡핑 패턴을 커버하는 제1 절연층을 더 포함하는 표시 장치.
  8. 제6 항에 있어서,
    상기 신호 배선들과 중첩하는 더미 배선들; 및
    상기 제1 캡핑 패턴과 중첩하는 제2 캡핑 패턴을 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 더미 배선들은 상기 신호 배선들 아래에 각각 배치되고, 상기 제2 캡핑 패턴은 상기 제1 캡핑 패턴 아래에 배치된 표시 장치.
  10. 제9 항에 있어서,
    상기 더미 배선들 및 상기 신호 배선들 사이와 상기 제2 캡핑 패턴 및 상기 제1 캡핑 패턴 사이에 배치된 제2 절연층을 더 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 베이스층의 상기 제2 영역 위에 배치되며 상기 센서들의 적어도 일부를 에워싸는 돌출부를 더 포함하고, 상기 돌출부의 적어도 일부는 상기 서브층과 상기 센서들 사이에 배치된 표시 장치.
  12. 제1 영역 및 상기 제1 영역의 외곽에 정의된 제2 영역을 포함하는 베이스층;
    발광 소자들을 포함하며, 상기 베이스층의 상기 제1 영역 위에 배치된 소자층;
    상기 소자층을 커버하는 봉지층;
    상기 봉지층 위에 배치된 전극들, 상기 봉지층 위에 배치된 절연층, 및 상기 전극들에 전기적으로 연결된 신호 배선들을 포함하는 입력 감지 유닛;
    상기 제2 영역 위에 배치되며, 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 작은 제2 두께를 가지며 상기 신호 배선들과 중첩하는 제2 영역을 포함하는 서브층; 및
    상기 서브층의 제1 영역 및 상기 서브층의 제2 영역 사이의 경계 위에 배치된 캡핑 패턴을 포함하고, 상기 신호 배선들 및 상기 캡핑 패턴은 상기 절연층에 의해 커버된 표시 장치.
  13. 제1 영역 및 상기 제1 영역의 외곽에 정의된 제2 영역을 포함하는 베이스층;
    상기 베이스층의 상기 제1 영역 위에 배치된 발광 소자들을 포함하는 소자층;
    상기 소자층을 커버하는 봉지층;
    상기 봉지층 위에 배치된 절연층, 상기 봉지층 위에 배치된 전극들 및 상기 전극들과 전기적으로 연결된 신호 배선들을 포함하는 입력 감지 유닛; 및
    상기 제2 영역 위에 배치되며, 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 작은 제2 두께를 가지며 상기 신호 배선들과 중첩하는 제2 영역을 포함하는 서브층을 포함하고,
    상기 신호 배선들은 제1 방향을 따라 연장하고, 상기 서브층은 상기 제1 방향과 교차하는 제2 방향을 따라 연장하는 표시 장치.
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