KR20220050283A - 전자 장치 및 이의 제조 방법 - Google Patents

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KR20220050283A
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김종태
은희권
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Abstract

본 발명의 일 실시예에 따른 전자 장치는 제1 표시 영역 및 상기 제1 표시 영역보다 투과율이 높은 제2 표시 영역이 정의된 표시 패널, 상기 표시 패널의 상기 제2 표시 영역 아래에 배치된 전자 모듈, 상기 표시 패널에 연결되고, 상기 전자 모듈이 실장되는 회로 기판, 및 상기 전자 모듈 및 상기 표시 패널 사이에 배치되는 중간층을 포함하고, 상기 전자 모듈 및 상기 회로 기판은 평면상에서 비중첩하여, 전자 장치의 박형화가 가능하고, 전자 장치에 포함된 전자 모듈의 성능이 개선될 수 있다.

Description

전자 장치 및 이의 제조 방법{ELECTRONIC DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박형화가 가능하고 센서 및 카메라 등의 성능이 향상된 전자 장치 및 이의 제조 방법에 관한 것이다.
전자 장치는 표시 패널 및 전자 모듈 등 다양한 전자 부품들로 구성된 장치일 수 있다. 전자 모듈은 카메라, 적외선 감지 센서 또는 근접 센서 등을 포함할 수 있다. 전자 모듈은 표시 패널 아래에 배치될 수 있다. 표시 패널의 일부 영역의 투과율은 표시 패널의 다른 일부 영역의 투과율보다 높을 수 있다. 전자 모듈은 표시 패널의 일부 영역을 통해 외부 입력을 수신하거나, 표시 패널의 일부 영역을 통해 출력을 제공할 수 있다.
본 발명은 박형화가 가능하고, 센서 및 카메라 등의 모듈의 성능이 향상된 전자 장치를 제공하는 것을 일목적으로 한다.
본 발명은 전자 장치 제조 공정이 간소화되어 공정 비용 및 시간이 저감된 전자 장치의 제조 방법을 제공하는 것을 일목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 제1 표시 영역, 및 상기 제1 표시 영역보다 투과율이 높은 제2 표시 영역이 정의된 표시 패널, 상기 표시 패널의 상기 제2 표시 영역 아래에 배치된 전자 모듈, 상기 표시 패널에 연결되고, 상기 전자 모듈이 실장되는 회로 기판, 및 상기 전자 모듈 및 상기 표시 패널 사이에 배치되는 중간층을 포함하고, 상기 전자 모듈 및 상기 회로 기판은 평면상에서 비중첩한다.
상기 전자 모듈은 상기 회로 기판에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 회로 기판에 정의되는 커넥터, 및 상기 커넥터와 상기 전자 모듈을 연결하는 모듈 회로 기판을 더 포함할 수 있다.
상기 중간층은 상기 전자 모듈 및 상기 표시 패널을 부착하는 접착층이고, 상기 중간층은 광학 투명 수지(OCR, Optically Clear Resin), 또는 광학 투명 접착제(OCA, Optically Clear Adhesive)를 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 중간층의 측면 및 상기 전자 모듈의 측면 중 적어도 일부에 접촉하는 충전층을 더 포함할 수 있다.
상기 중간층은 금속을 포함할 수 있다.
상기 중간층은 도전 입자를 포함하는 이방성 도전 필름(ACF, Anisotropic Conductive Film)을 포함할 수 있다.
상기 회로 기판에 기판 개구부가 정의되고, 상기 전자 모듈은 상기 기판 개구부 내에 배치될 수 있다.
상기 전자 모듈은 상기 중간층의 하면에 접촉하고, 상기 중간층은 상기 표시 패널의 하면에 접촉할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 표시 패널 하부에 배치되는 커버층을 더 포함할 수 있다. 상기 커버층에 상기 전자 모듈과 중첩하는 커버 개구부가 정의될 수 있다.
상기 표시 패널은 상기 표시 영역에 배치된 복수의 화소들을 포함할 수 있다. 상기 복수의 화소들은 상기 제1 표시 영역에 배치된 복수의 제1 화소들, 및 상기 제2 표시 영역에 배치된 복수의 제2 화소들을 포함하고, 단위 면적 당 배치된 상기 복수의 제1 화소들의 개수는 단위 면적당 배치된 상기 복수의 제2 화소들의 개수보다 많을 수 있다.
상기 표시 패널은 상기 제1 표시 영역 및 상기 제2 표시 영역이 정의되는 제1 비벤딩부, 상기 제1 비벤딩부로부터 연장되고, 소정의 곡률을 가지도록 벤딩된 벤딩부, 및 상기 벤딩부로부터 연장되고, 상기 제1 비벤딩부와 마주하는 제2 비벤딩부를 포함하고, 상기 제1 비벤딩부에 상기 회로 기판이 연결될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 제1 표시 영역, 및 상기 제1 표시 영역보다 투과율이 높은 제2 표시 영역이 정의된 표시 패널, 상기 표시 패널의 상기 제2 표시 영역 아래에 배치된 전자 모듈, 상기 표시 패널에 연결되고, 상기 전자 모듈이 전기적으로 연결된 회로 기판, 및 상기 전자 모듈 및 상기 표시 패널 사이에 배치되는 중간층을 포함하고, 상기 회로 기판에 기판 개구부가 정의되고, 상기 전자 모듈은 상기 기판 개구부 내에 배치되고, 상기 중간층은 상기 표시 패널의 하부면에 접촉한다.
상기 회로 기판에 상기 전자 모듈이 실장되는 실장부가 정의되고, 상기 실장부에 상기 전자 모듈이 위치하는 기판 개구부가 정의될 수 있다.
본 발명의 일 실시예에 따른 전자 장치 제조 방법은 제1 표시 영역, 및 상기 제1 표시 영역보다 투과율이 높은 제2 표시 영역이 정의된 표시 패널을 준비하는 단계, 전자 모듈이 실장된 회로 기판을 준비하는 단계, 상기 회로 기판의 일 단을 상기 표시 패널에 연결하는 단계, 및 상기 표시 패널을 벤딩시켜 상기 전자 모듈을 상기 표시 패널의 하부에 합착하는 단계를 포함하고, 상기 전자 모듈을 상기 표시 패널의 하부에 합착하는 단계에서, 상기 전자 모듈이 상기 제2 표시 영역에 중첩하도록 배치된다.
상기 전자 모듈을 상기 표시 패널의 하부에 합착하는 단계에서, 상기 전자 모듈 및 상기 표시 패널 사이에 접착 물질층이 개재되고, 상기 접착 물질층은 광학 투명 수지(OCR, Optically Clear Resin), 또는 광학 투명 접착제(OCA, Optically Clear Adhesive)를 포함할 수 있다.
상기 전자 모듈을 상기 표시 패널의 하부에 합착하는 단계에서, 상기 전자 모듈 및 상기 표시 패널 사이에 전도성 접착 물질층이 개재되고, 상기 전도성 접착 물질층은 도전 입자를 포함할 수 있다.
상기 전자 모듈을 상기 표시 패널의 하부에 합착하는 단계에서, 상기 전자 모듈 및 상기 표시 패널 사이에 솔더(solder)가 개재되고, 솔더링(soldering) 공정을 통해 상기 전자 모듈과 상기 표시 패널이 합착될 수 있다.
본 발명의 실시예에 따르면, 센서 및 카메라 등의 모듈이 회로 기판에 실장된 채로 표시 패널의 하부에 부착되어, 전자 장치의 박형화가 가능해지고 센서 및 카메라 등의 모듈의 성능이 향상될 수 있다. 또한, 표시 패널 벤딩 공정에서 모듈을 투과율이 높은 영역에 배치할 수 있어, 제조 공정이 간소화되고 공정 비용 및 시간 등이 저감될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치의 일부 구성들을 도시한 분해 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 표시 패널의 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5a는 본 발명의 일 실시예에 따른 제1 표시 영역의 일부를 확대하여 도시한 평면도이다.
도 5b는 본 발명의 일 실시예에 따른 제2 표시 영역의 일부를 확대하여 도시한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시층의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 전자 장치 중 일부를 확대한 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법의 순서도이다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법 중 일부 단계를 도시한 단면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의될 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 1a 및 도 1b를 참조하면, 전자 장치(EA)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 전자 장치(EA)는 휴대폰, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1a 및 도 1b에서는 전자 장치(EA)가 휴대폰인 것을 예시적으로 도시하였다.
전자 장치(EA)는 표시 영역(DA)을 통해 영상을 표시할 수 있다. 표시 영역(DA)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 포함할 수 있다. 표시 영역(DA)은 상기 평면의 적어도 2 개의 측으로부터 각각 벤딩된 곡면들을 더 포함할 수 있다. 하지만, 표시 영역(DA)의 형상이 이에 제한되는 것은 아니다. 예를 들어, 표시 영역(DA)은 상기 평면만을 포함할 수도 있고, 표시 영역(DA)은 상기 평면의 적어도 2개 이상, 예를 들어 4 개의 측으로부터 각각 벤딩된 4개의 곡면들을 더 포함할 수도 있다.
전자 장치(EA)의 표시 영역(DA) 내에는 센싱 영역(SA)이 정의될 수 있다. 도 1a 에서는 하나의 센싱 영역(SA)을 예시적으로 도시하였으나, 센싱 영역(SA)의 개수가 이에 제한되는 것은 아니다. 또한, 센싱 영역(SA)의 위치는 도 1a에 도시된 위치에 제한되지 않고, 표시 영역(DA) 내에서 자유롭게 선택될 수 있다. 예를 들어, 센싱 영역(SA)은 표시 영역(DA)의 일 끝단에 위치하여, 센싱 영역(SA)을 정의하는 테두리 중 일부가 표시 영역(DA)에 의해 에워싸이지 않을 수도 있다. 센싱 영역(SA)은 표시 영역(DA)의 일부분일 수 있다. 따라서, 전자 장치(EA)는 센싱 영역(SA)을 통해 영상을 표시할 수 있다.
센싱 영역(SA)과 중첩하는 영역에는 전자 모듈, 예를 들어, 카메라 모듈, 또는 근접 조도 센서 등이 배치될 수 있다. 전자 모듈은 센싱 영역(SA)을 통해 전달되는 외부 입력을 수신하거나, 센싱 영역(SA)을 통해 출력을 제공할 수 있다.
전자 장치(EA)의 두께 방향은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제3 방향(DR3)과 나란할 수 있다. 따라서, 전자 장치(EA)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다.
도 1b를 참조하면, 일 실시예에 따른 전자 장치(EA)는 윈도우(WM), 표시 패널(DP), 회로 기판(MPCB) 및 전자 모듈(EM)을 포함할 수 있다. 윈도우(WM)는 표시 패널(DP) 상부에 배치될 수 있고, 회로 기판(MPCB) 및 전자 모듈(EM)은 표시 패널(DP) 하부에 배치될 수 있다.
일 실시예의 표시 패널(DP)은 영상을 생성하여 사용자에게 영상을 제공할 수 있다. 본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기 발광 표시패널 또는 퀀텀닷 발광 표시패널일 수 있다. 유기 발광 표시패널의 발광층은 유기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기 발광 표시패널로 설명된다.
표시 패널(DP)은 영상(IM, 도 1a)이 표시되는 표시 영역(DP-DA) 및 표시 영역(DP-DA)에 인접하는 주변 영역(DP-NDA)을 포함할 수 있다. 표시 패널(DP)은 표시 영역(DP-DA)에 대응하는 영역에 복수 개의 화소들을 포함할 수 있다. 표시 패널(DP)의 주변 영역(DP-NDA)에 대응되는 영역에 구동 회로나 구동 배선, 전기적 신호를 제공하는 신호 라인 등이 배치될 수 있다.
윈도우(WM)는 표시 패널(DP) 상에 배치될 수 있다. 윈도우(WM)는 표시 패널(DP)을 외부 충격이나 스크래치로부터 보호할 수 있다. 윈도우(WM)는 표시 패널(DP)의 전면(front surface)을 커버하는 것일 수 있다.
윈도우(WM)는 외부에 노출되는 상면을 포함할 수 있다. 전자 장치(EA)의 상면은 윈도우(WM)의 상면에 의해 정의될 수 있다. 윈도우(WM)의 상면은 투과 영역(TA) 및 투과 영역(TA)에 인접한 베젤 영역(BZA)을 포함할 수 있다
윈도우(WM)의 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 투과 영역(TA)은 표시 패널(DP)의 표시 영역(DP-DA)과 대응되는 형상을 가질 수 있다. 예를 들어, 투과 영역(TA)은 표시 영역(DP-DA)의 전면 또는 적어도 일부와 중첩할 수 있다. 표시 패널(DP)의 표시 영역(DP-DA)에 표시되는 영상은 투과 영역(TA)을 통해 외부에 시인될 수 있다.
윈도우(WM)의 베젤 영역(BZA)은 투과 영역(TA)에 인접할 수 있고, 베젤 영역(BZA)에 의해 투과 영역(TA)의 형상이 정의될 수 있다. 일 예로 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 이에 한정되지 않고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수 있고, 생략될 수도 있다. 베젤 영역(BZA)은 표시 패널(DP)의 주변 영역(DP-NDA)을 커버하여 주변 영역(DP-NDA)이 외부에 시인되는 것을 차단할 수 있다.
윈도우(WM)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WM)는 고분자 필름, 플라스틱 기판, 박막 유리 등을 포함할 수 있다. 윈도우(WM)는 단층 또는 다층구조를 가질 수 있다. 윈도우(WM) 상에는 반사 방지층, 지문 방지층, 위상 제어층 등과 같은 다양한 기능층들이 더 배치될 수 있다.
일 실시예에 따른 전자 장치(EA)에서 전자 모듈(EM)은 광 신호를 출력하거나 수신하는 전자 부품일 수 있다. 예를 들어, 전자 모듈(EM)은 외부 이미지를 촬영하는 카메라 모듈이거나, 근접 센서 또는 적외선 발광 센서 등의 센서 모듈일 수 있다.
전자 모듈(EM)은 평면상에서 센싱 영역(SA)에 중첩할 수 있다. 센싱 영역(SA)에 대응하여 표시 패널(DP)에는 별도의 홀이 형성되지 않을 수 있고, 따라서, 센싱 영역(SA)을 통해서도 영상을 외부에 제공할 수 있다.
회로 기판(MPCB)은 표시 패널(DP)의 동작을 제어하기 위한 제어 신호를 전달하는 구성일 수 있다. 회로 기판(MPCB)은 표시 패널(DP)에 전기적으로 본딩되고, 표시 패널(DP)이 벤딩됨에 따라 표시패널(DP)의 배면에 배치될 수 있다. 회로 기판(MPCB)은 표시 패널(DP)의 베이스층 일 단에 배치되며, 표시 패널(DP)의 회로층에 전기적으로 연결될 수 있다.
전자 모듈(EM) 및 회로 기판(MPCB)은 평면상에서 비중첩한다. 회로 기판(MPCB)에는 전자 모듈(EM)이 실장되는 실장부가 정의되어, 회로 기판(MPCB)과 전자 모듈(EM)이 평면상에서 비중첩할 수 있다. 이와 관련된 자세한 설명은 후술한다.
전자 장치(EA)는 표시 패널(DP), 회로 기판(MPCB) 및 전자 모듈(EM)을 수납하는 하우징(HU)을 더 포함할 수 있다. 하우징(HU)은 윈도우(WM)와 결합되어 전자 장치(EA)의 외관을 구성할 수 있다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치의 일부 구성들을 도시한 분해 사시도이다. 도 2b는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 2a 에서는 도 1b에 도시된 전자 장치의 구성 중, 표시 패널(DP), 회로 기판(MPCB), 및 전자 모듈(EM)을 도시하였으며, 설명의 편의를 위해 표시 패널(DP)이 벤딩되기 전 상태를 도시하였다.
도 2a를 참조하면, 전자 장치(EA)는 표시 패널(DP), 회로 기판(MPCB) 및 전자 모듈(EM)을 포함한다.
표시 패널(DP)은 영상을 생성하고, 외부에서 인가되는 입력을 감지하는 구성일 수 있다. 전자 모듈(EM)은 표시 패널(DP) 아래에 배치되며, 예를 들어, 카메라 모듈, 또는 센서 모듈일 수 있다.
표시 패널(DP)에는 표시 영역(DP-DA) 및 주변 영역(DP-NDA)이 정의될 수 있다. 표시 영역(DP-DA)은 도 1에 도시된 표시 영역(DA)에 대응될 수 있다. 표시 패널(DP)의 일부 영역은 다른 일부 영역보다 높은 투과율을 가질 수 있다. 예를 들어, 표시 패널(DP)의 센싱 영역(DP-SA)의 투과율은 센싱 영역(DP-SA) 주변의 표시 영역(DP-DA)의 다른 부분의 투과율보다 높을 수 있다. 센싱 영역(DP-SA)은 표시 영역(DP-DA)의 일부분일 수 있다. 즉, 센싱 영역(DP-SA)은 영상을 표시하며, 전자 모듈(EM)로 수신되는 외부 입력, 또는 전자 모듈(EM)로부터의 출력을 투과시킬 수 있다. 이하, 본 명세서에서 표시 영역(DP-DA) 중 센싱 영역(DP-SA)은 제2 표시 영역으로, 센싱 영역(DP-SA) 주변의 표시 영역(DP-DA)의 다른 부분들은 제1 표시 영역으로 지칭될 수 있다.
표시 패널(DP)에 전기적으로 본딩된 회로 기판(MPCB)은 표시 패널(DP)이 벤딩될 때 표시 패널(DP)의 하부에 배치될 수 있다. 회로 기판(MPCB)은 표시 패널(DP)의 일단에 배치되며, 표시 패널(DP)에 포함된 패드들에 전기적으로 연결될 수 있다.
회로 기판(MPCB)에는 기판 개구부(MP)가 정의될 수 있다. 기판 개구부(MP)는 회로 기판(MPCB)을 관통하도록 형성될 수 있다. 도 2a에서는 기판 개구부(MP)가 홀 형태인 것을 예시적으로 도시하였으나, 이에 제한되지 않고 기판 개구부(MP)는 회로 기판(MPCB)의 일 측에서 소정의 깊이만큼 매몰된 만(bay) 형상일 수도 있다. 기판 개구부(MP)는 표시 패널(DP)이 벤딩되어 회로 기판(MPCB)이 표시 패널(DP)의 하부에 배치될 때, 표시 패널(DP)의 센싱 영역(DP-SA)에 중첩하도록 위치할 수 있다. 표시 패널(DP)이 벤딩되어 회로 기판(MPCB)이 표시 패널(DP)의 하부에 배치될 때, 기판 개구부(MP) 내에는 전자 모듈(EM)이 배치될 수 있다. 전자 모듈(EM)은 기판 개구부(MP) 내에 배치되어, 회로 기판(MPCB)과 전기적으로 연결될 수 있다. 전자 모듈(EM)이 기판 개구부(MP) 내에 배치됨에 따라, 전자 모듈(EM) 및 회로 기판(MPCB)은 평면상에서 중첩하지 않을 수 있다.
도 2a 및 도 2b를 함께 참조하면, 표시 패널(DP)은 표시영역(DP-DA) 및 표시영역(DP-DA)에 인접한 주변영역(DP-NDA)을 포함할 수 있다. 표시영역(DP-DA) 및 표시영역(DP-DA)과 주변영역(DP-NDA)은 화소(PX)의 배치 유무에 의해 구분된다. 표시영역(DP-DA) 및 주변영역(DP-NDA)은 도 1a 및 도 1b에 도시된 전자 장치(EA)의 표시영역(DA) 및 주변영역(NDA)에 각각 대응한다. 본 명세서에서 “영역/부분과 영역/부분이 대응한다”는 것은 평면상에서 적어도 일부가 중첩한다는 것을 의미하며, 동일한 면적을 가지는 것으로 제한되지 않는다. 주변영역(DP-NDA)에는 주사 구동부(SDV, scan driver), 데이터 구동부(DDV, data driver), 및 발광 구동부(EDV, emission driver) 등이 배치될 수 있다.
표시 패널(DP)은 제1 방향(DR1) 내에서 구분되는 제1 영역(AA1), 제2 영역(AA2), 및 벤딩영역(BA)을 포함한다. 도 1a와 같이 완성된 전자 장치(EA)에서, 표시 패널(DP)의 제1 영역(AA1)과 제2 영역(AA2)은 서로 다른 평면 상에 배치된다. 벤딩영역(BA)은 제1 영역(AA1)과 제2 영역(AA2) 사이에 배치된다. 도 1b에 도시된 바와 같이, 벤딩 영역(BA)이 벤딩됨에 따라 제2 영역(AA2)이 제1 영역(AA1)과 서로 다른 평면 상에 배치될 수 있다. 도 2a 및 도 2b에서는 표시 패널(DP)이 전자 장치(EA)에 장착되기 이전의 펼쳐진 상태를 도시하였다.
제1 영역(AA1)은 표시 영역(DP-DA)에 중첩하는 영역이다. 제2 방향(DR2) 내에서 벤딩영역(BA) 및 제2 영역(AA2)의 길이는 제1 영역(AA1)의 길이보다 작을 수 있다. 제2 영역(AA2) 및 벤딩영역(BA)은 주변영역(DP-NDA)의 일부 영역일 수 있다. 본 명세서에서, 제1 영역(AA1)은 제1 비표시 영역으로, 제2 영역(AA2)은 제2 비표시 영역으로 지칭될 수 있다.
표시 패널(DP)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 복수 개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 제1 전원 라인(PL1), 제2 전원 라인(PL2) 및 복수 개의 패드들(PD)을 포함할 수 있다. 여기서, m 및 n은 자연수이다. 화소들(PX)은 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 및 발광 라인들(EL1~ELm)에 연결될 수 있다.
구동 회로(DC)는 제2 영역(AA2)에 배치될 수 있다. 구동 회로(DC)는 데이터 구동부일 수 있다. 구동 회로(DC)는 집적 회로 칩일 수 있다. 주사 라인들(SL1~SLm)은 제2 방향(DR2)으로 연장되어 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제1 방향(DR1)으로 연장되고, 벤딩영역(BA)을 경유하여 구동 회로(DC)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제2 방향(DR2)으로 연장되어 발광 구동부(EDV)에 연결될 수 있다.
제1 전원 라인(PL1)은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 제1 전원 라인(PL1) 중 제1 방향(DR1)으로 연장된 부분은 벤딩영역(BA)을 경유하여 제2 영역(AA2)으로 연장될 수 있다. 제1 전원 라인(PL1)은 제1 전압을 화소들(PX)에 제공할 수 있다.
제2 전원 라인(PL2)은 제1 영역(AA1)의 엣지를 따라 주변영역(DP-NDA)에 배치될 수 있다. 제2 전원 라인(PL2)은 주사 구동부(SDV) 및 발광 구동부(EDV)보다 외곽에 배치될 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩영역(BA)을 경유하여 제2 영역(AA2)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩영역(BA)을 경유하여 제2 영역(AA2)의 하단을 향해 연장될 수 있다.
평면 상에서 봤을 때, 패드들(PD)은 제2 영역(AA2)의 하단에 인접하게 배치될 수 있다. 구동 회로(DC), 제1 전원 라인(PL1), 제2 전원 라인(PL2), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 패드들(PD)에 연결될 수 있다. 회로 기판(MPCB)은 패드들(PD)에 전기적으로 연결될 수 있다. 도시하지는 않았으나, 회로 기판(MPCB)은 이방성 도전 접착층을 통해 패드들(PD)에 전기적으로 연결될 수 있다.
화소들(PX) 각각은 발광소자 및 발광소자의 발광을 제어하는 화소 구동회로를 포함할 수 있다. 화소 구동회로는 복수 개의 트랜지스터 및 적어도 하나의 커패시터를 포함한다.
도 3a는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3a를 참조하면, 표시 패널(DP)은 표시층(EL), 센서층(ISL), 반사 방지층(RPL), 및 광학층(OPL)을 포함할 수 있다.
표시층(EL)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시층(EL)은 발광형 표시층일 수 있으며, 예를 들어, 표시층(EL)은 유기발광 표시층, 퀀텀닷 표시층, 또는 마이크로 엘이디 표시층일 수 있다.
표시층(EL)은 베이스층(BL), 회로층(CL), 발광 소자층(EEL), 및 봉지층(TFL)을 포함할 수 있다.
베이스층(BL)은 회로층(CL)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(BL)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(BL)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(BL)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(BL)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다.
회로층(CL)은 베이스층(BL) 위에 배치될 수 있다. 회로층(CL)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(BL) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이 후, 회로층(CL)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인 이 형성될 수 있다.
발광 소자층(EEL)은 회로층(CL) 위에 배치될 수 있다. 발광 소자층(EEL)은 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자층(EEL)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 또는 마이크로 엘이디를 포함할 수 있다.
봉지층(TFL)은 발광 소자층(EEL) 위에 배치될 수 있다. 봉지층(TFL)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광 소자층(EEL)을 보호할 수 있다.
센서층(ISL)은 표시층(EL) 위에 배치될 수 있다. 센서층(ISL)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
센서층(ISL)은 연속된 공정을 통해 표시층(EL) 위에 형성될 수 있다. 이 경우, 센서층(ISL)은 표시층(EL) 위에 직접 배치된다고 표현될 수 있다. 직접 배치된다는 것은 센서층(ISL)과 표시층(EL) 사이에 제3의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(ISL)과 표시층(EL) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다.
또는, 센서층(ISL)은 표시층(EL)과 접착 부재를 통해 서로 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다. 예를 들어, 접착 부재는 감압 접착제(Pressure Sensitive Adhesive)일 수 있다. 예를 들어, 접착 부재는 아크릴계 화합물 또는 실리콘계 화합물을 포함할 수 있다. 예를 들어, 아크릴계 화합물은 부틸아크릴레이트(buthylacrylate), 에틸아크릴레이트(ethylacrylate) 및 아크릴산(acrylic acid) 또는 이들의 혼합물일 수 있다. 그러나 접착 부재의 물질이 상기 예에 제한되는 것은 아니다.
반사 방지층(RPL)은 센서층(ISL) 위에 배치될 수 있다. 반사 방지층(RPL)은 표시 패널(DP)의 외부로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(RPL)은 연속된 공정을 통해 센서층(ISL) 위에 형성될 수 있다. 반사 방지층(RPL)은 컬러 필터들을 포함할 수 있다. 상기 컬러 필터들은 소정의 배열을 가질 수 있다. 예를 들어, 상기 컬러 필터들은 표시층(EL)에 포함된 화소들의 발광 컬러들을 고려하여 배열될 수 있다. 또한, 반사 방지층(RPL)은 상기 컬러 필터들에 인접한 블랙 매트릭스를 더 포함할 수 있다.
광학층(OPL)은 반사 방지층(RPL) 위에 배치될 수 있다. 광학층(OPL)은 연속된 공정을 통해 반사 방지층(RPL) 위에 형성될 수 있다. 광학층(OPL)은 표시층(EL)으로부터 입사된 광의 방향을 제어하여 표시 패널(DP)의 정면 휘도를 향상시킬 수 있다. 예를 들어, 광학층(OPL)은 표시층(EL)에 포함된 화소들의 발광 영역들에 각각 대응하여 개구부들이 정의된 유기 절연층, 및 유기 절연층을 커버하며 상기 개구부들에 충진된 고굴절층을 포함할 수 있다. 고굴절층은 유기 절연층보다 높은 굴절률을 가질 수 있다.
유기 절연층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 및 페릴렌계 수지 중 적어도 하나를 포함할 수 있다. 고굴절층은 실록산계 수지를 포함할 수 있다. 고굴절층은 실록산계 수지 이외에 지르코늄 옥사이드 입자, 알루미늄 옥사이드 입자 및 티타늄 옥사이드 입자 중 적어도 하나를 포함할 수 있다.
화소에서 출광된 광은 광학층(OPL)으로 제공될 수 있다. 광은 고굴절층과 유기 절연층의 굴절률 차이에 따라 개구부들이 정의된 유기 절연층의 측면에서 반사될 수 있다. 광은 개구부들이 정의된 유기 절연층의 측면에서 반사되어 진행 방향이 제어될 수 있고, 그에 따라 표시 패널(DP)의 정면 휘도가 향상될 수 있다.
본 발명의 일 실시예에서, 반사 방지층(RPL) 및 광학층(OPL) 중 적어도 하나는 생략될 수도 있다. 즉, 본 발명의 일 실시예에 따른 표시 패널(DP)에서는 반사 방지층(RPL)이 생략되고 또한, 도 3a에 도시된 것과 달리 배치 관계가 변경될 수도 있다. 예를 들어, 광학층(OPL)은 센서층(ISL) 내에 포함되어 제공될 수도 있고, 또한, 반사 방지층(RPL)도 센서층(ISL) 내에 포함되어 제공될 수 있다. 이 경우, 센서층(ISL)을 구성하는 절연층들을 이용하여 반사 방지층(RPL) 또는 광학층(OPL)의 기능을 구현할 수 있다.
표시 패널(DP)은 보호층(PF)을 더 포함할 수 있다. 보호층(PF)은 베이스층(BL)의 하부에 배치될 수 있다. 보호층(PF)은 표시 패널(DP)의 다른 구성들을 외부의 충격으로부터 보호할 수 있다. 또한, 보호층(PF)은 표시 패널(DP) 제조 공정 중에 표시 패널(DP)의 다른 구성들의 배면에 스크래치가 발생되는 것을 방지할 수 있다. 보호층(PF)은 플렉서블(flexible) 필름일 수 있다. 보호층(PF)이 플렉서블한 필름임에 따라, 전자 장치(EA)를 폴딩 및 언폴딩 반복하는 동작에 의해서 깨지거나 찢어지는 등의 크랙이 발생하지 않을 수 있다. 보호층(PF)은 광 투과도가 높은 필름일 수 있다. 보호층(PF)은 PET(Polyethylene terephtalate) 필름을 포함할 수 있다.
도 3b는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3b를 참조하면, 표시 패널(DP_1)은 표시층(EL), 센서층(ISL), 광학층(OPL_1), 및 반사 방지층(RPL_1)을 포함할 수 있다. 도 3b의 표시 패널(DP_1)은 앞서 도 3a의 표시 패널(DP)과 비교하였을 때, 광학층(OPL_1)과 반사 방지층(RPL_1)의 적층 순서에 차이가 있다.
광학층(OPL_1)은 센서층(ISL) 위에 배치될 수 있다. 광학층(OPL_1)은 연속된 공정을 통해 센서층(ISL) 위에 형성될 수 있다. 광학층(OPL_1)은 표시층(EL)으로부터 입사된 광의 방향을 제어하여 표시 패널(DP)의 정면 휘도를 향상시킬 수 있다.
반사 방지층(RPL_1)은 광학층(OPL_1) 위에 배치될 수 있다. 반사 방지층(RPL_1)은 표시 패널(DP_1)의 외부로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(RPL_1)은 편광 필름을 포함할 수 있고, 편광 필름은 위상 지연자 및/또는 편광자를 포함할 수 있다. 도시되지 않았으나, 반사 방지층(RPL_1)은 접착층을 통해 광학층(OPL_1)에 결합될 수 있다. 상기 접착층은 감압접착필름(PSA, Pressure Sensitive Adhesive film), 광학투명접착필름(OCA, Optically Clear Adhesive film) 또는 광학투명접착수지(OCR, Optically Clear Resin)와 같은 투명한 접착층일 수 있다.
본 발명의 일 실시예에서, 반사 방지층(RPL_1) 및 광학층(OPL_1) 중 적어도 하나는 생략될 수 있다. 또는, 광학층(OPL_1)은 센서층(ISL) 내에 포함되어 제공될 수 잇다. 이 경우, 센서층(ISL)을 구성하는 절연층들을 이용하여 광학층(OPL_1) 기능을 구현하는 층이 제공될 수 있다.
도 3c는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3c를 참조하면, 표시 패널(DP_2)는 표시층(EL_1) 및 센서층(ISL_1)을 포함할 수 있다. 표시층(EL_1)은 베이스 기판(BL_1), 회로층(CL_1), 발광 소자층(EEL_1), 봉지 기판(TFL_1), 및 결합 부재(SL_1)를 포함할 수 있다.
베이스 기판(BL_1) 및 봉지 기판(TFL_1) 각각은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있으나, 특별히 이에 제한되는 것은 아니다.
결합 부재(SL_1)는 베이스 기판(BL_1)과 봉지 기판(TFL_1) 사이에 배치될 수 있다. 결합 부재(SL_1)는 봉지 기판(TFL_1)을 베이스 기판(BL_1) 또는 회로층(CL_1)에 결합시킬 수 있다. 결합 부재(SL_1)는 무기물 또는 유기물을 포함할 수 있다. 예를 들어, 무기물은 프릿 실(frit seal)을 포함할 수 있고, 유기물은 광 경화성 수지 또는 광 가소성 수지를 포함할 수 있다. 다만, 결합 부재(SL_1)를 구성하는 물질이 상기 예에 제한되는 것은 아니다.
센서층(ISL_1)은 봉지 기판(TFL_1) 위에 직접 배치될 수 있다. 직접 배치된다는 것은 센서층(ISL_1)과 표시층(EL_1) 사이에 제3의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(ISL_1)과 표시층(EL_1) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 다만, 이에 제한되는 것은 아니며, 센서층(ISL_1)과 봉지 기판(TFL_1) 사이에는 접착층이 더 배치될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4를 참조하면, 표시 영역(DP-DA)은 제1 표시 영역(DP-DA1) 및 제2 표시 영역(DP-DA2)을 포함할 수 있다. 전자 모듈(EM)은 제2 표시 영역(DP-DA2) 아래에 배치될 수 있다. 즉, 센싱 영역(DP-SA, 도 2a 참조)은 제2 표시 영역(DP-DA2)에 포함될 수 있다.
표시 영역(DP-DA)에는 복수의 화소들(PX, 이하 화소들)이 배치될 수 있다. 화소들(PX) 각각은 발광 소자 및 상기 발광 소자와 전기적으로 연결된 화소 회로를 포함할 수 있다. 화소들(PX)은 제1 표시 영역(DP-DA1)에 배치된 제1 화소들(PX1) 및 제2 표시 영역(DP-DA2)에 배치된 제2 화소들(PX2)을 포함할 수 있다.
제1 표시 영역(DP-DA1)과 제2 표시 영역(DP-DA2)의 투과율은 서로 상이할 수 있다. 예를 들어, 제2 표시 영역(DP-DA2)의 투과율은 제1 표시 영역(DP-DA1)의 투과율보다 높을 수 있다.
제2 표시 영역(DP-DA2)의 투과율을 제1 표시 영역(DP-DA1)의 투과율보다 높이기 위해, 제2 표시 영역(DP-DA2)에 배치된 구성들 중 적어도 일부는 생략되거나, 제2 표시 영역(DP-DA2)이 아닌 다른 영역에 이동되어 배치될 수 있다.
제2 표시 영역(DP-DA2)에 배치된 제2 화소들(PX2)의 밀도는 제1 표시 영역(DP-DA1)에 배치된 제1 화소들(PX1)의 밀도보다 낮을 수 있다. 이 경우, 제2 표시 영역(DP-DA2)의 해상도는 제1 표시 영역(DP-DA1)의 해상도보다 낮을 수 있으나, 제2 표시 영역(DP-DA2)의 투과율은 제1 표시 영역(DP-DA1)의 투과율보다 높을 수 있다.
제2 화소들(PX2) 각각의 발광 소자는 제2 표시 영역(DP-DA2)에 배치되고, 제2 화소들(PX2) 각각의 화소 회로는 주변 영역(DP-NDA)에 배치될 수 있다. 이 경우, 제2 표시 영역(DP-DA2)의 투과율은 제2 화소들(PX2) 각각의 화소 회로가 제2 표시 영역(DP-DA2)에 배치된 경우보다 투과율이 더 증가될 수 있다.
제2 표시 영역(DP-DA2)은 사각형상을 가질 수 있다. 제2 표시 영역(DP-DA2)의 적어도 3 변은 제1 표시 영역(DP-DA1)과 접할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 전자 모듈(EM)의 위치에 따라, 제1 표시 영역(DP-DA1)은 제2 표시 영역(DP-DA2)을 완전히 에워쌀 수도 있다.
제2 표시 영역(DP-DA2)의 제1 방향(DR1)의 최대폭(WT11)은 제1 표시 영역(DP-DA1)의 제1 방향(DR1)의 최대폭(WT21)보다 작을 수 있다. 또한, 제2 표시 영역(DP-DA2)의 제2 방향(DR2)의 최대폭(WT12)은 제1 표시 영역(DP-DA1)의 제2 방향(DR2)의 최대폭(WT22)보다 작을 수 있다. 제1 표시 영역(DP-DA1)의 최대 폭(WT21)은 표시 영역(DP-DA)의 제1 방향(DR1)의 최대 폭이고, 제1 표시 영역(DP-DA1)의 최대폭(WT22)은 표시 영역(DP-DA)의 제2 방향(DR2)의 최대 폭일 수 있다.
도 5a는 본 발명의 일 실시예에 따른 제1 표시 영역의 일부를 확대하여 도시한 평면도이다. 도 5b는 본 발명의 일 실시예에 따른 제2 표시 영역의 일부를 확대하여 도시한 평면도이다.
도 4 및 도 5a를 참조하면, 제1 표시 영역(DP-DA1)에는 복수 개의 제1 화소들(PX1)이 배치될 수 있다. 제1 화소들(PX1)은 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격되어 배치될 수 있다.
제1 화소들(PX1)은 복수 개의 레드 화소들(PX_R1), 복수 개의 그린 화소들(PX_G1, PX_G2), 및 복수 개의 블루 화소들(PX_B1)들을 포함할 수 있다. 제1 화소들(PX1)은 복수 개의 제1 화소 그룹들(PG1)로 그룹핑될 수 있다. 예를 들어, 제1 화소 그룹(PG1)은 하나의 제1 레드 화소(PX_R1), 두 개의 제1 그린 화소(PX_G1, PX_G2), 및 하나의 제1 블루 화소(PX_B1)들을 포함할 수 있다. 제1 화소 그룹(PG1)의 제1 화소들(PX1) 각각은 발광 영역(ELA) 및 비발광 영역(NEA)을 포함할 수 있다. 본 발명의 일 예로, 발광 영역(ELA)은 사각 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 발광 영역(ELA)에는 제1 발광 소자가 배치되고, 비발광 영역(NEA)에는 제1 발광 소자를 구동하기 위한 트랜지스터들이 배치될 수 있다.
제1 표시 영역(DP-DA1)의 제1 영역(A1)에는 복수 개의 제1 화소 그룹들(PG1)이 배치될 수 있다. 제1 영역(A1)은 제1 표시 영역(DP-DA1) 중 단위 면적만큼의 영역을 의미할 수 있다.
제1 영역(A1) 내에서, 제1 화소 그룹들(PG1)은 매트릭스 형상으로 배치될 수 있다. 예를 들어, 복수 개의 제1 화소 그룹들(PG1)은 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격되어 배치될 수 있다.
제1 영역(A1)에 18개의 제1 화소 그룹들(PG1)이 배치되는 것으로 도시하였으나, 이는 설명의 편의를 위한 예시적인 도시일 뿐, 이에 한정되는 것은 아니다. 제1 영역(A1)에 배치되는 제1 화소 그룹들(PG1)의 개수는 더 많을 수 있다.
설명의 편의를 위해, 제1 화소들(PX1)의 형상을 사각형으로 도시하였으나, 이는 예시적으로 도시한 것이며, 실질적으로 제1 화소들(PX1)은 다양한 형상을 가질 수 있다. 예를 들어, 제1 화소들(PX1)은 발광 소자 및 트랜지스터를 포함할 수 있다. 발광 소자 및 트랜지스터가 배치되는 영역이 사각형 영역으로 제한되는 것은 아니다.
도 4 및 도 5b를 참조하면, 제2 표시 영역(DP-DA2)의 제2 영역(A2)에는 복수 개의 제2 화소들(PX2)이 배치될 수 있다. 제2 영역(A2)은 복수 개의 제2 화소들(PX2)이 각각 배치되는 화소 영역들(PXA) 및 복수 개의 개구 영역들(OA1)을 포함할 수 있다. 개구 영역들(OA1)에는 실질적으로 화소들이 배치되지 않을 수 있다. 즉, 개구 영역들(OA1)은 제2 화소들(PX2) 중 일부 구성, 예를 들어, 제2 발광 소자 등이 제거된 영역일 수 있다. 따라서, 단위 면적에서 제1 표시 영역(DP-DA1)의 해상도는 제2 표시 영역(DP-DA2)의 해상도보다 높을 수 있다.
제2 화소들(PX2)은 복수 개의 제2 화소 그룹들(PG2)로 그룹핑될 수 있다. 예를 들어, 제2 화소 그룹(PG2)은 하나의 제2 레드 화소(PX_R2), 두 개의 제2 그린 화소(PX_G3, PX_G4), 및 하나의 제2 블루 화소(PX_B2)들을 포함할 수 있다. 각 화소 영역(PXA)은 발광 영역(ELA) 및 비발광 영역(NEA)을 포함할 수 있다. 본 발명의 일 예로, 발광 영역(ELA)은 사각 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 발광 영역(ELA)에는 제2 발광 소자가 배치되고, 비발광 영역(NEA)에는 제2 발광 소자를 구동하기 위한 트랜지스터들이 배치될 수 있다.
제2 영역(A2)은 제1 영역(A1)과 마찬가지로, 단위 면적만큼의 영역으로 정의될 수 있다. 즉, 제2 영역(A2)과 제1 영역(A1)은 서로 같은 면적을 가질 수 있다.
제2 영역(A2)에는 4개의 제2 화소 그룹들(PG2)이 배치될 수 있다. 즉, 제2 영역(A2)에 배치된 제2 화소 그룹들(PG2)의 개수는 제1 영역(A1)에 배치된 제1 화소 그룹들(PG1)의 개수보다 적을 수 있다. 제2 영역(A2)에서 제2 화소 그룹들(PG2)이 배치되는 화소 영역들(PXA) 이외의 부분들은 개구 영역(OA1)으로 정의될 수 있다. 개구 영역(OA1)은 외부로부터 제공되는 광을 투과하는 광 경로일 수 있다. 이에 따라, 제2 표시 영역(DP-DA2)에 배치되는 센서들은 개구 영역(OA1)을 통해 투과되는 광을 인식하여 사용자의 입력 정보를 감지할 수 있다.
제2 영역(A2)에서 제2 화소 그룹들(PG2)이 배치된 영역을 복수의 화소 영역(PXA)으로 정의할 때, 제2 영역(A2)에서 화소 영역들(PXA)의 전체 면적은 개구 영역들(OA1)의 전체 면적보다 작을 수 있다. 다만 이에 한정되지 않고, 제2 영역(A2)에서 화소 영역들(PXA)의 전체 면적은 개구 영역들(OA1)의 전체 면적과 동일하거나, 개구 영역들(OA1)의 전체 면적보다 클 수도 있다.
도 6은 본 발명의 일 실시예에 따른 표시층의 단면도이다.
도 6을 참조하면, 표시층(EL)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층 및 도전층이 형성된다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이러한 방식으로 회로층(CL) 및 발광 소자층(EEL)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등이 형성된다. 이 후, 발광 소자층(EEL)을 커버하는 봉지층(TFL)이 형성될 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층이 형성된다. 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층(BRL) 및/또는 버퍼층(BFL)을 구성할 수 있다.
배리어층(BRL)은 베이스층(BL) 위에 배치될 수 있다. 배리어층(BRL)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 배리어층(BRL) 위에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘 옥사이드층과 실리콘나이트라이드층은 교대로 적층된 구조를 포함할 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 산화물 반도체를 포함할 수도 있다.
도 6은 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
도 6에서는 화소에 포함되는 하나의 트랜지스터 및 발광 소자를 예시적으로 도시하였다. 도 6은 제1 표시 영역(DP-DA1)의 단면을 도시하였다.
트랜지스터(TR)의 소스(SE), 액티브(AC), 및 드레인(DE)은 반도체 패턴으로부터 형성될 수 있다. 소스(SE) 및 드레인(DE)은 단면 상에서 액티브(AC)로부터 서로 반대 방향으로 연장될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터(TR)의 게이트(GT)는 제1 절연층(10) 위에 배치된다. 게이트(GT)는 금속 패턴의 일부분일 수 있다. 게이트(GT)는 액티브(AC)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GT)는 마스크로 기능할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT)를 커버할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
커패시터(CP)는 제1 전극(E1) 및 제1 전극(E1)과 마주하는 제2 전극(E2)을 포함할 수 있다. 제1 전극(E1)은 게이트(GT)와 동일한 층 상에 배치되며, 게이트(GT)와 동일한 물질을 포함할 수 있다. 예를 들어, 제1 전극(E1)은 제1 절연층(10)과 제2 절연층(20) 사이에 배치될 수 있다. 제2 전극(E2)은 제2 절연층(20) 위에 배치될 수 있다. 커패시터(CP)의 위치는 도 6에 도시된 예에 제한되는 것은 아니다. 예를 들어, 커패시터(CP)는 추가 트랜지스터 위에 배치될 수 있다. 즉, 커패시터(CP)는 추가 트랜지스터와 중첩할 수 있다. 이를 통해, 화소 회로 등이 형성될 면적 또는 공간이 확보될 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있으며, 제3 절연층(30)은 제2 전극(E2)을 커버할 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(30) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(10, 20, 30)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 드레인(DE)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제4 절연층(40) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제5 절연층(50)은 유기층일 수 있다.
발광 소자(LED)를 포함하는 발광 소자층(EEL)은 회로층(CL) 위에 배치될 수 있다. 발광 소자(LED)는 제1 화소 전극(AE_1), 발광층(EL), 및 공통 전극(CE)을 포함할 수 있다.
제1 화소 전극(AE_1)은 제5 절연층(50) 위에 배치될 수 있다. 제1 화소 전극(AE_1)은 제5 절연층(50)을 관통하는 컨택홀을 통해 제2 연결 전극(CNE2)에 접속될 수 있다.
화소 정의막(60)은 제5 절연층(50) 위에 배치되며, 제1 화소 전극(AE_1)의 일부분을 커버할 수 있다. 화소 정의막(60)에는 개구부(60op)가 정의된다. 화소 정의막(60)의 개구부(60op)는 제1 화소 전극(AE_1)의 적어도 일부분을 노출시킨다.
발광층(EL)은 제1 화소 전극(AE_1) 위에 배치될 수 있다. 발광층(EL)은 개구부(60op)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
공통 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 공통 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다.
도시되지 않았으나, 제1 화소 전극(AE_1)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 공통 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다.
봉지층(TFL)은 발광 소자층(EEL) 위에 배치될 수 있다. 봉지층(TFL)은 순차적으로 적층된 무기층(TFLa), 유기층(TFLb), 및 무기층(TFLc)을 포함할 수 있으나, 봉지층(TFL)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(TFLa, TFLc)은 수분 및 산소로부터 발광 소자층(EEL)을 보호하고, 유기층(TFLb)은 먼지 입자와 같은 이물질로부터 발광 소자층(EEL)을 보호할 수 있다. 무기층들(TFLa, TFLc)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(TFLb)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
도 7은 본 발명의 일 실시예에 따른 전자 장치의 단면도이다. 도 7에서는 도 1a 및 도 1b의 I-I' 절단선에 따른 절단면을 도시하였다. 도 7에서는 도 1b에 도시된 구성 중 하우징(HU)은 생략하고 나머지 구성들을 도시하였다.
도 7을 참조하면, 전자 장치(EA)는 표시 패널(DP), 회로 기판(MPCB), 전자 모듈(EM), 및 중간층(MDL)을 포함한다. 전자 장치(EA)는 표시 패널(DP) 상에 배치되는 윈도우(WM), 표시 패널(DP) 하부에 배치되는 커버층(CVP)을 더 포함할 수 있다.
표시 패널(DP)은 순차적으로 적층된 표시층(EL), 센서층(ISL), 반사 방지층(RPL), 및 광학층(OPL)을 포함할 수 있다. 표시 패널(DP)은 표시층(EL) 하부에 배치되는 보호층(PF)을 더 포함할 수 있다. 표시 패널(DP)은 표시 패널(DP)의 일 면 상에 실장된 구동 회로(DC)를 더 포함할 수 있다. 구동 회로(DC)는 표시 패널(DP) 중 표시층(EL)의 일 면에 배치될 수 있다. 구동 회로(DC)는 베이스층(BL, 도 3a)의 일 면에 배치될 수 있다.
커버층(CVP)은 표시 패널(DP) 하부에 배치될 수 있다. 커버층(CVP)은 보호층(PF)의 하면에 배치될 수 있다. 커버층(CVP)은 전자 장치(EA) 외부에서 가해지는 물리적 충격에 대해서 표시 패널(DP) 및 전자 모듈(EM) 등을 보호할 수 있다.
커버층(CVP)은 전자 모듈(EM) 및 중간층(MDL) 중 적어도 일부가 삽입되는 홀을 구현하고, 전자 장치(EA)에 가해지는 충격을 흡수하기 위해 소정의 두께 이상으로 제공되는 것일 수 있다.
커버층(CVP)은 충격 흡수력이 우수하면서 일정 강도 값을 갖는 물질을 포함할 수 있다. 예를 들어, 커버층(CVP)은 아크릴계 고분자, 우레탄계 고분자, 실리콘계 고분자, 및 이미드계 고분자 중 적어도 하나를 포함하여 형성된 것일 수 있다.
전자 모듈(EM)은 표시 패널(DP) 아래에 배치되며, 예를 들어, 카메라 모듈, 또는 센서 모듈일 수 있다.
중간층(MDL)은 표시 패널(DP)과 전자 모듈(EM) 사이에 배치된다. 중간층(MDL)은 표시 패널(DP)의 하부면에 전자 모듈(EM)을 합착시킬 수 있다. 중간층(MDL)은 표시 패널(DP) 중 최하부 구성의 하부면에 접촉할 수 있다. 일 실시예에서, 중간층(MDL)은 표시 패널(DP) 중 가장 아래에 배치된 보호층(PF)의 하부면에 접촉할 수 있다. 또는, 표시 패널(DP)에서는 보호층(PF)이 생략되고, 중간층(MDL)은 표시 패널(DP)의 표시층(EL) 중 가장 아래에 배치된 베이스층(BL)의 하부면에 접촉할 수 있다.
회로 기판(MPCB)은 표시 패널(DP)과 전기적으로 연결될 수 있다. 표시 패널(DP)이 벤딩됨에 따라, 회로 기판(MPCB)은 표시 패널(DP)의 하부에 배치될 수 있다.
회로 기판(MPCB)은 접착층(ADL)에 의해, 표시 패널(DP)의 하부에 배치된 커버층(CVP)의 하면에 부착될 수 있다. 접착층(ADL)은 통상의 접착제 또는 점착제를 포함할 수 있다. 예를 들어, 접착층(ADL)은 감압 접착제(Pressure Sensitive Adhesive)일 수 있다. 예를 들어, 접착층(ADL)은 아크릴계 화합물 또는 실리콘계 화합물을 포함할 수 있다.
전자 모듈(EM)은 회로 기판(MPCB)과 전기적으로 연결될 수 있다. 예를 들어, 회로 기판(MPCB)에는 커넥터(CNT)가 배치되고, 모듈 회로 기판(CPCB)에 의해 커넥터(CNT)와 전자 모듈(EM)이 연결될 수 있다. 커넥터(CNT) 및 모듈 회로 기판(CPCB)에 의해, 전자 모듈(EM)은 회로 기판(MPCB)과 전기적으로 연결될 수 있다. 또는, 커넥터(CNT) 및 모듈 회로 기판(CPCB)은 생략되고, 전자 모듈(EM)에는 모듈 회로 기판이 내장되며, 중간층(MDL)에 의해 전자 모듈(EM)과 회로 기판(MPCB)이 전기적으로 연결될 수도 있다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 전자 장치 중 일부를 확대한 단면도들이다. 도 8a 내지 도 8d에서는 도 7의 AA 영역을 확대하여 도시하였다. 이하, 도 8a 내지 도 8d를 참조하여 본 발명의 일 실시예에 따른 전자 장치를 설명함에 있어, 앞서 설명한 구성에 대해서는 동일한 참조 부호를 부여하고 자세한 설명은 생략한다.
도 7 및 도 8a를 참조하면, 커버층(CVP)에는 커버 개구부(CVP-OP)가 정의되고, 중간층(MDL)은 커버 개구부(CVP-OP) 내에 배치될 수 있다. 커버층(CVP)에 커버 개구부(CVP-OP)가 정의되고, 커버 개구부(CVP-OP) 내에 중간층(MDL)이 배치됨에 따라, 중간층(MDL)은 표시 패널(DP)의 최하부 구성인 보호층(PF)에 접촉할 수 있다. 도 8a에서는 중간층(MDL)이 커버층(CVP)에 비해 두꺼운 두께를 가지는 것을 예시적으로 도시하였으나, 이에 한정되지 않고 중간층(MDL)의 두께는 커버층(CVP)의 두께보다 작거나, 또는 두께가 동일할 수도 있다. 중간층(MDL)의 두께가 커버층(CVP)의 두께보다 작을 경우, 전자 모듈(EM)의 일부분이 커버 개구부(CVP-OP) 내에 배치될 수도 있다. 커버 개구부(CVP-OP)는 전자 장치(EA)의 센싱 영역(SA)에 중첩하도록 정의될 수 있다.
커버 개구부(CVP-OP)에 대응하여, 회로 기판(MPCB)과 표시 패널(DP)을 부착시키는 접착층(ADL)에도 접착 개구부(ADL-OP)가 정의될 수 있다. 접착 개구부(ADL-OP)는 커버 개구부(CVP-OP)와 평면상에서 중첩할 수 있다. 접착 개구부(ADL-OP)는 전자 장치(EA)의 센싱 영역(SA)에 중첩하도록 정의될 수 있다. 접착 개구부(ADL-OP) 내에는 중간층(MDL) 및 전자 모듈(EM)의 일부가 배치될 수 있다.
중간층(MDL)은 접착 물질을 포함할 수 있다. 즉, 중간층(MDL)은 전자 모듈(EM) 및 표시 패널(DP)을 부착하는 접착층일 수 있다. 중간층(MDL)은 광학 투명 수지(OCR, Optically Clear Resin), 또는 광학 투명 접착제(OCA, Optically Clear Adhesive)를 포함할 수 있다. 중간층(MDL)이 광학적으로 투명한 접착 물질을 포함함에 따라, 전자 모듈(EM)이 배치되는 센싱 영역(SA)의 높은 투과율을 확보할 수 있다.
회로 기판(MPCB)은 전자 모듈(EM)이 실장되기 위한 실장부를 포함한다. 일 실시예에서, 회로 기판(MPCB)에는 기판 개구부(MP)가 정의되고, 전자 모듈(EM)은 기판 개구부(MP) 내에 배치될 수 있다. 이에 따라, 회로 기판(MPCB) 및 전자 모듈(EM)은 평면상에서 비중첩할 수 있다. 전자 모듈(EM)은 기판 개구부(MP) 내에 배치되어, 회로 기판(MPCB)과 전기적으로 연결될 수 있다. 회로 기판(MPCB)에는 커넥터(CNT)가 배치되고, 모듈 회로 기판(CPCB)에 의해 커넥터(CNT)와 전자 모듈(EM)이 연결될 수 있다. 커넥터(CNT) 및 모듈 회로 기판(CPCB)에 의해, 전자 모듈(EM)은 회로 기판(MPCB)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 전자 장치에서는 전자 모듈이 회로 기판에 정의된 실장부에 배치되며, 전자 모듈과 회로 기판이 전기적으로 연결되고, 전자 모듈은 회로 기판과 비중첩하며 중간층에 의해 표시 패널의 하부에 부착된다. 이에 따라, 전자 장치의 하우징 등에 전자 모듈이 실장되기 위한 별도의 공간 및 프레임 등의 구조가 필요하지 않아, 전자 장치의 박형화가 가능해질 수 있다. 또한, 전자 모듈이 광학적으로 투명한 중간층에 의해 표시 패널의 하부에 부착되므로, 전자 모듈을 고정시키기 위한 부재에 의해 외부 광이 유입되거나 산란되는 등의 현상이 방지되어, 전자 모듈의 성능이 저하되는 것을 방지할 수 있다.
도 7 및 도 8b를 참조하면, 일 실시예에 따른 전자 장치에서는 표시 패널(DP)과 전자 모듈(EM) 사이에 중간층(MDL-1)이 배치되고, 전자 장치는 중간층(MDL-1) 및 전자 모듈(EM)의 측면 중 적어도 일부에 접촉하는 충전층(FLL)을 더 포함할 수 있다. 도 8b에 도시된 바와 같이, 충전층(FLL)은 커버 개구부(CVP-OP), 접착 개구부(ADL-OP), 및 기판 개구부(MP) 중 적어도 일부의 내부에 배치될 수 있다.
중간층(MDL-1)은 광학적으로 투명한 접착 물질을 포함할 수 있다. 중간층(MDL-1)은 광학 투명 수지, 또는 광학 투명 접착제를 포함할 수 있다.
충전층(FLL)은 접착 물질을 포함할 수 있다. 충전층(FLL)은 차광 물질이 분산된 접착 물질을 포함할 수 있다. 충전층(FLL)은 광학 투명 수지, 또는 광학 투명 접착제를 포함하고, 광학 투명 수지, 또는 광학 투명 접착제에 차광 물질이 분산된 것일 수 있다. 예를 들어, 충전층(FLL)은 흑색 염료를 포함하거나, 또는 카본 블랙 등의 흑색 안료를 포함할 수 있다. 일 실시예에 따른 전자 장치에서는 중간층(MDL-1) 및 전자 모듈(EM)의 측면 중 적어도 일부에 접촉하고, 차광 물질을 포함하는 충전층(FLL)이 배치됨에 따라, 전자 모듈(EM)의 측면 측으로 빛샘이 발생하는 것이 방지될 수 있다. 이에 따라, 전자 모듈의 성능이 향상될 수 있다.
도 7 및 도 8c를 참조하면, 일 실시예에 따른 전자 장치에서 커넥터(CNT) 및 모듈 회로 기판(CPCB)은 생략되고, 전자 모듈(EM_1)에는 모듈 회로 기판이 내장되며, 중간층(MDL-2)에 의해 전자 모듈(EM_1)과 회로 기판(MPCB)이 전기적으로 연결될 수 있다.
중간층(MDL-2)은 전자 모듈(EM_1)과 표시 패널(DP) 사이에 배치되고, 금속을 포함할 수 있다. 중간층(MDL-2)은 전자 모듈(EM_1)의 측면 및 회로 기판(MPCB)의 상면 중 일부에도 배치될 수 있다. 중간층(MDL-2)은 커버 개구부(CVP-OP), 접착 개구부(ADL-OP), 및 기판 개구부(MP) 중 적어도 일부의 내부에 배치될 수 있다.
중간층(MDL-2)은 전자 모듈(EM_1)과 회로 기판(MPCB)을 전기적으로 연결시키기 위한 금속, 예를 들어, 솔더(solder)를 포함할 수 있다. 중간층(MDL-2)은 전자 모듈(EM_1)과 표시 패널(DP) 사이에 개재되어 솔더링(soldering) 공정을 통해 전자 모듈(EM_1)과 표시 패널(DP)을 합착시키는 동시에, 전자 모듈(EM_1)과 회로 기판(MPCB)을 전기적으로 연결시킬 수 있다.
도 7 및 도 8d를 참조하면, 일 실시예에 따른 전자 장치에서 커넥터(CNT) 및 모듈 회로 기판(CPCB)은 생략되고, 전자 모듈(EM_1)에는 모듈 회로 기판이 내장되며, 중간층(MDL-3)에 의해 전자 모듈(EM_1)과 회로 기판(MPCB)이 전기적으로 연결될 수 있다.
중간층(MDL-3)은 전자 모듈(EM_1)과 표시 패널(DP) 사이에 배치되고, 전도성 접착부재를 포함할 수 있다. 중간층(MDL-3)은 전자 모듈(EM_1)의 측면 및 회로 기판(MPCB)의 상면 중 일부에도 배치될 수 있다. 중간층(MDL-3)은 커버 개구부(CVP-OP), 접착 개구부(ADL-OP), 및 기판 개구부(MP) 중 적어도 일부의 내부에 배치될 수 있다.
중간층(MDL-3)은 전도성 접착부재, 즉 이방성 도전 필름(ACF, Anisotropic Conductive Film)을 포함할 수 있다. 중간층(MDL-3)은 베이스 레진(BR)과, 베이스 레진(BR)에 분산된 도전입자(CB)를 포함할 수 있다. 중간층(MDL-3)에 포함된 도전입자(CB)에 의해, 전자 모듈(EM_1)과 회로 기판(MPCB)이 전기적으로 연결될 수 있다. 전도성 접착 부재인 중간층(MDL-3)은 전자 모듈(EM_1)과 표시 패널(DP) 사이에 개재되어 전자 모듈(EM_1)과 표시 패널(DP)을 합착시키는 동시에, 분산된 도전입자(CB)를 통해 전자 모듈(EM_1)과 회로 기판(MPCB)을 전기적으로 연결시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법의 순서도이다. 도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법 중 일부 단계를 도시한 단면도들이다. 도 10a 내지 도 10c에서는 도 7에 대응하는 단면에서의 전자 장치 제조 방법 단계를 순차적으로 도시하였다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 전자 장치 제조 방법은 제1 표시 영역 및 제1 표시 영역보다 투과율이 높은 제2 표시 영역을 포함하는 표시 영역이 정의된 표시 패널을 준비하는 단계(S100), 전자 모듈이 실장된 회로 기판을 준비하는 단계(S200) 및 회로 기판의 일 단을 표시 패널에 연결하는 단계(S300), 및 표시 패널을 벤딩시켜 전자 모듈을 표시 패널의 하부에 합착하는 단계(S400)를 포함한다.
도 9 및 도 10a를 함께 참조하면, 일 실시예에 따른 전자 장치 제조 방법은 표시 영역(DP-DA)과, 표시 영역(DP-DA)과 인접한 주변 영역(DP-NDA)이 정의된 표시 패널(DP)을 준비하는 단계(S100)를 포함한다. 표시 영역(DP-DA)은 제1 표시 영역과 제2 표시 영역을 포함한다. 표시 영역(DP-DA)의 센싱 영역(DP-SA)의 투과율은 센싱 영역(DP-SA) 주변의 표시 영역(DP-DA)의 다른 부분의 투과율보다 높을 수 있으며, 표시 영역(DP-DA) 중 센싱 영역(DP-SA)은 제2 표시 영역으로, 센싱 영역(DP-SA) 주변의 표시 영역(DP-DA)의 다른 부분들은 제1 표시 영역으로 지칭될 수 있다.
일 실시예에 따른 전자 장치 제조 방법은 전자 모듈(EM)이 실장된 회로 기판(MPCB)을 준비하는 단계(S200)를 포함한다. 전자 모듈(EM)은 회로 기판(MPCB)의 실장부에 실장되어, 회로 기판(MPCB)에 전기적으로 연결될 수 있다. 회로 기판(MPCB)에는 기판 개구부(MP, 도 8a)가 정의되고, 전자 모듈(EM)은 회로 기판(MPCB)의 기판 개구부(MP) 내에 배치될 수 있다. 도시하지는 않았으나, 전자 모듈(EM)이 회로 기판(MPCB)에 전기적으로 연결되도록, 회로 기판(MPCB) 상에 커넥터(CNT, 도 7) 및 모듈 회로 기판(CPCB, 도 7)이 배치될 수 있다. 회로 기판(MPCB)의 실장부에 실장된 전자 모듈(EM)은 커넥터(CNT) 및 모듈 회로 기판(CPCB)에 의해 회로 기판(MPCB)에 전기적으로 연결될 수 있다. 도시하지는 않았으나, 도 8c 및 도 8d에 도시된 실시예와 같이, 전자 모듈(EM)과 회로 기판(MPCB)을 연결하는 커넥터(CNT) 및 모듈 회로 기판(CPCB)은 생략되고, 전자 모듈(EM) 내부에 모듈 회로 기판이 내장되며, 금속 또는 전도성 접착 부재를 포함하는 중간층(MDL)에 의해 전자 모듈(EM)이 회로 기판(MPCB)에 전기적으로 연결될 수 있다.
도 9, 도 10a 및 도 10b를 함께 참조하면, 일 실시예에 따른 전자 장치 제조 방법은 회로 기판(MPCB)의 일 단을 표시 패널(DP)에 연결하는 단계(S300)를 포함한다. 회로 기판(MPCB)은 표시 패널(DP)의 일 단에 배치된 패드들(PD, 도 2b)에 전기적으로 연결될 수 있다. 도시하지는 않았으나, 회로 기판(MPCB)은 이방성 도전 접착층을 통해 패드들(PD)에 전기적으로 연결될 수 있다.
도 9, 도 10b 및 도 10c를 함께 참조하면, 일 실시예에 따른 전자 장치 제조 방법은 표시 패널(DP)을 벤딩시켜 전자 모듈(EM)을 표시 패널(DP)의 하부에 합착하는 단계(S400)를 포함한다.
표시 패널(DP)의 적어도 일부가 벤딩됨에 따라, 표시 패널(DP) 중 벤딩되지 않는 두 영역은 서로 다른 평면 상에 배치될 수 있다. 보다 구체적으로, 표시 패널(DP)의 벤딩 영역(BA)이 벤딩됨에 따라, 제2 영역(AA2)이 제1 영역(AA1)과 서로 다른 평면 상에 배치될 수 있다. 제2 영역(AA2)에 연결된 회로 기판(MPCB) 및 회로 기판(MPCB)에 실장된 전자 모듈(EM)은 표시 패널(DP)의 벤딩 영역(BA)이 벤딩됨에 따라 표시 패널(DP)의 하부에 배치될 수 있다.
전자 모듈(EM)은 중간층(MDL)에 의해 표시 패널(DP)의 하부에 합착된다. 전자 모듈(EM)은 중간층(MDL)을 사이에 두고, 표시 패널(DP)의 최하부에 배치된 구성, 예를 들어, 보호층(PF)에 합착될 수 있다. 중간층(MDL)은 보호층(PF) 및 전자 모듈(EM)에 접촉할 수 있다.
전자 모듈(EM)이 표시 패널(DP)의 하부에 합착될 때, 전자 모듈(EM)은 표시 패널(DP)의 하부에 배치된 커버층(CVP)과 평면상에서 중첩하지 않고, 표시 패널(DP)의 하면에 접촉할 수 있다. 커버층(CVP)에는 커버 개구부(CVP-OP, 도 8a)가 정의되어, 중간층(MDL)이 커버 개구부(CVP-OP) 내에 배치될 수 있다.
전자 모듈(EM)이 표시 패널(DP)의 하부에 합착될 때, 회로 기판(MPCB)은 커버층(CVP)의 하부에 부착될 수 있다. 회로 기판(MPCB) 및 커버층(CVP) 사이에는 접착층(ADL)이 개재되어, 접착층(ADL)에 의해 회로 기판(MPCB) 및 커버층(CVP)이 부착될 수 있다.
전자 모듈(EM) 및 표시 패널(DP)의 사이에 개재되는 중간층(MDL)은 접착 물질층일 수 있다. 예를 들어, 중간층(MDL)은 접착 물질층으로, 광학 투명 수지(OCR, Optically Clear Resin), 또는 광학 투명 접착제(OCA, Optically Clear Adhesive)를 포함할 수 있다. 전자 모듈(EM)의 하부에는 미경화된 광학 투명 수지 또는 광학 투명 접착제가 제공된 후, 표시 패널(DP)을 벤딩시켜 전자 모듈(EM)을 표시 패널(DP)의 하부에 배치하고, 이후 표시 패널(DP)의 하부에 접촉한 광학 투명 수지 또는 광학 투명 접착제를 경화시켜 전자 모듈(EM)의 합착 공정이 수행될 수 있다. 광학 투명 수지 또는 광학 투명 접착제를 경화하는 단계는 보다 낮은 압력 및 온도로 경화시키는 선경화 단계, 및 보다 높은 압력 및 온도로 경화시키는 본경화 단계를 포함할 수 있다. 도시하지는 않았으나, 광학 투명 수지 또는 광학 투명 접착제를 경화하는 단계 이후, 중간층(MDL) 및 전자 모듈(EM)의 측면 중 적어도 일부에 접촉하는 충전 물질을 제공한 후, 충전 물질을 경화시켜 충전층(FLL, 도 8b)을 형성하는 단계를 더 포함할 수 있다. 충전 물질에는 광학 투명 수지 또는 광학 투명 접착제 등의 접착 물질과, 흑색 염료 또는 흑색 안료 등의 차광 물질을 포함할 수 있다.
전자 모듈(EM) 및 표시 패널(DP)의 사이에 개재되는 중간층(MDL)은 전도성 접착 물질층일 수 있다. 예를 들어, 중간층(MDL)은 이방성 도전 필름(ACF)일 수 있다. 중간층(MDL)은 베이스 레진과, 베이스 레진에 분산된 도전입자를 포함할 수 있다.
전자 모듈(EM) 및 표시 패널(DP)의 사이에 개재되는 중간층(MDL)은 금속 물질을 포함하는 층일 수 있다. 예를 들어, 중간층(MDL)은 솔더(solder)를 포함할 수 있다. 중간층(MDL)은 전자 모듈(EM)과 표시 패널(DP) 사이에 개재되어 솔더링(soldering) 공정을 통해 전자 모듈(EM)과 표시 패널(DP)을 합착시키는 동시에, 전자 모듈(EM)과 회로 기판(MPCB)을 전기적으로 연결시킬 수 있다.
일 실시예에 따른 전자 장치 제조 방법에서는 회로 기판 상에 전자 모듈이 실장된 후, 표시 패널을 벤딩시켜 전자 모듈이 표시 패널의 하부면에 부착될 수 있다. 이에 따라, 표시 패널을 벤딩시키는 단계에서 전자 모듈을 센싱 영역에 중첩하도록 배치시킬 수 있어, 별도의 전자 모듈 배열 단계가 필요하지 않아 전자 장치 제조 공정이 간소화될 수 있다. 이에 따라, 전자 장치 제조 공정 비용 및 시간이 저감될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
EA: 전자 장치 DP: 표시 패널
EM: 전자 모듈 MPCB: 회로 기판
MDL: 중간층

Claims (20)

  1. 제1 표시 영역, 및 상기 제1 표시 영역보다 투과율이 높은 제2 표시 영역이 정의된 표시 패널;
    상기 표시 패널의 상기 제2 표시 영역 아래에 배치된 전자 모듈;
    상기 표시 패널에 연결되고, 상기 전자 모듈이 실장되는 회로 기판; 및
    상기 전자 모듈 및 상기 표시 패널 사이에 배치되는 중간층을 포함하고,
    상기 전자 모듈 및 상기 회로 기판은 평면상에서 비중첩하는 전자 장치.
  2. 제1 항에 있어서,
    상기 전자 모듈은 상기 회로 기판에 전기적으로 연결되는 전자 장치.
  3. 제2 항에 있어서,
    상기 회로 기판에 정의되는 커넥터; 및
    상기 커넥터와 상기 전자 모듈을 연결하는 모듈 회로 기판을 더 포함하는 전자 장치.
  4. 제3 항에 있어서,
    상기 중간층은 상기 전자 모듈 및 상기 표시 패널을 부착하는 접착층이고,
    상기 중간층은 광학 투명 수지(OCR, Optically Clear Resin), 또는 광학 투명 접착제(OCA, Optically Clear Adhesive)를 포함하는 전자 장치.
  5. 제1 항에 있어서,
    상기 중간층의 측면 및 상기 전자 모듈의 측면 중 적어도 일부에 접촉하는 충전층을 더 포함하는 전자 장치.
  6. 제1 항에 있어서,
    상기 중간층은 금속을 포함하는 전자 장치.
  7. 제1 항에 있어서,
    상기 중간층은 도전 입자를 포함하는 이방성 도전 필름(ACF, Anisotropic Conductive Film)을 포함하는 전자 장치.
  8. 제1 항에 있어서,
    상기 회로 기판에 기판 개구부가 정의되고, 상기 전자 모듈은 상기 기판 개구부 내에 배치되는 전자 장치.
  9. 제1 항에 있어서,
    상기 전자 모듈은 상기 중간층의 하면에 접촉하고, 상기 중간층은 상기 표시 패널의 하면에 접촉하는 전자 장치.
  10. 제1 항에 있어서,
    상기 표시 패널 하부에 배치되는 커버층을 더 포함하고,
    상기 커버층에 상기 전자 모듈과 중첩하는 커버 개구부가 정의되는 전자 장치.
  11. 제1 항에 있어서,
    상기 표시 패널은 상기 표시 영역에 배치된 복수의 화소들을 포함하고,
    상기 복수의 화소들은
    상기 제1 표시 영역에 배치된 복수의 제1 화소들; 및
    상기 제2 표시 영역에 배치된 복수의 제2 화소들을 포함하고,
    단위 면적 당 배치된 상기 복수의 제1 화소들의 개수는 단위 면적당 배치된 상기 복수의 제2 화소들의 개수보다 많은 전자 장치.
  12. 제1 항에 있어서,
    상기 표시 패널은 상기 제1 표시 영역 및 상기 제2 표시 영역이 정의되는 제1 비벤딩부, 상기 제1 비벤딩부로부터 연장되고, 소정의 곡률을 가지도록 벤딩된 벤딩부, 및 상기 벤딩부로부터 연장되고, 상기 제1 비벤딩부와 마주하는 제2 비벤딩부를 포함하고,
    상기 제1 비벤딩부에 상기 회로 기판이 연결되는 전자 장치.
  13. 제1 표시 영역, 및 상기 제1 표시 영역보다 투과율이 높은 제2 표시 영역이 정의된 표시 패널;
    상기 표시 패널의 상기 제2 표시 영역 아래에 배치된 전자 모듈;
    상기 표시 패널에 연결되고, 상기 전자 모듈이 전기적으로 연결된 회로 기판; 및
    상기 전자 모듈 및 상기 표시 패널 사이에 배치되는 중간층을 포함하고,
    상기 회로 기판에 기판 개구부가 정의되고, 상기 전자 모듈은 상기 기판 개구부 내에 배치되고,
    상기 중간층은 상기 표시 패널의 하부면에 접촉하는 전자 장치.
  14. 제13 항에 있어서,
    상기 표시 패널 하부에 배치되고, 커버 개구부가 정의된 커버층을 더 포함하고,
    상기 전자 모듈은 상기 커버 개구부에 중첩하도록 배치되는 전자 장치.
  15. 제13 항에 있어서,
    상기 중간층은 광학 투명 수지(OCR, Optically Clear Resin), 광학 투명 접착제(OCA, Optically Clear Adhesive), 이방성 도전 필름(ACF, Anisotropic Conductive Film), 또는 금속을 포함하는 전자 장치.
  16. 제13 항에 있어서,
    상기 회로 기판에 상기 전자 모듈이 실장되는 실장부가 정의되고,
    상기 실장부에 상기 전자 모듈이 위치하는 기판 개구부가 정의되는 전자 장치.
  17. 제1 표시 영역, 및 상기 제1 표시 영역보다 투과율이 높은 제2 표시 영역이 정의된 표시 패널을 준비하는 단계;
    전자 모듈이 실장된 회로 기판을 준비하는 단계;
    상기 회로 기판의 일 단을 상기 표시 패널에 연결하는 단계; 및
    상기 표시 패널을 벤딩시켜 상기 전자 모듈을 상기 표시 패널의 하부에 합착하는 단계를 포함하고,
    상기 전자 모듈을 상기 표시 패널의 하부에 합착하는 단계에서,
    상기 전자 모듈이 상기 제2 표시 영역에 중첩하도록 배치되는 전자 장치 제조 방법.
  18. 제17 항에 있어서,
    상기 전자 모듈을 상기 표시 패널의 하부에 합착하는 단계에서,
    상기 전자 모듈 및 상기 표시 패널 사이에 접착 물질층이 개재되고,
    상기 접착 물질층은 광학 투명 수지(OCR, Optically Clear Resin), 또는 광학 투명 접착제(OCA, Optically Clear Adhesive)를 포함하는 전자 장치 제조 방법.
  19. 제17 항에 있어서,
    상기 전자 모듈을 상기 표시 패널의 하부에 합착하는 단계에서,
    상기 전자 모듈 및 상기 표시 패널 사이에 전도성 접착 물질층이 개재되고,
    상기 전도성 접착 물질층은 도전 입자를 포함하는 전자 장치 제조 방법.
  20. 제17 항에 있어서,
    상기 전자 모듈을 상기 표시 패널의 하부에 합착하는 단계에서,
    상기 전자 모듈 및 상기 표시 패널 사이에 솔더(solder)가 개재되고,
    솔더링(soldering) 공정을 통해 상기 전자 모듈과 상기 표시 패널이 합착되는 전자 장치 제조 방법.
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