KR20220022881A - 에칭 방법 및 플라즈마 처리 장치 - Google Patents

에칭 방법 및 플라즈마 처리 장치 Download PDF

Info

Publication number
KR20220022881A
KR20220022881A KR1020210109643A KR20210109643A KR20220022881A KR 20220022881 A KR20220022881 A KR 20220022881A KR 1020210109643 A KR1020210109643 A KR 1020210109643A KR 20210109643 A KR20210109643 A KR 20210109643A KR 20220022881 A KR20220022881 A KR 20220022881A
Authority
KR
South Korea
Prior art keywords
gas
etching
film
ratio
temperature
Prior art date
Application number
KR1020210109643A
Other languages
English (en)
Inventor
타쿠 고히라
미치코 나카야
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20220022881A publication Critical patent/KR20220022881A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32715—Workpiece holder
    • H01J37/32724—Temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32155—Frequency modulation
    • H01J37/32165—Plural frequencies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

저온 환경 하에서 산화 실리콘막 및 질화 실리콘막의 적층막의 하지막을 노출시키는 에칭에 있어서, 적층막의 에칭 레이트를 유지하면서 하지막에 대한 선택비를 확보한다. 하지막과, 상기 하지막 상의 제 1 막 및 제 2 막이 교호로 적층된 적층막과, 상기 적층막 상의 마스크를 가지는 기판에 대하여, 플라즈마에 의해 상기 마스크를 통하여 상기 적층막에 오목부를 형성하는 에칭 방법으로서, 상기 기판을 준비하는 공정과, 기판 온도를 15℃ 이하로 유지하고, 수소와 불소와 탄소를 함유하는 가스의 플라즈마에 의해, 상기 적층막의 상기 오목부가 상기 하지막에 도달할 때까지 에칭하는 공정을 가지는 에칭 방법이 제공된다.

Description

에칭 방법 및 플라즈마 처리 장치 {ETCHING METHOD AND PLASMA PROCESSING APPARATUS}
본 개시는 에칭 방법 및 플라즈마 처리 장치에 관한 것이다.
예를 들면, 특허 문헌 1은, -30℃ 이하의 저온 환경 하에 있어서 생성된 플라즈마에 의해 산화 실리콘막 및 질화 실리콘막의 적층막을 에칭하는 것을 제안한다.
일본특허공개공보 2016-207840호
본 개시는, 저온 환경 하에서 산화 실리콘막 및 질화 실리콘막의 적층막의 하지막을 노출시키는 에칭에 있어서, 적층막의 에칭 레이트를 유지하면서 하지막에 대한 선택비를 확보할 수 있는 기술을 제공한다.
본 개시의 하나의 태양에 따르면, 하지막과, 상기 하지막 상의 제 1 막 및 제 2 막이 교호로 적층된 적층막과, 상기 적층막 상의 마스크를 가지는 기판에 대하여, 플라즈마에 의해 상기 마스크를 통하여 상기 적층막에 오목부를 형성하는 에칭 방법으로서, 상기 기판을 준비하는 공정과, 기판 온도를 15℃ 이하로 유지하고, 수소와 불소와 탄소를 함유하는 가스의 플라즈마에 의해, 상기 적층막의 상기 오목부가 상기 하지막에 도달할 때까지 에칭하는 공정을 가지는 에칭 방법이 제공된다.
하나의 측면에 따르면, 저온 환경 하에서 산화 실리콘막 및 질화 실리콘막의 적층막의 하지막을 노출시키는 에칭에 있어서, 적층막의 에칭 레이트를 유지하면서 하지막에 대한 선택비를 확보할 수 있다.
도 1은 일실시 형태에 따른 플라즈마 처리 장치의 일례를 나타내는 단면 모식도이다.
도 2는 일실시 형태에 따른 에칭 방법의 일례를 나타내는 도이다.
도 3은 일실시 형태에 따른 에칭 대상의 막 구조의 일례를 나타내는 도이다.
도 4는 종래의 오버 에칭에 있어서의 기판 온도와 선택비의 관계의 일례를 나타내는 도이다.
도 5는 일실시 형태에 따른 에칭 방법에 CH2F2 가스를 이용한 경우의 선택비 등의 일례를 나타내는 도이다.
도 6은 일실시 형태에 따른 에칭 방법에 이용하는 가스 중의 H 또는 F의 비율과 에칭 레이트 및 선택비의 관계의 일례를 나타내는 도이다.
도 7은 저온 환경이 아닌 경우의 가스 중의 H의 비율과 에칭 레이트의 관계를 나타내는 도이다.
도 8은 일실시 형태에 따른 에칭 방법에 이용하는 가스 중의 H의 비율과 에칭 레이트의 관계의 일례를 나타내는 도이다.
도 9는 기판 온도와 C, H의 홀 바닥 도달량과의 관계의 일례를 나타내는 도이다.
도 10은 일실시 형태에 따른 에칭 방법에 이용하는 가스에 SiCl4 가스를 첨가했을 때의 보텀 CD의 일례를 나타내는 도이다.
도 11은 일실시 형태에 따른 에칭 방법에 이용하는 가스에 각종 가스를 첨가했을 때의 보텀 CD의 일례를 나타내는 도이다.
이하, 도면을 참조하여 본 개시를 실시하기 위한 형태에 대하여 설명한다. 각 도면에 있어서, 동일 구성 부분에는 동일 부호를 부여하고, 중복된 설명을 생략하는 경우가 있다.
[플라즈마 처리 장치]
일실시 형태에 따른 플라즈마 처리 장치(1)에 대하여, 도 1을 이용하여 설명한다. 도 1은 일실시 형태에 따른 플라즈마 처리 장치(1)의 일례를 나타내는 단면 모식도이다. 일실시 형태에 따른 플라즈마 처리 장치(1)는, 처리 용기(10) 내에 배치대(11)와 샤워 헤드(20)를 대향 배치한 평행 평판형의 플라즈마 처리 장치이다.
배치대(11)는, 웨이퍼를 일례로 하는 기판(W)을 유지하는 기능을 가지고 또한 하부 전극으로서 기능한다. 샤워 헤드(20)는, 가스를 처리 용기(10) 내에 샤워 형상으로 공급하는 기능을 가지고 또한 상부 전극으로서 기능한다.
처리 용기(10)는, 예를 들면 표면이 알루마이트 처리(양극 산화 처리)된 알루미늄으로 이루어지며, 원통 형상이다. 처리 용기(10)는, 전기적으로 접지되어 있다. 배치대(11)는, 처리 용기(10)의 저부에 설치되어, 기판(W)을 배치한다.
배치대(11)는, 예를 들면 알루미늄(Al) 및 티탄(Ti), 탄화 규소(SiC) 등으로 형성되어 있다. 배치대(11)는, 정전 척(12) 및 기대(13)를 가진다. 정전 척(12)은, 기대(13) 상에 마련된다. 정전 척(12)은, 절연체(12b)의 사이에 척 전극(12a)을 개재한 구조로 되어 있다. 척 전극(12a)에는 전원(14)이 접속되어 있다. 정전 척(12)은, 전원(14)으로부터 척 전극(12a)에 전압이 인가됨으로써 발생하는 쿨롱력에 의해 기판(W)을 정전 척(12)에 흡착한다.
기대(13)는, 정전 척(12)을 지지한다. 기대(13)의 내부에는, 냉매 유로(13a)가 형성되어 있다. 냉매 유로(13a)에는, 냉매 입구 배관(13b) 및 냉매 출구 배관(13c)이 연결되어 있다. 칠러 유닛(15)으로부터는 정해진 온도의 냉각 매체(온도 제어 매체)가 출력되고, 냉각 매체는, 냉매 입구 배관(13b), 냉매 유로(13a) 및 냉매 출구 배관(13c)을 순환한다. 이에 의해, 배치대(11)가 냉각(온조)되어, 기판(W)이 정해진 온도로 제어된다.
전열 가스 공급원(17)은, 헬륨 가스 등의 전열 가스를 가스 공급 라인(16)에 통과시켜 정전 척(12)의 표면과 기판(W)의 이면과의 사이로 공급한다. 이에 의해, 정전 척(12)과 기판(W)과의 사이의 전열 효율을 높여, 기판(W)의 온도 제어성을 높인다.
배치대(11)에는, 제 1 주파수의, 플라즈마 여기용의 제 1 고주파 전력(HF 파워)을 공급하는 제 1 고주파 전원(30)이 제 1 정합기(30a)를 개재하여 전기적으로 접속되어 있다. 또한, 배치대(11)에는, 제 1 주파수보다 낮은 제 2 주파수의, 바이어스 전압용의 제 2 고주파 전력(LF 파워)을 공급하는 제 2 고주파 전원(31)이 제 2 정합기(31a)를 개재하여 전기적으로 접속되어 있다. 제 1 고주파 전원(30)은, 예를 들면, 40 MHz의 제 1 고주파 전력을 배치대(11)에 인가한다. 제 2 고주파 전원(31)은, 예를 들면, 400 kHz의 제 2 고주파 전력을 배치대(11)에 인가한다. 또한 제 1 고주파 전원(30)은, 제 1 고주파 전력을 샤워 헤드(20)에 인가해도 된다.
제 1 정합기(30a)는, 제 1 고주파 전원(30)의 출력(내부) 임피던스에 배치대(11)측의 부하 임피던스를 정합시킨다. 제 2 정합기(31a)는, 제 2 고주파 전원(31)의 출력(내부) 임피던스에 배치대(11)측의 부하 임피던스를 정합시킨다.
샤워 헤드(20)는, 주연부를 피복하는 절연체의 실드 링(22)을 개재하여 처리 용기(10)의 천장부의 개구를 폐색한다. 샤워 헤드(20)에는, 가스를 도입하는 가스 도입구(21)가 형성되어 있다. 샤워 헤드(20)의 내부에는 가스 도입구(21)에 연결되는 확산실(23)이 마련되어 있다. 가스 공급원(25)으로부터 출력된 가스는, 가스 도입구(21)를 거쳐 확산실(23)로 공급되고, 다수의 가스 공급 홀(24)로부터 처리 용기(10)의 내부로 도입된다.
처리 용기(10)의 저면에는 배기구(18)가 형성되어 있고, 배기구(18)에는 배기 장치(19)가 접속되어 있다. 배기 장치(19)는, 처리 용기(10) 내를 배기하고, 이에 의해, 처리 용기(10) 내가 정해진 진공도로 제어된다. 처리 용기(10)의 측벽에는 반송구(26)를 개폐하는 게이트 밸브(27)가 마련되어 있다. 게이트 밸브(27)의 개폐에 따라 반송구(26)로부터 처리 용기(10) 내로 기판(W)을 반입하거나, 처리 용기(10) 밖으로 기판(W)을 반출한다.
플라즈마 처리 장치(1)에는, 장치 전체의 동작을 제어하는 제어부(40)가 마련되어 있다. 제어부(40)는, CPU(41), ROM(42) 및 RAM(43)을 가진다. CPU(41)는, ROM(42) 및 RAM(43)의 기억 영역에 저장된 각종 레시피에 따라 기판(W)의 에칭 공정을 실행한다. 레시피에는 프로세스 조건에 대한 장치의 제어 정보인 프로세스 시간, 압력(가스의 배기), 고주파 전력 및 전압, 각종 가스 유량, 기판의 온도(정전 척(12)의 온도 등), 칠러 유닛(15)으로부터 공급되는 냉각 매체의 온도 등이 기재되어 있다. 또한, 이들 프로그램 및 처리 조건을 나타내는 레시피는, 하드 디스크 또는 반도체 메모리에 기억되어도 된다. 또한, 레시피는, CD-ROM, DVD 등의 가반성의 컴퓨터에 의해 판독 가능한 기억 매체에 수용된 상태로 기억 영역의 정해진 위치에 세팅되도록 해도 된다.
기판 처리가 행해질 시에는, 게이트 밸브(27)의 개폐가 제어되어, 반송 암에 유지된 기판(W)이 반송구(26)로부터 처리 용기(10) 내로 반입되고, 배치대(11)에 배치되어, 정전 척(12)에 흡착된다.
이어서, 가스가 샤워 헤드(20)로부터 처리 용기(10) 내로 공급되고, 제 1 고주파 전력이 배치대(11)에 인가되어, 플라즈마가 생성된다. 생성된 플라즈마에 의해 기판(W)에 에칭 처리가 실시된다. 제 1 고주파 전력과 함께 제 2 고주파 전력이 배치대(11)에 인가되어도 된다.
처리 후, 제전 처리에 의해 기판(W)의 전하가 제전되고, 기판(W)이 정전 척(12)으로부터 떨어져, 반출된다.
기판 온도(예를 들면 웨이퍼 온도)는, 칠러 유닛(15)에 의해 정해진 온도로 조정된 정전 척(12)의 온도가, 정전 척(12)의 표면 및 전열 가스를 개재하여 기판(W)에 전열됨으로써 조정된다. 그러나, 기판(W)은 플라즈마 여기용의 제 1 고주파 전력에 의해 생성되는 플라즈마에 노출되고, 플라즈마로부터의 광 및 바이어스 전압용의 제 2 고주파 전력에 의해 인입된 이온이 기판(W)에 조사된다. 이 때문에, 기판(W)의 온도, 특히 기판(W)의 플라즈마에 면한 표면 온도는, 조정된 정전 척(12)의 온도보다 높아진다. 또한, 온도 조정된 대향 전극 또는 처리 용기(10)의 측벽으로부터의 복사열에 의해서도, 기판 온도가 상승하는 경우가 있기 때문에, 에칭 처리 중의 실제의 기판(W)의 온도를 측정할 수 있다. 프로세스 조건으로부터 정전 척(12)의 조정 온도와 실제의 기판(W)의 표면 온도의 온도차가 추측 가능하게 구성되어 있는 경우, 미리 정해진 온도 범위에서 기판(W)의 온도를 조정하기 위하여 정전 척(12)의 조정 온도의 설정을 낮춰도 된다.
[에칭 방법]
본 실시 형태에 따른 에칭 방법에서는, 기판 온도를 15℃ 이하로 유지하고, 에칭 대상막을 에칭한다. 기판 온도를 15℃ 이하로 유지하여, 에칭을 행하는 것을 '저온 에칭'이라 한다. 또한, 이하에서 기재하는 기판 온도는, '기판(W)의 표면 온도'를 말한다.
본 실시 형태에 따른 에칭 방법에 대하여, 도 2 및 도 3을 참조하여 설명한다. 도 2는 일실시 형태에 따른 에칭 방법의 일례를 나타내는 도이다. 도 3은 일실시 형태에 따른 에칭 대상의 막 구조의 일례를 나타내는 도이다.
도 2에 나타내는 바와 같이, 본 실시 형태에 따른 에칭 방법은, 플라즈마 처리 장치(1)가 생성한 플라즈마에 의해 에칭 대상막을 정해진 깊이까지 에칭한다(단계(S1)). 단계(S1)의 에칭을 메인 에칭이라고도 한다. 이어서, 플라즈마에 의해 에칭 대상막의 하지막이 노출될 때까지 에칭 대상막을 에칭하고(단계(S2)), 본 처리를 종료한다. 단계(S2)의 에칭을 오버 에칭이라고도 한다.
도 3의 (a)는 에칭 대상의 막 구조의 일례를 나타낸다. 도 3의 (a)에 나타내는 바와 같이, 에칭 대상막은, 산화 실리콘막 및 질화 실리콘막이 교호로 적층된 적층막(101)이다. 산화 실리콘막은 제 1 막의 일례이며, 질화 실리콘막은 제 2 막의 일례이다.
적층막(101) 하에는 하지막(100)을 가지고, 적층막(101) 상에는 마스크(102)를 가진다. 하지막(100)은, 폴리 실리콘으로 형성되어 있다. 단, 하지막(100)은, 폴리 실리콘에 한정되지 않고, 아몰퍼스 실리콘 또는 단결정 실리콘으로 형성되어도 된다. 마스크(102)는, 유기 재료이며, 홀(h)을 가진다. 플라즈마 처리 장치(1)로 공급된 가스의 플라즈마에 의해 마스크(102)의 홀(h)을 통하여 적층막(101)에 오목부가 형성된다. 적층막(101)에 형성된 오목부는, 홀 형상에 한정되지 않고, 라인 형상이어도 된다.
단계(S1)의 메인 에칭에서는, 도 3의 (b)에 나타내는 바와 같이, 적층막(101)이 에칭되어, 적층막(101)에 오목부가 형성되고, 하지막(100)이 노출되기 전에 에칭을 종료한다. 단계(S2)의 오버 에칭에서는, 도 3의 (c)에 나타내는 바와 같이, 적층막(101)이 더 에칭되어, 하지막(100)이 노출될 때까지 에칭이 행해진다.
메인 에칭은, 오버 에칭 전에, 적층막(101)의 오목부(예를 들면 홀(h))가 정해진 깊이가 될 때까지 에칭한다. 오목부의 정해진 깊이는, 애스펙트비로 40 이상이어도 된다.
종래의 메인 에칭의 일례에서는, 예를 들면 기판 온도를 0℃ 이하로 하여 적층막(101)에 대하여 저온 에칭을 행한다. 저온 에칭에서는, 적층막(101)의 에칭 레이트가 높아진다. 더불어 메인 에칭에서는, 마스크(102)에 대한 선택비도 높다.
그러나, 오버 에칭으로 저온 에칭을 행한 경우, 하지막(100)에 대한 선택비가 충분하지 않다. 저온 에칭으로 하지막(100)이 노출되기 직전까지 메인 에칭을 행한 후, 이어서 저온 에칭으로 오버 에칭을 행하여, 하지막(100)의 리세스량의 시간 변화를 측정했다. 그 결과, 저온 에칭에서는, 하지막(100)이 노출되어도 에치 스톱을 할 수 없어, 하지막(100)의 리세스량이 많아졌다.
따라서, 종래의 오버 에칭의 다른 예로서, 예를 들면 기판 온도를 80℃ 정도로 높이고 나서 에칭을 행한다. 도 4는 종래의 오버 에칭에 있어서의 기판 온도와 선택비의 관계의 일례를 나타내는 도이다. 도 4에 나타내는 실험 결과를 얻기 위한 오버 에칭의 프로세스 조건을 이하에 나타낸다.
<종래의 오버 에칭의 프로세스 조건>
가스종 C4F6 / C4F8 / CH2F2 / O2
기판 온도 160℃, 130℃
도 4에서는, 횡축에 오버 에칭의 시간을 나타내고, 종축에 하지막(100)인 폴리 실리콘(Si)의 리세스를 나타낸다. 하지막(100)의 리세스량은, 도 3의 (c)에 나타내는 바와 같이, 오버 에칭 시에 깎인 하지막(100)의 오목부의 깊이를 나타낸다. 하지막(100)에 대한 적층막(101)의 선택비가 충분하면 하지막(100)의 리세스량은 적어, 바람직하다.
도 4에 나타내는 실험 결과에서는, 기판 온도를 160℃로 제어한 경우, 하지막(100)의 실리콘의 에칭 레이트는 2.7 nm/min였다. 한편, 기판 온도를 130℃로 제어한 경우, 240초 시점의 하지막(100)의 리세스는, 기판 온도를 160℃로 제어한 경우와 비교하여 악화되고, 하지막(100)의 실리콘의 에칭 레이트는, 적어도 28 nm/min 이상이 되었다. 즉, 기판 온도를 130℃로 제어한 경우, 하지막(100)에 대한 선택비가 낮아져, 하지막(100)의 리세스량이 증가했다.
오버 에칭에 있어서의 하지막(100)에 대한 선택비의 과제로부터, 메인 에칭은 저온 에칭을 행하여 마스크(102)에 대한 선택비와 높은 에칭 레이트를 확보하면서, 오버 에칭은 기판 온도를 메인 에칭 시의 온도 이상으로 제어하여 에칭을 행하여 하지막(100)에 대한 선택비를 확보하는 것이 행해지고 있었다. 그러나, 이러한 에칭 방법에서는, 메인 에칭과 오버 에칭에서 기판 온도를 바꿀 필요가 있으며, 온도 제어에 시간이 걸려, 스루풋이 악화된다고 하는 과제가 있다. 또는, 메인 에칭을 행하는 플라즈마 처리 장치(1)와는 별도로, 오버 에칭을 행하기 위하여 기판 온도를 메인 에칭 시의 온도 이상으로 제어하고 있는(도시하지 않음) 플라즈마 처리 장치(1')를 준비하고, 메인 에칭 후, 기판을 플라즈마 처리 장치(1')로 반송하여 오버 에칭을 행하는 것이 가능하지만, 마찬가지로 스루풋이 악화된다고 하는 과제가 있다.
따라서, 이하에 설명하는 본 실시 형태에 따른 에칭 방법에서는, 메인 에칭은 기판 온도를 15℃ 이하로 제어하여 저온 에칭을 행하고, 오버 에칭도 메인 에칭과 동일한 온도로 기판 온도를 제어하여 저온 에칭을 행한다. 그 때, 오버 에칭에 있어서도 하지막(100)에 대한 선택비를 확보하도록 프로세스 조건을 최적화하고, 오버 에칭에 있어서도 선택비와 높은 에칭 레이트를 확보한다.
[프로세스 조건]
본 실시 형태의 오버 에칭의 프로세스 조건은 이하이다.
<본 실시 형태의 오버 에칭의 프로세스 조건>
처리 용기 내의 압력 0 mT(1.333 Pa)
가스 CH2F2 / C4F8 / O2
기판 온도 15℃
도 5는 일실시 형태에 따른 에칭 방법에 있어서 CH2F2 가스와 C4F8 가스와의 비율에 대한 적층막(101)의 에칭 레이트, 하지막(100)의 에칭 레이트, 선택비의 일례를 나타내는 도이다. 도 5의 (a) ~ (c)의 횡축은 CH2F2 가스와 C4F8 가스의 총 합에 대한 CH2F2 가스의 비율을 나타낸다. 도 5의 (a)의 종축은, 적층막(101)의 에칭 레이트(E/R)를 나타낸다. 도 5 등에서는 적층막(101)은 'ON'으로 나타난다. 도 5의 (b)의 종축은, 하지막(100)(Si)의 에칭 레이트(E/R)를 나타낸다. 도 5의 (c)의 종축은, 하지막(100)에 대한 적층막(101)의 선택비(Sel.)를 나타낸다. 또한, 각 에칭 조건에 의한 적층막(101)의 에칭에 있어서, 마스크(102)에 보호막이 형성되지만, 마스크(102)의 홀(h)이 폐색되지 않을 정도로, 각 에칭 조건에 있어서 O2 가스의 비율은 조정된다.
도 5의 (a)에 나타내는 적층막(101)의 에칭 레이트는 높은 편이 바람직하다. 도 5의 (a)의 실험 결과에서는, CH2F2 가스의 비율이 12.5% 이상이면 좋은 것을 알았다.
도 5의 (b)에 나타내는 하지막(100)의 에칭 레이트는 낮은 편이 바람직하다. 도 5의 (b)의 실험 결과에서는, CH2F2 가스의 비율이 30.0% 이하이면 좋은 것을 알았다. 도 5의 (a) 및 (b)의 결과로부터, CH2F2 가스의 비율이 12.5 ~ 30.0%의 범위인 것이 바람직한 것을 알았다.
도 5의 (c)에 나타내는 바와 같이, CH2F2 가스의 비율이 12.5 ~ 30.0%의 범위이면, 하지막(100)에 대하여 높은 선택비가 얻어졌다. 이상으로부터, CH2F2 가스의 비율이 12.5 ~ 30.0%의 범위이면, 오버 에칭에 있어서 고선택비를 얻을 수 있는 것을 알았다.
이어서, 일실시 형태에 따른 에칭 방법에 이용하는 가스 중의 H 또는 F의 비율과 에칭 레이트 및 선택비의 관계에 대하여, 도 6을 참조하여 설명한다. 도 6은 일실시 형태에 따른 에칭 방법에 이용하는 가스 중의 H 또는 F의 비율과 에칭 레이트 및 선택비의 관계의 일례를 나타내는 도이며, 도 5의 (a) ~ (c)의 실험 결과로부터 그래프의 횡축을 가스 중의 H 또는 F의 비율로 환산한 것이다.
이에 의해, 오버 에칭에 사용되는 가스에 포함되는 수소(H)와 불소(F)와 탄소(C)의 총 합에 대한 수소(H)의 비율과, 선택비 및 에칭 레이트와의 관계에 대하여, 도 6의 (a) 및 (b)의 결과를 얻었다. 또한, 오버 에칭에 사용되는 가스에 포함되는 수소(H)와 불소(F)와 탄소(C)의 총 합에 대한 불소(F)의 비율과, 선택비 및 에칭 레이트와의 관계에 대하여, 도 6의 (c) 및 (d)의 결과를 얻었다.
또한, 수소(H), 불소(F) 및 탄소(C)의 각각의 원소의 양은, 오버 에칭에 사용되는 가스의 구조식으로부터, 가스의 체적 유량과 가스에 포함되는 원소의 가수의 곱의 총 합으로 구해진다.
도 6의 (a) 및 (b)의 횡축은 가스에 포함되는 H와 F와 C의 총 합에 대한 H의 비율을 나타낸다. 도 6의 (a)의 종축은 하지막(100)(Si)에 대한 적층막(101)(ON)의 선택비를 나타낸다. 도 6의 (b)의 종축은 적층막(101)(ON) 및 하지막(100)(Si)의 각각의 에칭 레이트를 나타낸다.
H와 F와 C의 총 합에 대한 H의 비율은, 도 6의 (a)에 점선으로 나타내는 선택비가 5 이상이며, 또한, 도 6의 (b)에 점선으로 나타내는 적층막(ON)의 에칭 레이트가 50 nm/min 이상의 범위가 바람직하다. 또한, 도 6의 (b)에 있어서 하지막(100)의 에칭 레이트는 20 nm/min 미만인 것이 바람직하다. 도 6의 (a)의 결과로부터, 선택비가 5 이상의 조건을 충족하는 것은, H와 F와 C의 총 합에 대한 H의 비율이 0 ~ 0.06(0 ~ 6%)의 범위 A인 것을 알았다. 또한, 도 6의 (b)의 결과로부터, 적층막(ON)의 에칭 레이트가 50 nm/min 이상의 조건을 충족하고, 하지막(100)의 에칭 레이트는 20 nm/min 미만의 조건을 충족하는 것은, H와 F와 C의 총 합에 대한 H의 비율이 0.02 ~ 0.06(2 ~ 6%)의 범위 B인 것을 알았다. 이상으로부터, 선택비와 에칭 레이트의 양방의 조건을 충족하는 것은, H와 F와 C의 총 합에 대한 H의 비율이 0.02 ~ 0.06(2 ~ 6%)의 범위인 것이 바람직하다.
도 6의 (c) 및 (d)의 횡축은 가스에 포함되는 H와 F와 C의 총 합에 대한 F의 비율을 나타내고, 도 6의 (c)의 종축은 하지막(100)에 대한 적층막(101)의 선택비를 나타낸다. 도 6의 (d)의 종축은 적층막(101)과 하지막(100)의 에칭 레이트를 나타낸다.
H와 F와 C의 총 합에 대한 F의 비율은, 도 6의 (c)에 점선으로 나타내는 선택비가 5 이상이며, 또한, 도 6의 (d)에 점선으로 나타내는 적층막(ON)의 에칭 레이트가 50 nm/min 이상의 범위가 바람직하다. 또한, 도 6의 (d)에 있어서 하지막(100)의 에칭 레이트는 20 nm/min 미만인 것이 바람직하다. 도 6의 (c)의 결과로부터, 선택비가 5 이상의 조건을 충족하는 것은, H와 F와 C의 총 합에 대한 F의 비율이 0.63 ~ 0.66(63 ~ 66%)의 범위 C인 것을 알았다. 또한, 도 6의 (d)의 결과로부터, 적층막(ON)의 에칭 레이트가 50 nm/min 이상의 조건을 충족하고, 하지막(100)의 에칭 레이트는 20 nm/min 미만의 조건을 충족하는 것은, H와 F와 C의 총 합에 대한 F의 비율이 0.63 ~ 0.65(63 ~ 65%)의 범위 D인 것을 알았다. 이상으로부터, 선택비와 에칭 레이트의 양방의 조건을 충족하는 것은, H와 F와 C의 총 합에 대한 F의 비율이 0.63 ~ 0.65(63 ~ 65%)의 범위인 것이 바람직하다.
이상에 설명한 바와 같이, H와 F와 C의 총 합에 대한 H의 비율이 0.02 ~ 0.06(2 ~ 6%)의 범위인 가스를 사용하면, 양호한 하지막(100)과의 선택비 및 적층막(101)의 에칭 레이트가 얻어지기 때문에 바람직하다. 또한, H와 F와 C의 총 합에 대한 H의 비율이 0.02 ~ 0.06(2 ~ 6%)의 범위인 가스이면, 본 실시 형태에 따른 에칭 방법에 사용하는 가스는, CH2F2 가스, C4F8 가스, O2 가스에 한정되지 않는다.
또한, H와 F와 C의 총 합에 대한 F의 비율이 0.63 ~ 0.65(63 ~ 65%)의 범위인 가스를 사용하면, 양호한 하지막(100)과의 선택비 및 적층막(101)의 에칭 레이트가 얻어지기 때문에 바람직하다. 또한, H와 F와 C의 총 합에 대한 F의 비율이 0.63 ~ 0.65(63 ~ 65%)의 범위인 가스이면, 본 실시 형태에 따른 에칭 방법에 사용하는 가스는, CH2F2 가스, C4F8 가스, O2 가스에 한정되지 않는다.
또한, H와 F와 C의 총 합에 대한 H의 비율이 0.02 ~ 0.06(2 ~ 6%)의 범위이고, 또한, H와 F와 C의 총 합에 대한 F의 비율이 0.63 ~ 0.65(63 ~ 65%)의 범위인 가스이면, 더 양호한 하지막(100)과의 선택비와 적층막(101)의 에칭 레이트가 얻어진다.
이상의 조건을 충족하는, 본 실시 형태에 따른 에칭 방법에 사용 가능한 가스로서는, 플루오르카본 가스(CF계) 및 하이드로 플루오르카본 가스(CHF계) 중, 적어도 일방을 포함하고, 하이드로 플루오르카본 가스(CHF계), 하이드로 카본 가스(CH계), 및 수소 함유 가스 중, 적어도 하나를 포함하고, 수소 함유 가스는, 수소 가스(H2) 혹은 할로겐화 수소여도 된다.
하이드로 플루오르카본 가스(CHF계)의 일례로서는, CH2F2 가스, CHF3 가스, C3H2F4 가스 등을 들 수 있다. 플루오르카본 가스(CF계)의 일례로서는, C4F8 가스, C4F6 가스, CF4 가스 등을 들 수 있다. 하이드로 카본 가스(CH계)의 일례로서는, CH4 가스, C2H6 가스, C2H4 가스 등을 들 수 있다. 할로겐화 수소의 일례로서는, HBr, HCl, HF, HI등을 들 수 있다.
이어서, 본 실시 형태에 따른 오버 에칭 공정에 있어서의 저온 에칭의 메커니즘에 대하여, 도 7을 참조하여 설명한다.
도 7은 고온(상온) 환경에서의 가스 중의 H의 비율과 에칭 레이트의 관계를 나타내는 도이다. 도 7의 그래프의 출전은, 'L. M. Ephrath, J. Electrochem. Soc. 126, 1419(1979)'이다. 도 7은 CF4 가스와 H2 가스로 이루어지는 플라즈마로 에칭한 경우의 공급 가스 중의 H2의 비율과 실리콘막(Si) 및 산화 실리콘막(SiO2)의 에칭 레이트를 나타낸다.
이에 의하면, 고온(상온) 환경 하에서는, CF4 가스에 대한 H2의 비율을 높게 해감에 따라 실리콘막(Si)의 에칭 레이트는 저하되고, H2의 비율을 약 40%로 했을 때, 실리콘막(Si)의 에칭 레이트는 거의 제로(0)가 된다.
CF4 가스의 플라즈마에 H2 가스를 첨가한 경우, 가스(H2 + CF4)로부터 생성된 플라즈마 중의 H 라디칼이 F 라디칼 또는 CF 라디칼과 반응하여 불화 수소(HF)가 생성된다. 이에 의해, F가 소비되어, 실리콘막(Si) 표면에는 C에 대한 F의 비율이 낮은 중합막, 즉 카본 리치인 퇴적막이 형성된다. 이 퇴적막이 저해 요인이 되어, Si(실리콘막)의 에칭 레이트가 낮아지는 것이라고 상정되고 있다.
이에 대하여, 고온(상온) 환경 하에서는, CF4 가스에 대한 H2의 비율을 높게 해도, SiO2(산화 실리콘막)의 에칭 레이트는 약간 낮아지는 정도이다. 이는, 산화 실리콘막(SiO2) 표면에 퇴적된 퇴적막은, 산화 실리콘막(SiO2)의 에칭 반응에 수반하여 산화 실리콘막(SiO2)으로부터 산소(O)가 공급되어, CO 가스, CO2 가스, 혹은 COF2 가스가 되어 제거되기 때문에, SiO2(산화 실리콘막)의 에칭 레이트의 저해 요인이 되지 않는 것이라고 상정된다. 이상으로부터, 기판 온도가 15℃보다 높은 조건으로 에칭한 경우, 가스 중의 수소의 분압을 높게 함으로써 실리콘에 대한 산화 실리콘막의 선택비(SiO2 / Si 선택비)를 높게 할 수 있다.
그러나, 도 5의 (a), 도 5의 (b) 및 도 6의 (b)에 나타내는 일실시 형태에 따른 에칭 방법에 있어서의 하지막(100)의 에칭 레이트 및 산화 실리콘막을 포함하는 적층막(101)의 에칭 레이트의 경향과 비교하면, H를 포함하는 CH2F2 가스의 비율(도 5의 (a), 도 5의 (b)), 혹은 수소(H)의 비율(도 6의 (b))을 증가시킨 경우, 하지막(100)의 에칭 레이트 및 적층막(101)의 에칭 레이트 모두 증가하고 있기 때문에, 도 7의 경향과 일치하지 않는다.
도 8은 일실시 형태에 따른 에칭 방법에 이용하는 가스 중의 H의 비율과 폴리 실리콘(Poly-Si)의 블랭킷 막(마스크 등이 없는 평탄한 막)의 에칭 레이트의 관계의 일례를 나타내는 도이다. 도 8의 (a)의 횡축은 혼합 가스(H2 + CF4) 중의 수소(H2)의 비율을 나타내고, 종축은 폴리 실리콘막(Poly-Si)의 에칭 레이트를 나타낸다. 도 8의 (b)의 횡축은 혼합 가스(H2 + CF4) 중의 수소(H2)의 비율을 나타내고, 종축은 산화 실리콘막(SiO2)의 에칭 레이트를 나타낸다. 사각(흰색)의 마크는, 기판 온도가 -60℃의 저온 에칭인 경우, 원(검은색)의 마크는, 기판 온도가 35℃일 때의 에칭의 경우의 에칭 레이트를 나타낸다. 도 7과 비교하면, H2 가스의 비율이 높은 영역까지 관찰되고 있고, 또한, 고온(상온) 환경과 저온 환경에서의 2 개의 영역에서 관찰되고 있다.
도 8의 (a)의 실험 결과에 있어서, 혼합 가스 중의 H의 비율이 30% 이하인 영역에서는, 폴리 실리콘막(Poly-Si)의 에칭 레이트는 도 7과 동일한 경향을 나타내고 있지만, 혼합 가스 중의 H의 비율이 40% 이상인 영역에서는, 반대로 폴리 실리콘막(Poly-Si)의 에칭 레이트는 상승하고 있다. 이는, 혼합 가스 중의 CF4 가스의 비율이 저하되고, 탄소(C) 그 자체의 공급이 줄어, 폴리 실리콘막(Poly-Si) 표면의 퇴적막이 얇아졌기 때문이라고 추측된다. 또한, CF4 가스는 F 원소의 함유율이 높은 가스이기 때문에, CF4 가스의 비율이 낮아져 탄소(C)의 공급이 적어졌다 하더라도, 폴리 실리콘막(Poly-Si)의 에천트인 F 원소가 많이 존재하기 때문에, 폴리 실리콘막(Poly-Si)의 에칭이 촉진된 것이라고 추측된다.
또한, 혼합 가스 중의 H의 비율에 대한 폴리 실리콘막(Poly-Si)의 에칭 레이트는, 고온(상온) 환경 하, 저온 환경 하 모두 동일한 경향을 나타내지만, 고온(상온) 환경에서의 폴리 실리콘막(Poly-Si)의 에칭 레이트에 비해, 저온 환경 하에 있어서의 폴리 실리콘막(Poly-Si)의 에칭 레이트가 빠르다. 이는, 저온에 의해 HF의 흡착 계수가 상승하여, 폴리 실리콘막(Poly-Si) 표면에 HF가 흡착했기 때문이라고 상정된다. 또한, HF 자체는, 폴리 실리콘막과의 열 에너지에 의한 반응성은 낮지만, 폴리 실리콘막에 HF가 부착하고 있는 상태에서 플라즈마로부터의 이온 조사에 의한 에너지가 가해짐으로써, 폴리 실리콘막과 HF 중의 F 원소와 반응하여 폴리 실리콘의 에칭이 촉진된 것이라고 상정된다.
또한, 혼합 가스 중의 H의 비율이 70% 이상인 영역에서는, F 원소의 공급량도 감소하기 때문에, 폴리 실리콘막(Poly-Si)의 에칭 레이트가 저하되는 것이라고 추측된다.
도 8의 (b)의 실험 결과에 있어서, 고온(상온) 환경 하에서는, 혼합 가스 중의 H의 비율을 증가함에 따라, 산화 실리콘막(SiO2)의 에칭 레이트가 감소하고 있기 때문에, 도 7과 동일한 경향을 나타내고 있고, 또한, 혼합 가스 중의 H의 비율이 40%이상인 영역에 있어서도, 산화 실리콘막(SiO2)의 에칭 레이트는 감소 경향을 나타낸다. 이에 대하여, 저온 환경 하, 특히 혼합 가스 중의 H의 비율이 70% 이하인 영역에서는, 혼합 가스 중의 H의 비율을 증가시킴에 따라, 산화 실리콘막(SiO2)의 에칭 레이트는 상승 경향을 나타내고 있어, 도 7과는 상이한 경향을 나타낸다. 또한, 고온(상온) 환경에서의 산화 실리콘막(SiO2)의 에칭 레이트에 비해, 저온 환경 하에 있어서의 산화 실리콘막(SiO2)의 에칭 레이트가 빠르다.
저온 환경의 경우, 폴리 실리콘막의 때와 마찬가지로, 저온에 의해 HF의 흡착 계수가 상승하여, 산화 실리콘막 표면에 HF가 흡착한다. 또한, CF4 가스의 플라즈마에 의한 산화 실리콘막의 에칭 반응 과정에 있어서, SiF4와 물(H2O)이 반응 생성물로서 발생하지만, 물의 포화 증기압은 낮기 때문에, 저온 환경 하에서는, 산화 실리콘막 표면에 물은 포화되어 어느 정도 액체 상태로 존재하고 있다고 상정된다. 그리고, 물과 HF가 반응하여, 불화 수소산이 생성되고, 이에 의해, 산화 실리콘막의 표면에서 물에 녹아 있는 불화 수소산에 의해 주로 화학 반응에 의한 에칭이 촉진되어, 에칭 레이트가 특이적으로 상승한다고 상정된다.
이상으로부터, 저온 환경 하에서 또한 적절한 혼합 가스 중의 H의 비율(30 ~ 50% 부근)로 공급함으로써, 산화 실리콘막의 에칭 레이트를 고속으로 유지하면서, 폴리 실리콘막의 에칭 레이트가 느려, 폴리 실리콘막에 대한 산화 실리콘막의 선택비를 확보할 수 있다.
즉, 피에칭막(이 경우, 산화 실리콘막)의 에칭 레이트를 고속으로 유지하면서, 실리콘막(이 경우, 폴리 실리콘막)의 에칭 레이트가 느려, 실리콘막에 대한 피에칭막의 선택비를 확보하기 위해서는, 저온 환경 하에서 또한 수소(H)와 불소(F)와 탄소(C)를 적절한 밸런스로 공급하는 것(이 경우, 혼합 가스 중의 H의 비율)이 중요하다는 것을 알 수 있다.
도 9는 기판 온도와 C(탄소) 및 H(수소)의 홀의 저부로의 도달량과의 관계의 일례를 나타내는 도이다. 도 9에 있어서 저온이란 기판 온도가 15℃ 이하인 것을 말하고, 고온이란 기판 온도가 15℃보다 높은 것을 말한다. 도 9의 횡축은 애스펙트비(AR)를 나타내고, 오른쪽으로 갈수록 높아진다. 도 9의 종축은, C의 홀의 저부로의 도달량을 나타낸다. 본 실시 형태에 따른 에칭 방법에서는, 애스펙트비가 40 이상인 홀 등의 오목부를 저온 에칭하는 것을 상정하고 있다.
CH2F2 가스 또는 혼합 가스(H2 + CF4) 등의 C와 H와 F를 포함하는 가스를 에칭에 사용할 때, H와 비교하여 C 및 CxFy는 흡착 계수성이 높기 때문에, C는, 홀의 비교적 얕은 측벽에 물리 흡착하여 트랩되고, 이에 의해, 홀의 저부까지 도달하는 C가 줄어든다. 그 결과, 홀(h)의 저부에서는, 홀의 비교적 얕은 부분보다 C에 대하여 H 및 F의 비율이 상대적으로 증가한다. 또한 도 9에 나타내는 바와 같이, 저온 에칭의 경우, 고온 에칭의 경우보다 C, H 모두 홀의 저부로의 도달량은 줄어들지만, H에 비해 C가 감소율은 크다.
따라서, 저온 에칭에서는, 애스펙트비가 40 이상인 홀의 에칭의 경우, 또한 홀의 저부까지 도달하는 C에 대한 H 및 F의 비율은 높아진다. 즉, 애스펙트비가 40 이상인 홀의 저온 에칭에서는, 홀의 저부에 있어서의 C에 대한 H 및 F의 비율은, 저애스펙트비의 홀의 저부에 있어서의 당해 비율보다 높아진다고 예측된다.
이를 근거로 하여, 도 5의 (a), 도 5의 (b) 및 도 6의 (b)의 실험 결과를 고찰하면, 도 8의 (a) 및 도 8의 (b)의 실험 결과에 있어서, 저온 환경 하, 또한, 혼합 가스 중의 H의 비율이 30 ~ 50%의 범위에 가까운 상태로 되어 있을 것이라고 추측된다. 즉, 애스펙트비에 따라, 저온 환경 하에서 또한 수소(H)와 불소(F)와 탄소(C)를 적절한 밸런스로 공급하는 것이 중요하다.
이에 의해, 저온 에칭의 메인 에칭과 오버 에칭에 있어서, 고에칭 레이트를 확보하면서, 오버 에칭에 있어서도 선택비를 확보할 수 있다. 또한, 메인 에칭과 오버 에칭에서 기판 온도의 조건을 동일 온도로 함으로써, 메인 에칭과 오버 에칭과의 사이에 기판 온도의 제어 시간이 불필요해져, 스루풋을 향상시킬 수 있다. 또한, 메인 에칭과 오버 에칭을 동일한 플라즈마 처리 장치에서 연속적으로 실행하는 것이 가능해진다.
[변형예 : 보텀 CD의 개선]
이상에 설명한 에칭 방법에서는, 애스펙트비가 40 이상으로 높아지면, 적층막(101)에 형성되는 오목부의 선단 형상이 가늘어져, 오목부의 저부의 CD(이하, 보텀 CD(Btm CD)라고 함)가 좁아진다. 이에 대하여, 본 실시 형태에 따른 에칭 방법의 변형예에서는, 보텀 CD를 넓혀, 오목부의 형상을 수직으로 하기 위하여, CH2F2 가스, C4F8 가스, O2 가스에 SiCl4 가스를 첨가했다.
도 10은 일실시 형태에 따른 에칭 방법에 있어서 CH2F2 가스, C4F8 가스, O2 가스에 SiCl4 가스를 첨가했을 때의 보텀 CD의 일례를 나타내는 도이다. 변형예에 따른 오버 에칭에 있어서의 가스 이외의 프로세스 조건은 상기한 <본 실시 형태의 오버 에칭의 프로세스 조건>에 나타낸 바와 같다. 도 10에 나타내는 실험의 결과에서는, 흰색 원의 마크로 나타내는 SiCl4 가스를 첨가한 경우, 검은(사각) 마크로 나타내는 SiCl4 가스를 첨가하지 않는 경우와 비교하여, 보텀 CD를 25% 이상 넓힐 수 있어, 오목부의 선단 형상이 직사각형이 되었다. 또한 SiCl4 가스를 첨가한 경우, CH2F2 가스와 C4F8 가스의 총 합에 대하여 SiCl4 가스를 13% 첨가하고 있다.
도 11은 일실시 형태에 따른 에칭 방법에 있어서 CH2F2 가스, C4F8 가스, O2 가스에 SiCl4 가스 또는 그 외의 가스를 첨가했을 때의 보텀 CD의 일례를 나타내는 도이다. 변형예에 따른 오버 에칭에 있어서의 가스 이외의 프로세스 조건은 상기의 <본 실시 형태의 오버 에칭의 프로세스 조건>에 나타낸 바와 같다. 도 11에 나타내는 실험의 결과에서는, CH2F2 가스, C4F8 가스, O2 가스에 SiCl4 가스, Cl2 가스 또는 HBr 가스를 첨가하지 않았던 경우, 오목부의 가장 볼록한 부분의 CD를 나타내는 Bow CD가 90, Btm CD가 39, 그 차분이 51이었다.
이에 대하여, CH2F2 가스, C4F8 가스, O2 가스에 SiCl4 가스를 첨가한 경우, Bow CD가 91, Btm CD가 51, 그 차분이 40이 되었다. 또한, Cl2 가스를 첨가한 경우, Bow CD가 90, Btm CD가 52, 그 차분이 38이 되었다. 또한, HBr 가스를 첨가한 경우, Bow CD가 92, Btm CD가 53, 그 차분이 39가 되었다. SiCl4 가스, Cl2 가스 또는 HBr 가스 중 어느 것을 첨가한 경우에도, 첨가하지 않았던 경우와 비교하여 Bow CD와 Btm CD와의 차분이 작아져, Btm CD가 개선되고, 오목부의 선단 형상이 직사각형이 되었다.
또한 CH2F2 가스, C4F8 가스, O2 가스에 SiCl4 가스, Cl2 가스 또는 HBr 가스를 첨가하지 않았던 경우, 첨가 가스에 SiCl4 가스를 이용하는 경우, 및, 첨가 가스에 Cl2 가스를 이용하는 경우, CH2F2 가스와 C4F8 가스의 총 합에 대한 CH2F2 가스의 비율은 12.5%이다. 또한, 첨가 가스에 SiCl4 가스를 이용하는 경우, 및, 첨가 가스에 Cl2 가스를 이용하는 경우, CH2F2 가스와 C4F8 가스의 총 합에 대하여 SiCl4 가스 또는 Cl2 가스를 13% 첨가하고 있다.
또한, 첨가하는 가스에 HBr 가스를 이용하는 경우, CH2F2 가스와 C4F8 가스의 총 합에 대한 CH2F2 가스의 비율은 0%이며, CH2F2 가스와 C4F8 가스의 총 합에 대한 HBr 가스 가스의 비율은 14.3이다. 첨가하는 가스에 HBr를 이용하는 경우, 수소가 함유되어 있기 때문에, 오버 에칭에 CH2F2 가스를 포함하지 않아도, 적층막(101)의 에칭이 가능하게 된다.
이상으로부터, 에칭 방법에 사용하는 가스는, CH2F2 가스, C4F8 가스, O2 가스에 SiCl4 가스, Cl2 가스, HBr 가스 등의 불소를 제외한 할로겐 함유 가스를 더 포함하는 것이 바람직한 것을 알았다. 이에 의해, Bow CD를 넓히지 않고, Btm CD를 넓힐 수 있어, 오목부의 선단 형상을 직사각형으로 할 수 있다.
또한, 불소를 제외한 할로겐 함유 가스는, SiCl4 가스, Cl2 가스, HBr 가스 이외에 HCl 가스, HI가스, Br2 가스, CF2Br2 가스 등이 고려된다.
이상에 설명한 바와 같이, 본 실시 형태의 에칭 방법 및 플라즈마 처리 장치에 의하면, 저온 환경 하에서 산화 실리콘막 및 질화 실리콘막의 적층막의 하지막을 노출시키는 오버 에칭에 있어서, 에칭 레이트를 유지하면서 선택비를 확보할 수 있다.
금회 개시된 실시 형태에 따른 에칭 방법 및 플라즈마 처리 장치는, 모든 점에 있어서 예시로 제한적인 것은 아니라고 생각되어야 한다. 실시 형태는, 첨부한 청구의 범위 및 그 주지를 일탈하지 않고, 다양한 형태로 변형 및 개량이 가능하다. 상기 복수의 실시 형태에 기재된 사항은, 모순되지 않는 범위에서 다른 구성도 취할 수 있고, 또한, 모순되지 않는 범위에서 조합할 수 있다.
본 개시의 플라즈마 처리 장치는, Atomic Layer Deposition(ALD) 장치, Capacitively Coupled Plasma(CCP), Inductively Coupled Plasma(ICP), Radial Line Slot Antenna(RLSA), Electron Cyclotron Resonance Plasma(ECR), Helicon Wave Plasma(HWP)의 어느 타입의 장치에서도 적용 가능하다.

Claims (11)

  1. 하지막과, 상기 하지막 상의 제 1 막 및 제 2 막이 교호로 적층된 적층막과, 상기 적층막 상의 마스크를 가지는 기판에 대하여, 플라즈마에 의해 상기 마스크를 통하여 상기 적층막에 오목부를 형성하는 에칭 방법으로서,
    상기 기판을 준비하는 공정과,
    기판 온도를 15℃ 이하로 유지하고, 수소와 불소와 탄소를 함유하는 가스의 플라즈마에 의해, 상기 적층막의 상기 오목부가 상기 하지막에 도달할 때까지 에칭하는 공정
    을 가지는, 에칭 방법.
  2. 제 1 항에 있어서,
    상기 가스에 포함되는, 수소와 불소와 탄소의 총 합에 대한 수소의 비율은,
    0.02 ~ 0.06인,
    에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 가스에 포함되는, 수소와 불소와 탄소의 총 합에 대한 불소의 비율은,
    0.63 ~ 0.65인,
    에칭 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 가스는,
    플루오르카본 가스(CF계), 및 하이드로 플루오르카본 가스(CHF계) 중, 적어도 일방을 포함하고,
    하이드로 플루오르카본 가스(CHF계), 하이드로 카본 가스(CH계), 및 수소 함유 가스 중, 적어도 하나를 포함하고,
    상기 수소 함유 가스는, 수소 가스 또는 할로겐화 수소인,
    에칭 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 하지막에 도달할 때까지 에칭하는 공정 전에, 상기 적층막의 상기 오목부를 정해진 깊이까지 에칭하는 공정을 더 가지는,
    에칭 방법.
  6. 제 5 항에 있어서,
    상기 오목부의 정해진 깊이는, 애스펙트비로 40 이상인,
    에칭 방법.
  7. 제 5 항에 있어서,
    상기 오목부를 정해진 깊이까지 에칭하는 공정에 있어서의 기판 온도는, 15℃ 이하로서, 상기 하지막에 도달할 때까지 에칭하는 공정에 있어서의 기판 온도의 조건과 동일한,
    에칭 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 가스는, 불소를 제외한 할로겐 함유 가스를 더 포함하는,
    에칭 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 막은 산화 실리콘막이며, 상기 제 2 막은 질화 실리콘막인,
    에칭 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 하지막은, 폴리 실리콘, 아몰퍼스 실리콘 또는 단결정 실리콘 중 어느 하나인,
    에칭 방법.
  11. 하지막과, 상기 하지막 상의 제 1 막 및 제 2 막이 교호로 적층된 적층막과, 상기 적층막 상의 마스크를 가지는 기판에 대하여, 플라즈마에 의해 상기 마스크를 통하여 상기 적층막에 오목부를 형성하는 에칭을 제어하는 제어부를 가지는 플라즈마 처리 장치로서,
    상기 제어부는,
    상기 기판을 준비하는 공정과,
    기판 온도를 15℃ 이하로 유지하고, 수소와 불소와 탄소를 함유하는 가스의 플라즈마에 의해, 상기 적층막의 상기 오목부가 상기 하지막에 도달할 때까지 에칭하는 공정을 제어하는,
    플라즈마 처리 장치.
KR1020210109643A 2020-08-19 2021-08-19 에칭 방법 및 플라즈마 처리 장치 KR20220022881A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2020-138923 2020-08-19
JP2020138923A JP7534046B2 (ja) 2020-08-19 2020-08-19 エッチング方法及びプラズマ処理装置

Publications (1)

Publication Number Publication Date
KR20220022881A true KR20220022881A (ko) 2022-02-28

Family

ID=80269785

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210109643A KR20220022881A (ko) 2020-08-19 2021-08-19 에칭 방법 및 플라즈마 처리 장치

Country Status (5)

Country Link
US (1) US11804379B2 (ko)
JP (1) JP7534046B2 (ko)
KR (1) KR20220022881A (ko)
CN (1) CN114078683A (ko)
TW (1) TW202209481A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7257088B1 (ja) * 2022-03-24 2023-04-13 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム
US12087593B2 (en) * 2022-06-15 2024-09-10 Nanya Technology Corporation Method of plasma etching

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016207840A (ja) 2015-04-22 2016-12-08 東京エレクトロン株式会社 エッチング処理方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6230930B2 (ja) 2014-02-17 2017-11-15 東京エレクトロン株式会社 半導体装置の製造方法
US11075084B2 (en) 2017-08-31 2021-07-27 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Chemistries for etching multi-stacked layers
US10847374B2 (en) * 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack
JP2021089905A (ja) 2018-03-20 2021-06-10 キオクシア株式会社 半導体記憶装置
CN112997280A (zh) 2018-11-02 2021-06-18 中央硝子株式会社 干蚀刻方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016207840A (ja) 2015-04-22 2016-12-08 東京エレクトロン株式会社 エッチング処理方法

Also Published As

Publication number Publication date
JP2022034956A (ja) 2022-03-04
CN114078683A (zh) 2022-02-22
JP7534046B2 (ja) 2024-08-14
US11804379B2 (en) 2023-10-31
TW202209481A (zh) 2022-03-01
US20220059360A1 (en) 2022-02-24

Similar Documents

Publication Publication Date Title
TWI731101B (zh) 蝕刻處理方法
TWI401741B (zh) Plasma etching method
KR102515764B1 (ko) 에칭 처리 방법
US20060021704A1 (en) Method and apparatus for etching Si
US20220059361A1 (en) Etching method and plasma processing apparatus
US10854470B2 (en) Plasma etching method
KR20220022881A (ko) 에칭 방법 및 플라즈마 처리 장치
KR102280572B1 (ko) 플라즈마 처리 방법
JP2023041914A (ja) エッチング方法及びプラズマ処理装置
CN112447515A (zh) 蚀刻处理方法和蚀刻处理装置
JP2024099512A (ja) 希ガスによる極低温原子層エッチング
JP7222940B2 (ja) エッチング方法及びプラズマ処理装置
US10651077B2 (en) Etching method
JP2022036899A (ja) エッチング方法及びプラズマ処理装置
US20070212887A1 (en) Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
US20070197040A1 (en) Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
US20080203056A1 (en) Methods for etching high aspect ratio features
US11315795B2 (en) Substrate processing method and substrate processing apparatus
JP7524003B2 (ja) エッチング方法及びプラズマ処理装置
TWI855851B (zh) 使用稀有氣體的低溫原子層蝕刻
US20070218691A1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
US20070218698A1 (en) Plasma etching method, plasma etching apparatus, and computer-readable storage medium
TW202213502A (zh) 蝕刻方法及電漿蝕刻裝置

Legal Events

Date Code Title Description
A201 Request for examination