KR20220019222A - 트랜지스터의 보정 계수 설정 방법 및 시스템 - Google Patents

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Abstract

본 발명의 한 실시예에 따른 트랜지스터의 보정 계수 설정 방법은, 복수의 트랜지스터 제어 전압에 대해 각각 트랜지스터 전류 측정 값을 결정하는 단계, 상기 트랜지스터 전류 측정 값 및 상기 트랜지스터 제어 전압에 기초하여 트랜지스터의 제1 보정 계수를 설정하는 단계, 그리고 상기 제1 보정 계수에 기초하여 색 값(color value)에 대응하는 전압을 상기 트랜지스터의 게이트에 인가하는 단계를 포함한다.

Description

트랜지스터의 보정 계수 설정 방법 및 시스템 {METHOD AND SYSTEM OF SETTING COMPENSATION COEFFICIENT FOR TRANSISTOR}
본 발명은 트랜지스터의 보정 계수 설정 방법 및 시스템에 관한 것이다.
본 출원은 2020년 8월 7일에 미국 특허청에 출원한 미국 특허출원번호 제63/062,898호를 우선권 주장하며, 여기에 인용함으로써 이 출원의 전체 내용을 본원에 포함한다.
불확실한 파라미터를 가진 트랜지스터를 포함하는 시스템 또는 서로 다른 파라미터를 가지는 복수의 트랜지스터를 포함하는 시스템에서는, 파라미터의 불확실성 또는 차이를 보정하는 회로로 트랜지스터를 구동하는 것이 이롭다. 이를 위하여, 트랜지스터 파라미터를 추정하는 시스템 및 방법을 사용할 수 있다.
본 발명이 해결하고자 하는 과제는 트랜지스터 파라미터를 추정하는 시스템 및 방법을 제시하는 것이다.
본 발명의 한 실시예에 따른 트랜지스터의 보정 계수 설정 방법은, 복수의 트랜지스터 제어 전압에 대해 각각 트랜지스터 전류 측정 값을 결정하는 단계, 상기 트랜지스터 전류 측정 값 및 상기 트랜지스터 제어 전압에 기초하여 트랜지스터의 제1 보정 계수를 설정하는 단계, 그리고 상기 제1 보정 계수에 기초하여 색 값(color value)에 대응하는 전압을 상기 트랜지스터의 게이트에 인가하는 단계를 포함한다.
본 발명의 한 실시예에 따르면, 상기 제1 보정 계수는 승산 보정 계수이고, 상기 방법은 가산 보정 계수를 설정하는 단계를 더 포함하고, 상기 승산 보정 계수 및 상기 가산 보정 계수를 설정하는 단계는 상기 트랜지스터의 복수의 파라미터를 추정하는 단계를 포함할 수 있다.
본 발명의 한 실시예에 따르면, 상기 복수의 파라미터는 알파, 문턱 전압 및 이동도를 포함할 수 있다.
본 발명의 한 실시예에 따르면, 상기 복수의 파라미터를 추정하는 단계는 상기 알파와 상기 문턱 전압에 대한 두 개의 방정식을 푸는 단계를 포함할 수 있다.
본 발명의 한 실시예에 따르면, 상기 두 개의 방정식 각각은 상기 트랜지스터의 상기 파라미터 중에서 상기 알파와 상기 문턱 전압에만 의존할 수 있다.
본 발명의 한 실시예에 따르면,
Figure pat00001
는
Figure pat00002
의 50% 이내의 값을 가지며,
Figure pat00003
은 상기 트랜지스터 전류 측정 값 중 제1 전류이고,
Figure pat00004
는 상기 트랜지스터 전류 측정 값 중 제2 전류이고,
Figure pat00005
는 상기 트랜지스터 전류 측정 값 중 제3 전류이고,
Figure pat00006
는 상기 트랜지스터 전류 측정 값 중 제4 전류이고,
Figure pat00007
은 상기 복수의 트랜지스터 제어 전압 중 상기 제1 전류에 대응하는 트랜지스터 제어 전압이고,
Figure pat00008
는 상기 복수의 트랜지스터 제어 전압 중 상기 제2 전류에 대응하는 트랜지스터 제어 전압이고,
Figure pat00009
는 상기 복수의 트랜지스터 제어 전압 중 상기 제3 전류에 대응하는 트랜지스터 제어 전압이고,
Figure pat00010
는 상기 복수의 트랜지스터 제어 전압 중 상기 제4 전류에 대응하는 트랜지스터 제어 전압이고,
Figure pat00011
는 상기 문턱 전압이며, α는 상기 알파일 수 있다.
본 발명의 한 실시예에 따르면,
Figure pat00012
는
Figure pat00013
의 50% 이내의 값을 가지며,
Figure pat00014
은 상기 트랜지스터 전류 측정 값 중 제1 전류이고,
Figure pat00015
는 상기 트랜지스터 전류 측정 값 중 제2 전류이고,
Figure pat00016
은 상기 복수의 트랜지스터 제어 전압 중 상기 제1 전류에 대응하는 트랜지스터 제어 전압이고,
Figure pat00017
는 상기 복수의 트랜지스터 제어 전압 중 상기 제2 전류에 대응하는 트랜지스터 제어 전압이고,
Figure pat00018
는 상기 문턱 전압이며, α는 상기 알파일 수 있다.
본 발명의 한 실시예에 따르면, 상기 두 개의 방정식을 푸는 단계는 상기 알파와 상기 문턱 전압에 대한 근사 수치 해(approximate numerical solution)를 구하는 단계를 포함하며, 상기 근사 수치 해는 상기 두 개의 방정식이 충족되는 한 오차의 척도를 최소화할 수 있다.
본 발명의 한 실시예에 따른 보정 계수 설정 방법은, 상기 알파와 상기 문턱 전압에 기초하여 최소 제곱 적합법(least squares fit)으로 상기 이동도에 대한 해를 구하는 단계를 더 포함할 수 있다.
본 발명의 한 실시예에 따르면, 상기 파라미터는 바이어스 전류를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 보정 계수 설정 방법은, 상기 알파, 상기 문턱 전압 및 상기 이동도에 기초하여 최소 제곱 적합법(least squares fit)으로 상기 바이어스 전류에 대한 해를 구하는 단계를 더 포함할 수 있다.
본 발명의 한 실시예에 따르면, 상기 복수의 파라미터를 추정하는 단계는 상기 문턱 전압에 대한 하나의 방정식을 푸는 단계를 포함하며, 상기 하나의 방정식은 상기 트랜지스터의 상기 파라미터 중에서 상기 문턱 전압에만 의존할 수 있다.
본 발명의 한 실시예에 따르면,
Figure pat00019
는
Figure pat00020
의 50% 이내의 값을 가지며,
Figure pat00021
은 상기 트랜지스터 전류 측정 값 중 제1 전류이고,
Figure pat00022
는 상기 트랜지스터 전류 측정 값 중 제2 전류이고,
Figure pat00023
는 상기 트랜지스터 전류 측정 값 중 제3 전류이고,
Figure pat00024
는 상기 트랜지스터 전류 측정 값 중 제4 전류이고,
Figure pat00025
은 상기 복수의 트랜지스터 제어 전압 중 상기 제1 전류에 대응하는 트랜지스터 제어 전압이고,
Figure pat00026
는 상기 복수의 트랜지스터 제어 전압 중 상기 제2 전류에 대응하는 트랜지스터 제어 전압이고,
Figure pat00027
는 상기 복수의 트랜지스터 제어 전압 중 상기 제3 전류에 대응하는 트랜지스터 제어 전압이고,
Figure pat00028
는 상기 복수의 트랜지스터 제어 전압 중 상기 제4 전류에 대응하는 트랜지스터 제어 전압이고,
Figure pat00029
는 상기 문턱 전압일 수 있다.
본 발명의 한 실시예에 따른 보정 계수 설정 방법은, 상기 가산 보정 계수를 0의 유효 문턱 전압에 대응하는 값의 20% 이내의 값으로 설정하는 단계를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 보정 계수 설정 방법은, 상기 승산 보정 계수를 기준 이동도와 동일한 유효 이동도에 대응하는 값의 20% 이내의 값으로 설정하는 단계를 더 포함할 수 있다.
본 발명의 한 실시예에 따르면, 상기 제1 보정 계수는 승산 보정 계수이고, 상기 방법은, 가산 보정 계수를 설정하는 단계, 상기 승산 보정 계수, 상기 가산 보정 계수 및 상기 색 값에 기초하여 상기 게이트에 상기 전압을 설정하는 단계, 상기 트랜지스터가 구동하는 전류와 기준 전류의 차이를 측정하는 단계, 그리고 상기 차이에 기초하여 상기 승산 보정 계수 및 상기 가산 보정 계수를 조정하는 단계를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 시스템은, 처리 회로, 전원, 발광 소자, 그리고 상기 전원과 상기 발광 소자 사이에 연결된 트랜지스터를 포함하며, 상기 처리 회로는, 복수의 트랜지스터 제어 전압에 대해 각각 트랜지스터 전류 측정 값을 결정하고, 상기 트랜지스터 전류 측정 값 및 상기 트랜지스터 제어 전압에 기초하여 트랜지스터의 제1 보정 계수를 설정한다.
본 발명의 한 실시예에 따르면, 상기 제1 보정 계수는 승산 보정 계수이고, 상기 처리 회로는 가산 보정 계수를 설정하고, 상기 승산 보정 계수 및 상기 가산 보정 계수의 설정은 상기 트랜지스터의 복수의 파라미터를 추정하는 것을 포함하고, 상기 복수의 파라미터는 알파, 문턱 전압 및 이동도를 포함할 수 있다.
본 발명의 한 실시예에 따르면, 상기 복수의 파라미터를 추정하는 것은 상기 알파와 상기 문턱 전압에 대한 두 개의 방정식을 푸는 것을 포함하고, 상기 두 개의 방정식 각각은 상기 트랜지스터의 상기 파라미터 중에서 상기 알파와 상기 문턱 전압에만 의존할 수 있다.
본 발명의 한 실시예에 따른 시스템은, 처리 수단, 전원, 발광 소자, 그리고 상기 전원과 상기 발광 소자 사이에 연결된 트랜지스터를 포함하며, 상기 처리 수단은, 복수의 트랜지스터 제어 전압에 대해 각각 트랜지스터 전류 측정 값을 결정하고, 상기 트랜지스터 전류 측정 값 및 상기 트랜지스터 제어 전압에 기초하여 트랜지스터의 제1 보정 계수를 설정한다.
이와 같이 함으로써 트랜지스터 파라미터를 추정할 수 있다.
도 1은 본 발명의 한 실시예에 따른 트랜지스터를 포함하는 회로의 블록도이다.
도 2는 본 발명의 한 실시예에 따른 트랜지스터를 포함하는 회로의 블록도이다.
도 3은 본 발명의 한 실시예에 따른 트랜지스터 파라미터 추정 및 보정 방법을 도시한 흐름도이다.
이제 첨부한 도면을 참고하여 뒤에서 설명할 상세한 설명은 트랜지스터 파라미터 추정 시스템 및 방법의 실시예에 관한 것으로서, 본 발명의 실시예에 의하여 구현 또는 이용될 형태를 모두 표현한 것은 아니다. 이제 첨부한 도면을 참고하여 본 발명의 실시예에 대하여 상세하게 설명한다. 그러나 서로 다른 실시예에서 구현되는 것과 동일한 또는 균등한 기능과 구조도 본 발명의 범위 내에 포함된다. 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 도면 부호를 붙였다.
도 1을 참고하면, 컴퓨터 모니터 등 비디오 표시 장치에서, 복수의 발광 화소는 각각 구동 트랜지스터(drive transistor)(115)를 포함할 수 있으며, 구동 트랜지스터(115)는 밝기 제어 신호 또는 "색 값(color value)"에 응답하여 발광 다이오드(120) 등 발광 소자에 전류를 구동한다. 구동 트랜지스터(115)는 전원(power source)(125)에 연결된 전계 효과 트랜지스터(FET: field-effect transistor)일 수 있다. 표시 장치는 이러한 구동 트랜지스터를 매우 많이 포함할 수 있으며, 구동 트랜지스터들은 완전히 이상적이지 않을 수 있다. 이러한 시스템에서 (그리고 트랜지스터가 제어되어야 하는 다른 시스템에서) 트랜지스터 파라미터의 변화를 보정하여 달성해야 할 밝기를 특정하는 주어진 밝기 제어 신호(보기: 컴퓨터의 비디오 카드에서 수신한 디지털 제어 신호)가 어느 화소에 인가되든 관계 없이 실질적으로 동일한 밝기를 주는 것이 좋다.
이러한 시스템에서, 각 트랜지스터에 대해서 파라미터를 추산할 수 있으며, 밝기 제어 신호 및 트랜지스터의 파라미터에 기초하여 각 트랜지스터에 제어 전압을 인가할 수 있다. [예를 들어 처리 회로(105)(뒤에서 더 상세하게 설명함) 및 디지털-아날로그 변환기(110)가] 제어 전압을 조정하여 구동할 트랜지스터와 기준 트랜지스터의 파라미터 사이의 차이를 보정할 수 있다. 예를 들면, 밝기 제어 신호에 승산(multiplicative) 보정 계수를 인가할(즉, 곱할) 수 있으며, (밝기 제어 신호와 승산 보정 계수의) 곱에 추가 보정 계수를 인가하여, 보정 계수[즉, 승산 보정 계수와 가산 보정 계수]가 공칭 값(nominal value)으로 설정되었다면 동일한 밝기 제어 신호에 대해서 (가상의, "이상적인" 트랜지스터일 수 있는) 기준 트랜지스터(reference transistor)가 구동할 전류와 실질적으로 동일한 전류를 그 트랜지스터가 구동할 수 있도록 한다.
복수의 트랜지스터 제어 전압 각각에 대해서 트랜지스터가 구동하는 전류를 측정함으로써(즉, 측정한 트랜지스터 전류를 결정함으로써) 트랜지스터의 파라미터를 추산할 수 있다. 여기에서, "트랜지스터가 구동하는 전류"는 트랜지스터의 채널을 통하여(즉, 소스와 드레인 사이에) 흐르는 전류이다. 여기에서, "제어 전압" 또는 "트랜지스터 제어 전압"은 게이트-소스 전압이다.
측정한 트랜지스터 전류와 트랜지스터 제어 전압으로부터, 트랜지스터의 파라미터를 추정할 수 있으며, 이러한 파라미터에 기초하여 보정 계수 (즉, 승산 보정 계수 및 가산 보정 계수)의 초기 값을 설정할 수 있다. 이러한 파라미터는, FET의 경우, 문턱 전압 Vth, 이동도 M, 알파(alpha) α 및 바이어스 전류 Ibias를 포함할 수 있다. 이러한 파라미터로 나타낸 트랜지스터 모델은 다음과 같다.
IDS = M * (Vgs - Vth)α + Ibias
"알파"와 "α"는 같은 말이며 여기에서는 서로 바꿔 쓸 수 있다.
본 발명의 한 실시예에 따르면, 파라미터는 복수의 트랜지스터 제어 전압에 대해서 각각 결정된 복수의 트랜지스터 전류 측정 값으로부터 다음과 같이 추정할 수 있다. 4 개의 트랜지스터 전류 측정 값을 I1, I2, I3, I4라 하고, 대응하는 제어 전압을 Vgs1, Vgs2, Vgs3, Vgs4라고 하자. 트랜지스터 전류 측정 값과 트랜지스터 제어 전압을 트랜지스터 모델에 대입하면, 다음 4 개의 방정식이 나온다.
I1 = ( Vgs1 - Vth)α * M + Ibias
I2 = ( Vgs2 - Vth)α * M + Ibias
I3 = ( Vgs3 - Vth)α * M + Ibias
I4 = ( Vgs4 - Vth)α * M + Ibias
이 방정식들을 짝을 지어 결합하면(보기: 빼면), 예를 들면, 다음과 같이 바이어스 항 Ibias 이 소거된 3 개의 방정식에 이를 수 있다.
I2 -I1 = M * [(Vgs2 - Vth)α - (Vgs1 - Vth)α ]
I4 -I2 = M * [(Vgs4 - Vth)α - (Vgs2 - Vth)α ]
I4 -I3 = M * [(Vgs4 - Vth)α - (Vgs3 - Vth)α ]
앞의 세 방정식은 4 개의 트랜지스터 전류 측정 값 중에서 서로 다른 2 개를 선택하여 만들 수 있는 6 개(넷에서 둘을 선택하는 경우의 수, 즉 4C2)의 이러한 방정식 중 3 개이다. 본 발명의 한 실시예에 따르면, 넷을 넘는 트랜지스터 전류를 측정하며 (또는 뒤에서 설명하는 것처럼 더 작은 수를 측정할 수도 있으며) 서로 다른 쌍의 집합들이 만들어질 수 있다. 앞의 세 방정식을 짝지어 결합하면 (보기: 비율을 택할 수 있다), 예를 들면, 이동도 M 도 소거된 다음 두 방정식을 얻을 수 있다.
Figure pat00030
Figure pat00031
이와 같이, 두 방정식 각각은 트랜지스터의 파라미터 중에서 알파와 문턱 전압에만 의존한다. 앞의 두 방정식은 두 개의 미지수가 있는 두 개의 독립 방정식이며, 미지수,
Figure pat00032
및 α에 대해서 풀 수 있다. 이는 예를 들면, 기울기 하강(gradient descent) 최적화를 수행하거나, Vth와 α의 값 격자(grid of values) 전체에 대해서 완전 탐색(exhaustive search)을 수행하여, 비용 함수(cost function)를 최소화하는 {Vth, α} 값 집합을 찾음으로써 달성할 수 있다. 여기에서 격자는 Vth와 α 각각에 대해 가능한(plausible) 값의 범위(보기: Vth에 대해서 0V 내지 to 0.7V 범위, α에 대해서 1.5 내지 2.5 범위)에 이른다. 이러한 방법을 통하여 알파와 문턱 전압에 대한 근사 수치 해(approximate numerical solution)를 찾을 수 있고, 근사 수치 해는 비용 함수를 최소화하며, 비용 함수는 두 방정식이 충족되는 범위에서는 오차의 척도일 수 있다. 비용 함수는 평균 제곱 오차이며 예를 들면 다음과 같이 정의된다.
Figure pat00033
.
Vth와 α 값은 앞의 방정식을 충족하며, 예를 들면, Vth 와 α의 이런 값들에 대해서,
Figure pat00034
가
Figure pat00035
와 동일한 값을 가지거나, 본 발명의 한 실시예에 따르면, 이 값들이 약간 다를 수 있어서, 예를 들면,
Figure pat00036
가
Figure pat00037
의 50% 이내인 값을 가지는 경우이다.
Vth와 α의 값이 구해지면, (하나의 미지수를 가지는 3 개의 방정식인) 다음 방정식으로부터 이동도 M의 값을 구할 수 있다.
I2 -I1 = M * [( Vgs2 - Vth)α - (Vgs1 - Vth)α ]
I4 -I2 = M * [( Vgs4 - Vth)α - (Vgs2 - Vth)α ]
I4 -I3 = M * [( Vgs4 - Vth)α - (Vgs3 - Vth)α ]
이 방정식들은 선형 방정식의 과도 결정계(overdetermined system)를 이루며, 이들을 다음과 같은 형태로 기재함으로써 해를 구할 수 있다.
Figure pat00038
여기에서
Figure pat00039
= [(Vgs2 - Vth)α - (Vgs1 - Vth)α ],
Figure pat00040
와
Figure pat00041
는 유사하게 정의된다.
이를 풀면,
M =
Figure pat00042
Ψ I
여기에서
Figure pat00043
Ψ 는 벡터
Figure pat00044
의 의사 역행렬(pseudoinverse)이고 I는 벡터
Figure pat00045
이다.
바이어스를 찾기 위해서, 다음의 과도 결정계를 Ibias에 대해서 풀 수 있다.
Figure pat00046
최소 제곱 적합법(least squares fit)을 사용하여 이 계를 풀면, Ibias 에 대한 해는 바이어스 전류 4 개의 평균일 될 것이다. [이는 트랜지스터 모델을 바이어스 전류에 대해서 4 번 풂으로써 구할 수 있는데, 풀 때마다 (i) 트랜지스터 전류 측정 값 중 다른 하나, 그리고 (ii) 해당하는 트랜지스터 제어 전압을 사용한다.]
어떤 경우에는, 누설 전류 Ibias 를 무시할 수 있다 (보기: 누설이 없다). 바이어스 없는 트랜지스터 모델은 다음과 같이 쓸 수 있다.
IDS = M * (Vgs - Vth)α
이 모델에서, α, Vth, M 은 추정해야 할 미지의 파라미터이다. (i) 트랜지스터 전류의 첫 번째 측정 값 및 이에 대응하는 트랜지스터 제어 전압일 때의 바이어스 없는 트랜지스터 모델에 대한 (ii) 트랜지스터 전류의 두 번째 측정 값 및 이에 대응하는 트랜지스터 제어 전압일 때의 바이어스 없는 트랜지스터 모델의 비율을 구함으로써 이동도를 소거할 수 있다.
Figure pat00047
이 방정식으로부터, 미지수 Vth와 α인 방정식
Figure pat00048
이 나온다. 추가적인 트랜지스터 전류 측정 값과 이에 대응하는 트랜지스터 제어 전압에 대해서는 Vth와 α를 미지수로 하는 다를 방정식을 구할 수 있다.
Figure pat00049
앞의 두 방정식 각각은 트랜지스터의 파라미터 중에서 알파와 문턱 전압에만 의존한다. 두 방정식 각각의 양쪽에 로그를 취하면 다음 방정식이 된다.
Figure pat00050
Figure pat00051
두 방정식의 비율을 구하면 파라미터 α를 소거할 수 있다.
Figure pat00052
이 방정식은 트랜지스터의 파라미터 중에서 문턱 전압에만 의존하고, 반복을 통해서 Vth에 대한 해를 구할 수 있다[예를 들면, Vth의 값 격자 전체에 대해서 완전 탐색(exhaustive search)을 수행함으로써 가능한데, 격자는 Vth에 대해 가능한(plausible) 값의 범위(보기: 0V 내지 to 0.7V 범위)에 이른다]. 본 발명의 한 실시예에 따르면, 트랜지스터 제어 전압을 다음과 같이 선택할 수 있다.
Figure pat00053
(보기: 전류는 I1=1 nA, I2 = 2 nA, I3 = 2.5 nA, I4= 5 nA 이거나 이 값들의 30% 이내일 수 있음).
이 경우 Vth를 다음과 같이 바로 구할 수 있다.
Figure pat00054
본 발명의 한 실시예에 따르면, Vth에 대해서 비슷한 (그러나 꼭 같지는 않은) 값을 찾을 수 있다. 예를 들면,
Figure pat00055
는
Figure pat00056
의 50% 이내의 값을 가진다.
Vth의 값을 사용하여 다음과 같이 α와 M을 구할 수 있다.
Figure pat00057
Figure pat00058
Vth와 α의 값은
Figure pat00059
가
Figure pat00060
의 50% 이내의 값을 가지는 특성을 가진다.
복수의 트랜지스터 전류 측정 값과 이에 대응하는 트랜지스터 제어 전압을 사용하여 α와 M을 계산할 수 있으므로, 최소 제곱 적합법을 사용하여 알파를 계산할 수 있다.
Figure pat00061
=
Figure pat00062
또는
Figure pat00063
=
Figure pat00064
그러면 α와 M은 다음과 같이 구할 수 있다.
Figure pat00065
M = I2 / (
Figure pat00066
- Vth)α
앞에 언급한 방법은 4 개의 트랜지스터 전류 측정 값을 사용한다. 이는, 바이어스 없는 경우에, 3 개의 파라미터(Vth, α, M)만 구하므로, 이 3 개의 파라미터를 푸는 데는 3 개의 트랜지스터 전류 측정 값이면 충분할 것이고, 본 발명의 한 실시예에 따르면, 3 개의 트랜지스터 전류 측정 값만을 사용한다.
일단 트랜지스터의 파라미터를 추정하면, 다음과 같이 보정 계수(즉, 승산 보정 계수 및 가산 보정 계수)를 계산할 수 있다. 도 2는 본 발명의 한 실시예에 따른 트랜지스터 제어 회로를 나타낸다. 기준 전류원(205)은 (i) Mideal * Cin 2 [Mideal은 기준 이동도, Cin은 (요청한 화소 밝기를 나타내는) 제어 워드(control word)]를 계산하는 처리 회로(210), 그리고 (ii) 전류 디지털-아날로그 변환기(또는 "전류 DAC")(215)를 포함하며, 함수 Iref = Mideal KV2I Cin 2.에 따라 기준 전류를 생성한다. 기준 이동도 Mideal는 M의 가능한 값 범위 내에 있도록 선택할 수 있는데, 예를 들면, 제조 편차와 트랜지스터 특성의 노화에 따른 변화가 없을 때의 이동도 값으로 선택할 수 있다. 구동 회로(220)는 (제어 워드 Cin 및 보정 계수에 기초하여 조정된 트랜지스터 제어 전압을 계산하는) 처리 회로(105)(도 1), 디지털-아날로그 변환기(110) 및 트랜지스터(115)를 포함한다. 보정을 인가(즉, 승산 보정 계수 및 가산 보정 계수)하기 위하여 사용되는 처리 회로(105)는 (예를 들어, 펌웨어 또는 소프트웨어로) 적절하게 구성된 처리 회로일 수 있으며, "보정 회로(compensation circuit)"라고 할 수 있다. 구동 회로(220)의 처리 회로(105)는 기준 전류원(205)의 처리 회로(210)와 성분을 공유할 수 있다(보기: 동일한 처리 회로일 수도 있다). 기준 이동도 Μideal, Iref DAC(215)의 이득 KV2I, 구동 회로(220)의 디지털-아날로그 변환기의 이득 KD은 알려져 있다.
미지의 파라미터는 트랜지스터의 Vth(Vth_actual라고도 함), 즉 실제 문턱 전압과 트랜지스터의 M(Mactual 라고도 함), 즉 실제 이동도를 포함한다. 이러한 미지의 파라미터들을, 예를 들어 앞서 설명한 것처럼 트랜지스터 전류 측정 값 및 이에 대응하는 트랜지스터 제어 전압으로부터 추정한다.
보정 계수(즉, 승산 보정 계수 A 및 가산 보정 계수 B)의 초기 값을 다음과 같이 계산할 수 있다.
Iref = Ipixel 이면,
Mideal[ KV2I Cin 2.2] = Mactual[ KD (ACin 1.1 + B ) - Vth_actual]2
Mideal KV2I Cin 2.2 = Mactual[ KD ACin 1.1 + KDB - Vth_actual]2
KDB = Vth_actual 가 되도록 B를 선택하면, (B = Vth_actual / KD로 설정함으로써) 앞의 방정식은 다음과 같이 된다.
Mideal KV2I Cin 2.2 = Mactual[ KD ACin 1.1 ]2
이를 A에 대해서 풀면,
A = √ (Mideal / Mactual) * (1/KD)
앞의 A, B 값을 사용하면, 보정 회로(105), 디지털-아날로그 변환기(110) 및 트랜지스터(115)의 조합은, 문턱 전압이 0이고, 기준 이동도를 가지며, 동일한 이득을 가지는 디지털-아날로그 변환기(110)를 통하여 구동되는 비보정(uncompensated) 트랜지스터와 실질적으로 동일한 특성을 가질 수 있다. 그러므로, 앞서의 A 및 B 값은 유효 문턱 전압이 0이고 유효 이동도가 기준 이동도와 동일한 경우에 해당한다. 앞에서 유도한 A 및 B 값은 초기 값으로 사용될 수 있으며, 보정 계수(즉, 승산 보정 계수 및 가산 보정 계수)를 인가할 때 측정되는 나머지 오차(residual error)[나머지 오차 각각은 (i) 발광 소자를 통하여 구동되는 소기의, 또는 "기준" 전류와 (ii) 트랜지스터 구동 전류 사이의 측정된 차이]에 기초하여 적절하게 조정될 수 있다. 예를 들면, 2019년 10월 18일에 출원된, "ESTIMATION OF PIXEL COMPENSATION COEFFICIENTS BY ADAPTATION"라는 명칭의 미국 특허 출원 번호 제16/657,680호(여기에 인용함으로써 본 발명의 일부로 포함함)에 기재된 바와 같이 적용할 수 있다.
도 3은 본 발명의 한 실시예에 따른 흐름도이다. 이 방법에서는, 단계 305에서, 복수의 트랜지스터 전류 측정 값(보기: 각각은 복수의 트랜지스터 제어 전압의 하나에 대응)을 결정하고, 단계 310에서, (예를 들어 전류 측정 값과 제어 전압에 기초하여) 승산 보정 계수 및 가산 보정 계수의 초기 값을 설정하고, 예를 들어, 단계 315에서, 나머지 오차를 측정하고, 단계 320에서, 승산 보정 계수 및 가산 보정 계수를 조정함으로써, 승산 보정 계수 및 가산 보정 계수를 적절하게 조정한다.
여기에서, 어떤 것의"부분(portion)"은 그 것의 "적어도 일부(at least some)"를 뜻하며, 이는 그것의 전부보다 작거나 전부를 뜻할 수 있다. 이와 같이, 어떤 것의 "부분"은 특별한 경우로서 그것의 전체를 포함할 수 있다. 즉, 그것의 전체는 그것의 부분의 한 예이다. 여기에서, "직사각형"이라는 말은 특별한 경우로서 정사각형을 포함한다. 즉, 정사각형은 직사각형의 한 예이며, "직사각의(rectangular)"라는 말은 "정사각의(square)"를 포함한다. 여기에서, 제2 숫자(number)가 제1 숫자의 "Y% 이내(within)"이면, 이는 제2 숫자가 제1 숫자의 (1-Y/100) 배 이상이고, 제1 숫자의 (1+Y/100) 배 이하라는 것을 뜻한다. 여기에서, "또는"이라는 용어는 "및/또는"으로 해석되어야 하는데, 예를 들면, "A 또는 B"는 "A" 또는 "B"이거나 "A 및 B" 중 하나를 뜻한다.
"처리 회로" 또는 "처리 수단"이라는 용어는 여기에서 데이터 또는 디지털 신호를 처리하는 데 사용하는 하드웨어, 펌웨어 및 소프트웨어의 조합을 뜻한다. 처리 회로는 예를 들면, 응용 주문형 집적 회로(ASIC), 범용 또는 전용 중앙 처리 장치(CPU), 디지털 신호 처리기(DSP), 그래픽 처리 장치(GPU), FPGA 등의 프로그램가능 논리 장치를 포함할 수 있다. 처리 회로에서 각각의 함수는 그 기능을 수행하는 유선 하드웨어 또는 비순간(non-transitory) 저장 매체에 저장된 명령을 수행하는 CPU 등의 범용 하드웨어로 수행될 수 있다. 처리 회로는 하나의 인쇄 회로 기판(PCB)에 제작되거나 서로 연결된 PCB에 분산 배치될 수 있다. 처리 회로는 다른 처리 회로를 포함할 수 있는데, 예를 들면 PCB 상에서 서로 연결된 FPGA와 CPU를 포함할 수 있다.
여기에서, 방법(보기: 조정) 또는 제1 양(quantity)[보기: 제1 변수(variable)]이 제2 양(보기: 제2 변수)에 "기초"한다고 하면, 제2 양이 그 방법의 입력이거나 제1 양에 영향을 미치는 것을 의미하는데, 예를 들면, 제2 양이 제1 양을 계산하는 함수의 입력(보기: 단일 입력 또는 복수 입력 중 하나)이거나, 제1 양이 제2 양과 동등(equal)하거나, 제1 양이 제2 양과 동일(same)(보기: 메모리 내에서 동일한 장소에 저장)하다는 것을 의미한다.
"제1", "제2", "제3" 등의 용어를 여러 가지 원소, 성분, 영역, 층, 부분 등에 사용하지만, 이들은 이런 수식어에 의하여 한정되지 않는다. 이러한 용어는 어떤 원소, 성분, 영역, 층, 부분을 다른 원소, 성분, 영역, 층, 부분과 구별하기 위하여 사용하는 것이며 본 발명의 취지와 범위를 벗어나지 않는다.
여기에서 사용된 용어는 특정 실시예를 설명할 목적으로 사용할 뿐이며 본 발명을 제한하고자 하는 것은 아니다. 여기에서 "실질적으로", "약", "대체로" 및 이와 비슷한 표현은 근사를 나타내는 표현일 뿐 "정도"를 나타내는 것이 아니며, 당업자가 알 수 있는 측정값 또는 계산 값의 고유 오차를 나타내는 데 사용한다.
여기에서 수를 특별히 언급하지 않으면 단수 또는 복수의 경우를 모두 포함한다. 어떤 특징, 단계, 동작, 부분, 성분 등을 "포함"한다는 표현은 해당 부분 외에 다른 특징, 단계, 동작, 부분, 성분 등도 포함할 수 있다는 것을 의미한다. "및/또는"이라는 표현은 나열된 것들 중 하나 또는 둘 이상의 모든 조합을 포함한다. 나열 목록 앞에 기재한 "적어도 하나" 등의 표현은 목록 전체를 수식하는 것이지 목록 내의 각각의 것을 수식하는 것은 아니다. 또한, 본 발명의 실시예를 설명할 때 사용하는 "수 있다"는 표현은 "본 발명의 하나 이상의 실시예"에 적용 가능하다는 것을 뜻한다. "예시적인"이라는 용어는 예 또는 도면을 나타낸다. "사용", "이용" 등은 이와 유사한 다른 표현과 함께 비슷한 의미로 사용될 수 있다.
부분, 층, 영역, 성분 등이 다른 부분, 층, 영역, 성분의 "위에" 있거나 "연결되어" 있는 것으로 기재하는 경우 "바로" 위에 있거나 또는 "직접" 연결되어 있는 경우뿐 아니라 중간에 다른 부분, 층, 영역, 성분 등이 더 끼어 있는 경우도 포함한다. 그러나 "바로 위에" 있거나 "직접 연결"되어 있는 것으로 기재하면 중간에 다른 부분이 없다는 것을 뜻한다.
여기에 기재한 수치 범위는 해당 범위 안에 포함되는 동일한 정확도의 모든 부분 범위(sub-range)를 포함한다. 예를 들면, "1.0 내지 10.0" 또는 "1.0과 10.0 사이"의 범위는 최소값 1.0과 최대값 10.0 및 그 사이에 있는 모든 부분 범위, 즉, 1.0 이상의 최소값과 10.0 이하의 최대값을 가지는 부분 범위, 예를 들면 2.4 내지 7.6을 포함한다. 여기에서 언급한 최대값은 그 안에 포함되고 그보다 작은 모든 수치 한계를 포함하고, 본 명세서에 기재한 최소값은 그 안에 포함되고 그보다 큰 모든 수치 한계를 포함한다.
이상에서 트랜지스터 파라미터 추정 시스템 및 방법의 실시예에 대하여 설명 및 도시하였지만, 당업자라면 이러한 실시예를 변경 및 수정할 수도 있다. 따라서 여기에서 제시한 원리에 따라 구성된 다른 트랜지스터 파라미터 추정 시스템 및 방법도 본 발명에 포함된다. 본 발명은 다음의 청구범위 및 그 등가물에 의하여 정의된다.
105: 처리 회로/보정 회로
110: 디지털-아날로그 변환기
115: 트랜지스터
120: 발광 다이오드
205: 기준 전류원
210: 처리 회로
215: DAC
220: 구동 회로

Claims (20)

  1. 복수의 트랜지스터 제어 전압에 대해 각각 트랜지스터 전류 측정 값을 결정하는 단계,
    상기 트랜지스터 전류 측정 값 및 상기 트랜지스터 제어 전압에 기초하여 트랜지스터의 제1 보정 계수를 설정하는 단계, 그리고
    상기 제1 보정 계수에 기초하여 색 값(color value)에 대응하는 전압을 상기 트랜지스터의 게이트에 인가하는 단계
    를 포함하는 트랜지스터의 보정 계수 설정 방법.
  2. 제1항에서,
    상기 제1 보정 계수는 승산 보정 계수이고,
    상기 방법은 가산 보정 계수를 설정하는 단계를 더 포함하고,
    상기 승산 보정 계수 및 상기 가산 보정 계수를 설정하는 단계는 상기 트랜지스터의 복수의 파라미터를 추정하는 단계를 포함하는
    보정 계수 설정 방법.
  3. 제2항에서,
    상기 복수의 파라미터는 알파, 문턱 전압 및 이동도를 포함하는 보정 계수 설정 방법.
  4. 제3항에서,
    상기 복수의 파라미터를 추정하는 단계는 상기 알파와 상기 문턱 전압에 대한 두 개의 방정식을 푸는 단계를 포함하는 보정 계수 설정 방법.
  5. 제4항에서,
    상기 두 개의 방정식 각각은 상기 트랜지스터의 상기 파라미터 중에서 상기 알파와 상기 문턱 전압에만 의존하는 보정 계수 설정 방법.
  6. 제4항에서,
    Figure pat00067

    는
    Figure pat00068

    의 50% 이내의 값을 가지며,
    Figure pat00069
    은 상기 트랜지스터 전류 측정 값 중 제1 전류이고,
    Figure pat00070
    는 상기 트랜지스터 전류 측정 값 중 제2 전류이고,
    Figure pat00071
    는 상기 트랜지스터 전류 측정 값 중 제3 전류이고,
    Figure pat00072
    는 상기 트랜지스터 전류 측정 값 중 제4 전류이고,
    Figure pat00073
    은 상기 복수의 트랜지스터 제어 전압 중 상기 제1 전류에 대응하는 트랜지스터 제어 전압이고,
    Figure pat00074
    는 상기 복수의 트랜지스터 제어 전압 중 상기 제2 전류에 대응하는 트랜지스터 제어 전압이고,
    Figure pat00075
    는 상기 복수의 트랜지스터 제어 전압 중 상기 제3 전류에 대응하는 트랜지스터 제어 전압이고,
    Figure pat00076
    는 상기 복수의 트랜지스터 제어 전압 중 상기 제4 전류에 대응하는 트랜지스터 제어 전압이고,
    Figure pat00077
    는 상기 문턱 전압이며,
    α는 상기 알파인
    보정 계수 설정 방법.
  7. 제4항에서,
    Figure pat00078

    는
    Figure pat00079

    의 50% 이내의 값을 가지며,
    Figure pat00080
    은 상기 트랜지스터 전류 측정 값 중 제1 전류이고,
    Figure pat00081
    는 상기 트랜지스터 전류 측정 값 중 제2 전류이고,
    Figure pat00082
    은 상기 복수의 트랜지스터 제어 전압 중 상기 제1 전류에 대응하는 트랜지스터 제어 전압이고,
    Figure pat00083
    는 상기 복수의 트랜지스터 제어 전압 중 상기 제2 전류에 대응하는 트랜지스터 제어 전압이고,
    Figure pat00084
    는 상기 문턱 전압이며,
    α는 상기 알파인
    보정 계수 설정 방법.
  8. 제4항에서,
    상기 두 개의 방정식을 푸는 단계는 상기 알파와 상기 문턱 전압에 대한 근사 수치 해(approximate numerical solution)를 구하는 단계를 포함하며,
    상기 근사 수치 해는 상기 두 개의 방정식이 충족되는 한 오차의 척도를 최소화하는
    보정 계수 설정 방법.
  9. 제4항에서,
    상기 알파와 상기 문턱 전압에 기초하여 최소 제곱 적합법(least squares fit)으로 상기 이동도에 대한 해를 구하는 단계를 더 포함하는 보정 계수 설정 방법.
  10. 제9항에서,
    상기 파라미터는 바이어스 전류를 더 포함하는 보정 계수 설정 방법.
  11. 제10항에서,
    상기 알파, 상기 문턱 전압 및 상기 이동도에 기초하여 최소 제곱 적합법(least squares fit)으로 상기 바이어스 전류에 대한 해를 구하는 단계를 더 포함하는 보정 계수 설정 방법.
  12. 제3항에서,
    상기 복수의 파라미터를 추정하는 단계는 상기 문턱 전압에 대한 하나의 방정식을 푸는 단계를 포함하며,
    상기 하나의 방정식은 상기 트랜지스터의 상기 파라미터 중에서 상기 문턱 전압에만 의존하는
    보정 계수 설정 방법.
  13. 제12항에서,
    Figure pat00085

    는
    Figure pat00086

    의 50% 이내의 값을 가지며,
    Figure pat00087
    은 상기 트랜지스터 전류 측정 값 중 제1 전류이고,
    Figure pat00088
    는 상기 트랜지스터 전류 측정 값 중 제2 전류이고,
    Figure pat00089
    는 상기 트랜지스터 전류 측정 값 중 제3 전류이고,
    Figure pat00090
    는 상기 트랜지스터 전류 측정 값 중 제4 전류이고,
    Figure pat00091
    은 상기 복수의 트랜지스터 제어 전압 중 상기 제1 전류에 대응하는 트랜지스터 제어 전압이고,
    Figure pat00092
    는 상기 복수의 트랜지스터 제어 전압 중 상기 제2 전류에 대응하는 트랜지스터 제어 전압이고,
    Figure pat00093
    는 상기 복수의 트랜지스터 제어 전압 중 상기 제3 전류에 대응하는 트랜지스터 제어 전압이고,
    Figure pat00094
    는 상기 복수의 트랜지스터 제어 전압 중 상기 제4 전류에 대응하는 트랜지스터 제어 전압이고,
    Figure pat00095
    는 상기 문턱 전압인
    보정 계수 설정 방법.
  14. 제3항에서,
    상기 가산 보정 계수를 0의 유효 문턱 전압에 대응하는 값의 20% 이내의 값으로 설정하는 단계를 더 포함하는 보정 계수 설정 방법.
  15. 제14항에서,
    상기 승산 보정 계수를 기준 이동도와 동일한 유효 이동도에 대응하는 값의 20% 이내의 값으로 설정하는 단계를 더 포함하는 보정 계수 설정 방법.
  16. 제1항에서,
    상기 제1 보정 계수는 승산 보정 계수이고,
    상기 방법은,
    가산 보정 계수를 설정하는 단계,
    상기 승산 보정 계수, 상기 가산 보정 계수 및 상기 색 값에 기초하여 상기 게이트에 상기 전압을 설정하는 단계,
    상기 트랜지스터가 구동하는 전류와 기준 전류의 차이를 측정하는 단계, 그리고
    상기 차이에 기초하여 상기 승산 보정 계수 및 상기 가산 보정 계수를 조정하는 단계
    를 더 포함하는
    보정 계수 설정 방법.
  17. 처리 회로,
    전원,
    발광 소자, 그리고
    상기 전원과 상기 발광 소자 사이에 연결된 트랜지스터
    를 포함하며,
    상기 처리 회로는,
    복수의 트랜지스터 제어 전압에 대해 각각 트랜지스터 전류 측정 값을 결정하고,
    상기 트랜지스터 전류 측정 값 및 상기 트랜지스터 제어 전압에 기초하여 트랜지스터의 제1 보정 계수를 설정하는
    시스템.
  18. 제17항에서,
    상기 제1 보정 계수는 승산 보정 계수이고,
    상기 처리 회로는 가산 보정 계수를 설정하고,
    상기 승산 보정 계수 및 상기 가산 보정 계수의 설정은 상기 트랜지스터의 복수의 파라미터를 추정하는 것을 포함하고,
    상기 복수의 파라미터는 알파, 문턱 전압 및 이동도를 포함하는
    시스템.
  19. 제18항에서,
    상기 복수의 파라미터를 추정하는 것은 상기 알파와 상기 문턱 전압에 대한 두 개의 방정식을 푸는 것을 포함하고,
    상기 두 개의 방정식 각각은 상기 트랜지스터의 상기 파라미터 중에서 상기 알파와 상기 문턱 전압에만 의존하는
    시스템.
  20. 처리 수단,
    전원,
    발광 소자, 그리고
    상기 전원과 상기 발광 소자 사이에 연결된 트랜지스터
    를 포함하며,
    상기 처리 수단은,
    복수의 트랜지스터 제어 전압에 대해 각각 트랜지스터 전류 측정 값을 결정하고,
    상기 트랜지스터 전류 측정 값 및 상기 트랜지스터 제어 전압에 기초하여 트랜지스터의 제1 보정 계수를 설정하는
    시스템.

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