KR20210102831A - 트랜지스터 특성 보정 방법 - Google Patents

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Abstract

본 발명의 한 실시예에 따른 트랜지스터 특성 보정 방법은, 목표 전류와 입력 제어 신호에 기초하여 보정 제어 신호가 트랜지스터를 제어할 때 상기 트랜지스터가 구동하는 전류의 차이인 오차 값(error value)을 측정하는 단계, 제1 보정 파라미터에 제1 조정 값(adjustment)을 더하는 단계, 제2 보정 파라미터에 제2 조정 값을 더하는 단계, 그리고 상기 제1 보정 파라미터와 미보정 구동 전압의 곱을 상기 제2 보정 파라미터에 더한 값과 동일한 전압을 상기 트랜지스터의 게이트에 인가하는 단계를 포함하며, 상기 제1 조정 값은 첫 번째 항을 포함하고, 상기 제1 조정 값의 첫 번째 항은, 제1 상수인 제1 인수, 상기 오차 값에 기초한 제2 인수, 상기 제1 보정 파라미터에 기초한 제3 인수, 그리고 제1 거듭제곱으로 상승한 상기 입력 제어 신호에 비례하는 항을 포함하는 제4 인수의 곱을 포함하며, 상기 제2 조정 값은 첫 번째 항을 포함하고, 상기 제2 조정 값의 첫 번째 항은, 제2 상수인 제1 인수, 상기 오차 값에 기초한 제2 인수, 상기 제1 보정 파라미터에 기초한 제3 인수, 그리고 상기 제1 거듭제곱보다 작은 제2 거듭제곱으로 상승한 상기 입력 제어 신호에 비례하는 항을 포함하는 제4 인수의 곱을 포함한다.

Description

트랜지스터 특성 보정 방법 {METHOD OF COMPENSATING CHARACTERISTICS OF TRANSISTOR}
본 발명은 트랜지스터 특성 보정 방법에 관한 것이다.
본 출원은 2020년 2월 10일에 미국 특허청에 출원한 미국 특허출원번호 제62/972,419호를 우선권 주장하며, 여기에 인용함으로써 이 출원의 전체 내용을 본원에 포함한다.
화소 배열 및 관련 구동 트랜지스터 배열을 포함하는 표시 장치에서, 하나 이상의 파라미터에 기초하여 보정을 가하는 회로를 사용하여 구동 트랜지스터의 특성 변화 또는 차이를 보정할 필요가 있다.
그러나 보정 파라미터에 맞는 값을 찾는 기존의 방법은 성능이 좋지 않다. 그러므로 트랜지스터의 특정을 보정하는 개선된 시스템 및 방법이 필요하다.
본 발명이 해결하고자 하는 과제는 트랜지스터의 특정을 보정할 수 있는 더 나은 방법을 제시하는 것이다.
본 발명의 한 실시예에 따른 트랜지스터 특성 보정 방법은, 목표 전류와 입력 제어 신호에 기초하여 보정 제어 신호가 트랜지스터를 제어할 때 상기 트랜지스터가 구동하는 전류의 차이인 오차 값(error value)을 측정하는 단계, 제1 보정 파라미터에 제1 조정 값(adjustment)을 더하는 단계, 제2 보정 파라미터에 제2 조정 값을 더하는 단계, 그리고 상기 제1 보정 파라미터와 미보정 구동 전압의 곱을 상기 제2 보정 파라미터에 더한 값과 동일한 전압을 상기 트랜지스터의 게이트에 인가하는 단계를 포함하며, 상기 제1 조정 값은 첫 번째 항을 포함하고, 상기 제1 조정 값의 첫 번째 항은, 제1 상수인 제1 인수, 상기 오차 값에 기초한 제2 인수, 상기 제1 보정 파라미터에 기초한 제3 인수, 그리고 제1 거듭제곱으로 상승한 상기 입력 제어 신호에 비례하는 항을 포함하는 제4 인수의 곱을 포함하며, 상기 제2 조정 값은 첫 번째 항을 포함하고, 상기 제2 조정 값의 첫 번째 항은, 제2 상수인 제1 인수, 상기 오차 값에 기초한 제2 인수, 상기 제1 보정 파라미터에 기초한 제3 인수, 그리고 상기 제1 거듭제곱보다 작은 제2 거듭제곱으로 상승한 상기 입력 제어 신호에 비례하는 항을 포함하는 제4 인수의 곱을 포함한다.
본 발명의 한 실시예에 따르면, 상기 제1 거듭제곱은 2.2의 30% 이내일 수 있다.
본 발명의 한 실시예에 따르면, 상기 제2 거듭제곱은 1.1의 30% 이내일 수 있다.
본 발명의 한 실시예에 따르면, 상기 제1 거듭제곱과 상기 제2 거듭제곱의 차이는 1.1의 30% 이내일 수 있다.
본 발명의 한 실시예에 따르면, 상기 제1 거듭제곱은 0과 2.6 사이일 수 있다.
본 발명의 한 실시예에 따르면, 상기 제1 조정 값의 첫 번째 항의 제2 인수는 상기 오차 값의 30% 이내일 수 있다.
본 발명의 한 실시예에 따르면, 상기 제1 조정 값의 첫 번째 항의 제2 인수는 상기 오차 값의 부호의 30% 이내일 수 있다.
본 발명의 한 실시예에 따르면, 상기 제1 조정 값은 두 번째 항을 포함하고, 상기 제1 조정 값의 두 번째 항은, 제3 상수인 제1 인수, 상기 오차 값에 기초한 제2 인수, 상기 제1 보정 파라미터에 기초한 제3 인수, 그리고 상기 제1 거듭제곱보다 작은 제3 거듭제곱으로 상승한 상기 입력 제어 신호에 비례하는 항을 포함하는 제4 인수의 곱을 포함할 수 있다.
본 발명의 한 실시예에 따르면, 상기 제3 상수의 상기 제1 상수에 대한 비율은 상기 트랜지스터의 명목 문턱 전압의 두 배의 30% 이내일 수 있다.
본 발명의 한 실시예에 따르면, 상기 제1 조정 값은 세 번째 항을 포함하고, 상기 제1 조정 값의 세 번째 항은, 제4 상수인 제1 인수, 상기 오차 값에 기초한 제2 인수, 그리고 상기 제1 보정 파라미터에 기초한 제3 인수의 곱을 포함할 수 있다.
본 발명의 한 실시예에 따르면, 상기 제4 상수의 상기 제1 상수에 대한 비율은 상기 트랜지스터의 명목 문턱 전압의 두 배의 30% 이내일 수 있다.
본 발명의 한 실시예에 따르면, 상기 제1 조정 값은 네 번째 항을 포함하고, 상기 제1 조정 값의 네 번째 항은, 제5 상수인 제1 인수, 상기 오차 값에 기초한 제2 인수, 상기 제2 보정 파라미터에 기초한 제3 인수, 그리고 제4 거듭제곱으로 상승한 상기 입력 제어 신호에 비례하는 항을 포함하는 제4 인수의 곱을 포함할 수 있다.
본 발명의 한 실시예에 따르면, 상기 제5 상수의 상기 제1 상수에 대한 비율은 상기 트랜지스터의 명목 문턱 전압의 두 배의 30% 이내일 수 있다.
본 발명의 한 실시예에 따르면, 상기 제1 조정 값은 다섯 번째 항을 포함하고, 상기 제1 조정 값의 다섯 번째 항은, 제6 상수인 제1 인수, 상기 오차 값에 기초한 제2 인수, 그리고 상기 제2 보정 파라미터에 기초한 제3 인수의 곱을 포함할 수 있다.
본 발명의 한 실시예에 따르면, 상기 제6 상수의 상기 제1 상수에 대한 비율은 상기 트랜지스터의 명목 문턱 전압의 두 배의 30% 이내일 수 있다.
본 발명의 한 실시예에 따르면, 상기 제2 조정 값은 두 번째 항을 포함하고, 상기 제2 조정 값의 두 번째 항은, 제3 상수인 제1 인수, 상기 오차 값에 기초한 제2 인수, 그리고 상기 제1 보정 파라미터에 기초한 제3 인수의 곱을 포함할 수 있다.
본 발명의 한 실시예에 따르면, 상기 제3 상수의 상기 제2 상수에 대한 비율은 상기 트랜지스터의 명목 문턱 전압의 두 배의 30% 이내일 수 있다.
본 발명의 한 실시예에 따르면, 상기 제2 조정 값은 세 번째 항을 포함하고, 상기 제2 조정 값의 세 번째 항은, 제4 상수인 제1 인수, 상기 오차 값에 기초한 제2 인수, 그리고 상기 제2 보정 파라미터에 기초한 제3 인수의 곱을 포함하며, 상기 제4 상수의 상기 제2 상수에 대한 비율은 1.0의 30% 이내일 수 있다.
본 발명의 한 실시예에 따른 트랜지스터 특성 보정 시스템은, 처리 회로, 그리고 메모리를 포함하며, 상기 메모리는 인스트럭션을 저장하며, 상기 처리 회로는 상기 인스트럭션을 실행하면, 목표 전류와 입력 제어 신호에 기초하여 보정 제어 신호가 트랜지스터를 제어할 때 상기 트랜지스터가 구동하는 전류의 차이인 오차 값(error value)을 측정하고, 제1 보정 파라미터에 제1 조정 값(adjustment)을 더하고, 제2 보정 파라미터에 제2 조정 값을 더하고, 상기 제1 보정 파라미터와 미보정 구동 전압의 곱을 상기 제2 보정 파라미터에 더한 값과 동일한 전압이 상기 트랜지스터의 게이트에 인가되도록 하며, 상기 제1 조정 값은 첫 번째 항을 포함하고, 상기 제1 조정 값의 첫 번째 항은, 제1 상수인 제1 인수, 상기 오차 값에 기초한 제2 인수, 상기 제1 보정 파라미터에 기초한 제3 인수, 그리고 제1 거듭제곱으로 상승한 상기 입력 제어 신호에 비례하는 항을 포함하는 제4 인수의 곱을 포함하며, 상기 제2 조정 값은 첫 번째 항을 포함하고, 상기 제2 조정 값의 첫 번째 항은, 제2 상수인 제1 인수, 상기 오차 값에 기초한 제2 인수, 상기 제1 보정 파라미터에 기초한 제3 인수, 그리고 상기 제1 거듭제곱보다 작은 제2 거듭제곱으로 상승한 상기 입력 제어 신호에 비례하는 항을 포함하는 제4 인수의 곱을 포함한다.
본 발명의 한 실시예에 따른 트랜지스터 특성 보정 시스템은, 처리 수단을 포함하는 트랜지스터 특성 보정 시스템으로서, 상기 처리 수단은, 목표 전류와 입력 제어 신호에 기초하여 보정 제어 신호가 트랜지스터를 제어할 때 상기 트랜지스터가 구동하는 전류의 차이인 오차 값(error value)을 측정하고, 제1 보정 파라미터에 제1 조정 값(adjustment)을 더하고, 제2 보정 파라미터에 제2 조정 값을 더하고, 상기 제1 보정 파라미터와 미보정 구동 전압의 곱을 상기 제2 보정 파라미터에 더한 값과 동일한 전압이 상기 트랜지스터의 게이트에 인가되도록 하며, 상기 제1 조정 값은 첫 번째 항을 포함하고, 상기 제1 조정 값의 첫 번째 항은, 제1 상수인 제1 인수, 상기 오차 값에 기초한 제2 인수, 상기 제1 보정 파라미터에 기초한 제3 인수, 그리고 제1 거듭제곱으로 상승한 상기 입력 제어 신호에 비례하는 항을 포함하는 제4 인수의 곱을 포함하며, 상기 제2 조정 값은 첫 번째 항을 포함하고, 상기 제2 조정 값의 첫 번째 항은, 제2 상수인 제1 인수, 상기 오차 값에 기초한 제2 인수, 상기 제1 보정 파라미터에 기초한 제3 인수, 그리고 상기 제1 거듭제곱보다 작은 제2 거듭제곱으로 상승한 상기 입력 제어 신호에 비례하는 항을 포함하는 제4 인수의 곱을 포함한다.
이와 같이 함으로써 더 나은 방법으로 트랜지스터의 특정을 보정할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 한 실시예에 따른 신호 흐름도이다.
도 3은 본 발명의 한 실시예에 따른 방정식 표이다.
도 4a는 본 발명의 한 실시예에 따른 모의 실험 결과를 보여주는 그래프이다.
도 4b는 본 발명의 한 실시예에 따른 모의 실험 결과를 보여주는 그래프이다.
도 4c는 본 발명의 한 실시예에 따른 모의 실험 결과를 보여주는 그래프이다.
도 4d는 본 발명의 한 실시예에 따른 모의 실험 결과를 보여주는 그래프이다.
이제 첨부한 도면을 참고하여 뒤에서 설명할 상세한 설명은 트랜지스터의 특성 보정 시스템 및 방법의 실시예에 관한 것으로서, 본 발명의 실시예에 의하여 구현 또는 이용될 형태를 모두 표현한 것은 아니다. 이제 첨부한 도면을 참고하여 본 발명의 실시예에 대하여 상세하게 설명한다. 그러나 서로 다른 실시예에서 구현되는 것과 동일한 또는 균등한 기능과 구조도 본 발명의 범위 내에 포함된다. 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 도면 부호를 붙였다.
도 1은 본 발명의 한 실시예에 따른 표시 장치(100)의 블록도이다. 표시 장치(100)는 화소(105) 배열(array)(하나만 도시함)을 포함하며, 각 화소는 (예를 들어 발광 다이오드에 전류를 구동하는) 구동 트랜지스터(110)를 포함한다. 구동 및 감지 회로(115)는 구동 트랜지스터(110)의 게이트에 제어 전압을 인가하고(보기: 제1 상태), 구동 트랜지스터(110)가 생성하는 구동 전류를 감지한다(보기: 제2 상태). 구동 및 감지 회로(115)는 또한 (예를 들어 아날로그 감산 회로를 사용하여) 구동 트랜지스터(110)가 생성하는 구동 전류와 기준 전류의 차이를 계산할 수 있다. 처리 회로(120)는 구동 및 감지 회로(115)와 상호 작용하여 구동 트랜지스터(110)의 파라미터에 생기는 변화(changes 또는 variation)를 판단하고 적절하게 보정한다.
구동 트랜지스터(110)의 특성[보기: 이동도(mobility) μ 및 문턱 전압 Vth]은 변화할 수 있는데, 이는 예를 들어 구동 트랜지스터(110) 간 제작 상의 차이 또는 노화 때문이다. 이와 같이, 본 발명의 실시예에서는, 제어 전압을 수정 또는 조정(modification)하여 이러한 변화를 보정한다. 도 2를 참고하면, 본 발명의 한 실시예에서는, 200에서 입력 제어 신호, 예를 들어, 입력 전압(Vin)을 미보정 제어 전압(uncompensated control voltage)(Vn)으로 변환하는데, 이는 감마 보정을 적용하고[입력 전압(Vin)을 1.1 거듭제곱으로 올리고] 명목 문턱 전압(nominal threshold voltage)(Vth'), 예를 들어 0.7 V를 더한다. 205에서, 제1 [승산(multiplicative)] 보정 파라미터(A) 및 제2 [가산(additive)] 보정 파라미터(C)를 사용하여 미보정 제어 전압(Vn)을 수정하여, 구동 트랜지스터(110)의 게이트에 인가되는 구동 전압(drive voltage)(Vd)을 생성한다. 구동 트랜지스터(110)는 이어, 210에서, μ(Vd - Vth)2의 값을 가지는 구동 전류(Ipixel)를 생성한다. 여기에서 μ는 구동 트랜지스터(110)의 캐리어 이동도이고, Vth는 구동 트랜지스터(110)의 문턱 전압이다. (215에서 계산한) 기준 전류[또는 "목표(target)" 전류](Iref)를 구동 전류(Ipixel)에서 뺌으로써(220) 오차 값(225)을 생성한다.
본 발명의 한 실시예에 따르면, 측정한 오차 값에 기초하여 동작 중에 제1 보정 파라미터(A) 및 제2 보정 파라미터(C)를 조정한다. 이러한 조정은 (수용 가능한 작은 오차 값으로) 수렴할 때까지 반복할 수 있다. 이러한 조정을 수행하는 방법은 다음으로부터 끌어낼 수 있다.
오차 값(225)은 다음 방정식으로 주어질 수 있다.
en = Iref - μ(A * (Vin 1.1 + Vth') + C - Vth)2
여기에서 아래 첨자 n은 반복할 때마다 증가하는 인덱스이다.
제1 보정 파라미터(A) 및 제2 보정 파라미터(C)는 급속 하강 라인(lines of steepest descent)을 사용하여 다음과 같이 갱신할 수 있다.
An+1 = An - stepA *
Figure pat00001
= An - 2* stepA * en *
Figure pat00002
Cn+1 = Cn - stepC *
Figure pat00003
= Cn - 2* stepC * en *
Figure pat00004
en 의 An 에 대한 편도함수(partial derivative)는 다음과 같다.
Figure pat00005
= -2*μ ( An Vin 1.1 + An Vth' + Cn - Vth)*( Vin 1.1 + Vth' )
= -2*μ ( An Vin 2.2 + An Vin 1.1 Vth' + Cn Vin 1.1 - Vin 1.1Vth + An Vin 1.1 Vth' + An Vth'2 + Cn Vth' - VthVth')
= -2*μ ( An Vin 2.2 + 2 An Vin 1.1 Vth' + An Vth'2 + Cn Vin 1.1 + Cn Vth' - Vin 1.1Vth - VthVth')
마지막 두 항(- Vin 1.1Vth 및 - VthVth')은 매우 작아서 편도함수의 부호에 영향을 미치지 않을 것이므로, 이들을 제거하면 다음과 같은 근사식을 얻을 수 있다.
Figure pat00006
= -2*μ (An Vin 2.2 + 2 An Vin 1.1 Vth' + An Vth'2 + Cn Vin 1.1 + Cn Vth')
다음 방정식을 사용하여 제1 보정 파라미터(A)를 갱신할 수 있다.
An+1 = An - stepA0 *
Figure pat00007
= An - 2* stepA0 * en *
Figure pat00008
여기에서 편도함수는 다음과 같다.
Figure pat00009
= -2*μ (An Vin 2.2 + 2 An Vin 1.1 Vth' + An Vth'2 + Cn Vin 1.1 + Cn Vth').
제2 보정 파라미터(C)를 갱신하기 위하여 다음 방정식을 사용할 수 있다.
Figure pat00010
= -2*μ (An Vin 1.1 + An Vth' + Cn - Vth),
Vth 를 포함하는 미지의 항(unknown term)을 무시하면 다음과 같다.
Figure pat00011
= -2*μ (An Vin 1.1 + An Vth' + Cn).
다음 방정식을 사용하여 제2 보정 파라미터(C)를 갱신할 수 있다.
Cn+1 = Cn - stepC0 *
Figure pat00012
= Cn - 2* stepC0 * en *
Figure pat00013
,
여기에서 편도함수는 다음과 같다.
Figure pat00014
= -2*μ (An Vin 1.1 + A Vth' + Cn).
제1 보정 파라미터(A) 및 제2 보정 파라미터(C)를 갱신하는 데 사용할 수 있는 방정식 전체를 도 3의 표에 도시하였다. 여기에서 X는 입력 전압(Vin)을 뜻한다. 이 표의 첫째 행은 앞서 유도한 방정식을 나타낸다(편도함수에 대한 표현도 직접적으로 포함됨). 제1 보정 파라미터(A)는 반복할 때마다 제1 조정값(adjustment)을 더함으로써 조정할 수 있으며, 제1 조정값은 다음과 같이 5개의 항을 포함한다.
stepA * en * (An Xn 2.2 + 2An Xn 1.1 Vth' + An Vth'2 + Cn Xn 1.1 + Cn Vth')
제1 조정값의 제1항은, 예를 들어 stepA * en * An Xn 2.2이고, 제1 조정값의 제2항은 stepA * en * 2An Xn 1.1 Vth'이다. 여기에서, 제1 조정값에 대한 수식 등 수식 내의 항(및 항의 수)은 (i) (앞에서처럼) 인수 분해된 형태로, 예를 들어, 공통 인수는 모두 다항식(sum of terms) 바깥에 모여 있고 다항식 내부는 공통 인수가 없는 형태로, 아니면 (ii) (다항식으로) 전개된 형태로 기재했는지 여부에 영향을 받지 않는다. 전개된 형태는 예를 들면 다음과 같다.
stepA * en * An Xn 2.2 + stepA * en * 2An Xn 1.1 Vth' + stepA * en * An Vth'2 + stepA * en * Cn Xn 1.1 + stepA * en * Cn Vth'.
본 발명의 한 실시예에 따르면, 제1 조정값에 대한 방정식에서 수치는 약간 변할 수 있지만, 그 방법은 실질적으로 동일한 방식으로 작동한다. 예를 들면, 제1 조정값의 제1항(앞에서 항들이 쓰여진 순서대로 따져서)의 인수 Xn 2.2는 제1 거듭제곱까지 상승한 제어 신호에 비례하는 항(Xn 2.2)을 포함하는데, 여기에서 제1 거듭제곱은 2.2 또는 다른 숫자, 예를 들어 2.2의 30% 내의 숫자일 수 있다.
이와 마찬가지로, (i) 제1 조정값의 제2항의 상수 인수(constant factor)(stepA * 2 Vth')의 (ii) 제1 조정값의 제1항의 상수 인수(stepA)에 대한 비는 명목 문턱 전압(Vth')의 두 배이거나 명목 문턱 전압(Vth')의 두 배의 30% 이내일 수 있다. 여기에서, 제2 숫자가 제1 숫자의 "Y% 이내"라고 하면, 제2 숫자가 제1 숫자의 (1-Y/100) 배 이상이고, 제1 숫자의 (1+Y/100) 배 이하라는 것을 뜻한다.
도 3의 표의 제1행의 두 번째 방정식으로부터, 제2 보정 파라미터(C)는 반복할 때마다 제2 조정값을 더함으로써 조정할 수 있으며, 제2 조정값은 3개의 항을 포함한다. 예를 들면, (도 3의 표의 제1행에 나열된 순서대로) 제2 조정값의 제1항은 제2 거듭제곱까지 상승한 제어 신호에 비례하는 항(Xn 1.1)을 포함하는 네 번째 인수를 포함하는데, 여기에서 제2 거듭제곱은 1.1이다.
도 3의 표의 제2행은 오차 값 대신 오차 값의 부호를 사용한 제1 대체(alternate) 방정식 집합을 보여 준다. 도 3의 표의 제3행은 제2 대체 방정식 집합을 보여 주는데, 제1 조정값 및 제2 조정값 각각의 제1항을 제외한 모든 항들을 생략하고, 제1 거듭제곱은 2로, 제2 거듭제곱은 1로 근사하였다. 이러한 방정식 집합을 사용하는 실시예에서는 계산 비용이 줄어들 수 있는데, 이는 부분적으로 숫자를 제곱하는 것이 2.2 제곱까지 숫자를 증가시키는 것보다 부담이 훨씬 적기 때문이다. 도 3의 표의 제4행은 제3 대체 방정식 집합을 보여 주는데, 제1 거듭제곱은 0으로, 제2 거듭제곱은 -1이다. 도 3의 표에 있는 방정식에서, 다른 상수들은 스텝 크기로 흡수되어 stepA = 4 μ stepA0 및 stepC = 4 μ stepC0.
제1 보정 파라미터(A)와 제2 보정 파라미터(C)에 사용하는 초기 값은 각각 1과 0일 수 있다. 스텝 크기 stepA 및 stepC 는 감지 잡음과 입력 전력(즉, 트랜지스터 구동 전류를 감지할 때 감지되는 전류 신호의 전력)에 기초하여 선택할 수 있으며, 일반적으로 이 두 변수에 반비례하도록 선택할 수 있다. 잡음 변수는 150 pA 정도라고 예측할 수 있으며, 감지한 입력 전압의 제곱은 약 4 V2라고 예측할 수 있다. 모든 것을 전류 도메인으로 변환하면 1e-4 와 1e-7 사이의 스텝 크기가 된다. 이와 같이 상대적으로 넓은 범위 내에서, 스텝 크기를 조정하여 수용 가능한 수렴을 얻을 수 있다. 스텝 크기가 너무 크면, 조정 시퀀스가 불안정하고, 조정 시마다 이전 회차에서보다 큰 오차를 일으키는 양으로 과도 수정될 수 있다. 스텝 크기가 매우 작으면 조정 값이 작기 때문에 수렴이 천천히 진행되며, 스텝 크기가 불안정성을 야기할 만큼 크다면 조정 시마다 이전 회차에서보다 조금만 작은 크기를 가지는 오차를 일으키는 양으로 과도 수정되므로 이 경우에도 천천히 수렴될 수 있다.
조정 동작은 매 프레임 또는 그보다 적은 빈도로 수행할 수 있다. 표시 장치가 새로운 프레임을 표시할 때마다, 각 화소에 대한 보정 파라미터가 얼마나 잘 수행되는지에 대한 새로운 정보를 얻을 수 있다. 그러나 표시 장치가 포함하는 화소 수가 많기 때문에, 새로운 프레임이 표시될 때마다 각 화소에 대해서 각각의 보정 파라미터를 조정하는 것이 부담스러울 수 있다. 이 때문에, 본 발명의 한 실시예에서는, 화소의 부분 집합(보기: 표시 장치의 한 행에 있는 화소)에 대한 보정 파라미터만을 각 프레임마다 갱신한다.
도 4a 내지 도 4d는 도 3의 표의 각 행에 대한 모의 실험 결과를 보여준다. 도 4a 내지 도 4d 각각에서, 첫 번째 그래프는 제1 보정 파라미터(A)를 갱신 회수의 함수로 나타낸 것이고, 두 번째 그래프는 제2 보정 파라미터(C)를 갱신 회수의 함수로 나타낸 것이고, 세 번째 그래프는 오차 값을 갱신 회수의 함수로 나타낸 것이다. 도 3의 표의 제1행에 해당하는 실시예의 모의 실험 결과가 가장 빠르게 수렴함을 알 수 있다.
여기에서 설명한 방정식과 도면에서, 심볼들 사이의 공간과 대체 가능한 별표(asterisk: *)를 사용하여 곱셈을 나타내도록 하였다. 따라서, "An*Xn 1.1"와 "An Xn 1.1"는 모두 An 과 Xn 1.1 의 곱셈을 나타낸다. 여기에서, 제1 숫자 A와 제2 숫자 B "사이의 차이(difference between)"는 A - B와 동일하다. 여기에서, 제1 숫자 A의 제2 숫자 B에 대한 "비 또는 비율(ratio of)"은 A를 B로 나눈 것과 동일하다. 한 항에 존재하는 인수들의 순서는 중요하지 않으며, 이에 따라 예를 들면, stepA * en * An Xn 2.2 + 2An Xn 1.1 Vth'라고 쓴 곱은 제1 인수 stepA 및 제2 인수 en을 포함한다고 설명할 수 있지만, 예를 들어 제1 인수 en 및 제2 인수 stepA를 포함한다고 설명하는 것도 동일한 의미를 가진다는 점을 알 수 있다.
본 발명의 한 실시예에 따르면, 처리 회로는 여기에서 설명한 일부 또는 모든 계산을 수행할 수 있으며, (아날로그-디지털 변환기를 통하여) 오차 값을 수신하고, (예를 들어 구동 트랜지스터의 게이트에 연결된 디지털-아날로그 변환기를 적절한 디지털 값으로 구동함으로써) 적절한 게이트 전압이 구동 트랜지스터에 인가되도록 할 수 있다. "처리 회로"는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합을 사용하여 구현할 수 있다. 처리 회로는 예를 들면, 응용 주문형 집적 회로(ASIC), 범용 또는 전용 중앙 처리 장치(CPU), 디지털 신호 처리기(DSP), 그래픽 처리 장치(GPU), FPGA 등의 프로그램가능 논리 장치를 포함할 수 있다. 처리 회로에서 각각의 함수는 그 기능을 수행하는 유선 하드웨어 또는 비순간(non-transitory) 저장 매체에 저장된 명령을 수행하는 CPU 등의 범용 하드웨어로 수행될 수 있다. 처리 회로는 하나의 인쇄 회로 기판(PCB)에 제작되거나 서로 연결된 PCB에 분산 배치될 수 있다. 처리 회로는 다른 처리 회로를 포함할 수 있는데, 예를 들면 PCB 상에서 서로 연결된 FPGA와 CPU를 포함할 수 있다.
여기에서, "또는"이라는 용어는 "및/또는"으로 해석되어야 하는데, 예를 들면, "A 또는 B"는 "A" 또는 "B"이거나 "A 및 B" 중 하나를 뜻한다. 여기에서, 방법(보기: 조정) 또는 제1 양(quantity)[보기: 제1 항(term) 또는 제1 인자(factor)]이 제2 양(보기: 제2 항 또는 제2 인자)에 "기초"한다고 하면, 제2 양이 그 방법의 입력이거나 제1 양에 영향을 미치는 것을 의미하는데, 예를 들면, 제2 양이 제1 양을 계산하는 함수의 입력(보기: 단일 입력 또는 복수 입력 중 하나)이거나, 제1 양이 제2 양과 동등(equal)하거나, 제1 양이 제2 양과 동일(same)(보기: 메모리 내에서 동일한 장소에 저장)하다는 것을 의미한다.
"제1", "제2", "제3" 등의 용어를 여러 가지 원소, 성분, 영역, 층, 부분 등에 사용하지만, 이들은 이런 수식어에 의하여 한정되지 않는다. 이러한 용어는 어떤 원소, 성분, 영역, 층, 부분을 다른 원소, 성분, 영역, 층, 부분과 구별하기 위하여 사용하는 것이며 본 발명의 취지와 범위를 벗어나지 않는다.
설명의 편의를 위하여 도면에 도시한 어떤 부분 또는 특성에 대한 다른 부분 또는 특성의 관계를 나타내기 위하여 "아래", "밑", "위" 등 공간 관계 용어를 사용할 수 있다. 이러한 공간 관계 용어는 도면에 도시한 사용 또는 동작하는 장치의 서로 다른 위치 및/또는 방향을 나타내기 위한 것이다. 예를 들면, 도면에서 어떤 부분의 "아래" 또는 "밑"에 있는 것으로 도시한 부분은 장치가 뒤집히면 반대로 "위"에 있는 것이 된다. 그러므로 예를 들어 "아래" 및 "밑"은 위와 아래를 모두 나타낼 수 있다. 장치가 예를 들면 90도 회전하거나 다른 방향을 향할 수 있으며, 이 경우 공간 관계 용어는 이에 맞게 해석되어야 한다. 또한, 어떤 층이 다른 두 층 "사이"에 있다고 표현했을 때, 두 층 사이에 해당 층만 있을 수도 있지만 하나 이상의 다른 층이 더 있을 수 있다.
여기에서 사용된 용어는 특정 실시예를 설명할 목적으로 사용할 뿐이며 본 발명을 제한하고자 하는 것은 아니다. 여기에서 "실질적으로", "약", "대체로" 및 이와 비슷한 표현은 근사를 나타내는 표현일 뿐 "정도"를 나타내는 것이 아니며, 당업자가 알 수 있는 측정값 또는 계산 값의 고유 오차를 나타내는 데 사용한다.
여기에서 수를 특별히 언급하지 않으면 단수 또는 복수의 경우를 모두 포함한다. 어떤 특징, 단계, 동작, 부분, 성분 등을 "포함"한다는 표현은 해당 부분 외에 다른 특징, 단계, 동작, 부분, 성분 등도 포함할 수 있다는 것을 의미한다. "및/또는"이라는 표현은 나열된 것들 중 하나 또는 둘 이상의 모든 조합을 포함한다. 나열 목록 앞에 기재한 "적어도 하나" 등의 표현은 목록 전체를 수식하는 것이지 목록 내의 각각의 것을 수식하는 것은 아니다. 또한, 본 발명의 실시예를 설명할 때 사용하는 "수 있다"는 표현은 "본 발명의 하나 이상의 실시예"에 적용 가능하다는 것을 뜻한다. "예시적인"이라는 용어는 예 또는 도면을 나타낸다. "사용", "이용" 등은 이와 유사한 다른 표현과 함께 비슷한 의미로 사용될 수 있다.
부분, 층, 영역, 성분 등이 다른 부분, 층, 영역, 성분의 "위에" 있거나 "연결되어" 있는 것으로 기재하는 경우 "바로" 위에 있거나 또는 "직접" 연결되어 있는 경우뿐 아니라 중간에 다른 부분, 층, 영역, 성분 등이 더 끼어 있는 경우도 포함한다. 그러나 "바로 위에" 있거나 "직접 연결"되어 있는 것으로 기재하면 중간에 다른 부분이 없다는 것을 뜻한다.
여기에 기재한 수치 범위는 해당 범위 안에 포함되는 동일한 정확도의 모든 부분 범위(sub-range)를 포함한다. 예를 들면, "1.0 내지 10.0" 또는 "1.0과 10.0 사이"의 범위는 최소값 1.0과 최대값 10.0 및 그 사이에 있는 모든 부분 범위, 즉, 1.0 이상의 최소값과 10.0 이하의 최대값을 가지는 부분 범위, 예를 들면 2.4 내지 7.6을 포함한다. 여기에서 언급한 최대값은 그 안에 포함되고 그보다 작은 모든 수치 한계를 포함하고, 본 명세서에 기재한 최소값은 그 안에 포함되고 그보다 큰 모든 수치 한계를 포함한다.
이상에서 트랜지스터 특성 보정 시스템 및 방법의 실시예에 대하여 설명 및 도시하였지만, 당업자라면 이러한 실시예를 변경 및 수정할 수도 있다. 따라서 여기에서 제시한 원리에 따라 구성된 다른 트랜지스터 특성 보정 시스템 및 방법도 본 발명에 포함된다. 본 발명은 다음의 청구범위 및 그 등가물에 의하여 정의된다.
100: 표시 장치
105: 화소
110: 구동 트랜지스터
115: 구동 및 감지 회로
120: 처리 회로

Claims (10)

  1. 목표 전류와 입력 제어 신호에 기초하여 보정 제어 신호가 트랜지스터를 제어할 때 상기 트랜지스터가 구동하는 전류의 차이인 오차 값(error value)을 측정하는 단계,
    제1 보정 파라미터에 제1 조정 값(adjustment)을 더하는 단계,
    제2 보정 파라미터에 제2 조정 값을 더하는 단계, 그리고
    상기 제1 보정 파라미터와 미보정 구동 전압의 곱을 상기 제2 보정 파라미터에 더한 값과 동일한 전압을 상기 트랜지스터의 게이트에 인가하는 단계
    를 포함하며,
    상기 제1 조정 값은 첫 번째 항을 포함하고,
    상기 제1 조정 값의 첫 번째 항은,
    제1 상수인 제1 인수,
    상기 오차 값에 기초한 제2 인수,
    상기 제1 보정 파라미터에 기초한 제3 인수, 그리고
    제1 거듭제곱으로 상승한 상기 입력 제어 신호에 비례하는 항을 포함하는 제4 인수
    의 곱을 포함하며,
    상기 제2 조정 값은 첫 번째 항을 포함하고,
    상기 제2 조정 값의 첫 번째 항은,
    제2 상수인 제1 인수,
    상기 오차 값에 기초한 제2 인수,
    상기 제1 보정 파라미터에 기초한 제3 인수, 그리고
    상기 제1 거듭제곱보다 작은 제2 거듭제곱으로 상승한 상기 입력 제어 신호에 비례하는 항을 포함하는 제4 인수
    의 곱을 포함하는
    트랜지스터 특성 보정 방법.
  2. 제1항에서,
    상기 제1 거듭제곱은 2.2의 30% 이내이고, 상기 제2 거듭제곱은 1.1의 30% 이내인 트랜지스터 특성 보정 방법.
  3. 제1항에서,
    상기 제1 거듭제곱과 상기 제2 거듭제곱의 차이는 1.1의 30% 이내인 트랜지스터 특성 보정 방법.
  4. 제3항에서,
    상기 제1 거듭제곱은 0과 2.6 사이인 트랜지스터 특성 보정 방법.
  5. 제3항에서,
    상기 제1 조정 값의 첫 번째 항의 제2 인수는 상기 오차 값의 30% 이내 또는 상기 오차 값의 부호의 30% 이내인 트랜지스터 특성 보정 방법.
  6. 제1항에서,
    상기 제1 조정 값은 두 번째 항을 포함하고,
    상기 제1 조정 값의 두 번째 항은,
    제3 상수인 제1 인수,
    상기 오차 값에 기초한 제2 인수,
    상기 제1 보정 파라미터에 기초한 제3 인수, 그리고
    상기 제1 거듭제곱보다 작은 제3 거듭제곱으로 상승한 상기 입력 제어 신호에 비례하는 항을 포함하는 제4 인수
    의 곱을 포함하는
    트랜지스터 특성 보정 방법.
  7. 제6항에서,
    상기 제1 조정 값은 세 번째 항을 포함하고,
    상기 제1 조정 값의 세 번째 항은,
    제4 상수인 제1 인수,
    상기 오차 값에 기초한 제2 인수, 그리고
    상기 제1 보정 파라미터에 기초한 제3 인수
    의 곱을 포함하는
    트랜지스터 특성 보정 방법.
  8. 제7항에서,
    상기 제1 조정 값은 네 번째 항을 포함하고,
    상기 제1 조정 값의 네 번째 항은,
    제5 상수인 제1 인수,
    상기 오차 값에 기초한 제2 인수,
    상기 제2 보정 파라미터에 기초한 제3 인수, 그리고
    제4 거듭제곱으로 상승한 상기 입력 제어 신호에 비례하는 항을 포함하는 제4 인수
    의 곱을 포함하는
    트랜지스터 특성 보정 방법.
  9. 제8항에서,
    상기 제1 조정 값은 다섯 번째 항을 포함하고,
    상기 제1 조정 값의 다섯 번째 항은,
    제6 상수인 제1 인수,
    상기 오차 값에 기초한 제2 인수, 그리고
    상기 제2 보정 파라미터에 기초한 제3 인수
    의 곱을 포함하는
    트랜지스터 특성 보정 방법.
  10. 제6항 내지 제9항 중 어느 한 항에서,
    상기 제3 내지 상기 제6 상수 각각의 상기 제1 상수에 대한 비율은 상기 트랜지스터의 명목 문턱 전압의 두 배의 30% 이내인 트랜지스터 특성 보정 방법.

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