KR20220014873A - GaN 기판 웨이퍼 및 그 제조 방법 - Google Patents

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KR20220014873A
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gan
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region
gan substrate
wafer
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유우키 에나츠
겐지 이소
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미쯔비시 케미컬 주식회사
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Abstract

횡형 디바이스 구조를 갖는 질화물 반도체 디바이스의 제조에 바람직하게 사용될 수 있는, 개선된 생산성을 갖는 GaN 기판 웨이퍼를 제공하는 것. (0001) 배향된 GaN 기판 웨이퍼로서, 재성장 계면을 사이에 두고 N 극성측에 형성된 제 1 영역과, Ga 극성측에 형성된 최소 두께를 갖는 제 2 영역을 갖고, 그 제 2 영역의 최소 두께가 20 ㎛ 이상이고, 그 제 2 영역의 적어도 일부에 있어서 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상인, GaN 기판 웨이퍼.

Description

GaN 기판 웨이퍼 및 그 제조 방법
본 발명은, GaN (질화갈륨) 으로 이루어지는 기판 웨이퍼와 그 제조 방법에 관한 것이다. 기판 웨이퍼란, 반도체 디바이스를 제조할 때에 기판으로서 사용되는 웨이퍼를 의미한다.
상부에만 천이 금속 원자 농도가 높은 영역을 형성한 GaN 후막을 사파이어 웨이퍼 상에 HVPE (Hydride Vapor Phase Epitaxy) 로 성장시킨 후, 그 GaN 후막을 그 사파이어 웨이퍼로부터 박리시키는 방법에 의해 얻어지는, 표면측에만 부분적으로 형성된 고저항 영역을 갖는 GaN 기판 웨이퍼가 제안되어 있다 (특허문헌 1). 불순물 도핑에 의해 고저항화된 GaN 결정은 균열되기 쉽지만, 이 방법으로 제조되는 GaN 기판 웨이퍼에는 크랙이 잘 형성되지 않는다는 것이, 그 특허문헌 1 에는 기재되어 있다.
일본 공개특허공보 2012-232884호
인용문헌 1 에 개시된 방법으로, 표면측에만 부분적으로 비저항을 높인 영역을 형성한 GaN 기판 웨이퍼를 제조하는 경우, 1 장의 GaN 기판 웨이퍼를 제조할 때마다, 1 장의 사파이어 웨이퍼 상에 HVPE 로 GaN 후막을 성장시킬 필요가 있다.
본 발명자들은, 인용문헌 1 에 개시된 방법 대신에, 저불순물 농도의 GaN 웨이퍼를 미리 제조한 후에, 그 위에 보상 불순물로 도프한 GaN 층을 성장시키면, 표면측에만 부분적으로 비저항을 높인 영역을 갖는 GaN 기판 웨이퍼를 보다 효율적으로 생산할 수 있는 것을 깨달았다.
본 발명은 이러한 착상에 기초하여 이루어진 것으로서, 그 실시형태에는 이하가 포함된다.
[1] (0001) 배향된 GaN 기판 웨이퍼로서,
재성장 계면을 사이에 두고 N 극성측에 형성된 제 1 영역과, Ga 극성측에 형성된 최소 두께를 갖는 제 2 영역을 갖고,
그 제 2 영역의 최소 두께가 20 ㎛ 이상이고,
그 제 2 영역의 적어도 일부에 있어서 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상인, GaN 기판 웨이퍼.
[2] 상기 제 1 영역이, 다음의 (a) ∼ (c) 에서 선택되는 1 이상의 조건을 만족하고 있는, 상기 [1] 에 기재된 GaN 기판 웨이퍼.
(a) Si 농도가 5 × 1016 atoms/㎤ 이상이다.
(b) O 농도가 3 × 1016 atoms/㎤ 이하이다.
(c) H 농도가 1 × 1017 atoms/㎤ 이하이다.
[3] 상기 제 1 영역에 있어서, 보상 불순물의 총 농도가 도너 불순물의 총 농도보다 낮은, 상기 [1] 또는 [2] 에 기재된 GaN 기판 웨이퍼.
[4] 상기 제 1 영역에 있어서, 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 미만인, 상기 [1] ∼ [3] 중 어느 하나에 기재된 GaN 기판 웨이퍼.
[5] 상기 제 1 영역에 있어서, Si, O 및 H 이외의 불순물 원소의 농도가, 독립적으로 5 × 1015 atoms/㎤ 이하인, 상기 [1] ∼ [4] 중 어느 하나에 기재된 GaN 기판 웨이퍼.
[6] 이하의 (1) ∼ (3) 에서 선택되는 어느 조건을 만족하는, 상기 [1] ∼ [5] 중 어느 하나에 기재된 GaN 기판 웨이퍼.
(1) 50 ㎜ 이상 55 ㎜ 이하의 직경과 250 ㎛ 이상 450 ㎛ 이하의 두께를 갖는다.
(2) 100 ㎜ 이상 105 ㎜ 이하의 직경과 350 ㎛ 이상 750 ㎛ 이하의 두께를 갖는다.
(3) 150 ㎜ 이상 155 ㎜ 이하의 직경과 450 ㎛ 이상 800 ㎛ 이하의 두께를 갖는다.
[7] 상기 제 2 영역이 Ga 극성측의 주면을 적어도 포함하는 주도프 영역을 갖고, 또한 그 주도프 영역에 있어서의 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상인, 상기 [1] ∼ [6] 중 어느 하나에 기재된 GaN 기판 웨이퍼.
[8] 상기 주도프 영역에 있어서의 보상 불순물의 총 농도가 1 × 1018 atoms/㎤ 이상인, 상기 [7] 에 기재된 GaN 기판 웨이퍼.
[9] 상기 주도프 영역에 있어서, 보상 불순물의 총 농도가 도너 불순물의 총 농도의 2 배 이상인, 상기 [7] 또는 [8] 에 기재된 GaN 기판 웨이퍼.
[10] 상기 주도프 영역이, 탄소 및 천이 금속 원소에서 선택되는 1 종 이상의 원소를 함유하는, 상기 [7] ∼ [9] 중 어느 하나에 기재된 GaN 기판 웨이퍼.
[11] 상기 주도프 영역에 가장 높은 농도로 함유되는 불순물이 Fe, Mn 또는 C 인, 상기 [7] ∼ [10] 중 어느 하나에 기재된 GaN 기판 웨이퍼.
[12] 상기 주도프 영역이 GaN 극성측의 주면으로부터 특정 길이 이내의 영역이고, 그 특정 길이가 20 ㎛ 이상인, 상기 [7] ∼ [11] 중 어느 하나에 기재된 GaN 기판 웨이퍼.
[13] 상기 주도프 영역에 있어서, c 축 방향을 따른 보상 불순물의 총 농도의 변동이, 중앙값으로부터 ± 25 ％ 의 범위 내인, 상기 [7] ∼ [12] 중 어느 하나에 기재된 GaN 기판 웨이퍼.
[14] 상기 특정 길이가 50 ㎛ 보다 큰, 상기 [12] 또는 [13] 에 기재된 GaN 기판 웨이퍼.
[15] 상기 특정 길이가 상기 제 2 영역의 최소 두께의 50 ％ 이상인, 상기 [12] ∼ [14] 중 어느 하나에 기재된 GaN 기판 웨이퍼.
[16] 상기 제 2 영역에 있어서의 보상 불순물의 총 농도가 5 × 1019 atoms/㎤ 이하인, 상기 [1] ∼ [15] 중 어느 하나에 기재된 GaN 기판 웨이퍼.
[17] 상기 제 2 영역의 최소 두께가 300 ㎛ 이하인, 상기 [1] ∼ [16] 중 어느 하나에 기재된 GaN 기판 웨이퍼.
[18] Ga 극성측의 주면이 평탄면인, 상기 [1] ∼ [17] 중 어느 하나에 기재된 GaN 기판 웨이퍼.
[19] Ga 극성측의 주면에 대하여 상기 재성장 계면이 경사져 있는, 상기 [18] 에 기재된 GaN 기판 웨이퍼.
[20] 상기 제 2 영역에 있어서의 상기 재성장 계면이 경사져 있는 방향의 일방단과 타방단 사이의 두께차가 200 ㎛ 를 초과하지 않는, 상기 [19] 에 기재된 GaN 기판 웨이퍼.
[21] 상기 [1] ∼ [20] 중 어느 하나에 기재된 GaN 기판 웨이퍼와, 그 GaN 기판 웨이퍼의 Ga 극성측의 주면 상에 에피택셜 성장한 질화물 반도체층을 갖는 에피택셜 웨이퍼.
[22] 상기 [1] ∼ [20] 중 어느 하나에 기재된 GaN 기판 웨이퍼를 준비하는 공정과, 그 GaN 기판 웨이퍼의 Ga 극성측의 주면 상에 질화물 반도체층을 성장시키는 공정을 갖는 에피택셜 웨이퍼의 제조 방법.
[23] 상기 [1] ∼ [20] 중 어느 하나에 기재된 GaN 기판 웨이퍼를 준비하는 공정과, 그 GaN 기판 웨이퍼의 Ga 극성측의 주면 상에 질화물 반도체층을 성장시켜 에피택셜 웨이퍼를 얻는 공정과, 그 에피택셜 웨이퍼의 적어도 일부에 있어서, 상기 GaN 기판 웨이퍼의 상기 제 1 영역을 제거하는 공정을 갖는 질화물 반도체 디바이스의 제조 방법.
[24] 기판 상에, (0001) 배향된 제 2 GaN 후막을 HVPE 에 의해 성장시킨 후, 그 제 2 GaN 후막을 슬라이스함으로써 제 2 c 면 GaN 웨이퍼를 얻는 제 2 공정과,
그 제 2 c 면 GaN 웨이퍼 상에, (0001) 배향된 두께 50 ㎛ 보다 큰 GaN 막을 HVPE 에 의해 성장시키는 제 3 공정을 갖고, 또한
그 GaN 막은, 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상인 부분이 형성되는 것을 특징으로 하는, GaN 기판 웨이퍼의 제조 방법.
[25] 재성장 계면을 사이에 두고 N 극성측의 영역과 Ga 극성측의 영역을 갖는, GaN 기판 웨이퍼를 제조하는 방법으로서,
(ⅰ) 의도적으로 도핑되어 있지 않은 GaN 으로 이루어지고 (0001) 배향된 제 1 GaN 후막을, 시드 웨이퍼 상에 HVPE 로 성장시킴과 함께, 그 제 1 GaN 후막을 가공하여 적어도 1 장의 제 1 c 면 GaN 웨이퍼를 얻는 제 1 공정,
(ⅱ) 의도적으로 도핑되어 있지 않은 GaN 으로 이루어지고 (0001) 배향된 제 2 GaN 후막을, 제 1 공정에서 얻은 제 1 c 면 GaN 웨이퍼 상에 HVPE 로 성장시킴과 함께, 그 제 2 GaN 후막으로부터 제 2 c 면 GaN 웨이퍼를 슬라이스하는 제 2 공정, 그리고,
(ⅲ) 두께가 50 ㎛ 보다 크고 (0001) 배향된 GaN 막을, 제 2 공정에서 얻은 제 2 c 면 GaN 웨이퍼 상에 HVPE 로 성장시켜 적층 구조체를 얻는 제 3 공정을 갖는 것, 및 그 제 3 공정에서 성장시키는 GaN 막에는, 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상인 부분이 형성되는 것을 특징으로 하는, GaN 기판 웨이퍼의 제조 방법.
[26] 상기 GaN 막의 두께가 300 ㎛ 이하인, 상기 [25] 에 기재된 GaN 기판 웨이퍼의 제조 방법.
[27] 상기 GaN 기판 웨이퍼가, 이하의 (1) ∼ (3) 에서 선택되는 어느 조건을 만족하는, 상기 [25] 또는 [26] 에 기재된 GaN 기판 웨이퍼의 제조 방법.
(1) 50 ㎜ 이상 55 ㎜ 이하의 직경과 250 ㎛ 이상 450 ㎛ 이하의 두께를 갖는다.
(2) 100 ㎜ 이상 105 ㎜ 이하의 직경과 350 ㎛ 이상 750 ㎛ 이하의 두께를 갖는다.
(3) 150 ㎜ 이상 155 ㎜ 이하의 직경과 450 ㎛ 이상 800 ㎛ 이하의 두께를 갖는다.
[28] 상기 GaN 막이, c 축 방향의 영역 길이가 20 ㎛ 이상이고, 또한 영역 내의 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상인, 특정 도프 영역을 갖는, 상기 [25] ∼ [27] 중 어느 하나에 기재된 GaN 기판 웨이퍼의 제조 방법.
[29] 상기 특정 도프 영역에 있어서의 보상 불순물의 총 농도가 1 × 1018 atoms/㎤ 이상인, 상기 [28] 에 기재된 GaN 기판 웨이퍼의 제조 방법.
[30] 상기 특정 도프 영역에 있어서, 보상 불순물의 총 농도가 도너 불순물의 총 농도의 2 배 이상인, 상기 [28] 또는 [29] 에 기재된 GaN 기판 웨이퍼의 제조 방법.
[31] c 축 방향을 따른 상기 특정 도프 영역 내의 보상 불순물의 총 농도의 변동이, 중앙값으로부터 ± 25 ％ 의 범위 내인, 상기 [28] ∼ [30] 중 어느 하나에 기재된 GaN 기판 웨이퍼의 제조 방법.
[32] 상기 영역 길이가, 상기 GaN 막의 두께의 50 ％ 이상인, 상기 [28] ∼ [31] 중 어느 하나에 기재된 GaN 기판 웨이퍼의 제조 방법.
[33] 상기 특정 도프 영역의 하단으로부터, 상기 GaN 막과 상기 제 2 c 면 GaN 웨이퍼의 계면까지의 길이가, 1 ㎛ 이상인, 상기 [28] ∼ [32] 중 어느 하나에 기재된 GaN 기판 웨이퍼의 제조 방법.
[34] 상기 특정 도프 영역이, 탄소 및 천이 금속 원소에서 선택되는 1 종 이상의 원소를 함유하는, 상기 [28] ∼ [33] 중 어느 하나에 기재된 GaN 기판 웨이퍼의 제조 방법.
[35] 상기 특정 도프 영역에 가장 높은 농도로 함유되는 불순물이 Fe, Mn 또는 C 인, 상기 [28] ∼ [34] 중 어느 하나에 기재된 GaN 기판 웨이퍼의 제조 방법.
[36] 상기 GaN 막에 있어서의 보상 불순물의 총 농도가 5 × 1019 atoms/㎤ 이하인, 상기 [24] ∼ [35] 중 어느 하나에 기재된 GaN 기판 웨이퍼의 제조 방법.
[37] 상기 제 3 공정 후, 상기 적층 구조체를 박화하는 박화 공정을 갖는, 상기 [24] ∼ [36] 중 어느 하나에 기재된 GaN 기판 웨이퍼의 제조 방법.
[38] 상기 박화 공정의 전후에 있어서의 상기 GaN 막의 두께차가 50 ㎛ 이상인, 상기 [37] 에 기재된 GaN 기판 웨이퍼의 제조 방법.
[39] 상기 박화 공정의 전후에 있어서의 상기 GaN 막의 두께차가 200 ㎛ 이하인, 상기 [37] 또는 [38] 에 기재된 GaN 기판 웨이퍼의 제조 방법.
[40] 상기 GaN 기판 웨이퍼의 오프컷 방위가, 상기 제 2 c 면 GaN 웨이퍼의 오프컷 방위와 상이한, 상기 [37] ∼ [39] 중 어느 하나에 기재된 GaN 기판 웨이퍼의 제조 방법.
[41] 상기 제 3 공정에서 상기 GaN 막을 성장시키기 전에, 상기 제 2 공정에서 상기 제 2 GaN 막으로부터 슬라이스된 상기 제 2 c 면 GaN 웨이퍼의 Ga 극성측의 주면이 평탄화되는 평탄화 공정, 추가로 에칭에 의해 조화 (粗化) 되는 조화 공정을 갖는, 상기 [24] ∼ [40] 중 어느 하나에 기재된 GaN 기판 웨이퍼의 제조 방법.
횡형 디바이스 구조를 갖는 질화물 반도체 디바이스의 제조에 바람직하게 사용될 수 있는, 개선된 생산성을 갖는 GaN 기판 웨이퍼 및 그 제조 방법이 제공된다.
도 1 은, 실시형태에 관련된 GaN 기판 웨이퍼를 나타내는 사시도이다.
도 2 는, 실시형태에 관련된 GaN 기판 웨이퍼를 나타내는 단면도이다.
도 3 은, 실시형태에 관련된 GaN 기판 웨이퍼를 나타내는 단면도이다.
도 4 는, 실시형태에 관련된 GaN 기판 웨이퍼를 사용한 질화물 반도체 디바이스의 제조 공정을 설명하기 위한 공정 단면도이다.
도 5 는, 실시형태에 관련된 GaN 기판 웨이퍼 제조 방법을 설명하기 위한 공정 단면도이다.
도 6 은, 실시형태에 관련된 GaN 기판 웨이퍼 제조 방법을 설명하기 위한 공정 단면도이다.
도 7 은, 실시형태에 관련된 GaN 기판 웨이퍼 제조 방법을 설명하기 위한 공정 단면도이다.
도 8 은, HVPE 장치의 기본 구성을 나타내는 모식도이다.
이하에 본 발명의 실시형태를 상세하게 설명한다. 이하에 기재하는 구성 요건의 설명은 본 발명의 실시형태의 일례 (대표예) 이며, 본 발명은 그 요지를 넘지 않는 한, 이들 내용에 특정은 되지 않는다.
본 명세서에 있어서「X ∼ Y」 (X, Y 는 임의의 숫자) 로 표현한 경우, 특별히 기재하지 않는 한「X 이상 Y 이하」의 의미와 함께,「바람직하게는 X 보다 크다」및「바람직하게는 Y 보다 작다」의 의미를 포함한다.
또, 본 명세서에 있어서, 2 개 이상의 대상을 아울러 설명할 때에 사용하는「독립적으로」란, 그들 2 개 이상의 대상이 동일해도 되고 상이해도 된다는 의미로 사용된다.
1. GaN 기판 웨이퍼
본 발명의 일 실시형태는, GaN 기판 웨이퍼에 관한 것이다.
실시형태에 관련된 GaN 기판 웨이퍼는, (0001) 배향된 GaN 기판 웨이퍼로서, 재성장 계면을 사이에 두고 N 극성측에 형성된 제 1 영역과, Ga 극성측에 형성된 최소 두께를 갖는 제 2 영역을 갖는다. 제 2 영역의 최소 두께는 20 ㎛ 이상이다. 또, 제 2 영역의 적어도 일부에 있어서, 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상이다.
또한, 상기 GaN 기판 웨이퍼는, 제 1 영역에 있어서의 불순물 농도에 관해서는, 다음의 (a) ∼ (c) 에서 선택되는 1 이상의 조건이 만족되고 있는 것이 바람직하다.
(a) Si (규소) 농도가 5 × 1016 atoms/㎤ 이상이다 ;
(b) O (산소) 농도가 3 × 1016 atoms/㎤ 이하이다 ;
(c) H (수소) 농도가 1 × 1017 atoms/㎤ 이하이다.
또한, 본 명세서에 있어서「불순물」이란, GaN 기판에 함유되는 Ga 원소 및 N 원소 이외의 성분을 의미한다.
(0001) 배향된 GaN 웨이퍼란, (0001) 결정면 즉 c 면과 평행 또는 대략 평행한 주면 (대면적면) 을 갖는 GaN 웨이퍼로서, c 면 GaN 웨이퍼라고도 한다.
도 1 및 도 2 에 실시형태에 관련된 GaN 기판 웨이퍼의 일례를 나타낸다. 도 1 은 사시도이고, 도 2 는 단면도이다.
도 1 및 도 2 에 나타내는 GaN 기판 웨이퍼 (100) 는, GaN 결정만으로 이루어지는, 자립된 기판 웨이퍼이고, 그 2 개의 주면 중 일방은 N 극성면 (101), 타방은 Ga 극성면 (102) 이다. N 극성면 (101) 과 Ga 극성면 (102) 은 서로 평행이다.
GaN 기판 웨이퍼 (100) 는 (0001) 배향되어 있고, (0001) 결정면에 대한 Ga 극성면 (102) 의 경사는 10 도 이하, 바람직하게는 5 도 이하, 보다 바람직하게는 2.5 도 이하이다. 그 경사는 0.2 도 이상 1 도 미만, 1 도 이상 2.5 도 이하 등일 수 있다.
GaN 기판 웨이퍼 (100) 의 직경은, 통상적으로 45 ㎜ 이상이고, 95 ㎜ 이상, 혹은 145 ㎜ 이상이어도 된다. 전형적으로는 50 ∼ 55 ㎜ (약 2 인치), 100 ∼ 105 ㎜ (약 4 인치), 150 ∼ 155 ㎜ (약 6 인치) 등이다.
GaN 기판 웨이퍼 (100) 의 두께의 바람직한 범위는, 직경에 따라 바뀐다. 직경이 약 2 인치일 때, 두께는 바람직하게는 250 ㎛ 이상, 보다 바람직하게는 300 ㎛ 이상이고, 또, 바람직하게는 450 ㎛ 이하, 보다 바람직하게는 400 ㎛ 이하이다. 직경이 약 4 인치일 때, 두께는 바람직하게는 350 ㎛ 이상, 보다 바람직하게는 400 ㎛ 이상이고, 또, 바람직하게는 750 ㎛ 이하, 보다 바람직하게는 650 ㎛ 이하이다. 직경이 약 6 인치일 때, 두께는 바람직하게는 450 ㎛ 이상, 보다 바람직하게는 550 ㎛ 이상이고, 또, 바람직하게는 800 ㎛ 이하, 보다 바람직하게는 700 ㎛ 이하이다.
상기와 같이, GaN 기판 웨이퍼 (100) 는 통상적으로 원반형이지만, 변형예에서는, 주면의 형상이 정방형, 장방형, 육각형, 팔각형, 타원형 등이어도 되고, 부정형이어도 된다. 이와 같은 변형예의 경우에는, 상기 직경을「주면에 있어서 무게 중심을 통과하는 직선으로서 가장 짧은 길이」로 대체할 수 있다.
GaN 기판 웨이퍼 (100) 의 N 극성면 (101) 은「이면」이며, 경면 마무리되어 있어도 되고, 조면 (粗面) 혹은 광택 제거 마무리되어 있어도 된다.
GaN 기판 웨이퍼 (100) 의 Ga 극성면 (102) 은「표면」이며, GaN 기판 웨이퍼 (100) 가 질화물 반도체 디바이스의 제조에 사용될 때에는, 통상적으로 Ga 극성면 (102) 상에 질화물 반도체층이 에피택셜 성장된다.
Ga 극성면 (102) 은 결정 성장시킨 채의 상태 (as-grown) 의 표면일 수 있지만, 통상적으로는, 가공에 의해 평탄화되어 있다. Ga 극성면 (102) 을 평탄화하여, 평탄면으로 하기 위해 이루어지는 가공에는, 연마 및 CMP (Chemical Mechanical Polishing) 에서 선택되는 1 개 이상이 포함될 수 있다. 이들 가공에 추가하여, 데미지층의 제거를 목적으로 하여 에칭이 실시될 수 있다. 평탄면의 조도는 한정되는 것은 아니지만, 예를 들어, 원자간력 현미경 (AFM) 으로 측정되는 Ga 극성면 (102) 의 근제곱 평균 (RMS) 조도로서, 측정 범위 2 ㎛ × 2 ㎛ 에 있어서 바람직하게는 5 ㎚ 미만, 보다 바람직하게는 2 ㎚ 미만, 더욱 바람직하게는 1 ㎚ 미만이고, 0.5 ㎚ 미만이어도 된다.
Ga 극성면 (102) 은 절삭에 의해 형성된 면이어도 되지만, 절삭하지 않고 연마, CMP, 에칭 등의 평탄화만이 실시된 면인 것이 바람직하다.
GaN 기판 웨이퍼 (100) 는, 그 2 개의 주면 사이에 재성장 계면 (103) 을 갖고 있고, 재성장 계면 (103) 을 사이에 두고 N 극성측에 제 1 영역 (110), Ga 극성측에 제 2 영역 (120) 을 갖고 있다. 「재성장 계면」이란, 임의의 기판 상에 GaN 결정이 성장하였을 때에 발생하는 경계면을 의미하고, 그 존재는, 예를 들어 GaN 기판 웨이퍼의 단면을 주사 전자 현미경 캐소드 루미네선스 관찰 또는 형광 현미경 관찰함으로써 확인할 수 있다.
재성장 계면 (103) 은, Ga 극성면 (102) 과 평행인 것이 바람직하다. 재성장 계면 (103) 이 Ga 극성면 (102) 으로부터 경사져 있을 때, 통상적으로 제 2 영역 (120) 의 두께는 경사 방향의 일방단에서 최소가 되고, 타방단에서 최대가 된다. 제 2 영역 (120) 의 그 일방단에 있어서의 두께와 그 타방단에 있어서의 두께의 차가 200 ㎛ 를 초과하지 않는 것이 바람직하다.
GaN 기판 웨이퍼 (100) 를 사용한 질화물 반도체 디바이스의 제조 과정에서는, 최종적으로 제 1 영역 (110) 이 제거되는 것이 상정된다. 요컨대, GaN 기판 웨이퍼 (100) 를 사용하여 제조되는 질화물 반도체 디바이스 칩은, 제 1 영역 (110) 에서 유래하는 부분을 포함하지 않는 것이 상정된다. 이와 같은 사용 양태이면, 제 1 영역 (110) 을 이루는 GaN 결정의 전기 특성에 특별한 제약은 없다.
제 1 영역 (110) 은 통상적으로 HVPE 로 성장된 GaN 결정으로 이루어지므로, 불순물 농도에 관하여 다음의 (a) ∼ (c) 에서 선택되는 1 이상의 조건을 만족한다. 본 명세서에 있어서 HVPE 란, 하이드라이드 기상 성장법 (Hydride Vapor Phase Epitaxy) 을 의미한다.
(a) Si 농도가 5 × 1016 atoms/㎤ 이상
(b) O 농도가 3 × 1016 atoms/㎤ 이하
(c) H 농도가 1 × 1017 atoms/㎤ 이하
HVPE 로 성장되는 GaN 결정에 있어서는, 보상 불순물로 의도적으로 도프하지 않는 한, 보상 불순물의 총 농도가 도너 불순물의 총 농도보다 낮은 것이 보통이다. 또한「의도적인 도프」란, GaN 결정을 성장시키는 과정에서, 대상으로 하는 원소를 원료로서 첨가하는 것을 의미한다.
또, 제 1 영역에 있어서, 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 미만인 것이 바람직하다.
제 1 영역 (110) 을 이루는 GaN 결정은, 의도적으로 도핑되어 있지 않은 GaN 결정인 것이 바람직하다.
제 2 영역 (120) 은, 제 1 영역 (110) 상에 HVPE 로 성장된다. 제 1 영역 (110) 과 제 2 영역 (120) 사이에 재성장 계면 (103) 이 존재하는 것은, 제 1 영역 (110) 을 성장시키는 공정과 제 2 영역 (120) 을 성장시키는 공정이 연속하고 있지 않기 때문이다.
제 2 영역 (120) 의 최소 두께는, 20 ㎛ 이상이다. 그 이유는, GaN 기판 웨이퍼 (100) 를 사용한 질화물 반도체 디바이스 칩의 제조 과정에서, 기판 웨이퍼 (100) 로부터 제 1 영역 (110) 이 제거된 후, 남은 제 2 영역 (120) 이 그 반도체 디바이스 칩의 구조를 지지하는 기판으로서의 역할을 담당할 수 있도록 하기 위함이다. 최소 두께란, 두께가 최소인 지점의 두께를 의미한다.
제 2 영역 (120) 의 최소 두께는, 50 ㎛ 이상 혹은 50 ㎛ 보다 크고, 나아가서는 75 ㎛ 이상, 나아가서는 100 ㎛ 이상, 나아가서는 150 ㎛ 이상 등이어도 된다.
제 2 영역 (120) 의 최소 두께는, 바람직하게는 350 ㎛ 이하, 보다 바람직하게는 300 ㎛ 이하이고, 250 ㎛ 이하, 200 ㎛ 이하 등이어도 된다.
Ga 극성면 (102) 과 재성장 계면 (103) 이 평행이고, 제 2 영역 (120) 의 두께가 일정할 때에는, 제 2 영역의 두께는 모든 지점에서 최소 두께인 것으로 간주된다.
바람직하게는, 제 2 영역 (120) 중, Ga 극성측의 주면을 적어도 포함하는 영역, 구체적으로는 GaN 기판 웨이퍼 (100) 의 Ga 극성면 (102) 으로부터 특정 길이 (L) 이내에 있는 영역이 주도프 영역 (120a) 으로 정해진다. 제 2 영역 (120) 은, 적어도 주도프 영역 (120a) 에서 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상이 되도록 도핑된다.
보상 불순물의 총 농도란, 모든 종류의 보상 불순물의 농도를 모두 더한 농도이다. HVPE 로 성장되는 GaN 결정에 있어서는, 의도적으로 도프하지 않는 한, 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상은 되지 않는 것이 보통이다. 따라서, 의도적으로 도핑함으로써, 보상 불순물의 총 농도를 1 × 1017 atoms/㎤ 이상으로 할 수 있다.
본 명세서에 말하는 보상 불순물은, GaN 결정 중에 있어서 n 형 캐리어를 보상하는 작용을 갖는 불순물을 의미한다. 보상 불순물로서 잘 알려져 있는 것은, C (탄소) 와 천이 금속 원소이다. 천이 금속 원소에서는 Fe (철) 와 Mn (망간) 이 대표적이고, 그 밖에는 Co (코발트), Cr (크롬), V (바나듐), Ni (니켈), Cu (구리) 등이 알려져 있다.
주도프 영역 (120a) 에 있어서의 보상 불순물의 총 농도는, 1 × 1017 atoms/㎤ 이상 2 × 1017 atoms/㎤ 미만, 2 × 1017 atoms/㎤ 이상 5 × 1017 atoms/㎤ 미만, 5 × 1017 atoms/㎤ 이상 1 × 1018 atoms/㎤ 미만, 1 × 1018 atoms/㎤ 이상 2 × 1018 atoms/㎤ 미만, 2 × 1018 atoms/㎤ 이상 5 × 1018 atoms/㎤ 미만, 5 × 1018 atoms/㎤ 이상 1 × 1019 atoms/㎤ 미만, 1 × 1019 atoms/㎤ 이상 2 × 1019 atoms/㎤ 미만, 2 × 1019 atoms/㎤ 이상 5 × 1019 atoms/㎤ 미만 등일 수 있다.
주도프 영역 (120a) 에 있어서, 보상 불순물의 총 농도는 도너 불순물의 총 농도의 바람직하게는 2 배 이상, 보다 바람직하게는 5 배 이상, 더욱 바람직하게는 10 배 이상이고, 50 배 이상이어도 된다. 또, 주도프 영역 (120a) 에 가장 높은 농도로 함유되는 보상 불순물이 Fe, Mn 또는 C 인 것이 바람직하다.
바람직한 예에 있어서, 주도프 영역 (120a) 을 이루는 GaN 결정이 반절연성이 되도록, 즉, 그 실온 저항률이 1 × 105 Ω·㎝ 이상이 되도록, 주도프 영역 (120a) 에 첨가되는 보상 불순물의 농도가 설정된다.
GaN 결정 중에서 도너 불순물로서 작용할 수 있는 원소에는, Si, Ge (게르마늄), Sn (주석) 등의 14 족 원소와, O, S (황), Se (셀렌), Te (텔루르) 등의 16 족 원소가 있으며, 이 중 Si 및 O 는, 의도적으로 첨가하지 않는 경우에도, HVPE 로 성장된 GaN 결정 중에는 1016 atoms/㎤ 대 이상의 농도로 함유될 수 있다. 대조적으로, Si 이외의 14 족 원소와 O 이외의 16 족 원소는, 의도적으로 첨가하지 않는 한, HVPE 로 성장된 GaN 결정 중에 1015 atoms/㎤ 대 이상의 농도로 함유되지는 않는다.
특정 길이 (L) 는, 적어도 1 ㎛ 이상, 바람직하게는 20 ㎛ 이상, 보다 바람직하게는 25 ㎛ 이상, 더욱 바람직하게는 50 ㎛ 이상이고, 제 2 영역 (120) 의 최소 두께를 초과하지 않는 범위에서 임의로 정할 수 있다.
주도프 영역 (120a) 내에 있어서는, GaN 기판 웨이퍼 (100) 의 두께 방향인 c 축 방향을 따른 비저항의 변동이 작은 것이 바람직하다. 따라서, 주도프 영역 (120a) 내에 있어서의 c 축 방향을 따른 보상 불순물의 총 농도의 변동은, 중앙값으로부터 바람직하게는 ± 25 ％ 이내, 보다 바람직하게는 ± 20 ％ 이내, 더욱 바람직하게는 ± 15 ％ 이내, 보다 더 바람직하게는 ± 10 ％ 이내이다.
바람직한 실시형태에 있어서는, GaN 기판 웨이퍼 (100) 를 사용한 질화물 반도체 디바이스 칩의 제조 과정에서, GaN 기판 웨이퍼 (100) 로부터 제 1 영역 (110) 에 추가하여 제 2 영역 (120) 도 일부 제거하여, 주도프 영역 (120a) 을 노출시켰을 때에도, 남은 주도프 영역 (120a) 만으로 이루어지는 GaN 기판이 그 반도체 디바이스 칩의 구조를 지지할 수 있도록, 특정 길이 (L) 가 50 ㎛ 보다 큰 값으로 된다.
이 바람직한 실시형태에 있어서, 특정 길이 (L) 는, 75 ㎛ 이상, 100 ㎛ 이상, 나아가서는 150 ㎛ 이상, 나아가서는 200 ㎛ 이상일 수 있다.
이 바람직한 실시형태에 있어서, 특정 길이 (L) 는, 제 2 영역 (120) 의 최소 두께의 바람직하게는 50 ％ 이상, 보다 바람직하게는 75 ％ 이상, 더욱 바람직하게는 90 ％ 이상이다.
또, 특정 길이 (L) 의 하단 (N 극성면 (101) 측의 단) 으로부터 재성장 계면까지의 길이는, 바람직하게는 1 ㎛ 이상이고, 보다 바람직하게는 5 ㎛ 이상이고, 10 ㎛ 이상이고, 또, 그 하단으로부터 그 계면까지의 길이는, 바람직하게는 50 ㎛ 이하, 보다 바람직하게는 30 ㎛ 이하이다.
주도프 영역 (120a) 을 포함하여, 제 2 영역 (120) 에 있어서의 보상 불순물의 총 농도는, 과잉의 도핑에 의한 결정 품질의 현저한 저하를 피하기 위해, 5 × 1019 atoms/㎤ 이하, 나아가서는 2 × 1019 atoms/㎤ 이하, 나아가서는 1 × 1019 atoms/㎤ 이하로 될 수 있다.
제 2 영역 (120) 의 최하부, 즉 제 1 영역 (110) 과 이웃하는 부분에서는, 주도프 영역 (120a) 에 의도적으로 첨가된 보상 불순물과 동종의 보상 불순물의 농도가 제 1 영역 (110) 으로부터 멀어짐에 따라 연속적 또는 단계적으로 증가하고 있어도 된다.
제 2 영역 (120) 은 통상적으로 HVPE 로 성장되므로, 그 불순물 농도에 관하여, 다음의 (a') ∼ (c') 에서 선택되는 1 이상의 조건을 만족한다.
(a') Si 농도가 5 × 1016 atoms/㎤ 이상
(b') O 농도가 3 × 1016 atoms/㎤ 이하
(c') H 농도가 1 × 1017 atoms/㎤ 이하
일례에서는, 도 3 에 나타내는 바와 같이, 재성장 계면 (103) 이 조면이어도 된다. 예를 들어, 제 2 영역 (120) 을 성장시키기 전에, 제 1 영역 (110) 의 표면을 에칭에 의해 조면화하였을 때, 재성장 계면 (103) 은 조면이 될 수 있다. 재성장 계면 (103) 에 수직으로 제 1 영역 (110) 에서 제 2 영역 (120) 을 향하는 방향을 높이 방향으로 하고, 그 재성장 계면에 있어서의 가장 높은 점과 가장 낮은 점 사이의 고저차를 그 재성장 계면의 조도 (r) 로 하였을 때, 그 조도 (r) 는 예를 들어 0.3 ㎛ 이상 12 ㎛ 이하일 수 있다.
그 밖에, 도 1 ∼ 도 3 에는 도시되어 있지 않지만, GaN 기판 웨이퍼 (100) 의 에지는 모따기되어 있어도 된다. 또, GaN 기판 웨이퍼 (100) 에는, 결정의 방위를 표시하는 오리엔테이션·플랫 또는 노치, 표면과 이면의 식별을 용이하게 하기 위한 인덱스·플랫 등, 필요에 따라 다양한 마킹을 실시할 수 있다.
GaN 기판 웨이퍼 (100) 는, GaN-HEMT 와 같은 횡형 디바이스 구조의 질화물 반도체 디바이스의 제조에 바람직하게 사용될 수 있다. 질화물 반도체 디바이스란, 디바이스 구조의 주요부를 질화물 반도체로 형성한 반도체 디바이스이다. 질화물 반도체는, 질화물계 Ⅲ-Ⅴ 족 화합물 반도체, Ⅲ 족 질화물계 화합물 반도체, GaN 계 반도체 등이라고도 불리며, GaN 을 포함하는 것 외에, GaN 의 갈륨의 일부 또는 전부를 다른 주기표 제 13 족 원소 (B, Al, In 등) 로 치환한 화합물을 포함한다.
횡형 디바이스 구조는, 바이폴러 트랜지스터와 같은 고전자 이동도 트랜지스터 (HEMT) 이외의 전자 디바이스에 있어서도, 또, 발광 다이오드 (LED) 나 레이저 다이오드 (LD) 와 같은 발광 디바이스에 있어서도 채용될 수 있다.
GaN 기판 웨이퍼 (100) 를 사용하여 GaN-HEMT 를 제조할 때에는, 도 4(a) 에 나타내는 바와 같이 GaN 기판 웨이퍼 (100) 가 준비된 후, 그 Ga 극성면 (102) 상에, 도 4(b) 에 나타내는 바와 같이, 언도프 GaN 채널층 (210) 과 언도프 AlGaN 캐리어 공급층 (220) 을 적어도 포함하는 에피택셜막 (200) 이, 예를 들어 유기 금속 기상 성장법 (MOVPE) 으로 성장됨으로써, 에피택셜 웨이퍼가 형성된다.
에칭 가공, 이온 주입, 전극 형성, 보호막 형성 등을 포함할 수 있는 반도체 프로세스가 실행된 후, 에피택셜 웨이퍼는 분단되어 GaN-HEMT 칩이 되는데, 분단 전에 에피택셜 웨이퍼를 박화하기 위해, 통상적으로 도 4(c) 에 나타내는 바와 같이, GaN 기판 웨이퍼 (100) 의 제 1 영역 (110) 의 적어도 일부가 연삭, 에칭 등의 방법으로 제거된다.
이 박화 가공은, 에피택셜 웨이퍼의 외주부에 링상의 후육부가 남도록 실시될 수 있다. 요컨대, 에피택셜 웨이퍼의 외주부를 제외한 부분에 있어서만, GaN 기판 웨이퍼 (100) 의 제 1 영역 (110) 이 제거될 수 있다.
도 4(c) 에서는, 박화 후의 에피택셜 웨이퍼의 N 극성면측에 주도프 영역 (120a) 이 노출되도록, GaN 기판 웨이퍼 (100) 로부터 제 2 영역 (120) 도 부분적으로 제거되어 있다. 또한, GaN 기판 웨이퍼 (100) 를 사용한 반도체 디바이스는, 질화물 반도체 디바이스에만 한정되는 것은 아니다.
2. GaN 기판 웨이퍼의 제조 방법
다음으로, 본 발명의 다른 실시형태인 GaN 기판 웨이퍼의 제조 방법에 대해 설명한다. 이하에 기재하는 제조 방법은, 상기한 GaN 기판 웨이퍼를 제조하는 바람직한 일 형태이다. 또, 이하에 기재하는 GaN 기판 웨이퍼의 제조 방법에 의해 얻어지는 GaN 기판 웨이퍼의 바람직한 양태는, 상기한 GaN 기판 웨이퍼를 들 수 있다.
실시형태에 관련된 전술한 GaN 기판 웨이퍼 (100) 는, 바람직하게는, 이하에 설명하는 방법에 의해 제조될 수 있다. 이 방법은, 재성장 계면을 사이에 두고 N 극성측의 영역과 Ga 극성측의 영역을 갖는 GaN 기판 웨이퍼의 제조에 적용되는 것이고, 바람직하게는 Ga 극성측의 적어도 일부에서 비저항이 높여진 것으로서, 다음의 공정을 갖는다.
(ⅱ') 기판 상에, (0001) 배향된 제 2 GaN 후막을 HVPE 에 의해 성장시킨 후, 그 제 2 GaN 후막을 슬라이스함으로써 제 2 c 면 GaN 웨이퍼를 얻는 제 2 공정과,
(ⅲ') 그 제 2 c 면 GaN 웨이퍼 상에, (0001) 배향된 두께 50 ㎛ 보다 큰 GaN 막을 HVPE 에 의해 성장시키는 제 3 공정을 갖고, 그 GaN 막에는, 그 제 2 c 면 GaN 웨이퍼보다 도너 불순물의 총 농도가 높은 영역이 형성된다.
또한, 상기 제 2 공정에 있어서의 기판을 제조하는 공정으로서 제 1 공정을 추가한 이하의 공정으로 하는 것이 바람직하다. 따라서 하기의 제 1 공정은 임의이다.
(ⅰ) 의도적으로 도핑되어 있지 않은 GaN 으로 이루어지고 (0001) 배향된 제 1 GaN 후막을, 시드 웨이퍼 상에 HVPE 로 성장시킴과 함께, 그 제 1 GaN 후막을 가공하여 적어도 1 장의 제 1 c 면 GaN 웨이퍼를 얻는 제 1 공정.
(ⅱ) 의도적으로 도핑되어 있지 않은 GaN 으로 이루어지고 (0001) 배향된 제 2 GaN 후막을, 제 1 공정에서 얻은 제 1 c 면 GaN 웨이퍼 상에 HVPE 로 성장시킴과 함께, 그 제 2 GaN 후막으로부터 제 2 c 면 GaN 웨이퍼를 슬라이스하는 제 2 공정.
(ⅲ) 두께가 50 ㎛ 보다 크고 (0001) 배향된 GaN 막을, 제 2 공정에서 얻은 제 2 c 면 GaN 웨이퍼 상에 HVPE 로 성장시켜 적층 구조체를 얻는 제 3 공정. 단, 그 GaN 막에는 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상인 부분이 형성된다.
본 명세서에 있어서「웨이퍼 상에」는「웨이퍼의 표면에」와 동일한 의미이다.
이하, 상기 제 1 공정에서 제 3 공정까지를 더욱 상세하게 설명한다. 또한, 그 제 1 공정에서 얻어지는 제 1 c 면 GaN 웨이퍼 및 제 2 공정에서 얻어지는 제 2 GaN 후막의 구조나 특성으로서, 각각 상기 서술한 제 1 영역 및 제 2 영역의 구조나 특성을 적용할 수 있다.
제 1 공정에서는, 도 5(a) 에 나타내는 시드 웨이퍼 (1) 를 준비 후, 그 위에, 도 5(b) 에 나타내는 바와 같이, 의도적으로 도핑되어 있지 않은 GaN 으로 이루어지고 (0001) 배향된 제 1 GaN 후막 (2) 을 HVPE 로 성장시킨다. 또한, 도 5(c) 에 나타내는 바와 같이, 제 1 GaN 후막 (2) 을 가공함으로써, 적어도 1 장의 제 1 c 면 GaN 웨이퍼 (3) 를 얻는다.
시드 웨이퍼 (1) 의 일례는 c 면 사파이어 웨이퍼이고, 바람직하게는 주면에 박리층을 형성한 것이어도 된다. 예를 들어, c 면 사파이어 웨이퍼 상에 MOVPE 로 저온 버퍼층을 개재하여 두께 수백 ㎚ 의 GaN 층을 성장시키고, 추가로, 그 GaN 층 상에 진공 증착으로 두께 수십 ㎚ 의 Ti (티탄) 층을 형성한 후, 80 ％ 의 H2 (수소 가스) 와 20 ％ 의 NH3 (암모니아) 의 혼합 가스 중, 예를 들어 1060 ℃ 에서 30 분간 어닐함으로써, 박리층이 형성된 c 면 사파이어 웨이퍼를 형성할 수 있다.
시드 웨이퍼 (1) 는, 별도 공정에서 제조한 c 면 GaN 웨이퍼여도 된다.
제 1 GaN 후막 (2) 은, 당해 제 1 GaN 후막 (2) 을 가공함으로써, 자립된 c 면 GaN 웨이퍼를 적어도 1 장 제조할 수 있을 만큼의 두께로 성장시킨다. 바람직한 예에서는, 제 1 GaN 후막 (2) 을 수 ㎜ 이상의 두께로 성장시키고, 거기로부터 적어도 2 장의 제 1 c 면 GaN 웨이퍼 (3) 를 슬라이스한다.
도 6(a) 는, 제 1 공정에서 제조된 제 1 c 면 GaN 웨이퍼 (3) 의 1 장을 나타내는 단면도이다. 단 제 1 c 면 GaN 웨이퍼 (3) 는, 제 1 공정에 의해 얻어진 것에 한정되지 않는다.
제 2 공정에서는, 도 6(b) 에 나타내는 바와 같이, 제 1 c 면 GaN 웨이퍼 (3) 의 Ga 극성면 상에, 의도적으로 도핑되어 있지 않은 GaN 으로 이루어지고 (0001) 배향된 제 2 GaN 후막 (4) 을 HVPE 로 성장시키고, 이어서, 도 6(c) 에 나타내는 바와 같이, 그 제 2 GaN 후막 (4) 으로부터 제 2 c 면 GaN 웨이퍼 (5) 를 슬라이스한다. 제 2 GaN 후막 (4) 은, 당해 제 2 GaN 후막 (4) 을 가공함으로써, 적어도 1 장의 제 2 c 면 GaN 웨이퍼 (5) 를 제조할 수 있을 만큼의 두께로 성장시킨다. 바람직한 예에서는, 제 2 GaN 후막 (4) 을 수 ㎜ 이상의 두께로 성장시키고, 거기로부터 적어도 2 장의 제 2 c 면 GaN 웨이퍼 (5) 를 슬라이스한다.
제 2 GaN 후막 (4) 은 약한 n 형 도전성을 갖는 점에서, 그 슬라이스에 와이어 방전 가공 장치를 사용하는 것이 가능하다. 와이어 방전 가공 장치는, 유리 지립형의 와이어 소보다 절단 속도가 높고, 또, 취급도 용이하다. 또, 와이어 방전 가공 장치를 사용하여 GaN 결정을 절단하였을 때의 커프 로스는, 고정 지립형의 와이어 소를 사용하였을 때보다 적다.
제 2 c 면 GaN 웨이퍼 (5) 는, 도 7(a) 에 단면도를 나타내는 바와 같이, 서로 평행한 N 극성면 및 Ga 극성면을 주면으로서 갖는다.
실시형태에 관련된 전술한 GaN 기판 웨이퍼 (100) 를 제조하는 경우에는, 제 2 공정에서 제 2 GaN 후막 (4) 으로부터 제 2 c 면 GaN 웨이퍼 (5) 를 슬라이스할 때, 제 2 c 면 GaN 웨이퍼 (5) 에 있어서의 Ga 극성면의 (0001) 결정면에 대한 경사 각도 (오프컷 각) 및 경사 방향 (오프컷 방향) 을, GaN 기판 웨이퍼 (100) 가 가져야 할 오프컷 각 및 오프컷 방향과 동일하게 하는 것이 바람직하지만, 필수는 아니다.
GaN 기판 웨이퍼 (100) 가 가져야 할 오프컷 방위는, GaN 기판 웨이퍼 (100) 를 사용하는 반도체 디바이스의 제조자의 요구에 따라 다양하지만, 다양한 오프컷 방위를 갖는 제 2 c 면 GaN 웨이퍼 (5) 를 준비하는 것은, GaN 기판 웨이퍼 (100) 의 생산 효율의 저하로 이어질 수 있다. 제 2 c 면 GaN 웨이퍼 (5) 의 오프컷 방위에 따라, 다음의 제 3 공정에서 제 2 c 면 GaN 웨이퍼 (5) 상에 HVPE 로 GaN 막 (6) 을 성장시킬 때의 최적 조건이 바뀔 수 있는 것에도, 주의가 필요하다.
제 2 c 면 GaN 웨이퍼 (5) 의 초기 두께 (t5i) 는, 질화물 반도체 디바이스의 제조에 사용되는 GaN 기판 웨이퍼가 통상적으로 갖는 두께보다 얇아도 된다. 왜냐하면, 다수의 공정으로 이루어지는 반도체 프로세스에 견딜 필요가 있는 GaN 기판 웨이퍼와 달리, 제 2 c 면 GaN 웨이퍼 (5) 는 다음의 제 3 공정까지의 동안에 파손되지 않기만 하면 되기 때문이다.
예를 들어, 제 2 c 면 GaN 웨이퍼 (5) 의 직경이 약 2 인치일 때, 그 초기 두께 (t5i) 는 바람직하게는 300 ㎛ 이하이고, 250 ㎛ 이하, 나아가서는 200 ㎛ 이하여도 된다.
제 2 c 면 GaN 웨이퍼 (5) 의 초기 두께 (t5i) 를 작게 함으로써, 제 2 GaN 후막 (4) 으로부터 슬라이스할 수 있는 제 2 c 면 GaN 웨이퍼 (5) 의 장수를 늘릴 수 있다.
제 3 공정에서는, 도 7(b) 에 나타내는 바와 같이, 제 2 c 면 GaN 웨이퍼 (5) 의 Ga 극성면 상에, 성장 두께 (t6g) 가 50 ㎛ 를 초과하는 (0001) 배향된 GaN 막 (6) 을 HVPE 로 성장시켜, 적층 구조체를 얻는다. 이 때, 제 2 c 면 GaN 웨이퍼 (5) 와 GaN 막 (6) 사이에는 재성장 계면이 형성된다.
통상적으로 제 2 c 면 GaN 웨이퍼 (5) 의 Ga 극성면은, GaN 막 (6) 을 성장시키기 전에 연삭, 연마, CMP 등의 기법을 적절히 사용하여 평탄하게 가공되지만 (평탄화 공정), 일례에서는, 평탄화된 그 Ga 극성면을 에칭으로 조면으로 가공한 후에 (조면화 공정), GaN 막 (6) 을 성장시켜도 된다.
HCl (염화수소) 을 에칭 가스에 사용하면, GaN 의 Ga 극성면은 에칭 마스크를 사용하지 않고 조화하는 것이 가능하다. GaN 막 (6) 의 성장에 사용하는 HVPE 장치에 에칭용의 HCl 공급 라인을 형성하면, 그 HVPE 장치의 리액터 내에서, GaN 막 (6) 의 성장 직전에 제 2 c 면 GaN 웨이퍼 (5) 의 Ga 극성면을 조화할 수도 있다.
HCl 을 에칭 가스에 사용할 때의 바람직한 에칭 조건은 다음과 같다.
HCl 분압은, 예를 들어 0.002 ∼ 0.05 atm 이다.
H2 분압은, 예를 들어 0.2 ∼ 0.8 atm 이다.
NH3 분압은, 예를 들어 0.01 ∼ 0.05 atm 이다. NH3 을 흐르게 함으로써, GaN 의 Ga 극성면은 보다 균일하게 조화된다.
에칭 온도는, 예를 들어 900 ∼ 1050 ℃ 이다.
에칭 시간은, 예를 들어 1 ∼ 60 분이다.
에칭 후의 제 2 c 면 GaN 웨이퍼 (5) 의 Ga 극성면의 조도를, 가장 높은 점과 가장 낮은 점 사이의 고저차로 정의하였을 때, 그 조도는 예를 들어 0.3 ∼ 12 ㎛ 로 할 수 있다.
HCl 을 사용한 에칭에서는, 에칭 시간 이외의 조건을 고정시켰을 때, 에칭 시간과 함께, 제 2 c 면 GaN 웨이퍼의 Ga 극성면의 조도는 커지는 경향이 있다.
HCl 을 에칭 가스에 사용할 때의 에칭 시간은, Ga 극성면의 조도가 0.5 ㎛ 를 초과하지 않도록 정해도 된다.
예를 들어, HCl 분압 0.01 ∼ 0.02 atm, H2 분압 0.05 ∼ 0.08 atm, NH3 분압 0.01 ∼ 0.03 atm, 온도 970 ∼ 1000 ℃ 라는 조건에서 제 2 c 면 GaN 웨이퍼 (5) 의 Ga 극성면을 에칭할 때, 에칭 시간을 5 분 이하로 함으로써, Ga 극성면의 조도를 0.5 ㎛ 이하로 할 수 있다.
일례에서는, 제 2 c 면 GaN 웨이퍼 (5) 의 Ga 극성면을, 포토리소그래피 기법에 의해 패터닝한 에칭 마스크를 형성한 후에 드라이 에칭함으로써 조면으로 해도 된다. 도트 패턴과 네트 패턴이, 에칭 마스크의 바람직한 패턴의 전형예이다. 드라이 에칭은, Cl2 (염소 가스) 또는 함염소 화합물을 에칭 가스에 사용한 RIE (반응성 이온 에칭) 여도 된다.
GaN 막 (6) 은, 적어도 일부에서 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상이 되도록 도프된다. 특히 바람직하게 사용되는 보상 불순물은, Fe, Mn 및 C 이다.
바람직한 예에서는, GaN 막 (6) 에 특정 도프 영역 (6a) 을 형성해도 된다. 특정 도프 영역 (6a) 은, c 축 방향의 영역 길이가 20 ㎛ 이상인 것이 바람직하고, 또한 영역 내에 있어서 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상인 영역이다. 바꿔 말하면, 이 영역 길이는, 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상인 영역의 두께 (두께 방향의 높이) 를 의미한다.
특정 도프 영역 (6a) 의 c 축 방향의 영역 길이는, 25 ㎛ 이상, 50 ㎛ 이상, 75 ㎛ 이상, 100 ㎛ 이상, 150 ㎛ 이상, 200 ㎛ 이상 등일 수도 있다.
특정 도프 영역 (6a) 의 상단 ([0001] 측의 단) 은, GaN 막 (6) 의 상면으로부터 바람직하게는 10 ㎛ 이내, 보다 바람직하게는 5 ㎛ 이내이고, GaN 막 (6) 의 상면이어도 된다.
특정 도프 영역 (6a) 의 하단 ([000-1] 측의 단) 으로부터, 제 2 c 면 GaN 웨이퍼 (5) 와 GaN 막 (6) 의 계면까지의 길이는, 바람직하게는 1 ㎛ 이상이고, 보다 바람직하게는 5 ㎛ 이상이고, 10 ㎛ 이상이고, 또, 그 하단으로부터 그 계면까지의 길이는, 바람직하게는 50 ㎛ 이하, 보다 바람직하게는 30 ㎛ 이하이다.
특정 도프 영역 (6a) 의 c 축 방향의 영역 길이는, 또한, GaN 막 (6) 의 두께의 50 ％ 이상인 것이 바람직하고, 75 ％ 이상인 것이 보다 바람직하고, 90 ％ 이상인 것이 더욱 바람직하다.
특정 도프 영역 (6a) 내에서는, 보상 불순물의 총 농도가 적어도 1 × 1017 atoms/㎤ 이고, 2 × 1017 atoms/㎤ 이상, 5 × 1017 atoms/㎤ 이상, 1 × 1018 atoms/㎤ 이상, 2 × 1018 atoms/㎤ 이상, 5 × 1018 atoms/㎤ 이상 등이어도 된다.
특정 도프 영역 (6a) 에 있어서, 보상 불순물의 총 농도는 도너 불순물의 총 농도의 바람직하게는 2 배 이상, 보다 바람직하게는 5 배 이상, 더욱 바람직하게는 10 배 이상이고, 50 배 이상이어도 된다.
특정 도프 영역 (6a) 내에서는, GaN 결정이 반절연성, 즉, 그 실온 저항률이 1 × 105 Ω·㎝ 이상이어도 된다.
특정 도프 영역 (6a) 내에 있어서는, c 축 방향을 따른 비저항의 변동이 작은 것이 바람직하다. 따라서, 특정 도프 영역 (6a) 내에 있어서의 c 축 방향을 따른 보상 불순물의 총 농도의 변동은, 중앙값으로부터 바람직하게는 ± 25 ％ 이내, 보다 바람직하게는 ± 20 ％ 이내, 더욱 바람직하게는 ± 15 ％ 이내, 보다 더 바람직하게는 ± 10 ％ 이내이다.
특정 도프 영역 (6a) 을 포함하여, GaN 막 (6) 에 있어서의 보상 불순물의 총 농도는, 과잉의 도핑에 의한 결정 품질의 현저한 저하를 피하기 위해, 5 × 1019 atoms/㎤ 이하, 나아가서는 2 × 1019 atoms/㎤ 이하, 나아가서는 1 × 1019 atoms/㎤ 이하로 될 수 있다.
GaN 막 (6) 의 최하부, 즉 제 2 c 면 GaN 웨이퍼 (5) 와 이웃하는 부분에는, 특정 도프 영역 (6a) 에 첨가되는 보상 불순물과 동종의 보상 불순물을, 그 농도가 제 2 c 면 GaN 웨이퍼 (5) 로부터 멀어짐에 따라 연속적 또는 단계적으로 증가하도록 첨가해도 된다.
GaN 막 (6) 의 성장 두께 (t6g) 는, 제조해야 할 GaN 기판 웨이퍼의 Ga 극성측 영역의 설계 두께에 따라 설정하면 된다. 구체적으로는, 20 ㎛ 이상, 50 ㎛ 이상 혹은 50 ㎛ 보다 크고, 나아가서는, 75 ㎛ 이상, 100 ㎛ 이상, 150 ㎛ 이상 등이어도 되고, 또, 500 ㎛ 이하, 350 ㎛ 이하, 300 ㎛ 이하, 250 ㎛ 이하, 200 ㎛ 이하 등이어도 된다.
전술한 GaN 기판 웨이퍼 (100) 를 제조하는 경우, GaN 막 (6) 의 성장 두께 (t6g) 는, 그 GaN 기판 웨이퍼에 있어서의 제 2 영역 (120) 의 설계 두께와 동일해도 되지만, 바람직하게는 그 설계 두께보다 크게 함으로써, 이후의 박화 공정에 있어서 GaN 막 (6) 의 표면의 평탄화 가공이 가능해진다. 따라서, GaN 막 (6) 의 성장 두께 (t6g) 는, 평탄화를 위한 가공 마진을 확보하기 위해, 제 2 영역 (120) 의 설계 최대 두께보다 50 ㎛ 이상 큰 것이 바람직하고, 100 ㎛ 이상 큰 것이 보다 바람직하다. 200 ㎛ 를 초과하는 가공 마진은 필요하게 되지 않는 것이 보통이다. 바꿔 말하면, 박화 공정의 전후에 있어서의 GaN 막 (6) 의 두께차가 200 ㎛ 이하인 것이 바람직하다.
예를 들어, GaN 막 (6) 의 성장 두께 (t6g) 가 제 2 영역 (120) 의 설계 최대 두께보다 50 ㎛ 이상 클 때, 이후의 박화 공정에서는 GaN 막 (6) 의 두께가 50 ㎛ 이상 감소된다. 바꿔 말하면, 박화 공정의 전후에 있어서의 GaN 막 (6) 의 두께차가 50 ㎛ 이상이 된다.
전술한 GaN 기판 웨이퍼 (100) 를 제조하는 경우, 직경이 큰 웨이퍼, 예를 들어 직경 6 인치의 웨이퍼였다고 하더라도, GaN 막 (6) 의 성장 두께 (t6g) 는 500 ㎛ 이하로 억제하는 것이 가능하다.
성장 두께 (t6g) 가 작아도 되는 점에서, GaN 막 (6) 은 비교적 단시간에 형성할 수 있고, 그러므로, 부생물인 NH4Cl (염화암모늄) 이 HVPE 장치의 배기 시스템을 폐색시키는 것을 걱정하지 않고, 한 번에 다수의 제 2 c 면 GaN 웨이퍼 (5) 상에 GaN 막 (6) 을 성장시키는 것이 가능하다. 이러한 점에서, 제 3 공정에 있어서의 스루풋은 매우 높은 것이 될 수 있다.
또한, GaN 막 (6) 의 형성에 필요로 하는 시간이 짧은 것은, HVPE 리액터의 세정과 메인터넌스에 관련된 비용의 삭감에도 기여할 수 있다. 일반적으로, HVPE 리액터는, 1 회의 성장 공정의 소요 시간이 짧을 때의 쪽이 열화의 진행이 느려, 사용 수명이 길어진다.
제 3 공정 후, 필요에 따라, 도 7(c) 에 나타내는 바와 같이, 제 3 공정에서 얻은 적층 구조체를 박화하는 박화 공정이 마련된다.
도 7(c) 에서는, 제 2 c 면 GaN 웨이퍼 (5) 의 두께가 초기 두께 (t5i) 로부터 최종 두께 (t5f) 로 감소됨과 함께, GaN 막 (6) 의 두께가 초기 두께 (t6i) 로부터 최종 두께 (t6f) 로 감소되어 있지만, 박화 공정에서는 제 2 c 면 GaN 웨이퍼 (5) 와 GaN 막 (6) 중 어느 일방만이 가공되어도 된다.
실시형태에 관련된 전술한 GaN 기판 웨이퍼 (100) 를 제조하는 경우, 박화 공정에 있어서, 제 2 c 면 GaN 웨이퍼 (5) 와 GaN 막 (6) 의 두께가, 그 GaN 기판 웨이퍼에 있어서의 제 1 영역 (110) 및 제 2 영역 (120) 의 설계 두께와 각각 일치할 때까지 감소된다.
제조해야 할 GaN 기판 웨이퍼 (100) 의 오프컷 방위와 제 2 c 면 GaN 웨이퍼 (5) 의 오프컷이 동일할 때에는, 박화 가공시의 면 방위의 기준으로서, 제 2 c 면 GaN 웨이퍼 (5) 의 이면 (적층 구조체의 N 극성면) 이 사용될 수 있다.
제조해야 할 GaN 기판 웨이퍼 (100) 의 오프컷 방위가, 제 2 c 면 GaN 웨이퍼 (5) 의 오프컷과 상이할 때, 즉 오프컷 각과 오프컷 방향 중 적어도 어느 것이 상이할 때에는, 박화 가공 전에 적층 구조체의 결정 방위가 X 선 회절 장치로 확인된다.
박화 공정에 있어서 사용하는 가공 기법은, 연삭, 래핑, CMP, 드라이 에칭, 웨트 에칭 등에서 적절히 선택할 수 있다.
이상에 설명한 제조 방법을 사용함으로써, 실시형태에 관련된 GaN 기판 웨이퍼 (100) 를 양호한 수율로 생산할 수 있다.
이유는, 의도적으로 도핑한 GaN 후막을 HVPE 로 1 ㎜ 이상의 두께로 성장시키는 공정, 및 그와 같이 성장시킨 GaN 후막을 슬라이스 가공하는 공정이 존재하지 않는 것에 따른 것이다.
제 1 공정 및 제 2 공정에서는, GaN 후막을 HVPE 로 밀리미터 오더의 두께로 성장시켜도 되는데, 이들 공정에서 성장시키는 제 1 GaN 후막 (2) 및 제 2 GaN 후막 (4) 은, 의도적으로 도핑되지 않으므로, 성장 중에 모르폴로지 이상이나 크랙이 잘 발생하지 않고, 또, 슬라이스 중에 균열되는 빈도도 낮다.
한편, 제 3 공정에서 성장시키는 GaN 막 (6) 에는, 1 × 1017 atoms/㎤ 이상의 농도로 보상 불순물을 함유하는 부분이 형성되는데, GaN 막 (6) 의 성장 두께는 500 ㎛ 이하이므로, 성장 중에 모르폴로지 이상이나 크랙이 잘 발생하지 않는다. 게다가, GaN 막 (6) 은 슬라이스 가공할 필요가 없다. 즉, 상기한 박화 공정에 있어서 슬라이스 가공을 실시할 필요가 없다. 특히, 세 번째로 형성된 GaN 막 (6) 은 슬라이스 가공하지 않고 박화 공정을 거치는 것이 바람직하다.
또한, 이상에 설명한 제조 방법에 의해 얻어지는 GaN 기판 웨이퍼에서는, 주면 내에 있어서의 오프컷 방위의 편차가 매우 작아질 수 있다.
이유는, 의도적으로 도핑하고 있지 않은 제 1 c 면 GaN 웨이퍼 (3) 상에, 의도적으로 도핑하지 않고 호모에피택셜 성장되는 제 2 GaN 후막 (4) 의 휨은, 매우 작은 것이 될 수 있는 것, 그러므로, 그 제 2 GaN 후막 (4) 으로부터 슬라이스되는 제 2 c 면 GaN 웨이퍼 (5) 에 있어서, 오프컷 방위의 편차가 매우 작아질 수 있는 것에 있다.
상기 서술한 제조 방법에 포함되는 제 1 공정 ∼ 제 3 공정에서 사용할 수 있는 HVPE 장치의 예를, 도 8 을 참조하면서 이하에 설명한다.
도 8 에 나타내는 HVPE 장치 (10) 는, 핫 월형의 리액터 (11) 와, 그 리액터 내에 배치된 갈륨 저류부 (12) 및 서셉터 (13) 와, 그 리액터의 외부에 배치된 제 1 히터 (14) 및 제 2 히터 (15) 를 구비하고 있다. 제 1 히터 (14) 및 제 2 히터 (15) 는, 각각 리액터 (11) 을 환상으로 둘러싸고 있다.
리액터 (11) 는 석영관 챔버이다. 리액터 (11) 내에는, 주로 제 1 히터 (14) 로 가열되는 제 1 존 (Z1) 과, 주로 제 2 히터 (15) 로 가열되는 제 2 존 (Z2) 이 있다. 배기관 (PE) 은 제 2 존 (Z2) 측의 리액터 단에 접속된다.
제 1 존 (Z1) 에 배치되는 갈륨 저류부 (12) 는, 가스 입구와 가스 출구를 갖는 석영 용기이다.
제 2 존 (Z2) 에 배치되는 서셉터 (13) 는, 예를 들어 그래파이트로 형성된다. 서셉터 (13) 를 회전시키는 기구는 임의로 형성할 수 있다.
HVPE 장치 (10) 로 GaN 을 성장시키려면, 서셉터 (13) 상에 시드를 놓은 후에 제 1 히터 (14) 및 제 2 히터 (15) 로 리액터 (11) 내를 가열함과 함께, 캐리어 가스로 희석된 NH3 (암모니아) 을 암모니아 도입관 (P1) 을 통하여 제 2 존 (Z2) 에 공급하고, 또, 캐리어 가스로 희석된 HCl (염화수소) 을 염화수소 도입관 (P2) 을 통하여 갈륨 저류부 (12) 에 공급한다. 이 HCl 은 갈륨 저류부 (12) 중의 금속 갈륨과 반응하고, 생성된 GaCl (염화갈륨) 이 염화갈륨 도입관 (P3) 을 통하여 제 2 존 (Z2) 으로 옮겨진다.
제 2 존 (Z2) 에서 NH3 과 GaCl 이 반응하고, 생성되는 GaN 이 서셉터 (13) 상에 놓여진 시드 상에서 결정화된다.
성장하는 GaN 을 의도적으로 도프할 때에는, 캐리어 가스로 희석된 도핑 가스를 도펀트 도입관 (P4) 을 통하여 리액터 (11) 내의 제 2 존 (Z2) 으로 유도한다.
암모니아 도입관 (P1), 염화수소 도입관 (P2), 염화갈륨 도입관 (P3) 및 도펀트 도입관 (P4) 은, 리액터 (11) 내에 배치되는 부분이 석영으로 형성된다.
NH3, HCl 및 도핑 가스의 각각을 희석시키는 캐리어 가스에는, H2 (수소 가스), N2 (질소 가스) 또는 H2 와 N2 의 혼합 가스가 바람직하게 사용된다.
HVPE 장치 (10) 를 사용하여 GaN 을 성장시킬 때의 바람직한 조건은, 다음과 같다.
갈륨 저류부의 온도는, 예를 들어 500 ∼ 1000 ℃ 이고, 바람직하게는 700 ℃ 이상, 또, 바람직하게는 900 ℃ 이하이다.
서셉터 온도는, 예를 들어 900 ∼ 1100 ℃ 이고, 바람직하게는 930 ℃ 이상, 보다 바람직하게는 950 ℃ 이상이며, 또, 바람직하게는 1050 ℃ 이하, 보다 바람직하게는 1020 ℃ 이하이다.
리액터 내의 NH3 분압과 GaCl 분압의 비인 Ⅴ/Ⅲ 비는, 예를 들어 1 ∼ 20 이고, 바람직하게는 2 이상, 보다 바람직하게는 3 이상이며, 또, 바람직하게는 10 이하이다.
Ⅴ/Ⅲ 비는 지나치게 커도 지나치게 작아도, GaN 의 성장 표면의 모르폴로지가 악화되는 원인이 된다. 성장 표면의 모르폴로지 악화는, 결정 품질의 저하의 원인이 될 수 있다.
어느 종류의 불순물에서는, GaN 결정에 대한 도입 효율이, 성장 표면의 결정 방위에 강하게 의존한다. 성장 표면의 모르폴로지가 양호하지 않은 조건에서 성장시킨 GaN 결정의 내부에서는, 이러한 불순물의 농도의 균일성이 저하된다. 이것은, 모르폴로지가 나쁜 성장 표면에는, 다양한 방위의 패싯이 존재하는 것에 의한 것이다.
GaN 결정에 대한 도입 효율이 성장 표면의 결정 방위에 따라 분명하게 상이한 불순물의 전형예는 O (산소) 이다. O 는 도너 불순물인 점에서, 그 농도의 균일성의 저하는, 비저항의 균일성의 저하로 이어진다.
그 밖으로서, 지나치게 낮은 Ⅴ/Ⅲ 비의 사용은, 성장하는 GaN 결정의 질소 공공 농도를 증가시킨다. 질소 공공이 GaN 결정이나 그것을 사용한 GaN 기판, 혹은 그 GaN 기판 상에 형성되는 질화물 반도체 디바이스에 주는 영향은 지금으로서는 분명하지 않지만, 점 결함인 점에서, 농도는 가능한 한 낮게 해야할 것으로 생각된다.
GaN 의 성장 레이트는, 바람직하게는 40 ∼ 200 ㎛/h 이고, 리액터 내의 NH3 분압과 GaCl 분압의 곱을 파라미터로 하여 제어할 수 있다. 지나치게 높은 성장 레이트는 성장하는 GaN 의 표면 모르폴로지를 악화시킨다.
전술한 제 3 공정에서 GaN 막 (6) 을 도핑할 때에는, 성장 표면의 모르폴로지 악화를 방지하기 위해, 도핑 가스의 공급 레이트를, 공급 개시부터 수 분 내지 수십 분에 걸쳐서 서서히 소정값까지 증가시키는 것이 바람직하다.
동일한 이유에서, 도핑 가스의 공급은, GaN 막 (6) 을 적어도 수 ㎛ 성장시킨 시점에서 개시하는 것이 바람직하다.
GaN 막 (6) 에 보상 불순물을 함유시키는 방법은 한정되는 것은 아니지만, 통상적으로 도핑 가스를 HVPE 장치 내에 도입하는 방법이 채용된다.
C 도핑을 위한 도핑 가스에는, 예를 들어 CH4 (메탄) 와 같은 탄화수소 가스를 사용할 수 있다.
Fe 도핑을 위한 도핑 가스에는, 예를 들어, 기화시킨 염화철을 사용할 수 있다. 염화철 증기는, 캐리어 가스 유통하에서 가열한 금속 철에 HCl 을 접촉시키는 방법으로 발생시킬 수 있는 것 외에, 캐리어 가스 유통하에서 가열하여 기화시킨 페로센 (비스(시클로펜타디에닐)철) 을, 도펀트 도입관 내에서 HCl 과 반응시키는 방법으로 발생시킬 수 있다. 여기서 페로센은, 철을 함유하는 다른 유기 화합물로 치환해도 된다.
Mn 도핑을 위한 도핑 가스에는, 예를 들어, 도입관 내에 금속 Mn 을 설치하고, 이것을 가열함과 함께 캐리어 가스 등의 플로에 의해 사용할 수 있다.
다른 천이 금속 원소를 GaN 에 첨가할 때에도, 당해 천이 금속 원소의 증기, 혹은 당해 천이 금속 원소의 염화물의 증기를 도핑 가스로서 사용할 수 있다.
HVPE 장치 (10) 를 사용하여 성장되는 GaN 은, 의도적으로 도핑하지 않을 때에도, O 및 Si 를 SIMS (2 차 이온 질량 분석) 로 검출 가능한 농도로 함유할 수 있다. Si 원은, 리액터나 리액터 내의 배관에 사용되는 석영 (SiO2) 이고, O 원은, 이러한 석영과 리액터 내에 잔류 또는 침입한 수분 중 어느 것 또는 양방이다.
도 8 에서는 도시가 생략되어 있는 부품을 포함하여, 리액터 (11) 내에 배치되는 부품에는, 석영과 카본 외에, SiC (탄화규소), SiNx (질화규소), BN (질화붕소), 알루미나, W (텅스텐), Mo (몰리브덴) 등으로 형성된 것을 사용할 수 있다. 그렇게 함으로써, HVPE 장치 (10) 를 사용하여 성장되는 GaN 에 있어서의, Si, O 및 H 를 제외한 불순물 원소의 농도는, 의도적인 도핑을 하지 않는 한, 독립적으로 5 × 1015 atoms/㎤ 이하로 할 수 있다.
실시예
이하에 실시예를 나타내어, 본 발명을 더욱 구체적으로 설명한다. 단, 본 발명은 이들 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상을 일탈하지 않는 범위 내에서 다양한 응용이 가능하다.
[실시예]
＜제 1 c 면 GaN 웨이퍼의 제조 (제 1 공정)＞
먼저 GaN 시드를 HVPE 장치의 서셉터 상에 세팅하였다. GaN 시드로는, MOCVD (유기 금속 화학 기상 성장법) 에 의해 제조한 사파이어 상의 GaN 템플릿 기판을 사용하고, c 면측을 성장면으로 하였다.
＜제 2 c 면 GaN 웨이퍼의 제조 (제 2 공정)＞
이어서, N2, H2 및 NH3 을, 각각의 분압이 0.67 atm, 0.31 atm 및 0.02 atm 이 되도록 리액터 내에 공급하면서, 리액터의 외측에 설치한 히터에 의해 리액터 내를 가열하였다.
서셉터 온도가 1000 ℃ 에 도달한 후에는, 서셉터 온도를 일정하게 유지하며, GaN 을 성장시켰다. 갈륨 저류부의 온도는 900 ℃ 로 설정하였다. 성장시에 리액터 내에 공급하는 캐리어 가스는 69 몰％ 를 H2 로 하고, 나머지를 N2 로 하였다.
GaCl 및 NH3 을 각각의 분압이 7.9 × 10-3 atm 및 0.024 atm 이 되도록 리액터 내에 공급하여, 도너 불순물을 함유하고 있지 않은 제 2 GaN 후막을 약 2.5 ㎜ 의 두께로 성장시켰다. 두께와 성장 시간으로부터 산출한 제 2 GaN 후막의 성장 레이트는 약 40 ㎛/h 였다.
이어서, 이 GaN 후막을 c 면에 평행하게 슬라이스하여 웨이퍼를 얻은 후, 그 웨이퍼의 Ga 극성면에, 연삭에 의한 평탄화와 그것에 계속되는 CMP 마무리를 하였다. 그 웨이퍼의 N 극성면측의 슬라이스 데미지는, 에칭에 의해 제거하였다. 또한, 웨이퍼를 컷함으로써, 두께 400 ㎛ 의 도너 불순물을 함유하고 있지 않은 제 2 c 면 GaN 웨이퍼를 제조하였다. 얻어진 웨이퍼의 전위 밀도는, 약 2 × 106 ∼ 4 × 106 ㎝-2 였다.
또한, 성장 시간을 길게 함으로써 제 2 GaN 후막의 두께를 두껍게 하면, 제 2 c 면 GaN 웨이퍼를 2 장 이상 얻을 수 있다.
＜GaN 기판의 제조 (제 3 공정)＞
상기 제 2 c 면 GaN 웨이퍼를 시드으로 하고, c 면측을 성장면으로 하여 HVPE 장치의 서셉터 상에 세팅하였다.
이어서, N2 및 NH3 을, 각각의 분압이 0.84 atm 및 0.16 atm 이 되도록 리액터 내에 도입하면서 리액터의 외측에 설치한 히터에 의해 리액터 내를 가열하였다.
갈륨 저류부의 온도가 900 ℃, 서셉터 온도가 1030 ℃ 에 도달한 후에는, 서셉터 온도를 일정하게 유지하며, GaCl 및 NH3 을 각각의 분압이 0.013 atm 및 0.16 atm 이 되도록 공급함으로써, GaN 결정의 성장을 개시시켰다. 성장 중에 공급하는 캐리어 가스는 N2 만으로 하였다.
Fe 도핑은, 성장 개시로부터 1 분 후에 HCl 을 9.4 × 10-4 atm 으로 금속 Fe 가 설치되어 있는 도펀트 도입관에 흘리기 시작함으로써 개시하였다. 도너 불순물로서 Fe 를 도프한 GaN 막을 약 0.4 ㎜ 의 두께로 성장시켰다. Fe 도프 GaN 결정층의 성장 레이트는 1.6 ㎛/min 이었다.
GaN 막의 표면 전역을 미분 간섭 현미경으로 관찰하고, 피트나 크랙 등의 표면 결함이 발생하고 있지 않은 것을 확인하였다.
만일 상기와 동일한 성장 조건에서 GaN 막을 0.8 ㎜ 정도까지 성장시킨 경우에는, 장치 구성 부재의 열화 기인에 의한 이레귤러한 낙하물 등의 영향에 의해, 결정 표면에 피트가 발생하는 경우가 있다. 피트를 구성하는 결정면은, 산소나 실리콘과 같은 도전성을 발현시키는 도너 불순물을 고농도로 도입하기 때문에, 결정 표면에서 저항률이 상이한 지점이 발생하는 문제가 일어날 수 있다. 또, 보상 불순물을 고농도로 도핑하면 GaN 막에 응력을 발생시키는 경향이 있고, 이것은 성장 두께가 두꺼워질수록 현저해진다. GaN 막 중에 축적된 응력은, 전위나 크랙 등의 결함을 발생시킬 수 있다. 본 실시예에서는, GaN 막 (Fe 도프 GaN 결정층) 의 성장 두께가 약 0.4 ㎜ 에 그치게 한 것이 주공 (奏功) 한 것으로 생각된다. 성장 두께를 두껍게 하는 경우에는, 보상 불순물의 도핑 농도를 저하시키는 것이나, 장치의 개선, 제조 조건의 개선 등의 대응에 의해 상기 전위나 크랙 등의 결함을 억제할 수 있다.
약 0.4 ㎜ 의 두께로 성장시킨 GaN 막의 면은 슬라이스하지 않고, 표면 (GaN 막의 측) 및 이면 (제 2 c 면 GaN 웨이퍼의 측) 을 각각 연삭, 연마함으로써 마무리하여, 전체의 두께가 400 ㎛ 이고, 직경 약 50 ㎜ 의 Fe 도프 GaN 기판 웨이퍼를 제조하였다.
얻어진 GaN 기판 웨이퍼는, 재성장 계면을 갖고, N 극성측에 두께 100 ㎛ 두께의 제 1 영역 (제 2 c 면 GaN 웨이퍼에 상당), Ga 극성측에 두께 300 ㎛ 두께의 제 2 영역 (GaN 막에 상당) 을 갖는 2 층 기판이다.
제조된 Fe 도프 GaN 기판 웨이퍼의 불순물 농도를 SIMS 로 측정한 결과, Fe 가 6.4 × 1018 atoms/㎤, Si 가 1.9 × 1016 atoms/㎤, O 가 2.0 × 1016 atoms/㎤, C 가 7.1 × 1015 atoms/㎤ 였다.
제조된 Fe 도프 GaN 기판의 표면으로부터 적당히 5 개 지점을 선택하고, 각 지점에 있어서의 전위 밀도를, 캐소드 루미네선스로 100 ㎛ × 100 ㎛ 의 정방형 영역 중에 관찰되는 맹점의 수로부터 구한 결과, 약 2 × 106 ∼ 3 × 106 ㎝-2 로서, 시드에 사용한 단결정 GaN (0001) 기판의 전위 밀도와 동등하였다.
이중 링법에 의한 저항률의 평가
제조된 Fe 도프 GaN 기판의 저항률을 이중 링법에 의해 측정한 결과, 실온 저항률은, 7 × 1011 Ω㎝ 였다.
이상, 본 발명을 구체적인 실시형태에 입각하여 설명하였지만, 각 실시형태는 예로서 제시된 것으로서, 본 발명의 범위를 한정하는 것은 아니다. 본 명세서에 기재된 각 실시형태는, 발명의 취지를 일탈하지 않는 범위 내에서, 다양하게 변형할 수 있고, 또한 실시 가능한 범위 내에서, 다른 실시형태에 의해 설명된 특징과 조합할 수 있다.
1 : 시드 웨이퍼
2 : 제 1 GaN 후막
3 : 제 1 c 면 GaN 웨이퍼
4 : 제 2 GaN 후막
5 : 제 2 c 면 GaN 웨이퍼
6 : GaN 막
6a : 특정 도프 영역
10 : HVPE 장치
11 : 리액터
12 : 갈륨 저류부
13 : 서셉터
14 : 제 1 히터
15 : 제 2 히터
100 : GaN 기판 웨이퍼
101 : N 극성면
102 : Ga 극성면
103 : 재성장 계면
110 : 제 1 영역
120 : 제 2 영역
120a : 주도프 영역
200 : 에피택셜막
210 : 언도프 GaN 채널층
220 : 언도프 AlGaN 캐리어 공급층

Claims (41)

  1. (0001) 배향된 GaN 기판 웨이퍼로서,
    재성장 계면을 사이에 두고 N 극성측에 형성된 제 1 영역과, Ga 극성측에 형성된 최소 두께를 갖는 제 2 영역을 갖고,
    그 제 2 영역의 최소 두께가 20 ㎛ 이상이고,
    그 제 2 영역의 적어도 일부에 있어서 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상인, GaN 기판 웨이퍼.
  2. 제 1 항에 있어서,
    상기 제 1 영역이, 다음의 (a) ∼ (c) 에서 선택되는 1 이상의 조건을 만족하고 있는, GaN 기판 웨이퍼.
    (a) Si 농도가 5 × 1016 atoms/㎤ 이상이다.
    (b) O 농도가 3 × 1016 atoms/㎤ 이하이다.
    (c) H 농도가 1 × 1017 atoms/㎤ 이하이다.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 영역에 있어서, 보상 불순물의 총 농도가 도너 불순물의 총 농도보다 낮은, GaN 기판 웨이퍼.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 영역에 있어서, 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 미만인, GaN 기판 웨이퍼.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 영역에 있어서, Si, O 및 H 이외의 불순물 원소의 농도가, 독립적으로 5 × 1015 atoms/㎤ 이하인, GaN 기판 웨이퍼.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    이하의 (1) ∼ (3) 에서 선택되는 어느 조건을 만족하는, GaN 기판 웨이퍼.
    (1) 50 ㎜ 이상 55 ㎜ 이하의 직경과 250 ㎛ 이상 450 ㎛ 이하의 두께를 갖는다.
    (2) 100 ㎜ 이상 105 ㎜ 이하의 직경과 350 ㎛ 이상 750 ㎛ 이하의 두께를 갖는다.
    (3) 150 ㎜ 이상 155 ㎜ 이하의 직경과 450 ㎛ 이상 800 ㎛ 이하의 두께를 갖는다.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 2 영역이 Ga 극성측의 주면을 적어도 포함하는 주도프 영역을 갖고, 또한 그 주도프 영역에 있어서의 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상인, GaN 기판 웨이퍼.
  8. 제 7 항에 있어서,
    상기 주도프 영역에 있어서의 보상 불순물의 총 농도가 1 × 1018 atoms/㎤ 이상인, GaN 기판 웨이퍼.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 주도프 영역에 있어서, 보상 불순물의 총 농도가 도너 불순물의 총 농도의 2 배 이상인, GaN 기판 웨이퍼.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 주도프 영역이, 탄소 및 천이 금속 원소에서 선택되는 1 종 이상의 원소를 함유하는, GaN 기판 웨이퍼.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 주도프 영역에 가장 높은 농도로 함유되는 불순물이 Fe, Mn 또는 C 인, GaN 기판 웨이퍼.
  12. 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 주도프 영역이 GaN 극성측의 주면으로부터 특정 길이 이내의 영역이고, 그 특정 길이가 20 ㎛ 이상인, GaN 기판 웨이퍼.
  13. 제 7 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 주도프 영역에 있어서, c 축 방향을 따른 보상 불순물의 총 농도의 변동이, 중앙값으로부터 ± 25 ％ 의 범위 내인, GaN 기판 웨이퍼.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 특정 길이가 50 ㎛ 보다 큰, GaN 기판 웨이퍼.
  15. 제 12 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 특정 길이가 상기 제 2 영역의 최소 두께의 50 ％ 이상인, GaN 기판 웨이퍼.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 제 2 영역에 있어서의 보상 불순물의 총 농도가 5 × 1019 atoms/㎤ 이하인, GaN 기판 웨이퍼.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 영역의 최소 두께가 300 ㎛ 이하인, GaN 기판 웨이퍼.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    Ga 극성측의 주면이 평탄면인, GaN 기판 웨이퍼.
  19. 제 18 항에 있어서,
    Ga 극성측의 주면에 대하여 상기 재성장 계면이 경사져 있는, GaN 기판 웨이퍼.
  20. 제 19 항에 있어서,
    상기 제 2 영역에 있어서의 상기 재성장 계면이 경사져 있는 방향의 일방단과 타방단 사이의 두께차가 200 ㎛ 를 초과하지 않는, GaN 기판 웨이퍼.
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 기재된 GaN 기판 웨이퍼와, 그 GaN 기판 웨이퍼의 Ga 극성측의 주면 상에 에피택셜 성장한 질화물 반도체층을 갖는 에피택셜 웨이퍼.
  22. 제 1 항 내지 제 20 항 중 어느 한 항에 기재된 GaN 기판 웨이퍼를 준비하는 공정과, 그 GaN 기판 웨이퍼의 Ga 극성측의 주면 상에 질화물 반도체층을 성장시키는 공정을 갖는 에피택셜 웨이퍼의 제조 방법.
  23. 제 1 항 내지 제 20 항 중 어느 한 항에 기재된 GaN 기판 웨이퍼를 준비하는 공정과, 그 GaN 기판 웨이퍼의 Ga 극성측의 주면 상에 질화물 반도체층을 성장시켜 에피택셜 웨이퍼를 얻는 공정과, 그 에피택셜 웨이퍼의 적어도 일부에 있어서, 상기 GaN 기판 웨이퍼의 상기 제 1 영역을 제거하는 공정을 갖는 질화물 반도체 디바이스의 제조 방법.
  24. 기판 상에, (0001) 배향된 제 2 GaN 후막을 HVPE 에 의해 성장시킨 후, 그 제 2 GaN 후막을 슬라이스함으로써 제 2 c 면 GaN 웨이퍼를 얻는 제 2 공정과,
    그 제 2 c 면 GaN 웨이퍼 상에, (0001) 배향된 두께 50 ㎛ 보다 큰 GaN 막을 HVPE 에 의해 성장시키는 제 3 공정을 갖고, 또한
    그 GaN 막은, 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상인 부분이 형성되는 것을 특징으로 하는, GaN 기판 웨이퍼의 제조 방법.
  25. 재성장 계면을 사이에 두고 N 극성측의 영역과 Ga 극성측의 영역을 갖는, GaN 기판 웨이퍼를 제조하는 방법으로서,
    (ⅰ) 의도적으로 도핑되어 있지 않은 GaN 으로 이루어지고 (0001) 배향된 제 1 GaN 후막을, 시드 웨이퍼 상에 HVPE 로 성장시킴과 함께, 그 제 1 GaN 후막을 가공하여 적어도 1 장의 제 1 c 면 GaN 웨이퍼를 얻는 제 1 공정,
    (ⅱ) 의도적으로 도핑되어 있지 않은 GaN 으로 이루어지고 (0001) 배향된 제 2 GaN 후막을, 제 1 공정에서 얻은 제 1 c 면 GaN 웨이퍼 상에 HVPE 로 성장시킴과 함께, 그 제 2 GaN 후막으로부터 제 2 c 면 GaN 웨이퍼를 슬라이스하는 제 2 공정, 그리고,
    (ⅲ) 두께가 50 ㎛ 보다 크고 (0001) 배향된 GaN 막을, 제 2 공정에서 얻은 제 2 c 면 GaN 웨이퍼 상에 HVPE 로 성장시켜 적층 구조체를 얻는 제 3 공정을 갖는 것, 및 그 제 3 공정에서 성장시키는 GaN 막에는, 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상인 부분이 형성되는 것을 특징으로 하는, GaN 기판 웨이퍼의 제조 방법.
  26. 제 25 항에 있어서,
    상기 GaN 막의 두께가 300 ㎛ 이하인, GaN 기판 웨이퍼의 제조 방법.
  27. 제 25 항 또는 제 26 항에 있어서,
    상기 GaN 기판 웨이퍼가, 이하의 (1) ∼ (3) 에서 선택되는 어느 조건을 만족하는, GaN 기판 웨이퍼의 제조 방법.
    (1) 50 ㎜ 이상 55 ㎜ 이하의 직경과 250 ㎛ 이상 450 ㎛ 이하의 두께를 갖는다.
    (2) 100 ㎜ 이상 105 ㎜ 이하의 직경과 350 ㎛ 이상 750 ㎛ 이하의 두께를 갖는다.
    (3) 150 ㎜ 이상 155 ㎜ 이하의 직경과 450 ㎛ 이상 800 ㎛ 이하의 두께를 갖는다.
  28. 제 25 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 GaN 막이, c 축 방향의 영역 길이가 20 ㎛ 이상이고, 또한 영역 내의 보상 불순물의 총 농도가 1 × 1017 atoms/㎤ 이상인, 특정 도프 영역을 갖는, GaN 기판 웨이퍼의 제조 방법.
  29. 제 28 항에 있어서,
    상기 특정 도프 영역에 있어서의 보상 불순물의 총 농도가 1 × 1018 atoms/㎤ 이상인, GaN 기판 웨이퍼의 제조 방법.
  30. 제 28 항 또는 제 29 항에 있어서,
    상기 특정 도프 영역에 있어서, 보상 불순물의 총 농도가 도너 불순물의 총 농도의 2 배 이상인, GaN 기판 웨이퍼의 제조 방법.
  31. 제 28 항 내지 제 30 항 중 어느 한 항에 있어서,
    c 축 방향을 따른 상기 특정 도프 영역 내의 보상 불순물의 총 농도의 변동이, 중앙값으로부터 ± 25 ％ 의 범위 내인, GaN 기판 웨이퍼의 제조 방법.
  32. 제 28 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 영역 길이가, 상기 GaN 막의 두께의 50 ％ 이상인, GaN 기판 웨이퍼의 제조 방법.
  33. 제 28 항 내지 제 32 항 중 어느 한 항에 있어서,
    상기 특정 도프 영역의 하단으로부터, 상기 GaN 막과 상기 제 2 c 면 GaN 웨이퍼의 계면까지의 길이가, 1 ㎛ 이상인, GaN 기판 웨이퍼의 제조 방법.
  34. 제 28 항 내지 제 33 항 중 어느 한 항에 있어서,
    상기 특정 도프 영역이, 탄소 및 천이 금속 원소에서 선택되는 1 종 이상의 원소를 함유하는, GaN 기판 웨이퍼의 제조 방법.
  35. 제 28 항 내지 제 34 항 중 어느 한 항에 있어서,
    상기 특정 도프 영역에 가장 높은 농도로 함유되는 불순물이 Fe, Mn 또는 C 인, GaN 기판 웨이퍼의 제조 방법.
  36. 제 24 항 내지 제 35 항 중 어느 한 항에 있어서,
    상기 GaN 막에 있어서의 보상 불순물의 총 농도가 5 × 1019 atoms/㎤ 이하인, GaN 기판 웨이퍼의 제조 방법.
  37. 제 24 항 내지 제 36 항 중 어느 한 항에 있어서,
    상기 제 3 공정 후, 상기 적층 구조체를 박화하는 박화 공정을 갖는, GaN 기판 웨이퍼의 제조 방법.
  38. 제 37 항에 있어서,
    상기 박화 공정의 전후에 있어서의 상기 GaN 막의 두께차가 50 ㎛ 이상인, GaN 기판 웨이퍼의 제조 방법.
  39. 제 37 항 또는 제 38 항에 있어서,
    상기 박화 공정의 전후에 있어서의 상기 GaN 막의 두께차가 200 ㎛ 이하인, GaN 기판 웨이퍼의 제조 방법.
  40. 제 37 항 내지 제 39 항 중 어느 한 항에 있어서,
    상기 GaN 기판 웨이퍼의 오프컷 방위가, 상기 제 2 c 면 GaN 웨이퍼의 오프컷 방위와 상이한, GaN 기판 웨이퍼의 제조 방법.
  41. 제 24 항 내지 제 40 항 중 어느 한 항에 있어서,
    상기 제 3 공정에서 상기 GaN 막을 성장시키기 전에, 상기 제 2 공정에서 상기 제 2 GaN 막으로부터 슬라이스된 상기 제 2 c 면 GaN 웨이퍼의 Ga 극성측의 주면이 평탄화되는 평탄화 공정, 추가로 에칭에 의해 조화되는 조화 공정을 갖는, GaN 기판 웨이퍼의 제조 방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012232884A (ja) 2011-04-19 2012-11-29 Hitachi Cable Ltd 窒化物半導体基板及びその製造方法並びにそれを用いた素子

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090032907A1 (en) * 2005-08-25 2009-02-05 Tomoki Uemura Method for Producing GaxIn1-xN(0<x>) Crystal Gaxin1-xn(0<x<1) Crystalline Substrate, Method for Producing GaN Crystal, GaN Crystalline Substrate, and Product
CN101194053A (zh) * 2005-08-25 2008-06-04 住友电气工业株式会社 制造GaxIn1－xN（0≤x≤1）晶体的方法、GaxIn1－xN（0≤x≤1）结晶衬底、制造GaN晶体的方法、GaN结晶衬底和产品
JP4720441B2 (ja) * 2005-11-02 2011-07-13 日立電線株式会社 青色発光ダイオード用ＧａＮ基板
US8435879B2 (en) * 2005-12-12 2013-05-07 Kyma Technologies, Inc. Method for making group III nitride articles
JP2013197357A (ja) * 2012-03-21 2013-09-30 Hitachi Cable Ltd 窒化物半導体デバイス及びその製造方法
JP2014118323A (ja) * 2012-12-17 2014-06-30 Mitsubishi Chemicals Corp 周期表第１３族金属窒化物半導体結晶の製造方法及び周期表第１３族金属窒化物半導体結晶
CN105917035B (zh) * 2014-01-17 2019-06-18 三菱化学株式会社 GaN基板、GaN基板的制造方法、GaN结晶的制造方法和半导体器件的制造方法
WO2015114732A1 (ja) * 2014-01-28 2015-08-06 株式会社サイオクス 半導体基板の製造方法
JP7041461B2 (ja) * 2016-10-27 2022-03-24 株式会社サイオクス 半絶縁性結晶、ｎ型半導体結晶およびｐ型半導体結晶
JP6824829B2 (ja) * 2017-06-15 2021-02-03 株式会社サイオクス 窒化物半導体積層物の製造方法、窒化物半導体自立基板の製造方法および半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012232884A (ja) 2011-04-19 2012-11-29 Hitachi Cable Ltd 窒化物半導体基板及びその製造方法並びにそれを用いた素子

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