KR20220013223A - 열전 소자 - Google Patents

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KR20220013223A
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이종민
이세운
최만휴
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엘지이노텍 주식회사
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Abstract

실시예에 따르면 제1 전극; 상기 제1 전극 상에 배치된 제1 도전성 접합 부재; 및 상기 제1 도전성 접합 부재 상에 배치된 복수의 반도체 구조물;을 포함하고, 상기 제1 도전성 접합 부재는 상기 복수의 반도체 구조물이 각각 배치된 제1 배치부, 및 상기 제1 배치부 사이에 위치한 제1 격벽부;를 포함하고, 상기 제1 격벽부의 두께는 상기 제1 배치부의 두께의 2.5배 이하이다.

Description

열전 소자{THERMOELECTRIC ELEMENT}
본 발명은 열전 소자에 관한 것으로, 보다 상세하게는 기판 상에 배치되는 전극의 구조에 관한 것이다.
열전현상은 재료 내부의 전자(electron)와 정공(hole)의 이동에 의해 발생하는 현상으로, 열과 전기 사이의 직접적인 에너지 변환을 의미한다.
열전 소자는 열전현상을 이용하는 소자를 총칭하며, P형 열전 재료와 N형 열전 재료를 금속 전극들 사이에 접합시켜 PN 접합 쌍을 형성하는 구조를 가진다.
열전 소자는 전기저항의 온도 변화를 이용하는 소자, 온도 차에 의해 기전력이 발생하는 현상인 제벡 효과를 이용하는 소자, 전류에 의한 흡열 또는 발열이 발생하는 현상인 펠티에 효과를 이용하는 소자 등으로 구분될 수 있다.
열전 소자는 가전제품, 전자부품, 통신용 부품 등에 다양하게 적용되고 있다. 예를 들어, 열전 소자는 냉각용 장치, 온열용 장치, 발전용 장치 등에 적용될 수 있다. 이에 따라, 열전 소자의 열전성능에 대한 요구는 점점 더 높아지고 있다.
이때, 열전 소자는 전극과 열전 레그 사이에서 전기적 신뢰성이 저하되고 발전 성능이 감소하는 문제가 존재한다.
본 발명이 이루고자 하는 기술적 과제는 전기적 신뢰성 개선을 위한 열전 소자의 전극의 구조를 제공하는 것이다.
본 발명의 실시예에 따른 열전 소자는 제1 전극; 상기 제1 전극 상에 배치된 제1 도전성 접합 부재; 및 상기 제1 도전성 접합 부재 상에 배치된 복수의 반도체 구조물;을 포함하고, 상기 제1 도전성 접합 부재는 상기 복수의 반도체 구조물이 각각 배치된 제1 배치부, 및 상기 제1 배치부 사이에 위치한 제1 격벽부;를 포함하고, 상기 제1 격벽부의 두께는 상기 제1 배치부의 두께의 2.5배 이하이다.
상기 제1 전극 저면에 배치된 제1 절연부; 및 상기 제1 절연부의 저면에 배치된 제1 기판;을 더 포함할 수 있다.
상기 제1 절연부는 상면에서 상기 제1 기판을 향하여 오목한 복수의 리세스를 포함하고, 상기 복수의 리세스는 상기 제1 전극이 배치된 제1 리세스, 및 상기 제1 리세스 주위에 배치된 제2 리세스를 포함할 수 있다.
상기 제1 리세스의 바닥면과 상기 제1 기판 사이의 제1 거리는 상기 제2 리세스의 바닥면과 상기 제1 기판 사이의 제2 거리보다 작을 수 있다.
상기 제1 도전성 첩합 부재의 제1 격벽부는 상기 제1 배치부와 같은 두께를 갖는 제1 지지부, 및 상기 제1 지지부 상에 배치되고 상기 제1 기판에서 상기 제1 절연부을 향하는 방향으로 볼록한 제1 볼록부를 포함하고, 상기 제2 리세스와 상기 제1 볼록부는 수직으로 중첩되지 않을 수 있다.
상기 제1 볼록부의 두께는 상기 제2 리세스의 깊이보다 작고, 상기 제1 격벽부의 두께는 상기 제1 배치부의 두께 이상일 수 있다.
상기 복수의 반도체 구조물 상에 각각 배치된 복수의 제2 전극; 상기 복수의 제2 전극 상에 배치된 제2 절연부, 및 상기 제2 절연부 상에 배치된 제2 기판을 더 포함할 수 있다.
상기 제2 절연부는 상기 복수의 제2 전극이 각각 배치된 제3 리세스, 및 상기 제3 리세스 주위에 배치된 제4 리세스를 포함하고, 상기 제3 리세스, 및 상기 제4 리세스는 상기 제2 절연부의 하면에서 상기 제2 기판을 향하여 오목하고, 상기 제1 격벽부는 상기 제4 리세스와 수직으로 중첩될 수 있다.
상기 제4 리세스의 깊이는 상기 제1 격벽부의 두께보다 클 수 있다.
상기 제2 리세스의 깊이와 상기 제4 리세스의 깊이는 상이할 수 있다.
상기 복수의 반도체 구조물 양단에 배치되는 제1 방지층;을 더 포함할 수 있다.
상기 제2 전극 하부에 배치되는 제2 도전성 접합 부재;를 더 포함하고, 상기 제2 도전성 접합 부재는 상기 복수의 반도체 구조물이 각각 배치된 제2 배치부, 및 상기 제2 배치부 사이에 위치한 제2 격벽부를 포함할 수 있다.
상기 제1 격벽부와 상기 제2 격벽부는 수직으로 중첩되지 않을 수 있다.
본 발명의 실시예에 따르면, 발전 성능이 개선되고 전기적 신뢰성이 높은 열전 소자 및 이를 포함하는 열전 장치를 얻을 수 있다.
구체적으로, 본 발명의 실시예에 따르면, 전극이 인접한 열전 레그를 감싸도록 열전 레그를 향해 형성된 격벽부를 갖는 열전 소자를 제공할 수 있다.
또한, 본 발명의 실시예에 따른 열전 소자는 소형으로 구현되는 애플리케이션뿐만 아니라 차량, 선박, 제철소, 소각로 등과 같이 대형으로 구현되는 애플리케이션에서도 적용될 수 있다.
도 1은 열전 소자의 단면도이고,
도 2는 열전 소자의 사시도이고,
도 3은 실링부재를 포함하는 열전 소자의 사시도이고,
도 4는 실링부재를 포함하는 열전 소자의 분해사시도이고,
도 5는 일 실시예에 따른 열전 소자의 단면도이고,
도 6은 일 실시예에 따른 제1 전극과 제2 전극 및 반도체 구조물 간의 전기적 연결을 도시한 도면이고,
도 7은 일 실시예에 따른 제1 전극, 제1 도전성 접합 부재 및 반도체 구조물의 평면도이고,
도 8은 도 5에서 P의 확대도이고,
도 9는 도 7에서 II'로 절단된 단면도이고,
도 10은 다른 실시예에 따른 열전 소자의 단면도이고,
도 11은 도 10에서 K부분의 확대도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 열전 소자의 단면도이고, 도 2는 열전 소자의 사시도이고, 도 3은 실링부재를 포함하는 열전 소자의 사시도이고, 도 4는 실링부재를 포함하는 열전 소자의 분해사시도이다.
도 1 내지 2를 참조하면, 열전 소자(100)는 하부 기판(110), 하부 전극(120), P형 열전 레그(130), N형 열전 레그(140), 상부 전극(150) 및 상부 기판(160)을 포함한다.
하부 전극(120)은 하부 기판(110)과 P형 열전 레그(130) 및 N형 열전 레그(140)의 하부 바닥면 사이에 배치되고, 상부 전극(150)은 상부 기판(160)과 P형 열전 레그(130) 및 N형 열전 레그(140)의 상부 바닥면 사이에 배치된다. 이에 따라, 복수의 P형 열전 레그(130) 및 복수의 N형 열전 레그(140)는 하부 전극(120) 및 상부 전극(150)에 의하여 전기적으로 연결된다. 하부 전극(120)과 상부 전극(150) 사이에 배치되며, 전기적으로 연결되는 한 쌍의 P형 열전 레그(130) 및 N형 열전 레그(140)는 단위 셀을 형성할 수 있다. 이러한 P형 열전 레그(130)는 제2 도전성 반도체 구조물 또는 제2 반도체 구조물, N형 열전 레그(140)는 제1 도전성 반도체 구조물 또는 제1 반도체 구조물일 수 있다. 또는 상술한 단어로 혼용될 수 있다. 그리고 복수의 반도체 구조물은 상술한 제1 도전성 반도체 구조물 및 제2 도전성 반도체 구조물을 포함할 수 있다. 또한, 이하 하부 전극(120)은 제1 전극과 혼용한다. 그리고 후술하는 상부 전극(150)은 제2 전극과 혼용한다.
예를 들어, 리드선(181, 182)을 통하여 하부 전극(120) 및 상부 전극(150)에 전압을 인가하면, 펠티에 효과로 인하여 P형 열전 레그(130)로부터 N형 열전 레그(140)로 전류가 흐르는 기판은 열을 흡수하여 냉각부로 작용하고, N형 열전 레그(140)로부터 P형 열전 레그(130)로 전류가 흐르는 기판은 가열되어 발열부로 작용할 수 있다. 또는, 하부 전극(120) 및 상부 전극(150) 간 온도 차를 가해주면, 제벡 효과로 인하여 P형 열전 레그(130) 및 N형 열전 레그(140) 내 전하가 이동하며, 전기가 발생할 수도 있다.
도 1 내지 도 4에서 리드선(181, 182)이 하부 기판(110)에 배치되는 것으로 도시되어 있으나, 이로 제한되는 것은 아니며, 리드선(181, 182)이 상부 기판(160) 또는 하부 기판(110)에 배치되거나, 리드선(181, 182) 중 하나가 하부 기판(110)에 배치되고, 나머지 하나가 상부 기판(160)에 배치될 수도 있다.
또한, 리드선은 열전 소자(100)의 저온부 측에 연결될 수 있다. 또한, 열전 소자(100)의 고온부 측에는 열전 소자(100)가 적용되는 애플리케이션의 기자재가 탑재될 수 있다. 예를 들어, 열전 소자(100)가 적용되는 경우, 열전 소자(100)의 고온부 측에는 선박용 기자재가 탑재될 수 있다. 이에 따라, 열전 소자(100)의 저온부 측 및 고온부 측 모두 내전압 성능이 요구될 수 있다. 예를 들어, 열전 소자(100)가 구동시 고온부는 저온부보다 온도가 상대적으로 높을 수 있다.
한편, 열전 소자(100)의 고온부 측은 열전 소자(100)의 저온부 측에 비하여 더욱 높은 열전도 성능이 요구될 수 있다. 구리 기판은 알루미늄 기판에 비하여 열전도도 및 전기전도도가 높다. 열전도 성능 및 내전압 성능을 모두 만족시키기 위하여, 제1 기판(110) 및 제2 기판(160) 중 열전 소자(100)의 저온부 측에 배치되는 기판은 알루미늄 기판이고, 열전 소자(100)의 고온부 측에 배치되는 기판은 구리 기판일 수 있다. 다만, 구리 기판이 알루미늄 기판에 비하여 전기전도도가 높으므로, 열전 소자(100)의 고온부 측 내전압 성능을 유지하기 위하여 별도의 구성이 필요할 수 있다.
여기서, P형 열전 레그(130) 및 N형 열전 레그(140)는 비스무스(Bi) 및 텔루륨(Te)을 주원료로 포함하는 비스무스텔루라이드(Bi-Te)계 열전 레그일 수 있다. P형 열전 레그(130)는 안티몬(Sb), 니켈(Ni), 알루미늄(Al), 구리(Cu), 은(Ag), 납(Pb), 붕소(B), 갈륨(Ga), 텔루륨(Te), 비스무스(Bi) 및 인듐(In) 중 적어도 하나를 포함하는 비스무스텔루라이드(Bi-Te)계 열전 레그일 수 있다. 예를 들어, P형 열전 레그(130)는 전체 중량 100wt%에 대하여 주원료물질인 Bi-Sb-Te를 99 내지 99.999wt%로 포함하고, 니켈(Ni), 알루미늄(Al), 구리(Cu), 은(Ag), 납(Pb), 붕소(B), 갈륨(Ga) 및 인듐(In) 중 적어도 하나를 0.001 내지 1wt%로 포함할 수 있다. N형 열전 레그(140)는 셀레늄(Se), 니켈(Ni), 알루미늄(Al), 구리(Cu), 은(Ag), 납(Pb), 붕소(B), 갈륨(Ga), 텔루륨(Te), 비스무스(Bi) 및 인듐(In) 중 적어도 하나를 포함하는 비스무스텔루라이드(Bi-Te)계 열전 레그일 수 있다. 예를 들어, N형 열전 레그(140)는 전체 중량 100wt%에 대하여 주원료물질인 Bi-Se-Te를 99 내지 99.999wt%로 포함하고, 니켈(Ni), 알루미늄(Al), 구리(Cu), 은(Ag), 납(Pb), 붕소(B), 갈륨(Ga) 및 인듐(In) 중 적어도 하나를 0.001 내지 1wt%로 포함할 수 있다. 이에 따라, 본 명세서에서 열전 레그는 반도체 구조물, 반도체 소자, 반도체 재료층, 반도체 물질층, 반도체 소재층, 도전성 반도체 구조물, 열전 구조물, 열전 재료층, 열전 물질층, 열전 소재층 등으로 지칭될 수도 있다.
P형 열전 레그(130) 및 N형 열전 레그(140)는 벌크형 또는 적층형으로 형성될 수 있다. 일반적으로 벌크형 P형 열전 레그(130) 또는 벌크형 N형 열전 레그(140)는 열전 소재를 열처리하여 잉곳(ingot)을 제조하고, 잉곳을 분쇄하고 체거름하여 열전 레그용 분말을 획득한 후, 이를 소결하고, 소결체를 커팅하는 과정을 통하여 얻어질 수 있다. 이때, P형 열전 레그(130) 및 N형 열전 레그(140)는 다결정 열전 레그일 수 있다. 이와 같이, P형 열전 레그(130) 및 N형 열전 레그(140)는 다결정 열전 레그인 경우, P형 열전 레그(130) 및 N형 열전 레그(140)의 강도가 높아질 수 있다. 적층형 P형 열전 레그(130) 또는 적층형 N형 열전 레그(140)는 시트 형상의 기재 상에 열전 소재를 포함하는 페이스트를 도포하여 단위 부재를 형성한 후, 단위 부재를 적층하고 커팅하는 과정을 통하여 얻어질 수 있다.
이때, 한 쌍의 P형 열전 레그(130) 및 N형 열전 레그(140)는 동일한 형상 및 체적을 가지거나, 서로 다른 형상 및 체적을 가질 수 있다. 예를 들어, P형 열전 레그(130)와 N형 열전 레그(140)의 전기 전도 특성이 상이하므로, N형 열전 레그(140)의 높이 또는 단면적을 P형 열전 레그(130)의 높이 또는 단면적과 다르게 형성할 수도 있다.
이때, P형 열전 레그(130) 또는 N형 열전 레그(140)는 원통 형상, 다각 기둥 형상, 타원형 기둥 형상 등을 가질 수 있다.
또는, P형 열전 레그(130) 또는 N형 열전 레그(140)는 적층형 구조를 가질 수도 있다. 예를 들어, P형 열전 레그 또는 N형 열전 레그는 시트 형상의 기재에 반도체 물질이 도포된 복수의 구조물을 적층한 후, 이를 절단하는 방법으로 형성될 수 있다. 이에 따라, 재료의 손실을 막고 전기 전도 특성을 향상시킬 수 있다. 각 구조물은 개구 패턴을 가지는 전도성층을 더 포함할 수 있으며, 이에 따라 구조물 간의 접착력을 높이고, 열전도도를 낮추며, 전기전도도를 높일 수 있다.
또는, P형 열전 레그(130) 또는 N형 열전 레그(140)는 하나의 열전 레그 내에서 단면적이 상이하도록 형성될 수도 있다. 예를 들어, 하나의 열전 레그 내에서 전극을 향하도록 배치되는 양 단부의 단면적이 양 단부 사이의 단면적보다 크게 형성될 수도 있다. 이에 따르면, 양 단부 간의 온도차를 크게 형성할 수 있으므로, 열전효율이 높아질 수 있다.
본 발명의 한 실시예에 따른 열전 소자의 성능은 열전성능 지수(figure of merit, ZT)로 나타낼 수 있다. 열전성능 지수(ZT)는 수학식 1과 같이 나타낼 수 있다.
Figure pat00001
여기서, α는 제벡계수[V/K]이고, σ는 전기 전도도[S/m]이며, α2σ는 파워 인자(Power Factor, [W/mK2])이다. 그리고, T는 온도이고, k는 열전도도[W/mK]이다. k는 a·cp·ρ로 나타낼 수 있으며, a는 열확산도[cm2/S]이고, cp 는 비열[J/gK]이며, ρ는 밀도[g/cm3]이다.
열전 소자의 열전성능 지수를 얻기 위하여, Z미터를 이용하여 Z값(V/K)을 측정하며, 측정한 Z값을 이용하여 열전성능 지수(ZT)를 계산할 수 있다.
여기서, 하부 기판(110)과 P형 열전 레그(130) 및 N형 열전 레그(140) 사이에 배치되는 하부 전극(120), 그리고 상부 기판(160)과 P형 열전 레그(130) 및 N형 열전 레그(140) 사이에 배치되는 상부 전극(150)은 구리(Cu), 은(Ag), 알루미늄(Al) 및 니켈(Ni) 중 적어도 하나를 포함하며, 0.01mm 내지 0.3mm의 두께를 가질 수 있다. 하부 전극(120) 또는 상부 전극(150)의 두께가 0.01mm 미만인 경우, 전극으로서 기능이 떨어지게 되어 전기 전도 성능이 낮아질 수 있으며, 0.3mm를 초과하는 경우 저항의 증가로 인하여 전도 효율이 낮아질 수 있다.
그리고, 상호 대향하는 하부 기판(110)과 상부 기판(160)은 금속 기판일 수 있으며, 그 두께는 0.1mm~1.5mm일 수 있다. 금속 기판의 두께가 0.1mm 미만이거나, 1.5mm를 초과하는 경우, 방열 특성 또는 열전도율이 지나치게 높아질 수 있으므로, 열전 소자의 신뢰성이 저하될 수 있다. 또한, 하부 기판(110)과 상부 기판(160)이 금속 기판인 경우, 하부 기판(110)과 하부 전극(120) 사이 및 상부 기판(160)과 상부 전극(150) 사이에는 각각 제1 절연부(170a)와 제2 절연부(170b)가 더 형성될 수 있다. 제1 절연부(170a)와 제2 절연부(170b)는 1~20W/mK의 열전도도를 가지는 소재를 포함할 수 있다.
이때, 하부 기판(110)과 상부 기판(160)의 크기는 다르게 형성될 수도 있다. 예를 들어, 하부 기판(110)과 상부 기판(160) 중 하나의 체적, 두께 또는 면적은 다른 하나의 체적, 두께 또는 면적보다 크게 형성될 수 있다. 이에 따라, 열전 소자의 흡열 성능 또는 방열 성능을 높일 수 있다. 예를 들어, 제벡 효과를 위해 고온영역에 배치되거나, 펠티에 효과를 위해 발열영역으로 적용되거나 또는 열전모듈의 외부환경으로부터 보호를 위한 실링부재가 배치되는 기판의 체적, 두께 또는 면적 중 적어도 하나가 다른 기판의 체적, 두께 또는 면적 중 적어도 하나보다 더 클 수 있다.
또한, 하부 기판(110)과 상부 기판(160) 중 적어도 하나의 표면에는 방열 패턴, 예를 들어 요철 패턴이 형성될 수도 있다. 이에 따라, 열전 소자의 방열 성능을 높일 수 있다. 요철 패턴이 P형 열전 레그(130) 또는 N형 열전 레그(140)와 접촉하는 면에 형성되는 경우, 열전 레그와 기판 간의 접합 특성도 향상될 수 있다. 열전 소자(100)는 하부 기판(110), 하부 전극(120), P형 열전 레그(130), N형 열전 레그(140), 상부 전극(150) 및 상부 기판(160)을 포함한다.
도 3 내지 도 4에 도시된 바와 같이, 하부 기판(110)과 상부 기판(160) 사이에는 실링부재(190)가 더 배치될 수도 있다. 실링부재(190)는 하부 기판(110)과 상부 기판(160) 사이에서 하부 전극(120), P형 열전 레그(130), N형 열전 레그(140) 및 상부 전극(150)의 측면에 배치될 수 있다. 이에 따라, 하부 전극(120), P형 열전 레그(130), N형 열전 레그(140) 및 상부 전극(150)은 외부의 습기, 열, 오염 등으로부터 실링될 수 있다. 여기서, 실링부재(190)는, 복수의 하부 전극(120)의 최외곽, 복수의 P형 열전 레그(130) 및 복수의 N형 열전 레그(140)의 최외곽 및 복수의 상부 전극(150)의 최외곽의 측면으로부터 소정 거리 이격되어 배치되는 실링 케이스(192), 실링 케이스(192)와 하부 기판(110) 사이에 배치되는 실링재(194) 및 실링 케이스(192)와 상부 기판(160) 사이에 배치되는 실링재(196)를 포함할 수 있다. 이와 같이, 실링 케이스(192)는 실링재(194, 196)를 매개로 하여 하부 기판(110) 및 상부 기판(160)과 접촉할 수 있다. 이에 따라, 실링 케이스(192)가 하부 기판(110) 및 상부 기판(160)과 직접 접촉할 경우 실링 케이스(192)를 통해 열전도가 일어나게 되고, 결과적으로 하부 기판(110)과 상부 기판(160) 간의 온도 차가 낮아지는 문제를 방지할 수 있다. 여기서, 실링재(194, 196)는 에폭시 수지 및 실리콘 수지 중 적어도 하나를 포함하거나, 에폭시 수지 및 실리콘 수지 중 적어도 하나가 양면에 도포된 테이프를 포함할 수 있다. 실링재(194, 194)는 실링 케이스(192)와 하부 기판(110) 사이 및 실링 케이스(192)와 상부 기판(160) 사이를 기밀하는 역할을 하며, 하부 전극(120), P형 열전 레그(130), N형 열전 레그(140) 및 상부 전극(150)의 실링 효과를 높일 수 있고, 마감재, 마감층, 방수재, 방수층 등과 혼용될 수 있다. 여기서, 실링 케이스(192)와 하부 기판(110) 사이를 실링하는 실링재(194)는 하부 기판(110)의 상면에 배치되고, 실링 케이스(192)와 상부 기판(160) 사이를 실링하는 실링재(196)는 상부 기판(160)의 측면에 배치될 수 있다. 한편, 실링 케이스(192)에는 전극에 연결된 리드선(180, 182)를 인출하기 위한 가이드 홈(G)이 형성될 수 있다. 이를 위하여, 실링 케이스(192)는 플라스틱 등으로 이루어진 사출 성형물일 수 있으며, 실링 커버와 혼용될 수 있다. 다만, 실링부재에 관한 이상의 설명은 예시에 지나지 않으며, 실링부재는 다양한 형태로 변형될 수 있다. 도시되지 않았으나, 실링부재를 둘러싸도록 단열재가 더 포함될 수도 있다. 또는 실링부재는 단열 성분을 포함할 수도 있다.
이상에서, 하부 기판(110), 하부 전극(120), 상부 전극(150) 및 상부 기판(160)이라는 용어를 사용하고 있으나, 이는 이해의 용이 및 설명의 편의를 위하여 임의로 상부 및 하부로 지칭한 것일 뿐이며, 하부 기판(110) 및 하부 전극(120)이 상부에 배치되고, 상부 전극(150) 및 상부 기판(160)이 하부에 배치되도록 위치가 역전될 수도 있다. 또한, 상부 전극(150)은 이하 제2 전극과 혼용한다. 또한, 하부 기판은 '제1 기판', 상부 기판은 '제2 기판'과 혼용될 수 있다. 그리고 본 명세서에서 제1 방향(X축 방향)은 제1 기판에서 제2 기판을 향한 방향(X1)과 이의 반대 방향(X2)을 포함할 수 있으며, 제1 방향(X축 방향)은 '수직 방향'으로 사용될 수 있다. 또한, 제1 전극과 제2 전극은 복수 개일 수 있다.
한편, 전술한 바와 같이, 열전 소자의 열전도 성능을 향상시키기 위하여, 금속 기판을 사용하고자 하는 시도가 늘고 있다. 다만, 열전 소자가 금속 기판을 포함하는 경우, 열전도 측면에서는 유리한 효과를 얻을 수 있으나, 내전압이 낮아지는 문제가 있다. 특히, 열전 소자가 고전압 환경 하에 적용되는 경우, 2.5kV 이상의 내전압 성능이 요구되고 있다. 열전 소자의 내전압 성능을 개선하기 위하여 금속 기판과 전극 사이에 조성이 서로 상이한 복수의 제1 절연부/제2 절연부를 배치할 수 있다. 다만, 복수의 제1 절연부/제2 절연부 간 낮은 계면 접착력으로 인하여 리플로우 환경과 같은 고온 노출 시 복수의 제1 절연부/제2 절연부 간 열팽창 계수 차에 의한 전단응력이 발생할 수 있으며, 이에 따라 복수의 제1 절연부/제2 절연부 간 계면의 접합이 파괴되어 에어캡(air cap)이 발생할 수 있다. 복수의 제1 절연부/제2 절연부 간 계면의 에어캡은 기판의 열저항을 상승시킬 수 있으며, 이에 따라 열전 소자 양단의 온도 차를 감소시키고, 열전 소자가 발전장치에 적용되는 경우 발전장치의 발전 성능을 감소시킬 수 있다.
본 발명의 실시예에 따르면, 복수의 제1 절연부/제2 절연부 간 계면의 접합력을 향상시켜 열전도 성능 및 내전압 성능이 모두 개선된 열전 소자를 얻고자 한다. 또한, 전기적 신뢰성이 개선된 열전 소자를 얻고자 한다.
도 5는 일 실시예에 따른 열전 소자의 단면도이고, 도 6은 일 실시예에 따른 제1 전극과 제2 전극 및 반도체 구조물 간의 전기적 연결을 도시한 도면이고, 도 7은 일 실시예에 따른 제1 전극, 제1 도전성 접합 부재 및 반도체 구조물의 평면도이고, 도 8은 도 5에서 P의 확대도이고, 도 9는 도 7에서 II'로 절단된 단면도이다.
도 5를 참조하면, 일 실시예에 따른 열전 소자(100)는 제1 기판(110), 제1 기판(110) 상에 배치되는 제1 절연부(170a), 제1 절연부(170a, '하부 절연부' 또는 '제1 절연부') 상에 배치되는 제1 전극(120), 제1 전극(120) 상에 배치되는 복수의 반도체 구조물(130, 140), 복수의 반도체 구조물(130, 140) 상에 배치되는 제2 전극(150), 제2 전극(150) 상에 배치되는 제2 절연부(170b, '상부 절연부' 또는 '제2 절연부') 및 제2 절연부(170b) 상에 배치되는 제2 기판(160)을 포함할 수 있다.
실시예로, 복수의 반도체 구조물(130, 140)은 제1 도전성 반도체 구조물(N형 열전 레그)과 복수의 제2 도전성 반도체 구조물(P형 열전 레그)을 포함할 수 있다. 그리고 제1 도전성 반도체 구조물(130)은 N형 열전 레그 및 P형 열전 레그 중 어느 하나이고, 제2 도전성 반도체 구조물(140)은 N형 열전 레그 및 P형 열전 레그 중 다른 하나일 수 있다. 이하 제1 도전성 반도체 구조물은 P형 열전 레그로, 제2 도전성 반도체 구조물은 N형 열전 레그인 기준으로 설명한다.
그리고 제1 기판(110), 복수의 반도체 구조물(130, 140), 제2 전극(150), 제2 기판(160)은 도 1 내지 도 4의 제1 기판(110), 제1 전극(120), 제1 도전성 반도체 구조물 또는 P형 열전 레그(130), 제2 도전성 반도체 구조물 또는 N형 열전 레그(140), 제2 전극(150) 및 제2 기판(160)에 대한 설명이 동일하게 적용될 수 있다.
나아가, 도시하지 않았지만, 제1 기판(110) 또는 제2 기판(160)에는 히트싱크가 더 배치될 수 있고, 제1 기판(110)과 제2 기판(160) 사이에는 실링부재가 더 배치될 수 있다.
일 실시예에 따른 열전 소자(100)는 제1 기판(110) 상에 배치되는 제1 절연부(170a)와 제2 기판(160) 하부에 배치되는 제2 절연부(170b)를 포함할 수 있다. 그리고 제1 절연부(170a)는 제1 전극(120) 저면에 배치되고, 제2 절연부(170b)는 제2 전극(150)의 상면에 배치될 수 있다. 나아가, 제1 절연부(170a)의 저면에 제1 기판(110)이 배치되고, 제2 절연부(170b)의 상면에 제2 기판(160)이 배치될 수 있다.
이러한 제1 절연부(170a)와 제2 절연부(170b)는 적어도 하나의 층으로 이루어질 수 있다. 실시예로, 제1 절연부(170a) 와 제2 절연부(170b)는 제1 층 및 제2 층을 포함할 수 있다. 즉, 제1 절연부와 제2 절연부는 각각이 제1 층 및 제2 층을 포함할 수 있다. 그리고 제1 층은 제1 기판 또는 제2 기판과 접하고, 제2 층은 제1 전극 또는 제2 전극과 접할 수 있다.
이때, 제1 층은 실리콘과 알루미늄을 포함하는 복합체(composite)를 포함할 수도 있다. 여기서, 복합체는 Si 원소와 Al 원소를 포함하는 무기물과 알킬 체인으로 구성된 유무기 복합체일 수 있으며, 실리콘과 알루미늄을 포함하는 산화물, 탄화물 및 질화물 중 적어도 하나일 수 있다. 예를 들어, 복합체는 Al-Si 결합, Al-O-Si 결합, Si-O 결합, Al-Si-O 결합 및 Al-O 결합 중 적어도 하나를 포함할 수 있다. 이와 같이, Al-Si 결합, Al-O-Si 결합, Si-O 결합, Al-Si-O 결합 및 Al-O 결합 중 적어도 하나를 포함하는 복합체는 절연 성능이 우수하며, 이에 따라 높은 내전압 성능을 얻을 수 있다. 또는, 복합체는 실리콘 및 알루미늄과 함께 티타늄, 지르코늄, 붕소, 아연 등을 더 포함하는 산화물, 탄화물, 질화물일 수도 있다. 이를 위하여, 복합체는 무기바인더 및 유무기 혼합 바인더 중 적어도 하나와 알루미늄을 혼합한 후 열처리하는 과정을 통하여 얻어질 수 있다. 무기바인더는, 예를 들어 실리카(SiO2), 금속알콕사이드, 산화붕소(B2O3) 및 산화아연(ZnO2) 중 적어도 하나를 포함할 수 있다. 무기바인더는 무기입자이되, 물에 닿으면 졸 또는 겔화되어 바인딩의 역할을 할 수 있다. 이때, 실리카(SiO2), 금속알콕사이드 및 산화붕소(B2O3) 중 적어도 하나는 알루미늄 간 밀착력 또는 제1 기판(또는 제2 기판)과의 밀착력을 높이는 역할을 하며, 산화아연(ZnO2)은 제1 층의 강도를 높이고, 열전도율을 높이는 역할을 할 수 있다.
한편, 제2 층은 에폭시 수지 및 무기충전재를 포함하는 에폭시 수지 조성물 및 PDMS(polydimethylsiloxane)를 포함하는 실리콘 수지 조성물 중 적어도 하나를 포함하는 수지층으로 이루어질 수 있다. 이에 따라, 제2 층은 제1 층과 제1 전극 간의(또는 제1 층과 제2 전극 간의) 절연성, 접합력 및 열전도 성능을 향상시킬 수 있다.
여기서, 무기충전재는 수지층의 60wt% 내지 80wt%로 포함될 수 있다. 무기충전재가 60wt%미만으로 포함되면, 열전도 효과가 낮을 수 있으며, 무기충전재가 80wt%를 초과하여 포함되면 무기충전재가 수지 내에 고르게 분산되기 어려우며, 수지층은 쉽게 깨질 수 있다.
그리고, 에폭시 수지는 에폭시 화합물 및 경화제를 포함할 수 있다. 이때, 에폭시 화합물 10 부피비에 대하여 경화제 1 내지 10 부피비로 포함될 수 있다. 여기서, 에폭시 화합물은 결정성 에폭시 화합물, 비결정성 에폭시 화합물 및 실리콘 에폭시 화합물 중 적어도 하나를 포함할 수 있다. 무기충전재는 산화알루미늄 및 질화물 중 적어도 하나를 포함할 수 있다. 여기서, 질화물은, 질화붕소 및 질화알루미늄 중 적어도 하나를 포함할 수 있다.
이때, 질화붕소 응집체의 입자크기 D50은 250㎛ 내지 350㎛이고, 산화알루미늄의 입자크기 D50은 10㎛ 내지 30㎛일 수 있다. 질화붕소 응집체의 입자크기 D50과 산화알루미늄의 입자크기 D50이 이러한 수치 범위를 만족할 경우, 질화붕소 응집체와 산화알루미늄이 수지층 내에 고르게 분산될 수 있으며, 이에 따라 수지층 전체적으로 고른 열전도 효과 및 접착 성능을 가질 수 있다.
제2 층이 PDMS(polydimethylsiloxane) 수지 및 산화알루미늄을 포함하는 수지 조성물인 경우, 제1 층 내 실리콘의 함량(예를 들어, 중량비)은 제2 층 내 실리콘의 함량보다 높게 포함되고, 제2 층 내 알루미늄의 함량은 제1 층 내 알루미늄의 함량보다 높게 포함될 수 있다. 이에 따르면, 제1 층 내 실리콘이 내전압 성능 향상에 주로 기여하며, 제2 층 내 산화알루미늄이 열전도 성능 향상에 주로 기여할 수 있다. 이에 따라, 제1 층 및 제2 층이 모두 절연 성능 및 열전도 성능을 가지되, 제1 층의 내전압 성능은 제2 층의 내전압 성능보다 높고, 제2 층의 열전도 성능은 제1 층의 열전도 성능보다 높을 수 있다.
한편, 제1 층 및 제2 층의 조성은 서로 상이하며, 이에 따라 제1 층 및 제2 층의 경도, 탄성 계수, 인장강도, 연신율(elongation) 및 영률(Young's modulus) 중 적어도 하나가 달라질 수 있으며, 이에 따라 내전압 성능, 열전도 성능, 접합 성능 및 열충격 완화 성능 등을 제어하는 것이 가능하다.
또한, 일 실시예에 따른 열전 소자(100)는 복수의 반도체 구조물(130, 140) 양단에 배치되는 제1 방지층(LP), 제1 전극(120) 또는 제2 전극(150) 상에 배치되는 제2 방지층(EP) 및 제1 방지층(LP)과 제2 방지층(EP) 사이에 배치되는 제1 도전성 접합 부재(IE1)와 제2 도전성 접합 부재(IE2)를 더 포함할 수 있다. 제1 도전성 접합 부재는 복수의 반도체 구조물(130, 140)과 제1 전극(120) 사이에 배치되고, 제2 도전성 접합 부재(IE2)는 복수의 반도체 구조물(130, 140)과 제2 전극(150) 사이에 배치될 수 있다. 또는 제1 도전성 접합 부재(IE1)는 제1 전극(120) 상에 배치되고, 제2 도전성 접합 부재(IE2)는 제2 전극(150) 하부에 배치될 수 있다.
또한, 제1 방지층(LP)은 복수의 반도체 구조물(130, 140) 양단에 배치될 수 있다. 실시예로, 제1 방지층(LP)은 제1 도전성 반도체 구조물(130)의 양단에 그리고 제2 도전성 반도체 구조물(140)의 양단에 위치할 수 있다. 이에, 제1 방지층(LP)은 복수의 반도체 구조물(130, 140)과 접할 수 있다.
또한, 제1 방지층(LP)은 제1 전극(120)과 복수의 반도체 구조물(130, 140) 사이 및 제2 전극(150)과 복수의 반도체 구조물(130, 140) 사이에 위치하여, 제1 전극(120) 또는 제2 전극(150)과도 접할 수 있다.
이러한 제1 방지층(LP)은 금속으로 이루어질 수 있다. 예컨대, 제1 방지층(LP)은 니켈(Ni)을 포함할 수 있다. 제1 방지층(LP)은 제1 전극의 성분(예로, Cu)과 후술하는 제1 도전성 접합 부재(IE1)의 성분(예로, Sn)이 반도체 구조물(130, 140)로 이동 또는 마이그레이션(migration)하는 것을 방지할 수 있다. 이러한 구성에 의하여, 제1 도전성 접합 부재(IE1)의 예컨대 주석(Sn)이 반도체 구조물(130, 140)로 이동하여 제1 도전성 접합 부재(IE1)와 제1 전극(120)이 접하는 영역에 공극이 형성됨에 따라, 반도체 구조물과 제1 전극(120) 간의 전기적 연결이 끊어지는 또는 개방(open)되는 문제가 방지될 수 있다. 다시 말해, 제1 방지층(LP)은 제1 전극(120)의 성분 또는 제1 도전성 접합 부재(IE1)의 성분이 이동하는 것을 방지하여 반도체 구조물과 제1 전극 간의 전기적 연결을 안정적으로 유지할 수 있다. 이로써, 열전 소자의 전기적 신뢰성이 개선될 수 있다.
제2 방지층(EP)은 제1 전극(120) 또는 제2 전극(150) 상에 위치할 수 있다. 실시예로, 제2 방지층(EP)은 일면이 제1 전극(120)과 접할 수 있다. 그리고 제2 방지층(EP)은 제1 전극(120)과 반도체 구조물(130, 140) 사이 또는 제1 전극(120)과 제1 도전성 접합 부재(IE1) 사이에 위치할 수 있다. 실시예로, 제2 방지층(EP)은 다른 면이 제1 도전성 접합 부재(IE1)와 접할 수 있다.
이러한 제2 방지층(EP)은 제1 방지층(LP)과 마찬가지로 금속으로 이루어질 수 있다. 예컨대, 제2 방지층(EP)은 니켈(Ni)을 포함할 수 있다. 이러한 제2 방지층(EP)은 제1 전극(120)의 성분이 반도체 구조물(130, 140)로 이동하는 것을 방지할 수 있다. 이에, 소정의 온도(예로, 고온)에서 반도체 구조물(130, 140)의 성분(예로, BiTe)와 제1 도전성 접합 부재의 성분(예로, Sn)이 서로 결합하여 SnTe이 형성될 수 있다. 이러한 구성에 의하여, 제1 전극(120)의 성분이 반도체 구조물(130, 140)로 이동하여 제1 전극(120)과 제2 방지층(EP) 간의 접합 면적이 감소하여 전기적 연결이 끊어지는 문제가 방지될 수 있다. 즉, 제2 방지층(EP)은 제1 전극(120)의 이동을 방지하여 반도체 구조물과 제1 전극 간의 전기적 연결을 안정적으로 유지할 수 있다. 이로써, 열전 소자의 전기적 신뢰성이 향상될 수 있다.
제1 도전성 접합 부재(IE1)는 제1 방지층(LP)과 제2 방지층(EP) 사이에 배치되어 제1 방지층(LP) 및 제2 방지층(EP)을 서로 결합시킬 수 있다. 또한, 제1 도전성 접합 부재(IE1)는 반도체 구조물(130, 140)과 제1 전극(120) 사이에 그리고 제2 도전성 접합 부재(IE)는 반도체 구조물(130, 140)과 제2 전극(150) 사이에 위치할 수 있다. 이에, 제1 도전성 접합 부재(IE1)는 반도체 구조물(130, 140)과 제1 전극(120)을 서로 결합시키고, 제2 도전성 접합 부재(IE2)는 반도체 구조물(130, 140)과 제2 전극(150)을 서로 결합시킬 수 있다.
그리고 제1 도전성 접합 부재(IE1)와 제2 도전성 접합 부재(IE2)는 금속 성분을 포함할 수 있다. 예컨대, 제1 도전성 접합 부재(IE1)는 주석(Sn)을 포함할 수 있다. 그리고 제1 도전성 접합 부재(IE1)는 제1 방지층(LP) 및 제2 방지층(EP)과 마찬가지로 전도성일 수 있다.
실시예로, 제1 도전성 접합 부재(IE1)는 반도체 구조물의 가장자리 외측 영역에서 높이와 반도체 구조물(130, 140) 하부 영역(수직 방향으로 중첩되는 영역)에서 높이가 서로 상이할 수 있다. 예컨대, 제1 도전성 접합 부재(IE1)는 제1 전극(120)은 반도체 구조물의 가장자리 외측 영역에서 높이가 반도체 구조물(130, 140) 하부 영역(수직 방향으로 중첩되는 영역)에서 높이보다 클 수 있다.
실시예로, 제1 도전성 접합 부재(IE2)는 복수의 반도체 구조물(130, 140)이 각각 배치되는 제1 배치부(DP1), 제1 배치부(DP1) 사이 또는 반도체 구조물 사이에 배치되는 제1 격벽부(BR1)를 포함할 수 있다.
그리고 제1 격벽부(BR1)는 제1 배치부(DP1)와 같은 두께를 갖는 제1 지지부(SP1)와, 제1 지지부(SP1) 상에 배치되고 제1 기판(110)에서 제1 절연부(170a)를 향한 방향으로 볼록한 제1 볼록부(CV1)를 포함할 수 있다.
또한, 제2 도전성 접합 부재(IE2)는 반도체 구조물의 가장자리 외측 영역에서 높이와 반도체 구조물(130, 140) 상부 영역(수직 방향으로 중첩되는 영역)에서 높이가 서로 상이할 수 있다. 예컨대, 제2 도전성 접합 부재(IE2)는 반도체 구조물의 가장자리 외측 영역에서 높이가 반도체 구조물(130, 140) 상부 영역(수직 방향으로 중첩되는 영역)에서 높이보다 클 수 있다.
실시예로, 제2 도전성 접합 부재(IE2)는 복수의 반도체 구조물(130, 140)이 각각 배치되는 제2 배치부(DP2), 제2 배치부(DP2) 사이 또는 반도체 구조물(130, 140) 사이에 배치되는 제2 격벽부(BR2)를 포함할 수 있다.
그리고 제2 격벽부(BR2)는 제2 배치부(DP2)와 같은 두께를 갖는 제2 지지부(SP2)와, 제2 지지부(SP2) 하부에 배치되고 제2 기판(160)에서 제2 절연부(170b)를 향한 방향으로 볼록한 제2 볼록부(CV2)를 포함할 수 있다. 상술한 두께에 대한 설명은 수직한 방향으로의 길이로 설명한다. 이에 대한 구체적인 설명은 후술한다.
도 6 및 도 7을 참조하면, 제1 전극(120) 및 제2 전극(150)은 반도체 구조물(130, 140)을 통해 서로 전기적으로 연결될 수 있다. 이에, 전류는 제2 전극(150), 제1 도전성 반도체 구조물(130), 제1 전극(120) 및 제2 도전성 반도체 구조물(140) 순으로 흐를 수 있다(CP).
그리고 제1 전극(120) 및 제2 전극(150) 상에는 상술한 바와 같이 제1 도전성 반도체 구조물(130) 및 제2 반도체 구조물(140)이 위치할 수 있다. 이에 대해, 제1 전극(120)을 기준으로 설명하나, 제2 전극(150)에도 동일하게 적용될 수 있다. 그리고 제1 도전성 반도체 구조물(130)과 제2 반도체 구조물(140)은 제2 방향(Y축 방향)으로 서로 이격 배치될 수 있다. 이러한 제2 방향(Y축 방향)은 상술한 수직 방향 또는 제1 방향(X축 방향)과 수직할 수 있다. 그리고 제3 방향(Z축 방향)은 제2 방향(Y축 방향) 및 제1 방향(X축 방향)에 수직한 방향일 수 있다. 이를 기준으로 이하 설명한다.
제1 전극(120)은 제2 방향(Y축 방향)으로 길이(l1)가 제3 방향(Z축 방향)으로 길이(l2)보다 클 수 있다. 예컨대, 제1 전극(120)은 평면(YZ) 상으로 직사각형 형상을 가질 수 있다.
실시예로, 제1 전극(120)은 제1 에지면(E1), 제2 에지면(E2), 제3 에지면(E3) 및 제4 에지면(E4)을 포함할 수 있다. 제1 에지면(E1), 제2 에지면(E2), 제3 에지면(E3) 및 제4 에지면(E4)은 제1 전극(120)의 외측면일 수 있다. 즉, 제1 에지면(E1), 제2 에지면(E2), 제3 에지면(E3) 및 제4 에지면(E4)은 제1 전극(120)의 가장자리에 위치할 수 있다.
그리고 제1 에지면(E1)과 제2 에지면(E2)은 제3 방향(Z축 방향)으로 이격 배치되며 서로 대향할 수 있다. 그리고 제3 에지면(E3) 및 제4 에지면(E4)은 제1 에지면(E1)과 제2 에지면(E2) 사이에 위치하며 제2 방향(Y축 방향)으로 이격 배치될 수 있다. 또한, 제3 에지면(E3) 및 제4 에지면(E4)은 서로 대향할 수 있다.
그리고 제1 도전성 반도체 구조물(130)과 제2 도전성 반도체 구조물(140)은 제1 전극(120) 상에 서로 이격 배치될 수 있다.
그리고 상술한 바와 같이 제1 전극(120) 상에는 제1 도전성 접합 부재가 도포되므로, 제1 도전성 반도체 구조물(130)과 제1 전극(120) 사이 또는 제2 도전성 반도체 구조물(140)과 제1 전극(120) 사이에는 제1 도전성 접합 부재가 위치할 수 있다.
제1 도전성 접합 부재(IE1)는 복수의 반도체 구조물(130, 140)과 수직 방향 또는 제1 방향(X축 방향)으로 중첩되는 제1 배치부(DP1) 및 복수의 반도체 구조물(130, 140) 사이 또는 제1 배치(S1) 사이에 배치되는 제1 격벽부(BR1)를 포함할 수 있다. 즉, 제1 배치부(DP1)는 복수의 반도체 구조물(130, 140) 각각이 배치될 수 있다. 나아가, 제1 도전성 접합 부재(IE1)는 복수의 반도체 구조물 외측에 위치하는 제1 에지부(ER1)를 더 포함할 수 있다.
또한, 복수의 반도체 구조물(130, 140)은 외측면(SF1, SF2)을 포함할 수 있다. 또한, 반도체 구조물(130, 140)은 제1 전극(120) 상에서 서로 마주하는 외측면(SF1)과 마주하지 않는 외측면(SF2)을 포함할 수 있다.
실시예로, 제1 도전성 접합 부재(IE1)는 제1 배치부(DP1)를 제외하고 복수의 반도체 구조물(130, 140)의 가장자리와 제1 전극(120)의 가장자리 사이에 위치하는 제1 에지부(ER1) 및 복수의 반도체 구조물(130, 140) 간의 마주보는 외측면(SF1) 사이에 위치하는 제1 격벽부(BR1)를 포함할 수 있다.
즉, 제1 격벽부(BR1) 및 제1 에지부(ER1)는 복수의 반도체 구조물(130, 140)의 외측면(SF1, SF2)과 제1 전극(120)의 제1 에지면(E1) 내지 제4 에지면(E4) 사이에 위치할 수 있다.
또한, 제1 에지부(ER1)는 제1 전극(120) 상에서 반도체 구조물(130, 140)의 서로 마주하지 않는 외측면(SF2)과 제1 전극(120)의 제1 내지 제4 에지면(E1 내지 E4) 사이에 위치할 수 잇다. 그리고 제1 격벽부(BR1)는 제1 전극(120) 상에서 반도체 구조물(130, 140)의 서로 마주하는 외측면(SF1) 사이에 위치할 수 있다. 예컨대, 제1 격벽부(BR1)는 제2 방향(Y축 방향)으로 이격된 서로 마주하는 외측면(SF1) 사이에 위치할 수 있다.
실시예로, 복수의 반도체 구조물(130, 140)의 서로 마주하는 외측면(SF1) 간의 거리(l3)는 복수의 반도체 구조물(130, 140)의 마주하지 않는 외측면(SF2)과 상기 외측면(SF2)에 인접한 제1 전극(120)의 제1 에지면(E1) 내지 제4 에지면(E4) 간의 거리(l4)보다 클 수 있다.
상술한 제1 도전성 접합 부재(IE1)에 대한 설명은 제2 도전성 접합 부재(IE2)에도 대응하게 적용될 수 있다. 즉, 제2 도전성 접합 부재(IE2)의 제2 격벽부(BR2), 제2 배치부(DP2), 제2 에지부(ER2)에는 상술한 제1 격벽부(BR1), 제1 배치부(DP1), 제1 에지부(ER1)에 대한 설명이 적용될 수 있다.
도 8 및 아래 표 1을 참조하면, 실시예에 따른 열전 소자에서 제1 도전성 접합 부재(IE1)는 반도체 구조물(130, 140)과 제1 전극(120) 사이에서의 두께(h1)와 최대 두께(h2) 간의 비가 1:2.5이하일 수 있다. 즉, 제1 격벽부(BR1)의 두께(h2)는 제1 배치부(DP1)의 두께(h1)의 2.5배 이하일 수 있다. 제1 격벽부(BR1)의 두께(h2)는 제1 배치부(DP1)의 두께(h1)의 2.5배보다 큰 경우에 발전 성능이 저하되고, 신뢰성이 저하되는 문제가 발생한다.
h1:h2 1:2 1:2.5 1:3 1:3.5
발전 성능 [W] 25.1 24.8 23.6 22.8
신뢰성 [hr] 1,000 이상 1,000 이상 887 278
여기서, 발전 성능은 고온부가 150℃이고, 저온부가 35℃인 경우에 측정되었다. 그리고 신뢰성은 고온부 200℃이고, 저온부가 35℃인 경우 열전 소자의 저항 변화율이 10% 이상이 되는 경우 측정된 시간(hr)을 나타낸다.또한, 실시예에 따른 열전 소자에서 제1 격벽부(BR1)의 두께(h2)는 제1 배치부(DP1)의 두께(h1)와 상이할 수 있다. 예로, 제1 도전성 접합 부재(IE1)는 제1 배치부(DP1)에서의 두께(h1)가 제1 격벽부(BR1)에서의 두께(h2)보다 작을 수 있다. 특히, 제1 격벽부(BR1)에서의 두께(h2)는 최대 두께일 수 있다. 이에, 제1 도전성 접합 부재(IE1)는 제2 영역(S2)에서 제1 전극(120)에 마주하는 제2 전극(150)을 향해 볼록할 수 있다. 또는 제1 도전성 접합 부재(IE1)의 제1 격벽부(BR1)는 제1 지지부(SP1) 상의 제1 볼록부(CV1)를 갖고, 제1 볼록부(CV1)는 제1 기판에서 제1 절연부를 향한 방향으로 돌출 또는 볼록할 수 있다.
특히, 제1 도전성 접합 부재(IE1)는 제1 격벽부(BR1)에서 최대 두께를 가질 수 있다. 즉, 제1 도전성 접합 부재(IE1)는 제1 에지부(ER1)에서보다 제1 격벽부(BR1)에서 제2 전극(150)을 향해 더 볼록할 수 있다. 이에, 제1 도전성 접합 부재(IE1)는 제1 에지부(ER1)에서의 최대 두께가 제1 격벽부(BR1)에서의 최대 두께보다 작을 수 있다. 이로써, 제1 도전성 접합 부재(IE1)가 제1 격벽부(BR1)에서 제1 방지층(LP)과 접합된 부분이 제1 도전성 접합 부재(IE1)가 제1 에지부(ER1)에서 제1 방지층(LP)과 접합된 부분보다 상부에 위치할 수 있다.
또한, 제1 도전성 접합 부재(IE1)는 제1 격벽부(BR1)에서 최상면이 제1 방지층(LP) 상부에 위치할 수 있다. 다만, 제1 도전성 접합 부재(IE1)는 제1 방지층(LP)의 저면 및 측면의 일부와 접할 수 있다. 이러한 구성에 의하여, 제1 도전성 접합 부재(IE1)가 제1 방지층(LP)의 측면을 지나 반도체 구조물(130, 140)의 측면과 접하는 것이 차단될 수 있다. 이에 따라, 제1 도전성 접합 부재(IE1)의 일부 성분(예로, 주석(Sn))이 제1 방지층(LP)을 지나 상술한 반도체 구조물(130, 140)로 이동하여 제1 방지층(LP)과 반도체 구조물(130, 140) 간의 접합 면적이 감소하는 문제가 차단될 수 있다. 즉, 고온 시에 제1 도전성 접합 부재(IE1)가 제1 방지층(LP)의 측면을 따라 반도체 구조물(130, 140)의 일부와 접하여 반도체 구조물의 성분(예로, BiTe)과 제1 도전성 접합 부재의 성분(예로, Sn)이 서로 결합됨이 방지될 수 있다. 이로써, 제1 도전성 접합 부재가 반도체 구조물의 측면으로 이동 또는 마이그레이션(migration)하지 않게되어 제1 방지층과 제1 도전성 접합 부재의 접합 면적이 감소하는 문제가 차단될 수 있다. 이에 따라, 실시예에 따른 열전 소자의 전기적 신뢰성이 개선될 수 있다.
그리고 제1 도전성 접합 부재(IE1)는 제1 에지부(ER1)에서 최상면이 제1 방지층(LP) 하부에 위치할 수 있다. 나아가, 제1 도전성 접합 부재(IE1)는 제1 에지부(ER1)에서 제1 방지층(LP)의 측면의 일부와만 접할 수 있다.
또한, 실시예에 따른 제1 절연부(170a)는 제1 기판(110)을 향해 볼록한 또는 하부로 오목한 복수의 리세스(RS1, RS2)를 포함할 수 있다. 예컨대, 제1 절연부(170a)는 제1 리세스(RS1) 및 제2 리세스(R2)를 포함할 수 있다.
제1 리세스(RS1)는 제1 전극(120)이 배치될 수 있다. 즉, 제1 리세스(RS1)는 제1 전극(120)과 수직 방향으로 중첩될 수 있다.
제2 리세스(RS2)는 제1 리세스(RS1)에 주위에 배치될 수 있다. 즉, 제2 리세스(RS2)는 제1 전극(120)과 수직으로 중첩되지 않을 수 있다. 나아가, 제2 리세스(RS2)는 제1 볼록부(CV1)와 수직으로 중첩되지 않을 수 있다.
실시예로, 제1 리세스(RS1)의 바닥면(RS1f)과 제1 기판(110) 사이의 제1 거리(L1)는 제2 리세스(RS2)에서 제1 기판(110) 사이의 제2 거리(L2)보다 작을 수 있다. 이러한 구성에 의하여, 제1 전극(120)과 제1 절연층(170a) 간의 결합력 및 절연성이 향상될 수 있다. 다시 말해, 열전 소자의 신뢰성이 개선될 수 있다.
나아가, 제1 볼록부(CV1)의 두께는 제2 리세스(RS2)의 깊이보다 작을 수 있다. 실시예에서, 리세스의 깊이는 리세스 측면의 수직 방향으로 길이에 대응할 수 있다. 또는 리세스의 깊이는 리세스의 수직 방향으로 길이일 수 있다. 실시예로, 제1 리세스의 깊이는 제1 절연부(170a)의 상면에서 제1 리세스(RS1)의 바닥면(RS1f)까지의 수직 방향으로 거리이고, 제2 리세스의 깊이는 제1 절연부(170a)의 상면에서 제2 리세스(RS2)의 바닥면(RS2f)까지의 수직 방향으로 거리일 수 있다. 그리고 제3 리세스(RS3)의 깊이는 제2 절연부(170b)의 하면에서 제3 리세스(RS3)의 상부면까지의 수직 방향으로 거리이고, 제4 리세스(RS4)의 깊이는 제2 절연부(170b)의 하면에서 제4 리세스(RS4)의 상부면까지의 거리일 수 있다. 그리고 제1 격벽부(BR1)의 두께는 제1 배치부(DP1)의 두께 이상일 수 있다.
또한, 실시예로, 도 5와 같이 제2 절연부(170b)는 제2 기판(160)을 향해 볼록한 또는 상부로 오목한 복수의 리세스(RS3, RS4)를 포함할 수 있다. 예컨대, 제2 절연부(170b)는 제3 리세스(RS3) 및 제2 리세스(R4)를 포함할 수 있다.
제3 리세스(RS3)는 제2 전극(150)이 배치될 수 있다. 즉, 제3 리세스(RS3)는 제2 전극(150)과 수직 방향으로 중첩될 수 있다. 나아가, 제4 리세스(RS4)는 제2 볼록부(CV2)와 수직으로 중첩되지 않을 수 있다.
제4 리세스(RS4)는 제3 리세스(RS4)에 주위에 배치될 수 있다. 즉, 제3 리세스(RS3)는 제2 전극(150)과 수직으로 중첩되지 않을 수 있다.
실시예로, 제3 리세스(RS3)의 상부면과 제2 기판(160) 사이의 제3 거리는 제4 리세스(RS4)에서 제2 기판(160) 사이의 제4 거리보다 작을 수 있다. 이러한 구성에 의하여, 제2 전극(150)과 제2 절연층(170b) 간의 결합력 및 절연성이 향상될 수 있다. 다시 말해, 열전 소자의 신뢰성이 개선될 수 있다.
상술한 제1 리세스(RS1) 내지 제4 리세스(RS4)는 다양한 형상을 가질 수 있다. 예컨대, 제1 리세스(RS1) 내지 제4 리세스(RS4)는 측면과 측면에 의해 둘러싸인 바닥면(또는 상부면)이 모두 곡률을 가질 수 있다.
나아가, 제2 볼록부(CV2)의 두께는 제3 리세스(RS3)의 깊이보다 작을 수 있다. 실시예에서, 리세스의 깊이는 리세스 측면의 수직 방향으로 길이에 대응할 수 있다. 또는 리세스의 깊이는 리세스의 수직 방향으로 길이일 수 있다. 그리고 제2 격벽부(BR2)의 두께는 제2 배치부(DP2)의 두께 이상일 수 있다.
또한, 제1 격벽부(BR1)는 제4 리세스(RS4)와 수직으로 중첩될 수 있다. 실시예로, 제4 리세스(RS4)의 깊이는 제1 격벽부(BR1)의 두께보다 크거나 작을 수 있다. 예컨대, 제4 리세스(RS4)의 깊이는 제1 격벽부(BR1)의 두께보다 클 수 있다.
또한, 제2 리세스(RS2)의 깊이와 제4 리세스(RS4)의 깊이는 상이할 수 있다.
또한, 제1 격벽부(BR1)와 제2 격벽부(BR2)는 어긋나게 배치될 수 있다. 실시예로, 제1 격벽부(BR1)와 제2 격벽부(BR2)는 수직으로 중첩되지 않을 수 있다.
도 9를 참조하면, 제1 기판(110) 상에서 제1 절연부(170a)는 제1 기판(110)의 가장자리로부터 소정 거리 이격 배치될 수 있다. 또는 제1 절연부(170a)는 제1 기판(110)의 상면 전체에 위치할 수도 있다.
그리고 복수의 반도체 구조물 사이에서 제1 도전성 접합 부재(IE1)는 제2 방지층(EP) 상에 위치하며, 상면이 곡률을 가질 수 있다.
상술한 바와 마찬가지로, 제1 격벽부(BR1)에서 제1 도전성 접합 부재(IE1)의 최대 높이가 제1 에지부(ER1)에서 제1 도전성 접합 부재(IE1)의 최대 높이보다 클 수 있다.
도 10은 다른 실시예에 따른 열전 소자의 단면도이고, 도 11은 도 10에서 K부분의 확대도이다.
도 10 및 도 11을 참조하면, 다른 실시예에 따른 열전 소자(100a)는 제1 기판(110), 제1 기판(110) 상에 배치되는 제1 절연부(170a), 제1 절연부(170a, '하부 절연부' 또는 '제1 절연부') 상에 배치되는 제1 전극(120), 제1 전극(120) 상에 배치되는 복수의 반도체 구조물(130, 140), 복수의 반도체 구조물(130, 140) 상에 배치되는 제2 전극(150), 제2 전극(150) 상에 배치되는 제2 절연부(170b, '상부 절연부' 또는 '제2 절연부') 및 제2 절연부(170b) 상에 배치되는 제2 기판(160)을 포함할 수 있다.
실시예로, 복수의 반도체 구조물(130, 140)은 제1 도전성 반도체 구조물(N형 열전 레그)과 복수의 제2 도전성 반도체 구조물(P형 열전 레그)을 포함할 수 있다. 그리고 제1 도전성 반도체 구조물(130)은 N형 열전 레그 및 P형 열전 레그 중 어느 하나이고, 제2 도전성 반도체 구조물(140)은 N형 열전 레그 및 P형 열전 레그 중 다른 하나일 수 있다. 이하 제1 도전성 반도체 구조물은 P형 열전 레그로, 제2 도전성 반도체 구조물은 N형 열전 레그인 기준으로 설명한다.
그리고 제1 기판(110), 복수의 반도체 구조물(130, 140), 제2 전극(150), 제2 기판(160)은 도 1 내지 도 4의 제1 기판(110), 제1 전극(120), 제1 도전성 반도체 구조물 또는 P형 열전 레그(130), 제2 도전성 반도체 구조물 또는 N형 열전 레그(140), 제2 전극(150) 및 제2 기판(160)에 대한 설명이 동일하게 적용될 수 있다.
나아가, 도시하지 않았지만, 제1 기판(110) 또는 제2 기판(160)에는 히트싱크가 더 배치될 수 있고, 제1 기판(110)과 제2 기판(160) 사이에는 실링부재가 더 배치될 수 있다.
다른 실시예에 따른 열전 소자(100a)는 제1 기판(110) 상에 배치되는 제1 절연부(170a)와 제2 기판(160) 하부에 배치되는 제2 절연부(170b)를 포함할 수 있다. 그리고 제1 절연부(170a)는 제1 전극(120) 저면에 배치되고, 제2 절연부(170b)는 제2 전극(150)의 상면에 배치될 수 있다. 나아가, 제1 절연부(170a)의 저면에 제1 기판(110)이 배치되고, 제2 절연부(170b)의 상면에 제2 기판(160)이 배치될 수 있다.
또한, 다른 실시예에 따른 열전 소자(100a)는 복수의 반도체 구조물(130, 140) 양단에 배치되는 제1 방지층(LP), 제1 전극(120) 또는 제2 전극(150) 상에 배치되는 제2 방지층(EP) 및 제1 방지층(LP)과 제2 방지층(EP) 사이에 배치되는 제1 도전성 접합 부재(IE1)와 제2 도전성 접합 부재(IE2)를 더 포함할 수 있다. 제1 도전성 접합 부재는 복수의 반도체 구조물(130, 140)과 제1 전극(120) 사이에 배치되고, 제2 도전성 접합 부재(IE2)는 복수의 반도체 구조물(130, 140)과 제2 전극(150) 사이에 배치될 수 있다. 또는 제1 도전성 접합 부재(IE1)는 제1 전극(120) 상에 배치되고, 제2 도전성 접합 부재(IE2)는 제2 전극(150) 하부에 배치될 수 있다.
또한, 제1 방지층(LP)은 복수의 반도체 구조물(130, 140) 양단에 배치될 수 있다. 실시예로, 제1 방지층(LP)은 제1 도전성 반도체 구조물(130)의 양단에 그리고 제2 도전성 반도체 구조물(140)의 양단에 위치할 수 있다. 이에, 제1 방지층(LP)은 복수의 반도체 구조물(130, 140)과 접할 수 있다.
또한, 제1 방지층(LP)은 제1 전극(120)과 복수의 반도체 구조물(130, 140) 사이 및 제2 전극(150)과 복수의 반도체 구조물(130, 140) 사이에 위치하여, 제1 전극(120) 또는 제2 전극(150)과도 접할 수 있다.
제2 방지층(EP)은 제1 전극(120) 또는 제2 전극(150) 상에 위치할 수 있다. 실시예로, 제2 방지층(EP)은 일면이 제1 전극(120)과 접할 수 있다. 그리고 제2 방지층(EP)은 제1 전극(120)과 반도체 구조물(130, 140) 사이 또는 제1 전극(120)과 제1 도전성 접합 부재(IE1) 사이에 위치할 수 있다. 실시예로, 제2 방지층(EP)은 다른 면이 제1 도전성 접합 부재(IE1)와 접할 수 있다.
제1 도전성 접합 부재(IE1)는 제1 방지층(LP)과 제2 방지층(EP) 사이에 배치되어 제1 방지층(LP) 및 제2 방지층(EP)을 서로 결합시킬 수 있다. 또한, 제1 도전성 접합 부재(IE1)는 반도체 구조물(130, 140)과 제1 전극(120) 사이에 그리고 제2 도전성 접합 부재(IE)는 반도체 구조물(130, 140)과 제2 전극(150) 사이에 위치할 수 있다. 이에, 제1 도전성 접합 부재(IE1)는 반도체 구조물(130, 140)과 제1 전극(120)을 서로 결합시키고, 제2 도전성 접합 부재(IE2)는 반도체 구조물(130, 140)과 제2 전극(150)을 서로 결합시킬 수 있다.
그리고 제1 도전성 접합 부재(IE1)와 제2 도전성 접합 부재(IE2)는 금속 성분을 포함할 수 있다. 예컨대, 제1 도전성 접합 부재(IE1)는 주석(Sn)을 포함할 수 있다. 그리고 제1 도전성 접합 부재(IE1)는 제1 방지층(LP) 및 제2 방지층(EP)과 마찬가지로 전도성일 수 있다.
실시예로, 제1 도전성 접합 부재(IE1)는 반도체 구조물의 가장자리 외측 영역에서 높이와 반도체 구조물(130, 140) 하부 영역(수직 방향으로 중첩되는 영역)에서 높이가 서로 상이할 수 있다. 예컨대, 제1 도전성 접합 부재(IE1)는 제1 전극(120)은 반도체 구조물의 가장자리 외측 영역에서 높이가 반도체 구조물(130, 140) 하부 영역(수직 방향으로 중첩되는 영역)에서 높이보다 클 수 있다.
실시예로, 제1 도전성 접합 부재(IE2)는 복수의 반도체 구조물(130, 140)이 각각 배치되는 제1 배치부(DP1), 제1 배치부(DP1) 사이 또는 반도체 구조물 사이에 배치되는 제1 격벽부(BR1)를 포함할 수 있다.
그리고 제1 격벽부(BR1)는 제1 배치부(DP1)와 같은 두께(h1)를 갖는 제1 지지부(SP1)와, 제1 지지부(SP1) 상에 배치되고 제1 기판(110)에서 제1 절연부(170a)를 향한 방향으로 볼록한 제1 볼록부(CV1)를 포함할 수 있다.
또한, 제2 도전성 접합 부재(IE2)는 반도체 구조물의 가장자리 외측 영역에서 두께(제2 에지부(ER2)의 두께)와 반도체 구조물(130, 140) 상부 영역(수직 방향으로 중첩되는 영역)에서 두께(제2 지지부(SP2)의 두께)가 서로 상이할 수 있다. 예컨대, 제2 도전성 접합 부재(IE2)는 제2 에지부(ER2)의 두께가 제2 지지부(SP2)의 두께보다 클 수 있다.
실시예로, 제2 도전성 접합 부재(IE2)는 복수의 반도체 구조물(130, 140)이 각각 배치되는 제2 배치부(DP2), 제2 배치부(DP2) 사이 또는 반도체 구조물(130, 140) 사이에 배치되는 제2 격벽부(BR2)를 포함할 수 있다.
그리고 제2 격벽부(BR2)는 제2 배치부(DP2)와 같은 두께(h1)를 갖는 제2 지지부(SP2)와, 제2 지지부(SP2) 하부에 배치되고 제2 기판(160)에서 제2 절연부(170b)를 향한 방향으로 볼록한 제2 볼록부(CV2)를 포함할 수 있다.
본 실시예에서는 상술한 일 실시예에 따른 여Žœ ㄴ소자에서 제1 기판(110), 제1 전극(120), 반도체 구조물(130, 140), 제2 전극(150), 제2 기판(160), 제1 절연부(170a), 제1 방지층(LP), 제2 방지층(EP) 및 제1 도전성 접합 부재(IE1)에 대한 설명은 차이가 있는 부분을 제외하고 상술한 내용이 동일하게 적용될 수 있다.
나아가, 제1 도전성 접합 부재(IE1)는 제1 격벽부(BR1)에서 최상면이 제1 방지층(LP)의 상면과 같거나 하부에 위치할 수 있다. 이에 따라, 구동 시 또는 소정의 환경에서 제1 격벽부(BR1) 내의 제1 도전성 접합 부재(IE1)가 인접한 반도체 구조물(130, 140) 측으로 이동하더라도 제1 도전성 접합 부재(IE1)와 반도체 구조물(130, 140)가 서로 접하는 것을 방지할 수 있다. 이에 따라, 제1 도전성 접합 부재(IE1)가 제1 방지층(LP)의 측면을 따라 반도체 구조물(130, 140)의 일부와 접하여 반도체 구조물의 성분(예로, BiTe)과 제1 도전성 접합 부재의 성분(예로, Sn)이 서로 결합됨이 방지될 수 있다. 이로써, 제1 도전성 접합 부재가 반도체 구조물의 측면으로 이동 또는 마이그레이션(migration)하는 것이 방지되어 제1 방지층과 제1 도전성 접합 부재의 접합 면적이 감소하는 문제가 차단될 수 있다. 이에 따라, 실시예에 따른 열전 소자의 전기적 신뢰성이 개선될 수 있다.
또한, 제2 도전성 접합 부재(IE2)는 제2 격벽부(BR2)에서 최하면이 상부에 위치한 또는 제2 도전성 접합 부재(IE2)와 복수의 반도체 구조물(130, 140) 사이의 제1 방지층(LP)의 하면과 같거나 하부에 위치할 수 있다.
본 명세서에서 상술한 열전 소자는 열전 장치에 적용될 수 있다. 열전 장치는 열전 소자 및 열전 소자와 결합된 히트 싱크를 포함할 수 있다.
또한, 상기 열전 장치는 발전장치 또는 발전장치로 이루어진 발전 시스템 등에 이용될 수 있다. 예컨대, 발전시스템은 발전장치 및 유체관을 포함하며, 유체관으로 유입되는 유체는 자동차, 선박 등의 엔진이나 또는 발전소, 제철소 등에서 발생되는 열원일 수 있다. 다만, 이러한 내용에 제한되는 것은 아니다. 그리고 유체관으로부터 배출되는 유체의 온도는 유체관으로 유입되는 유체의 온도보다 낮다. 예를 들어, 유체관으로 유입되는 유체의 온도는 100℃이상, 바람직하게는 200℃ 이상, 더욱 바람직하게는 220℃ 내지 250℃일 수 있으나, 이로 제한되는 것은 아니고, 열전 소자의 저온부 및 고온부 간 온도 차에 따라 다양하게 적용될 수 있다. 이에 따라, 본 발명의 실시예에 따른 열전 소자는 발전용 장치, 냉각용 장치, 온열용 장치 등에 작용될 수 있다.
상기에서는 본 발명의 바람직한 일 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 제1 전극;
    상기 제1 전극 상에 배치된 제1 도전성 접합 부재; 및
    상기 제1 도전성 접합 부재 상에 배치된 복수의 반도체 구조물;을 포함하고,
    상기 제1 도전성 접합 부재는 상기 복수의 반도체 구조물이 각각 배치된 제1 배치부, 및 상기 제1 배치부 사이에 위치한 제1 격벽부;를 포함하고,
    상기 제1 격벽부의 두께는 상기 제1 배치부의 두께의 2.5배 이하인 열전 소자.
  2. 제1항에 있어서,
    상기 제1 전극 저면에 배치된 제1 절연부; 및
    상기 제1 절연부의 저면에 배치된 제1 기판;을 더 포함하는 열전 소자.
  3. 제2항에 있어서,
    상기 제1 절연부는 상면에서 상기 제1 기판을 향하여 오목한 복수의 리세스를 포함하고,
    상기 복수의 리세스는 상기 제1 전극이 배치된 제1 리세스, 및 상기 제1 리세스 주위에 배치된 제2 리세스를 포함하는 열전 소자.
  4. 제3항에 있어서,
    상기 제1 리세스의 바닥면과 상기 제1 기판 사이의 제1 거리는 상기 제2 리세스의 바닥면과 상기 제1 기판 사이의 제2 거리보다 작은 열전 소자.
  5. 제4항에 있어서,
    상기 제1 도전성 접합 부재의 제1 격벽부는 상기 제1 배치부와 같은 두께를 갖는 제1 지지부, 및 상기 제1 지지부 상에 배치되고 상기 제1 기판에서 상기 제1 절연부을 향하는 방향으로 볼록한 제1 볼록부를 포함하고,
    상기 제2 리세스와 상기 제1 볼록부는 수직으로 중첩되지 않는 열전 소자.
  6. 제5항에 있어서,
    상기 제1 볼록부의 두께는 상기 제2 리세스의 깊이보다 작고,
    상기 제1 격벽부의 두께는 상기 제1 배치부의 두께 이상인 열전 소자.
  7. 제5항에 있어서,
    상기 복수의 반도체 구조물 상에 각각 배치된 복수의 제2 전극;
    상기 복수의 제2 전극 상에 배치된 제2 절연부, 및
    상기 제2 절연부 상에 배치된 제2 기판을 더 포함하는 열전 소자.
  8. 제7항에 있어서,
    상기 제2 절연부는 상기 복수의 제2 전극이 각각 배치된 제3 리세스, 및 상기 제3 리세스 주위에 배치된 제4 리세스를 포함하고,
    상기 제3 리세스, 및 상기 제4 리세스는 상기 제2 절연부의 하면에서 상기 제2 기판을 향하여 오목하고,
    상기 제1 격벽부는 상기 제4 리세스와 수직으로 중첩된 열전 소자.
  9. 제8항에 있어서,
    상기 제4 리세스의 깊이는 상기 제1 격벽부의 두께보다 큰 열전 소자.
  10. 제8항에 있어서,
    상기 제2 리세스의 깊이와 상기 제4 리세스의 깊이는 상이한 열전 소자.
  11. 제1항에 있어서,
    상기 복수의 반도체 구조물 양단에 배치되는 제1 방지층;을 더 포함하는 열전 소자.
  12. 제7항에 있어서,
    상기 제2 전극 하부에 배치되는 제2 도전성 접합 부재;를 더 포함하고,
    상기 제2 도전성 접합 부재는 상기 복수의 반도체 구조물이 각각 배치된 제2 배치부, 및 상기 제2 배치부 사이에 위치한 제2 격벽부를 포함하는 열전 소자.
  13. 제12항에 있어서,
    상기 제1 격벽부와 상기 제2 격벽부는 수직으로 중첩되지 않는 열전 소자.
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