KR20220003807A - 세라믹기판 및 이를 포함하는 파워모듈 - Google Patents

세라믹기판 및 이를 포함하는 파워모듈 Download PDF

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KR20220003807A
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Abstract

본 발명은 세라믹기판 및 이를 포함하는 파워모듈에 관한 것으로, 세라믹기판에 있어서, 세라믹기재(201)와 상기 세라믹기재(201)의 상면과 하면 중 적어도 한 면에 형성된 금속층(202)과 상기 금속층(202)의 상면과 측면을 감싸도록 형성되어 상기 금속층(202)의 외부 노출을 방지하는 산화방지층(920)을 포함한다. 본 발명은 산화방지층이 금속층의 상면과 측면을 감싸도록 형성되어 금속층의 외부 노출을 방지하므로 세라믹기판의 저장 수명이 연장되고 솔더링되는 금속층의 컨디션을 유지하여 금속층과 부품 간의 접합력을 높일 수 있는 효과가 있는 이점이 있다.

Description

세라믹기판 및 이를 포함하는 파워모듈{CERAMIC SUBSTRATE AND POWER MODULE}
본 발명은 세라믹기판 및 이를 포함하는 파워모듈에 관한 것으로, 더욱 상세하게는 신뢰성을 개선할 수 있는 세라믹기판 및 이를 포함하는 파워모듈에 관한 것이다.
파워모듈은 하이브리드 자동차, 전기차 등의 모터 구동을 위해 고전압 전류를 공급하기 위해 사용된다.
파워모듈 중 양면 냉각 파워모듈은 반도체 칩의 상, 하부에 각각 기판을 설치하고 그 기판의 외측면에 각각 방열판을 구비한다. 양면 냉각 파워모듈은 단면에 방열판을 구비하는 단면 냉각 파워모듈에 비해 냉각 성능이 우수하여 점차 그 사용이 증가하는 추세이다.
전기차 등에 사용되는 양면 냉각 파워모듈은 두 기판의 사이에 탄화규소(SiC), 질화갈륨(GaN) 등의 전력 반도체 칩이 실장되므로 고전압으로 인해 높은 발열과 주행 중 진동이 발생하기 때문에 이를 해결하기 위해 고강도와 고방열 특성을 동시에 만족시키는 것이 중요하다.
또한, 기판은 제조 후 바로 사용하지 않으면 금속층에 산화가 발생한다. 금속층에 산화가 발생하면 기판에 반도체 칩 등을 솔더링 접합시 냉땜이 발생한다. 냉땜이 발생하면 금속층에 솔더가 붙지않아 접합이 잘 되지 않은 상태가 되므로 충격에 의해 접합 부위가 쉽게 떨어지고 쇼트가 발생할 수 있어 제품 신뢰성에 문제가 된다.
특허문헌 1: 등록특허공보 제1836658호(2018.03.02 등록)
본 발명의 목적은 고강도와 고방열 특성을 가지고, 접합 특성이 우수하며 전류 경로를 최소화하여 부피를 줄일 수 있으며 효율 및 성능을 향상시킬 수 있는 세라믹기판 및 이를 포함하는 파워모듈을 제공하는 것이다.
본 발명의 다른 목적은 산화방지 효과가 우수하고 신뢰성을 개선할 수 있는 세라믹기판 및 이를 포함하는 파워모듈을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 세라믹기판에 있어서, 세라믹기재와 세라믹기재의 상면과 하면 중 적어도 한 면에 형성된 금속층과 금속층의 상면과 측면을 감싸도록 형성되어 상기 금속층의 외부 노출을 방지하는 산화방지층을 포함한다.
금속층은 구리 또는 구리 합금으로 이루어질 수 있다.
산화방지층은 OSP층을 포함할 수 있다.
산화방지층은 OSP층의 상면과 측면을 감싸도록 형성된 플럭스층을 더 포함할 수 있다.
산화방지층과 금속층의 사이에 시드층을 더 포함할 수 있다.
시드층은 니켈(Ni)을 포함할 수 있다.
시드층의 두께는 1kÅ~5kÅ(150nm~500nm)인 것이 바람직하다.
산화방지층은 솔더링시 솔더볼에 의해 용해되고 제거될 수 있다.
세라믹기판은 AMB 기판, TPC 기판, DBA 기판 중 하나일 수 있다.
파워모듈은 세라믹기판 및 세라믹기판에 솔더볼에 의해 솔더링 접합된 부품을 포함한다.
부품은 반도체 칩, 스페이서, 전자 소자 중 적어도 하나 이상을 포함할 수 있다.
본 발명의 세라믹기판은 금속층에 형성된 산화방지층에 의해 금속층의 산화가 방지되므로, 일시 보관 후 부품 등을 솔더링 접합하더라도 솔더링되는 금속층의 컨디션을 유지하여 금속층과 부품 간의 접합력을 높일 수 있는 효과가 있다.
또한, 본 발명의 세라믹기판을 포함하는 파워모듈은 고강도와 고방열 특성을 가지고, 접합 특성이 우수하며, 전류 경로를 최소화하여 부피를 줄일 수 있으며 고속 스위칭에 최적화되어 효율 및 성능을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 의한 파워모듈의 형상을 보인 사시도이다.
도 2는 본 발명의 실시예에 의한 파워모듈의 형상을 보인 분해 사시도이다.
도 3은 본 발명의 실시예에 의한 파워모듈의 측단면도이다.
도 4는 본 발명의 실시예에 의한 하우징을 보인 사시도이다.
도 5는 본 발명의 실시예에 의한 하부 세라믹기판을 설명하기 위한 사시도이다.
도 6은 본 발명의 실시예에 의한 하부 세라믹기판의 상면과 하면을 보인 도면이다.
도 7은 본 발명의 실시예에 의한 상부 세라믹기판을 설명하기 위한 사시도이다.
도 8은 본 발명의 실시예에 의한 상부 세라믹기판의 상면과 하면을 보인 도면이다.
도 9는 본 발명의 실시예에 의한 상부 세라믹기판에 연결핀이 결합된 상태를 보인 사시도이다.
도 10은 본 발명의 실시예에 의한 PCB 기판의 평면도이다.
도 11은 본 발명의 실시예로 연결핀을 상부 세라믹기판의 쓰루홀에 고정하고 그 상부에 PCB 기판을 설치한 상태를 보인 부분 단면도이다.
도 12는 본 발명의 실시예로 세라믹기판의 금속층에 산화방지층을 형성한 모습을 보인 도면이다.
도 13은 본 발명의 실시예로 세라믹기판의 금속층에 산화방지층을 형성하고, 이후 솔더링 접합하는 과정을 보여주는 도면이다.
이하 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 실시예에 의한 파워모듈의 형상을 보인 사시도이고, 도 2는 본 발명의 실시예에 의한 파워모듈의 형상을 보인 분해 사시도이다.
도 1 및 도 2에 도시된 바에 의하면, 본 발명의 실시예에 따른 파워모듈(10)은 하우징(100)에 파워모듈을 이루는 각종 구성품을 수용하여 형성한 패키지 형태의 전자부품이다. 파워모듈(10)은 하우징(100) 안에 기판 및 소자를 배치하여 보호하는 형태로 형성된다.
파워모듈(10)은 다수의 기판 및 다수의 반도체 칩을 포함할 수 있다. 실시예에 따른 파워모듈(10)은 하우징(100), 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400) 및 방열판(500)을 포함한다.
하우징(100)은 중앙에 상하로 개구되는 빈 공간이 형성되며 양측에 제1 단자(610)와 제2 단자(620)가 위치된다. 하우징(100)은 중앙의 빈 공간에 방열판(500), 하부 세라믹기판(200), 상부 세라믹기판(300) 및 PCB 기판(400)이 상하 일정 간격을 두고 순차적으로 적층되며, 양측의 제1 단자(610)와 제2 단자(620)에 외부 단자를 연결하기 위한 지지볼트(630)가 체결된다. 제1 단자(610)와 제2 단자(620)는 전원의 입출력단으로 사용된다.
도 2에 도시된 바에 의하면, 파워모듈(10)은 하우징(100)의 중앙의 빈 공간에 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400)이 순차적으로 수용된다. 구체적으로, 하우징(100)의 하면에 방열판(500)이 배치되고, 방열판(500)의 상면에 하부 세라믹기판(200)이 부착되고, 하부 세라믹기판(200)의 상부에 상부 세라믹기판(300)이 일정 간격을 두고 배치되며, 상부 세라믹기판(300)의 상부에 PCB 기판(400)이 일정 간격을 두고 배치된다.
하우징(100)에 PCB 기판(400)이 배치된 상태는 PCB 기판(400)의 가장자리에 요입되게 형성된 안내홈(401,402)과 안내홈(401,402)에 대응되게 하우징(100)에 형성된 안내리브(101) 및 걸림턱(102)에 의해 고정될 수 있다. 실시예에 따른 PCB 기판(400)은 가장자리를 둘러 다수 개의 안내홈(401,402)이 형성되고, 이들 중 일부의 안내홈(401)은 하우징(100)의 내측면에 형성된 안내리브(101)가 안내되고 이들 중 나머지 일부의 안내홈(402)은 하우징(100)의 내측면에 형성된 걸림턱(102)이 통과되어 걸어진다.
또는, 하우징(100)의 중앙의 빈 공간에 방열판(500), 하부 세라믹기판(200), 상부 세라믹기판(300)이 수용되고, 그 상면에 PCB 기판(400)이 배치된 상태는 체결볼트(미도시)로 고정될 수도 있다. 그러나, 하우징(100)에 PCB 기판(400)을 걸림턱 구조로 고정하는 것이 체결볼트로 고정하는 경우 대비 조립 시간을 줄이고 조립 공정이 간편하다.
하우징(100)은 네 모서리에 체결공(103)이 형성된다. 체결공(103)은 방열판(500)에 형성된 연통공(501)과 연통된다. 체결공(103)과 연통공(501)을 관통하여 고정볼트(150)가 체결되고, 체결공(103)과 연통공(501)을 관통한 고정볼트(150)의 단부는 방열판(500)의 하면에 배치될 고정지그의 고정공에 체결될 수 있다.
제1 단자(610)와 제2 단자(620)에 버스바(700)가 연결된다. 버스바(700)는 제1 단자(610)와 제2 단자(620)를 상부 세라믹기판(300)과 연결한다. 버스바(700)는 3개가 구비되며, 하나는 제1 단자(610) 중 +단자를 상부 세라믹기판(300)의 제1 전극 패턴(a)과 연결하고, 다른 하나는 제1 단자(610) 중 -단자를 제3 전극 패턴(c)과 연결하며, 나머지 하나는 제2 단자(620)를 제2 전극 패턴(b)과 연결한다. 제1 전극 패턴(a), 제2 전극 패턴(b) 및 제3 전극 패턴(c)은 후술할 도 7을 참조한다.
도 3은 본 발명의 실시예에 의한 파워모듈의 측단면도이다.
도 3에 도시된 바에 의하면, 파워모듈(10)은 하부 세라믹기판(200)과 상부 세라믹기판(300)의 복층 구조이며, 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에 반도체 칩(G)이 위치된다. 반도체 칩(G)은 GaN(Gallium Nitride) 칩, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor) 중 어느 하나일 수 있으나, 바람직하게는 반도체 칩(G)은 GaN 칩을 사용한다. GaN(Gallium Nitride) 칩(G)은 대전력(300A) 스위치 및 고속(~1MHz) 스위치로 기능하는 반도체 칩이다. GaN 칩(G)은 기존의 실리콘 기반 반도체 칩보다 열에 강하면서 칩의 크기도 줄일 수 있는 장점이 있다.
또한, GaN 칩(G)은 높은 전자이동도, 높은 전자밀도 특성으로 고속 스위치가 가능하고 소형화가 가능해 고성능 및 고효율화에 최적화된 전력 반도체 칩이다. 또한, GaN 칩(G)은 고온에서도 안정적으로 동작하며 고출력 특성을 가져 고효율화가 가능하다
하부 세라믹기판(200)과 상부 세라믹기판(300)은 반도체 칩(G)으로부터 발생하는 열의 방열 효율을 높일 수 있도록, 세라믹기재와 세라믹기재의 적어도 일면에 브레이징 접합된 금속층을 포함하는 세라믹기판으로 형성된다.
세라믹기재는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 금속층은 세라믹기재 상에 브레이징 접합된 금속박으로 반도체 칩(G)을 실장하는 전극 패턴 및 구동소자를 실장하는 전극 패턴으로 각각 형성된다. 예컨데, 금속층은 반도체 칩(G) 또는 주변 부품이 실장될 영역에 전극 패턴으로 형성된다. 금속박은 알루미늄박 또는 동박인 것을 일 예로 한다. 금속박은 세라믹기재 상에 780℃~1100℃로 소성되어 세라믹기재와 브레이징 접합된 것을 일 예로 한다. 이러한 세라믹기판을 AMB(Active Metal Brazing) 기판이라 한다. 실시예는 AMB 기판을 예로 들어 설명하나 DBC(Direct Bonded Copper) 기판, TPC(Thick Printing Copper) 기판, DBA 기판을 적용할 수도 있다. 그러나 내구성 및 방열 효율면에서 AMB 기판이 가장 적합하다. 상기한 이유로, 하부 세라믹기판(200)과 상부 세라믹기판(300)은 AMB 기판임을 일 예로 한다.
PCB 기판(400)은 상부 세라믹기판(300)의 상부에 배치된다. 즉, 파워모듈(10)은 하부 세라믹기판(200)과 상부 세라믹기판(300)과 PCB 기판(400)의 3층 구조로 구성된다. 고전력용 제어를 위한 반도체 칩(G)을 상부 세라믹기판(200)과 하부 세라믹기판(200)의 사이에 배치하여 방열 효율을 높이고, 저전력용 제어를 위한 PCB 기판(400)을 최상부에 배치하여 반도체 칩(G)에서 발생하는 열로 인한 PCB 기판(400)의 손상을 방지한다. 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400)은 핀으로 연결 또는 고정될 수 있다.
방열판(500)은 하부 세라믹기판(200)의 하부에 배치된다. 방열판(500)은 반도체 칩(G)에서 발생하는 열의 방열을 위한 것이다. 방열판(500)은 소정의 두께를 가지는 사각 플레이트 형상으로 형성된다. 방열판(500)은 하우징(100)과 대응되는 면적으로 형성되며 방열 효율을 높이기 위해 구리 또는 알루미늄 재질로 형성될 수 있다.
이하에서는 본 발명의 파워모듈의 각 구성별 특징을 더욱 상세하게 설명하기로 한다. 파워모듈의 각 구성별 특징을 설명하는 도면에서는 각 구성별 특징을 강조하기 위해 도면을 확대하거나 과장하여 표현한 부분이 있으므로 도 1에 도시된 기본 도면과 일부 일치하지 않는 부분이 있을 수 있다.
도 4는 본 발명의 실시예에 의한 하우징을 보인 사시도이다.
도 4에 도시된 바에 의하면, 하우징(100)은 중앙에 빈 공간이 형성되며, 양단에 제1 단자(610)와 제2 단자(620)가 위치된다. 하우징(100)은 양단에 제1 단자(610)와 제2 단자(620)가 일체로 고정되게 인서트 사출 방식으로 형성될 수 있다.
기존의 파워모듈은 이격된 회로를 연결하기 위해 하우징에 연결핀을 인서트 사출하여 적용하고 있으나, 본 실시예는 하우징(100)의 제조시 연결핀을 제외하여 제조한 형상을 갖는다. 이는 하우징(100)의 내부에 연결핀이 위치하지 않음으로써 형상을 단순화하여 파워모듈의 비틀림 모멘트에 유연성을 향상시킨다.
하우징(100)은 네 모서리에 체결공(103)이 형성된다. 체결공(103)은 방열판(500)에 형성된 연통공(501)과 연통된다. 제1 단자(610)와 제2 단자(620)에는 지지공(104)이 형성된다. 지지공(104)에는 제1 단자(610) 및 제2 단자(620)를 모터 등의 외부 단자와 연결하기 위한 지지볼트(630)가 체결된다.
하우징(100)은 단열 재질로 형성된다. 하우징(100)은 반도체 칩(G)에서 발생한 열이 하우징(100)을 통해 상부의 PCB 기판(400)에 전달되지 않도록 단열 재질로 형성될 수 있다.
또는 하우징(100)은 방열 플라스틱 재질을 적용할 수 있다. 하우징(100)은 반도체 칩(G)에서 발생한 열이 하우징(100)을 통해 외부로 방열될 수 있도록 방열 플라스틱 재질을 적용할 수 있다. 일예로, 하우징(100)은 엔지니어링 플라스틱 재질로 형성될 수 있다. 엔지니어링 플라스틱은 높은 내열성과 뛰어난 강도, 내약품성, 내마모성을 가지며 150℃ 이상에서 장시간 사용 가능하다. 엔지니어링 플라스틱은 폴리아미드, 폴리카보네이트, 폴리에스테르, 변성 폴리페닐렌옥사이드 중 하나의 재료로 된 것일 수 있다.
반도체 칩(G)은 스위치로서 반복 동작을 하는데 그로 인해 하우징(100)은 고온과 온도변화에 스트레스를 받게 되나, 엔지니어링 플라스틱은 고온 안정성이 우수하므로 일반 플라스틱에 비해 고온과 온도변화에 상대적으로 안정적이고 방열 특성도 우수하다.
실시예는 엔지니어링 플라스틱 소재에 알루미늄 또는 구리로 된 단자를 인서트사출 적용하여 하우징(100)을 제조한 것일 수 있다. 엔지니어링 플라스틱 소재로 된 하우징(100)은 열을 전파시켜 외부로 방열시킨다. 하우징(100)은 수지에 고열 전도율 필러를 충전함으로써 일반 엔지니어링 플라스틱 소재보다 열전도성을 더 높일 수 있고 알루미늄에 비해 경량인 고방열 엔지니어링 플라스틱으로 될 수 있다.
또는, 하우징(100)은 엔지니어링 플라스틱 또는 고강도 플라스틱 소재의 내외부에 그래핀 방열코팅재를 도포하여 방열 특성을 가지도록 한 것일 수 있다.
도 5는 본 발명의 실시예에 의한 하부 세라믹기판을 설명하기 위한 사시도이다.
도 3 및 도 5에 도시된 바에 의하면, 하부 세라믹기판(200)은 방열판(500)의 상면에 부착된다. 구체적으로, 하부 세라믹기판(200)은 반도체 칩(G)과 방열판(500)의 사이에 배치된다. 하부 세라믹기판(200)은 반도체 칩(G)에서 발생하는 열을 방열판(500)으로 전달하고, 반도체 칩(G)과 방열판(500)의 사이를 절연하여 쇼트를 방지하는 역할을 한다.
하부 세라믹기판(200)은 방열판(500)의 상면에 솔더링 접합될 수 있다. 방열판(500)은 하우징(100)과 대응되는 면적으로 형성되며 방열 효율을 높이기 위해 구리 재질로 형성될 수 있다. 솔더는 SnAg, SnAgCu 등이 사용될 수 있다.
도 6은 본 발명의 실시예에 의한 하부 세라믹기판의 상면과 하면을 보인 도면이다.
도 5 및 도 6에 도시된 바에 의하면, 하부 세라믹기판(200)은 세라믹기재(201)와 세라믹기재(201)의 상하면에 브레이징 접합된 금속층(202,203)을 포함한다. 하부 세라믹기판(200)은 세라믹기재(201)의 두께가 0.68t이고, 세라믹기재(201)의 상면과 하면에 형성한 금속층(202,203)의 두께가 0.8t인 것을 일예로 할 수 있다.
하부 세라믹기판(200)의 상면(200a)의 금속층(202)은 구동소자를 실장하는 전극 패턴일 수 있다. 하부 세라믹기판(200)에 실장되는 구동소자는 NTC 온도센서(210)일 수 있다. NTC 온도센서(210)는 하부 세라믹기판(200)의 상면에 실장된다. NTC 온도센서(210)는 반도체 칩(G)의 발열로 인한 파워모듈 내의 온도 정보를 제공하기 위한 것이다. 하부 세라믹기판(200)의 하면(200b)의 금속층(203)은 방열판(500)에 열전달을 용이하게 하기 위해 하부 세라믹기판(200)의 하면 전체에 형성될 수 있다.
하부 세라믹기판(200)에 절연 스페이서(220)가 접합된다. 절연 스페이서(220)는 하부 세라믹기판(200)의 상면에 접합되며 하부 세라믹기판(200)과 상부 세라믹기판(300)의 이격 거리를 규정한다.
절연 스페이서(220)는 하부 세라믹기판(200)과 상부 세라믹기판(300)의 이격 거리를 규정하여 상부 세라믹기판(300)의 하면에 실장된 반도체 칩(G)에서 발생하는 열의 방열 효율을 높이고, 반도체 칩(G) 간의 간섭을 방지하여 쇼트와 같은 전기적 충격을 방지한다.
절연 스페이서(220)는 하부 세라믹기판(200)의 상면 가장자리를 둘러 소정 간격을 두고 다수 개가 접합된다. 절연 스페이서(220) 간의 간격은 방열 효율을 높이는 공간으로 활용된다. 도면상 절연 스페이서(220)는 하부 세라믹기판(200)을 기준으로 할 때 가장자리를 둘러 배치되며, 일예로 8개가 일정 간격을 두고 배치된다.
절연 스페이서(220)는 하부 세라믹기판(200)에 일체로 접합되어 하부 세라믹기판(200)의 상부에 상부 세라믹기판(300)을 배치할 때 얼라인을 확인하는 용도로 적용될 수 있다. 하부 세라믹기판(200)에 절연 스페이서(220)가 접합된 상태에서 그 상부에 반도체 칩(G)이 실장된 상부 세라믹기판(300)을 배치할 때, 절연 스페이서(220)가 상부 세라믹기판(300)의 얼라인을 확인하는 용도로 적용될 수 있다. 또한, 절연 스페이서(220)는 하부 세라믹기판(200)과 상부 세라믹기판(300)을 지지하여 하부 세라믹기판(200)과 상부 세라믹기판(300)의 휨을 방지하는데 기여한다.
절연 스페이서(220)는 하부 세라믹기판(200)에 실장된 칩과 상부 세라믹기판(300)에 실장된 칩 및 부품 간의 절연을 위해 세라믹 소재로 형성될 수 있다. 일 예로, 절연 스페이서는 Al2O3, ZTA, Si3N4, AlN 중 선택된 1종 또는 이들 중 둘 이상이 혼합된 합금으로 형성될 수 있다. Al2O3, ZTA, Si3N4, AlN는 기계적 강도, 내열성이 우수한 절연성 재료이다.
절연 스페이서(220)는 하부 세라믹기판(200)에 브레이징 접합된다. 절연 스페이서(220)를 하부 세라믹기판(200)에 솔더링 접합하면 솔더링 또는 가압 소성시 열적 기계적 충격으로 기판이 파손될 수 있으므로 브레이징 접합한다. 브레이징 접합은 AgCu층과 Ti층을 포함한 브레이징 접합층을 이용할 수 있다. 브레이징을 위한 열처리는 780℃~900℃에서 수행할 수 있다. 브레이징 후, 절연 스페이서(220)는 하부 세라믹기판(200)의 금속층(202)과 일체로 형성된다. 브레이징 접합층의 두께는 0.005mm~0.08mm로 절연 스페이서의 높이에 영향을 미치치 않을 만큼 얇고 접합 강도는 높다.
하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에 인터커넥션 스페이서(230)를 설치한다. 인터커넥션 스페이서(230)는 상하 복층 구조의 기판에서 연결핀을 대신하여 전극 패턴 간 전기적 연결을 수행할 수 있다. 전기적 로스(loss) 및 쇼트(shot)를 방지하여 기판 간을 직접 연결함으로써 접합 강도를 높이고 전기적 특성도 개선할 수 있다. 인터커넥션 스페이서(230)는 일단이 브레이징 접합 방식으로 하부 세라믹기판(200)의 전극 패턴에 접합될 수 있다. 또한, 인터커넥션 스페이서(230)는 반대되는 타단이 브레이징 접합 방식 또는 솔더링 접합 방식으로 상부 세라믹기판(300)의 전극 패턴에 접합될 수 있다. 인터커넥션 스페이서(230)는 Cu 또는 Cu+CuMo 합금일 수 있다.
도 7은 본 발명의 실시예에 의한 상부 세라믹기판을 설명하기 위한 사시도이고, 도 8은 본 발명의 실시예에 의한 상부 세라믹기판의 상면과 하면을 보인 도면이다.
도 7 및 도 8에 도시된 바에 의하면, 상부 세라믹기판(300)은 하부 세라믹기판(200)의 상부에 배치된다.
상부 세라믹기판(300)은 적층 구조의 중간 기판이다. 상부 세라믹기판(300)은 하면에 반도체 칩(G)을 실장하고, 고속 스위칭을 위한 하이 사이드(High Side) 회로와 로우 사이드(Low Side) 회로를 구성한다.
상부 세라믹기판(300)은 세라믹기재(301)와 세라믹기재(301)의 상하면에 브레이징 접합된 금속층(302,303)을 포함한다. 상부 세라믹기판(300)은 세라믹기재의 두께가 0.38t이고 세라믹기재의 상면(300a)과 하면(300b)에 형성한 전극 패턴의 두께가 0.3t인 것을 일예로 한다. 세라믹기판은 상면과 하면의 패턴 두께가 동일해야 브레이징시 틀어지지 않는다.
상부 세라믹기판(300)의 상면의 금속층(302)이 형성하는 전극 패턴은 제1 전극 패턴(a), 제2 전극 패턴(b), 제3 전극 패턴(c)으로 구분된다. 상부 세라믹기판(300)의 하면의 금속층(303)이 형성하는 전극 패턴은 상부 세라믹기판(300)의 상면의 전극 패턴과 대응된다. 상부 세라믹기판(300)의 상면의 전극 패턴을 제1 전극 패턴(a), 제2 전극 패턴(b), 제3 전극 패턴(c)으로 구분한 것은 고속 스위칭을 위해 하이 사이드(High Side) 회로와 로우 사이드(Low Side) 회로로 분리하기 위함이다.
반도체 칩(G)은 상부 세라믹기판(300)의 하면(300b)에 솔더(Solder), 은 페이스트(Ag Paste) 등의 접착층에 의해 플립칩(flip chip) 형태로 구비된다. 반도체 칩(G)이 상부 세라믹기판(300)의 하면에 플립칩 형태로 구비됨에 따라 와이어 본딩이 생략되어 인덕턴스 값을 최대한 낮출 수가 있게 되어, 이에 의해 방열 성능 또한 개선시킬 수 있다.
도 8에 도시된 바와 같이, 반도체 칩(G)은 고속 스위칭을 위해 2개씩 병렬로 연결될 수 있다. 반도체 칩(G)은 2개가 상부 세라믹기판(300)의 전극 패턴 중 제1 전극 패턴(a)과 제2 전극 패턴(b)을 연결하는 위치에 배치되고 나머지 2개가 제2 전극 패턴(b)과 제3 전극 패턴(c)을 연결하는 위치에 병렬로 배치된다. 일예로 반도체 칩(G) 하나의 용량은 150A이다. 따라서 반도체 칩(G) 2개를 병렬연결하여 용량이 300A가 되도록 한다.
반도체 칩(G)으로 GaN 칩을 사용하는 파워모듈의 목적은 고속 스위칭에 있다. 고속 스위칭을 위해서는 Gate drive IC 단자에서 반도체 칩(G)의 Gate 단자 간이 매우 짧은 거리로 연결되는 것이 중요하다. 따라서 반도체 칩(G) 간을 병렬로 연결하여 Gate drive IC와 Gate 단자 간 연결 거리를 최소화한다. 또한, 반도체 칩(G)이 고속으로 스위칭하기 위해서는 반도체 칩(G)의 Gate 단자와 Source 단자가 동일한 간격을 유지하는 것이 중요하다. 이를 위해 반도체 칩(G)과 반도체 칩(G)의 사이의 중심에 연결핀이 연결되도록 Gate 단자와 Source 단자를 배치할 수 있다. Gate 단자와 Source 단자가 동일한 간격을 유지하지 않거나 패턴의 길이가 달라지면 문제가 발생한다.
Gate 단자는 낮은 전압을 이용하여 반도체 칩(G)을 온오프(on/off)시키는 단자이다. Gate 단자는 연결핀을 통해 PCB 기판(400)과 연결될 수 있다. Source 단자는 고전류가 들어오고 나가는 단자이다. 반도체 칩(G)은 Drain 단자를 포함하며, Source 단자와 Drain 단자는 N형과 P형으로 구분되어 전류의 방향을 바꿀 수 있다. Source 단자와 Drain 단자는 반도체 칩(G)을 실장하는 전극 패턴인 제1 전극 패턴(a), 제2 전극 패턴(b), 제3 전극 패턴(c)을 통해 전류의 입출력을 담당한다. Source 단자와 Drain 단자는 전원의 입출력을 담당하는 도 1의 제1 단자(610) 및 제2 단자(620)와 연결된다.
도 1에 도시된 제1 단자(610)는 +단자와 -단자를 포함하며, 제1 단자(610)에서 +단자로 유입된 전원은 도 8에 도시된 상부 세라믹기판(300)의 제1 전극 패턴(a), 제1 전극 패턴(a)과 제2 전극 패턴(b)의 사이에 배치된 반도체 칩(G) 및 제2 전극 패턴(b)을 통해 제2 단자(620)로 출력된다. 그리고 도 1에 도시된 제2 단자(620)로 유입된 전원은 도 8에 도시된 제2 전극 패턴(b), 제2 전극 패턴(b)과 제3 전극 패턴(c)의 사이에 배치된 반도체 칩(G) 및 제3 전극 패턴(c)을 통해 제1 단자(610)의 -단자로 출력된다. 예컨데, 제1 단자(610)에서 유입되고 반도체 칩(G)을 통과하여 제2 단자(620)로 출력되는 전원을 하이 사이드(High Side), 제2 단자(620)에서 유입되고 반도체 칩(G)을 통과하여 제1 단자(610)로 출력되는 전원을 로우 사이드(Low Side)가 된다.
도 7에 도시된 바에 의하면, 상부 세라믹기판(300)은 NTC 온도센서(210)에 대응하는 부분에 커팅부(310)가 형성될 수 있다. 하부 세라믹기판(200)의 상면에 NTC 온도센서(210)가 장착된다. NTC 온도센서(210)는 반도체 칩(G)의 발열로 인한 파워모듈 내의 온도 정보를 제공하기 위한 것이다. 그런데 NTC 온도센서(210)의 두께가 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이의 간격에 비해 두꺼워 NTC 온도센서(210)와 상부 세라믹기판(300)의 간섭이 발생한다. 이를 해결하기 위해 NTC 온도센서(210)와 간섭되는 부분의 상부 세라믹기판(300)을 커팅하여 커팅부(310)를 형성한다.
커팅부(310)를 통해 상부 세라믹기판(300)과 하부 세라믹기판(200)의 사이 공간에 몰딩을 위한 실리콘액 또는 에폭시를 주입할 수 있다. 상부 세라믹기판(300)과 하부 세라믹기판(200)의 사이를 절연하기 위해 실리콘액 또는 에폭시를 주입해야 한다. 상부 세라믹기판(300)과 하부 세라믹기판(200)에 실리콘액 또는 에폭시를 주입하기 위해 상부 세라믹기판(300)의 한쪽면을 커팅하여 커팅부(310)를 형성할 수 있으며, 커팅부(310)는 NTC 온도센서(210)와 대응되는 위치에 형성하여 상부 세라믹기판(300)과 NTC 온도센서(210)의 간섭도 방지할 수 있다. 실리콘액 또는 에폭시는 반도체 칩(G)의 보호, 진동의 완화 및 절연의 목적으로 하부 세라믹기판(200)과 상부 세라믹기판(300) 사이의 공간과 상부 세라믹기판(300)과 PCB 기판(400) 사이의 공간에 충진할 수 있다.
상부 세라믹기판(300)에 쓰루홀(Through Hole)(320)이 형성된다. 쓰루홀(320)은 상하 복층의 기판 구조에서 상부 세라믹기판(300)에 실장되는 반도체 칩(G)을 PCB 기판(400)에 실장되는 구동소자와 최단거리로 연결하고, 하부 세라믹기판(200)에 실장된 NTC 온도센서(210)를 PCB 기판(400)에 실장되는 구동소자와 최단거리로 연결하기 위한 것이다.
쓰루홀(320)은 반도체 칩(G)이 설치되는 위치에 2개씩 8개가 형성되고, NTC 온도센서가 설치되는 위치에 2개가 설치되어 총 10개가 형성될 수 있다. 또한, 쓰루홀(320)은 상부 세라믹기판(300)에서 제1 전극 패턴(a)과 제3 전극 패턴(c)이 형성된 부분에 다수 개가 형성될 수 있다.
제1 전극 패턴(a)에 형성된 다수 개의 쓰루홀(320)은 상부 세라믹기판(300)의 상면의 제1 전극 패턴(a)으로 유입된 전류가 상부 세라믹기판(300)의 하면에 형성된 제1 전극 패턴(a)으로 이동하고 반도체 칩(G)으로 유입되도록 한다. 제3 전극 패턴(c)에 형성된 다수 개의 쓰루홀(320)은 반도체 칩(G)으로 유입된 전류가 상부 세라믹기판(300)의 하면의 제3 전극 패턴(c)을 통해 상부 세라믹기판(300)의 상면의 제3 전극 패턴(c)으로 이동하도록 한다.
쓰루홀(320)의 직경은 0.5mm~5.0mm일 수 있다. 쓰루홀(320)에는 연결핀이 설치되어 PCB 기판의 전극 패턴과 연결되고 이를 통해 PCB 기판(400)에 실장되는 구동소자와 연결될 수 있다. 상하 복층의 기판 구조에서 쓰루홀(320) 및 쓰루홀(320)에 설치되는 연결핀을 통한 전극 패턴 간 연결은 최단 거리 연결을 통해 다양한 출력 손실을 제거하여 파워모듈의 크기에 따른 제약을 개선하는데 기여할 수 있다.
상부 세라믹기판(300)의 전극 패턴에는 복수 개의 비아홀(330)이 형성될 수 있다. 비아홀(330)은 기판 면적 대비 최소 50% 이상 가공될 수 있다. 상술한 비아홀(330)의 면적은 기판 면적 대비 최소 50% 이상 적용되는 예로 들어 설명하였으나, 이에 한정되는 것은 아니며 50% 이하로 가공될 수도 있다.
일예로 제1 전극 패턴(a)에는 152개의 비아홀이 형성되고 제2 전극 패턴(b)에는 207개의 비아홀이 형성되고 제3 전극 패턴(c)에는 154개의 비아홀이 형성될 수 있다. 각 전극 패턴에 형성되는 복수 개의 비아홀은 대전류 통전 및 대전류 분산을 위한 것이다. 하나의 슬롯 형태로 상부 세라믹기판(300)의 상면의 전극 패턴과 하면의 전극 패턴을 도통시키면 한쪽으로만 고전류가 흘러 쇼트, 과열 등의 문제가 발생할 수 있다.
비아홀(330)에는 전도성 물질이 충진된다. 전도성 물질은 Ag 또는 Ag 합금일 수 있다. Ag 합금은 Ag-Pd 페이스트일 수 있다. 비아홀(330)에 충진된 전도성 물질은 상부 세라믹기판(300)의 상면의 전극 패턴과 하면의 전극 패턴을 전기적으로 연결한다. 비아홀(330)은 PCB 기판(400) 가공하여 형성할 수 있다.
도 9는 본 발명의 실시예에 의한 상부 세라믹기판에 연결핀이 결합된 상태를 보인 사시도이다.
도 9에 도시된 바에 의하면, 연결핀(800)은 상부 세라믹기판(300)에서 반도체 칩(G)과 인접한 위치에 형성된 쓰루홀(Through Hole)(320)에 끼워진다. 반도체 칩(G)과 인접한 위치에 형성된 쓰루홀(320)에 끼워진 연결핀(800)은 PCB 기판(400)에 대응된 위치에 형성된 쓰루홀에 끼워져 반도체 칩(G)을 실장하는 게이트(Gate) 단자와 PCB 기판(400)의 전극 패턴을 연결할 수 있다.
또한, 연결핀(800)은 상부 세라믹기판(300)에서 NTC 온도센서(210)와 인접하는 위치에 형성된 쓰루홀(320)에 끼워진다. NTC 온도센서(210)와 인접하는 위치에 형성된 쓰루홀(320)에 끼워진 연결핀(800)은 PCB 기판(400)에 대응되는 위치에 형성된 쓰루홀에 끼워져 NTC 온도센서(210)의 단자와 PCB 기판(400)의 전극 패턴을 연결할 수 있다.
또한, 연결핀(800)은 상부 세라믹기판(300)에서 제1 전극 패턴(a)과 제3 전극 패턴(c)에 일렬로 형성된 다수 개의 쓰루홀(320)에 끼워진다. 제1 전극 패턴(a)과 제3 전극 패턴(c)에 형성된 다수 개의 쓰루홀(320)에 끼워진 연결핀(800)은 PCB 기판(400)에 대응된 위치에 형성된 쓰루홀에 끼워져 반도체 칩(G)을 PCB 기판(400)의 캐패시터(410)와 연결할 수 있다.
연결핀(800)은 상부 세라믹기판(300)에 실장되는 반도체 칩(G)을 PCB 기판(400)에 실장되는 구동소자와 최단거리로 연결하여 다양한 출력 손실을 제거하고 고속 스위칭이 가능하게 한다.
도 10은 본 발명의 실시예에 의한 PCB 기판의 평면도이다.
도 10에 도시된 바에 의하면, PCB 기판(400)은 반도체 칩(G)을 스위칭하거나 NTC 온도센서(210)가 감지한 정보를 이용하여 반도체 칩의 스위칭하기 위한 구동소자가 실장된다. 구동소자는 Gate Drive IC를 포함한다.
PCB 기판(400)은 상면에 캐패시터(410)가 장착된다. 캐패시터(410)는 상부 세라믹기판(300)의 제1 전극 패턴(a)과 제2 전극 패턴(b)을 연결하도록 배치된 반도체 칩(G)과 상부 세라믹기판(300)의 제2 전극 패턴(b)과 제3 전극 패턴(c)을 연결하도록 배치된 반도체 칩(G)의 사이에 해당하는 위치인 PCB 기판(400)의 상면에 장착된다.
반도체 칩(G)의 사이에 해당하는 위치인 PCB 기판(400)의 상면에 캐패시터(410)가 장착되면 연결핀(도 9의 도면 부호 800)을 이용하여 반도체 칩(G)과 Gate Drive IC 회로를 최단거리로 연결할 수 있으므로 고속 스위칭에 보다 유리하다. 일 예로, 캐패시터(410)는 용량을 맞추기 위해 10개가 병렬로 연결될 수 있다. 입력단에 디커플링용도로 2.5㎌ 이상을 확보하기 위해서는 고전압의 캐패시터 10개를 연결하여 용량을 확보해야 한다. 관련식은 56㎌/630V×5ea= 2.8㎌에서 확인된다. Gate Drive IC 회로는 High side gate drive IC와 Low side gate drive IC를 포함한다.
도 11은 본 발명의 실시예로 연결핀을 상부 세라믹기판의 쓰루홀에 고정하고 그 상부에 PCB 기판을 설치한 상태를 보인 부분 단면도(도 9의 B-B 부분 단면도)이다. 도 11은 연결핀이 상부 세라믹기판의 쓰루홀에 고정되고 그 상부에 PCB 기판이 설치된 상태를 설명하기 용이하도록 도면을 과장되게 도시하였다.
도 11에 도시된 바에 의하면, 연결핀(800)은 상부 세라믹기판(300)에 형성된 쓰루홀(320)에 설치된다.
상부 세라믹기판(300)은 세라믹기재(301)와 세라믹기재(301)의 상면과 하면에 형성된 금속층(302,303)을 포함하며, 쓰루홀(320)은 상부 세라믹기판(300)의 금속층(302,303)과 세라믹기재(301)를 관통하도록 형성된다. 쓰루홀(320)에 연결핀(800)이 끼움 결합된다. 쓰루홀(320)에 끼움 결합된 연결핀(800)은 상부 세라믹기판(300)의 상면의 금속층(302)과 레이저 웰딩에 의해 접합될 수 있다.
상부 세라믹기판(300)에 쓰루홀(320)을 형성하여 연결핀(800)을 고정하면 연결핀(800)의 고정이 용이하고 위치 정밀도가 향상된다. 연결핀(800)은 구리 또는 구리합금 재질로 형성된다. 상부 세라믹기판(300)의 금속층(302,303)은 구리 또는 구리합금 재질로 형성된다. 구리 및 구리 합금은 전기 부품 간 전기적 연결을 용이하게 한다.
연결핀(800)은 상부 세라믹기판(300)의 상면의 금속층(302)과 솔더층(850)을 매개로 레이저 웰딩 방식으로 접합될 수 있다. 솔더층(850)은 쓰루홀(320)의 가장자리의 금속층(302)과 연결핀(800)의 사이에 배치되어 연결핀(800)을 상부 세라믹기판(300)에 접합한다. 솔더층(850)은 레이저 웰딩시 연결핀(800)과 상부 세라믹기판(300)의 사이에 도포한 솔더(Solder)가 녹아 연결핀(800)과 상부 세라믹기판(300)의 사이를 접합한 것이다. 솔더는 SnAg, SnAgCu 등일 수 있다. 레이저 웰딩은 레이저를 연결핀(800)에 조사하여 연결핀(800)을 가열함으로써 연결핀(800)과 상부 세라믹기판(300)의 사이에 도포한 솔더볼을 녹이는 방법으로 수행할 수 있다.
상부 세라믹기판(300)의 쓰루홀(320)에 고정된 연결핀(800)은 상부 세라믹기판(300)의 상부에 설치되는 PCB 기판(400)의 쓰루홀(420)에 끼움 결합되어, 상부 세라믹기판(300)과 PCB 기판(400)의 전기 부품을 전기적으로 연결한다.
연결핀(800)은 상부 세라믹기판(300)의 금속층(302)과 PCB 기판(400)의 전극 패턴을 최단거리로 연결하여 고속 스위칭에 보다 유리하도록 한다.
한편, 연결핀(800)은 상부 세라믹기판(300)과 PCB 기판(400)을 연결하되, 쇼트 방지를 위하여 상부 세라믹기판(300)의 하부에 배치되는 하부 세라믹기판(200)과는 접촉하지 않는다.
하부 세라믹기판(200)은 상부 세라믹기판(300)의 하부에 소정간격을 두고 이격 배치되어 상부 세라믹기판(300)과 하부 세라믹기판(200)의 사이에 방열을 위한 공간을 확보하고, 반도체 칩(G)에서 발생하는 열을 효율적으로 방열할 수 있도록 한다.
하부 세라믹기판(200)의 하면에는 방열판(500)이 부착되어 반도체 칩(G)에서 발생하여 하부 세라믹기판(200)으로 전달된 열을 방열판(500)을 통해 외부로 쉽게 방출할 수 있다.
반도체 칩(G)은 솔더볼을 이용하여 상부 세라믹기판(300)의 하면에 플립칩 형태로 실장된다. 또한, 하부 세라믹기판(200)의 하면에 접합된 방열판(500)은 구리 또는 구리 합금 재질로 형성되어, 하부 세라믹기판(200)을 전달된 열을 외부로 방출하기 용이하다.
반도체 칩(G)은 상부 세라믹기판(300)의 하면과 하부 세라믹기판(200)의 상면에 솔더링 접합된다. 반도체 칩(G)을 상부 세라믹기판(300)의 하면에 접합하는 솔더(s1)는 전도성을 가지는 솔더볼을 사용하고, 반도체 칩(G)을 하부 세라믹기판(200)의 상면에 접합하는 솔더(s2)는 전도성이 없는 솔더볼을 사용할 수 있다. 또는 반도체 칩(G)을 상부 세라믹기판(300)의 하면에 접합하는 솔더(s1)는 상부 세라믹기판(300)의 전극과 전기적으로 연결되고, 반도체 칩(G)을 하부 세라믹기판(200)의 상면에 접합하는 솔더(s2)는 반도체 칩(G)을 고정하는 역할만 할 수 있다.
상부 세라믹기판(300)과 하부 세라믹기판(200)은 제조 후 바로 사용하지 않으면 금속층(202,203,302,303)의 산화가 발생한다. 금속층(202,203,302,303)이 산화되면 금속층(202,203,302,303)에 반도체 칩(G) 등을 솔더링 접합시 냉땜이 발생한다. 냉땜은 금속층의 산화로 인해 금속층에 솔더가 붙지 않아 접합이 잘 되지 않는 것을 의미한다.
상부 세라믹기판(300) 및 하부 세라믹기판(200)과 같은 세라믹기판(200,300)은 파워모듈(10)의 제조에 사용된다. 그러나 세라믹기판(200,300)을 제조하는 곳과 제조된 세라믹기판(200,300)을 제공받아 파워모듈(10)을 조립하는 곳이 다른 경우 세라믹기판(200,300)을 일시 보관 후 사용해야 한다. 이 경우 세라믹기판(200,300)의 금속층(202,203,302,303)의 산화를 방지할 필요가 있다.
이에, 세라믹기판의 금속층에 산화방지층을 형성하여 금속층의 산화를 방지한다.
도 12는 본 발명의 실시예로 세라믹기판의 금속층에 산화방지층을 형성한 모습을 보인 도면이다. 도 12에서는 하부 세라믹기판을 예로 들어 설명하기로 한다.
도 12에 도시된 바에 의하면, 하부 세라믹기판(200)은 세라믹기재(201)와 세라믹기재(201)의 상면과 하면 중 적어도 한 면에 형성된 금속층(202)을 포함하며, 하부 세라믹기판(200)은 금속층(202)의 산화를 방지하기 위한 산화방지층(920)을 포함한다. 실시예에서는 하부 세라믹기판(200)의 상면에만 금속층(202)을 포함한 것으로 도시하였다.
산화방지층(920)은 하부 세라믹기판(200)의 금속층(202)의 상면과 측면을 감싸도록 형성되어 금속층(202)의 외부 노출을 방지한다. 금속층(202)은 전극 패턴을 형성하는 금속층일 수 있다. 금속층(202)은 동박으로 형성된다.
구체적으로, 금속층(202)은 구리 또는 구리 합금 재질로 이루어진다. 금속층(202)의 산화 방지는 하부 세라믹기판(200)에 부품 등을 솔더링 접합시 냉땜의 발생을 줄이게 한다. 즉, 산화방지층(920)은 솔더링 면의 컨디션을 유지하여 하부 세라믹기판(200)과 부품 간의 접합력을 높인다. 금속층(202)에 산화방지층(920)이 없을 경우 시간이 경과함에 따라 금속층(202)의 산화가 발생하고, 금속층(202)의 산화로 인해 금속층(202)에 솔더가 붙지 않아 접합이 잘 되지 않게 된다. 금속층(202)에 솔더가 잘 붙지 않으면 작은 충격에 접합 부위가 떨어져 파워모듈의 동작 신뢰성이 문제가 발생한다.
산화방지층(920)은 OSP(Organic Solderability Preservative)층(921)을 포함한다. 산화방지층(920)은 OSP층(921)의 상면과 측면을 감싸도록 형성된 플럭스층(922)을 더 포함한다. 구체적으로, 산화방지층(920)은 OSP층(921)과 플럭스층(922)을 포함한다. OSP층(921)은 유기솔더 보존제를 금속층(202)에 도포하여 형성한 유기화합물의 피막층이다. 플럭스층(922)은 포스트 플럭스(Post Flux)층일 수 있으며, 일 예로 유기화합물의 피막층을 감싸는 메탄올, 이소프로필알콜 등을 포함할 수 있다. OSP층(921)과 플럭스층(922)은 층이 구분되는 것으로 도시하였으나, 시간이 경과함에 따라 OSP층(921)과 플럭스층(922)은 층구분없이 혼재된 상태일 수 있다. 산화방지층(920)은 외부의 공기와 습기로부터 금속층(202)을 보호함과 동시에 금속층(202) 표면의 산화를 방지하여 청정한 금속층의 표면을 제공한다. 또한, OSP층은 열 안정성이 우수한 유기솔더 보존제를 사용하므로 금속층(202)의 산화방지 효과가 우수하다.
산화방지층(920)과 금속층(202)의 사이에 시드층(910)을 더 포함한다. 시드층은 니켈(Ni) 또는 니켈구리(NiCu)일 수 있다. 시드층(910)은 솔더링을 원활하게 해 주기 위한 것이다. 시드층(910)은 산화방지층(920)의 저장 수명을 개선하여 금속층(202)의 산화를 방지함으로써 솔더링을 원활하게 해줄 수 있다.
산화방지층(920)은 솔더링시 솔더볼에 의해 용해되고 제거된다. 그러나 솔더링을 보다 원활하게 하기 위해 금속층(202)의 상면에 시드층(910)을 형성하고 산화방지층(920)을 형성한다. 시드층(910)은 스퍼터링 방법을 형성할 수 있으며, 시드층의 두께는 1kÅ~5kÅ(150nm~500nm)인 것이 바람직하다.
산화방지층(920)의 두께는 0.2~0.5㎛인 것이 바람직하다.
도 13은 본 발명의 실시예로 세라믹기판의 금속층에 산화방지층을 형성하고, 이후 솔더링 접합하는 과정을 보여주는 도면이다.
도 13에 도시된 바에 의하면, 산화방지층(920)은 하부 세라믹기판(200)의 금속층(202)의 상면과 측면을 감싸도록 형성되어 금속층(202)의 외부 노출을 방지한다. 금속층(202)의 외부 노출을 방지하여야 금속층(202)과 공기의 접촉을 방지하여 금속층(202)의 산화를 방지할 수 있다. 금속층(202)은 구리 또는 구리합금이다.
산화방지층(920)은 유기 솔더 보존제가 도포된 OSP층(921)과 OSP층(921)을 감싸는 플럭스층(922)을 포함한다. 금속층(202)과 산화방지층(920)의 사이에는 시드층(910)을 더 포함하여 산화방지층(920)의 저장수명을 늘릴 수 있다.
이 상태에서 하부 세라믹기판(200)의 금속층(202)에 솔더볼(s)을 부착하면, 산화방지층(920)은 솔더링시 솔더볼(s)에 의해 용해되고 제거된다. 또한, 솔더링 온도는 100~450℃이며, 산화방지층(920)은 솔더볼 및 솔더링 온도에 의해 용해되고 제거될 수 있다. 즉, 산화방지층(920)은 고온 솔더링에서 솔더볼에 의해 신속하게 용해 및 제거됨에 따라 깨끗한 금속층(202)의 표면이 나타날 수 있으므로 매우 짧은 시간에 솔더링이 가능하게 할 수 있다. 솔더볼(s)은 SnAg, SnAgCu 등일 수 있다.
그에 따라, 솔더볼(s)과 금속층(202)의 사이에는 Cu/Sn 합금층이 형성될 수 있다. 또는 산화방지층(920)과 금속층(202)의 사이에 시드층(910)이 형성된 경우에는 솔더볼(s)과 금속층(202)의 사이에는 NiCu/Sn 합금층이 형성될 수 있다. 그리고 솔더볼(s)이 녹으면서 하부 세라믹기판(200)의 금속층(202)이 상부 세라믹기판(300)의 하면에 실장된 반도체 칩(G)과 접합될 수 있다.
상술한 산화방지층(920)은 일시 보관된 부품 등을 하부 세라믹기판(200)의 금속층(202)에 솔더링 접합시, 금속층(202)의 산화를 방지하여 부품과 금속층(202)의 접합력을 높이는 역할을 한다. 금속층(202)의 산화방지는 금속층(202)에 부품을 솔더링 접합시 냉땜의 발생을 방지하여 부품과 금속층(202)의 접합력을 높인다.
여기서, 부품은 반도체 칩, 스페이서, 전자 소자 등 다양한 전자 부품이 해당할 수 있다.
상술한 산화방지층(920)은 하부 세라믹기판(200)의 금속층(202)에 적용되는 것을 예로 들어 설명하였지만, 파워모듈에 적용되는 세라믹기판 등 다양한 전자 부품에 적용되는 세라믹기판의 금속층에 적용 가능하다.
본 발명은 도면과 명세서에 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명은 기술분야의 통상의 지식을 가진 자라면, 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 권리범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 파워모듈 100: 하우징
101: 안내리브 102: 걸림턱
103: 체결공 104: 지지공
200: 하부 세라믹기판 201: 세라믹기재
202,203: 금속층 210: NTC 온도센서
220: 절연 스페이서 230: 인터커넥션 스페이서
300: 상부 세라믹기판 301: 세라믹기재
302,302: 금속층 310: 커팅부
320,420: 쓰루홀 330: 비아홀
400: PCB 기판 401: 안내홈
410: 캐패시터 420: 쓰루홀
430: 커넥터 500: 방열판
501: 연통공 610: 제1 단자
620: 제2 단자 630: 지지볼트
700: 버스바 G: 반도체 칩(GaN 칩)
800: 연결핀 910: 시드층
920: 산화방지층 921: OSP층
922: 플럭스층 s: 솔더볼

Claims (11)

  1. 세라믹기판에 있어서,
    세라믹기재;
    상기 세라믹기재의 상면과 하면 중 적어도 한 면에 형성된 금속층; 및
    상기 금속층의 상면과 측면을 감싸도록 형성되어 상기 금속층의 외부 노출을 방지하는 산화방지층;
    을 포함하는 세라믹기판.
  2. 제1항에 있어서,
    상기 금속층은 구리 또는 구리 합금으로 이루어지는 세라믹기판.
  3. 제1항에 있어서,
    상기 산화방지층은 OSP(Organic Solderability Preservative)층을 포함하는 세라믹기판.
  4. 제4항에 있어서,
    상기 산화방지층은 상기 OSP층의 상면과 측면을 감싸도록 형성된 플럭스층을 더 포함하는 세라믹기판.
  5. 제1항에 있어서,
    상기 산화방지층과 상기 금속층의 사이에 시드층을 더 포함하는 세라믹기판.
  6. 제5항에 있어서,
    상기 시드층은 니켈(Ni)을 포함하는 세라믹기판.
  7. 제6항에 있어서,
    상기 시드층의 두께는 1kÅ~5kÅ인 세라믹기판.
  8. 제1항에 있어서,
    상기 산화방지층은 솔더링시 솔더볼에 의해 용해되고 제거되는 세라믹기판.
  9. 제1항에 있어서,
    상기 세라믹기판은 AMB 기판, TPC 기판, DBA 기판 중 하나인 세라믹기판.
  10. 제1항 내지 제9항 중 어느 한 항에 기재된 세라믹기판; 및
    상기 세라믹기판에 솔더볼에 의해 솔더링 접합된 부품;
    을 포함하는 파워모듈.
  11. 제10항에 있어서,
    상기 부품은 반도체 칩, 스페이서, 전자 소자 중 적어도 하나 이상을 포함하는 파워모듈.
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