KR20210146809A - 파워모듈 - Google Patents
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Abstract
본 발명은 파워모듈에 관한 것으로, 상부 세라믹기판(300)과, 상기 상부 세라믹기판(300)의 상부에 이격되게 배치되는 PCB 기판(400)과, 상기 상부 세라믹기판(300)의 하면에 실장되며 상호 이격되고 병렬 배치되는 다수의 반도체 칩(G1,G2,G3,G4)과, 상기 반도체 칩들(G1,G2,G3,G4) 사이의 위치에 대응하도록 상기 PCB 기판(400)의 상면에 실장되는 다수의 캐패시터(410)를 포함한다. 본 발명은 반도체 칩과 캐패시터가 연결되는 전류 경로를 짧게 형성하여 회로 안정화 효과를 크게 할 수 있는 이점이 있다.
Description
본 발명은 파워모듈에 관한 것으로, 더욱 상세하게는 고출력 전력 반도체 칩을 적용하여 성능을 개선한 파워모듈 및 그 제조방법에 관한 것이다.
파워모듈은 하이브리드 자동차, 전기차 등의 모터 구동을 위해 고전압 전류를 공급하기 위해 사용된다.
파워모듈 중 양면 냉각 파워모듈은 반도체 칩의 상, 하부에 각각 기판을 설치하고 그 기판의 외측면에 각각 방열판을 구비한다. 양면 냉각 파워모듈은 단면에 방열판을 구비하는 단면 냉각 파워모듈에 비해 냉각 성능이 우수하여 점차 그 사용이 증가하는 추세이다.
전기차 등에 사용되는 양면 냉각 파워모듈은 두 기판의 사이에 탄화규소(SiC), 질화갈륨(GaN) 등의 전력 반도체 칩이 실장되므로 고전압으로 인해 높은 발열과 주행 중 진동이 발생하기 때문에 이를 해결하기 위해 고강도와 고방열 특성을 동시에 만족시키는 것이 중요하다.
본 발명의 목적은 고강도와 고방열 특성을 가지고, 접합 특성이 우수하며, 전류 경로를 최소화하여 부피를 줄일 수 있으며 효율 및 성능을 향상시킬 수 있는 파워모듈을 제공하는 것이다.
또한, 본 발명의 목적은 고출력 전력 반도체 칩 모듈과 Drive PCBA(Print Circuit Board Assembly)를 일체형으로 구성하여 전류 경로를 최소화하고 임피던스와 인덕턴스를 낮춤으로써 대전력을 고속으로 제어하기 용이하도록 한 파워모듈을 제공하는 것이다.
또한, 본 발명의 목적은 캐패시터들을 PCB 기판에 실장할 때 전류 경로를 짧게 하여 캐패시터의 효과가 크게 발휘되도록 한 파워모듈을 제공하는 것이다.
또한, 본 발명의 목적은 다수 개의 반도체 칩을 병렬 연결하여 용량을 높이며, 다수의 반도체 칩을 병렬 연결한 회로에서 고속 스위칭 속도를 높이기 위해 Gate 단자와 Source 단자가 동일한 라인 임피던스를 갖도록 구성한 파워모듈을 제공하는 것이다.
또한, 본 발명의 목적은 고속의 스위칭 속도를 요구하는 회로에서 스위칭 소자인 반도체 칩의 온/오프를 제어하는 게이트 드라이브 IC의 출력 단자와 반도체 칩의 게이트 단자 간의 임피던스를 낮출 수 있도록 한 파워모듈을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명의 파워모듈은 하부 세라믹기판과, 하부 세라믹기판의 상부에 배치되는 상부 세라믹기판과, 상부 세라믹기판의 상부에 이격되게 배치되는 PCB 기판과, 상부 세라믹기판의 하면에 실장되며 상호 이격되고 병렬 배치되는 다수의 반도체 칩과, 다수의 반도체 칩들 사이의 위치에 대응하도록 PCB 기판의 상면에 실장되는 다수의 캐패시터를 포함하고, 하부 세라믹기판, 상부 세라믹기판 및 PCB 기판을 일체화하여 패키지화하는 하우징을 더 포함한다.
상부 세라믹기판에 형성되는 다수의 제1 쓰루홀과, PCB 기판에 형성되며 상기 상부 세라믹기판의 제1 쓰루홀과 연통되는 위치에 형성되는 다수의 제2 쓰루홀과, 제1 쓰루홀과 제2 쓰루홀에 끼워져 다수의 반도체 칩을 실장한 전극 패턴과 다수의 캐패시터를 실장한 전극 패턴을 수직으로 연결하는 연결핀을 포함한다.
상부 세라믹기판은 제1 전극 패턴, 제2 전극 패턴 및 제3 전극 패턴을 포함하고, 제1 쓰루홀은 상기 제1 전극 패턴과 상기 제3 전극 패턴에 각각 일렬로 형성된다.
상부 세라믹기판은 제1 전극 패턴, 제2 전극 패턴 및 제3 전극 패턴을 포함한다. 다수의 반도체 칩은 제1 전극 패턴과 상기 제2 전극 패턴을 연결하도록 배치되며 하이 사이드(high side) 회로를 구성하는 제1 반도체 칩 및 제2 반도체 칩과, 제2 전극 패턴과 상기 제3 전극 패턴을 연결하도록 배치되며 로우 사이드(low side) 회로를 구성하는 제3 반도체 칩 및 제4 반도체 칩을 포함한다.
하이 사이드(high side) 회로의 Drain 부분과 로우 사이드(low side) 회로의 Source 부분을 PCB 기판에서 다수의 캐패시터를 실장하는 전극 패턴과 연결핀으로 연결한다.
상부 세라믹기판에 형성된 Gate 단자와, PCB 기판에 실장되는 게이트 드라이브 IC와, Gate 단자와 PCB 기판에 각각 형성되며 Gate 단자와 게이트 드라이브 IC를 연결하기 위한 연결핀이 끼워지는 제3 쓰루홀 및 제4 쓰루홀을 포함한다.
게이트 드라이브 IC는 반도체 칩을 스위칭하는 신호를 출력하는 하이 사이드 게이트 드라이브 IC(High Side Gate Drive IC)와 로우 사이드 게이트 드라이브 IC(Low Side Gate Drive IC)를 포함한다.
상부 세라믹기판에 형성된 Source 단자와, PCB 기판에 실장되는 게이트 드라이브 IC와, Source 단자와 PCB 기판에 각각 형성되며 Source 단자와 게이트 드라이브 IC를 연결하기 위한 연결핀이 끼워지는 제5 쓰루홀 및 제6 쓰루홀을 포함한다.
상부 세라믹기판에 형성되며 온도센서의 단자와 연결된 제7 쓰루홀과, 제7 쓰루홀과 대응되게 PCB 기판에 형성되며 구동소자를 실장하는 전극 패턴과 연결되는 제8 쓰루홀을 포함한다.
제1 반도체 칩과 제2 반도체 칩의 사이에 배치되며 제1 반도체 칩과 제2 반도체 칩에 동일한 패턴 길이로 연결되는 Gate 단자와, 제1 반도체 칩과 제2 반도체 칩의 사이에 배치되며 제1 반도체 칩과 제2 반도체 칩에 동일한 패턴 길이로 연결되는 Source 단자와, 제3 반도체 칩과 제4 반도체 칩의 사이에 배치되며 제3 반도체 칩과 제4 반도체 칩에 동일한 패턴 길이로 연결되는 Gate 단자와, 제3 반도체 칩과 제4 반도체 칩의 사이에 배치되며 제3 반도체 칩과 제4 반도체 칩에 동일한 패턴 길이로 연결되는 Source 단자를 포함한다.
Gate 단자와 Source 단자는 이격 배치된다.
Gate 단자와 Source 단자는 중앙에 연결핀이 끼워지는 쓰루홀을 포함한다.
반도체 칩은 GaN 칩을 포함한다.
하부 세라믹기판과 상부 세라믹기판은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonded Copper) 기판, TPC(Thick Printing Copper) 기판 중 하나이다.
다른 실시예의 파워모듈은 복수의 절연층 사이에 내부 전극 패턴이 형성되고 최상층에 상부 전극 패턴이 형성된 다층 구조의 PCB 기판과, PCB 기판을 관통하는 쓰루홀과, 쓰루홀에 배치되고 상부 전극 패턴과 연결된 연결핀과, 상부 전극 패턴을 내부 전극 패턴을 통해 쓰루홀과 연결하는 우회회로를 포함한다.
우회회로는 쓰루홀의 내벽면에 형성된 전도층과, 전도층에 연결되는 내부 전극 패턴과, 내부 전극 패턴과 상부 전극 패턴을 연결하도록 형성된 비아홀에 충진되어, 내부 전극 패턴과 상부 전극 패턴을 연결하는 연결층을 포함한다.
내부 전극 패턴은 다수 개이고 전도층에 병렬 연결된다.
비아홀은 쓰루홀과 이격된 위치에 형성된다.
PCB 기판은 FR4 기판일 수 있다.
PCB 기판은 최하층이 절연층일 수 있다.
본 발명은 고강도와 고방열 특성을 가지고, 접합 특성이 우수하며, 전류 경로를 최소화하여 부피를 줄일 수 있으며 고속 스위칭에 최적화되어 효율 및 성능을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 하부 세라믹기판과 상부 세라믹기판과 PCB 기판을 3층 일체형 구조로 제작하여 전류 경로를 최소화하고 임피던스와 인덕턴스를 낮추므로 대전력을 고속으로 제어하기 용이하므로 파워모듈의 효율 및 성능을 향상시키는 효과가 있다.
또한, 본 발명은 캐패시터들을 PCB 기판에 실장할 때 반도체 칩들 사이의 위치에 대응하도록 배치하고, 반도체 칩과 캐패시터가 연결되는 전류 경로를 짧게 하여 회로 안정화 효과가 크고, 특히 GaN 칩을 사용하는 고속 스위칭 회로에서 회로 안정화 효과를 크게 할 수 있다.
또한, 본 발명은 다수 개의 반도체 칩을 병렬 연결하여 용량을 높일 수 있고, 다수의 반도체 칩을 병렬 연결한 회로에서 Gate 단자와 Source 단자를 반도체 칩에 동일한 패턴 길이로 연결하므로 고속의 스위칭 속도를 요구하는 대전력 스위칭 회로의 효율 및 성능을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 PCB 기판에 상부 전극 패턴과 내부 전극 패턴을 연결하는 비아홀을 형성하여, 상부 전극 패턴과 내부 전극 패턴이 연결되고 내부 전극 패턴이 쓰루홀과 서로 연결되도록 함으로써 전극 패턴의 길이는 최대한으로 짧게하면서도 전극 패턴의 면적을 넓혀 임피던스를 낮출 수 있다. 이는 스위칭 신호가 GaN 칩에 도달하는 속도를 높임으로써 고속 스위칭이 가능하게 하는 효과가 있다.
또한, 본 발명은 최하층이 절연층인 다층 구조의 PCB 기판을 적용하므로 세라믹기판과의 거리를 최소화하면서 절연 성능을 구현할 수 있다. PCB 기판과 세라믹기판 간의 거리가 최소화되면 게이트 드라이브 IC의 출력 단자와 반도체 칩의 게이트 단자를 최단거리로 연결하여 출력 손실을 제거하고 고속 스위칭이 가능하게 하는 효과가 있다.
도 1은 본 발명의 실시예에 의한 파워모듈의 사시도이다.
도 2는 본 발명의 실시예에 의한 파워모듈의 분해 사시도이다.
도 3은 본 발명의 실시예에 의한 파워모듈의 측단면도이다.
도 4는 본 발명의 실시예에 의한 하우징을 보인 사시도이다.
도 5는 본 발명의 실시예에 의한 하부 세라믹기판을 보인 사시도이다.
도 6은 본 발명의 실시예에 의한 하부 세라믹기판의 상면과 하면을 보인 도면이다.
도 7은 본 발명의 실시예에 의한 상부 세라믹기판을 보인 사시도이다.
도 8은 본 발명의 실시예에 의한 상부 세라믹기판의 상면과 하면을 보인 도면이다.
도 9는 본 발명의 실시예에 의한 PCB 기판의 평면도이다.
도 10은 본 발명의 실시예에 의한 상부 세라믹기판에 연결핀이 결합된 상태를 보인 사시도이다.
도 11은 본 발명의 실시예에 따른 반도체 칩 및 PCB 기판에 실장되는 캐패시터의 위치를 설명하기 위한 도면이다.
도 12에는 본 발명의 실시예에 의한 파워모듈의 회로도가 도시되어 있다.
도 13은 본 발명의 실시예에 의한 파워모듈의 구조를 설명하기 위한 구성도이다.
도 14는 본 발명의 다른 실시예로, PCB 기판에 비아홀을 추가하여 우회회로를 형성한 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 의한 파워모듈의 분해 사시도이다.
도 3은 본 발명의 실시예에 의한 파워모듈의 측단면도이다.
도 4는 본 발명의 실시예에 의한 하우징을 보인 사시도이다.
도 5는 본 발명의 실시예에 의한 하부 세라믹기판을 보인 사시도이다.
도 6은 본 발명의 실시예에 의한 하부 세라믹기판의 상면과 하면을 보인 도면이다.
도 7은 본 발명의 실시예에 의한 상부 세라믹기판을 보인 사시도이다.
도 8은 본 발명의 실시예에 의한 상부 세라믹기판의 상면과 하면을 보인 도면이다.
도 9는 본 발명의 실시예에 의한 PCB 기판의 평면도이다.
도 10은 본 발명의 실시예에 의한 상부 세라믹기판에 연결핀이 결합된 상태를 보인 사시도이다.
도 11은 본 발명의 실시예에 따른 반도체 칩 및 PCB 기판에 실장되는 캐패시터의 위치를 설명하기 위한 도면이다.
도 12에는 본 발명의 실시예에 의한 파워모듈의 회로도가 도시되어 있다.
도 13은 본 발명의 실시예에 의한 파워모듈의 구조를 설명하기 위한 구성도이다.
도 14는 본 발명의 다른 실시예로, PCB 기판에 비아홀을 추가하여 우회회로를 형성한 구성을 설명하기 위한 도면이다.
이하 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 실시예에 의한 파워모듈의 사시도이고, 도 2는 본 발명의 실시예에 의한 파워모듈의 분해 사시도이다.
도 1 및 도 2에 도시된 바에 의하면, 본 발명의 실시예에 따른 파워모듈(10)은 하우징(100)에 파워모듈을 이루는 각종 구성품을 수용하여 형성한 패키지 형태의 전자부품이다. 파워모듈(10)은 하우징(100) 안에 기판 및 소자를 배치하여 보호하는 형태로 형성된다.
파워모듈(10)은 다수의 기판 및 다수의 반도체 칩을 포함할 수 있다. 실시예에 따른 파워모듈(10)은 하우징(100), 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400) 및 방열판(500)을 포함한다.
하우징(100)은 중앙에 상하로 개구되는 빈 공간이 형성되며 양측에 제1 단자(610)와 제2 단자(620)가 위치된다. 하우징(100)은 중앙의 빈 공간에 방열판(500), 하부 세라믹기판(200), 상부 세라믹기판(300) 및 PCB 기판(400)이 상하 일정 간격을 두고 순차적으로 적층되며, 양측의 제1 단자(610)와 제2 단자(620)에 외부 단자를 연결하기 위한 지지볼트(630)가 체결된다. 제1 단자(610)와 제2 단자(620)는 전원의 입출력단으로 사용된다.
도 2에 도시된 바에 의하면, 파워모듈(10)은 하우징(100)의 중앙의 빈 공간에 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400)이 순차적으로 수용된다. 구체적으로, 하우징(100)의 하면에 방열판(500)이 배치되고, 방열판(500)의 상면에 하부 세라믹기판(200)이 부착되고, 하부 세라믹기판(200)의 상부에 상부 세라믹기판(300)이 일정 간격을 두고 배치되며, 상부 세라믹기판(300)의 상부에 PCB 기판(400)이 일정 간격을 두고 배치된다.
하우징(100)에 PCB 기판(400)이 배치된 상태는 PCB 기판(400)의 가장자리에 요입되게 형성된 안내홈(401,402)과 안내홈(401,402)에 대응되게 하우징(100)에 형성된 안내리브(101) 및 걸림턱(102)에 의해 고정될 수 있다. 실시예에 따른 PCB 기판(400)은 가장자리를 둘러 다수 개의 안내홈(401,402)이 형성되고, 이들 중 일부의 안내홈(401)은 하우징(100)의 내측면에 형성된 안내리브(101)가 안내되고 이들 중 나머지 일부의 안내홈(402)은 하우징(100)의 내측면에 형성된 걸림턱(102)이 통과되어 걸어진다.
또는, 하우징(100)의 중앙의 빈 공간에 방열판(500), 하부 세라믹기판(200), 상부 세라믹기판(300)이 수용되고, 그 상면에 PCB 기판(400)이 배치된 상태는 체결볼트(미도시)로 고정될 수도 있다. 그러나, 하우징(100)에 PCB 기판(400)을 안내홈과 걸림턱 구조로 고정하는 것이 체결볼트로 고정하는 경우 대비 조립 시간을 줄이고 조립 공정이 간편하다.
하우징(100)은 네 모서리에 체결공(103)이 형성된다. 체결공(103)은 방열판(500)에 형성된 연통공(501)과 연통된다. 체결공(103)과 연통공(501)을 관통하여 고정볼트(150)가 체결되고, 체결공(103)과 연통공(501)을 관통한 고정볼트(150)의 단부는 방열판(500)의 하면에 배치될 고정지그의 고정공에 체결될 수 있다.
제1 단자(610)와 제2 단자(620)에 버스바(700)가 연결된다. 버스바(700)는 제1 단자(610)와 제2 단자(620)를 상부 세라믹기판(300)과 연결한다. 버스바(700)는 3개가 구비된다. 버스바(700) 중 하나는 제1 단자(610) 중 +단자를 상부 세라믹기판(300)의 제1 전극 패턴(a)과 연결하고, 다른 하나는 제1 단자(610) 중 -단자를 제3 전극 패턴(c)과 연결하며, 나머지 하나는 제2 단자(620)를 제2 전극 패턴(b)과 연결한다. 제1 전극 패턴(a), 제2 전극 패턴(b) 및 제3 전극 패턴(c)은 후술할 도 7 및 도 10을 참조한다.
도 3은 본 발명의 실시예에 의한 파워모듈의 측단면도이다.
도 3에 도시된 바에 의하면, 파워모듈(10)은 하부 세라믹기판(200)과 상부 세라믹기판(300)의 복층 구조이며, 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에 반도체 칩(G)이 위치된다. 반도체 칩(G)은 GaN(Gallium Nitride) 칩, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor) 중 어느 하나일 수 있으나, 바람직하게는 반도체 칩(G)은 GaN 칩을 사용한다. GaN(Gallium Nitride) 칩(G)은 대전력(300A) 스위치 및 고속(~1MHz) 스위치로 기능하는 반도체 칩이다. GaN 칩은 기존의 실리콘 기반 반도체 칩보다 열에 강하면서 칩의 크기도 줄일 수 있는 장점이 있다.
하부 세라믹기판(200)과 상부 세라믹기판(300)은 반도체 칩(G)으로부터 발생하는 열의 방열 효율을 높일 수 있도록, 세라믹기재와 세라믹기재의 적어도 일면에 브레이징 접합된 금속층을 포함하는 세라믹기판으로 형성된다.
세라믹기재는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 금속층은 세라믹기재 상에 브레이징 접합된 금속박으로 반도체 칩(G)을 실장하는 전극 패턴 및 구동소자를 실장하는 전극 패턴으로 각각 형성된다. 예컨데, 금속층은 반도체 칩 또는 주변 부품이 실장될 영역에 전극 패턴으로 형성된다. 금속박은 알루미늄박 또는 동박인 것을 일 예로 한다. 금속박은 세라믹기재 상에 780℃~1100℃로 소성되어 세라믹기재와 브레이징 접합된 것을 일 예로 한다. 이러한 세라믹기판을 AMB 기판이라 한다. 실시예는 AMB 기판을 예로 들어 설명하나 DBC 기판, TPC 기판, DBA 기판을 적용할 수도 있다. 그러나 내구성 및 방열 효율면에서 AMB 기판이 가장 적합하다. 상기한 이유로, 하부 세라믹기판(200)과 상부 세라믹기판(300)은 AMB 기판임을 일 예로 한다.
PCB 기판(400)은 상부 세라믹기판(300)의 상부에 배치된다. 즉, 파워모듈(10)은 하부 세라믹기판(200)과 상부 세라믹기판(300)과 PCB 기판(400)의 3층 구조로 구성된다. 고전력용 제어를 위한 반도체 칩(G)을 상부 세라믹기판(200)과 하부 세라믹기판(300)의 사이에 배치하여 방열 효율을 높이고, 저전력용 제어를 위한 PCB 기판(400)을 최상부에 배치하여 반도체 칩(G)에서 발생하는 열로 인한 PCB 기판(400)의 손상을 방지한다. 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400)은 핀으로 연결 또는 고정될 수 있다.
방열판(500)은 하부 세라믹기판(200)의 하부에 배치된다. 방열판(500)은 반도체 칩(G)에서 발생하는 열의 방열을 위한 것이다. 방열판(500)은 소정의 두께를 가지는 사각 플레이트 형상으로 형성된다. 방열판(500)은 하우징(100)과 대응되는 면적으로 형성되며 방열 효율을 높이기 위해 구리 또는 알루미늄 재질로 형성될 수 있다.
이하에서는 본 발명의 파워모듈의 각 구성별 특징을 더욱 상세하게 설명하기로 한다. 파워모듈의 각 구성별 특징을 설명하는 도면에서는 각 구성별 특징을 강조하기 위해 도면을 확대하거나 과장하여 표현한 부분이 있으므로 도 1에 도시된 기본 도면과 일부 일치하지 않는 부분이 있을 수 있다.
도 4는 본 발명의 실시예에 의한 하우징을 보인 사시도이다.
도 4에 도시된 바에 의하면, 하우징(100)은 중앙에 빈 공간이 형성되며, 양단에 제1 단자(610)와 제2 단자(620)가 위치된다. 하우징(100)은 양단에 제1 단자(610)와 제2 단자(620)가 일체로 고정되게 인서트 사출 방식으로 형성될 수 있다.
기존의 파워모듈은 이격된 회로를 연결하기 위해 하우징에 연결핀을 인서트 사출하여 적용하고 있으나, 본 실시예는 하우징(100)의 제조시 연결핀을 제외하여 제조한 형상을 갖는다. 이는 하우징(100)의 내부에 연결핀이 위치하지 않음으로써 형상을 단순화하여 파워모듈의 비틀림 모멘트에 유연성을 향상시킨다.
하우징(100)은 네 모서리에 체결공(103)이 형성된다. 체결공(103)은 방열판(500)에 형성된 연통공(501)과 연통된다. 제1 단자(610)와 제2 단자(620)에는 지지공(104)이 형성된다. 지지공(104)에는 제1 단자(610) 및 제2 단자(620)를 모터 등의 외부 단자와 연결하기 위한 지지볼트(630)가 체결된다(도 10 참조).
하우징(100)은 단열 재질로 형성된다. 하우징(100)은 반도체 칩(G)에서 발생한 열이 하우징(100)을 통해 상부의 PCB 기판(400)에 전달되지 않도록 단열 재질로 형성될 수 있다.
또는 하우징(100)은 방열 플라스틱 재질을 적용할 수 있다. 하우징(100)은 반도체 칩(G)에서 발생한 열이 하우징(100)을 통해 외부로 방열될 수 있도록 방열 플라스틱 재질을 적용할 수 있다. 일 예로, 하우징(100)은 엔지니어링 플라스틱으로 형성될 수 있다. 엔지니어링 플라스틱은 높은 내열성과 뛰어난 강도, 내약품성, 내마모성을 가지며 150℃ 이상에서 장시간 사용 가능하다. 엔지니어링 플라스틱은 폴리아미드, 폴리카보네이트, 폴리에스테르, 변성 폴리페닐렌옥사이드 중 하나의 재료로 된 것일 수 있다.
반도체 칩(G)은 스위치로서 반복 동작을 하는데 그로 인해 하우징(100)은 고온과 온도변화에 스트레스를 받게 되나, 엔지니어링 플라스틱은 고온 안정성이 우수하므로 일반 플라스틱에 비해 고온과 온도변화에 상대적으로 안정적이고 방열 특성도 우수하다.
실시예는 엔지니어링 플라스틱 소재에 알루미늄 또는 구리로 된 단자를 인서트사출 적용하여 하우징(100)을 제조한 것일 수 있다. 엔지니어링 플라스틱 소재로 된 하우징(100)은 열을 전파시켜 외부로 방열시킨다. 하우징(100)은 수지에 고열 전도율 필러를 충전함으로써 일반 엔지니어링 플라스틱 소재보다 열전도성을 더 높일 수 있고 알루미늄에 비해 경량인 고방열 엔지니어링 플라스틱으로 될 수 있다.
또는, 하우징(100)은 엔지니어링 플라스틱 또는 고강도 플라스틱 소재의 내외부에 그래핀 방열코팅재를 도포하여 방열 특성을 가지도록 한 것일 수 있다.
도 5는 본 발명의 실시예에 의한 하부 세라믹기판을 보인 사시도이다.
도 3 및 도 5에 도시된 바에 의하면, 하부 세라믹기판(200)은 방열판(500)의 상면에 부착된다. 구체적으로, 하부 세라믹기판(200)은 반도체 칩(G)과 방열판(500)의 사이에 배치된다. 하부 세라믹기판(200)은 반도체 칩(G)에서 발생하는 열을 방열판(500)으로 전달하고, 반도체 칩(G)과 방열판(500)의 사이를 절연하여 쇼트를 방지하는 역할을 한다.
하부 세라믹기판(200)은 방열판(500)의 상면에 솔더링 접합될 수 있다. 방열판(500)은 하우징(100)과 대응되는 면적으로 형성되며 방열 효율을 높이기 위해 구리 재질로 형성될 수 있다. 솔더링 접합을 위한 솔더는 SnAg, SnAgCu 등이 사용될 수 있다.
도 6은 본 발명의 실시예에 의한 하부 세라믹기판의 상면과 하면을 보인 도면이다.
도 5 및 도 6에 도시된 바에 의하면, 하부 세라믹기판(200)은 세라믹기재(201)와 세라믹기재(201)의 상하면에 브레이징 접합된 금속층(202,203)을 포함한다. 하부 세라믹기판(200)은 세라믹기재(201)의 두께가 0.68t이고, 세라믹기재(201)의 상면과 하면에 형성한 금속층(202,203)의 두께가 0.8t인 것을 일 예로 할 수 있다.
하부 세라믹기판(200)의 상면(200a)의 금속층(202)은 구동소자를 실장하는 전극 패턴일 수 있다. 하부 세라믹기판(200)에 실장되는 구동소자는 NTC 온도센서(210)일 수 있다. NTC 온도센서(210)는 하부 세라믹기판(200)의 상면에 실장된다. NTC 온도센서(210)는 반도체 칩(G)의 발열로 인한 파워모듈 내의 온도 정보를 제공하기 위한 것이다. 하부 세라믹기판(200)의 하면(200b)의 금속층(203)은 방열판(500)에 열전달을 용이하게 하기 위해 하부 세라믹기판(200)의 하면 전체에 형성될 수 있다.
하부 세라믹기판(200)에 절연 스페이서(220)가 접합된다. 절연 스페이서(220)는 하부 세라믹기판(200)의 상면에 접합되며 하부 세라믹기판(200)과 상부 세라믹기판(300)의 이격 거리를 규정한다.
절연 스페이서(220)는 하부 세라믹기판(200)과 상부 세라믹기판(300)의 이격 거리를 규정하여 상부 세라믹기판(300)의 하면에 실장된 반도체 칩(G)에서 발생하는 열의 방열 효율을 높이고, 반도체 칩(G) 간의 간섭을 방지하여 쇼트와 같은 전기적 충격을 방지한다.
절연 스페이서(220)는 하부 세라믹기판(200)의 상면 가장자리를 둘러 소정 간격을 두고 다수 개가 접합된다. 절연 스페이서(220) 간의 간격은 방열 효율을 높이는 공간으로 활용된다. 도면상 절연 스페이서(220)는 하부 세라믹기판(200)을 기준으로 할 때 가장자리를 둘러 배치되며, 일 예로 8개가 일정 간격을 두고 배치된다.
절연 스페이서(220)는 하부 세라믹기판(200)에 일체로 접합된다. 절연 스페이서(220)는 하부 세라믹기판(200)의 상부에 상부 세라믹기판(300)을 배치할 때 얼라인을 확인하는 용도로 적용될 수도 있다. 하부 세라믹기판(200)에 절연 스페이서(220)가 접합된 상태에서 그 상부에 반도체 칩(G)이 실장된 상부 세라믹기판(300)을 배치할 때, 절연 스페이서(220)가 상부 세라믹기판(300)의 얼라인을 확인하는 용도로 적용될 수 있다. 또한, 절연 스페이서(220)는 하부 세라믹기판(200)과 상부 세라믹기판(300)을 지지하여 하부 세라믹기판(200)과 상부 세라믹기판(300)의 휨을 방지하는데 기여한다.
절연 스페이서(220)는 하부 세라믹기판(200)에 실장된 칩과 상부 세라믹기판(300)에 실장된 칩 및 부품 간의 절연을 위해 세라믹 소재로 형성될 수 있다. 일 예로, 절연 스페이서는 Al2O3, ZTA, Si3N4, AlN 중 선택된 1종 또는 이들 중 둘 이상이 혼합된 합금으로 형성될 수 있다. Al2O3, ZTA, Si3N4, AlN는 기계적 강도, 내열성이 우수한 절연성 재료이다.
절연 스페이서(220)는 하부 세라믹기판(200)에 브레이징 접합된다. 절연 스페이서(220)를 하부 세라믹기판(200)에 솔더링 접합하면 솔더링 또는 가압 소성시 열적 기계적 충격으로 인해 기판이 파손될 수 있으므로 브레이징 접합한다. 브레이징 접합은 AgCu층과 Ti층을 포함한 브레이징 접합층을 이용할 수 있다. 브레이징을 위한 열처리는 780℃~900℃에서 수행할 수 있다. 브레이징 후, 절연 스페이서(220)는 하부 세라믹기판(200)의 금속층(202)과 일체로 형성된다. 브레이징 접합층의 두께는 0.005mm~0.08mm로 절연 스페이서의 높이에 영향을 미치치 않을 만큼 얇고 접합 강도는 높다.
하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에 인터커넥션 스페이서(230)가 설치된다. 인터커넥션 스페이서(230)는 상하 복층 구조의 기판에서 연결핀을 대신하여 전극 패턴 간 전기적 연결을 수행할 수 있다. 인터커넥션 스페이서(230)는 전기적 로스(loss) 및 쇼트(shot)를 방지하면서 기판 간을 직접 연결하고 접합 강도를 높이며 전기적 특성도 개선할 수 있다. 인터커넥션 스페이서(230)는 일단이 브레이징 접합 방식으로 하부 세라믹기판(200)의 전극 패턴에 접합될 수 있다. 또한, 인터커넥션 스페이서(230)는 반대되는 타단이 브레이징 접합 방식 또는 솔더링 접합 방식으로 상부 세라믹기판(300)의 전극 패턴에 접합될 수 있다. 인터커넥션 스페이서(230)는 Cu 또는 Cu+CuMo 합금일 수 있다.
도 7은 본 발명의 실시예에 의한 상부 세라믹기판을 보인 사시도이고, 도 8은 본 발명의 실시예에 의한 상부 세라믹기판의 상면과 하면을 보인 도면이다.
도 7 및 도 8에 도시된 바에 의하면, 상부 세라믹기판(300)은 하부 세라믹기판(200)의 상부에 배치된다.
상부 세라믹기판(300)은 적층 구조의 중간 기판이다. 상부 세라믹기판(300)은 하면에 반도체 칩(G)을 실장하고, 고속 스위칭을 위한 하이 사이드(High Side) 회로와 로우 사이드(Low Side) 회로를 구성한다.
상부 세라믹기판(300)은 세라믹기재(301)와 세라믹기재(301)의 상하면에 브레이징 접합된 금속층(302,303)을 포함한다. 상부 세라믹기판(300)은 세라믹기재의 두께가 0.38t이고 세라믹기재의 상면(300a)과 하면(300b)에 전극 패턴의 두께가 0.3t인 것을 일 예로 한다. 세라믹기판은 상면과 하면의 패턴 두께가 동일해야 브레이징시 틀어지지 않는다.
상부 세라믹기판(300)의 상면의 금속층(302)이 형성하는 전극 패턴은 제1 전극 패턴(a), 제2 전극 패턴(b), 제3 전극 패턴(c)으로 구분된다. 상부 세라믹기판(300)의 하면의 금속층(303)이 형성하는 전극 패턴은 상부 세라믹기판(300)의 상면의 금속층(302)이 형성하는 전극 패턴과 대응된다. 상부 세라믹기판(300)의 상면의 전극 패턴을 제1 전극 패턴(a), 제2 전극 패턴(b), 제3 전극 패턴(c)으로 구분한 것은 고속 스위칭을 위해 하이 사이드(High Side) 회로와 로우 사이드(Low Side) 회로로 분리하기 위함이다.
반도체 칩(G)은 상부 세라믹기판(300)의 하면(300b)에 솔더(Solder), 은 페이스트(Ag Paste) 등의 접착층에 의해 플립칩(flip chip) 형태로 구비된다. 반도체 칩(G)이 상부 세라믹기판(300)의 하면에 플립칩 형태로 구비됨에 따라 와이어 본딩이 생략되어 인덕턴스 값을 최대한 낮출 수가 있게 되어, 이에 의해 방열 성능 또한 개선시킬 수 있다.
도 8에 도시된 바와 같이, 반도체 칩(G)은 고속 스위칭을 위해 2개씩 병렬로 연결될 수 있다. 반도체 칩(G)은 2개가 상부 세라믹기판(300)의 전극 패턴 중 제1 전극 패턴(a)과 제2 전극 패턴(b)을 연결하는 위치에 배치되고, 나머지 2개가 제2 전극 패턴(b)과 제3 전극 패턴(c)을 연결하는 위치에 병렬로 배치된다. 일 예로 반도체 칩(G) 하나의 용량은 150A이다. 따라서 반도체 칩(G) 2개를 병렬 연결하여 용량이 300A가 되도록 한다. 반도체 칩(G)은 GaN 칩이다.
반도체 칩(G)을 사용하는 파워모듈의 목적은 고속 스위칭에 있다. 고속 스위칭을 위해서는 Gate drive IC 단자에서 반도체 칩(G)의 Gate 단자 간이 매우 짧은 거리로 연결되는 것이 중요하다. 따라서 반도체 칩(G) 간을 병렬로 연결하여 Gate drive IC와 Gate 단자 간 연결 거리를 최소화한다. 또한, 반도체 칩(G)이 고속으로 스위칭하기 위해서는 반도체 칩(G)의 Gate 단자와 Source 단자가 동일한 간격을 유지하는 것이 중요하다. 이를 위해 반도체 칩(G)과 반도체 칩(G)의 사이의 중심에 연결핀이 연결되도록 Gate 단자와 Source 단자를 배치할 수 있다. Gate 단자와 Source 단자가 동일한 간격을 유지하지 않거나 패턴의 길이가 달라지면 문제가 발생한다.
Gate 단자는 낮은 전압을 이용하여 반도체 칩(G)을 온오프(on/off)시키는 단자이다. Gate 단자는 연결핀을 통해 PCB 기판(400)과 연결될 수 있다. Source 단자는 고전류가 들어오고 나가는 단자이다. 반도체 칩(G)은 Drain 단자를 포함하며, Source 단자와 Drain 단자는 N형과 P형으로 구분되어 전류의 방향을 바꿀 수 있다. Source 단자와 Drain 단자는 반도체 칩(G)을 실장하는 전극 패턴인 제1 전극 패턴(a), 제2 전극 패턴(b), 제3 전극 패턴(c)을 통해 전류의 입출력을 담당한다. Source 단자와 Drain 단자는 전원의 입출력을 담당하는 도 1의 제1 단자(610) 및 제2 단자(620)와 연결된다.
도 1 및 도 8을 참조하면, 도 1에 도시된 제1 단자(610)는 +단자와 -단자를 포함하며, 제1 단자(610)에서 +단자로 유입된 전원은 도 8에 도시된 상부 세라믹기판(300)의 제1 전극 패턴(a), 제1 전극 패턴(a)과 제2 전극 패턴(b)의 사이에 배치된 반도체 칩(G) 및 제2 전극 패턴(b)을 통해 제2 단자(620)로 출력된다. 그리고 도 1에 도시된 제2 단자(620)로 유입된 전원은 도 8에 도시된 제2 전극 패턴(b), 제2 전극 패턴(b)과 제3 전극 패턴(c)의 사이에 배치된 반도체 칩(G) 및 제3 전극 패턴(c)을 통해 제1 단자(610)의 -단자로 출력된다. 예컨데, 제1 단자(610)에서 유입되고 반도체 칩(G)을 통과하여 제2 단자(620)로 출력되는 전원을 하이 사이드(High Side), 제2 단자(620)에서 유입되고 반도체 칩(G)을 통과하여 제1 단자(610)로 출력되는 전원을 로우 사이드(Low Side)가 된다.
도 7에 도시된 바에 의하면, 상부 세라믹기판(300)은 NTC 온도센서(210)에 대응하는 부분에 커팅부(310)가 형성될 수 있다. 하부 세라믹기판(200)의 상면에 NTC 온도센서(210)가 장착된다. NTC 온도센서(210)는 반도체 칩(G)의 발열로 인한 파워모듈 내의 온도 정보를 제공하기 위한 것이다. 그런데 NTC 온도센서(210)의 두께가 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이의 간격에 비해 두꺼워 NTC 온도센서(210)와 상부 세라믹기판(300)의 간섭이 발생한다. 이를 해결하기 위해 NTC 온도센서(210)와 간섭되는 부분의 상부 세라믹기판(300)을 커팅하여 커팅부(310)를 형성한다.
커팅부(310)를 통해 상부 세라믹기판(300)과 하부 세라믹기판(200)의 사이 공간에 몰딩을 위한 실리콘액 또는 에폭시를 주입할 수 있다. 상부 세라믹기판(300)과 하부 세라믹기판(200)의 사이를 절연하기 위해 실리콘액 또는 에폭시를 주입해야 한다. 상부 세라믹기판(300)과 하부 세라믹기판(200)에 실리콘액 또는 에폭시를 주입하기 위해 상부 세라믹기판(300)의 한쪽면을 커팅하여 커팅부(310)를 형성할 수 있으며, 커팅부(310)는 NTC 온도센서(210)와 대응되는 위치에 형성하여 상부 세라믹기판(300)과 NTC 온도센서(210)의 간섭도 방지할 수 있다. 실리콘액 또는 에폭시는 반도체 칩(G)의 보호, 진동의 완화 및 절연의 목적으로 하부 세라믹기판(200)과 상부 세라믹기판(300) 사이의 공간과 상부 세라믹기판(300)과 PCB 기판(400) 사이의 공간에 충진할 수 있다.
상부 세라믹기판(300)에 쓰루홀(Through Hole)(320)이 형성된다. 쓰루홀(320)은 상하 복층의 기판 구조에서 상부 세라믹기판(300)에 실장되는 반도체 칩(G)을 PCB 기판(400)에 실장되는 구동소자와 최단거리로 연결하고, 하부 세라믹기판(200)에 실장된 NTC 온도센서(210)를 PCB 기판(400)에 실장되는 구동소자와 최단거리로 연결하기 위한 것이다.
쓰루홀(320)은 반도체 칩이 설치되는 위치에 2개씩 8개가 형성되고, NTC 온도센서가 설치되는 위치에 2개가 설치되어 총 10개가 형성될 수 있다. 또한, 쓰루홀(320)은 상부 세라믹기판(300)에서 제1 전극 패턴(a)과 제3 전극 패턴(c)이 형성된 부분에 다수 개가 형성될 수 있다.
제1 전극 패턴(a)에 형성된 다수 개의 쓰루홀(320)은 상부 세라믹기판(300)의 상면의 제1 전극 패턴(a)으로 유입된 전류가 상부 세라믹기판(300)의 하면에 형성된 제1 전극 패턴(a)으로 이동하고 반도체 칩(G)으로 유입되도록 한다. 제3 전극 패턴(c)에 형성된 다수 개의 쓰루홀(320)은 반도체 칩(G)으로 유입된 전류가 상부 세라믹기판(300)의 하면의 제3 전극 패턴(c)을 통해 상부 세라믹기판(300)의 상면의 제3 전극 패턴(c)으로 이동하도록 한다.
쓰루홀(320)의 직경은 0.5mm~5.0mm일 수 있다. 쓰루홀(320)에는 연결핀이 설치되어 PCB 기판의 전극 패턴과 연결되고 이를 통해 PCB 기판(400)에 실장되는 구동소자와 연결될 수 있다. 상하 복층의 기판 구조에서 쓰루홀(320) 및 쓰루홀(320)에 설치되는 연결핀을 통한 전극 패턴 간 연결은 최단 거리 연결을 통해 다양한 출력 손실을 제거하여 파워모듈의 크기에 따른 제약을 개선하는데 기여할 수 있다.
상부 세라믹기판(300)의 전극 패턴에는 복수 개의 비아홀(330)이 형성될 수 있다. 비아홀(330)은 기판 면적 대비 최소 50% 이상 가공될 수 있다. 상술한 비아홀(330)의 면적은 기판 면적 대비 최소 50% 이상 적용되는 예로 들어 설명하였으나, 이에 한정되는 것은 아니며 50% 이하로 가공될 수도 있다.
일 예로 제1 전극 패턴(a)에는 152개의 비아홀이 형성되고 제2 전극 패턴(b)에는 207개의 비아홀이 형성되고 제3 전극 패턴(c)에는 154개의 비아홀이 형성될 수 있다. 각 전극 패턴에 형성되는 복수 개의 비아홀(330)은 대전류 통전 및 대전류 분산을 위한 것이다. 하나의 슬롯 형태로 상부 세라믹기판(300)의 상면의 전극 패턴과 하면의 전극 패턴을 도통시키면 한쪽으로만 고전류가 흘러 쇼트, 과열 등의 문제가 발생할 수 있다.
비아홀(330)에는 전도성 물질이 충진된다. 전도성 물질은 Ag 또는 Ag 합금일 수 있다. Ag 합금은 Ag-Pd 페이스트일 수 있다. 비아홀(330)에 충진된 전도성 물질은 상부 세라믹기판(300)의 상면의 전극 패턴과 하면의 전극 패턴을 전기적으로 연결한다. 비아홀(330)은 레이저 가공하여 형성할 수 있다. 비아홀(330)은 도 8의 확대도에서 확인할 수 있다.
도 9는 본 발명의 실시예에 의한 PCB 기판의 평면도이다.
도 9에 도시된 바에 의하면, PCB 기판(400)은 반도체 칩(G)을 스위칭하거나 NTC 온도센서(도 7의 도면부호 210)가 감지한 정보를 이용하여 GaN 칩(반도체 칩)의 스위칭하기 위한 구동소자가 실장된다. 구동소자는 Gate Drive IC를 포함한다.
PCB 기판(400)은 상면에 캐패시터(410)가 장착된다. 캐패시터(410)는 상부 세라믹기판(300)의 제1 전극 패턴(a)과 제2 전극 패턴(b)을 연결하도록 배치된 반도체 칩(G)과 상부 세라믹기판(300)의 제2 전극 패턴(b)과 제3 전극 패턴(c)을 연결하도록 배치된 반도체 칩(G)의 사이에 해당하는 위치인 PCB 기판(400)의 상면에 장착된다.
반도체 칩(G)의 사이에 해당하는 위치인 PCB 기판(400)의 상면에 캐패시터(410)가 장착되면, 연결핀(도 10의 도면부호 800)을 이용하여 반도체 칩(G)과 Drive IC 회로를 최단거리로 연결할 수 있으므로 고속 스위칭에 보다 유리하다. 일 예로, 캐패시터(410)는 용량을 맞추기 위해 10개가 병렬로 연결될 수 있다. 입력단에 디커플링용도로 2.5㎌ 이상을 확보하기 위해서는 고전압의 캐패시터 10개를 연결하여 용량을 확보해야 한다. Gate Drive IC 회로는 High side gate drive IC와 Low side gate drive IC를 포함한다.
도 10은 본 발명의 실시예에 의한 상부 세라믹기판에 연결핀이 결합된 상태를 보인 사시도이다.
도 10에 도시된 바에 의하면, 연결핀(800)은 상부 세라믹기판(300)에서 반도체 칩(G)과 인접한 위치에 형성된 쓰루홀(Through Hole)(도 7의 도면부호 320)에 끼워진다. 반도체 칩(G)과 인접한 위치에 형성된 쓰루홀(320)에 끼워진 연결핀(800)은 PCB 기판(도 9의 도면부호 400)에 대응된 위치에 형성된 쓰루홀(420)에 끼워져 반도체 칩(G)을 실장하는 게이트(Gate) 단자와 PCB 기판(400)의 전극 패턴을 연결할 수 있다.
또한, 연결핀(800)은 상부 세라믹기판(300)에서 NTC 온도센서(210)와 인접하는 위치에 형성된 쓰루홀(320)에 끼워진다. NTC 온도센서(210)와 인접하는 위치에 형성된 쓰루홀(320)에 끼워진 연결핀(800)은 PCB 기판(400)에 대응되는 위치에 형성된 쓰루홀(420)에 끼워져 NTC 온도센서(210)의 단자와 PCB 기판(400)의 전극 패턴을 연결할 수 있다.
또한, 연결핀(800)은 상부 세라믹기판(300)에서 제1 전극 패턴(a)과 제3 전극 패턴(c)에 일렬로 형성된 다수 개의 쓰루홀(320)에 끼워진다. 제1 전극 패턴(a)과 제3 전극 패턴(c)에 형성된 다수 개의 쓰루홀(320)에 끼워진 연결핀(800)은 PCB 기판(400)에 대응된 위치에 형성된 쓰루홀(420)에 끼워져 반도체 칩(G)을 PCB 기판(400)의 캐패시터(410)와 연결할 수 있다.
연결핀(800)은 상부 세라믹기판(300)에 실장되는 반도체 칩(G)을 PCB 기판(400)에 실장되는 구동소자와 최단거리로 연결하여 다양한 출력 손실을 제거하고 고속 스위칭이 가능하게 한다.
도 11은 본 발명의 실시예에 따른 반도체 칩 및 PCB 기판에 실장되는 캐패시터의 위치를 설명하기 위한 도면이다.
도 11에 도시된 바에 의하면, 반도체 칩(G)은 상부 세라믹기판(300)의 하면에 실장되며, 상호 이격되고 병렬 배치되는 복수 개로 된다. 캐패시터(410)는 반도체 칩들(G1,G2,G3,G4) 사이의 위치에 대응하도록 PCB 기판(400)의 상면에 실장된다.
상부 세라믹기판(300)과 PCB 기판(400)에 각각 쓰루홀(320,420)이 형성된다. 상부 세라믹기판(300)과 PCB 기판(400)에 각각 형성된 쓰루홀(320,420)은 상부 세라믹기판(300)에 실장되는 반도체 칩(G)을 PCB 기판(400)에 실장되는 캐패시터(410) 및 구동소자 등과 최단거리로 연결하기 위함이다.
상부 세라믹기판(300)은 제1 전극 패턴(a), 제2 전극 패턴(b) 및 제3 전극 패턴(c)을 포함하고, 반도체 칩(G)은 제1 전극 패턴(a)과 제2 전극 패턴(b)을 연결하도록 배치되는 제1 반도체 칩(G1) 및 제2 반도체 칩(G2)과, 제2 전극 패턴(b)과 제3 전극 패턴(c)을 연결하도록 배치되는 제3 반도체 칩(G3) 및 제4 반도체 칩(G4)을 포함한다.
제1 전극 패턴(a)과 제2 전극 패턴(b)을 연결하도록 배치되는 제1 반도체 칩(G1) 및 제2 반도체 칩(G2)은 하이 사이드(high side) 회로를 구성하고, 제2 전극 패턴(b)과 제3 전극 패턴(c)을 연결하도록 배치되는 제3 반도체 칩(G3) 및 제4 반도체 칩(G4)은 로우 사이드(low side) 회로를 구성한다.
하이 사이드(high side) 회로는 제1 단자(610) 중 +단자로 유입된 전원이, 상부 세라믹기판(300)의 제1 전극 패턴(a), 제1 전극 패턴(a)과 제2 전극 패턴(b)의 사이에 배치된 제1 및 제2 반도체 칩(G1,G2)과 제2 전극 패턴(b)을 통해 제2 단자(620)로 출력된다. 로우 사이드(low side) 회로는 제2 단자(620)로 유입된 전원이 제2 전극 패턴(b), 제2 전극 패턴(b)과 제3 전극 패턴(c)의 사이에 배치된 제3 및 제 4반도체 칩(G3,G4)과 제3 전극 패턴(c)을 통해 제1 단자(610)의 -단자로 출력된다.
하이 사이드(high side) 회로의 Drain 부분과 로우 사이드(low side) 회로의 Source 부분은 캐패시터들(410)을 실장한 PCB 기판(400)과 연결핀(도 10의 도면부호 800)으로 연결하여 전류 경로를 짧게 한다. 캐패시터들(410)은 디커플링 캐패시터(Decoupling Capacitor)인 것을 일 예로 하며, 반도체 칩의 회로 안정화를 위하여 사용된다. 구체적으로, 캐패시터들(410)은 반도체 칩(G1,G2,G3,G4)들이 노이즈 성분에 영향을 덜 받고 리플 전압(Ripple Voltage)을 낮게 만들어 회로 안정화를 크게 한다. 그리고 캐패시터들(410)은 PCB 기판(400)에 실장할 때 반도체 칩(G1,G2,G3,G4)과 연결되는 전류 경로를 짧게 하여야 회로 안정화 효과가 크다. 반도체 칩(G1,G2,G3,G4)과 캐패시터들(410)을 연결하는 전류 경로가 긴 경우 캐패시터의 효과가 저하된다.
하이 사이드(high side) 회로의 Drain 부분은 제1 회로 패턴(a)이 되고, 로우 사이드(low side) 회로의 Source 부분은 제3 회로 패턴(c)이 된다. 또한, 제1 전극 패턴(a)은 하이 사이드(high side) 회로의 Drain 부분이 되고, 제2 전극 패턴(b)은 하이 사이드(high side) 회로의 Source 부분 및 로우 사이드(low side) 회로의 Drain 부분이 되며, 제3 전극 패턴(c)은 로우 사이드(low side) 회로의 Source 부분이 된다.
전원은 Drain 부분에서 Source 부분으로 흐른다. 하이 사이드(high side) 회로가 ON 동작될 때 로우 사이드(low side) 회로는 OFF 되고, 로우 사이드(low side) 회로가 ON 동작될 때 하이 사이드(high side) 회로는 OFF 된다.
쓰루홀(320,420)은 상부 세라믹기판(300)의 제1 전극 패턴(a)과 제3 전극 패턴(c)에 각각 일렬로 형성되는 제1 쓰루홀(320a)과, PCB 기판(400)에서 상부 세라믹기판(300)의 제1 쓰루홀(320a)과 연통되는 위치에 형성되는 다수의 제2 쓰루홀(420a)을 포함한다. 제1 쓰루홀(320a)과 제2 쓰루홀(420)에 연결핀(800)이 수직으로 끼워져 반도체 칩(G)을 실장한 제1 전극 패턴(a) 및 제3 전극 패턴(c)을 캐패시터들(410)을 실장한 전극 패턴과 수직으로 연결한다. 제1 쓰루홀(320a)은 제1 전극 패턴(a)과 제3 전극 패턴(c)에 각각 일렬로 형성된다.
쓰루홀(320,420)은 제3 쓰루홀(320b)과 제4 쓰루홀(420b)을 더 포함한다. 제3 쓰루홀(320b)은 상부 세라믹기판(300)에 형성된 Gate 단자의 중앙에 형성된다. 제4 쓰루홀(420b)은 제3 쓰루홀(320b)과 대응되게 PCB 기판(400)에 형성된다. 제3 및 제4 쓰루홀(420b)에는 Gate 단자와 PCB 기판에 실장된 게이트 드라이브 IC를 연결하기 위한 연결핀(800)이 끼워진다.
게이트 드라이브 IC는 반도체 칩을 스위칭하는 신호를 출력하는 하이 사이드 게이트 드라이브 IC(High Side Gate Drive IC)와 로우 사이드 게이트 드라이브 IC(Low Side Gate Drive IC)를 포함한다.
쓰루홀(320,420)은 제5 쓰루홀(320c)과 제6 쓰루홀(420c)을 더 포함한다. 제5 쓰루홀(320c)은 상부 세라믹기판(300)에 형성된 Source 단자의 중앙에 형성된다. 제6 쓰루홀(420c)은 제5 쓰루홀(320c)과 대응되게 PCB 기판(400)에 형성된다. 제5 및 제6 쓰루홀(420c)에는 Source 단자와 PCB 기판에 실장된 게이트 드라이브 IC를 연결하기 위한 연결핀(800)이 끼워진다.
쓰루홀(320,420)은 제7 쓰루홀(320d)과 제8 쓰루홀(420d)을 더 포함한다. 제7 쓰루홀(320d)은 NTC 온도센서(도 7의 도면부호 210)의 단자와 연결된다. 제8 쓰루홀(420d)은 제7 쓰루홀(320d)과 대응되게 PCB 기판(400)에 형성되며 구동소자를 실장하는 전극 패턴과 연결된다.
한편, 하이 사이드(high side) 회로의 Source 부분과 로우 사이드(low side) 회로의 Source 부분에 Gate 단자와 Source 단자가 포함된다. 일 예로, 제1 반도체 칩(G1)과 제2 반도체 칩(G2)의 사이에 Gate 단자와 Source 단자가 배치되고, Gate 단자와 Source 단자는 제1 반도체 칩(G1)과 제2 반도체 칩(G2)에 동일한 패턴 길이로 연결된다.
또한, 제3 반도체 칩(G3)과 제4 반도체 칩(G4)의 사이에 Gate 단자와 Source 단자가 배치되고, Gate 단자와 Source 단자는 제3 반도체 칩(G3)과 제4 반도체 칩(G4)에 동일한 패턴 길이로 연결된다.
하이 사이드(high side) 회로의 Gate 단자와 Source 단자가 제1 반도체 칩(G1)과 제2 반도체 칩(G2)에 동일한 패턴 길이로 연결되고, 로우 사이드(low side) 회로의 Gate 단자와 Source 단자가 제3 반도체 칩(G3)과 제4 반도체 칩(G4)에 대해 동일한 패턴 길이로 연결하여 고속 스위칭에 유리하도록 한다.
4개의 반도체 칩을 상호 이격되게 병렬 배치하여 2개의 반도체 칩은 하이 사이드(high side) 회로를 구성하고 나머지 2개의 반도체 칩은 로우 사이드(low side) 회로를 구성하도록 한다. 그리고, 하이 사이드(high side) 회로와 로우 사이드(low side) 회로를 구성하는 2개의 반도체 칩의 사이에 Gate 단자와 Source 단자를 배치하되 Gate 단자와 Source 단자가 동일한 패턴 길이로 양측 반도체 칩에 연결되도록 배치함으로써 동일한 라인 임피던스 매칭(line Impedance Matching)을 형성하여 고속 스위칭에 유리하도록 한다.
다수의 반도체 칩(스위칭 소자)가 병렬 연결된 회로에서 Gate 단자와 Source 단자를 반도체 칩에 동일한 패턴 길이로 연결하면 동일한 라인 임피던스를 갖게 되고, 반도체 칩이 동시에 온(ON) 또는 오프(OFF)될 수 있다. 만약, 다수의 반도체 칩을 병렬연결한 회로에서 Gate 단자와 Source 단자가 다수의 반도체 칩에 동일한 패턴 길이로 연결되지 않으면 라인 임피던스가 달라지면서 온(ON)/오프(OFF)되는 시간이 달라져 동시에 온/오프를 못하게 되므로 회로 고장을 초래하게 된다.
도 12에는 본 발명의 실시예에 의한 파워모듈의 회로도가 도시되어 있다.
도 12에 도시된 바에 의하면, 하이 사이드(High side) 회로의 Gate 전극에 ON 신호가 출력되고 로우 사이드(Low Side) 회로의 Gate 전극에 OFF 신호가 출력되면, 제1 단자(610)로 유입된 전원이 Drain 전극과 Source 전극을 통과하여 제2 단자(620)로 출력되는 하이 사이드 회로가 구현된다.
반면, 하이 사이드 회로의 Gate 전극에 OFF 신호가 출력되고 로우 사이드(Low Side) 회로의 Gate 전극에 ON 신호가 출력되면, 제2 단자(620)로 유입된 전원이 Drain 전극과 Source 전극을 통과하여 제1 단자(610)로 출력되는 로우 사이드 회로가 구현된다.
이 과정에서 전원은 캐패시터(도 11의 도면부호 410)에 의해 안정적인 전압이 유지된다. 따라서 반도체 칩(G)은 고온에서도 안정적으로 동작하며 고출력 특성을 가져 고효율화가 가능하다.
이하에서는 파워모듈의 구조를 도 13을 참조하여 더 자세히 설명하기로 한다.
도 13은 본 발명의 실시예에 의한 파워모듈의 구조를 설명하기 위한 구성도이다. 도 13의 구성도는 도 3에서 보여지는 실제 파워모듈의 내부 구조를 식별이 용이하도록 주요 부분만 과장하여 도시한 것이다. 따라서 도 3의 실제 측단면도와 도 13의 구성도는 일부 일치하지 않는 부분이 있을 수 있다.
도 13에 도시된 바에 의하면, 파워모듈(10)은 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400)의 3층 일체형 구조로 된다.
반도체 칩(G)은 상부 세라믹기판(300)의 하면에 실장되고 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에 배치된다. 고전력용 제어를 위한 반도체 칩(G)은 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에 배치하여 방열 효율을 높이고, 저전력용 제어를 위한 PCB 기판(400)은 최상부에 배치하여 반도체 칩(G)에서 발생하는 열로 인한 PCB 기판(400)의 손상을 방지한다.
PCB 기판(400)의 상면에는 반도체 칩(G)을 스위칭하기 위한 구동소자, 전압을 연속적이게 하기 위한 캐패시터(410), 커넥터 등이 실장된다. 구동소자는 Gate Drive IC 회로를 포함하고, Gate Drive IC 회로는 High side gate drive IC와 Low side gate drive IC를 포함한다.
하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400)은 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400) 중 적어도 하나에 형성된 쓰루홀에 설치된 연결핀(800)을 통해 전극 패턴들이 연결된다. 쓰루홀은 도 10 및 도 11에서 확인되며, 도 11의 상부 세라믹기판(300)에 형성된 쓰루홀(320)과 PCB 기판(400)에 형성된 쓰루홀(420)을 관통하여 설치된 연결핀(800)이 상부 세라믹기판(300)의 전극 패턴과 PCB 기판(400)의 전극 패턴을 연결한다.
상부 세라믹기판(300)의 쓰루홀(320)과 PCB 기판(400)의 쓰루홀(420)을 관통하여 설치된 연결핀(800)은 상부 세라믹기판(300)의 전극 패턴과 PCB 기판(400)의 전극 패턴을 최단 거리로 연결하여 다양한 출력 손실을 제거하고 임피던스와 인덕턴스를 낮춤으로써 대전력을 고속으로 제어하기 용이하도록 한다.
전압이 일정하다는 가정하에 임피던스가 낮으면 전류의 이동이 용이하므로 전류를 고속으로 제어하기 용이하다. 그리고 인덕턴스가 높으면 저항이 증가하고 열이 증가하므로 고속 스위칭 및 방열을 위해서는 인덕턴스를 낮추는 것이 중요하다. 임피던스와 인덕턴스는 전극 패턴의 연결 거리를 길수록 높아진다.
만약, 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400)을 별도로 제작하고 필요에 따라서 조립하여 사용하면, 전극 패턴 간을 최단 거리로 연결하기 어렵고 와이어 등을 이용하여 연결해야 하므로 다양한 출력 손실이 발생하고, 높은 임피던스와 인덕턴스로 인해 전류를 고속으로 제어하기 어려운 한계가 있다.
따라서, 실시예의 파워모듈은 고출력 전력 반도체 칩 모듈과 Drive PCBA(Print Circuit Board Assembly)를 일체형으로 구성하여 전류 경로를 최소화하고 임피던스와 인덕턴스를 낮춘다. 고출력 전력 반도체 칩 모듈은 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에 고출력 반도체 칩을 배치한 구조의 모듈이고, Drive PCBA는 PCB 기판(400)에 구동소자 및 전극 패턴 등을 포함한 PCB 조립품을 의미한다.
반도체 칩(G)은 GaN 칩이며, 상부 세라믹기판(300)의 하면에 플립칩 형태로 고정한다. 반도체 칩(G)을 상부 세라믹기판(300)에 플립칩 형태로 고정하면 반도체 칩(G)과 Gate drive IC 단자 간의 거리를 최대한 짧게 설계할 수 있어 반도체 칩(G)의 성능을 최대한 발휘하도록 할 수 있다.
하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400)을 일체화하여 패키지화하는 하우징(100)을 포함한다. 하우징(100)의 내부에 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400)이 일정 간격을 두고 배치된다.
하부 세라믹기판(200)의 하면에 부착된 방열판(500)을 포함한다. 방열판(500)은 하부 세라믹기판(200)의 하면에 솔더링 접합될 수 있다. 방열판(500)은 하우징(100)과 대응되는 면적으로 형성되며 가장자리가 하우징(100)의 하면에 부착되고 고정볼트(도 1의 도면부호 150)로 고정될 수 있다.
상부 세라믹기판(300)을 하우징(100)의 양단에 설치된 단자(610,620)와 연결하는 버스바(700)를 포함한다. 버스바(700)는 상부 세라믹기판(300)의 전극 패턴과 연결된다. 버스바(700)는 소정의 면적을 갖는 Cu 리본 형상으로 형성되어 저항을 최대한 낮추어 대전류 이동을 용이하게 한다.
하부 세라믹기판(200)은 AMB(Active Metal Brazing) 기판이고, AMB 기판을 형성하는 세라믹기재(201)의 두께가 0.635mm이고 세라믹기재(201)의 상부와 하부의 금속층(202,203)의 두께가 각각 0.8mm인 것을 일 예로 할 수 있다.
상부 세라믹기판(300)은 AMB(Active Metal Brazing) 기판이고, AMB 기판을 형성하는 세라믹기재(301)의 두께가 0.38mm이고 세라믹기재(301)의 상부와 하부의 금속층(302,303)의 두께가 각각 0.3mm인 것을 일 예로 할 수 있다. 또한 금속층은 동박인 것을 일 예로 한다.
PCB 기판(400)은 다층 구조의 FR4 기판이고, 두께가 0.9mm인 것을 일 예로 할 수 있다. 방열판(500)은 구리 재질로 형성되며 두께가 4mm인 것을 일 예로 할 수 있다.
하부 세라믹기판(200)의 상면에 NTC 온도센서(210)가 장착되고, NTC 온도센서(210)에 대응되는 위치의 상부 세라믹기판(300)에 기판 일부가 잘린 형상의 커팅부(310)가 형성될 수 있다. 반도체 칩(G)이 상부 세라믹기판(300)에 플립칩 형태로 고정됨에 따라 짧아진 상부 세라믹기판(300)과 하부 세라믹기판(200)의 간격으로 인해 NTC 온도센서(210)와 상부 세라믹기판(300)이 간섭될 수 있다. 따라서 상부 세라믹기판(300)에 커팅부(310)를 형성하여 NTC 온도센서(210)와 상부 세라믹기판(300)의 간섭 문제를 해결한다.
파워모듈(10)은 스페이서(도 5의 220,230 참조)를 사용하여 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이의 간격을 유지할 수 있다. 스페이서는 하부 세라믹기판(200)의 상면에 접합되어 하부 세라믹기판(200)과 상부 세라믹기판(300)의 이격 거리를 규정하고 상부 세라믹기판(300)의 휨을 방지할 수 있다. 스페이서는 절연 스페이서 또는 전도성 스페이서를 선택적으로 적용할 수 있다.
하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이 공간 및 상부 세라믹기판(300)과 PCB 기판(400)의 사이 공간에 반고체상의 절연물질인 실리콘액(S) 또는 에폭시가 채워진다. 실리콘액(S) 또는 에폭시는 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이 및 상부 세라믹기판(300)과 PCB 기판(400)의 사이를 절연하기 위한 것이다.
상술한 실시예의 파워모듈(10)은 방열판(500)에 하부 세라믹기판(200)을 접합하고, 하부 세라믹기판(200)에 NTC 온도센서(210)를 장착한 다음, 하부 세라믹기판(200)의 상부에 상부 세라믹기판(300)을 연결핀(800) 및 스페이서(220,230)를 이용하여 이격되게 고정한다. 다음으로, 상부 세라믹기판(300) 및 하부 세라믹기판(200)이 상하 복층 구조로 장착된 방열판(500)을 하우징(100)과 결합한다. 이때, 하우징(100)의 체결공(103)과 방열판(500)의 연통공(501)에 고정볼트(150)를 삽입하여 방열판(500)의 하부에 배치되는 고정지그의 고정공에 고정볼트(150)의 단부를 체결하여 고정할 수 있다. 다음으로, 하우징(100)의 상면 가장자리의 걸림턱(102)에 PCB 기판(400)을 결합시켜 PCB 기판(400)을 하우징(100)에 고정하면 파워모듈(10)의 조립이 완료된다(도 2 참조).
상술한 실시예는 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400)을 3층 일체형 구성으로 제작하여 전류 경로를 최소화하고 임피던스와 인덕턴스를 낮춤으로써 대전력을 고속으로 제어하기 용이하도록 할 수 있다.
도 14는 본 발명의 다른 실시예로, PCB 기판에 비아홀을 추가하여 우회회로를 형성한 구성을 설명하기 위한 도면이다.
도 14에 도시된 바에 의하면, 다른 실시예에 의한 PCB 기판(400)은 다층 구조로 된다. PCB 기판(400)은 복수의 절연층(400a) 사이에 내부 전극 패턴(P1)이 형성되고 최상층에 상부 전극 패턴(P2)이 형성된다. 일 예로, PCB 기판(400)은 다층 구조로 된 FR4 기판이다. 상부 전극 패턴(P2)에는 구동소자로서, 게이트 드라이브 IC(K)가 실장된다. 게이트 드라이브 IC(K)는 반도체 칩(G)을 스위칭하는 신호를 출력한다.
내부 전극 패턴(P1)과 상부 전극 패턴(P2)은 구리 등으로 형성한 금속층이다.
PCB 기판(400)은 쓰루홀(420)이 형성된다. 쓰루홀(420)은 PCB 기판(400)을 관통하여 형성되며, PCB 기판(400)에 형성된 쓰루홀(420)은 PCB 기판(400)의 하부에 배치된 상부 세라믹기판(300)에 형성된 쓰루홀(320)과 대응된다. 상부 세라믹기판(300)에 형성된 쓰루홀(320)은 상부 세라믹기판(300)의 하면에 위치하는 반도체 칩(G)의 게이트(Gate) 단자와 연결된다. 게이트 단자는 반도체 칩(G)을 실장한 전극 패턴과 연결된다.
PCB 기판(400)의 쓰루홀(420)과 상부 세라믹기판(300)의 쓰루홀(320)에 연결핀(800)이 배치된다. PCB 기판(400)의 쓰루홀(420)과 상부 세라믹기판(300)의 쓰루홀(320)에 배치된 연결핀(800)은 PCB 기판(400) 상의 상부 전극 패턴(P2)과 상부 세라믹기판(300) 상의 게이트 단자를 수직으로 연결한다.
그에 따라, 게이트 드라이브 IC(K)에서 출력된 스위칭 신호는 상부 전극 패턴(P2)과 연결핀(800)을 통해 게이트 단자에 전달되고, 게이트 단자에서 반도체 칩(G)으로 전달된다. 연결핀(800)은 상부 세라믹기판(300)의 하면에 실장되는 반도체 칩(G)을 PCB 기판(400)에 실장되는 게이트 드라이브 IC(K)와 최단거리로 연결하여 다양한 출력 손실을 제거하고 고속 스위칭이 가능하게 한다.
PCB 기판(400)은 상부 전극 패턴(P2)을 내부 전극 패턴(P1)을 통해 쓰루홀(420)과 연결하는 우회회로를 포함한다. 우회회로는 반도체 칩(G)과 게이트 드라이브 IC(K)를 연결하는 회로를 병렬로 다수 개 형성한 것으로, 임피던스(저항)를 낮추어 스위칭 신호가 반도체 칩(G)에 도달하는 속도를 높임으로써 고속 스위칭이 가능하게 한다. 반도체 칩(G)으로 GaN 칩을 사용한 파워모듈의 목적은 고속 스위칭에 있으므로 임피던스를 낮추어 스위칭 신호가 반도체 칩(G)에 도달하는 속도를 높이는 것이 중요하다.
게이트 드라이브 IC(K)의 출력 단자에서 반도체 칩(G)의 게이트 단자 간의 임피던스를 낮추기 위하여 단자 간을 최단거리로 연결하여도 낮은 임피던스를 갖기에는 충분하지 않을 수 있다. 이 경우, 임피던스를 낮추기 위해서 전극 패턴의 면적을 넓게 설계할 수 있다. 그러나 PCB 기판(400)의 크기가 작은 경우 전극 패턴의 면적을 넓게 하기에는 회로 설계에 한계가 있다.
따라서 PCB 기판(400)에 전극 패턴(400b)의 면적을 넓히기 위한 우회회로를 형성한다. 우회회로는 전도층(P3)과 내부 전극 패턴(P1)과 연결층(P4)을 포함한다.
전도층(P3)은 쓰루홀(420)의 내벽면에 형성된다. 전도층(P3)에 내부 전극 패턴(P1)이 연결된다. 내부 전극 패턴(P1)은 다수 개이고 전도층(P3)에 병렬 연결된다. 연결층(P4)은 내부 전극 패턴(P1)과 상부 전극 패턴(P2)을 연결하는 비아홀(h)을 형성하고 이 비아홀(h)에 전도성 물질을 충진하여 형성한다. 연결층(P4)은 내부 전극 패턴(P1)과 상부 전극 패턴(P2)을 연결한다. 비아홀(h)은 쓰루홀(420)과 이격된 위치에 형성된다. 바람직하게는 비아홀(h)은 쓰루홀(420)과 게이트 드라이브 IC(K)의 사이의 위치에서 내부 전극 패턴(P1)과 상부 전극 패턴(P2)을 연결하도록 형성된다.
다수 개의 내부 전극 패턴(P1)을 병렬 연결하는 연결층(P4)과 전도층(P3)은 내부 전극 패턴(P1)을 상부 전극 패턴(P2)과 연결하므로, 전극 패턴의 길이는 최대한으로 짧게하면서도 전극 패턴의 면적을 넓히므로 임피던스를 낮출 수 있고 스위칭 신호가 반도체 칩(G)에 도달하는 속도를 높일 수 있다.
한편, PCB 기판(400)은 최하층이 절연층(400a)으로 된다.
실시예에서 PCB 기판(400)은 최하층에 금속층이 형성되나, 다른 실시예에서는 PCB 기판(400)의 최하층에 금속층을 형성하지 않고 절연층(400a)이 노출되도록 한다.
파워모듈에서 게이트 드라이브 IC(K)의 출력 단자와 반도체 칩(G)의 게이트 단자를 연결하는 길이를 짧게하기 위해서 PCB 기판(400)과 상부 세라믹기판(300) 간의 간격을 최대한 가깝게 설계해야 한다. 그런데, PCB 기판(400)과 상부 세라믹기판(300) 간 간격을 가깝게 하면 절연 파괴 문제가 발생할 수 있다. 따라서 PCB 기판(400)의 최하층에 금속층을 사용하지 않고 최하층에 절연층(400a)이 노출되도록 함으로써 절연 성능을 구현할 수 있다. PCB 기판(400)의 최하층의 절연층(400a)의 두께만큼 PCB 기판(400)과 상부 세라믹기판(300) 간 절연이 더 확보될 수 있다.
다른 실시예에서 절연층(400a)은 3층 구조이고, 내부 전극 패턴(P1)은 2층 구조로 된다.
상술한 본 발명은 PCB 기판(400)에 상부 전극 패턴(P2)과 내부 전극 패턴(P1)을 연결하는 비아홀(h)을 형성하여 상부 전극 패턴(P2)과 내부 전극 패턴(P1)을 연결하고, 쓰루홀(420)의 내벽에 전도층(P3)을 형성하여 내부 전극 패턴(P1)을 쓰루홀(420)에 배치되는 연결핀(800)과 연결한다. 이는 상부 전극 패턴(P2)을 내부 전극 패턴(P1)을 통해 쓰루홀(420)의 연결핀(800)과 연결하는 우회회로를 형성하여 전극 패턴의 길이는 최대한 짧게하면서도 전극 패턴의 면적을 넓혀 임피던스를 낮추므로, 스위칭 신호가 반도체 칩(G)에 도달하는 속도를 높여 고속 스위칭을 가능하게 한다.
또한, 상술한 본 발명은 PCB 기판(400)을 다층 구조로 형성하되 최하층을 절연층(400a)으로 형성하여, PCB 기판(400)과 그 하부에 배치되는 상부 세라믹기판(300)과의 거리를 최소화할 수 있다. 이는 절연 성능을 구현하면서 게이트 드라이브 IC의 출력 단자와 반도체 칩(G)의 게이트 단자를 최단거리로 연결하여 출력 손실을 줄이고 고속 스위칭이 가능하게 한다.
본 발명은 도면과 명세서에 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명은 기술분야의 통상의 지식을 가진 자라면, 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 권리범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 파워모듈
100: 하우징
101: 안내리브 102: 걸림턱
103: 체결공 104: 지지공
200: 하부 세라믹기판 201: 세라믹기재
202,203: 금속층 210: NTC 온도센서
220: 절연 스페이서 230: 인터커넥션 스페이서
300: 상부 세라믹기판 301: 세라믹기재
302,302: 금속층 310: 커팅부(주입홀)
320: 쓰루홀 330: 비아홀
350: 벤트홀 400: PCB 기판
401,402: 안내홈 410: 캐패시터
420: 쓰루홀 500: 방열판
501: 연통공 610: 제1 단자
620: 제2 단자 630: 지지볼트
700: 버스바 G: 반도체 칩(GaN 칩)
800: 연결핀 S: 실리콘액
P1: 내부 전극 패턴 P2: 상부 전극 패턴
P3: 전도층 P4: 연결층
h: 비아홀
101: 안내리브 102: 걸림턱
103: 체결공 104: 지지공
200: 하부 세라믹기판 201: 세라믹기재
202,203: 금속층 210: NTC 온도센서
220: 절연 스페이서 230: 인터커넥션 스페이서
300: 상부 세라믹기판 301: 세라믹기재
302,302: 금속층 310: 커팅부(주입홀)
320: 쓰루홀 330: 비아홀
350: 벤트홀 400: PCB 기판
401,402: 안내홈 410: 캐패시터
420: 쓰루홀 500: 방열판
501: 연통공 610: 제1 단자
620: 제2 단자 630: 지지볼트
700: 버스바 G: 반도체 칩(GaN 칩)
800: 연결핀 S: 실리콘액
P1: 내부 전극 패턴 P2: 상부 전극 패턴
P3: 전도층 P4: 연결층
h: 비아홀
Claims (20)
- 하부 세라믹기판;
상기 하부 세라믹기판의 상부에 배치되는 상부 세라믹기판;
상기 상부 세라믹기판의 상부에 이격되게 배치되는 PCB 기판;
상기 상부 세라믹기판의 하면에 실장되며, 상호 이격되고 병렬 배치되는 다수의 반도체 칩; 및
상기 다수의 반도체 칩들 사이의 위치에 대응하도록 상기 PCB 기판의 상면에 실장되는 다수의 캐패시터; 및
상기 하부 세라믹기판, 상기 상부 세라믹기판 및 상기 PCB 기판을 일체화하여 패키지화하는 하우징;
을 포함하는 파워모듈. - 제1항에 있어서,
상기 상부 세라믹기판에 형성되는 다수의 제1 쓰루홀;
상기 PCB 기판에 형성되며 상기 상부 세라믹기판의 제1 쓰루홀과 연통되는 위치에 형성되는 다수의 제2 쓰루홀; 및
상기 제1 쓰루홀과 상기 제2 쓰루홀에 끼워져 상기 다수의 반도체 칩을 실장한 전극 패턴과 상기 다수의 캐패시터를 실장한 전극 패턴을 수직으로 연결하는 연결핀;
을 포함하는 파워모듈. - 제2항에 있어서,
상기 상부 세라믹기판은 제1 전극 패턴, 제2 전극 패턴 및 제3 전극 패턴을 포함하고,
상기 제1 쓰루홀은 상기 제1 전극 패턴과 상기 제3 전극 패턴에 각각 일렬로 형성되는 파워모듈. - 제1항에 있어서,
상기 상부 세라믹기판은 제1 전극 패턴, 제2 전극 패턴 및 제3 전극 패턴을 포함하고,
상기 다수의 반도체 칩은
상기 제1 전극 패턴과 상기 제2 전극 패턴을 연결하도록 배치되며 하이 사이드(high side) 회로를 구성하는 제1 반도체 칩 및 제2 반도체 칩과,
상기 제2 전극 패턴과 상기 제3 전극 패턴을 연결하도록 배치되며 로우 사이드(low side) 회로를 구성하는 제3 반도체 칩 및 제4 반도체 칩을 포함하는 파워모듈. - 제4항에 있어서,
상기 하이 사이드(high side) 회로의 Drain 부분과 상기 로우 사이드(low side) 회로의 Source 부분을 상기 PCB 기판에서 다수의 캐패시터를 실장하는 전극 패턴과 연결핀으로 연결하는 파워모듈. - 제1항에 있어서,
상기 상부 세라믹기판에 형성된 Gate 단자;
상기 PCB 기판에 실장되는 게이트 드라이브 IC; 및
상기 Gate 단자와 상기 PCB 기판에 각각 형성되며, 상기 Gate 단자와 상기 게이트 드라이브 IC를 연결하기 위한 연결핀이 끼워지는 제3 쓰루홀 및 제4 쓰루홀;
을 포함하는 파워모듈. - 제6항에 있어서,
상기 게이트 드라이브 IC는
상기 반도체 칩을 스위칭하는 신호를 출력하는 하이 사이드 게이트 드라이브 IC(High Side Gate Drive IC)와 로우 사이드 게이트 드라이브 IC(Low Side Gate Drive IC)를 포함하는 파워모듈. - 제1항에 있어서,
상기 상부 세라믹기판에 형성된 Source 단자;
상기 PCB 기판에 실장되는 게이트 드라이브 IC; 및
상기 Source 단자와 상기 PCB 기판에 각각 형성되며 상기 Source 단자와 상기 게이트 드라이브 IC를 연결하기 위한 연결핀이 끼워지는 제5 쓰루홀 및 제6 쓰루홀;
을 포함하는 파워모듈. - 제1항에 있어서,
상기 상부 세라믹기판에 형성되며 온도센서의 단자와 연결된 제7 쓰루홀; 및
상기 제7 쓰루홀과 대응되게 상기 PCB 기판에 형성되며 구동소자를 실장하는 전극 패턴과 연결되는 제8 쓰루홀;
을 포함하는 파워모듈. - 제4항에 있어서,
상기 제1 반도체 칩과 상기 제2 반도체 칩의 사이에 배치되며 상기 제1 반도체 칩과 상기 제2 반도체 칩에 동일한 패턴 길이로 연결되는 Gate 단자;
상기 제1 반도체 칩과 상기 제2 반도체 칩의 사이에 배치되며 상기 제1 반도체 칩과 상기 제2 반도체 칩에 동일한 패턴 길이로 연결되는 Source 단자;
상기 제3 반도체 칩과 상기 제4 반도체 칩의 사이에 배치되며 상기 제3 반도체 칩과 상기 제4 반도체 칩에 동일한 패턴 길이로 연결되는 Gate 단자; 및
상기 제3 반도체 칩과 상기 제4 반도체 칩의 사이에 배치되며 상기 제3 반도체 칩과 상기 제4 반도체 칩에 동일한 패턴 길이로 연결되는 Source 단자;
를 포함하는 파워모듈. - 제10항에 있어서,
상기 Gate 단자와 상기 Source 단자는 이격 배치된 파워모듈. - 제10항에 있어서,
상기 Gate 단자와 상기 Source 단자는 중앙에 연결핀이 끼워지는 쓰루홀을 포함하는 파워모듈. - 제1항에 있어서,
상기 반도체 칩은 GaN 칩을 포함하는 파워모듈. - 제1항에 있어서,
상기 하부 세라믹기판과 상기 상부 세라믹기판은
AMB(Active Metal Brazing) 기판, DBC(Direct Bonded Copper) 기판, TPC(Thick Printing Copper) 기판 중 하나인 파워모듈. - 복수의 절연층 사이에 내부 전극 패턴이 형성되고 최상층에 상부 전극 패턴이 형성된 다층 구조의 PCB 기판;
상기 PCB 기판을 관통하는 쓰루홀;
상기 쓰루홀에 배치되고 상기 상부 전극 패턴과 연결된 연결핀; 및
상기 상부 전극 패턴을 상기 내부 전극 패턴을 통해 상기 쓰루홀과 연결하는 우회회로;
를 포함하는 파워모듈. - 제15항에 있어서,
상기 우회회로는
상기 쓰루홀의 내벽면에 형성된 전도층;
상기 전도층에 연결되는 상기 내부 전극 패턴; 및
상기 내부 전극 패턴과 상기 상부 전극 패턴을 연결하도록 형성된 비아홀에 충진되어, 상기 내부 전극 패턴과 상기 상부 전극 패턴을 연결하는 연결층;
을 포함하는 파워모듈. - 제16항에 있어서,
상기 내부 전극 패턴은 다수 개이고 상기 전도층에 병렬 연결된 파워모듈. - 제16항에 있어서,
상기 비아홀은 상기 쓰루홀과 이격된 위치에 형성된 파워모듈. - 제15항에 있어서,
상기 PCB 기판은 FR4 기판인 파워모듈. - 제15항에 있어서,
상기 PCB 기판은 최하층이 절연층인 파워모듈.
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