KR20220002976A - 세라믹스 회로 기판 및 전자 부품 모듈 - Google Patents

세라믹스 회로 기판 및 전자 부품 모듈 Download PDF

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KR20220002976A
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silicon nitride
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후미히로 나카하라
료타 아오노
세이지 야노
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덴카 주식회사
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Abstract

본 발명의 세라믹스 회로 기판은, 질화규소 기판과, 질화규소 기판의 일면에 형성된 구리 방열판과, 질화규소 기판의 타면에 형성된 구리 회로판과, 구리 회로판의 타면의 적어도 일부에 형성된 은 도금층을 구비하고, 은 도금층이, 구리 회로판의 타면에 형성된 오목부 내에 형성되어 있는 것이다.

Description

세라믹스 회로 기판 및 전자 부품 모듈
본 발명은 세라믹스 회로 기판 및 전자 부품 모듈에 관한 것이다.
지금까지 세라믹스 회로 기판에 대해서 다양한 개발이 이루어져 왔다. 이러한 종류의 기술로서, 예를 들어, 특허문헌 1 에 기재된 기술이 알려져 있다. 특허문헌 1 에는, 회로층이 여과재로 이루어지는 제 1 회로층과, 납재를 개재하여 세라믹스 기판 표면에 접합된 금속 회로판으로 이루어지는 제 2 회로층, 으로 구성되어 있는 것을 특징으로 하는 세라믹스 회로 기판이 기재되어 있다 (특허문헌 1 의 청구항 1). 동 (同) 문헌의 청구항 6 에는, 금속 회로판으로 이루어지는 제 2 회로층의 표면에 도금층이 형성되는 것이 기술되어 있다.
일본 공개특허공보 2005-101415호
그러나, 본 발명자가 검토한 결과, 상기 특허문헌 1 에 기재된 세라믹스 회로 기판에 있어서, 전자 부품 모듈에 사용했을 때의 접속 신뢰성의 점에서 개선의 여지가 있는 것이 판명되었다.
금속 회로판의 표면 상에 형성된 도금층에 의해, 땜납 젖음이 양호해진다. 이 때문에, 땜납 접합에 의해, 금속 회로판과 전자 부품의 밀착성이 높아지는 것으로 생각되고 있다.
그러나, 금속 회로판의 표면에 접하는 도금층의 접촉면에 대해서 검토한 바, 도금층의 선단 부분에 응력 집중이 일어나, 면내 방향을 향하여 응력이 가해지면, 도금층의 박리가 발생하는 것을 알아내었다. 전자 부품 모듈의 고출력화·고집적화가 진행되어, 땜납 접합 등의 고온 환경에 노출되면, 이와 같은 박리의 발생 빈도가 한층 높아져 버린다.
그래서, 이와 같은 사정을 바탕으로 하여, 본 발명자는 더욱 검토한 결과, 금속 회로판의 표면에 오목부를 형성하고, 그 오목부 내에 도금층을 형성함으로써, 금속 회로판의 표면과 접하는 도금층의 접촉면에 있어서, 상기 서술한 응력 집중이 없어져, 도금층의 박리를 억제할 수 있는 것이 판명되었다.
이와 같은 오목부 내에 도금층을 갖는 세라믹스 회로 기판을 사용함으로써, 접속 신뢰성이 우수한 전자 부품 모듈을 실현할 수 있는 것을 알아내어, 본 발명을 완성하기에 이르렀다.
본 발명에 의하면,
질화규소 기판과,
상기 질화규소 기판의 일면에 형성된 구리 방열판과,
상기 질화규소 기판의 타면에 형성된 구리 회로판,
을 구비하는 세라믹스 회로 기판으로서,
상기 질화규소 기판의 타면에 대향하는 주면 (主面) 과 반대측에 위치하는, 상기 구리 회로판의 타면의 적어도 일부에 형성된 은 도금층을 구비하고,
상기 은 도금층이, 상기 구리 회로판의 타면에 형성된 오목부 내에 형성되어 있는,
세라믹스 회로 기판이 제공된다.
또 본 발명에 의하면,
상기의 세라믹스 회로 기판과,
상기 세라믹스 회로 기판의 구리 회로판에 형성된 전자 부품과,
상기 세라믹스 회로 기판의 구리 방열판에 형성된 히트 싱크,
를 구비하는, 전자 부품 모듈이 제공된다.
본 발명에 의하면, 전자 부품 모듈에 사용했을 때의 접속 신뢰성이 우수한 세라믹스 회로 기판, 및 그것을 사용한 전자 부품 모듈이 제공된다.
도 1 은, 본 실시형태의 세라믹스 회로 기판의 구성의 일례를 모식적으로 나타내는 도면이고, 도 1(a) 는 측면도, 도 1(b) 는 상면도를 나타낸다.
도 2 는, 은 도금층의 형성 공정의 일례를 모식적으로 나타내는 공정 단면도이다.
도 3 은, 본 실시형태의 전자 부품 모듈의 일례를 모식적으로 나타내는 단면도이다.
도 4 는, 실시예 1 의 세라믹스 회로 기판의 판두께 방향의 단면 (斷面) 에 있어서의 SEM 화상을 나타낸다.
도 5 는, 비교예 1 의 세라믹스 회로 기판의 판두께 방향의 단면에 있어서의 SEM 화상을 나타낸다.
이하, 본 발명의 실시형태에 대해서, 도면을 사용하여 설명한다. 또한, 모든 도면에 있어서, 동일한 구성 요소에는 동일한 부호를 붙이고, 적절히 설명을 생략한다. 또, 도면은 개략도이며, 실제의 치수 비율과는 일치하고 있지 않다.
또한, 본 실시형태에서는 도시하는 바와 같이 전후 좌우 상하의 방향을 규정하여 설명한다. 그러나, 이것은 구성 요소의 상대 관계를 간단하게 설명하기 위해서 편의적으로 규정하는 것이다. 따라서, 본 발명을 실시하는 제품의 제조 시나 사용 시의 방향을 한정하는 것은 아니다.
본 실시형태의 세라믹스 회로 기판의 개요는 이하와 같다.
본 실시형태의 세라믹스 회로 기판은, 질화규소 기판과, 질화규소 기판의 일면에 형성된 구리 방열판과, 질화규소 기판의 타면에 형성된 구리 회로판과, 질화규소 기판의 타면에 대향하는 주면과 반대측에 위치하는, 구리 회로판의 타면의 적어도 일부에 형성된 은 도금층, 을 구비한다. 이 세라믹스 회로 기판에 있어서, 은 도금층이, 구리 회로판의 타면에 형성된 오목부 내에 형성되어 있다.
본 발명자의 지견에 의하면, 금속 회로판의 표면의 오목부에 은 도금층을 형성함으로써, 은 도금층의 박리를 억제할 수 있다.
상세한 메커니즘은 확실하지 않지만, 다음과 같은 것을 생각할 수 있다.
평면 상의 형성된 도금층에는, 그 평면과의 접하는 선단 부분에 응력 집중점 α 가 존재한다. 이 응력 집중점 α 를 기점으로 하여, 면내 방향으로 응력을 받기 때문에, 도금층에 계면 박리가 발생할 우려가 있다.
이에 대해, 오목면 상에 형성된 도금층에는, 면내 방향으로 응력을 받는 응력 집중점 α 가 없기 때문에, 도금층의 박리를 억제할 수 있는 것으로 생각된다.
본 실시형태의 전자 부품 모듈은, 세라믹스 회로 기판과, 세라믹스 회로 기판의 구리 회로판에 형성된 전자 부품과, 세라믹스 회로 기판의 구리 방열판에 형성된 히트 싱크를 구비한다.
상기 서술한 세라믹스 회로 기판을 사용함으로써, 전자 부품 모듈의 접속 신뢰성을 향상시키는 것이 가능해진다.
이하, 본 실시형태의 세라믹스 회로 기판의 각 구성에 대해서 상세히 서술한다.
도 1 은, 세라믹스 회로 기판 (100) 의 구성의 일례를 모식적으로 나타내는 도면으로, 도 1(a) 는 측면도, 도 1(b) 는 상면도를 나타낸다. 또한, 도 1(a) 는, 도 1(b) 의 A-A 화살표에서 바라본 단면도이다.
세라믹스 회로 기판 (100) 은, 질화규소 기판 (10) 과, 질화규소 기판 (10) 의 일면 (12) 에 형성된 구리 방열판 (20) 과, 그 타면 (14) 에 형성된 구리 회로판 (30) 을 구비한다.
질화규소 기판 (10) 은, Si3N4 를 주성분으로 함유하는 백색 세라믹스 기판이다. 질화규소 기판 (10) 은, 우수한 기계적 강도, 절연성, 및 열전도율을 갖는다.
판두께 방향의 단면에서 보았을 때의 질화규소 기판 (10) 의 단면 형상은, 대략 직사각형이어도 된다.
또, 일면 (12) 의 수선 방향에서 보았을 때의 질화규소 기판 (10) 의 평면 형상은, 실용적인 형상이면 한정되지 않지만, 예를 들어, 대략 직사각형이어도 된다.
질화규소 기판 (10) 의 판두께는, 실용적인 범위 내이면 한정되지 않지만, 예를 들어, 0.2 ㎜ ∼ 1.5 ㎜, 바람직하게는 0.2 ㎜ ∼ 1.0 ㎜, 보다 바람직하게는 0.2 ㎜ ∼ 0.7 ㎜ 이다.
본 명세서 중, 「∼」 는, 특별히 명시하지 않는 한, 상한값과 하한값을 포함하는 것을 나타낸다.
「대략」 이라고 하는 용어는, 특별히 명시적인 설명이 없는 한, 제조상의 공차나 편차 등을 고려한 범위를 포함하는 것을 나타낸다.
구리 방열판 (20) 은, Cu 를 주성분으로 함유하는 구리판이다. 구리 방열판 (20) 으로서, Cu 판을 사용해도 되지만, Cu-Mo 합금 등의 Cu 합금판이나, Cu/Mo/Cu 의 다층 Cu 판을 사용해도 된다.
구리 방열판 (20) 은, 히트 싱크 접합용의 구리판으로서 사용된다.
판두께 방향의 단면에서 보았을 때의 구리 방열판 (20) 의 단면 형상은, 대략 직사각형이어도 된다.
또, 일면 (12) 의 수선 방향에서 보았을 때의 구리 방열판 (20) 의 평면 형상은, 실용적인 형상이면 한정되지 않지만, 예를 들어, 대략 직사각형이어도 된다.
구리 방열판 (20) 의 판두께는, 실용적인 범위 내이면 한정되지 않지만, 예를 들어, 0.15 ㎜ ∼ 4.0 ㎜, 바람직하게는 0.15 ㎜ ∼ 1.0 ㎜, 보다 바람직하게는 0.30 ㎜ ∼ 1.0 ㎜ 이다.
구리 방열판 (20) 의 구리 입자의 사이즈 (구리 결정의 평균 결정 입자경) 는, 예를 들어, 30 ㎛ 이상 600 ㎛ 이하, 바람직하게는 50 ㎛ 이상 500 ㎛ 이하, 보다 바람직하게는 100 ㎛ 이상 300 ㎛ 이하이다. 구리 방열판 (20) 에 있어서의 구리 결정의 평균 결정 입경을 상기 수치 범위 내로 함으로써, 보다 접합 강도 불량 또는 열 저항 불량을 저감할 수 있다.
구리 회로판 (30) 은, Cu 를 주성분으로서 함유하는 구리층으로 구성되어 있고, 회로 패턴을 갖는 구리판이다. 구리 회로판 (30) 으로서, Cu 판을 사용해도 되지만, Cu-Mo 합금 등의 Cu 합금판이나, Cu/Mo/Cu 의 다층 Cu 판을 사용해도 된다. 구리 회로판 (30) 은, 전자 부품이나 외부 접속 단자 등과 전기적으로 접속된다.
판두께 방향의 단면에서 보았을 때의 구리 회로판 (30) 의 단면 형상은, 대략 직사각형이어도 된다.
또, 질화규소 기판 (10) 의 타면 (14) 의 수선 방향에서 보았을 때의 구리 회로판 (30) 의 평면 형상은, 회로 패턴으로서 실용적인 형상이면 한정되지 않지만, 예를 들어, 대략 직사각형이나 대략 다각형 등이어도 된다.
구리 회로판 (30) 의 판두께는, 실용적인 범위 내이면 한정되지 않지만, 예를 들어, 0.15 ㎜ ∼ 4.0 ㎜, 바람직하게는 0.15 ㎜ ∼ 1.0 ㎜, 보다 바람직하게는 0.30 ㎜ ∼ 1.0 ㎜ 이다.
구리 회로판 (30) 의 구리 입자의 사이즈 (구리 결정의 평균 결정 입자경) 는, 예를 들어, 30 ㎛ 이상 600 ㎛ 이하, 바람직하게는 50 ㎛ 이상 500 ㎛ 이하, 보다 바람직하게는 100 ㎛ 이상 300 ㎛ 이하이다. 구리 회로판 (30) 에 있어서의 구리 결정의 평균 결정 입경을 상기 수치 범위 내로 함으로써, 보다 접합 강도 불량 또는 열 저항 불량을 저감할 수 있다. 상기의 메커니즘은 분명하지 않지만, 구리 회로판 (30) 에 있어서, 구리 결정이 적당히 입계 (粒界) 미끄러짐을 일으키는 등 하여 응력이 적당히 완화되기 때문인 것으로 추측된다.
질화규소 기판 (10) 과 구리 방열판 (20) 은, 서로 직접 접합되어도 되고, 접합 재료층을 개재하여 접합되어도 된다. 마찬가지로, 질화규소 기판 (10) 과 구리 회로판 (30) 은, 서로 직접 접합되어도 되고, 접합 재료층을 개재하여 접합되어도 된다. 접합 재료는, 각각 동일해도 되고 서로 상이한 것이어도 된다.
접합 재료로서, 납재를 사용할 수 있다.
납재로서, 티탄 (Ti), 인듐 (In), 지르코늄 (Zr), 하프늄 (Hf), 니오브 (Nb), 탄탈 (Ta), 바나듐 (V), 알루미늄 (Al), 주석 (Sn) 에서 선택되는 적어도 1 종의 활성 금속을 함유하는 은-구리계 납재를 사용할 수 있다. 구체적으로는, Ag-Cu-Ti 계 납재, Ag-Cu-In-Ti 계 납재, Ag-Cu-Sn-Ti 계 납재를 사용할 수 있다. 이들을 단독으로 사용해도 되고 2 종 이상을 조합하여 사용해도 된다.
Ag 와, Cu 와, Sn 또는 In 의 배합비는, 예를 들어, Ag : 85.0 질량부 이상 95.0 질량부 이하, Cu : 5.0 질량부 이상 13.0 질량부 이하, Sn 또는 In : 0.4 질량부 이상 3.5 질량부 이하로 해도 된다. 상기 수치 범위 내로 함으로써, 납재의 융해 온도가 과도하게 상승하는 것을 막아, 적당한 온도에서의 접합이 가능해지고, 접합 시의 열팽창률 차에서 유래하는 열 스트레스를 저하시킬 수 있고, 내열 사이클성을 향상시킬 수 있다.
티탄 등의 활성 금속의 첨가량은, 예를 들어, Ag 와, Cu 와, Sn 또는 In 의 합계 100 질량부에 대하여, 1.5 질량부 이상 5.0 질량부 이하로 해도 된다. 활성 금속의 첨가량을 적절히 조정함으로써, 세라믹스판에 대한 젖음성을 한층 높일 수 있고, 접합 불량의 발생을 한층 억제할 수 있다.
구리 방열판 (20) 과 질화규소 기판 (10) 의 사이 및 구리 회로판 (30) 과 질화규소 기판 (10) 의 사이의 적어도 일방에, 은-구리계 납재층이 형성되어 있어도 된다.
은-구리계 납재층의 두께는, 실용상의 범위 내이면 한정되지 않지만, 예를 들어, 3 ㎛ 이상 40 ㎛ 이하, 바람직하게는 4 ㎛ 이상 25 ㎛ 이하이다.
도 1(a) 의 세라믹스 회로 기판 (100) 에 있어서, 질화규소 기판 (10) 의 두께를 T1, 구리 방열판 (20) 의 두께를 T2, 구리 회로판 (30) 의 두께를 T3 으로 한다.
이 때, T1, T2 및 T3 이, 예를 들어, 1 ≤ (T2 ＋ T3) / T1 ≤ 15 를 만족하도록 구성되어도 된다. (T2＋T3)/T1 의 상한은, 15 이하여도 되고, 10 이하여도 된다. 이에 따라, 세라믹스 회로 기판 (100) 의 냉열 사이클의 내성을 향상시킬 수 있다. 한편, (T2＋T3)/T1 의 하한은, 특별히 한정되지 않지만, 1 이상이어도 되고, 2 이상이어도 된다.
도 1(b) 의 세라믹스 회로 기판 (100) 에 있어서, 질화규소 기판 (10) 의 타면 (14) 의 평면 내에, 1 또는 2 이상의 구리 회로판 (30) 이 형성되어 있어도 된다. 질화규소 기판 (10) 의 일면 (12) 상에 1 개의 구리 방열판 (20) 이 형성되어 있으면 되고, 일면 (12) 의 평면 내에 복수의 구리 방열판 (20) 이 형성되어도 된다.
세라믹스 회로 기판 (100) 은, 구리 회로판 (30) 의 타면 (34) 의 적어도 일부에 형성된 은 도금층 (50) 을 구비한다. 은 도금층 (50) 에 의해 땜납 젖음성이 높아진다. 이 때문에, 구리 회로판 (30) 과 전자 부품의 밀착성을 높이는 것이 가능하다. 은 도금층 등의 도금층은, 구리 방열판 (20) 의 히트 싱크 접합면측에도 형성되어 있어도 된다.
은 도금층 (50) 은, 실용되는 재료를 사용할 수 있지만, Ag 를 주성분으로서 함유한다. 은 도금층 (50) 은, Ag 외에, 다른 원소를 함유해도 되며, 예를 들어, Ni, P 등을 함유해도 된다.
도 1(a) 의 세라믹스 회로 기판 (100) 중, 은 도금층 (50) 은, 구리 회로판 (30) 의 타면 (34) 에 형성된 오목부 (60) 내에 형성되어 있다.
도 2 는, 은 도금층 (50) 의 형성 공정의 일례를 모식적으로 나타내는 공정 단면도이다.
도 2(a) 에 나타내는 바와 같이, 질화규소 기판 (10) 상에 회로 패턴을 갖는 구리 회로판 (30) 을 형성한다.
구체적 수법의 하나로서, 예를 들어, 질화규소 기판 (10) 상에 구리판을 접합한다. 그리고, 그 구리판을 에칭 처리하여 회로 패턴을 갖는 구리 회로판 (30) 을 형성한다. 구리 회로판 (30) 의 타면 (34) 에 대하여, 화학적 연마 처리를 실시해도 된다.
계속해서, 도 2(b), 도 2(c) 에 나타내는 바와 같이, 구리 회로판 (30) 의 타면 (34) 오목부 (60) 를 형성한다. 그 오목부 (60) 의 내부에 은 도금층 (50) 을 형성한다.
구체적 수법의 하나를 설명한다.
먼저, 구리 회로판 (30) 의 타면 (34) 상에, 반도체 소자 등의 전자 부품을 탑재하는 탑재 영역에 대해, 개구 패턴을 갖는 레지스트 (70) 를 형성한다. 예를 들어, 스크린 인쇄나 노광법에 의해, 레지스트 (70) 에 패턴을 형성한다. 레지스트 (70) 로 덮인 타면 (34) 의 영역은, 비탑재 영역에 대응한다.
계속해서, 레지스트 (70) 내의 구리 회로판 (30) 의 타면 (34) 에, 도금 전처리를 실시한다. 도금 전처리로서, 구리용 탈지액을 사용하여 탈지를 실시해도 된다. 또한 타면 (34) 의 표면을 세정한다. 그 후, 황산 및 과산화수소를 포함하는 황산과수 등의 구리 에칭액을 사용하여, 타면 (34) 의 표면에, 타면 (34) 으로부터 일면 (32) 방향을 향하여 패인 오목부 (60) 를 형성한다. 이 오목부 (60) 의 형성에 있어서, 본 발명에서는 굳이 통상보다 깊은 오목부를 형성하기 위해서, 예를 들어, 장시간의 처리를 실시한다. 이 때, 타면 (34) 의 표면에 형성된 구리 산화막을 제거할 수 있다. 따라서, 오목부 (60) 내의 표면과 은 도금층 (50) 의 밀착성이 높아진다. 계속해서, 필요에 따라, 세정이나 건조를 실시해도 된다.
계속해서, 무전해 도금법 등에 의해, 오목부 (60) 의 내부에 은 도금층 (50) 을 형성한다.
그 후, 박리액을 사용하여, 레지스트 (70) 를 제거한다. 레지스트 박리액에는, 공지된 약액을 사용해도 되지만, 구리에 대하여 침식성이 작은 박리액을 사용하는 것이 바람직하다. 구리에 대하여 저침식성의 박리액으로서, 예를 들어, 가성 소다 (수산화나트륨 수용액) 가 사용된다. 또, 가성 소다 등을 사용하면 사이드 에칭이 잘 발생하지 않는다.
본 발명자의 지견에 의하면, 레지스트 박리액에 수산화칼륨 수용액을 사용했을 경우, 은 도금층 (50) 의 하방에 언더 컷이 발생하는 것을 알아내었다. 수산화칼륨 수용액이, 은 도금층 (50) 의 둘레가장자리부의 하방으로 돌아 들어가, 구리 회로판 (30) 의 표면의 일부를 침식시킨 것으로 생각된다. 은 도금층 (50) 아래의 언더 컷에는 오염이나 산화가 발생하여, 밀착성이나 접속 신뢰성이 저하로 이어질 우려가 있다.
이에 대해, 레지스트 박리액으로서, 수산화나트륨 수용액 등의 구리에 대하여 저침식성의 박리액을 사용함으로써, 상기 서술한 언더 컷의 발생을 억제할 수 있는 것이 판명되었다. 이에 따라, 구리 회로판 (30) 과 은 도금층 (50) 의 밀착성을 높여, 접속 신뢰성을 향상시키는 것이 가능하다.
레지스트 (70) 를 제거한 후, 구리 회로판 (30), 은 도금층 (50), 혹은 구리 방열판 (20) 의 표면에 대해, 알칼리 세정을 실시해도 된다. 알칼리 세정에 있어서, 약액 농도나 반복 횟수를 적당히 선택한다.
알칼리 세정 후의 구리 방열판 (20) 이나 구리 회로판 (30) 의 표면에 있어서, 벤조트리아졸 등의 구리판에 일반적으로 사용되는 방청제를 처리하지 않아도 된다. 접합 계면에 있어서의 불순물의 발생을 억제할 수 있다.
이상에 의해, 도 2(c) 에 나타내는 바와 같이, 구리 회로판 (30) 의 오목부 (60) 내에 은 도금층 (50) 을 형성할 수 있다.
구리 회로판 (30) 의 판두께 방향으로 바라 보았을 때의 단면시 (斷面視) 중 하나에 있어서, 구리 회로판 (30) 은, 은 도금층 (50) 의 형성 영역의 하방에 사이드 에칭부를 포함하지 않도록 구성되어도 된다.
은 도금층 (50) 의 하면은, 그 적어도 일부 또는 전체가 구리 회로판 (30) 의 타면 (34) 과 접하도록 구성된다. 사이드 에칭부를 포함하지 않는 구리 회로판 (30) 에 있어서, 은 도금층 (50) 의 하면의 전체가 타면 (34) 과 접한 상태가 된다. 또한, 은 도금층 (50) 의 하면의 일부는, 오목부 (60) 로부터 외측의 영역에 형성되어 있어도 된다.
은 도금층 (50) 은, 오목부 (60) 의 적어도 일부 또는 전체를 충전하도록 구성된다. 오목부 (60) 의 일부를 충전하는 은 도금층 (50) 은, 오목부 (60) 내의 타면 (34) 의 표면을 따라 형성될 수 있다.
구리 회로판 (30) 의 판두께 방향으로 바라 보았을 때의 단면시 중 하나에 있어서, 은 도금층 (50) 이, 구리 회로판 (30) 의 일면 (32) 측으로부터 타면 (34) 측의 방향으로 개구된 대략 コ 자 형상을 가져도 된다. 이에 따라, 은 도금층 (50) 의 표면이 평면으로 구성된 경우와 비교해서, 땜납과의 접촉 면적이 증대하는 것이나, 땜납의 언더 효과에 의해, 은 도금층 (50) 과 땜납의 밀착성을 높이는 것이 가능하다.
이차원 윤곽 형상 측정에 의해 측정되는 오목부 (60) 의 깊이의 상한은, 예를 들어, 50 ㎛ 이하, 바람직하게는 35 ㎛ 이하, 보다 바람직하게는 25 ㎛ 이하이다. 이에 따라, 땜납 접속 시에 있어서의 접속 안정성이 높아진다. 오목부 (60) 의 깊이의 하한은, 예를 들어, 1 ㎛ 이상, 바람직하게는 2 ㎛ 이상, 보다 바람직하게는 3 ㎛ 이상이다. 이에 따라, 은 도금층 (50) 과 구리 회로판 (30) 의 밀착성이 높아진다.
구리 회로판 (30) 의 타면 (34) 을 수선 방향에서 보았을 때, 오목부 (60) 내의 표면 전체에 대한 은 도금층 (50) 의 피복 면적의 하한은, 예를 들어, 80 % 이상, 바람직하게는 85 % 이상, 보다 바람직하게는 90 % 이상이다. 이에 따라, 실버 신터링 접합에 의한 반도체 소자의 접합성이 높아진다. 오목부 (60) 내의 표면에 대한 은 도금층 (50) 의 피복 면적의 상한은, 특별히 한정되지 않지만, 100 % 이하여도 되고, 99 % 이하여도 된다.
구리 회로판 (30) 의 타면 (34) 을 수선 방향에서 보았을 때, 구리 회로판 (30) 의 타면 (34) 측의 표면 전체에 대한 은 도금층 (50) 의 피복 면적의 하한은, 예를 들어, 10 % 이상, 바람직하게는 30 % 이상, 보다 바람직하게는 45 % 이상이다. 이에 따라, 땜납 접합성이 높아진다. 타면 (34) 에 대한 은 도금층 (50) 의 피복 면적의 상한은, 특별히 한정되지 않지만, 90 % 이하여도 되고, 80 % 이하여도 된다. 이에 따라, 면내 방향에 있어서 오목부 (60) 의 외측에 위치하는 구리 회로판 (30) 의 타면 (34) 에 대해, 기계적 강도를 높일 수 있다.
또, 구리 회로판 (30) 의 측면에는 은 도금층 (50) 이 형성되어 있지 않아도 된다. 이에 따라, 구리 회로판 (30) 의 타면 (34) 측과 측면측과 사이에 발생하는 선팽창 계수의 차이나 변형 정도의 차이에 의해, 은 도금층 (50) 에 가해지는 응력을 억제할 수 있다. 이에 따라, 구리 회로판 (30) 과 은 도금층 (50) 의 박리를 억제할 수 있다.
은 도금층 (50) 의 두께는, 예를 들어, 0.1 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.2 ㎛ 이상 2.0 ㎛ 이하, 보다 바람직하게는 0.3 ㎛ 이상 1.0 ㎛ 이하이다.
오목부 (60) 의 깊이는, 은 도금층 (50) 의 두께보다 큰 것이 바람직하고, 보다 바람직하게는 오목부 (60) 의 깊이는, 은 도금층 (50) 의 두께의 2 배 이상인 것이 바람직하다.
JIS B 0601-1994 에 준거하여 측정되는, 은 도금층 (50) 의 표면 조도 Ra 는, 예를 들어, 0.01 ㎛ 이상 0.9 ㎛ 이하, 바람직하게는 0.1 ㎛ 이상 0.6 ㎛ 이하이다. 은 도금층 (50) 의 표면 조도를 상기 범위 내로 함으로써, 은 도금층 (50) 과 땜납의 밀착성을 향상할 수 있다.
도 3 은, 본 실시형태의 전자 부품 모듈 (200) 의 일례를 모식적으로 나타내는 단면도이다.
전자 부품 모듈 (200) 은, 세라믹스 회로 기판 (100) 에 탑재한, 반도체 소자 등의 전자 부품 (120) 을 구비한다. 전자 부품 (120) 은, 구리 회로판 (30) 이나 외부 접속형의 리드 프레임 등에, 와이어 본딩에 의해 전기적으로 접속되어도 된다.
전자 부품 (120) 은, 소망하는 기능에 따라, 예를 들어, IGBT (Insulated Gate Bipolar Transistor), MOSFET (Metal Oxide Semiconductor Field Effect Transistor), FWD (Free Wheeling Diode) 등의 여러 가지 반도체 소자를 선택할 수 있다.
전자 부품 모듈 (200) 은, 구리 방열판 (20) 에 형성된 히트 싱크 (110) 를 구비한다. 이에 따라, 세라믹스 회로 기판 (100) 으로부터 히트 싱크 (110) 로의 열 전도가 높아진다.
히트 싱크 (110) 는, 예를 들어, 알루미늄이나 구리, 이들의 합금 등의 고열 전도율을 갖는 재료에 의해 형성되며, 알루미늄, 또는, 알루미늄 합금으로 형성되어도 된다.
전자 부품 (120) 은, 땜납층 (132) 을 개재하여 구리 회로판 (30) 과 땜납 접합해도 된다. 또, 히트 싱크 (110) 는, 땜납층 (13) 을 개재하여 구리 방열판 (20) 과 땜납 접합해도 된다.
땜납층 (13) 및 땜납층 (132) 에 사용되는 땜납 재료로서, 공지된 것을 사용해도 되지만, 예를 들어 Sn-Sb 계, Sn-Ag 계, Sn-Cu 계, Sn-In 계, 혹은 Sn-Ag-Cu 계의 땜납재 (이른바 납프리 땜납재) 를 사용해도 된다.
전자 부품 모듈 (200) 은, 전자 부품 (120) 을 봉지 (封止) 하는 봉지 수지층 (도시하지 않음) 을 구비해도 된다. 봉지 수지층은, 세라믹스 회로 기판 (100) 의 일부 또는 전체를 봉지해도 된다.
봉지 수지부는, 봉지 수지부 형성용 수지 조성물을 경화시킴으로써 형성할 수 있다.
봉지 수지부 형성용 수지 조성물의 종류는 특별히 한정되지 않으며, 트랜스퍼 몰드용 수지 조성물, 컴프레션 성형용 수지 조성물, 액상 봉지재 등, 당해 기술 분야에서 통상적으로 사용되는 수지 조성물을 사용할 수 있다.
봉지 수지부 형성용 수지 조성물은, 열경화성 수지를 포함하는 것이 바람직하고, 에폭시 수지, 페놀 수지, 시아네이트 수지, 비스말레이미드트리아진 수지, 아크릴 수지, 실리콘 수지에서 선택되는 1 종 또는 2 종 이상을 포함하는 것이 바람직하며, 적어도 에폭시 수지를 포함하는 것이 보다 바람직하다.
봉지 수지부 형성용 수지 조성물은, 경화제, 충전재 등을 추가로 포함하고 있어도 된다.
충전재로는, 용융 실리카 (구상 (球狀) 실리카), 결정 실리카, 알루미나, 탄화규소, 질화규소, 질화알루미늄, 질화붕소, 베릴리아, 지르코니아 등의 분체 또는 이들을 구형화한 비드, 유리 섬유, 아라미드 섬유, 탄소 섬유 등을 들 수 있다. 충전재는 1 종을 단독으로 사용해도 되고 2 종 이상을 조합하여 사용해도 된다.
이상, 본 발명의 실시형태에 대해서 서술하였지만, 이들은 본 발명의 예시이며, 상기 이외의 다양한 구성을 채용할 수 있다. 또, 본 발명은 상기 서술한 실시형태에 한정되는 것은 아니고, 본 발명의 목적을 달성할 수 있는 범위에서의 변형, 개량 등은 본 발명에 포함된다.
실시예
이하, 본 발명에 대해서 실시예를 참조하여 상세하게 설명하는데, 본 발명은 이들 실시예의 기재에 조금도 한정되는 것은 아니다.
＜세라믹스 회로 기판의 제조＞
평균 입경 0.7 ㎛ 의 질화규소 원료 분말 91.4 질량부에, 소결 보조제로서, Y2O3 6.0 질량부와 MgO 1.5 질량부 첨가하고, 유기 용제, 유기 바인더, 가소제 등을 혼입하고 볼 밀로 균일하게 혼합하여 원료 슬러리로 하였다. 원료 슬러리를 탈포·증점 (增粘) 한 후, 닥터 블레이드법으로 시트 성형하여 성형체를 얻었다. 얻어진 시트 성형체를 절단 후, 500 ℃ 에서 탈지하고, 추가로, 소성로 내에서, 1850 ℃, 5 시간의 질소 분위기 중에서 소성하고, 질화규소 기판을 제조하였다.
납재 (활성 금속을 포함한다) 로서, Ag 분말 (후쿠다 금속박분 공업 주식회사 제조 : Ag-HWQ 2.5 ㎛) 89.5 질량부, Cu 분말 (후쿠다 금속박분 공업 주식회사 제조 : Cu-HWQ 3 ㎛) 9.5 질량부, Sn 분말 (후쿠다 금속박분 공업 주식회사 제조 : Sn-HPN 3 ㎛) 1.0 질량부의 합계 100 질량부에 대하여, 수소화티탄 분말 (토호텍 주식회사 제조 : TCH-100) 을 3.5 질량부 함유하는 납재를 준비하였다.
상기 납재와, 바인더 수지와, 용제를 혼합하고, 납재 페이스트를 얻었다. 이 납재 페이스트를, 질화규소 기판의 양면에, 각 면에서의 건조 두께가 약 10 ㎛ 가 되도록, 스크린 인쇄법으로 도포하였다.
그 후, 질화규소 기판의 양면에 구리판을 겹치고, 1.0 × 10-3 ㎩ 이하의 진공 중에서 780 ℃, 30 분의 조건으로 가열하고, 질화규소 기판과 구리판을 납재로 접합하였다. 이에 따라, 질화규소 기판과 구리판이 납재로 접합된 질화규소-구리 복합체를 얻었다.
얻어진 질화규소-구리 복합체 구리층에 에칭 레지스트를 인쇄하고, 염화제2철 용액으로 에칭하여 회로 패턴을 형성하였다.
(실시예 1)
회로 패턴이 형성된 구리판 (구리 회로판) 의 표면에, 개구 패턴을 갖는 레지스트를 스크린 인쇄하였다.
레지스트 개구부 내의 구리 회로판의 표면에 대해, 탈지 처리를 실시하고, 물로 세정하였다.
황산 및 과산화수소를 포함하는 황산과수를 사용하여, 레지스트 개구 내의 표면을 에칭하고, 오목부를 형성하였다.
에칭 후, 무전해 도금에 의해, 오목부 내에 은 도금층을 형성하였다. 또한, 상기의 에칭 처리 조건, 무전해 도금 조건은, 오목부의 깊이가 은 도금층 두께의 2.5 배 이상이 되도록 조정하였다.
그 후, 수산화나트륨 수용액을 사용하여 레지스트를 제거하여, 세라믹스 회로 기판 (질화규소 회로 기판) 을 제조하였다.
(비교예 1)
황산과수 대신에 약 10 % 의 황산 수용액을 사용하고, 수산화나트륨 수용액 대신에 수산화칼륨 수용액을 사용한 것 이외에는, 실시예 1 과 동일하게 하여 세라믹스 회로 기판을 제조하였다.
도 4(a), (b) 는, 실시예 1 의 세라믹스 회로 기판의 판두께 방향의 단면에 대한 SEM 화상을 나타낸다. 도 4(b) 는, 도 4(a) 의 확대도이다.
또, 도 5(a), (b) 는, 비교예 1 의 세라믹스 회로 기판의 판두께 방향의 단면에 대한 SEM 화상을 나타낸다. 도 5(b) 는, 도 5(a) 의 확대도이다.
도 4 에는, 은 도금층이 오목부 내에 형성된 구조가 관찰되었다. 한편, 도 5 에는, 구리 회로판의 표면에 은 도금층이 형성되어 있어, 은 도금층 (50) 이 형성된 오목부가 형성되어 있지 않은 것이 관찰되었다. 또, 도 5 에는, 은 도금층의 하방에 사이드 에칭부가 형성되는 것이 관찰되었다.
실시예 1 의 세라믹스 회로 기판은, 비교예 1 과 비교해서, 땜납 접속 시나 반복의 사용 환경하에 있어서, 은 도금층의 박리가 억제되는 경향이 있다. 그 때문에, 반도체 소자가 탑재된 전자 부품 모듈에 사용함으로써, 실버 신터링 접합에 의한 반도체 소자의 접합성이 높아져, 반도체 소자의 접속 신뢰성을 향상할 수 있다.
(실시예 2)
실시예 2 에서는, 에칭 처리 조건, 무전해 도금 조건을 조정하여, 오목부의 깊이가 은 도금층의 두께와 동등해지도록 조정하였다. 실시예 1 과 비교하면 약간 박리가 발생하기 쉬운 경향이 있었지만, 비교예 1 보다는 잘 박리되지 않았다.
이 출원은, 2019년 4월 26일에 출원된 일본 특허출원 2019-086124호를 기초로 하는 우선권을 주장하고, 그 개시 전부를 여기에 받아들인다.
10 : 질화규소 기판
12 : 일면
14 : 타면
20 : 구리 방열판
30 : 구리 회로판
32 : 일면
34 : 타면
50 : 은 도금층
60 : 오목부
70 : 레지스트
100 : 세라믹스 회로 기판
110 : 히트 싱크
120 : 전자 부품
130 : 땜납층
132 : 땜납층
200 : 전자 부품 모듈

Claims (12)

  1. 질화규소 기판과,
    상기 질화규소 기판의 일면에 형성된 구리 방열판과,
    상기 질화규소 기판의 타면에 형성된 구리 회로판,
    을 구비하는 세라믹스 회로 기판으로서,
    상기 질화규소 기판의 타면에 대향하는 주면 (主面) 과 반대측에 위치하는, 상기 구리 회로판의 타면의 적어도 일부에 형성된 은 도금층을 구비하고,
    상기 은 도금층이, 상기 구리 회로판의 타면에 형성된 오목부 내에 형성되어 있는, 세라믹스 회로 기판.
  2. 제 1 항에 있어서,
    상기 구리 회로판의 판두께 방향으로 바라 보았을 때의 단면시 (斷面視) 중 하나에 있어서,
    상기 은 도금층이, 상기 구리 회로판의 주면측으로부터 타면측의 방향으로 개구된 대략 コ 자 형상을 갖는, 세라믹스 회로 기판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 구리 회로판의 판두께 방향으로 바라 보았을 때의 단면시 중 하나에 있어서,
    상기 구리 회로판은, 상기 은 도금층의 형성 영역의 하방에 사이드 에칭부를 포함하지 않는, 세라믹스 회로 기판.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 구리 회로판의 타면을 수선 방향에서 보았을 때, 상기 오목부 내의 표면 전체에 대한 상기 은 도금층의 피복 면적이, 80 % 이상 100 % 이하인, 세라믹스 회로 기판.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    이차원 윤곽 형상 측정에 의해 측정되는 상기 오목부의 깊이가, 1 ㎛ 이상 50 ㎛ 이하인, 세라믹스 회로 기판.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 은 도금층의 두께가, 0.1 ㎛ 이상 3.0 ㎛ 이하인, 세라믹스 회로 기판.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 구리 회로판의 타면을 수선 방향에서 보았을 때, 상기 구리 회로판의 타면측의 표면 전체에 대한 상기 은 도금층의 피복 면적이, 10 % 이상 90 % 이하인, 세라믹스 회로 기판.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    JIS B 0601-1994 에 준거하여 측정되는, 상기 은 도금층의 표면 조도 Ra 가, 0.01 ㎛ 이상 0.9 ㎛ 이하인, 세라믹스 회로 기판.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 구리 회로판의 구리 입자의 사이즈가, 30 ㎛ 이상 600 ㎛ 이하인, 세라믹스 회로 기판.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 구리 방열판과 상기 질화규소 기판의 사이 및 상기 구리 회로판과 상기 질화규소 기판의 사이의 적어도 일방에, 은-구리계 납재층이 형성되어 있는, 세라믹스 회로 기판.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 질화규소 기판의 두께를 T1,
    상기 구리 방열판의 두께를 T2,
    상기 구리 회로판의 두께를 T3 로 했을 때,
    T1, T2 및 T3 이, 1 ≤ (T2 ＋ T3) / T1 ≤ 15 를 만족하는, 세라믹스 회로 기판.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 기재된 세라믹스 회로 기판과,
    상기 세라믹스 회로 기판의 구리 회로판에 형성된 전자 부품과,
    상기 세라믹스 회로 기판의 구리 방열판에 형성된 히트 싱크,
    를 구비하는, 전자 부품 모듈.
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