KR20220000274A - 전압 파형 생성기, 웨이퍼 처리 장치 및 플라즈마 처리 장치 - Google Patents

전압 파형 생성기, 웨이퍼 처리 장치 및 플라즈마 처리 장치 Download PDF

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Abstract

일부 실시예들에 따른 웨이퍼 처리 장치는, 챔버; 및 상기 챔버의 플라즈마 이온들을 가속시키는 전압 파형 생성기를 포함하되, 상기 전압 파형 생성기는, 상기 챔버에 인가된 챔버 전류를 조절함으로써, 펄스 전압인 상기 챔버 전압을 상기 챔버에 인가하도록 구성된 펄스 회로; 및 펄스 전압인 상기 챔버 전압의 온 듀티에 슬로프를 형성하도록 구성된 슬로프 회로를 포함하고, 상기 펄스 회로는, 제1 내부 전류를 저장하도록 구성된 제1 유도성 소자를 포함할 수 있다.

Description

전압 파형 생성기, 웨이퍼 처리 장치 및 플라즈마 처리 장치{Voltage waveform generator, wafer processing apparatus and plasma processing apparatus}
본 발명의 기술적 사상은 전압 파형 생성기, 웨이퍼 처리 장치 및 플라즈마 처리 장치에 관한 것이다.
반도체 소자를 제조하기 위한 공정의 일 예로서, 플라즈마 유발 증착, 플라즈마 식각 및 플라즈마 세정을 포함하는 플라즈마 공정이 있다. 최근 반도체 소자의 미세화 및 고집적화에 따라, 플라즈마 공정의 미세한 오차가 반도체 제품 품질에 미치는 영향이 커지고 있다. 이에 따라, 플라즈마 설비 내에서 플라즈마의 에너지를 정밀하게 제어하여, 플라즈마 공정의 정밀도 및 신뢰성을 제고하기 위한 다양한 연구들이 지속되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 사용자가 설정한 임의 파형을 발생하여 반도체 설비의 성능을 개선할 수 있는 전압 파형 생성기 및 이를 이용한 웨이퍼 처리 장치 및 플라즈마 처리 장치를 제공하는 데에 있다.
또한, 본 개시의 기술적 사상이 해결하려고 과제는 사용자가 설정한 임의 파형을 갖는 전력을 제공하여 플라즈마의 이온 에너지를 제어할 수 있는 전압 파형 생성기, 웨이퍼 처리 장치 및 플라즈마 처리 장치 제공하는 데에 있다.
상술한 과제를 해결하기 위한, 예시적인 실시예들에 따른 웨이퍼 처리 장치가 제공된다. 상기 장치는, 웨이퍼가 실장되도록 구성된 챔버; 상기 챔버 내에 플라즈마 이온들을 생성하도록 구성된 RF(Radio frequency) 전원; 및 상기 웨이퍼를 향하여 상기 플라즈마 이온들을 가속시키도록 구성된 전압 파형 생성기를 포함하되, 상기 전압 파형 생성기는, 상기 챔버에 인가된 챔버 전류를 조절함으로써, 펄스 전압인 챔버 전압을 상기 챔버에 인가하도록 구성된 펄스 회로; 및 펄스 전압인 상기 챔버 전압의 온 듀티에 슬로프를 형성하도록 구성된 슬로프 회로를 포함하고, 상기 펄스 회로는, 제1 내부 전류를 저장하도록 구성된 제1 유도성 소자를 포함할 수 있다.
예시적인 실시예들에 따른 플라즈마 처리 장치가 제공된다. 상기 장치, 플라즈마 공정이 수행되는 챔버; 및 상기 챔버에 비정현 주기파 전압을 인가하도록 구성된 전압 파형 생성기를 포함하되, 상기 전압 파형 생성기는, 상기 챔버에 제1 출력 전류를 인가함으로써, 펄스 전압인 챔버 전압을 상기 챔버에 인가하도록 구성된 펄스 회로; 및 상기 챔버에 제2 출력 전류를 인가함으로써, 펄스 전압인 상기 챔버 전압의 온 듀티에 슬로프를 형성하도록 구성된 슬로프 회로를 포함할 수 있다.
예시적인 실시예들에 따르면, 플라즈마 챔버에 비정현 주기파인 챔버 전압을 인가하도록 구성된 전압 파형 생성기가 제공된다. 상기 전압 파형 생성기는, 제1 내부 전류를 저장하는 제1 유도성 소자를 포함하는 펄스 회로; 및 제2 내부 전류를 저장하는 제2 유도성 소자를 포함하는 슬로프 회로를 포함하되, 상기 펄스 회로는 상기 제1 내부 전류를 상기 플라즈마 챔버에 인가하여 상기 챔버 전압에 펄스를 형성하고, 상기 슬로프 회로는 상기 제1 내부 전류를 상기 플라즈마 챔버에 인가하여 펄스의 온 듀티에 슬로프를 형성할 수 있다.
본 발명의 기술적 사상에 따르면, 전압 파형 생성기는 서로 병렬로 연결된 펄스 회로 및 슬로프 회로를 포함할 수 있다. 펄스 회로 및 슬로프 회로는 각각의 챔버에 전류를 출력하여 챔버에 인가된 펄스 전압 및 슬로프 전압을 조절할 수 있다. 펄스 회로 및 슬로프 회로는 인덕터에 기반한 전류를 출력함으로써, 내부 기생 인덕터에 의한 LC 공진이 발생하지 않는다. 이에 따라 챔버에 인가된 전압의 진동(ringing)을 방지할 수 있고, 전압 생성기의 신뢰성이 제고될 수 있다.
또한, 본 개시의 기술적 사상에 따르면, 전압 파형 생성기에서 발생된 파형을 플라즈마 처리 장치에 인가함으로써, 플라즈마에 의해 활성화된 전자 및 이온을 정밀하게 제어할 수 있다. 예를 들어, 플라즈마 처리 장치에서 식각 공정을 수행하는 경우, 임의 파형의 인가에 의해, 식각률, 종횡비, 식각 패턴, 선택비 등과 같은 식각 성능을 개선할 수 있다.
도 1은 일부 실시예들에 따른 웨이퍼 처리 장치를 개략적으로 나타내는 블록도이다.
도 2는 일부 실시예들에 따른 웨이퍼 처리 장치를 개략적으로 나타내는 블록도이다.
도 3a 및 도 3b는 다른 예시적인 실시예들에 따른 전류 저장 회로들을 설명하기 위한 도면들이다.
도 4는 일부 실시예들에 따른 전압 생성기의 예시를 나타내는 회로도이다.
도 5는 일부 실시예들에 따른 전압 생성기를 이용한 전압 파형 발생 방법을 설명하기 위한 순서도이다.
도 6은 전압 생성기를 출력 전압의 시간에 따른 변화를 나타낸 그래프이다.
도 7a 내지 도 7d는 도 2의 전압 생성기의 동작을 설명하기 위한 회로도들이다.
도 8 및 도 9는 다른 일부 실시예들에 따른 플라즈마 처리 장치를 개략적으로 나타내는 블록도들이다.
도 10a는 일부 실시예들에 따른 웨이퍼 처리 장치를 설명하기 위한 블록도이다.
도 10b는 일부 실시예들에 따른 웨이퍼 처리 장치를 모델링한 회로도이다.
도 11a 내지 도 11c는 종래 플라즈마 처리 장치의 문제점을 설명하기 위한 도면들이다.
도 12a 내지 도 12c는 예시적인 실시예들에 따른 플라즈마 처리 장치의 효과를 설명하기 위한 도면들이다.
도 13은 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도이다.
도 14는 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 그래프이다.
도 15a 내지 도 15c는 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 일부 실시예들에 따른 플라즈마 처리 장치(10)를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 플라즈마 처리 장치(10)는 전압 파형 생성기 (VOLTAGE WAVEFORM GENERATOR, 100) 및 챔버(CB)를 포함할 수 있다. 플라즈마 처리 장치(10)는 공정 대상(예컨대, 웨이퍼)에 이온 빔 식각, 플라즈마 기반의 물질막의 증착 및 이온 세정 중 어느 하나를 수행할 수 있다. 이하에서는 설명에 편의상, 챔버(CB) 내에 공정 대상인 웨이퍼가 배치되고, 플라즈마 처리 장치(10)는 상기 웨이퍼를 처리하기 위한 웨이퍼 처리 장치인 예시를 중심으로 설명하도록 한다. 하지만 이는 예시적인 것으로서, 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다.
전압 파형 생성기(100)는 설정된 파형을 갖는 출력 전압(VOUT)을 생성할 수 있고, 생성된 출력 전압(VOUT)을 챔버(CB)에 제공할 수 있다. 출력 전압(VOUT)의 설정된 파형은, 예를 들어 수 kHz 내지 수 MHz의 주파수를 가질 수 있고, 수십 V 내지 수십 kV의 범위에 있는 비정현파일 수 있다. 전압 파형 생성기(100)는 출력 전압(VOUT)을 기반으로 챔버(CB) 내의 플라즈마에 포함된 이온을 가속하여, 웨이퍼에 도달하는 상기 이온의 에너지를 설정할 수 있다. 전압 파형 생성기(100)는 상기 이온들의 에너지가 좁은 에너지 대역 내에 분포하도록 할 수 있다.
전압 파형 생성기(100)는 전압 생성기(110) 및 컨트롤러(CONTROLLER, 120)를 포함할 수 있다. 전압 생성기(110)는 출력 전압(VOUT)을 생성하기 위한 회로 장치를 포함할 수 있다. 컨트롤러(120)는 전압 생성기(110)를 제어하기 위한 회로일 수 있다.
전압 생성기(110)는 적어도 하나의 펄스 회로(110a) 및 적어도 하나의 슬로프 회로(110b)를 포함할 수 있다. 일부 실시예들에 따르면, 펄스 회로(110a)는 제1 출력 전류(IO1)를 생성하고 출력할 수 있다. 상기 제1 출력 전류(IO1)는 가변적인 크기를 갖는 펄스 전류일 수 있고, 상기 펄스 회로(110a)는 가변 정전류원일 수 있다. 펄스 회로(110a)는 챔버(CB)에 구형파의 출력 전압(VOUT)을 인가하기 위한 회로일 수 있다. 본 예시의 구형파는, 온 듀티의 출력 전압(VOUT)이 오프 듀티의 출력 전압(VOUT) 보다 낮을 수 있으나 이에 제한되는 것은 아니다.
예컨대, 펄스 회로(110a)는 제1 플라즈마 공정이 수행되는 제1 구간 동안(예컨대, 도 13의 P120) 제1 크기(Amplitude)를 갖는 제1 출력 전류(IO1)를 출력하고, 제2 플라즈마 공정이 수행되는 제2 구간 동안(예컨대, 도 13의 P160) 상기 제1 크기와 다른 제2 크기를 갖는 제1 출력 전류(IO1)를 출력할 수 있다. 펄스 회로(110a)는 양의 값을 갖는 제1 출력 전류(IO1) 및 음의 값을 갖는 제1 출력 전류(IO1)를 출력할 수 있다.
예컨대, 펄스 회로(110a)는 설정된 제1 시간 구간(예컨대, 도 6의 제2 구간(D2)) 동안 음의 값을 갖는 제1 출력 전류(IO1)를 챔버(CB)에 인가한 이후, 후속하는 설정된 제2 시간 구간(예컨대, 도 6의 제4 구간(D4)) 동안 동일한 크기를 갖고, 반대 방향인 제1 출력 전류(IO1)(즉, 양의 값을 갖는 제1 출력 전류(IO1))를 챔버(CB)에 인가할 수 있다.
슬로프 회로(110b)는 가변적인 크기를 갖는 제2 출력 전류(IO2)를 생성할 수 있다. 슬로프 회로(110b)는 상기 출력 전압(VOUT)의 구형파의 온 듀티에 슬로프를 형성하기 위한 회로일 수 있다. 이에 따라 구형파의 온 듀티에 슬로프가 형성된 출력 전압(VOUT)이 챔버(CB)에 인가될 수 있다. 상기 제2 출력 전류(IO2)는 가변적인 크기를 갖는 펄스 전류일 수 있고, 상기 슬로프 회로(110b)는 가변 정전류원일 수 있다. 후술하듯, 챔버(CB)는 용량성 부하로 모델링될 수 있는바, 챔버(CB)에 제1 및 제2 출력 전류들(IO1, IO2)의 크기 및 인가 시간에 따라 챔버(CB)에 인가된 전압(VOUT)이 달라질 수 있다.
예시적인 실시예들에 따르면, 전압 생성기(110)는, 챔버(CB)에 설정된 파형의 전압(VOUT)이 인가되도록, 펄스 형태의 전류들인 제1 및 제2 출력 전류들(IO1, IO2)을 다양한 순서로 챔버(CB)에 인가할 수 있다. 예컨대, 전압 생성기(110)는 펄스 형태의 제1 출력 전류(IO1)를 챔버(CB)에 인가하여 챔버(CB)의 전압을 초기 전압으로부터 상대적으로 빠르게 강하시키고, ii) 펄스 형태의 제2 출력 전류(IO2)를 챔버(CB)에 인가하여 챔버(CB)의 전압을 상대적으로 느리게 강하시키고, iii) 펄스 형태의 제1 출력 전류(IO1)를 i)에서와 반대 방향으로 챔버(CB)에 인가하여 챔버(CB)의 전압을 상기 초기 전압 레벨까지 빠르게 상승시킬 수 있다.
컨트롤러(120)는 플라즈마 처리 장치(10)의 동작 전반을 제어할 수 있다. 컨트롤러(120)는 펄스 회로(110a) 및 슬로프 회로(110b)의 제1 및 제2 출력 전류들(IO1, IO2)을 제어할 수 있다. 컨트롤러(120)는 워크 스테이션 컴퓨터, 데스크탑 컴퓨터, 랩 탑 컴퓨터, 태블릿 컴퓨터 등의 컴퓨팅 장치일 수 있다. 컨트롤러(120)는 각각 별도의 하드웨어로 구성되거나, 하나의 하드웨어 내에 포함된 별도의 소프트웨어들일 수 있다. 컨트롤러(120)는 단순 제어기, 마이크로 프로세서, CPU, GPU 등과 같은 복잡한 프로세서, 소프트웨어에 의해 구성된 프로세서, 전용 하드웨어 또는 펌웨어일 수도 있다. 컨트롤러(120)는, 예를 들어, 범용 컴퓨터 또는 DSP(Digital Signal Process), FPGA(Field Programmable Gate Array) 및 ASIC(Application Specific Integrated Circuit) 등과 같은 애플리케이션 특정 하드웨어에 의해 구현될 수 있다.
일부 실시예들에 따르면 컨트롤러(120)의 동작은 하나 이상의 프로세서에 의해 판독되고 실행될 수 있는 기계 판독 가능 매체 상에 저장된 명령들로서 구현될 수 있다. 여기서, 기계 판독 가능 매체는 기계(예를 들어, 컴퓨팅 장치)에 의해 판독 가능한 형태로 정보를 저장 및/또는 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 예를 들어, 기계 판독 가능 매체는 ROM(Read Only Memory), RAM(Random Access Memory), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 장치들, 전기적, 광학적, 음향적 또는 다른 형태의 전파 신호(예컨대, 반송파, 적외선 신호, 디지털 신호 등) 및 기타 임의의 신호를 포함할 수 있다.
컨트롤러(120)에 대해 설명한 동작, 또는 이하에서 설명하는 임의의 공정을 수행하기 위한 또한, 펌웨어, 소프트웨어, 루틴, 명령어들이 구성될 수 있다. 예컨대, 컨트롤러(120)는 펄스 회로(110a) 및 슬로프 회로(110b)의 출력, 제1 및 제2 출력 전류(IO1, IO2)의 크기 및 제1 및 제2 출력 전류(IO1, IO2)의 방향(즉, 극성)을 결정하는 등의 기능을 수행하는 소프트웨어에 의해 구현될 수 있다. 하지만 이는 설명의 편의를 위한 것으로서, 상술된 컨트롤러(120)의 동작은 컴퓨팅 장치, 프로세서, 제어기 또는 펌웨어, 소프트웨어, 루틴, 명령어 등을 실행하는 다른 장치로부터 야기될 수도 있음을 이해해야 한다.
도 2는 일부 실시예들에 따른 플라즈마 처리 장치(10)의 구체화된 블록도이다.
도 2를 참조하면, 펄스 회로(110a)는 제1 전류 충전 회로(111a), 제1 전류 저장 회로(113a) 및 제1 전류 방전 회로(115a)를 포함할 수 있고, 슬로프 회로(110b)는 제2 전류 충전 회로(111b), 제2 전류 저장 회로(113b) 및 제2 전류 방전 회로(115b)를 포함할 수 있다.
제1 전류 충전 회로(111a)는 제1 전류 저장 회로(113a) 내부의 제1 내부 전류(IL1)를 충전할 수 있다. 제1 전류 충전 회로(111a)는 제1 내부 전류(IL1)를 설정된 값까지 상승시킬 수 있다. 제1 전류 충전 회로(111a)는 플라즈마 공정이 수행되는 동안 제1 내부 전류(IL1)를 설정된 값으로 유지할 수 있다. 컨트롤러(120) 는 제1 내부 전류(IL1)의 측정 값에 기초한 피드백 동작을 수행하여 제1 내부 전류(IL1)가 일정한 값을 유지하도록 제1 전류 충전 회로(111a)를 제어할 수 있다. 제1 전류 충전 회로(111a)는 제1 공정에서 제1 내부 전류(IL1)가 제1 전류 값을 갖도록 제1 내부 전류(IL1)를 충전하고, 제2 공정에서 제1 내부 전류(IL1)가 상기 제1 전류 값과 다른 제2 전류 값을 갖도록 제1 내부 전류(IL1)를 충전할 수 있다. 후술하듯, 구현하려는 출력 전압(VOUT)의 펄스의 높이에 따라, 제1 내부 전류(IL1)는 다른 값을 가질 수 있다.
제1 전류 저장 회로(111a)는, 유도 결합된 복수의 인덕터들로 구성된 제1 유도성 소자(L1)를 포함할 수 있다. 제1 유도성 소자(L1)는 유도 결합에 의해 권선 수에 비해 큰 인덕턴스를 가질 수 있다. 예컨대, 제1 유도성 소자(L1)는 약 0.1mH 내지 약 10H의 인덕턴스를 가질 수 있다. 이에 따라, 제1 전류 저장 회로(111a)는 컴팩트한 사이즈와 높은 전류 저장 능력을 가질 수 있다. 제1 유도성 소자(L1)에 의해 제1 내부 전류(IL1)의 크기는 공정 동안 실질적으로 일정하게 유지될 수 있다. 하지만 이에 제한되는 것은 아니고 제1 내부 전류(IL1)의 크기는 공정 조건에 따라 변할 수도 있다.
제1 전류 방전 회로(115a)는 제1 전류 저장 회로(111a)에 저장된 제1 내부 전류(IL1)를 방출함으로써, 제1 출력 전류(IO1)를 챔버(CB)에 인가할 수 있다. 예시적인 실시예들에 따르면, 제1 전류 방전 회로(115a)는 3-레벨 펄스 전류원일 수 있다. 제1 전류 방전 회로(115a)는 제1 출력 전류(IO1)를 가변적인 방향으로 챔버(CB)에 인가할 수 있다. 이에 따라, 제1 출력 전류(IO1)는 제1 내부 전류(IL1)와 같은 절댓 값을 갖질 수 있고, 동일하거나 반대의 부호를 가질 수 있다. 또한, 제1 전류 방전 회로(115a)는 출력 전류(IO1) 값이 0의 값을 갖도록 제1 내부 전류(IL1)가 프리휠링(freewheeling)할 수 있는 경로를 제공할 수 있다.
제2 전류 충전 회로(111b)는 제2 전류 저장 회로(113b) 내부의 제2 내부 전류(IL2)를 충전할 수 있다. 제2 전류 충전 회로(111b)는 제2 내부 전류(IL2)를 설정된 값까지 상승시킬 수 있다. 제2 전류 충전 회로(111b)는 제2 내부 전류(IL2)를 설정된 값으로 유지할 수 있다. 컨트롤러(120) 는 제2 내부 전류(IL2)의 측정 값에 기초한 피드백 동작을 수행하여 제2 내부 전류(IL2)가 일정한 값을 유지하도록 제2 전류 충전 회로(111b)를 제어할 수 있다. 제2 전류 충전 회로(111b)는 제2 내부 전류(IL2)가 제1 공정에서 제3 전류 값을 갖도록 제2 내부 전류(IL2)를 충전하고, 제2 공정에서 제2 내부 전류(IL2)가 상기 제3 전류 값과 다른 제4 전류 값을 갖도록 제2 내부 전류(IL2)를 충전할 수 있다. 후술하듯, 구현하려는 출력 전압(VOUT)의 슬로프의 기울기에 따라, 제2 내부 전류(IL2)는 다른 값을 가질 수 있다.
제2 전류 저장 회로(111b)는, 유도 결합된 복수의 인덕터들로 구성된 제2 유도성 소자(L2)를 포함할 수 있고, 이에 따라 제2 전류 저장 회로(111b)는 컴팩트한 사이즈와 높은 전류 저장 능력을 가질 수 있다. 예컨대, 제2 유도성 소자(L2)는 약 0.1mH 내지 약 10H의 인덕턴스를 가질 수 있다. 제2 유도성 소자(L2)에 의해 제2 내부 전류(IL2)의 크기는 공정 동안 실질적으로 일정하게 유지될 수 있다. 하지만 이에 제한되는 것은 아니고 제2 내부 전류(IL2)의 크기는 공정 조건에 따라 변할 수도 있다. 제2 내부 전류(IL2)는 제1 내부 전류(IL1)에 비해 작은 크기를 가질 수 있다. 제2 내부 전류(IL2)의 크기는 제1 내부 전류(IL1) 크기의 약 1/100 내지 약 1/2의 범위에 있을 수 있으나 이에 제한되지 않는다.
제2 전류 방전 회로(115b)의 출력 포트는 제1 전류 방전 회로(115a)의 출력 포트와 병렬로 연결될 수 있다. 제2 전류 방전 회로(115b)는 제2 전류 저장 회로(111b)에 저장된 제2 내부 전류(IL2)를 방출함으로써, 제2 출력 전류(IO2)를 챔버(CB)에 인가할 수 있다. 제2 전류 방전 회로(115b)는 제1 전류 방전 회로(115a)와 다를 수 있다. 제2 전류 방전 회로(115b)는 제2 출력 전류(IO2)를 일방향으로만 출력할 수 있다. 이 경우, 제2 출력 전류(IO2)는 0 또는 음의 값만을 가질 수 있으나 이에 제한되는 것은 아니다. 예컨대, 제2 전류 방전 회로(115b)는 제1 전류 방전 회로(115a)와 실질적으로 동일할 수도 있다. 일 예에서, 제2 출력 전류(IO2)는 펄스 전류일 수 있다.
챔버(CB)에 인가된 챔버 전류(ICB)는 제1 출력 전류(IO1) 및 제2 출력 전류(IO2)의 합과 같을 수 있다. 후술하듯, 챔버(CB)는 용량성 부하로 모델링될 수 있으므로, 챔버(CB)에 인가된 챔버 전류(ICB)는 챔버(CB)에 인가된 출력 전압(VOUT)을 변화시킬 수 있다. 예컨대, 음의 값을 갖는 챔버 전류(ICB)가 챔버(CB)에 인가됨에 따라, 출력 전압(VOUT)은 더 작은 절댓값을 갖는 양의 전압이 되거나, 더 큰 절댓값을 갖는 음의 전압이 될 수 있다. 다른 예로, 양의 값을 갖는 챔버 전류(ICB)가 챔버(CB)에 인가됨에 따라, 출력 전압(VOUT)은 더 작은 절댓값을 갖는 음의 전압이 되거나, 더 큰 절댓값을 갖는 양의 전압이 될 수 있다.
도 3a 및 도 3b는 다른 예시적인 실시예들에 따른 전류 저장 회로들(113a', 113b', 113a", 113b")을 설명하기 위한 도면들이다.
도시의 편의상 도 3a 및 도 3b에서, 전류 저장 회로들(113a', 113b', 113a", 113b") 외의 구성 요소는 도시되지 않는다.
도 3a를 참조하면, 도 2에서와 달리, 제1 및 제2 유도성 소자들(L1', L2')은 유도 결합되지 않은 복수의 인덕터들로 구성될 수 있다.
도 3b를 참조하면, 도 2에서와 달리, 제1 및 제2 유도성 소자들(L1, L2)은 단일의 인덕터로 구성될 수 있다.
도 4는 일부 실시예들에 따른 전압 생성기(110)의 예시를 나타내는 회로도이다.
도 4를 참조하면, 펄스 회로(110a) 및 슬로프 회로(110b) 각각은 전압-전류 컨버팅 회로일 수 있다. 펄스 회로(110a)는 각각 투 포트 네트워크인 제1 전류 충전 회로(111a), 제1 전류 저장 회로(113a) 및 제1 전류 방전 회로(115a)가 종속 접속된(Cascaded) 구조를 포함할 수 있다. 마찬가지로, 슬로프 회로(110b)는 각각 투 포트 네트워크인 제2 전류 충전 회로(111b), 제2 전류 저장 회로(113b) 및 제2 전류 방전 회로(115b)가 종속 접속된 구조를 포함할 수 있다.
제1 전류 충전 회로(111a) 및 제2 전류 충전 회로(111b)는 입력 포트(회로도 상 좌측 포트)에 인가된 DC(Direct current) 전원들(Vdc1, Vdc2)에 기초하여 펄스 전압을 출력 포트(회로도 상 우측 포트)로 출력할 수 있다.
본 예시의 제1 전류 충전 회로(111a)는, 풀 브리지 3 레벨 NPC(Full Bridge 3 level Neutral Point Clamped) 토폴로지를 포함하는 컨버터 회로일 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 전류 충전 회로(111a)는 서로 다른 레벨의 전압을 출력할 수 있는 임의의 컨버터 회로를 포함할 수 있다.
제1 전류 저장 회로(113a)는 제1 유도성 소자(L1)를 포함할 수 있고, 제2 전류 저장 회로(113b)는 제2 유도성 소자(L2)를 포함할 수 있다. 제1 전류 저장 회로(113a)의 입력 포트를 통해 제1 전류 충전 회로(111a)의 출력 전압이 인가될 수 있고, 제1 전류 충전 회로(111a)의 출력 전압에 의해 제1 유도성 소자(L1)를 통해 흐르는 제1 내부 전류(IL1)가 충전될 수 있다.제1 전류 저장 회로(113a)의 출력 포트를 통해 제1 전류 방전 회로(115a)로 제1 내부 전류(IL1)가 출력될 수 있다. 제2 전류 저장 회로(113b)의 입력 포트를 통해 제2 전류 충전 회로(111b)의 출력 전압이 인가될 수 있고, 제2 전류 충전 회로(111b)의 출력 전압에 의해 제2 유도성 소자(L2)를 통해 흐르는 제2 내부 전류(IL2)가 충전될 수 있다. 제2 전류 저장 회로(113b)의 출력 포트를 통해 제2 전류 방전 회로(115b)로 제2 내부 전류(IL2)가 출력될 수 있다.
제1 전류 충전 회로(111a)는 제1 전류 계측기(CM1)에 의해 측정된 제1 내부 전류(IL1)의 값을 피드백 신호로 하여, 제1 내부 전류(IL1)가 실질적으로 일정한 값을 갖도록 제1 유도성 소자(L1)를 충전할 수 있다. 제2 전류 충전 회로(111b)는 제2 전류 계측기(CM2)에 의해 측정된 제2 내부 전류(IL2)의 값을 피드백 신호로 하여, 제2 내부 전류(IL2)가 실질적으로 일정한 값을 갖도록 제2 유도성 소자(L2)를 충전할 수 있다.
제1 및 제2 전류 방전 회로들(115a, 115b)은 제1 및 제2 내부 전류들(IL1, IL2)을 각각 순서대로 제1 및 제2 출력 전류들(IO1, IO2)로 출력하는 회로일 수 있다. 제1 전류 방전 회로(115a)는 제1 내부 전류(IL1)가 챔버(CB)로 출력되지 않고 프리-휠링(Free-wheeling)할 수 있는 경로를 제공할 수 있다. 여기서 프리-휠링은 제1 내부 전류(IL1)가 외부의 부하(즉, 챔버(CB))에 인가되지 않음으로써, 실질적인 부하 없이 폐경로를 따라 흐르는 것을 의미한다. 제1 전류 방전 회로(115a)는 제1 내부 전류(IL1)가 챔버(CB)로 출력되기 위한 경로를 제공할 수 있다.
제1 전류 방전 회로(115a)는 제1 내부 전류(IL1)가 챔버(CB)의 제1 단자로 입사하도록 하거나, 상기 제1 단자의 반대인 제2 단자로 입사하기 하도록 하는 가변 경로를 제공할 수 있다. 제1 내부 전류(IL1)가 챔버(CB)의 제1 단자(예컨대, 제11 노드(n11)와 연결된 단자)로 입사하는 경우, 제1 출력 전류(IO1)는 제1 내부 전류(IL1)와 실질적으로 동일할 수 있다. 제1 내부 전류(IL1)가 챔버(CB)의 제2 단자(예컨대, 제13 노드(n13)와 연결된 단자)를 통해 챔버(CB)로 입사하는 경우, 제1 출력 전류(IO1)는 제1 내부 전류(IL1)와 실질적으로 같은 크기를 갖고 반대의 부호를 가질 수 있다.
제2 전류 방전 회로(115b)는 제2 내부 전류(IL2)가 챔버(CB)로 출력되지 않도록 프리 휠링할 수 있는 경로를 제공할 수 있다. 제2 전류 방전 회로(115b)는 제2 내부 전류(IL2)가 챔버(CB)로 출력되기 위한 경로를 제공할 수 있다.
제1 전류 충전 회로(111a)는 제1 및 제2 커패시터들(C1, C2), 제1 내지 제4 다이오드들(Di1~Di4) 및 제1 내지 제8 스위치 소자들(T1~T8)을 포함할 수 있다.
제1 커패시터(C1)는 제1 노드(n1) 및 제2 노드(n2) 사이에 연결될 수 있고, 제2 커패시터(C2)는 제2 노드(n2) 및 제3 노드(n3) 사이에 연결될 수 있다. 제1 노드 및 제3 노드(n1, n3) 사이에 제1 전원(Vdc1)이 인가될 수 있고, 제1 및 제2 커패시터들(C1, C2)에 의해 DC 전원인 제1 전원(Vdc1)의 값이 일정하게 유지될 수 있다. 제1 및 제3 노드들(n1, n3)은 제1 전류 충전 회로(111a)의 입력 포트를 구성할 수 있다.
제1 내지 제8 스위치 소자들(T1~T8) 및 후술하는 제9 내지 16 스위치 소자들(T9~T16)은 각각의 게이트 전극에 인가된, 컨트롤러(120, 도 2 참조)의 제어 신호에 기초하여 동작할 수 있다. 제1 내지 제16 스위치 소자들(T1~T16)은 전력 반도체 소자일 수 있다. 여기서, 전력 반도체 소자는 전력의 변환이나 제어에 사용되는 반도체 소자이며, 전력 장치(Power device)라고도 지칭될 수 있다. 도 4에서, 제1 내지 제16 스위치 소자들(T1~T16)은 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 것으로 도시되었으나, 이에 제한되지 않는다. 예컨대, 제1 내지 제16 스위치 소자들(T1~T16)은 IGBT(Insulated Gate Bipolar Transistor)일 수도 있다.
제1 스위치 소자(T1)의 제1 전극(예컨대, 드레인)은 제1 노드(n1)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제4 노드(n4)에 연결될 수 있다. 제2 스위치 소자(T2)의 제1 전극(예컨대, 드레인)은 제4 노드(n4)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제5 노드(n5)에 연결될 수 있다. 제3 스위치 소자(T3)의 제1 전극(예컨대, 드레인)은 제5 노드(n5)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제6 노드(n6)에 연결될 수 있다. 제4 스위치 소자(T4)의 제1 전극(예컨대, 드레인)은 제6 노드(n6)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제3 노드(n3)에 연결될 수 있다. 제5 스위치 소자(T5)의 제1 전극(예컨대, 드레인)은 제1 노드(n1)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제7 노드(n7)에 연결될 수 있다. 제6 스위치 소자(T6)의 제1 전극(예컨대, 드레인)은 제7 노드(n7)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제8 노드(n8)에 연결될 수 있다. 제7 스위치 소자(T7)의 제1 전극(예컨대, 드레인)은 제8 노드(n8)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제9 노드(n9)에 연결될 수 있다. 제8 스위치 소자(T8)의 제1 전극(예컨대, 드레인)은 제9 노드(n9)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제3 노드(n3)에 연결될 수 있다. 제5 및 제8 노드들(n5, n8)은 제1 전류 충전 회로(110a)의 출력 포트를 구성할 수 있다.
제1 내지 제4 다이오드들(Di1~Di4)은 제1 유도성 소자(L1)의 전류가 역류하는 것을 방지하기 위한 회로 소자들일 수 있다. 제1 다이오드(Di1)의 애노드는 제2 노드(n2)에 연결될 수 있고, 캐소드는 제4 노드(n4)에 연결될 수 있다. 제2 다이오드(Di2)의 애노드는 제6 노드(n6)에 연결될 수 있고, 캐소드는 제2 노드(n2)에 연결될 수 있다. 제3 다이오드(Di3)의 애노드는 제2 노드(n2)에 연결될 수 있고, 캐소드는 제7 노드(n7)에 연결될 수 있다. 제4 다이오드(Di4)의 애노드는 제9 노드(n9)에 연결될 수 있고, 캐소드는 제2 노드(n2)에 연결될 수 있다.
제1 전류 저장 회로(113a)의 제1 유도성 소자(L1)는 서로 유도 결합된 제1 및 제2 인덕터들(L1_1, L1_2)을 포함할 수 있다. 제1 인덕터(L1_1)의 제1 단자 및 제2 인덕터(L1_2)의 제1 단자는 제1 전류 저장 회로(113a)의 입력 포트를 구성할 수 있다. 제1 인덕터(L1_1)의 제1 단자는 제5 노드(n5)에 연결될 수 있고, 제2 인덕터(L1_2)의 제1 단자는 제8 노드(n8)에 연결될 수 있다. 이에 따라, 제1 유도성 소자(L1)에 저장된 제1 내부 전류(IL1)는 제1 전류 충전 회로(111a)의 출력 값에 따라 변화할 수 있다.
제1 인덕터(L1_1)의 제2 단자 및 제2 인덕터(L1_2)의 제2 단자는 제1 전류 저장 회로(113a)의 출력 포트를 구성할 수 있다. 제1 인덕터(L1_1)의 제2 단자는 제10 노드(n10)에 연결될 수 있고, 제2 인덕터(L1_2)의 제2 단자는 제12 노드(n12)에 연결될 수 있다. 제1 유도성 소자(L1)의 제1 내부 전류(IL1)는 제1 전류 저장 회로(113a)의 출력 포트를 통해 제1 전류 방전 회로(115a)로 출력될 수 있다.
제1 전류 방전 회로(115a)는 제9 내지 제12 스위치 소자들(T9~T12) 및 제5 내지 제8 다이오드들(Di5~Di8)을 포함할 수 있다. 제10 및 제12 노드들(n10, n12)은 제1 전류 방전 회로(115a)의 입력 포트를 구성할 수 있고, 제11 및 제13 노드들(n11, n13)은 제1 전류 방전 회로(115a)의 출력 포트를 구성할 수 있다.
제9 스위치 소자(T9)의 제1 전극(예컨대, 드레인)은 제10 노드(n10)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제5 다이오드(Di5)의 애노드에 연결될 수 있다. 제5 다이오드(Di5)의 캐소드는 제11 노드(n11)에 연결될 수 있다.
제10 스위치 소자(T10)의 제1 전극(예컨대, 드레인)은 제11 노드(n11)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제6 다이오드(Di6)의 애노드에 연결될 수 있다. 제6 다이오드(Di6)의 캐소드는 제12 노드(n12)에 연결될 수 있다.
제11 스위치 소자(T11)의 제1 전극(예컨대, 드레인)은 제10 노드(n10)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제7 다이오드(Di7)의 애노드에 연결될 수 있다. 제7 다이오드(Di7)의 캐소드는 제13 노드(n13)에 연결될 수 있다.
제12 스위치 소자(T12)의 제1 전극(예컨대, 드레인)은 제13 노드(n13)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제8 다이오드(Di8)의 애노드에 연결될 수 있다. 제8 다이오드(Di8)의 캐소드는 제12 노드(n12)에 연결될 수 있다.
챔버(CB)의 제1 전극은 제11 노드(n11)에 연결될 수 있고, 제2 전극은 제13 노드(n13)에 연결될 수 있다. 이에 따라, 챔버(CB)에 제1 전류 방전 회로(115a)의 제1 출력 전류(IO1)가 인가될 수 있다.
제2 전류 충전 회로(111b)는 제3 및 제4 커패시터들(C3, C4), 제9 및 제10 다이오드들(Di9, Di10) 및 제13 및 제14 스위치 소자들(T13, T14)을 포함할 수 있다.
제3 커패시터(C3)는 제14 및 제15 노드들(n14, n15) 사이에 연결될 수 있고, 제4 커패시터(C4)는 제15 및 제16 노드들(n15, n16) 사이에 연결될 수 있다. 제14 및 제16 노드(n14, n16) 사이에 제2 전원(Vdc2)이 인가될 수 있고, 제3 및 제4 커패시터들(C3, C4)에 의해 DC 전원인 제2 전원(Vdc2)의 값이 일정하게 유지될 수 있다. 제14 및 제16 노드들(n14, n16)은 제2 전류 충전 회로(111b)의 입력 포트를 구성할 수 있다.
제13 스위치 소자(T13)의 제1 전극(예컨대, 드레인)은 제14 노드(n14)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제17 노드(n17)에 연결될 수 있다. 제14 스위치 소자(T14)의 제1 전극(예컨대, 드레인)은 제18 노드(n18)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제16 노드(n16)에 연결될 수 있다.
제9 다이오드(Di9)의 애노드는 제15 노드(n15)에 연결될 수 있고, 캐소드는 제17 노드(n17)에 연결될 수 있다. 제10 다이오드(Di10)의 애노드는 제18 노드(n18)에 연결될 수 있고, 캐소드는 제15 노드(n15)에 연결될 수 있다. 제17 및 제18 노드는 제2 전류 충전 회로(111b)의 출력 포트를 구성할 수 있다. 도 4에서, 제2 전류 충전 회로(111b)는 제1 전류 충전 회로(111a)에 비해 간단한 회로 구성을 갖는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예시적인 실시예들에 따르면, 제2 전류 충전 회로(111b)는 제1 전류 충전 회로(111a)와 실질적으로 동일한 회로로 구성될 수도 있다.
제2 전류 저장 회로(113b)의 제2 유도성 소자(L2)는 서로 유도 결합된 제1 및 제2 인덕터들(L2_1, L2_2)을 포함할 수 있다. 제1 인덕터(L2_1)의 제1 단자 및 제2 인덕터(L1_2)의 제1 단자는 제2 전류 저장 회로(113b)의 입력 포트를 구성할 수 있다. 제1 인덕터(L2_1)의 제1 단자는 제17 노드(n17)에 연결될 수 있고, 제2 인덕터(L1_2)의 제1 단자는 제18 노드(n18)에 연결될 수 있다. 이에 따라, 제2 유도성 소자(L2)에 저장된 제2 내부 전류(IL2)는 제2 전류 충전 회로(111b)의 출력 값에 따라 변화할 수 있다.
제1 인덕터(L2_1)의 제2 단자 및 제2 인덕터(L2_2)의 제2 단자는 제2 전류 저장 회로(113b)의 출력 포트를 구성할 수 있다. 제1 인덕터(L2_1)의 제2 단자는 제13 노드(n13)에 연결될 수 있고, 제2 인덕터(L2_2)의 제2 단자는 제19 노드(n19)에 연결될 수 있다. 제2 유도성 소자(L2)의 제2 내부 전류(IL2)는 제2 전류 저장 회로(113b)의 출력 포트를 통해 제2 전류 방전 회로(115b)로 출력될 수 있다.
제2 전류 방전 회로(115b)는 제15 및 제16 스위치 소자들(T15, T16) 및 제11 및 제12 다이오드들(Di11, Di12)을 포함할 수 있다. 제17 및 제18 노드들(n17, n18)은 제2 전류 방전 회로(115b)의 입력 포트를 구성할 수 있고, 제11 및 제13 노드들(n11, n13)은 제2 전류 방전 회로(115b)의 출력 포트를 구성할 수 있다. 제2 전류 방전 회로(115b)는 입력 포트로 들어온 제2 내부 전류(IL2)를 출력 포트로 출력하거나, 제2 내부 전류(IL2)가 프리 휠링할 수 있는 경로를 제공할 수 있다. 예시적인 실시예들에 따르면, 제2 전류 방전 회로(115b)는 2 레벨 펄스 전류원일 수 있다.
제1 및 제2 전류 방전 회로들(115a, 115b)은 각각의 출력 포트가 병렬로 연결된 투 포트 네트워크들일 수 있다. 제1 및 제2 전류 방전 회로들(115a, 115b)은 출력 포트에 챔버(CB)가 연결된 종단된 투 포트 네트워크들일 수 있다.
제15 스위치 소자(T15)의 제1 전극(예컨대, 드레인)은 제13 노드(n13)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제11 다이오드(Di11)의 애노드에 연결될 수 있다. 제11 다이오드(Di11)의 캐소드는 제19 노드(n19)에 연결될 수 있다.
제16 스위치 소자(T16)의 제1 전극(예컨대, 드레인)은 제11 노드(n11)에 연결될 수 있고, 제2 전극(예컨대, 소스)은 제12 다이오드(Di12)의 애노드에 연결될 수 있다. 제12 다이오드(Di12)의 캐소드는 제19 노드(n19)에 연결될 수 있다.
도 4에 도시된 것과 같이 펄스 회로(110a) 내에 기생 인덕터(Ls)가 형성될 수 있는바, 종래의 커패시터 기반 컨버팅 회로를 포함하는 전압 파형 생성기는 LC 공진으로 인한 전압이 진동하는 링잉(ringing) 현상이 발생하였다. 여기서 기생 인덕터(Ls)는 펄스 회로(110a)를 구성하는 요소들에 의해 형성되는 의도치 않은 등가 인덕터로서, 별도로 제공된 소자가 아니다. 이러한 링잉 현상에 의해 종래의 챔버 내의 플라즈마 이온들을 가속하는 바이아스 전압이 시간에 따라 변화하는바, 웨이퍼에 도달하는 이온들의 에너지가 넓은 에너지 대역에 분포하는 문제점이 있었다. 예시적인 실시예들에 따르면, 펄스 회로(110a) 내에 커패시터가 배치되지 않고, 기생 인덕터(Ls)에 비해 훨씬 큰(예컨대, 약 10배이상, 또는 약 100배 이상) 인덕턴서를 갖는 유도성 소자(L1)를 포함하는바, 챔버(CB)에 인가된 출력 전압(VOUT)의 진동이 발생하지 않을 수 있다. 이에 따라, 전압 생성기(110)의 신뢰성이 제고될 수 있다.
도 5는 일부 실시예들에 따른 전압 생성기(110)를 이용한 출력 전압(VOUT) 전압 파형 발생 방법을 설명하기 위한 순서도이다. 도 6은 전압 생성기(110)를 시간에 따른 출력 전압(VOUT) 및 챔버(CB)에 인가된 챔버 전류(ICB)의 변화를 나타낸 그래프이다. 도 7a 내지 도 7c는 도 2의 전압 생성기(110)의 동작을 설명하기 위한 회로도들이다.
도 6 및 도 7a를 참조하면, 전압 생성기(110)는 주기(T)를 갖는 전압 파형을 챔버(CB)에 인가할 수 있다. 주기(T)는 제1 내지 제4 구간들(D1, D2, D3, D4)을 포함할 수 있다. 제1 구간(D1)은 오프 듀티이고, 제2 내지 제4 구간들은 온 듀티일 수 있다.
도1, 도 5, 도 6 및 도 7a를 참조하면, 전압 생성기(110)는 제1 구간(D1) 동안 0의 전류를 인가할 수 있다. 컨트롤러(120)는, 제11, 제12 및 제15 스위치 소자들(T11, T12, T15)을 턴 온 시키고, 제9, 제10 및 제16 스위치 소자들 (T9, T10, T16)을 턴 오프 시킬 수 있다. 이에 따라, 제1 및 제2 내부 전류들(IL1, IL2)은 도 7a에 굵은 선으로 표시된 부분을 포함하는 경로를 따라 흐를 수 있다. 이에 따라, 제1 및 제1 출력 전류들(IO1, IO2)의 값은 각각 0일 수 있고, 챔버로 흘러 들어가는 전류인 챔버 전류(ICB) 역시 0일 수 있다.
도1, 도 5, 도 6 및 도 7b를 참조하면, P20에서 전압 생성기(110)는 제2 구간(D2) 동안 제1 내부 전류(IL1)와 같은 크기를 갖는 음의 전류를 챔버(CB)에 인가할 수 있다. 컨트롤러(120)는 제10, 제11 및 제15 스위치 소자들(T10, T11, T15)을 턴 온 시키고, 제9, 제12 및 제16 스위치 소자들 (T9, T12, T16)을 턴 오프 시킬 수 있다. 이에 따라 제1 및 제2 내부 전류들(IL1, IL2)은 굵은 선으로 표시된 부분을 포함하는 경로를 따라 흐를 수 있다.
이에 따라, 제1 내부 전류(IL1)는 음의 값을 갖는 제1 출력 전류(IO1)로 출력될 수 있다. 제2 내부 전류(IL2)는 제15 스위치 소자(T15) 및 제11 다이오드(Di11)를 포함하는 폐루프를 따라 프리휠링할 수 있고, 제2 출력 전류(IO2)는 0A일 수 있다. 즉, 제1 출력 전류(IO1)는 제1 내부 전류(IL1)와 같은 크기를 갖는 음의 전류일 수 있고, 챔버 전류(ICB)는 제1 출력 전류(IO1)와 같을 수 있다.
챔버(CB)에 인가된 출력 전압(VOUT)은 제2 구간(D2) 동안 양의 전압인 제1 전압(V1)으로부터 음의 전압인 제2 전압(V2)으로 강하할 수 있다. 제1 전압과 제2 전압의 차는 약 1kV이상일 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면, 제1 전압(V1)의 크기와 제2 전압(V2)의 크기가 같을 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면, 제2 구간(D2)은 주기(T)의 약 1/100 내지 약 1/2의 범위에 있을 수 있다. 일부 실시예들에 따르면, 제2 구간(D2)은 주기(T)의 약 1/10 내지 약 4/5의 범위에 있을 수 있다.
도1, 도 5, 도 6 및 도 7c를 참조하면, P30에서 전압 파형 생성기(100)는 제3 구간(D3) 동안 제2 내부 전류(IL2)와 같은 크기를 갖는 음의 전류를 챔버(CB)에 인가할 수 있다. 컨트롤러(120)는 제11, 제12 및 제16 스위치 소자들(T11, T12, T16)을 턴 온 시키고, 제9, 제10 및 제15 스위치 소자들(T9, T10, T15)을 턴 오프 시킬 수 있다. 이에 따라 제1 및 제2 내부 전류들(IL1, IL2)은 굵은 선으로 표시된 부분을 포함하는 경로를 따라 흐를 수 있다.
이에 따라, 제1 내부 전류(IL1)는 제11 및 제12 스위치 소자들(T11, T12) 소자들을 포함하는 폐루프를 따라 프리휠링할 수 있고, 제1 출력 전류(IO1)는 0A일 수 있다. 제2 내부 전류(IL2)는 제16 스위치 소자(T16) 및 제12 다이오드(Di12)를 따라 음의 값을 갖는 제2 출력 전류(IO2)로 출력될 수 있다. 즉, 제2 출력 전류(IO2)는 제2 내부 전류(IL2)와 같은 크기를 갖는 음의 전류일 수 있고, 챔버 전류(ICB)는 제2 출력 전류(IO2)와 같을 수 있다. 챔버(CB)에 인가된 출력 전압(VOUT)은 제2 전압(V2)으로부터 더 작은 음의 전압인 제3 전압(V3)으로 강하할 수 있다. 제2 전압(V2)과 제3 전압(V3)의 차는 수백 V 정도일 수 있으나 이에 제한되지 않는다. 제3 구간(D3)은 주기(T)의 약 1/10 내지 약 9/10의 범위에 있을 수 있으나 이에 제한되지 않는다.
도1, 도 5, 도 6 및 도 7d를 참조하면, P40에서 전압 파형 생성기(100)는 제4 구간(D4) 동안 제1 내부 전류(IL1)와 같은 크기를 갖는 양의 전류를 챔버(CB)에 인가할 수 있다. 컨트롤러(120)는 제9, 제12 및 제15 스위치 소자들(T9, T12, T15)을 턴 온 시키고, 제10, 제11 및 제16 스위치 소자들(T10, T11, T16)을 턴 오프 시킬 수 있다. 이에 따라 제1 및 제2 내부 전류들(IL1, IL2)은 굵은 선으로 표시된 것과 부분을 포함하는 경로를 따라 흐를 수 있다.
이에 따라, 제1 내부 전류(IL1)는 제9 및 제12 스위치 소자들(T9, T12)을 포함하는 폐루프를 따라 제1 출력 전류(IO1)로 출력될 수 있다. 제2 내부 전류(IL2)는 제15 스위치 소자(T15) 및 제11 다이오드(Di11)를 포함하는 폐루프를 따라 프리휠링할 수 있고, 제2 출력 전류(IO2)는 0A일 수 있다. 즉, 제1 출력 전류(IO1)는 제1 내부 전류(IL1)와 같은 크기를 갖는 양의 전류일 수 있고, 챔버 전류(ICB)는 제1 출력 전류(IO1)와 같을 수 있다.
챔버(CB)에 인가된 출력 전압(VOUT)은 제3 전압(V3)으로부터 주기(T) 내의 초기 전압인 제1 전압(V1)까지 상승할 수 있다. 예시적인 실시예들에 따르면, 제4 구간(D4)은 제2 구간(D2)보다 더 클 수 있으나 이에 제한되지 않는다.
도 8은 다른 일부 실시예들에 따른 플라즈마 처리 장치(20)를 개략적으로 나타내는 블록도이다.
설명의 편의상 도 1 내지 도 7d를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 8을 참조하면, 플라즈마 처리 장치(20)는 전압 파형 생성기(200) 및 챔버(CB)를 포함할 수 있다. 전압 파형 생성기(200)는 사용자가 설정한 소정의 파형을 갖는 출력 전압(VOUT)을 생성할 수 있고, 생성된 출력 전압(VOUT)을 챔버(CB)에 제공할 수 있다.
전압 파형 생성기(200)는 전압 생성기(210) 및 컨트롤러(220)를 포함할 수 있다. 컨트롤러(220)는 도 1을 참조하여 설명한 컨트롤러(120)와 유사하다.
전압 생성기(210)는 도 1의 전압 생성기(110)와 달리, 제1 및 제2 펄스회로들(210a, 210c) 및 슬로프 회로(210b)를 포함할 수 있다. 제1 및 제2 펄스회로들(210a, 210c)은 각각 도 1의 펄스 회로(110a)와 유사한 구성을 포함할 수 있으며 유사한 방식으로 동작할 수 있다. 슬로프 회로(210b)는 도 1의 슬로프 회로(110b)와 유사하다.
일부 실시예들에 따르면, 제1 및 제2 펄스 회로(210a, 210c)은 챔버(CB)에 서로 다른 펄스 형태의 출력 전압(VOUT)을 인가하기 위해, 서로 다른 크기의 제1 및 제3 출력 전류들(IO1, IO3)을 출력할 수 있다. 이에 따라, 챔버(CB)에 인가된 출력 전압(VOUT)은 공정 조건에 따라 다른 전압을 안정적으로 인가할 수 있다. 예컨대, 제1 공정 조건에서 제1 펄스 회로(210a)는 0이 아닌 제1 출력 전류(IO1)를 출력하고, 제2 공정 조건에서 제2 펄스 회로(210b)는 0이 아닌 제3 출력 전류(IO3)를 출력할 수 있다.
다른 일부 실시예들에 따르면, 제1 펄스 회로(210a)와 제2 펄스 회로(210b)가 제1 및 제3 출력 전류(IO1, IO3)를 교번으로 출력할 수 있다. 예컨대, 도 6의 그래프에서, 어느 하나의 주기(T)의 제2 및 제4 구간들(D2, D4) 동안, 제1 펄스 회로(210a)가 0이 아닌 제1 출력 전류(IO1)를 챔버(CB)에 인가할 수 있고, 후속하는 주기(T)의 제2 및 제4 구간들(D2, D4) 동안 제2 펄스 회로(210c)가 0이 아닌 제3 출력 전류(IO3)를 챔버(CB)에 인가할 수 있다.
다른 일부 실시예들에 따르면, 도 6의 하나의 주기(T) 내에서, 제2 구간(D2) 동안, 제1 펄스 회로(210a)는 0이 아닌 제1 출력 전류(IO1)를 챔버(CB)에 인가하고, 제4 구간(D4) 동안 제2 펄스 회로(210c)는 0이 아닌 제3 출력 전류(IO3)를 챔버(CB)에 인가할 수도 있다.
다른 일부 실시예들에 따르면, 제1 및 제2 펄스 회로들(210a, 210c)은 서로 실질적으로 동일한 크기의 제1 및 제3 출력 전류들(IO1, IO3)을 출력할 수 있다. 이 경우, 제2 펄스 회로(210c)는 제1 펄스 회로(210a)의 예비 회로일 수 있다.
도 9은 다른 일부 실시예들에 따른 플라즈마 처리 장치(30)를 개략적으로 나타내는 블록도이다.
도 9를 참조하면, 플라즈마 처리 장치(30)는 전압 파형 생성기(300) 및 챔버(CB)를 포함할 수 있다. 전압 파형 생성기(300)는 사용자가 설정한 소정의 파형을 갖는 출력 전압(VOUT)을 생성할 수 있고, 생성된 출력 전압(VOUT)을 챔버(CB)에 제공할 수 있다.
전압 파형 생성기(300)는 전압 생성기(310) 및 컨트롤러(320)를 포함할 수 있다. 컨트롤러(320)는 도 1을 참조하여 설명한 컨트롤러(120)와 유사하다.
전압 생성기(310)는 도 1의 전압 생성기(110)와 달리, 제1 및 제2 펄스 회로들(310a, 310c) 및 제1 및 제2 슬로프 회로들(310b, 310d)을 포함할 수 있다. 제1 및 제2 펄스 회로들(310a, 310c)은 각각 도 1의 펄스 회로(110a)와 유사한 구성을 포함할 수 있으며 유사한 방식으로 동작할 수 있다. 제1 및 제2 슬로프 회로들(310b, 310d)은 도 1의 슬로프 회로(110b)와 유사한 구성을 포함할 수 있으며 유사한 방식으로 동작할 수 있다.
일부 실시예들에 따르면, 제1 및 제2 펄스 회로들(310a, 310c)은 챔버(CB)에 서로 다른 펄스 형태의 출력 전압(VOUT)을 인가하기 위해, 서로 다른 크기의 제1 및 제3 출력 전류들(IO1, IO3)을 출력할 수 있다. 일부 실시예들에 따르면, 제1 및 제2 펄스 회로들(310a, 310c)은 출력 전압(VOUT)의 펄스의 온 듀티에 서로 다른 형태의 슬로프를 형성하기 위해, 서로 다른 크기의 제2 및 제4 출력 전류들(IO2, IO4)을 출력할 수 있다.
이에 따라, 전압 파형 생성기(300)는 제1 내지 제4 출력 전류들(IO1~IO4)의 조합을 통해, 공정 조건에 따라 다른 파형의 펄스 전압인 출력 전압(VOUT)을 챔버(CB)에 안정적으로 인가할 수 있다.
도 10a는 일부 실시예들에 따른 웨이퍼 처리 장치(1000)를 설명하기 위한 블록도이다.
도 10b는 일부 실시예들에 따른 웨이퍼 처리 장치(1000)를 모델링한 회로도이다.
도 10a 및 도 10b를 참조하면, 웨이퍼 처리 장치(1000)는 챔버(CB), 제1 전력 생성기(1100) 및 제2 전력 생성기(1200)를 포함할 수 있다. 챔버(CB) 내의 상부 영역에는 상부 전극(Top Electrode)(TE)이 배치되고, 챔버(CB) 내의 하부 영역에는 하부 전극(Bottom Electrode)(BE)가 배치되며, 하부 전극(BE)의 상에 웨이퍼(W)가 배치될 수 있다. 일부 실시예들에 따르면, 하부 전극(BE)은 정전력에 의해 웨이퍼(W)를 고정하고 지지하는 정전 척(Electrostatic Chuck: ESC)을 포함할 수 있다. 또한, 챔버(CB)는 가스 공급부 및 가스 배출부를 포함할 수 있으며, 가스 공급부는 반응 가스를 챔버(CB) 내에 공급하고, 가스 배출부를 통해 가스를 배기하여 챔버(CB)를 진공 상태로 유지할 수 있다.
도 10a에 도시된 웨이퍼 처리 장치(1000)는 설명의 편의상 상부 전극(TE)에 연속파인 RF 전원이 인가되고, 하부 전극(BE)에 바이아스 전압이 인가되는 연속파 라디칼 제어 플라즈마(Radical Controlled Plasma) 챔버를 예시한 것으로서, 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 예컨대, 웨이퍼 처리 장치(1000)는 상부 전극에 그라운드 전위가 인가되고 하부 전극에 연속파 RF 전원 및 바이아스 전원이 각각 인가되는 용량 결합형(Capacitively coupled) 플라즈마 챔버일 수도 있다.
제1 전력 생성기(1100)는 제1 출력 전압(VOUT1)을 생성할 수 있고, 생성된 제1 출력 전압(VOUT1)을 상부 전극(TE)에 제공할 수 있다. 제1 출력 전압(VOUT1)은 플라즈마를 생성하기 위한 전력으로서, 소스(source) 전력이라고 지칭할 수 있다. 일부 실시예들에 따르면, 제1 출력 전압(VOUT1)은 RF(Radio frequency)의 정현파 전압일 수 있고, 제1 전력 생성기(1100)는 RF 전력 생성기일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 전력 생성기(1100)는 도 1, 도 8 및 도 9의 전압 파형 생성기들(100, 200, 300)과 같이 구현될 수 있고, 비정현파의 제1 출력 전압(VOUT1)을 제공할 수도 있다.
제2 전력 생성기(1200)는 제2 출력 전압(VOUT2)을 생성할 수 있고, 생성된 제2 출력 전압(VOUT2)을 하부 전극(BE)에 제공할 수 있다. 제2 출력 전압(VOUT2)은 플라즈마의 이온 에너지를 제어하기 위한 전력으로서, 바이어스(bias) 전압일 수 있다. 하부 전극(BE)에 제2 전력이 제공되면, 하부 전극(BE) 상에 배치되는 웨이퍼(W)에 전압이 유도될 수 있다. 따라서, 제2 전력에 따라 웨이퍼(W)의 전압을 제어할 수 있고, 이에 따라, 챔버(CB) 내에 생성된 플라즈마의 이온 에너지를 제어할 수 있다.
도 10b에서와 같이, 하부 전극(BE)은 블로킹 커패시터(Cbk)로, 제2 전력 생성기(1200)는 전압원으로, 플라즈마는 저항(Rpl)으로, 플라즈마에 포함된 + 이온의 이동은 정 전류원(I_ion)으로 모델링될 수 있다. 플라즈마, 하부 전극(BE) 사이의 공간인 쉬스(Sheath)는 쉬스 커패시터(Csh)로 모델링되었으며, 이에 따라 챔버(CB)는 용량성 부하일 수 있다. 웨이퍼(W)의 전압은 웨이퍼 전압(Vwaf)으로 표기된다. 도 10b의 다이오드는 이온들의 이동의 방향성을 나타내기 위한 것이다.
본 실시예에서, 제2 전력 생성기(1200)는 사용자가 설정한 고전압 및 고주파수의 전압 파형을 출력할 수 있다. 예를 들어, 제2 전력 생성기(1200)는 수 kHz 내지 수 MHz의 주파수로 출력되고, 수십 V 내지 수십 kV의 전압 레벨을 갖는 소정의 파형을 갖는 전압을 출력할 수 있다. 제2 전력 생성기(1200)는 도 1, 도 8 및 도 9의 전압 파형 생성기들(100, 200, 300)을 이용하여 구현될 수 있으며, 도 1 내지 도 9를 참조하여 상술된 설명은 제2 전력 생성기(1200)에 적용될 수 있다.
구체적으로, 제2 전력 생성기(1200)는 적어도 하나의 펄스 회로(1210) 및 적어도 하나의 슬로프 회로(1220)를 포함할 수 있고, 적어도 하나의 펄스 회로(1210) 및 적어도 하나의 슬로프 회로(1220)는 도 1, 도 8 및 도 9 에 도시된 방식 중 어느 하나의 방식으로 구성될 수 있다. 적어도 하나의 펄스 회로(1210)는 구형파를 생성하고, 적어도 하나의 슬로프 회로(1220)는 구형파의 온 듀티에 슬로프를 형성할 수 있다.
이온 에너지의 분포는 슬로프 회로(1220)에서 출력되는 슬로프 전압 파형에 따라 결정될 수 있다. 보다 구체적으로, 웨이퍼(W)에 플라즈마의 이온이 도달함에 따라 웨이퍼 전압(Vwaf)이 상승하게 되고, 슬로프 회로(1220)는 상기 이온의 도달에 의한 웨이퍼 전압(Vwaf)의 상승을 상쇄할 수 있다. 이에 따라, 제2 전력 생성기(1200)는 제2 출력 전압(VOUT2) 플라즈마 이온들이 좁은 에너지 영역에 걸쳐서 분포하게 할 수 있다.
일부 실시예에 따르면, 웨이퍼 처리 장치(1000)는 제2 전력 생성기(1200)와 하부 전극(BE) 사이에 배치된 필터를 더 포함할 수 있다. 필터는 제1 전력 생성기(1100)에서 생성된 제1 출력 전압(VOUT1)이 제2 전력 생성기(1200)에 인가되지 못하도록 제1 출력 전압(VOUT1)을 차단하고, 제2 전력 생성기(1200)에서 생성된 제2 출력 전압(VOUT2)이 하부 전극(BE)에 인가되도록 제2 전력을 통과시킬 수 있다. 구체적으로, 필터는 제1 전력 생성기(1100)에서 생성된 RF 전력의 주파수 성분을 제거할 수 있다. 예를 들어, 필터는 로우 패스 필터, 밴드 스톱 필터 또는 그들의 조합으로 구성될 수 있다.
일부 실시예에 따르면, 웨이퍼 처리 장치(1000)는 제1 전력 생성기(1100)와 상부 전극(TE) 사이에 배치된 필터를 더 포함할 수 있다. 필터는 제2 전력 생성기(1200)에서 생성된 제2 출력 전압(VOUT2)이 제1 전력 생성기(1100)에 인가되지 못하도록 제2 출력 전압(VOUT2)을 차단하고, 제1 전력 생성기(1100)에서 생성된 제1 출력 전압(VOUT1)이 상부 전극(TE)에 인가되도록 제1 출력 전압(VOUT1)을 통과시킬 수 있다. 예를 들어, 필터는 하이 패스 필터, 밴드 스톱 필터 또는 그들의 조합으로 구성될 수 있다.
반응 가스는 챔버(CB) 내에 확산되고, 상부 전극(TE)을 통해 인가되는 제1 출력 전압(VOUT1)에 의해 플라즈마로 변환될 수 있다. 플라즈마는 웨이퍼(W) 표면과 접촉되어 물리적 및 화학적으로 반응하게 되고, 상기 물리적 및 화학적 반응을 통해 플라즈마 어닐링, 식각, 플라즈마 강화 화학적 기상 증착, 물리적 기상 증착, 플라즈마 세정 등의 웨이퍼 처리 공정을 수행할 수 있다.
예를 들어, 웨이퍼 처리 장치(1000)가 식각 공정에 이용되는 경우, 반응 가스는 하부 전극(BE)과 상부 전극(TE) 사이의 고주파 방전에 의해 플라즈마화되고, 플라즈마에 의해 활성화된 라디칼, 전자, 이온에 의해 웨이퍼(W) 상의 피가공 막이 원하는 패턴으로 식각될 수 있다. 본 실시예에 따르면, 플라즈마의 라디칼, 전자, 이온이 에너지 분포를 정밀하게 제어함으로써, 식각률(etching rate), 종횡비, 식각 패턴의 치수(critical dimension), 식각 패턴의 프로파일, 선택비 등의 식각 성능을 개선할 수 있다.
도 11a 내지 도 11c는 종래 플라즈마 처리 장치의 문제점을 설명하기 위한 도면들이며, 도 12a 내지 도 12c는 예시적인 실시예들에 따른 플라즈마 처리 장치의 효과를 설명하기 위한 도면들이다.
도 11a를 참조하면, 도 10a의 제2 전력 생성기(1200)에 대응되는 종래의 전력 생성기의 출력 전압 및 종래의 전력 생성기에 의해 웨이퍼에 인가된 웨이퍼의 전압을 나타낸다.
종래의 전력 생성기는 내부 커패시터에 저장된 전압을 출력하는 커패시터 기반 전압형 컨버터를 사용하였다. 종래의 전력 생성기는 전력 생성기 내부에 형성된 기생 인덕턴스와 전압 저장용 커패시터 사이의 공진으로 인해, 전력 생성기의 출력 전압이 진동하였다. 상기 공진으로 인해, 웨이퍼에 인가된 전압 역시 시간에 따라 진동하게 되어 도 11b에서와 같이 이온 에너지가 넓은 대역에 걸쳐 분포하게 된다. 상대적으로 낮은 에너지를 갖는 이온들은 직진성이 낮으며 이동 거리가 짧을 수 있고, 이에 따라, 도 11c에서와 같이 플라즈마 식각에 의해 형성된 개구들의 측벽이 과도하게 식각되는 보잉 현상 및 서로 다른 폭의 개구들의 식각 깊이가 달라지는 로딩 현상이 발생할 수 있다.
도 10a 및 도 12a를 참조하면, 예시적인 실시예들에 따른 제2 전력 생성기(1200)는 인덕터 소자에 기반한 전류형 컨버터를 포함하는바, 기생 인덕턴스가 실질적으로 무시될 수 있다. 이에 따라, 제2 전력 생성기(1200)의 출력 전압에 공진으로 인한 진동이 발생하지 않고, 웨이퍼(W)의 전압이 상대적으로 일정하게 유지될 수 있다. 따라서, 도 12b에서와 같이 이온 에너지가 매우 좁은 대역에 분포하게 되는바, 도 12c에서처럼 보잉 현상 및 로딩 현상이 발생하지 않고, 개구들의 식각 프로파일이 개선될 수 있다.
도 13은 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도이다.
도 14는 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 그래프이다. 보다 구체적으로 도 14는 도 13의 공정 단계별로, 도 10a의 제1 및 제2 출력 전압들(VOUT1, VOUT2)의 변화를 도시한다.
도 15a 내지 도 15c는 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 10a 도 13 및 도 14를 참조하면, P110에서 챔버(CB) 내에 제1 분위기를 조성할 수 있다.
제1 분위기의 조성은 챔버(CB) 내의 가스의 종류 및 압력을 조정하는 것을 포함할 수 있다. 가스의 종류에 따라, 플라즈마 이온의 종류를 바뀔 수 있고, 압력에 따라 플라즈마 이온의 농도가 바뀔 수 있다. 제1 분위기는 웨이퍼 상에 형성된 자연 산화막을 제거하기에 적합한 가스의 종류 및 압력을 만족할 수 있다. 제1 분위기가 조성되는 동안 제1 및 제2 전력 생성기들(1100, 1200)은 턴 오프될 수 있고, 이에 따라 제1 및 제2 출력 전압들(VOUT1, VOUT2)은 실질적으로 0일 수 있다.
이어서, 도 10a 및 도 13 내지 도 15b를 참조하면, P120에서 제1 식각 공정을 수행할 수 있다.
제1 식각 공정이 수행하기 위해, 웨이퍼(W) 상에 하드 마스크(HM)가 형성될 수 있고, 웨이퍼(W)의 표면 상에 자연 산화막(OL)이 형성될 수 있다. 제1 식각 공정은 도 15b에서와 같이 웨이퍼(W) 내의 개구들(O1, O2)의 바닥면을 노출시키기 위해 자연 산화막(OL)을 제거하는 이방성 식각 공정일 수 있다. 제1 식각 공정이 수행되는 동안 제1 전력 생성기(1100)는 RF 전력인 제1 전압(VOUT1)을 상부 전극(TE)에 인가할 수 있고, 제1 전력 생성기(1100)는 비정현 주기파인 제2 전압(VOUT2)을 하부 전극(BE)에 인가할 수 있다.
이어서, 도 10a, 도 13 및 도 14를 참조하면, P130에서, 챔버(CB) 내에 제2 분위기를 조성할 수 있다. 제2 분위기는 웨이퍼 상에 플라즈마 유발 산화(Plasma induced oxidation) 공정을 수행하기 적합한 가스의 종류 및 압력을 만족할 수 있다. 제2 분위기가 조성되는 동안 제1 및 제2 전력 생성기들(1100, 1200)은 턴 오프될 수 있고, 이에 따라 제1 및 제2 출력 전압들(VOUT1, VOUT2)은 실질적으로 0일 수 있다.
이어서, 도 10a, 도 13 및 도 14를 참조하면, P140에서 산화 공정을 수행할 수 있다. 산화 공정은 후속하는 제2 식각 공정에서 제1 및 제2 개구들(O1, O2, 도 15b) 참조)의 측벽이 손상되는 것을 방지하기 위한 공정이다.
산화 공정이 수행되는 동안, 제1 전력 생성기(1100)는 RF 전력인 제1 출력 전압(VOUT1)을 상부 전력에 인가하여 플라즈마를 형성할 수 있다. P140에서 제1 출력 전압(VOUT1)의 진폭은 P120에서의 제1 출력 전압(VOUT1)의 진폭보다 더 작은 것으로 도시되었으나, 이에 제한되는 것은 아니다. 제2 전력 생성기(1200)는 턴 오프될 수 있다.
이어서, 도 10a, 도 13 및 도 14를 참조하면, P150에서, 챔버(CB) 내에 제3 분위기를 조성할 수 있다. 제3 분위기는 예컨대, 폴리 실리콘을 식각하기 적합한 가스의 종류와 압력을 만족할 수 있다. 제3 분위기가 조성되는 동안 제1 및 제2 전력 생성기들(1100, 1200)은 턴 오프될 수 있고, 이에 따라 제1 및 제2 출력 전압들(VOUT1, VOUT2)은 실질적으로 0일 수 있다.
이어서, 도 10a 및 도 13 내지 도 15c를 참조하면, P160에서 제2 식각 공정을 수행할 수 있다.
제2 식각 공정은 하드 마스크(HM)를 식각 마스크로 이용한 실질적인 식각 공정일 수 있다. 제2 식각 공정에서, 폴리 실리콘 층, 유전층 및 금속층 중 어느 하나가 식각될 수 있다. 제2 식각 공정이 수행되는 동안 제1 전력 생성기(1100)는 RF 전력인 제1 전압(VOUT1)을 상부 전극(TE)에 인가할 수 있고, 제1 전력 생성기(1100)는 비정현 주기파인 제2 전압(VOUT2)을 하부 전극(BE)에 인가할 수 있다.
일부 실시예들에 따르면, P160에서의 제1 전압(VOUT1)의 진폭은 P120에서의 제1 전압(VOUT1)의 진폭보다 더 클 수 있다. 이에 따라, 제2 식각의 플라즈마의 농도는 제1 식각의 플라즈마의 농도보다 더 높을 수 있다.
일부 실시예들에 따르면, P160에서의 제2 전압(VOUT2)의 진폭은 P120에서의 제2 전압(VOUT2)의 진폭보다 더 클 수 있다. 도 1의 전압 파형 생성기(100)가 제2 전력 생성기(1200)로 사용된 경우, 펄스 회로(110a)는 제1 내부 전류(IL1)가 P120에서보다 P160에서 더 높은 값을 갖도록 제1 내부 전류(IL1)를 충전할 수 있다. 도 8 및 도 9의 전압 파형 생성기(200, 300)가 제2 전력 생성기(1200)로 사용된 경우, P120에서 제1 펄스 회로(210a, 310a)가 제1 출력 전류(IO1)를 챔버(CB)에 인가하고, P160에서 제2 펄스 회로(210c, 310c)가 제3 출력 전류(IO3)를 챔버(CB)에 인가할 수도 있다.
일부 실시예들에 따르면, P120에서 제2 출력 전압(VOUT2)의 슬로프와 P160에서 제2 출력 전압(VOUT2)의 슬로프의 기울기가 서로 다를 수 있다. 도 1 및 도 8의 전압 파형 생성기(100, 200)가 제2 전력 생성기(1200)로 사용된 경우, 슬로프 회로(110b, 210b)는 제2 내부 전류(IL2)가 P120에서보다 P160에서 더 높은 값을 갖도록 제2 내부 전류(IL2)를 충전할 수 있다.
도 9의 전압 파형 생성기(300)가 제2 전력 생성기(1200)로 사용된 경우, P120에서 제1 슬로프 회로(310b)가 제2 출력 전류(IO2)를 챔버(CB)에 인가하고, P160에서 제2 슬로프 회로(310d)가 제4 출력 전류(IO4)를 챔버(CB)에 인가할 수도 있다. 제4 출력 전류(IO4)는 제2 출력 전류(IO2)와 다를 수 있다.
예시적인 실시예들에 따르면, 식각 대상(예컨대, 웨이퍼(W))가 식각 목표만큼 식각될 때까지, P110 내지 P160의 공정이 순서대로 반복될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 웨이퍼가 실장되도록 구성된 챔버;
    상기 챔버 내에 플라즈마 이온들을 생성하도록 구성된 RF(Radio frequency) 전원; 및
    상기 웨이퍼를 향하여 상기 플라즈마 이온들을 가속시키도록 구성된 전압 파형 생성기를 포함하되,
    상기 전압 파형 생성기는,
    상기 챔버에 인가된 챔버 전류를 조절함으로써, 펄스 전압인 챔버 전압을 상기 챔버에 인가하도록 구성된 펄스 회로; 및
    펄스 전압인 상기 챔버 전압의 온 듀티에 슬로프를 형성하도록 구성된 슬로프 회로를 포함하고,
    상기 펄스 회로는, 제1 내부 전류를 저장하도록 구성된 제1 유도성 소자를 포함하는 것을 특징으로 하는 웨이퍼 처리 장치.
  2. 제1항에 있어서,
    상기 펄스 회로는,
    상기 제1 유도성 소자의 상기 제1 내부 전류를 충전하도록 구성된 제1 전류 충전 회로; 및
    상기 제1 유도성 소자의 상기 제1 내부 전류에 기초하여 상기 챔버에 제1 출력 전류로 출력하도록 구성된 제1 전류 방전 회로를 포함하는 것을 특징으로 하는 웨이퍼 처리 장치.
  3. 제2항에 있어서,
    상기 제1 전류 방전 회로는 상기 제1 내부 전류와 실질적으로 동일한 상기 제1 출력 전류를 출력하거나, 상기 제1 내부 전류와 실질적으로 동일한 크기를 갖고 반대의 부호를 갖는 상기 제1 출력 전류를 출력하는 것을 특징으로 하는 웨이퍼 처리 장치.
  4. 제1항에 있어서,
    상기 슬로프 회로는 상기 챔버 전류를 조절함으로써 상기 슬로프를 형성하는 것을 특징으로 하는 웨이퍼 처리 장치.
  5. 제1항에 있어서,
    상기 슬로프 회로는 제2 내부 전류를 저장하도록 구성된 제2 유도성 소자를 포함하는 것을 특징으로 하는 웨이퍼 처리 장치.
  6. 제5항에 있어서,
    상기 제2 내부 전류는 상기 제1 내부 전류보다 더 작은 것을 특징으로 하는 웨이퍼 처리 장치.
  7. 플라즈마 공정이 수행되는 챔버; 및
    상기 챔버에 비정현 주기파 전압을 인가하도록 구성된 전압 파형 생성기를 포함하되,
    상기 전압 파형 생성기는,
    상기 챔버에 제1 출력 전류를 인가함으로써, 펄스 전압인 챔버 전압을 상기 챔버에 인가하도록 구성된 펄스 회로; 및
    상기 챔버에 제2 출력 전류를 인가함으로써, 펄스 전압인 상기 챔버 전압의 온 듀티에 슬로프를 형성하도록 구성된 슬로프 회로를 포함하는 플라즈마 처리 장치.
  8. 제7항에 있어서,
    상기 펄스 회로 및 상기 슬로프 회로는 각각 가변 정 전류원을 포함하는 것을 특징으로 하는 플라즈마 처리 장치.
  9. 제7항에 있어서,
    상기 펄스 회로는 제1 내부 전류를 저장하기 위한 제1 유도성 소자를 포함하고, 및
    상기 슬로프 회로는 제2 내부 전류를 저장하기 위한 제2 유도성 소자를 포함하는 것을 특징으로 하는 플라즈마 처리 장치.
  10. 제15항에 있어서,
    상기 챔버 전압은 제1 내지 제4 구간을 포함하는 주기를 갖는 비정현 주기파이고,
    상기 제1 구간에서 상기 챔버 전압이 제1 전압을 유지하도록, 상기 펄스 회로는 상기 제1 내부 전류를 상기 펄스 회로 내에서 프리 휠링시키고 상기 슬로프 회로는 상기 제2 내부 전류를 상기 슬로프 회로 내에서 프리 휠링시키며,
    상기 제2 구간에서 상기 챔버 전압이 상기 제1 전압에서 제2 전압으로 강하하도록, 상기 펄스 회로는 상기 제1 내부 전류를 상기 챔버에 인가하고,
    상기 제3 구간에서 상기 챔버 전압이 상기 제2 전압에서 제3 전압으로 강하하도록, 상기 슬로프 회로는 상기 제2 내부 전류를 상기 챔버에 인가하는 것을 특징으로 하는 플라즈마 처리 장치.
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