KR20210155802A - Led 칩 패키지 및 그 제조방법 - Google Patents

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KR20210155802A
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connection electrodes
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장종민
김창연
양명학
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서울바이오시스 주식회사
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Abstract

본 발명의 일 실시예에 따른 발광 패키지는 제1 및 제2 대향면을 갖는 제1 LED 서브 유닛, 제1 LED 서브 유닛의 제2 면에 배치된 제2 LED 서브 유닛, 제2 LED 서브 유닛 상에 배치된 제3 LED 서브 유닛, 측면들을 가지며 제1, 제2 및 제3 LED 서브 유닛 중 적어도 하나와 전기적으로 연결되고, 제1, 제2 및 제3 LED 서브 유닛 중 적어도 하나의 측면을 덮는 복수의 연결 전극들, 연결 전극들의 적어도 측면들을 둘러싸며, 제1 LED 서브 유닛의 제1 면의 적어도 일 부분을 노출시키는 제1 보호층, 제1 및 제2 대향면을 갖되, 기판의 제1 면이 LED 서브 유닛들을 향하는 기판, 및 기판의 제1 면 상에 배치되고 연결 전극들 중 적어도 하나에 연결된 제1 전극을 포함한다.

Description

LED 칩 패키지 및 그 제조방법
본 발명은 디스플레이용 발광칩 및 그 제조 방법에 관한 것으로, 보다 상세하게는 적층 구조를 갖는 마이크로 발광칩 및 그 제조 방법에 관한 것이다.
발광 다이오드(LEDs)는 무기 광원으로서, 디스플레이, 차량용 램프, 일반 조명 등과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어, 기존 광원을 빠르게 대체하고 있다.
발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 사용되었다. 그러나, 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 마이크로 LED 디스플레이들이 개발되고 있다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합 색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치는 각각 청색, 녹색 및 적색에 대응하는 서브 픽셀을 갖는 픽셀을 포함하며, 특정 픽셀의 색상은 서브 픽셀의 색상에 기초하여 결정될 수 있으며, 픽셀 조합의 선택적 활성화를 통해 이미지가 표시될 수 있다.
LED는 구성 재료에 따라 다양한 색상을 방출할 수 있으므로, 일반적으로 디스플레이 장치는 2차원 평면에 배열된 청색, 녹색, 적색 빛을 방출하는 개별 LED 칩을 가질 수 있다. 그러나, 각 서브 픽셀당 하나의 LED 칩이 제공되는 경우, 디스플레이 장치를 형성하기 위해 실장되어야 하는 LED 칩의 수는 예를 들어 수십만 또는 수백만 개로 매우 커져, 상당한 시간과 실장 공장의 복잡성이 요구된다. 나아가, 서브 픽셀들이 디스플레이 장치의 2차원 평면에 배열되기 때문에, 청색, 녹색 및 적색 광에 대한 서브 픽셀을 포함하는 하나의 픽셀에 대해 상대적으로 큰 면적이 필요하여, 각각의 발광 면적을 감소시켜 서브 픽셀의 밝기를 저하시킨다.
또한, 마이크로 LED는 일반적으로 표면적이 약 10,000 ㎛2 이하로 매우 작은 크기를 가져, 이에 따라, 이러한 작은 크기로 인해 다양한 기술적 문제가 발생한다. 예를 들어, 마이크로 LED들의 어레이가 기판 상에 형성되고, 마이크로 LED들은 기판을 절단함으로써 각각의 마이크로 LED 칩으로 단일화될 수 있다. 개별화된 마이크로 LED 칩들은 그 후 인쇄 회로 기판과 같은 다른 기판에 실장될 수 있으며, 실장 되는 동안 다양한 전사 기술이 사용될 수 있다. 그러나, 이러한 전사 단계에서 각 마이크로 LED 칩을 다루는 것은 그의 크기가 작고 취약한 구조로 인해 일반적으로 어렵다. 또한, 디스플레이 장치의 타겟 기판과 같은 타겟 기판에 형성되는 전극들은, 일반적으로 2차원 평면에 배열된 다수의 서브 픽셀들을 가진 기존 픽셀들의 전극들의 피치에 대응하는 피치로 서로 이격되어 있다.
본 배경 기술에 개시된 상기 정보는 본 발명의 배경 이해를 위한 것일 뿐이며, 따라서, 선행 기술을 구성하지 않는 정보를 포함할 수 있다.
본 발명의 원리 및 일부 예시적인 실시예에 따라 구성된 발광칩들은 다양한 전사 공정 동안 발광 적층 구조체를 보호할 수 있다.
본 발명의 원리 및 일부 예시적인 실시예에 따라 구성된 발광칩들, 예를 들어 마이크로 LED들 및 이를 사용하는 디스플레이는 제조 중 실장 공정을 위한 시간을 감소시키는 단순화된 구조를 갖는다.
본 발명의 원리 및 일부 예시적인 구현에 따라 구성된 발광칩들, 예를 들어 마이크로 LED들은, 핸들링 및 전사를 용이하게 하는 향상된 내부 구조를 가지고 종래의 디스플레이 장치에 장착될 수 있다.
본 발명의 원리 및 일부 예시적인 구현에 따라 구성된 발광칩들, 예를 들어 마이크로 LED들은, 핸들링 및 전사를 용이하게 하는 향상된 내부 구조를 가지고 종래의 디스플레이 장치에 장착될 수 있다.
본 발명의 원리 및 일부 예시적인 구현에 따라 구성된 발광 패키지들, 예를 들어 마이크로 LED들은, LED 스택들 중 하나의 성장 기판과 같은 발광 적층 구조체의 기판을 제거함으로써 달성되는, 증가된 광효율 및 색순도를 갖는다.
본 발명의 다른 특징들은 다음의 설명에서 언급될 것이며, 그리고 부분적으로는 설명으로부터 명확해지거나 발명의 개념의 실시에 의해 알게 될 것이다.
본 발명의 일 실시예에 따른 발광 패키지는 제1 및 제2 대향면을 갖는 제1 LED 서브 유닛, 상기 제1 LED 서브 유닛의 제2 면에 배치된 제2 LED 서브 유닛, 상기 제2 LED 서브 유닛 상에 배치된 제3 LED 서브 유닛, 측면들을 가지며 상기 제1, 제2 및 제3 LED 서브 유닛 중 적어도 하나와 전기적으로 연결되고, 상기 제1, 제2 및 제3 LED 서브 유닛 중 적어도 하나의 측면을 덮는 복수의 연결 전극들, 상기 연결 전극들의 적어도 측면들을 둘러싸며, 상기 제1 LED 서브 유닛의 제1 면의 적어도 일 부분을 노출시키는 제1 보호층, 제1 및 제2 대향면을 갖되, 상기 기판의 제1 면이 상기 LED 서브 유닛들을 향하는 기판, 및 상기 기판의 제1 면 상에 배치되고 상기 연결 전극들 중 적어도 하나에 연결된 제1 전극을 포함한다.
상기 연결 전극들은 상기 제1, 제2 및 제3 LED 서브 유닛 중 적어도 하나와 중첩될 수 있다.
상기 발광 패키지는 상기 연결 전극들 중 적어도 일부의 측면들과 접하는 제2 보호층을 더 포함할 수 있다.
제2 보호층은 상기 연결 전극들 사이에 배치될 수 있다.
상기 제1 보호층은 블랙 에폭시 몰딩 컴파운드 및 폴리이미드 필름 중 적어도 하나를 포함할 수 있다.
상기 제1 전극은 복수의 콘택 전극들을 포함할 수 있되, 상기 콘택 전극들 각각이 제1 거리만큼 서로 이격되어 상기 연결 전극들 중 하나에 대응하고, 상기 발광 패키지는 상기 기판의 제2 면에 배치되는 제2 전극들을 더 포함할 수 있되, 상기 제2 전극들 각각이 제2 거리만큼 서로 이격되어 상기 컨택 전극들 각각에 연결되고, 상기 제2 거리는 상기 제1 거리보다 더 클 수 있다.
상기 제1 보호층과 상기 제2 보호층은 서로 다른 재료를 포함할 수 있다.
상기 제1 LED 서브 유닛은 제1 LED 발광 스택을 포함할 수 있으며, 상기 제2 LED 서브 유닛은 제2 LED 발광 스택을 포함할 수 있고, 상기 제3 LED 서브 유닛은 제3 LED 발광 스택을 포함할 수 있되, 상기 제1, 제2 및 제3 LED 발광 스택은 기판과 중첩하는 연속적으로 더 작은 영역을 가질 수 있고, 상기 발광 스택 중 적어도 하나는 약 10,000㎛2 미만의 표면적을 갖는 마이크로 LED를 포함할 수 있다.
상기 발광 패키지는 상기 연결 전극들과 상기 제3 LED 서브 유닛 사이에 배치되는 제2 보호층을 더 포함할 수 있되, 상기 제2 보호층의 일 측면과 상기 제1 LED 서브 유닛의 제1 면 사이에서 정의된 각은 약 80°미만 일 수 있다.
상기 연결 전극들 중 적어도 하나는 상기 제2 보호층의 적어도 일 측면 및 상면을 덮을 수 있다.
또 다른 실시예에 따른 발광 패키지는 제1 및 제2 대향면을 갖는 제1 LED 서브 유닛, 상기 제1 LED 서브 유닛의 제2 면에 배치된 제2 LED 서브 유닛, 상기 제2 LED 서브 유닛 상에 배치된 제3 LED 서브 유닛, 측면들을 가지며 상기 제1, 제2 및 제3 LED 서브 유닛 중 적어도 하나와 전기적으로 연결되고, 상기 제1, 제2 및 제3 LED 서브 유닛 중 적어도 하나의 측면을 덮는 복수의 연결 전극들, 상기 연결 전극들의 적어도 측면들을 둘러싸며 상기 제1 LED 서브 유닛의 제1 면의 적어도 일 부분을 덮는 일 부분을 갖는 제1 보호층, 제1 및 제2 대향면을 갖되, 상기 기판의 제1 면이 상기 LED 서브 유닛들을 향하는 기판, 및 상기 기판의 제1 면 상에 배치되고 상기 연결 전극들 중 적어도 하나에 연결된 제1 전극을 포함한다.
상기 제1 LED 서브 유닛의 제1 면을 덮는 상기 제1 보호층의 일 부분의 두께는 약 100 ㎛ 미만일 수 있다.
상기 제1 보호층은 상기 제1 LED 서브 유닛의 제1 면과 접촉할 수 있다.
상기 발광 패키지는 상기 기판의 제2 면에 배치되고 상기 제1 전극에 연결되는 제2 전극을 더 포함할 수 있되, 상기 제2 전극은 상기 LED 서브 유닛들 중 적어도 하나와 중첩하고 제1 영역을 갖는 제1 부분, 및 상기 LED 서브 유닛들 중 적어도 하나와 중첩하지 않고 상기 제1 영역보다 더 큰 제2 영역을 갖는 제2 부분을 포함할 수 있다.
상기 발광 패키지는 상기 연결 전극들의 적어도 측면들과 접하는 제2 보호층을 더 포함할 수 있다.
상기 제1 보호층과 상기 제2 보호층은 서로 다른 재료를 포함할 수 있다.
상기 연결 전극들 중 적어도 하나는 상기 제2 보호층의 일 측면 및 상면과 접촉할 수 있다.
상기 연결 전극들 중 적어도 하나는 각진 형상을 가질 수 있다.
제1 보호층은 상기 연결 전극들 사이에 배치될 수 있다.
상기 연결 전극들 중 적어도 하나는 제1 및 제2 대향면을 가질 수 있되, 상기 제1 면이 상기 LED 서브 유닛들을 향하고, 상기 연결 전극의 제1 면은 상기 제2 면의 면적보다 더 큰 면적을 가질 수 있다.
전술한 일반적인 설명 및 다음의 상세한 설명은 모두 예시적이고 설명적이며 청구된 바와 같은 본 발명의 추가 설명을 제공하기 위한 것으로 이해되어야 한다.
본 발명의 추가적인 이해를 제공하기 위해 포함되고 본 명세서에 통합되며 본 명세서의 일부를 구성하는 첨부 도면은 본 발명의 예시적인 실시예를 도시하고, 이하의 상세한 설명과 함께 본 발명의 개념을 설명하는 역할을 한다.
도 1은 본 발명의 일 실시예에 따라 구성된 발광 패키지의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따라 구성된 발광 패키지의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따라 구성된 발광 적층 구조체의 개략적인 단면도이다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 본 발명의 일 실시예에 따른 발광칩의 제조 공정을 설명하는 평면도들이다.
도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 본 발명의 일 실시예에 따른 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a에 도시된 대응하는 평면도의 절취선 A-A'에 따라 취해진 단면도들이다.
도 10a는 본 발명의 일 실시예에 따른 발광칩의 제조 공정을 설명하는 평면도이고, 도 10b 및 도 10c는 각각 도 10a의 절취선 A-A'및 B-B'에 따라 취해진 개략적인 단면도들이다.
도 11, 도 12, 도 13, 도 14, 도 15, 도 16 및 도 17은 본 발명의 일 실시예에 따른 도 1의 발광 패키지의 제조 공정을 설명하는 개략적인 단면도들이다.
도 18은 본 발명의 또 다른 실시예에 따른 도 2의 발광 패키지의 제조 공정을 설명하는 개략적인 단면도이다.
도 19는 본 발명의 일 실시예에 따라 구성된 발광 패키지의 개략적인 단면도이다.
도 20은 본 발명의 또 다른 실시예에 따라 구성된 발광 패키지의 개략적인 단면도이다.
도 21a 및 도 22a는 본 발명의 또 다른 실시예에 따른 발광칩의 제조 공정을 설명하는 평면도들이다.
도 21b 및 22b는 본 발명의 또 다른 실시예에 따른 도 21a 및 22a에 도시된 대응하는 평면도의 절취선 A-A'에 따라 취해진 단면도들이다.
도 23 및 도 24는 본 발명의 일 실시예에 따른 발광 패키지의 제조 공정을 설명하는 개략적인 단면도들이다.
도 25, 도 26, 도 27, 도 28 및 도 29는 본 발명의 일 실시예에 따른 도 19의 발광 패키지의 제조 공정을 설명하는 개략적인 단면도들이다.
도 30은 본 발명의 또 다른 실시예에 따른 도 20의 발광 패키지의 제조 공정을 설명하는 개략적인 단면도이다.
이하의 설명에서, 설명의 목적을 위하여, 본 발명의 다양한 예시적인 실시예 또는 구현예의 완전한 이해를 제공하기 위해 수많은 특정 세부 사항이 설명된다.　본 명세서에 사용되는 "실시예" 및 "구현예”는 본 명세서에 개시된 본 발명의 개념의 하나 이상을 이용하는 디바이스 또는 방법의 비제한적인 예를 나타내는 상호교체 가능한 단어이다. 그러나, 다양한 예시적인 실시예가 이들 특정 세부 사항을 이용하지 않거나 하나 이상의 균등한 배열체들을 이용하여 실시될 수 있다는 것을 명백히 알 수 있다.　다른 예에서, 공지된 구조 및 디바이스가, 다양한 예시적인 실시예를 불필요하게 모호하게 하는 것을 피하기 위해, 블록도 형태로 도시된다. 또한, 다양한 예시적인 실시예가 서로 다를 수 있지만, 배타적일 필요는 없다. 예를 들어, 예시적인 실시예의 특정 형상, 구성 및 특성은 본 발명의 개념을 벗어나지 않는 한도 내에서 다른 예시적인 실시예에서 사용되거나 구현될 수 있다.
달리 명시되지 않는 한, 도시된 예시적인 실시예는, 본 발명의 개념이 실제로 구현될 수 있는 몇몇 방식의 변화하는 세부 사항의 예시적인 특징을 제공하는 것으로 이해되어야 한다.　그러므로, 달리 명시되지 않는 한, 다양한 실시예의 특징부, 구성요소, 모듈, 층, 막, 패널, 영역 및/또는 양태 등(이하, 개별적으로 또는 집합적으로 "요소"로 지칭됨)은 본 발명의 개념을 벗어나지 않는 한도 내에서 다르게 조합되고, 분리되고, 상호 교체되고 그리고/또는 재배열될 수 있다.
첨부한 도면에서의 단면-해칭 및/또는 음영의 사용은 일반적으로 인접한 요소 사이의 경계를 명확화하기 위해 제공된다. 이와 같이, 단면-해칭 또는 음영의 존재뿐만 아니라 부재도, 명시되지 않는 한, 요소의 특정 재료, 재료 상태량, 치수, 비율, 예시된 요소 사이의 공통성 및/또는 임의의 다른 특성, 속성, 상태량 등에 대한 어떠한 선호도 또는 요구도를 의미하거나 나타내지는 않는다. 또한, 첨부한 도면에서, 요소의 크기 및 상대적인 크기는 명확성 및/또는 설명적인 목적을 위해 과장될 수 있다.　예시적인 실시예가 다르게 구현될 수 있을 때, 특정 공정 순서는 설명된 순서와 다르게 수행될 수 있다. 예를 들어, 두 개의 연속적으로 설명된 공정이 실질적으로 동시에 수행되거나 또는 설명된 순서와 반대인 순서로 수행될 수 있다.　또한, 동일한 참조 부호는 동일한 요소를 나타낸다.
층과 같은 요소가 다른 요소 또는 층 "상에 있거나", 그"에 연결되거나" 또는 그"에 결합되는" 것으로서 언급될 때, 상기 요소는 직접적으로 다른 요소 또는 층 상에 있거나, 그에 연결되거나 그에 결합될 수 있고, 또는 개재 요소 또는 층이 존재할 수 있다. 그러나, 요소 또는 층이 다른 요소 또는 층 "상에 직접 있거나", 그"에 직접 연결되거나" 또는 그"에 직접 결합되는" 것으로서 언급될 때, 개재 요소 또는 층이 존재하지 않는다.　이를 위해, "연결된" 이라는 용어는, 개재 요소이 있는 상태에서 또는 없는 상태에서, 물리적인, 전기적인 및/또는 유체적인 연결을 지칭할 수 있다. 또한, D1-축, D2-축 및 D3-축은 x, y 및 z-축과 같은 직교 좌표계의 세 개의 축으로 제한되지 않으며, 더욱 넓은 의미로 해석될 수 있다. 예를 들어, D1-축, D2-축 및 D3-축은 서로 직각일 수 있고, 또는 서로 직각이 아닌 서로 다른 방향을 나타낼 수 있다. 본 개시의 목적을 위해, "X, Y 및 Z 중 하나 이상" 및 "X, Y 및 Z로 이루어진 그룹으로부터 선택된 하나 이상"은 오직 X, 오직 Y, 오직 Z 또는, 예컨대, XYZ, XYY, YZ 및 ZZ와 같은, X, Y 및 Z 중 두 개 이상의 임의의 조합으로서 해석될 수 있다.　본 명세서에 사용되는 용어 "및/또는"은 연관된 리스트된 물품 중 하나 이상의 임의의 및 모든 조합을 포함한다.
비록 용어 "제1", "제2" 등이 다양한 형태의 요소를 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소가 이들 용어에 의해 한정되어서는 아니 된다. 이들 용어는 하나의 요소를 다른 하나의 요소와 구별하기 위해 사용된다. 그러므로, 이하에서 논의되는 제1 요소는 본 개시의 가르침을 이탈하지 않는 한도 내에서 제2 요소로 명명될 수 있다.
"밑에", "아래에", "바로 밑에", "하부의", "위에", "상부의", "상방에", "보다 높은", (예를 들어, "측벽"에서와 같이) "측부" 등과 같은 공간적으로 상대적인 용어는 설명적인 목적을 위해 그리고, 그에 의해, 도면에 도시된 바와 같은 하나의 요소와 다른 요소(들)와의 관계를 설명하기 위해, 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위에 부가하여 사용, 작동 및/또는 제조 중인 장치의 서로 다른 방위를 포함하도록 의도된다. 예를 들어, 도면에서의 장치가 뒤집히면, 다른 요소 또는 특징부 "아래에" 또는 "밑에"로서 설명된 요소는 다른 요소 또는 특징부의 "위에" 배향될 것이다. 그러므로, "아래에"라는 예시적인 용어는 위 및 아래의 방위를 모두 포함할 수 있다.　또한, 장치는 다르게 배향될 수 있고(예를 들어, 90° 회전되거나 다른 방위에 배향될 수 있고), 이와 같이, 본 명세서에서 사용되는 공간적으로 상대적인 서술어는 대응적으로 해석될 수 있다.
본 명세서에서 사용되는 전문 용어는 특정 실시예를 설명하기 위한 것이며 한정적인 것은 아니다. 본 명세서에서 사용되는 단수 형태는, 문맥상 명확하게 다르게 지시하지 않는 한, 복수의 형태를 또한 포함한다.　또한, 본 명세서에서 사용되는 "구비한다", "구비하는", "포함한다" 및/또는 "포함하는" 이라는 용어는 언급된 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재 또는 부가를 배제하지는 않는다. 또한, 본 명세서에서 사용되는 용어 "실질적으로", "약" 및 기타 유사한 용어는 정도를 나타내는 용어가 아닌 근사도를 나타내는 용어로서 사용되며, 이와 같이, 당 업계에서 통상의 지식을 가진 자에 의해 인식될 수 있는, 측정된, 계산된 그리고/또는 제공된 값의 고유한 편차를 설명하기 위해 사용된다.
다양한 예시적인 실시예가, 이상화된 예시적인 실시예 및/또는 중간 구조물의 개략적인 예시도인, 단면 및/또는 분해 예시도를 참조하여 이하에 설명된다. 이와 같이, 예를 들어, 제조 기법 및/또는 공차의 결과로서 예시도의 형상으로부터의 변형이 예상될 수 있다. 그러므로, 본 명세서에 개시된 예시적인 실시예는 반드시 특정의 도시된 영역의 형상에 한정되는 것으로 해석되어서는 아니 되며, 예를 들어, 제조에 기인하여 발생되는 형상에 있어서의 편차를 포함하는 것으로 해석되어야 한다. 이러한 방식으로, 도면에 도시된 영역은 본질적으로 개략적일 수 있고, 이 영역의 형상은 디바이스의 영역의 실제 형상을 반영하지 않을 수 있으며, 이와 같이, 반드시 한정적인 의미를 갖는 것으로 의도되지는 않는다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 (기술적이거나 과학적인 용어를 포함하는) 모든 용어는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 통상적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 정의되지 않는 한, 이상적이거나 지나치게 형식적인 관점에서 해석되어서는 아니 된다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 본 명세서에서 사용되는, 예시적인 실시예에 따른 발광 적층 구조체, 발광칩, 발광 패키지, 또는 발광 모듈은 당 업계에 공지된 바와 같이 약 10,000 ㎛2 미만의 표면적을 갖는 마이크로 LED를 포함할 수 있다. 다른 예시적인 실시예들에서, 마이크로 LED는 특정 응용예에 따라 약 4,000 ㎛2 미만 또는 약 2,500 ㎛2 미만의 표면적을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따라 구성된 발광 패키지의 개략적인 단면도이다.
도 1을 참조하면, 상기 도시된 예시적인 실시예에 따른 발광 패키지(110)는 발광칩(100), 발광칩(100)의 적어도 측면들을 둘러싸는 보호층(90), 보호층(90)의 적어도 측면들을 둘러싸는 몰딩층(91), 및 회로 기판(11p)을 포함한다. 발광칩들의 어레이는 기판 상에 형성될 수 있고, 도 1의 발광 패키지(110)에 포함된 발광칩(100)은 상기 어레이로부터 단일화된 것을 예시적으로 도시한 것으로, 그 후 발광 패키지(110)를 형성하기 위해 추가로 처리된다.
예시적인 일 실시예에 따른 발광칩(100)은 예를 들어 수직 방향으로, 서로 위에 배치된 적어도 2개 이상의 발광 서브 유닛들 또는 발광 스택들을 포함할 수 있다. 이러한 방식으로, 발광칩(100)은 각 발광 스택의 동작 상태에 따라 다양한 색상의 빛을 표시할 수 있는 반면, 기존의 발광 소자는 단일 색상의 빛을 방출하는 다수의 발광셀의 조합에 의해 다양한 색상을 표시할 수 있다. 보다 구체적으로, 종래의 발광 소자는 일반적으로 서로 다른 색상의 광, 예를 들어 적색, 녹색 및 청색을 각각 방출하는 발광셀들을 포함하되, 발광셀들은 풀 컬러 디스플레이를 구현하기 위해 2차원 평면을 따라 서로 이격되어 있다. 이와 같이, 상대적으로 넓은 면적이 기존의 발광셀들에 의해 점유될 수 있다. 그러나, 본 발명의 일 실시예에 따라 구성된 발광칩(100)은 복수의 발광 스택들을 적층하여 다양한 색상의 빛을 방출할 수 있어, 높은 수준의 집적도를 제공할 수 있고 기존의 발광 소자 보다 훨씬 작은 면적을 통해 풀 컬러를 구현할 수 있다.
또한, 발광 적층 구조체를 포함하는 발광칩들(100)을 또 다른 기판에 실장하여 디스플레이 장치를 제조하는 경우, 예를 들어, 적층 구조로 인해 기존의 발광 소자에 비해 실장되는 칩의 수를 현저히 줄일 수 있다. 이와 같이, 발광 적층 구조체를 채택한 디스플레이 장치의 제조는, 특히 수십만 또는 수백만 개의 픽셀들이 하나의 디스플레이 장치에 형성되는 경우에, 실질적으로 단순화될 수 있다. 발광칩(100)은 도 3에 도시된 바와 같은 3개의 발광 스택을 포함하는 발광 적층 구조체, 및 상기 발광 스택들과 연결되는 아래에서 더 자세히 설명할 복수의 연결 전극들을 포함할 수 있다.
예시적인 일 실시예에 따르면, 보호층(90)은 발광 적층 구조체의 주위에 형성될 수 있다. 보다 구체적으로, 도 1에 도시된 바와 같이, 발광 적층 구조체의 연결 전극들 사이에 보호층(90)이 형성될 수 있다. 상기 도시된 예시적인 실시예에 따르면, 보호층(90)은 연결 전극들의 상면들과 실질적으로 나란하게 형성될 수 있고, 흑색 또는 투명 등 다양한 색상으로 형성될 수 있는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있으나, 이에 한정되지 않는다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 예시적인 일부 실시예들에 있어서, 보호층(90)은 폴리이미드(PID)를 포함할 수 있으며, 이 경우, 상기 PID는 발광 적층 구조체에 적용시 평탄도를 높이기 위해 액상보다는 건식필름으로 제공될 수 있다. 예시적인 일부 실시예들에 있어서, 보호층(90)은 감광성을 갖는 재료를 포함할 수 있다. 이러한 방식으로, 보호층(90)은 후속 공정 동안 가해질 수 있는 외부 충격으로부터 발광 구조체를 보호할 수 있을 뿐만 아니라, 후속 전사 단계 동안 핸들링을 용이하게 하기 위해 발광칩(100)에 충분한 접촉 면적을 제공할 수 있다. 또한, 인접한 발광칩들(100)에서 방출되는 빛의 간섭을 방지하거나 적어도 억제하기 위해, 보호층(90)은 발광칩(100)의 측면으로 빛이 누출되는 것을 방지할 수 있다.
몰딩층(91)은 발광칩(100)의 적어도 측면들을 둘러싸서 발광칩(100)을 외부 충격으로부터 보호할 수 있다. 상기 도시된 예시적인 실시예에 따르면, 몰딩층(91)은 발광칩(100)의 적어도 일 면을 노출시켜 광효율 및 색순도를 높일 수 있다. 이 경우, 상기 도시된 예시적인 실시예에서는 발광 적층 구조체가 성장된 기판이 제거되므로, 발광 패키지(110)에서 방출되는 광의 휘도 및 순도가 향상될 수 있다. 예시적인 일 실시예에 따르면, 몰딩층(91)은 유기 또는 무기 폴리머를 포함할 수 있다. 예시적인 일부 실시예들에 있어서, 몰딩층(91)은 보호층(90)과 실질적으로 동일한 재료를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 예시적인 일부 실시예들에 있어서, 몰딩층(91) 및 보호층(90)은 서로 다른 재료를 포함할 수 있다.
회로 기판(11p)은 서로 연결된 하부 회로 전극들(11pa), 중간 회로 전극들(11pb) 및 상부 회로 전극들(11pc)을 포함할 수 있다. 상부 회로 전극들(11pc)은 소정의 피치(P)로 이격될 수 있다. 예를 들어, 상부 회로 전극들(11pc) 사이의 피치(또는 거리)는 디스플레이 장치와 같은 타겟 기판의 전극들의 피치와 대응될 수 있다. 이러한 방식으로, 본 발명의 일 실시예에 따른 발광 패키지(110)는 디스플레이 장치의 타겟 기판의 구성을 변경하지 않고, 기존의 디스플레이 장치에 실장될 수 있다.
도 2는 본 발명의 일 실시예에 따라 구성된 발광 패키지의 개략적인 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 발광 패키지(120)는 몰딩층(91)의 형상을 제외하고, 도 1의 발광 패키지(110)와 실질적으로 동일하다. 보다 구체적으로, 상기 도시된 예시적인 실시예에 따른 몰딩층(91)은 발광칩(100)의 상면을 덮는다. 이러한 방식으로, 몰딩층(91)은 외부 충격 또는 먼지 및 습기 등의 외부 입자가 발광 적층 구조체로 침투하는 것을 방지할 수 있고, 외부 광이 기판(11)에 의해 사용자를 향해 반사되는 것을 방지할 수 있다. 또한, 도 2에 도시된 바와 같이 몰딩층(91)이 발광칩(100)의 상면을 덮는 경우, 몰딩층(91)의 두께를 조절하거나 또는 원하는 광 투과율을 제공하는 재료로 몰딩층(91)을 형성함으로써 광 투과율이 조절될 수 있다. 발광 패키지(120)는 몰딩층(91)의 형상을 제외하고, 도 1의 발광 패키지(110)와 실질적으로 동일하므로, 그 구성 요소에 대한 반복되는 설명은 중복을 피하기 위해 생략한다.
도 3은 본 발명의 일 실시예에 따라 구성된 발광 적층 구조체의 개략적인 단면도이다.
도 3을 참조하면, 상기 도시된 예시적인 일 실시예에 따른 발광 적층 구조체는 기판(11) 상에 배치된 제1 LED 서브 유닛, 제2 LED 서브 유닛 및 제3 LED 서브 유닛을 포함한다. 제1 LED 서브 유닛은 제1 발광 스택(20)을 포함할 수 있고, 제2 LED 서브 유닛은 제2 발광 스택(30)을 포할 수 있고, 제3 LED 서브 유닛은 제3 발광 스택(40)을 포함할 수 있다. 도면에 3개의 발광 스택들(20, 30, 40)을 포함하는 발광 적층 구조체를 도시하였지만, 본 발명은 발광 적층 구조체에 형성되는 발광 스택의 수를 한정하지 않는다. 예를 들어, 예시적인 일부 실시예들에 있어서, 발광 적층 구조체는 내부에 2개 이상의 발광 스택들을 포함할 수 있다. 이하에서, 본 발명의 예시적인 일 실시예에 따른 3개의 발광 스택들(20, 30, 40)을 포함하는 발광 적층 구조체를 참조하여 발광 구조체를 설명한다.
기판(11)은 광을 투과시키는 광 투과성 절연 재료를 포함할 수 있다. 그러나, 예시적인 일부 실시예들에 있어서, 기판(11)은 특정 파장의 빛 만을 투과시키도록 반투명하게 형성되거나, 특정 파장을 갖는 빛의 일부만을 투과시키도록 부분적으로 투명하게 형성될 수 있다. 기판(11)은 사파이어 기판과 같이 그 위에 제3 발광 스택(40)을 에피택셜 성장시킬 수 있는 성장 기판일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 예시적인 일부 실시예들에 있어서, 기판(11)은 다양한 다른 투명 절연 재료를 포함할 수 있다. 예를 들어, 기판(11)은 글래스, 석영, 실리콘, 유기 폴리머 또는 탄화규소(SiC), 질화갈륨(GaN), 질화인듐갈륨(InGaN), 알루미늄 갈륨 질화물(AlGaN), 알루미늄 질화물(AlN), 갈륨 산화물(Ga2O3), 또는 실리콘 기판과 같은 유-무기 복합재료를 포함할 수 있다. 다른 예로, 일부 실시예에서 기판(11)은 인쇄 회로 기판 또는 그 위에 형성된 발광 스택 각각에 발광 신호 및 공통 전압을 제공하는 배선을 포함하는 복합 기판일 수 있다.
제1, 제2 및 제3 발광 스택(20, 30, 40) 각각은 기판(11)을 향하여 광을 방출하도록 구성된다. 이와 같이, 제1 발광 스택(20)에서 방출된 광은 예를 들어, 제2 및 제3 발광 스택(30, 40)을 관통할 수 있다. 예시적인 일 실시예에 따르면, 제1, 제2 및 제3 발광 스택(20, 30, 40) 각각에서 방출되는 광은 서로 다른 파장 대역을 가질 수 있으며, 기판(11)으로부터 더 멀리 배치된 발광 스택은 더 긴 파장 대역을 갖는 광을 방출할 수 있다. 예를 들어, 제1, 제2 및 제3 발광 스택(20, 30, 40)은 각각 적색광, 녹색광 및 청색광을 방출할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 다른 예로서, 제1, 제2 및 제3 발광 스택(20, 30, 40)은 각각 적색광, 청색광 및 녹색광을 방출할 수 있다. 또 다른 관점에서, 도 1에 도시된 바와 같이 발광칩(100)에서 기판(11)이 제거되는 경우, 도 1에 도시된 회로 기판(11p) 상에 발광 적층 구조체의 제1, 제2 및 제3 발광 스택(20, 30, 40)이 순차적으로 배치된 것으로 볼 수 있다. 이 경우, 제1, 제2 및 제3 발광 스택(20, 30, 40)은 각각 녹색광, 청색광 및 적색광을 방출할 수 있다. 또 다른 예로서, 발광 스택 중 하나 이상은 실질적으로 동일한 파장 대역을 갖는 광을 방출할 수 있다. 또 다른 예로서, 발광 적층 구조체가 당 업계에 공지된 바와 같이 약 10,000 μm2 미만, 또는 다른 실시예들에서 약 4,000 μm2 또는 2,500 μm2 미만의 표면 면적을 갖는 마이크로 LED를 포함하는 경우, 기판(11)에서 더 멀리 배치된 발광 스택은 마이크로 LED의 작은 폼 팩터로 인해, 동작에 악영향을 미치지 않으면서, 기판(11)에 더 가깝게 배치된 스택에서 방출된 광보다 짧은 파장 대역을 갖는 광을 방출할 수 있다. 이 경우, 마이크로 LED는 낮은 동작 전압으로 동작할 수 있으며, 이에 따라 발광 스택 사이에 별도의 색 필터가 필요하지 않을 수 있다. 이하에서, 제1, 제2 및 제3 발광 스택(20, 30, 40)이 본 발명의 예시적인 일 실시예에 따라 적색광, 녹색광 및 청색광을 각각 방출하는 것으로 예를 들어 설명한다.
제1 발광 스택(20)은 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)을 포함한다. 예시적인 실시예에 따르면, 제1 발광 스택(20)은 알루미늄 갈륨 비소(AlGaAs), 갈륨 비소 인화물(GaAsP), 알루미늄 갈륨 인듐 인화물(AlGaInP), 갈륨 인화물(GaP)과 같은 적색광을 방출하는 반도체 재료를 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 하부 콘택 전극(25p)은 제1 발광 스택(20)의 제2 도전형 반도체층(25) 아래에 배치될 수 있다.
제2 발광 스택(30)은 제1 도전형 반도체층(31), 활성층(33), 및 제2 도전형 반도체층(35)을 포함한다. 예시적인 실시예에 따르면, 제2 발광 스택(30)은 인듐 갈륨 질화물(InGaN), 갈륨 질화물(GaN), 갈륨 인화물(GaP), 알루미늄 갈륨 인듐 인화물(AlGaInP) 및 알루미늄 갈륨 인화물(AlGaP)과 같이 녹색을 방출하는 반도체 재료를 포함할 수 있으나, 이에 한정되는 것은 아니다. 제2 하부 콘택 전극(35p)은 제2 발광 스택(30)의 제2 도전형 반도체층(35) 아래에 배치된다.
제3 발광 스택(40)은 제1 도전형 반도체층(41), 활성층(43), 및 제2 도전형 반도체층(45)을 포함한다. 예시적인 일 실시예에 따르면, 제3 발광 스택(40)은 질화갈륨(GaN), 질화인듐갈륨(InGaN), 및 셀렌화아연(ZnSe) 등과 같이 청색광을 방출하는 반도체 재료를 포함할 수 있으나, 이에 한정되는 것은 아니다. 제3 발광 스택(40)의 제2 도전형 반도체층(45) 상에는 제3 하부 콘택 전극(45p)이 배치된다.
본 발명의 예시적인 일 실시예에 따르면, 제1, 제2 및 제3 발광 스택(20, 30, 40)의 제1 도전형 반도체층들(21, 31, 41)과 제2 도전형 반도체층들(25, 35, 45)은 각각은 단층 구조 또는 다층 구조를 가질 수 있으며, 예시적인 일부 실시예들에 있어서, 초격자층을 포함할 수 있다. 또한, 제1, 제2 및 제3 발광 스택(20, 30, 40)의 활성층들(23, 33, 43)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다.
제1, 제2 및 제3 하부 콘택 전극(25p, 35p, 45p) 각각은 광을 투과시키는 투명 도전성 재료를 포함할 수 있다. 예를 들어, 하부 콘택 전극들(25p, 35p, 45p)은 주석 산화물(SnO), 인듐 산화물(InO2), 아연 산화물(ZnO), 인듐 주석 산화물(ITO) 및 인듐 주석 아연 산화물(ITZO)과 같이 투명 도전성 산화물(TCO)을 포함하나, 이에 한정되는 것은 아니다.
제1 발광 스택(20)과 제2 발광 스택(30) 사이에 제1 접착층(61)이 배치되고, 제2 발광 스택(30)과 제3 발광 스택(40) 사이에 제2 접착층(63)이 배치된다. 제1 및 제2 접착층(61, 63)은 광을 투과시키는 비도전성 재료를 포함할 수 있다. 예를 들어, 제1 및 제2 접착층(61, 63) 각각은 에폭시, 폴리이미드, SU8, 스핀온글라스(SOG) 또는 벤조사이클로부텐(BCB) 등을 포함할 수 있는 광학 투명 접착제(OCA)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 예시적인 일 실시예에 따르면, 제1, 제2 및 제3 발광 스택(20, 30, 40) 각각은 독립적으로 구동될 수 있다. 보다 구체적으로, 각 발광 스택의 제1 및 제2 도전형 반도체층 중 하나에 공통 전압(Sc)이 인가될 수 있고, 각 발광 스택의 제1 및 제2 도전형 반도체층 중 다른 하나에는 각각의 발광 신호(SR, SG, 및 SB)가 인가될 수 있다. 예를 들어, 상기 도시된 예시적인 실시예에 따르면, 각 발광 적층 구조체의 제1 도전형 반도체층들(21, 31, 41)은 n형일 수 있고, 각 발광 스택의 제2 도전형 반도체층들(25, 35, 45)은 p형일 수 있다. 이 경우, 제조 과정을 단순화한하기 위해 p형 반도체층(45)이 활성층(43)의 상부 상에 배치되도록, 제3 발광 스택(40)은 제1 및 제2 발광 스택(20, 30)에 비해 적층 순서가 역전될 수 있다. 이하, 본 발명의 도시된 예시적인 실시예에 따라, 제1 및 제2 도전형 반도체층을 p형 및 n형으로 각각 바꾸어 부를 수 있다.
본 발명의 도시된 실시예에 따른 발광 적층 구조체는 공통의 p형 구조를 가지고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 예시적인 일부 실시예들에 있어서, 각 발광 스택의 제1 도전형 반도체층들(21, 31, 41)은 p형일 수 있으며, 각 발광 스택의 제2 도전형 반도체층들(25, 35, 45)은 공통 n형 발광 적층 구조체를 형성하기 위한 n형일 수 있다. 또한, 예시적인 일부 실시예들에 있어서, 각 발광 스택의 적층 순서는 도면에 도시된 것에 한정되지 않고 다양하게 변형될 수 있다. 이하에서, 공통 p형 발광 적층 구조체를 참조하여 본 발명의 도시된 실시예에 따른 발광 적층 구조체에 대해 설명한다.
본 발명의 예시적인 일 실시예에 따르면, 상기 발광 적층 구조체는 방출되는 빛의 순도 및 효율을 향상시키기 위해 다양한 부가적인 구성요소를 더 포함할 수 있다. 예를 들어, 예시적인 일부 실시예들에 있어서, 파장 통과 필터는 인접한 발광 스택들 사이에 형성되어 더 짧은 파장을 갖는 광이 더 긴 파장을 방출하는 발광 스택 쪽으로 이동하는 것을 방지하거나 적어도 억제할 수 있다. 또한, 예시적인 일부 실시예들에 있어서, 요철부들이 적어도 하나의 발광 스택의 광 방출면에 형성되어 발광 스택들 사이의 빛의 밝기가 균형을 이룰 수 있다. 예를 들어, 녹색광은 일반적으로 적색광 및 청색광보다 가시성이 높기 때문에, 예시적인 일부 실시예들에 있어서, 광효율을 향상시키기 위해 상기 요철부들이 적색광 또는 청색광을 방출하는 발광 스택들 상에 형성되어, 발광 스택들로부터 방출된 광 사이의 가시성의 균형을 유지할 수 있다.
이하에서, 본 발명의 예시적인 일 실시예에 따른 발광칩의 형성 방법을 도면을 참조하여 설명한다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 본 발명의 일 실시예에 따른 발광칩의 제조 공정을 설명하는 평면도들이다. 도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 본 발명의 일 실시예에 따른 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a에 도시된 대응하는 평면도의 절취선 A-A'에 따라 취해진 단면도들이다.
도 3을 다시 참조하면. 제3 발광 스택(40)의 제1 도전형 반도체층(41), 제3 활성층(43), 및 제2 도전형 반도체층(45)은, 예를 들어, 금속 유기 화학 증착(MOCVD)법 또는 분자빔 에피택시(MBE)법으로 기판(11) 상에 순차적으로 성장시킬 수 있다. 제3 하부 콘택 전극(45p)은 제3 p형 도전형 반도체층(45) 상에, 예를 들어, 물리 기상 증착법 또는 화학 기상 증착법을 이용하여 형성할 수 있으며, 투명 도전성 산화물(TCO)을 포함할 수 있다. 본 발명의 예시적인 일 실시예에 따른 제3 발광 스택(40)이 청색광을 방출하는 경우, 기판(11)은 Al2O3(예: 사파이어 기판)를 포함할 수 있고, 제3 하부 콘택 전극(45p)은 주석 산화물(SnO), 인듐 산화물(InO2), 아연 산화물(ZnO), 인듐 주석 산화물(ITO) 또는 인듐 주석 아연 산화물(ITZO) 등과 같은 투명 도전성 산화물(TCO)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 발광 스택(20, 30)은 임시 기판 상에 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 각각 순차적으로 성장시켜 유사하게 형성될 수 있고, 투명 도전성 산화물을 포함하는 하부 콘택 전극은 예를 들어, 물리 기상 증착법 또는 화학 기상 증착법 등에 의해 제2 도전형 반도체층 상에 각각 형성될 수 있다.
예시적인 일 실시예에 따르면, 제1 및 제2 발광 스택(20, 30)은 제1 접착층(61)을 개재하여 서로 접합될 수 있으며, 제1 및 제2 스택(20, 30)의 임시 기판들 중 적어도 하나는 레이저 리프트 오프 공정, 화학적 공정 또는 기계적 공정 등에 의해 제거될 수 있다. 이 경우, 예시적인 일부 실시예들에 있어서, 노출된 발광 스택 상에 요철부들이 형성되어 광효율이 향상될 수 있다. 그 후, 제1 및 제2 발광 스택(20, 30)은 제2 접착층(63)을 개재하여 제3 발광 스택(40)과 접합될 수 있고, 제1 및 제2 발광 스택(20, 30)의 임시 기판들 중 나머지 하나는, 예를 들어, 레이저 리프트 오프 공정, 화학적 공정 또는 기계적 공정 등에 의해 제거될 수 있다. 이 경우, 예시적인 일부 실시예들에 있어서, 노출된 나머지 발광 스택 상에 요철부들이 형성되어 광효율이 향상될 수 있다.
또 다른 예시적인 실시예에서, 제2 접착층(63)이 제3 발광 스택(40) 상에 형성될 수 있다. 그 후, 제2 접착층(63)을 개재하여 제2 발광 스택(30)이 제3 발광 스택(40)에 접합될 수 있으며, 제2 발광 스택(30)의 임시 기판들은 레이저 리프트 오프 공정, 화학적 공정 또는 기계적 공정 등에 의해 제거될 수 있다. 그 후, 제2 발광 스택(30) 상에 제1 접착층(61)이 형성될 수 있다. 제1 발광 스택(20)은 그 후 제1 접착층(61)을 개재하여 제2 발광 스택(30)에 접합될 수 있다. 제1 발광 스택(20)이 제3 발광 스택(40)에 결합된 제2 발광 스택(30)에 결합되면, 제1 발광 스택(20)의 임시 기판은 레이저 리프트 오프 공정, 화학적 공정 또는 기계적 공정 등에 의해 제거될 수 있다.
도 4a 및 도 4b를 참조하면, 제1, 제2 및 제3 발광 스택(20, 30, 40) 각각의 다양한 부분들이 식각 등의 방법을 통해 패터닝되어 제1 도전형 반도체층(21), 제1 하부 콘택트 전극(25p), 제1 도전형 반도체층(31), 제2 하부 콘택트 전극(35p), 제3 하부 콘택트 전극(45p) 및 제1 도전형 반도체층(41)의 부분들을 노출시킬 수 있다. 상기 도시된 예시적인 실시예에 따르면, 제1 발광 스택(20)은 발광 스택들(20, 30, 40) 중 면적이 가장 작다. 그러나, 본 발명이 발광 스택들(20, 30, 40)의 상대적인 크기에 한정되는 것은 아니다.
도 5a 및 도 5b를 참조하면, 제1 발광 스택(20)의 제1 도전형 반도체층(21) 상면의 일 부분이, 예를 들어 습식 식각을 통해, 패터닝되어, 제1 상부 콘택 전극(21n)이 형성될 수 있다. 이러한 방식으로, 제1 도전형 반도체층(21)과 제1 상부 콘택 전극(21n) 사이에서 오믹 컨택의 정도가 높아질 수 있다. 제1 상부 콘택 전극(21n)은 단층 구조 또는 다층 구조를 가질 수 있으며, Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu, 또는 Au-Te 합금 또는 Au-Ge 합금과 같은 이들의 합금을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예시적인 일 실시예에 있어서, 제1 상부 콘택 전극(21n)은 약 100nm의 두께를 가질 수 있고, 기판(11)을 향하는 하향 방향으로의 발광효율을 증가시키기 위해 반사율이 높은 금속을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 제1, 제2 및 제3 발광 스택(20, 30, 40)의 측면들 중 적어도 일 부분 상에 제1 절연층(81)이 배치될 수 있다. 제1 절연층(81)은 폴리이미드, SiO2, SiNx, 또는 Al2O3 등과 같은 다양한 유기 또는 무기 절연 재료를 포함할 수 있다. 예를 들어, 제1 절연층(81)은 분포 브래그 반사기(DBR)를 포함할 수 있다. 다른 예로서, 제1 절연층(81)은 흑색의 유기 폴리머를 포함할 수 있다. 예시적인 일부 실시예들에 있어서, 제1 절연층(81) 상에 전기적으로 플로팅하는 금속 반사층이 더 배치되어 발광 스택들(20, 30, 40)로부터 방출된 광을 기판(11)을 향하여 반사시킬 수 있다. 예시적인 일부 실시예들에 있어서, 제1 절연층(81)은 굴절률이 서로 다른 2개 이상의 절연층으로 이루어진 다층 또는 단층 구조를 가질 수 있다.
예시적인 일 실시예에 따르면, 제1 절연층(81)의 부분들이 제거되어 제1, 제2, 제3 및 제4 콘택홀(20CH, 30CH, 40CH, 50CH)을 형성할 수 있다. 제1 콘택홀(20CH)은 제1 n형 콘택 전극(21n) 상에 정의되어 제1 n형 콘택 전극(21n)의 일 부분을 노출시킨다. 제2 콘택홀(30CH)은 제2 발광 스택(30)의 제1 도전형 반도체층(31)의 일 부분을 노출시킬 수 있다. 제3 콘택홀(40CH)은 제3 발광 스택(40)의 제1 도전형 반도체층(41)의 일 부분을 노출시킬 수 있다. 제4 콘택홀(50CH)은 제1, 제2 및 제3 하부 콘택 전극(21p, 31p, 41p)의 부분들을 노출시킬 수 있다. 제4 콘택홀(50CH)은 제1 하부 콘택 전극(25p)의 일 부분을 노출시키는 제1 서브 콘택홀(50CHa) 및 제2 및 제3 하부 콘택 전극(35p, 45p)을 노출하는 제2 서브 콘택홀(50CHb)을 포함할 수 있다. 그러나, 예시적인 일부 실시예들에 있어서, 하나의 제1 서브 콘택홀(CH)이 제1, 제2 및 제3 하부 콘택 전극(21p, 31p, 41p) 각각을 노출시킬 수 있다.
도 7a 및 도 7b를 참조하면, 제1, 제2, 제3 및 제4 콘택홀(20CH, 30CH, 40CH, 50CH)이 형성된 제1 절연층(81) 상에 제1, 제2, 제3 및 제4 패드(20pd, 30pd, 40pd, 50pd)가 형성될 수 있다. 제1, 제2, 제3 및 제4 패드(20pd, 30pd, 40pd, 50pd)는 예를 들어, 기판(11)의 실질적으로 전면에 도전층을 형성하고, 사진 공정 등을 사용하여 도전층을 패터닝함으로써 형성될 수 있다.
제1 패드(20pd)가 제1 콘택홀(20CH)을 통해 제1 발광 스택(20)의 제1 상부 콘택 전극(21n)에 연결될 수 있도록, 제1 패드(20pd)는 제1 콘택홀(20CH)이 형성된 영역과 중첩되도록 형성된다. 제2 패드(30pd)가 제2 콘택홀(30CH)을 통해 제2 발광 스택(30)의 제1 도전형 반도체층(31)에 연결될 수 있도록, 제2 패드(30pd)는 제2 콘택홀(30CH)이 형성된 영역과 중첩되도록 형성된다. 제3 패드(40pd)가 제3 콘택홀(40CH)을 통해 제3 발광 스택(40)의 제1 도전형 반도체층(41)에 연결될 수 있도록, 제3 패드(40pd)는 제3 콘택홀(40CH)이 형성된 영역과 중첩되도록 형성된다. 제4 패드(50pd)는, 제4 패드(50pd)가 제1 및 제2 서브 콘택 홀(50CHa, 50CHb)을 통해 제1, 제2 및 제3 발광 스택(20, 30, 40)의 제1, 제2 및 제3 하부 콘택 전극(25p, 35p, 45p)에 연결될 수 있도록, 제4 콘택홀(50CH)이 형성된 영역, 보다 구체적으로, 제1 및 제2 서브 콘택홀(50CHa, 50CHb)이 형성된 영역과 중첩되도록 형성된다.
도 8a 및 도 8b를 참조하면, 제1 절연층(81) 상에 제2 절연층(83)이 형성될 수 있다. 제2 절연층(83)은 폴리이미드, SiO2, SiNx, 또는 Al2O3 등과 같은 다양한 유기 또는 무기 절연 재료를 포함할 수 있다. 예를 들어, 제2 절연층(83)은 분포 브래그 반사기(DBR)를 포함할 수 있다. 다른 예로서, 제2 절연층(83)은 흑색의 유기 폴리머를 포함할 수 있다. 예시적인 일부 실시예들에 있어서, 제2 절연층(83) 상에 전기적으로 플로팅하는 금속 반사층이 더 배치되어 발광 스택들(20, 30, 40)에서 방출된 광을 기판(11)을 향해서 반사시킬 수 있다. 예시적인 일부 실시예들에 있어서, 제2 절연층(83)은 서로 다른 굴절률을 갖는 2개 이상의 절연층으로 이루어진 다층 또는 단층 구조를 가질 수 있다. 제2 절연층(83)은 그 후 패터닝되어 내부에 제1, 제2, 제3 및 제4 관통홀(20ct, 30ct, 40ct, 50ct)을 형성한다.
제1 패드(20pd)에 형성된 제1 관통홀(20ct)은 제1 패드(20pd)의 일 부분을 노출시킨다. 제2 패드(30pd)에 형성된 제2 관통홀(30ct)은 제2 패드(30pd)의 일 부분을 노출시킨다. 제3 패드(40pd)에 형성된 제3 관통홀(40ct)은 제3 패드(40pd)의 일 부분을 노출시킨다. 제4 패드(50pd)에 형성된 제4 관통홀(50ct)은 제4 패드(50pd)의 일 부분을 노출시킨다. 상기 도시된 예시적인 실시예에서, 제1, 제2, 제3 및 제4 관통홀(20ct, 30ct, 40ct, 50ct)은 제1, 제2, 제3 및 제4 패드(20pd, 30pd, 40pd, 50pd)가 형성된 영역에 각각 정의될 수 있다.
도 9a 및 도 9b를 참조하면, 제1, 제2, 제3 및 제4 관통홀(20ct, 30ct, 40ct, 50ct)이 형성된 제2 절연층(83) 상에 제1, 제2, 제3 및 제4 범프 전극(20bp, 30bp, 40bp, 50bp)이 형성된다. 제1 범프 전극(20bp)이 제1 관통홀(20ct)을 통해 제1 패드(20pd)와 연결될 수 있도록, 제1 범프 전극(20bp)은 제1 관통홀(20ct)이 형성된 영역과 중첩되도록 형성된다. 제2 범프 전극(30bp)이 제2 관통홀(30ct)을 통해 제2 패드(30pd)와 연결될 수 있도록, 제2 범프 전극(30bp)은 제2 관통홀(30ct)이 형성된 영역과 중첩되도록 형성된다. 제3 범프 전극(40bp)이 제3 관통홀(40ct)을 통해 제3 패드(40pd)와 연결될 수 있도록, 제3 범프 전극(40bp)은 제3 관통홀(40ct)이 형성된 영역과 중첩되도록 형성된다.
제4 범프 전극(50bp)은, 제4 범프 전극(50bp)이 제4 관통홀(50ct)을 통해 제4 패드(50pd)와 연결되도록, 제4 관통홀(50ct)이 형성된 영역과 중첩되도록 형성된다. 보다 구체적으로, 제4 패드(50pd)는 제1, 제2 및 제3 발광 스택(20, 30, 40)의 제1, 제2 및 제3 하부 콘택 전극(25p, 35p, 45p) 상에 정의된 제1 서브 콘택홀(50CHa) 및 제2 서브 콘택홀(50CHb)을 통해 제1, 제2 및 제3 발광 스택(20, 30, 40)의 제2 도전형 반도체층들(25,35,45)과 연결된다. 특히, 제4 패드(50pd)는 제2 서브 콘택홀(50CHb)을 통해 제1 하부 콘택 전극(25p)과 연결되고, 제1 서브 콘택홀(50CHa)을 통해 제2 및 제3 하부 콘택 전극(35p, 45p)과 연결된다. 이러한 방식으로, 제4 패드(50pd)는 하나의 제1 서브 콘택홀(50CHa)을 통해 제2 및 제3 하부 콘택 전극(35p, 45p)과 연결될 수 있어, 상기 발광칩(100)의 제조 공정을 단순화할 수 있으며, 상기 발광칩(100)의 콘택홀들에 의해 점유된 면적을 줄일 수 있다. 제4 범프 전극(50bp)의 적어도 일 부분은 제4 패드(50pd)와 중첩될 수 있다. 제4 범프 전극(50bp)은 제4 범프 전극(50bp)과 제4 패드(50pd)의 중첩 영역에서 제2 절연층(83)을 개재하여 제4 관통홀(50ct)을 통해 제4 패드(50pd)와 연결된다.
제1, 제2, 제3 및 제4 범프 전극(20bp, 30bp, 40bp, 50bp)은 기판(11) 상에 도전층을 증착하고, 예를 들어, Ni, Ag, Au, Pt, Ti, Al, Cr, Wi, TiW, Mo, Cu 또는 TiCu 등 중 적어도 하나를 포함할 수 있는 도전층을 패터닝하여 형성될 수 있다. 이하, 제1 패드(20pd)와 제1 범프 전극(20bp)을 총칭하여 제1 콘택부(20C)로, 제2 패드(30pd) 및 제2 범프 전극(30bp)을 총칭하여 제2 콘택부(30C)로, 제3 패드(40pd)와 제3 범프 전극(40bp)을 총칭하여 제3 접촉부(40C)로 및 제4 패드(50pd)와 제4 범프 전극(50bp)을 총칭하여 제4 접촉부(50C)로 부를 수 있다.
예시적인 일 실시예에 따르면, 제1, 제2, 제3 및 제4 접촉부(20C, 30C, 40C, 50C)는 다양한 위치에 형성될 수 있다. 예를 들어, 발광칩(100)이 도면에 도시된 바와 같이 실질적인 사각형인 경우, 실질적인 사각형의 각 모서리 주위에 제1, 제2, 제3 및 제4 접촉부(20C, 30C, 40C, 50C)가 배치될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 예시적인 일부 실시예들에 있어서, 발광칩(100)은 다양한 형상을 갖도록 형성될 수 있으며, 제1, 제2, 제3 및 제4 접촉부(20C, 30C, 40C, 50C)는 발광 소자의 형상에 따라 다른 곳에 형성될 수 있다.
제1, 제2, 제3 및 제4 패드(20pd, 30pd, 40pd, 50pd)는 이격되어 서로 절연된다. 또한, 제1, 제2, 제3 및 제4 범프 전극(20bp, 30bp, 40bp, 50bp)은 이격되어 서로 절연된다. 예시적인 일 실시예에 따르면, 제1, 제2, 제3 및 제4 범프 전극(20bp, 30bp, 40bp, 50bp) 각각은 제1, 제2 및 제3 발광 스택(20, 30, 40)의 측면들의 적어도 일 부분을 덮을 수 있고, 이를 통해 제1, 제2 및 제3 발광 스택(20, 30, 40)에서 발생하는 열을 쉽게 방출할 수 있다.
본 발명은 접촉부들(20C, 30C, 40C, 50C)의 특정 구조에 한정되는 것이다. 예를 들어, 예시적인 일부 실시예들에 있어서, 범프 전극들(20bp, 30bp, 40bp, 50bp)은 접촉부들(20C, 30C, 40C, 50C) 중 적어도 하나에서 생략될 수 있다. 이 경우, 접촉부들(20C, 30C, 40C, 50C)의 패드들(20pd, 30pd, 40pd, 50pd)은 각각의 연결 전극들(20ce, 30ce, 40ce, 50ce)에 연결될 수 있다.
도 10a는 본 발명의 일 실시예에 따른 발광칩의 제조 공정을 설명하는 평면도이고, 도 10b 및 도 10c는 각각 도 10a의 절취선 A-A'및 B-B'에 따라 취해진 개략적인 단면도들이다.
도 10a, 도 10b 및 10c를 참조하면, 상기 발광 적층 구조체 상에 서로 이격된 제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce)이 형성될 수 있다. 상기 제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce)은 각각 제1, 제2, 제3 및 제4 범프 전극(20bp, 30bp, 40bp, 50bp)과 전기적으로 연결되어 발광 스택들(20, 30, 40) 각각에 외부 신호를 각각 전달할 수 있다. 보다 구체적으로, 상기 도시된 예시적인 실시예에 따르면, 제1 연결 전극(20ce)은 제1 패드(20pd)를 통해 제1 상부 콘택 전극(21n)과 연결되는 제1 범프 전극(20bp)에 연결되어, 제1 발광 스택(20)의 제1 도전형 반도체층(21)과 전기적으로 연결될 수 있다. 제2 연결 전극(30ce)은 제2 패드(30pd)와 연결되는 제2 범프 전극(30bp)과 연결되어, 제2 발광 스택(30)의 제1 도전형 반도체층(31)과 전기적으로 연결될 수 있다. 제3 연결 전극(40ce)은 제3 패드(40pd)와 연결되는 제3 범프 전극(40bp)과 연결되어, 제3 발광 스택(40)의 제1 도전형 반도체층(41)과 전기적으로 연결될 수 있다. 제4 연결 전극(50ce)은 제4 패드(50pd)와 연결되는 제4 범프 전극(50bp)과 연결되어, 제1, 제2 및 제3 하부 콘택 전극(25p, 35p, 45p)을 통해 발광 스택들(20, 30, 40)의 제2 도전형 반도체층들(25, 35, 45)과 각각 전기적으로 연결될 수 있다.
상기 도시된 예시적인 실시예에 따르면, 연결 전극들(20ce, 30ce, 40ce, 50ce) 각각은 기판(11)으로부터 수직 방향으로 돌출된 실질적으로 긴 형상을 가질 수 있다. 연결 전극들(20ce, 30ce, 40ce, 50ce)은 Cu, Ni, Ti, Sb, Zn, Mo, Co, Sn, Ag와 같은 금속 또는 이들의 합금을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 연결 전극들(20ce, 30ce, 40ce, 50ce) 각각은 연결 전극들(20ce, 30ce, 40ce, 50ce)의 긴 형상으로 인해 가해지는 응력을 줄이기 위해 둘 이상의 금속 또는 복수의 서로 다른 금속층을 포함할 수 있다. 또 다른 예시적인 실시예에서, 연결 전극들(20ce, 30ce, 40ce, 50ce)이 Cu를 포함하는 경우, Cu의 산화를 억제하기 위해 추가적인 금속이 증착되거나 도금될 수 있다. 예시적인 일부 실시예들에 있어서, 연결 전극들(20ce, 30ce, 40ce, 50ce)이 Cu/Ni/Sn을 포함하는 경우, Cu는 Sn이 발광 적층 구조체로 침투하는 것을 방지할 수 있다. 예시적인 일부 실시예들에 있어서, 연결 전극들(20ce, 30ce, 40ce, 50ce)은 도금 공정에서 금속층을 형성하기 위한 씨드층을 포함할 수 있으며, 이에 대해서는 후술한다.
도면에 도시된 바와 같이, 연결 전극들(20ce, 30ce, 40ce, 50ce) 각각은 발광 적층 구조체와 후술할 외부 배선 또는 전극 사이의 전기적 연결을 용이하게 하기 위해 실질적으로 평평한 상면을 가질 수 있다. 예시적인 일 실시예에 따르면, 발광칩(100)이 당 업계에 공지된 바와 같이 약 10,000 μm2 미만, 또는 다른 예시적인 실시예들에서 약 4,000 μm2 또는 2,500 μm2 미만의 표면 면적을 갖는 마이크로 LED를 포함하는 경우, 연결 전극들(20ce, 30ce, 40ce, 50ce)은 도면에 도시된 바와 같이 제1, 제2 및 제3 발광 스택(20, 30, 40) 중 적어도 하나의 일 부분과 중첩될 수 있다. 보다 구체적으로, 연결 전극들(20ce, 30ce, 40ce, 50ce)은 발광 적층 구조체의 측면에 형성된 적어도 하나의 단차와 중첩될 수 있다. 이러한 방식으로, 연결 전극의 바닥면의 면적이 상면보다 크기 때문에, 연결 전극들(20ce, 30ce, 40ce, 50ce)과 발광 적층 구조체 사이에 더 큰 접촉 면적이 형성될 수 있다. 따라서, 발광 적층 구조체 상에 연결 전극들(20ce, 30ce, 40ce, 50ce)이 보다 안정적으로 형성될 수 있다. 예를 들어, 연결 전극들(20ce, 30ce, 40ce, 50ce)의 외부를 향하는 일측면 (L)과 발광칩(100)의 중심을 향하는 타측면(L')은 서로 다른 길이(또는 높이)를 가질 수 있다. 보다 구체적으로, 외부를 향하는 연결 전극의 일측면의 길이(L)는 발광칩(100)의 중심을 향하는 타측면의 길이(L')보다 길 수 있다. 예를 들어, 연결 전극의 대향하는 두 면(L 및 L') 사이의 길이 차이는 발광 스택들(20, 30, 40) 중 어느 하나의 두께(또는 높이)보다 클 수 있다. 이러한 방식으로, 연결 전극들(20ce, 30ce, 40ce, 50ce)과 발광 적층 구조체 사이의 접촉 면적이 넓어져 발광칩(100)의 구조가 강화될 수 있다. 또한, 연결 전극들(20ce, 30ce, 40ce, 50ce)은 발광 적층 구조체의 측면에 형성된 적어도 하나의 단차와 중첩될 수 있어, 발광 적층 구조체에서 발생하는 열을 보다 효율적으로 외부로 방출할 수 있다.
예시적인 일 실시예에 따르면, 외부를 향하는 연결 전극의 일 측면(L)과 발광칩(100)의 중심을 향하는 타측면(L') 사이의 길이 차이는 약 3㎛일 수 있다. 이 경우, 발광 적층 구조체는 얇게 형성될 수 있으며, 특히, 제1 발광 스택(20)은 약 1㎛의 두께를 가질 수 있고, 제2 발광 스택(30)은 약 0.7㎛의 두께를 가질 수 있고, 제3 발광 스택(40)은 약 0.7㎛의 두께를 가질 수 있으며, 제1 및 제2 접착층(61, 63)은 각각 약 0.2㎛ 내지 약 0.3㎛의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 또 다른 예시적인 실시예에 따르면, 외부를 향하는 연결 전극의 일 측면(L)과 발광칩(100)의 중심을 향하는 타측면(L') 사이의 길이 차이는 10㎛ 내지 16㎛일 수 있다. 이 경우, 발광 적층 구조체를 상대적으로 두껍게 형성하여 보다 안정적인 구조를 가질 수 있으며, 특히, 제1 발광 스택(20)의 두께는 약 4㎛ 내지 약 5㎛일 수 있고, 제2 발광 스택(30)은 약 3㎛의 두께를 가질 수 있고, 제3 발광 스택(40)은 약 3㎛의 두께를 가질 수 있으며, 제1 및 제2 접착층(61, 63)은 각각 약 3㎛의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 그러나, 본 발명은 연결 전극들의 대향면 사이의 길이 차이에 특별한 제한이 없으며, 연결 전극들의 대향면 사이의 길이 차이는 다양할 수 있다.
예시적인 일부 실시예들에 있어서, 연결 전극들(20ce, 30ce, 40ce, 50ce) 중 적어도 하나는 발광 스택들(20, 30, 40) 각각의 측면과 중첩되어, 각각의 발광 스택들(20, 30, 40) 사이의 온도 균형을 이루어, 내부에서 발생된 열을 외부로 효율적으로 방출할 수 있다. 또한, 연결 전극들(20ce, 30ce, 40ce, 50ce)이 금속과 같은 반사 재료를 포함하는 경우, 연결 전극들(20ce, 30ce, 40ce, 50ce)은 적어도 하나 이상의 발광 스택들(20, 30, 40)에서 방출되는 빛을 반사할 수 있어, 광효율을 향상시킬 수 있다.
제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce)을 형성하는 방법은 특별히 제한되지 않는다. 예를 들어, 본 발명의 예시적인 일 실시예에 따르면, 상기 발광 적층 구조체 상에 도전성 표면으로 씨드층이 증착되고, 상기 연결 전극들이 형성될 원하는 위치에 상기 씨드층이 배치되도록, 사진 공정 등을 이용하여 상기 씨드층이 패터닝될 수 있다. 그 후, 상기 씨드층에 Cu, Ni, Ti, Sb, Zn, Mo, Co, Sn, Ag 또는 이들의 합금과 같은 금속을 도금하여, 상기 씨드층이 제거될 수 있다. 예시적인 일부 실시예들에 있어서, 도금된 금속의 산화를 방지하거나 적어도 억제하기 위해, ENIG 등에 의해 도금된 금속(예: 연결 전극들) 상에 추가적인 금속이 증착 또는 도금될 수 있다. 예시적인 일부 실시예들에 있어서, 상기 씨드층은 각 연결 전극에 잔류할 수 있다.
예시적인 일 실시예에 따르면, 상기 접촉부들(20C, 30C, 40C, 50C)에서 상기 범프 전극들(20bp, 30bp, 40bp, 50bp)이 생략된 경우, 상기 패드들(20pd, 30pd, 40pd, 50pd)은 각각의 연결 전극(20ce, 30ce, 40ce, 50ce)에 연결될 수 있다. 예를 들어, 상기 접촉부들(20C, 30C, 40C, 50C)의 상기 패드들(20pd, 30pd, 40pd, 50pd)이 부분적으로 노출되도록 상기 관통홀들(20ct, 30ct, 40ct, 50ct)이 형성된 후, 씨드층이 도전성 표면으로 상기 발광 적층 구조체 상에 증착될 수 있고, 상기 연결 전극들이 형성될 원하는 위치에 상기 씨드층이 배치되도록, 사진 기술 등을 이용하여 상기 씨드층이 패터닝될 수 있다. 이 경우, 상기 씨드층은 상기 패드들(20pd, 30pd, 40pd, 50pd) 각각의 적어도 일 부분과 중첩될 수 있다. 예시적인 일 실시예에 따르면, 씨드층은 약 1000
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두께로 증착될 수 있으나, 이에 한정되는 것은 아니다. 그 후, 상기 씨드층에 Cu, Ni, Ti, Sb, Zn, Mo, Co, Sn, Ag 또는 이들의 합금과 같은 금속을 도금하여, 상기 씨드층이 제거될 수 있다. 예시적인 일부 실시예들에 있어서, 도금된 금속의 산화를 방지하거나 적어도 억제하기 위해, ENIG 등에 의해 도금된 금속(예: 연결 전극들) 상에 추가적인 금속이 증착 또는 도금될 수 있다. 예시적인 일부 실시예들에 있어서, 상기 씨드층은 각 연결 전극에 잔류할 수 있다.
도 11, 도 12, 도 13, 도 14, 도 15, 도 16 및 도 17은 본 발명의 일 실시예에 따른 도 1의 발광 패키지의 제조 공정을 설명하는 개략적인 단면도들이다.
일반적으로, 제조 과정에서, 기판 상에 복수의 발광칩들의 어레이가 형성된다. 기판은 그 후 스크라이빙 라인들을 따라 절단되어 각 발광칩을 단일화(분리)할 수 있고, 발광칩들은 패키징과 같은 발광칩들의 추가 공정을 위해 다양한 전사 기술을 사용하여 다른 기판 또는 테이프로 전사될 수 있다. 이 경우, 발광칩이 발광 구조에서 외측으로 돌출된 금속 범프들 또는 필라들과 같은 연결 전극들을 포함하는 경우, 연결 전극들을 외부로 노출시키는 배어 발광칩의 구조로 인해, 전사 단계와 같은 후속 공정에서 다양한 문제가 발생할 수 있다. 또한, 용도에 따라, 발광칩들이 표면적이 약 10,000 ㎛2 미만, 또는 약 4,000 ㎛2 미만, 또는 약 2,500 ㎛2 미만인 마이크로 LED를 포함하는 경우, 발광칩들의 핸들링은 작은 폼 팩터로 인해 더 어려워질 수 있다.
예를 들어, 연결 전극들이 막대와 같이 실질적으로 길쭉한 형태인 경우, 연결 전극들의 돌출 구조로 인해 발광칩의 흡입 면적이 충분하지 않을 수 있어 기존의 진공 방식으로 발광칩을 전사하는 것이 어려워진다. 또한, 노출된 연결 전극들은 연결 전극들이 제조 디바이스와 접촉하는 등, 후속 공정에서 다양한 응력에 직접적인 영향을 받아 발광칩의 구조에 손상을 줄 수 있다. 다른 예로, 발광칩들의 상면(예: 기판과 대향하는 면)에 접착 테이프를 부착하여 발광칩들이 전사 되는 경우, 발광칩들과 접착 테이프 사이의 접촉 면적은 연결 전극들의 상면들로 제한될 수 있다. 이 경우, 접착 테이프가 칩의 바닥면(예: 기판)에 부착될 때와 달리, 접착 테이프에 대한 발광칩의 접착이 약해질 수 있고, 발광칩들은 전사되는 동안 접착 테이프로부터 바람직하지 않게 탈착될 수 있다. 다른 예로, 기존의 픽-앤드-플레이스 방식으로 발광칩이 전사되는 경우, 사출핀이 연결 전극들 사이에 배치된 발광칩의 일 부분에 직접 접촉하여, 발광 구조체의 상부 구조를 손상시킬 수 있다.
도 11은 기판(11) 상에 형성된 발광 적층 구조체의 어레이를 도시한 것이다. 도 11을 참조하면, 연결 전극들(20ce, 30ce, 40ce, 50ce) 사이에 보호층(90)이 배치된다. 보호층(90)은 연마 공정 등을 통해 연결 전극들(20ce, 30ce, 40ce, 50ce)의 상면들과 실질적으로 나란하도록 형성될 수 있다. 이러한 방식으로, 보호층(91)은, 후속 전사 단계 동안 핸들링을 용이하게 하기 위해 발광칩(100)에 충분한 접촉 면적을 제공할 수 있을 뿐 만 아니라, 후속 공정 동안 가해질 수 있는 외부 충격으로부터 발광 구조체를 보호할 수 있다. 또한, 인접한 발광칩들(100)에서 방출되는 빛의 간섭을 방지하거나 적어도 억제하기 위해, 보호층(91)은 발광칩(100)의 측면으로 빛이 누출되는 것을 방지할 수 있다.
도 12를 참조하면, 임시 기판(95) 상에 발광칩들(100)이 형성된 기판(11)(예: 성장 기판)이 실장될 수 있다. 임시 기판(95)은 후속 공정에서 발광칩들(100)의 어레이를 지지할 수 있는 것이라면 특별히 제한되지 않는다. 예를 들어, 예시적인 일부 실시예들에 있어서, 임시 기판(95)은 테이프일 수 있다.
도 13을 참조하면, 기판(11)은 당업계에 공지된 다양한 방법을 이용하여 발광칩들(100)로부터 제거될 수 있다. 예를 들어, 예시적인 일부 실시예들에 있어서, 공지의 레이저 리프트 오프(LLO)와 같은 방법을 사용하여, 기판(11)에 레이저 빔이 조사되어 발광칩들(100)로부터 기판(11)이 제거될 수 있다. 이러한 방식으로, 발광칩들(100)에서 기판(11)이 제거되므로, 발광칩(100)에서 방출된 빛이 기판(11)을 투과하지 않아 발광칩(100)의 광효율 및 색순도를 높일 수 있다. 이 경우, 발광칩(100)에서 기판(11)이 제거되더라도, 본 발명의 일 실시예에 따라 구성된 발광칩(100)은 실질적으로 긴 형상을 갖는 연결 전극들(20ce, 30ce, 40ce, 50ce) 및 연결 전극들(20ce, 30ce, 40ce, 50ce)의 적어도 측면들을 둘러싸는 보호층(90)에 의해 적어도 부분적으로 형성된 강화된 구조를 가지므로, 발광칩(100)은 제조 또는 사용 중 발생할 수 있는 다양한 외부 응력을 견딜 수 있다.
예시적인 일부 실시예들에 있어서, 기판(11)이 제거되어 노출된 제3 발광 스택(40)의 일 면에 요철부가 형성되어, 각 발광 스택에서 방출되는 빛의 가시성의 균형을 이룰 수 있다.
도 14 및 도 15를 참조하면, 본 발명의 일 실시예에 따르면, 발광칩들(100) 사이에 레이저(L)가 조사되어 발광칩들(100)을 단일화(분리)할 수 있다. 그러나, 본 발명이 발광칩들(100)을 분리하는 특정 방법에 한정되는 것은 아니다. 예를 들어, 예시적인 일부 실시예들에 있어서, 발광칩들(100)은 블레이드 등을 이용하여 단일화되어 스크라이빙 라인들을 따라 기계적으로 절단할 수 있다.
도 16을 참조하면, 발광칩들(100)은 회로 기판(11p) 상에 전사되어 실장될 수 있다. 발광칩들(100)이 회로 기판(11p)에 실장되고 나면 또는 그 전에, 임시 기판(95)이 제거될 수 있다.
예시적인 일 실시예에 있어서, 회로 기판(11p)은 서로 전기적으로 연결되는 하부 회로 전극들(11pa), 상부 회로 전극들(11pc) 및 이들 사이에 배치된 중간 회로 전극들(11pb)을 포함할 수 있다. 하부 회로 전극들(11pa)은 제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce) 각각에 각각 연결될 수 있다. 예시적인 일부 실시예들에 있어서, 하부 회로 전극들(11pa)은 고온에서 부분적으로 용융되어 ENIG로 표면 처리되어, 발광칩(100)의 연결 전극들과의 전기적 연결을 용이하게 할 수 있다.
예시적인 일 실시예에 따르면, 발광칩들(100)의 제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce)은, 예를 들어, 이방성 도전성 필름(ACF) 본당에 의해, 회로 기판(11p)의 하부 회로 전극들(11pa)에 각각 본딩될 수 있다. 다른 본딩 방법보다 낮은 온도에서 실행하는 ACF 본딩을 통해 발광칩들(100)을 회로 기판(11p)에 본딩하는 경우, 본딩 시 발광칩들(100)이 고온에 노출되는 것을 방지할 수 있다. 그러나, 본 발명이 특정한 본딩 방법에 한정되는 것은 아니다. 예를 들어, 예시적인 일부 실시예들에 있어서, 발광칩들(100)은 이방성 도전성 페이스트(ACP), 솔더, 볼 그리드 영역(BGA) 또는 Cu 및 Sn 중 적어도 하나를 포함하는 마이크로 범프들을 이용하여 회로 기판(11p)에 본딩될 수 있다. 이 경우, 연결 전극들(20ce, 30ce, 40ce, 50ce)의 상면들과 보호층(90)은 연마 공정 등에 의해 실질적으로 나란하므로, 이방성 도전 필름에 대한 발광칩들(100)의 접착력이 증가되어, 회로 기판(11p)에 본딩시 더 안정적인 구조를 형성할 수 있다.
예시적인 일 실시예에 따르면, 상부 회로 전극들(11pc)은 소정의 피치로 서로 이격될 수 있다. 예를 들어, 상부 회로 전극들(11pc) 사이의 피치는 디스플레이 장치와 같은 타겟 기판의 전극들의 피치에 대응할 수 있다. 이러한 방식으로, 본 발명의 일 실시예에 따른 발광 패키지(110)는 디스플레이 장치의 타겟 기판의 구성을 변경하지 않고, 기존의 디스플레이 장치에 실장될 수 있다.
도 17을 참조하면, 보호층(90)이 형성된 후, 회로 기판(11p) 상에 실장된 발광칩들(100) 상에 몰딩층(91)이 형성될 수 있다. 몰딩층(91)은 발광칩(100)의 적어도 측면들을 둘러싸서 발광칩(100)을 외부 충격으로부터 보호할 수 있다. 상기 도시된 예시적인 실시예에 따르면, 몰딩층(91)은 발광칩(100)의 적어도 일 면을 노출시켜 광효율을 증가시킬 수 있다. 이 경우, 상기 도시된 예시적인 실시예에 따른 발광칩(100)은 성장 기판(11)을 포함하지 않으므로, 발광 패키지(110)에서 방출되는 광의 휘도 및 순도가 향상될 수 있다. 예시적인 일 실시예에 따르면, 몰딩층(91)은 유기 또는 무기 폴리머를 포함할 수 있다. 예시적인 일부 실시예들에 있어서, 몰딩층(91)은 보호층(90)과 실질적으로 동일한 재료를 포함할 수 있다. 그러나, 몰딩층(91)이 나중에 형성되므로, 상기 두 개의 층은 동일한 재료로 형성되더라도 구별된다. 그러나, 본 발명은 이에 한정되지 않으며, 예시적인 일부 실시예들에 있어서, 몰딩층(91) 및 보호층(90)은 서로 다른 재료를 포함할 수 있다.
몰딩층(91)으로 둘러싸인 발광칩들(100)은 그 후 절단되어 도 1의 발광 패키지(110)를 제공할 수 있다. 도 17은 발광 패키지(110)가 내부에 하나의 발광칩(100)을 포함하는 것으로 도시하였지만, 본 발명은 발광 패키지에 포함되는 발광칩(100)의 특정 개수에 한정되지 않는다. 예를 들어, 예시적인 일부 실시예들에 있어서, 몰딩층(91)에 의해 둘러싸인 발광칩들(100)은 원하는 구성으로 절단될 수 있으며, 이러한 발광 패키지는, 디스플레이 장치와 같이 발광 패키지가 실장될 수 있는 최종 장치를 고려하여, 당업계에 공지된 다양한 방법을 통해, 내부에 적어도 하나 이상의 발광칩(100)을 포함할 수 있다. 예를 들어, 발광 패키지(110)는 nХm 배열로 배열된 하나 이상의 발광칩(100)을 포함할 수 있으며, 여기서 n 및 m은 자연수이다.
도 18은 본 발명의 또 다른 실시예에 따른 도 2의 발광 패키지의 제조 공정을 설명하는 개략적인 단면도이다.
도 18을 참조하면, 본 발명의 또 다른 실시예에 따르면, 몰딩층(91)은 발광칩(100)(예: 제3 LED 스택(40))의 상면을 덮도록 형성될 수 있다. 전술한 바와 같이, 이 경우, 몰딩층(91)은 발광칩(100)에서 방출되는 광을 투과시키는 감광성을 갖는 유기 폴리머 또는 무기 폴리머를 포함할 수 있다. 이러한 방식으로, 발광 패키지(120)의 발광칩(100)은 외부 응력 등으로부터 보호될 수 있다. 그 후, 몰딩층(91)으로 둘러싸인 발광칩들(100)이 절단되어 도 2의 발광 패키지(120)를 제공할 수 있다. 도 18에서 발광 패키지(120)가 하나의 발광칩(100)을 포함하는 것으로 도시하였지만, 본 발명이 발광 패키지에 포함되는 발광칩(100)의 특정 개수에 한정되는 것은 아니다. 예를 들어, 예시적인 일부 실시예들에 있어서, 몰딩층(91)에 의해 둘러싸인 발광칩들(100)은 원하는 구성으로 절단될 수 있으며, 이러한 발광 패키지는, 당업계에 공지된 다양한 방법을 통해, 내부에 적어도 하나 이상의 발광칩들(100)을 포함할 수 있다.
전술한 바와 같이, 도 11 내지 도 17은 발광칩(100)이 서로 분리(또는 단일화)되기 전에 보호층(90)이 형성되는 과정을 예시적으로 도시하고 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 예시적인 일부 실시예들에 있어서, 기판(11) 상에 형성된 발광칩들(100)은 보호층(90)을 형성하는 공정 이전에 서로 분리될 수 있다. 보다 구체적으로, 도 11을 다시 참조하면, 발광칩들(100)을 사이에 두고 실질적으로 기판(11) 전체에 걸쳐 형성된 제3 발광 스택(40)이 서로 분리될 수 있도록, 발광칩들(100) 상에 보호층(90)을 형성하기 전에 분리 공정이 수행되어, 발광칩들(100) 사이에서 기판(11)의 적어도 일 부분이 노출될 수 있다. 이 경우, 상기 분리 공정에 의해 발광칩들(100) 사이의 제3 발광 스택(40)의 적어도 측면도 노출될 수 있다. 이와 같이, 후속 공정에서 각 발광칩(100) 상에 보호층(90)이 형성되는 경우, 보호층(90)은, 도 11에 도시된 발광칩들(100)의 표면들뿐만 아니라, 제3 발광 스택(40)의 노출된 측면도 덮을 수 있다. 이러한 방식으로, 보호층(90)은 외부 환경으로부터 발광칩(100)의 신뢰성을 더욱 향상시킬 수 있다. 또한, 보호층(90)은 각 발광 스택에서 그의 수평 방향을 향하여 방출되는 빛을 실질적으로 차단하여, 발광칩(100)의 수직 방향으로의 광효율을 향상시킬 수 있다.
도 19는 본 발명의 일 실시예에 따라 구성된 발광 패키지의 개략적인 단면도이고, 도 20은 본 발명의 또 다른 실시예에 따라 구성된 발광 패키지의 개략적인 단면도이다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 발광 패키지(210)는 발광칩(200), 하부 회로 전극(11pa'), 중간 회로 전극(11pb') 및 상부 회로 전극(11pc')을 포함하는 회로 기판(11p') 및 상기 발광칩(200)의 적어도 측면들을 둘러싸는 몰딩층(91')을 포함한다.
몰딩층(91')은 발광칩(200)의 적어도 측면들을 둘러싸서 발광칩(200)을 외부 충격으로부터 보호할 수 있다. 상기 도시된 예시적인 실시예에 따르면, 몰딩층(91')은 발광칩(200)의 적어도 일 면을 노출시켜 광효율 및 색순도를 높일 수 있다. 이 경우, 상기 도시된 예시적인 실시예에 따른 발광칩(200)은 발광 적층 구조체를 성장시킨 기판을 포함하지 않으므로, 발광 패키지(210)에서 방출되는 광의 휘도 및 순도가 향상될 수 있다. 예시적인 일 실시예에 따르면, 몰딩층(91')은 유기 또는 무기 폴리머를 포함할 수 있다. 예시적인 일부 실시예들에 있어서, 몰딩층(91')은 보호층(290)과 실질적으로 동일한 재료를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 예시적인 일부 실시예들에 있어서, 몰딩층(91') 및 보호층(290)은 서로 다른 재료를 포함할 수 있다.
본 발명의 일 실시예에 따른 발광 패키지(210)는, 연결 전극들의 형상 및 발광칩(200)이 자세히 후술할 연결 전극들 사이에 형성되는 보호층(290)을 포함하는 것을 제외하고, 도 1의 발광 패키지(110)와 실질적으로 동일하다. 회로 기판(11p') 및 그 구성요소는 전술한 회로 기판(11p)과 실질적으로 동일하고, 이에 따라, 반복되는 설명은 중복을 피하기 위해 생략한다.
예시적인 일 실시예에 따르면, 발광 패키지(210)의 상부 전극들(11pc')은 최종 장치의 전극들의 피치에 대응하는 소정의 피치로 서로 이격될 수 있다. 이러한 방식으로, 최종 장치의 전극들의 레이아웃이 기존의 발광 소자용으로 설계된 경우에도, 발광 패키지(210)는 디스플레이 장치와 같은 최종 장치에 용이하게 실장될 수 있다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 발광 패키지(220)는, 몰딩층(91')의 형상을 제외하고 도 19의 발광 패키지(210)와 실질적으로 동일하다. 보다 구체적으로, 본 실시예에 따른 몰딩층(91')은 발광칩(200)의 상면을 덮는다. 이러한 방식으로, 몰딩층(91')은 외부 충격 또는 먼지 및 습기 등의 외부 입자가 발광 적층 구조체로 침투하는 것을 방지할 수 있다. 또한, 도 20에 도시된 바와 같이 몰딩층(91')이 발광칩(200)의 상면을 덮는 경우, 몰딩층(91')의 두께를 조절하거나 또는 원하는 광 투과율을 제공하는 재료로 몰딩층(91')을 형성함으로써 광 투과율이 조절될 수 있다. 발광 패키지(220)는 몰딩층(91')의 형상을 제외하고는 도 19의 발광 패키지(210)와 실질적으로 동일하므로, 그 구성 요소에 대한 반목되는 설명은 중복을 피하기 위해 생략한다.
도 21a 및 도 22a는 본 발명의 또 다른 실시예에 따른 발광칩의 제조 공정을 설명하는 평면도들이고, 도 21b 및 22b는 본 발명의 또 다른 실시예에 따른 도 21a 및 22a에 도시된 대응하는 평면도의 절취선 A-A'에 따라 취해진 단면도들이다.
도 21a 및 도 21b를 참조하면, 예시적인 일 실시예에 따른 발광칩(200)은 발광 적층 구조체, 연결 전극들(20ce', 30ce', 40ce', 50ce')및 이들 사이에 형성된 보호층(290)을 포함한다. 상기 발광 적층 구조체는 도 9a 및 도 9b에 도시된 것과 실질적으로 유사한 구성을 갖는다. 그러나, 상기 도시된 예시적인 실시예에 따르면, 도 9a 및 도 9b에 도시된 발광 적층 구조체의 상면의 적어도 일 부분을 덮도록 보호층(290)이 형성될 수 있다. 보다 구체적으로, 보호층(290)은 적층 구조체의 상면 상에 배치된 제1 발광 스택(20)의 상면의 적어도 일 부분을 덮어, 제조 중 외부의 응력으로부터 발광 적층 구조체를 보호할 수 있다.
상기 도시된 예시적인 실시예에 따르면, 보호층(290)은 기판(11)에 대해 경사각을 형성할 수 있다. 예를 들어, 보호층(290)과 기판(11) 사이에 형성된 각(G 및 G', 도 22b 참조)은 약 80°보다 작을 수 있다. 상기 경사각이 80°보다 더 크면, 보호층(290)이 발광 적층 구조체의 측면에 형성된 단차를 충분히 덮지 못할 수 있다. 예시적인 일부 실시예들에 있어서, 보호층(290)과 기판(11) 사이의 경사각은 약 60°보다 크고 약 70°보다 작을 수 있다. 이러한 방식으로, 보호층(290) 상에 형성되는 연결 전극들(20ce', 30ce', 40ce', 50ce', 도 22a 및 도 22b 참조)도 발광 적층 구조체 상에 안정적으로 형성될 수 있다. 예시적인 일부 실시예들에 있어서, 그 위에 형성될 연결 전극들(20ce', 30ce', 40ce', 50ce')이 실질적으로 균일한 두께를 가질 수 있도록, 보호층(290)의 상면과 측면 사이에 형성되는 가장자리는 매끄러운 각을 형성할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 예시적인 일부 실시예들에 있어서, 보호층(290)의 상면과 측면 사이에 실질적으로 날카로운 모서리가 형성될 수 있다.
도 22a 및 도 22b를 참조하면, 상기 도시된 예시적인 실시예에 따르면, 상기 보호층(290) 상에 서로 이격된 상기 제1, 제2, 제3 및 제4 연결 전극(20ce', 30ce', 40ce', 50ce')이 형성된다. 전술한 바와 같이, 발광칩(100)의 제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce)처럼, 제1, 제2, 제3 및 제4 연결 전극(20ce', 30ce', 40ce', 50ce')은 제1, 제2, 제3 및 제4 범프 전극(20bp, 30bp, 40bp, 50bp)과 전기적으로 각각 연결되어, 발광 스택(20, 30, 40) 각각에 외부 신호를 전달할 수 있다. 보다 구체적으로, 제1 연결 전극(20ce')은 제1 패드(20pd)를 통해 제1 상부 콘택 전극(21n)과 연결되는 제1 범프 전극(20bp)에 연결되어, 제1 발광 스택(20)의 제1 도전형 반도체층(21)과 전기적으로 연결될 수 있다. 제2 연결 전극(30ce')은 제2 패드(30pd)와 연결되는 제2 범프 전극(30bp)과 연결되어, 제2 발광 스택(30)의 제1 도전형 반도체층(31)과 전기적으로 연결될 수 있다. 제3 연결 전극(40ce')은 제3 패드(40pd)와 연결되는 제3 범프 전극(40bp)과 연결되어, 제3 발광 스택(40)의 제1 도전형 반도체층(41)과 전기적으로 연결될 수 있다. 제4 연결 전극(50ce')은 제4 패드(50pd)와 연결되는 제4 범프 전극(50bp)과 연결되어, 제1, 제2 및 제3 하부 콘택 전극(25p, 35p, 45p)을 통해 발광 스택들(20, 30, 40)의 제2 도전형 반도체층들(25, 35, 45)과 각각 전기적으로 연결될 수 있다.
제1, 제2, 제3 및 제4 연결 전극(20ce', 30ce', 40ce', 50ce')을 형성하는 방법은 특별히 제한되지 않는다. 예를 들어, 예시적인 일 실시예에 따르면, 보호층(290) 상에 도전층이 증착될 수 있고, 도전층들 각각이 보호층(290)에 의해 노출된 제1 범프 전극(20bp), 제2 범프 전극(30bp), 제3 범프 전극(40bp) 및 제4 범프 전극(50bp)의 일 부분과 중첩되도록, 사진 공정 등을 이용하여 상기 도전층이 패터닝될 수 있다. 예시적인 일 실시예에 따른 도전층(예: 연결 전극들)은 Cu, Ni, Ti, Sb, Zn, Mo, Co, Sn, Ag 등의 금속 또는 이들의 합금을 포함할 수 있다. 이 경우, 별도의 도금 공정이 생략될 수 있다. 예시적인 일부 실시예들에 있어서, 연결 전극들(20ce', 30ce', 40ce', 50ce')의 산화를 방지하거나 적어도 억제하기 위해, ENIG 등에 의해 도전층 상에 추가적인 금속이 증착될 수 있다.
상기 도시된 예시적인 실시예에 따르면, 연결 전극들(20ce', 30ce', 40ce', 50ce') 각각은 발광 적층 구조체 및 보호층(290)을 실질적으로 덮도록 기판(11)으로부터 돌출된 곡면 또는 각진 형상을 가질 수 있다. 도면에 도시된 바와 같이, 연결 전극들(20ce', 30ce', 40ce', 50ce') 각각은, 후속 본딩 및 전사 단계 동안 PCB와 같은 다른 요소에 대한 발광칩(200)의 접착성을 증가시키기 위해서뿐만 아니라, 발광 적층 구조체와 외부 배선 또는 전극 사이의 전기적 연결이 용이하도록 실질적으로 평평한 상면을 가질 수 있다. 상기 도시된 예시적인 실시예에 따른 연결 전극들(20ce', 30ce', 40ce', 50ce')은, 발광칩(200)이 보호층(290)과 함께 다양한 후속 공정을 견딜 수 있는 보다 안정적인 구조를 갖도록, 각 발광 스택(20, 30, 40)의 적어도 일 부분을 둘러쌀 수 있다. 예를 들어, 발광 적층 구조체의 적어도 측면들을 둘러싸는 연결 전극들(20ce', 30ce', 40ce', 50ce')은 발광 적층 구조체에 직접 가해질 수 있는 응력의 적어도 일부를 흡수하여, 발광 적층 구조체를 보호할 수 있다.
상기 도시된 예시적인 실시예에 따르면, 제3 연결 전극(40ce')은 제1 연결 전극(20ce')과 비대칭인 것으로 도시되어 있다. 보다 구체적으로, 연결 전극들(20ce', 30ce', 40ce', 50ce') 각각은 보호층(290)과 중첩하지 않는 부분을 가질 수 있고, 도 22b는, 예를 들어, 제3 연결 전극(40ce')의 보호층(290)과 겹치지 않는 일 부분의 면적이 기판(11)의 대향하는 두 단부 근처의 제1 연결 전극(20ce')의 면적보다 더 큰 것을 나타낸다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 예시적인 일부 실시예들에 있어서, 연결 전극들(20ce', 30ce', 40ce', 50ce')은 서로 대칭일 수 있다. 예를 들어, 연결 전극들(20ce', 30ce', 40ce', 50ce') 각각의 보호층(290)과 중첩하지 않는 일 부분은 서로 동일한 면적을 가질 수 있다.
도면에서 보호층(290)의 상면에 배치되는 연결 전극들(20ce', 30ce', 40ce', 50ce')의 부분들 사이에 보호층(290)이 형성되지 않은 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 예시적인 일부 실시예들에 있어서, 보호층(290)의 상면이 연결 전극들(20ce', 30ce', 40ce', 50ce')의 상면들과 실질적으로 나란할 수 있도록, 보호층(290)의 상면에 배치된 연결 전극들(20ce', 30ce', 40ce', 50ce') 사이에 보호층(290)이 형성될 수 있다. 이러한 방식으로, PCB 등에 대한 발광칩(200)의 접착력은 후속 공정에서 더욱 강화될 수 있다. 연결 전극들(20ce', 30ce', 40ce', 50ce') 사이에 배치되는 보호층(290)의 일 부분은 연결 전극들(20ce', 30ce', 40ce', 50ce')을 형성하기 전 또는 후에 형성될 수 있다. 상기 도시된 예시적인 일 실시예에 따른 발광칩(200)의 구성요소는 전술한 발광칩(100)과 실질적으로 동일하므로, 실질적으로 동일한 구성 요소의 반복되는 설명은 중복을 피하기 위해 생략한다.
도 23 및 도 24는 본 발명의 일 실시예에 따른 발광 패키지의 제조 공정을 설명하는 개략적인 단면도들이다.
도 22를 참조하면, 성장 기판(11) 상에 형성된 발광칩들(200)의 어레이를 서로 분리하고 전사하여, 회로 기판(11p') 상에 실장될 수 있다. 본 발명의 일 실시예에 따른 회로 기판(11p')은 전술한 회로 기판(11p)과 실질적으로 동일하고, 이에 따라, 반복되는 설명은 중복을 피하기 위해 생략한다. 전술한 바와 같이, 회로 기판(11p')의 상부 회로 전극들(11pc')은 디스플레이 장치와 같은 최종 장치의 전극들의 피치와 일치하도록 원하는 피치로 서로 이격될 수 있다.
도 24를 참조하면, 회로 기판(11p') 상에 서로 분리된 발광칩들(200)이 실장된 후, 발광칩(200)의 기판(11)은 LLO 방법 등 당업계에 공지된 다양한 방법으로 제거될 수 있다. 이러한 방식으로, 발광칩들(200)에서 기판(11)이 제거되므로, 발광칩(200)에서 방출된 빛이 기판(11)을 투과하지 않아 발광칩(200)의 광효율 및 색순도를 높일 수 있다. 이 경우, 발광칩(200)에서 기판(11)이 제거되더라도, 본 발명의 일 실시예에 따라 구성된 발광칩(200)은보호층(290) 및 곡면 형상을 갖는 연결 전극들(20ce', 30ce', 40ce', 50ce')에 의해 적어도 부분적으로 강화된 구조를 가지므로, 발광칩(200)은 제조 또는 사용 중 발생할 수 있는 다양한 외부 응력을 견딜 수 있다.
도 23 및 도 24에서 기판(11)이 절단된 후 성장 기판(11)이 발광칩들(200)에서 제거되는 것으로 도시되어 있으나(예: 단일화된 발광칩들(200)), 본 발명이 이에 한정되는 것은 아니다.
도 25, 도 26, 도 27, 도 28 및 도 29는 본 발명의 일 실시예에 따른 도 19의 발광 패키지의 제조 공정을 설명하는 개략적인 단면도들이다.
도 25 내지 도 27을 참조하면, 본 발명의 또 다른 실시예에 따르면, 도 23 및 도 24에 도시된 바와 같이 기판(11)이 절단된 후 발광칩(200)으로부터 기판(11)이 제거되는게 아니라, 선택된 발광칩들(200)로부터 성장 기판(11)이 제거된다.
보다 구체적으로, 발광칩들(200)을 사이에 두고 실질적으로 기판(11) 전체에 걸쳐 형성된 제3 발광 스택(40)이 서로 분리될 수 있도록, 기판(11) 상에 형성된 발광칩들(200)의 어레이는 분리 공정을 통해 서로 분리될 수 있다. 이 경우, 상기 분리 공정은 발광 적층 구조체 상에 보호층(290)을 형성하기 전 또는 후에 수행될 수 있다.
발광칩들(200)이 서로 분리되면, 발광칩들(200) 사이에 배치된 기판(11)의 적어도 일부가 노출되도록, 발광칩들(200)이 회로 기판(11p') 상에 실장된다. 이 경우, 하부 회로 전극들(11pa')은 기판(11) 상에 형성된 발광칩들(200)의 일부에만 대응하도록 형성될 수 있다. 발광칩들(200)이 회로 기판(11p') 상에 배치되면, 도 26에 도시된 바와 같이, 전사할 발광칩들(200)에 레이저(L)가 선택적으로 조사될 수 있다. 이 경우, 예시적인 일 실시예에 따르면, 발광칩(200)의 연결 전극들이, 예를 들어 이방성 도전성 필름(ACF) 본딩에 의해, 회로 기판(11p')의 하부 회로 전극들(11pa')에 각각 본딩될 수 있다. 다른 본딩 방법보다 낮은 온도에서 실행하는 ACF 본딩을 통해 발광칩들(200)을 회로 기판(11p')에 본딩하는 경우, 본딩 시 발광칩들(200)이 고온에 노출되는 것을 방지할 수 있다. 그러나, 본 발명이 특정한 본딩 방법에 한정되는 것은 아니다. 예를 들어, 예시적인 일부 실시예들에 있어서, 발광칩들(200)은 이방성 도전성 페이스트(ACP), 솔더, 볼 그리드 영역(BGA) 또는 Cu 및 Sn 중 적어도 하나를 포함하는 마이크로 범프들을 이용하여 회로 기판(11p')에 본딩될 수 있다. 이 경우, 도 22b에 도시된 바와 같이 발광칩(200)의 보호층(290)과 중첩하는 부분들이 실질적으로 평면이므로, 이방성 도전막에 대한 발광칩(200)의 접착력이 높아져, 회로 기판(11p')에 본딩시 더 안정적인 구조를 형성할 수 있다.
도 27을 참조하면, 기판(11)은 그 후 리프트될 수 있고, 레이저(L)가 선택적으로 조사된 발광칩들(200)이 회로 기판(11p') 상에 실장될 수 있다. 레이저(L)가 조사되지 않은 나머지 발광칩들(200)은 기판(11)과 함께 리프트될 수 있고, 나중에 필요에 따라 다른 회로 기판 또는 동일한 회로 기판(11p')으로 전사될 수 있다.
예시적인 일부 실시예들에 있어서, 기판(11)이 제거되어 노출된 상부 발광 스택의 일 면에 요철부가 형성되어, 각 발광 스택에서 방출되는 빛의 가시성의 균형을 이룰 수 있다.
도 28를 참조하면, 회로 기판(11p')상에 발광칩들(200)이 실장되면, 발광칩(200)의 적어도 측면들을 둘러싸도록 몰딩층(91')이 형성될 수 있다. 예시적인 일 실시예에 따르면, 몰딩층(91')은 발광칩(200)에서 방출된 빛의 일부를 투과시킬 수 있고, 또한 외부 광이 사용자가 볼 수 있는 방향으로 발광칩(200)에 의해 반사되는 것을 방지하기 위해 외부 광의 일부를 반사, 회절 및/또는 흡수할 수 있다. 몰딩층(91')은 발광칩(200)의 적어도 측면들을 둘러싸 외부의 습기 및 응력으로부터 발광칩(200)을 보호할 수 있고, 발광 패키지의 구조적 구성을 강화하여 후속 전사 및/또는 실장 공정을 용이하게 할 수 있다.
상기 도시된 예시적인 실시예에 따르면, 몰딩층(91')은 발광칩(200)의 연결 전극들(20ce', 30ce', 40ce', 50ce') 사이에 형성될 수 있고, 보호층(290)의 적어도 일 부분을 덮을 수 있다. 예시적인 일 실시예에 따른 몰딩층(91')은 흑색 또는 투명 등 다양한 색상으로 형성될 수 있는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있으나, 이에 한정되지 않는다. 예를 들어, 예시적인 일부 실시예들에 있어서, 몰딩층(91')은 감광성을 갖는 폴리이미드 드라이 필름(PID)을 포함할 수 있다. 몰딩층(91')은 라미네이션, 트랜스퍼 몰드 및/또는 인쇄 방법과 같이 당업계에 공지된 다양한 방법을 통해 형성될 수 있다. 예를 들어, 몰딩층(91')은 발광칩(200) 상에 유기 폴리머 시트가 배치되고, 진공 상태에서 고온 및 고압을 가하는, 진공 적층 공정으로 형성될 수 있어, 발광 패키지의 실질적으로 평면인 상부 표면을 제공하여 광 균일성을 개선할 수 있다. 예시적인 일부 실시예들에 있어서, 몰딩층(91')과 보호층(290)은 실질적으로 동일한 재료 또는 서로 다른 재료를 포함할 수 있다.
도 29를 참조하면, 회로 기판(11p')은 원하는 구성으로 절단되어, 디스플레이 장치와 같이 발광 패키지가 실장될 수 있는 최종 장치를 고려하여, 발광 패키지를 제공할 수 있다. 예를 들어, 발광 패키지(210)는 nХm 배열로 배열된 하나 이상의 발광칩(200)을 포함할 수 있으며, 여기서 n 및 m은 자연수이다. 도 29에서 두 개의 발광칩(200)을 내부에 포함하는 발광 패키지를 예시적으로 도시하였지만, 본 발명은 하나의 패키지에 형성된 발광칩(200)의 특정 개수에 한정되지 않는다.
상기 도시된 예시적인 실시예에 따르면, 몰딩층(91')은 발광칩(200)의 적어도 일부를 노출시킬 수 있다. 예를 들어, 제3 발광 스택(40)과 같은 몰딩층(91')에 의해 기판(11)과 접촉하는 발광칩(200)의 부분이 노출되어, 발광칩(200 )에서 방출되는 빛의 광효율 및 색순도를 더욱 높일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 예시적인 일부 실시예들에 있어서, 몰딩층(91')은 발광칩(200)의 기판(11)과 접촉하는 부분을 덮을 수 있다.
도 30은 본 발명의 또 다른 실시예에 따른 도 20의 발광 패키지의 제조 공정을 설명하는 개략적인 단면도이다.
도 30을 참조하면, 예시적인 일 실시예에 따르면, 몰딩층(91')은 도 27에 도시된 회로 기판(11p') 상에 실장된 발광칩들(200)을 덮도록 형성될 수 있다. 이러한 방식으로, 몰딩층(91')은 발광칩(200)을 외부 응력 등으로부터 보호할 수 있고, 또한 외부 광이 사용자에게 반사되는 것을 방지할 수 있다. 또한, 몰딩층(91')의 두께를 조절하거나 또는 원하는 광 투과율을 제공하는 재료로 몰딩층(91')을 형성하여 광 투과율이 조절될 수 있다. 회로 기판(11p')은 그 후 원하는 구성으로 절단되어, 디스플레이 장치와 같이 발광 패키지가 실장될 수 있는 최종 장치를 고려하여, 도 20에 도시된 발광 패키지(220)와 같은 발광 패키지를 제공할 수 있다. 예를 들어, 발광 패키지(220)는 nХm 배열로 배열된 하나 이상의 발광칩(200)을 포함할 수 있으며, 여기서 n 및 m은 자연수이다.
특정의 예시적인 실시예들 및 구현예들이 본 명세서에서 설명되었지만, 다른 예시적인 실시예들 및 변형예들도 본 설명으로부터 명백해질 것이다. 따라서, 본 발명의 개념들은 이러한 실시예들에 한정되지 않으며, 당 업계에서 통상의 지식을 가진 자에게 있어 명백한 바와 같이, 첨부된 청구범위의 보다 넓은 범위 및 다양한 자명한 변형예들과 균등한 배열체들에 한정된다.

Claims (20)

  1. 제1 및 제2 대향면을 갖는 제1 LED 서브 유닛;
    상기 제1 LED 서브 유닛의 제2 면에 배치된 제2 LED 서브 유닛;
    상기 제2 LED 서브 유닛 상에 배치된 제3 LED 서브 유닛;
    측면들을 가지며 상기 제1, 제2 및 제3 LED 서브 유닛 중 적어도 하나와 전기적으로 연결되고, 상기 제1, 제2 및 제3 LED 서브 유닛 중 적어도 하나의 측면을 덮는 복수의 연결 전극들;
    상기 연결 전극들의 적어도 측면들을 둘러싸고, 상기 제1 LED 서브 유닛의 제1 면의 적어도 일 부분을 노출시키는 제1 보호층;
    제1 및 제2 대향면을 갖되, 상기 기판의 제1 면이 상기 LED 서브 유닛들을 향하는 기판; 및
    상기 기판의 제1 면 상에 배치되고 상기 연결 전극들 중 적어도 하나에 연결된 제1 전극을 포함하는 발광 패키지.
  2. 청구항 1에 있어서, 상기 연결 전극들은 상기 제1, 제2 및 제3 LED 서브 유닛 중 적어도 하나와 중첩되는 발광 패키지.
  3. 청구항 1에 있어서, 상기 연결 전극들 중 적어도 일부의 측면들과 접하는 제2 보호층을 더 포함하는 상기 발광 패키지.
  4. 청구항 3에 있어서, 제2 보호층은 상기 연결 전극들 사이에 배치되는 발광 패키지.
  5. 청구항 1에 있어서, 상기 제1 보호층은 블랙 에폭시 몰딩 컴파운드 및 폴리이미드 필름 중 적어도 하나를 포함하는 발광 패키지.
  6. 청구항 1에 있어서,
    상기 제1 전극은 복수의 콘택 전극들을 포함하되, 상기 콘택 전극들 각각이 제1 거리만큼 서로 이격되어 상기 연결 전극들 중 하나에 대응하고;
    발광 패키지는 상기 기판의 제2 면에 배치되는 제2 전극들을 더 포함하되, 상기 제2 전극들 각각이 제2 거리만큼 서로 이격되어 상기 컨택 전극들 각각에 연결되고; 및
    상기 제2 거리는 상기 제1 거리보다 더 큰 발광 패키지.
  7. 청구항 1에 있어서, 상기 제1 보호층과 상기 제2 보호층은 서로 다른 재료를 포함하는 발광 패키지.
  8. 청구항 1에 있어서,
    상기 제1 LED 서브 유닛은 제1 LED 발광 스택을 포함하고;
    상기 제2 LED 서브 유닛은 제2 LED 발광 스택을 포함하고;
    상기 제3 LED 서브 유닛은 제3 LED 발광 스택을 포함하고;
    상기 제1, 제2 및 제3 LED 발광 스택은 기판과 중첩하는 연속적으로 더 작은 영역을 가지고; 및
    상기 발광 스택 중 적어도 하나는 약 10,000㎛2 미만의 표면적을 갖는 마이크로 LED를 포함하는 발광 패키지.
  9. 청구항 8에 있어서, 상기 연결 전극들과 상기 제3 LED 서브 유닛 사이에 배치되는 제2 보호층을 더 포함하되,
    상기 제2 보호층의 일 측면과 상기 제1 LED 서브 유닛의 제1 면 사이에서 정의된 각은 약 80°미만인 발광 패키지.
  10. 청구항 1에 있어서, 상기 연결 전극들 중 적어도 하나는 상기 제2 보호층의 적어도 일 측면 및 상면을 덮는 발광 패키지.
  11. 제1 및 제2 대향면을 갖는 제1 LED 서브 유닛;
    상기 제1 LED 서브 유닛의 제2 면에 배치된 제2 LED 서브 유닛;
    상기 제2 LED 서브 유닛 상에 배치된 제3 LED 서브 유닛;
    측면들을 가지며 상기 제1, 제2 및 제3 LED 서브 유닛 중 적어도 하나와 전기적으로 연결되고, 상기 제1, 제2 및 제3 LED 서브 유닛 중 적어도 하나의 측면을 덮는 복수의 연결 전극들;
    상기 연결 전극들의 적어도 측면들을 둘러싸고 상기 제1 LED 서브 유닛의 제1 면의 적어도 일 부분을 덮는 일 부분을 갖는 제1 보호층;
    제1 및 제2 대향면을 갖되, 상기 기판의 제1 면이 상기 LED 서브 유닛들을 향하는 기판; 및
    상기 기판의 제1 면 상에 배치되고 상기 연결 전극들 중 적어도 하나에 연결된 제1 전극을 포함하는 발광 패키지.
  12. 청구항 11에 있어서, 상기 제1 LED 서브 유닛의 제1 면을 덮는 상기 제1 보호층의 일 부분의 두께는 약 100 ㎛ 미만인 발광 패키지.
  13. 청구항 11에 있어서, 상기 제1 보호층은 상기 제1 LED 서브 유닛의 제1 면과 접촉하는 발광 패키지.
  14. 청구항 11에 있어서, 상기 기판의 제2 면에 배치되고 상기 제1 전극에 연결되는 제2 전극을 더 포함하되,
    상기 제2 전극은 상기 LED 서브 유닛들 중 적어도 하나와 중첩하고 제1 영역을 갖는 제1 부분, 및 상기 LED 서브 유닛들 중 적어도 하나와 중첩하지 않고 상기 제1 영역보다 더 큰 제2 영역을 갖는 제2 부분을 포함하는 발광 패키지.
  15. 청구항 11에 있어서, 상기 연결 전극들의 적어도 측면들과 접하는 제2 보호층을 더 포함하는 발광 패키지.
  16. 청구항 15에 있어서, 상기 제1 보호층과 상기 제2 보호층은 서로 다른 재료를 포함하는 발광 패키지.
  17. 청구항 15에 있어서, 상기 연결 전극들 중 적어도 하나는 상기 제2 보호층의 일 측면 및 상면과 접촉하는 발광 패키지.
  18. 청구항 11에 있어서, 상기 연결 전극들 중 적어도 하나는 각진 형상을 가지는 발광 패키지.
  19. 청구항 11에 있어서, 제1 보호층은 상기 연결 전극들 사이에 배치되는 발광 패키지.
  20. 청구항 11에 있어서,
    상기 연결 전극들 중 적어도 하나는 제1 및 제2 대향면을 갖되, 상기 제1 면이 상기 LED 서브 유닛들을 향하고; 및
    상기 연결 전극의 제1 면은 상기 제2 면의 면적보다 더 큰 면적을 갖는 발광 패키지.
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