KR20210154290A - 커패시턴스 산출 방법 및 기판의 두께 산출 방법 - Google Patents

커패시턴스 산출 방법 및 기판의 두께 산출 방법 Download PDF

Info

Publication number
KR20210154290A
KR20210154290A KR1020200070847A KR20200070847A KR20210154290A KR 20210154290 A KR20210154290 A KR 20210154290A KR 1020200070847 A KR1020200070847 A KR 1020200070847A KR 20200070847 A KR20200070847 A KR 20200070847A KR 20210154290 A KR20210154290 A KR 20210154290A
Authority
KR
South Korea
Prior art keywords
capacitance
coefficient
coefficients
parameter
corrected
Prior art date
Application number
KR1020200070847A
Other languages
English (en)
Inventor
최정호
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200070847A priority Critical patent/KR20210154290A/ko
Priority to CN202110480256.7A priority patent/CN113804974A/zh
Priority to US17/343,576 priority patent/US11774231B2/en
Publication of KR20210154290A publication Critical patent/KR20210154290A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
    • G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
    • G01R27/26—Measuring inductance or capacitance; Measuring quality factor, e.g. by using the resonance method; Measuring loss factor; Measuring dielectric constants ; Measuring impedance or related variables
    • G01R27/2605—Measuring capacitance
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B7/00—Measuring arrangements characterised by the use of electric or magnetic techniques
    • G01B7/02—Measuring arrangements characterised by the use of electric or magnetic techniques for measuring length, width or thickness
    • G01B7/06—Measuring arrangements characterised by the use of electric or magnetic techniques for measuring length, width or thickness for measuring thickness
    • G01B7/08—Measuring arrangements characterised by the use of electric or magnetic techniques for measuring length, width or thickness for measuring thickness using capacitive means
    • G01B7/085—Measuring arrangements characterised by the use of electric or magnetic techniques for measuring length, width or thickness for measuring thickness using capacitive means for measuring thickness of coating
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B21/00—Measuring arrangements or details thereof, where the measuring technique is not covered by the other groups of this subclass, unspecified or not relevant
    • G01B21/02—Measuring arrangements or details thereof, where the measuring technique is not covered by the other groups of this subclass, unspecified or not relevant for measuring length, width, or thickness
    • G01B21/08—Measuring arrangements or details thereof, where the measuring technique is not covered by the other groups of this subclass, unspecified or not relevant for measuring length, width, or thickness for measuring thickness
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/3258—
    • H01L51/5206—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/81—Anodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/1303—Apparatus specially adapted to the manufacture of LCDs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • H01L2227/323—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치의 제조 공정 중에 증착 공정에 대한 증착 파라미터, 노광공정에 대한 노광 파라미터 및 식각 공정에 대한 식각 파라미터에 기초하여 커패시턴스를 산출하는 커패시턴스 산출 방법은 커패시턴스 측정 장치를 이용하여 복수의 측정 커패시턴스들을 측정하는 단계, 복수의 측정 커패시턴스들 각각에 대응하는 증착 파라미터에 대한 복수의 증착 계수들, 복수의 측정 커패시턴스들 각각에 대응하는 노광 파라미터에 대한 복수의 노광 계수들 및 복수의 측정 커패시턴스들 각각에 대응하는 식각 파라미터에 대한 복수의 식각 계수들을 산출하는 단계, 복수의 증착 계수들에 대한 보정 증착 계수, 복수의 노광 계수들에 대한 보정 노광 계수 및 복수의 식각 계수들에 대한 보정 식각 계수를 산출하는 단계 및 증착 파라미터, 보정 증착 계수, 노광 파라미터, 보정 노광 계수, 식각 파라미터 및 보정 식각 계수를 포함하는 커패시턴스 산출식에 기초하여 커패시턴스를 산출하는 단계를 포함할 수 있다.

Description

커패시턴스 산출 방법 및 기판의 두께 산출 방법{METHOD FOR CALCULATING CAPACITANCE AND METHOD FOR CALCULATING THICKNESS OF SUBSTRATE}
본 발명은 커패시턴스 산출 방법 및 기판의 두께 산출 방법에 관한 것으로서, 보다 상세하게는 제조 공정 중에 커패시턴스의 산출이 가능한 커패시턴스 산출 방법 또는 제조 공정 중에 기판의 두께 산출이 가능한 기판의 두께 산출 방법에 관한 것이다.
표시 장치의 양산 라인에서는 상기 표시 장치의 생산을 위해 복수의 공정들이 진행되는데, 상기 공정들이 제대로 진행되고 있는지에 대하여 확인하기 위해 상기 표시 장치에 대한 측정이 진행될 수 있다. 예를 들어, 상기 측정은 상기 표시 장치의 물리적 특성(예를 들어, 커패시턴스, 기판의 두께)에 관한 것일 수 있다. 상기 측정은 상기 표시 장치의 제조가 전부 완료된 후 또는 상기 표시 장치의 제조가 특정 단계까지 완료된 후에 진행될 수 있다.
이 경우, 상기 표시 장치에 이상이 있는 경우 상기 표시 장치를 다시 제조하는데 많은 시간과 비용이 소비될 수 있다. 따라서, 상기 표시 장치의 제조 공정 중에 상기 표시 장치의 상기 물리적 특성을 파악할 필요성이 대두되고 있다.
본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 일 목적은 커패시턴스 산출 방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 기판의 두께 산출 방법을 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 표시 장치의 제조 공정 중에 증착 공정에 대한 증착 파라미터, 노광공정에 대한 노광 파라미터 및 식각 공정에 대한 식각 파라미터에 기초하여 커패시턴스를 산출하는 커패시턴스 산출 방법은 커패시턴스 측정 장치를 이용하여 복수의 측정 커패시턴스들을 측정하는 단계, 상기 복수의 측정 커패시턴스들 각각에 대응하는 상기 증착 파라미터에 대한 복수의 증착 계수들, 상기 복수의 측정 커패시턴스들 각각에 대응하는 상기 노광 파라미터에 대한 복수의 노광 계수들 및 상기 복수의 측정 커패시턴스들 각각에 대응하는 상기 식각 파라미터에 대한 복수의 식각 계수들을 산출하는 단계, 상기 복수의 증착 계수들에 대한 보정 증착 계수, 상기 복수의 노광 계수들에 대한 보정 노광 계수 및 상기 복수의 식각 계수들에 대한 보정 식각 계수를 산출하는 단계 및 상기 증착 파라미터, 상기 보정 증착 계수, 상기 노광 파라미터, 상기 보정 노광 계수, 상기 식각 파라미터 및 상기 보정 식각 계수를 포함하는 커패시턴스 산출식에 기초하여 상기 커패시턴스를 산출하는 단계를 포함할 수 있다.
실시예들에 있어서, 상기 복수의 증착 계수들, 상기 복수의 노광 계수들 및 상기 복수의 식각 계수들은 다중 회귀 분석에 의해 산출될 수 있다.
실시예들에 있어서, 상기 보정 증착 계수, 상기 보정 노광 계수 및 상기 보정 식각 계수는 베이즈 정리에 의해 산출될 수 있다.
실시예들에 있어서, 상기 커패시턴스를 산출하는 단계 이후에 상기 복수의 측정 커패시턴스들과 상기 산출된 커패시턴스를 비교하여 상기 산출된 커패시턴스가 허용 범위 내에 있는 경우, 상기 커패시턴스 산출식을 적용하여 상기 표시 장치의 상기 제조 공정을 진행하는 단계를 더 포함할 수 있다.
실시예들에 있어서, 상기 커패시턴스를 산출하는 단계 이후에 상기 복수의 측정 커패시턴스들과 상기 산출된 커패시턴스를 비교하여 상기 산출된 커패시턴스가 허용 범위 밖에 있는 경우, 상기 커패시턴스 산출식을 재설정할 수 있다.
실시예들에 있어서, 상기 표시 장치는 액티브층, 상기 액티브층 상에 배치되고, 상기 액티브층과 적어도 일부가 중첩하는 게이트 전극층, 상기 게이트 전극층 상에 배치되고, 상기 게이트 전극층과 적어도 일부가 중첩하는 소스 전극층 및 상기 소스 전극층 상에 배치되고, 상기 소스 전극층과 적어도 일부가 중첩하는 하부 전극층을 포함할 수 있다.
실시예들에 있어서, 상기 커패시턴스는 상기 액티브층과 상기 게이트 전극층 사이의 커패시턴스일 수 있다.
실시예들에 있어서, 상기 커패시턴스는 상기 게이트 전극층과 상기 소스 전극층 사이의 커패시턴스일 수 있다.
실시예들에 있어서, 상기 커패시턴스는 상기 소스 전극층과 상기 하부 전극층 사이의 커패시턴스일 수 있다.
실시예들에 있어서, 상기 커패시턴스는 상기 액티브층, 상기 게이트 전극층 및 상기 소스 전극층 사이의 커패시턴스일 수 있다.
실시예들에 있어서, 상기 커패시턴스는 상기 게이트 전극층, 상기 소스 전극층 및 상기 하부 전극층 사이의 커패시턴스일 수 있다.
실시예들에 있어서, 상기 증착 공정은 화학 기상 증착 공정을 포함하고, 상기 식각 공정은 건식 식각 공정을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 표시 장치의 제조 공정 중에 세정 공정에 대한 세정 파라미터, 코팅 공정에 대한 코팅 파라미터 및 건조 공정에 대한 건조 파라미터에 기초하여 기판의 두께를 산출하는 기판의 두께 산출 방법은 두께 측정 장치를 이용하여 복수의 측정 두께들을 측정하는 단계, 상기 복수의 측정 두께들 각각에 대응하는 상기 세정 파라미터에 대한 복수의 세정 계수들, 상기 복수의 측정 두께들 각각에 대응하는 상기 코팅 파라미터에 대한 복수의 코팅 계수들 및 상기 복수의 측정 두께들 각각에 대응하는 상기 건조 파라미터에 대한 복수의 건조 계수들을 산출하는 단계, 상기 복수의 세정 계수들에 대한 보정 세정 계수, 상기 복수의 코팅 계수들에 대한 보정 코팅 계수 및 상기 복수의 건조 계수들에 대한 보정 건조 계수를 산출하는 단계 및 상기 세정 파라미터, 상기 보정 세정 계수, 상기 코팅 파라미터, 상기 보정 코팅 계수, 상기 건조 파라미터 및 상기 보정 건조 계수를 포함하는 상기 기판의 두께 산출식에 기초하여 상기 기판의 상기 두께를 산출하는 단계를 포함할 수 있다.
실시예들에 있어서, 상기 복수의 세정 계수들, 상기 복수의 코팅 계수들 및 상기 복수의 건조 계수들은 다중 회귀 분석에 의해 산출될 수 있다.
실시예들에 있어서, 상기 평균 세정 계수, 상기 평균 코팅 계수 및 상기 평균 건조 계수는 베이즈 정리에 의해 산출될 수 있다.
실시예들에 있어서, 상기 두께를 산출하는 단계 이후에,
상기 복수의 측정 두께들과 상기 산출된 두께를 비교하여 상기 산출된 두께가 허용 범위 내에 있는 경우, 상기 두께 산출식을 적용하여 상기 표시 장치의 제조 공정을 진행하는 단계를 더 포함할 수 있다.
실시예들에 있어서, 상기 두께를 산출하는 단계 이후에 상기 복수의 측정 두께들과 상기 산출된 두께를 비교하여 상기 산출된 두께가 허용 범위 밖에 있는 경우, 상기 두께 산출식을 재설정할 수 있다.
실시예들에 있어서, 상기 기판은 폴리이미드를 포함할 수 있다.
본 발명의 실시예들에 따른 커패시턴스 산출 방법은 커패시턴스 측정 장치를 이용하여 복수의 측정 커패시턴스들을 측정하고, 상기 복수의 측정 커패시턴스들 각각에 대응하는 상기 증착 파라미터에 대한 복수의 증착 계수들, 상기 복수의 측정 커패시턴스들 각각에 대응하는 상기 노광 파라미터에 대한 복수의 노광 계수들 및 상기 복수의 측정 커패시턴스들 각각에 대응하는 상기 식각 파라미터에 대한 복수의 식각 계수들을 산출하며, 상기 복수의 증착 계수들에 대한 보정 증착 계수, 상기 복수의 노광 계수들에 대한 보정 노광 계수 및 상기 복수의 식각 계수들에 대한 보정 식각 계수를 산출하고, 상기 증착 파라미터, 상기 보정 증착 계수, 상기 노광 파라미터, 상기 보정 노광 계수, 상기 식각 파라미터 및 상기 보정 식각 계수를 포함하는 커패시턴스 산출식에 기초하여 상기 커패시턴스를 산출할 수 있다.
이에 따라, 상기 커패시턴스 산출식을 이용하여 별도의 표시 장치의 제조 공정 중에도 별도의 측정 없이 상기 별도의 표시 장치의 커패시턴스를 산출할 수 있다. 이를 통해, 상기 표시 장치의 제조 공정 중에도 상기 파라미터들에 기초하여 상기 커패시턴스가 허용 범위 내에 있는지 판단할 수 있다.
다만, 본 발명의 효과는 상기 효과로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 2는 도 1의 표시 장치를 I-I' 라인에 따라 절단한 일 실시예를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 커패시턴스 산출 방법을 나타내는 순서도이다.
도 4는 측정 커패시턴스들 각각에 대한 증착 계수, 노광 계수 및 식각 계수를 나타내는 도면이다.
도 5는 측정 커패시턴스들 각각에 대한 증착 계수들, 노광 계수들 및 식각 계수들을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 기판의 두께 산출 방법을 나타내는 순서도이다.
도 7은 측정 두께들 각각에 대한 세정 계수, 코팅 계수 및 건조 계수를 나타내는 도면이다.
도 8은 측정 두께들 각각에 대한 세정 계수들, 코팅 계수들 및 건조 계수들을 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 1을 참조하면, 표시 장치는 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다.
일 실시예에서, 상기 표시 영역(DA)에 복수의 화소들(PX)이 배치될 수 있다. 상기 화소들(PX)은 매트릭스 형태로 상기 표시 영역(DA)에 전체적으로 배열될 수 있다. 다만, 이는 예시적인 것으로, 상기 화소들(PX)은 상기 표시 영역(DA)에서 다양한 형태로 배열될 수 있다. 상기 표시 장치는 상기 화소들(PX)을 통해 상기 표시 영역(DA)에 화상을 표시할 수 있다. 상기 표시 장치는 유기 발광 표시 장치를 포함할 수 있다. 다만 이는 예시적인 것으로, 상기 표시 장치는 액정 표시 장치, 전기 영동 표시 장치, 플라즈마 표시 장치 등을 포함할 수 있다.
일 실시예에서, 상기 비표시 영역(NDA)에는 상기 화소들(PX)을 구동하기 위한 구동부(200)가 배치될 수 있다. 상기 구동부(200)는 팬-아웃 배선들(200a)을 통해 상기 표시 영역(DA)으로 신호들(예를 들어, 데이터 신호, 전원 전압 등)을 전달할 수 있다. 상기 구동부(200)는 상기 신호들을 전달 배선들(200b)을 통해 수신할 수 있다. 상기 구동부(200)는 상기 팬-아웃 배선들(200a)을 통해 상기 신호들을 상기 표시 영역(DA)으로 전달할 수 있다. 도 1에서는 상기 구동부(200)가 상기 비표시 영역(NDA)에 배치되는 것으로 도시 되었지만, 이에 제한되지 않는다. 예를 들어, 상기 구동부(200)는 회로 필름(300) 상에 배치될 수도 있다. 상기 회로 필름(300)은 상기 비표시 영역(NDA) 상에 배치되어 상기 신호들을 외부로부터 수신할 수 있다.
상기 비표시 영역(NDA) 상에 상기 팬-아웃 배선들(200a)이 배치될 수 있다. 상기 팬-아웃 배선들(200a)은 상기 표시 영역(DA)과 상기 구동부(200) 사이에 배치될 수 있다. 상기 팬-아웃 배선들(200a)은 상기 비표시 영역(NDA)에 배치된 상기 구동부(200)와 상기 표시 영역(DA)에 배치된 상기 화소들(PX)을 전기적으로 연결시킬 수 있다. 상기 팬-아웃 배선들(200a)은 데이터 신호 배선, 전원 전압 배선 등을 포함할 수 있다.
도 2는 도 1의 표시 장치를 I-I' 라인에 따라 절단한 일 실시예를 나타내는 단면도이다.
상기 표시 장치는 기판(110), 액티브층(120), 게이트 절연층(130), 게이트 전극층(140), 층간 절연층(150), 소스 전극층(160), 패시베이션층(170), 비아 절연층(180), 화소 정의막(PDL) 및 유기 발광 다이오드(OLED)를 포함할 수 있다. 상기 유기 발광 다이오드(OLED)는 하부 전극층(190), 중간층(192) 및 상부 전극층(194)을 포함할 수 있다. 일 실시예에서, 상기 액티브층(120), 상기 게이트 전극층(140), 상기 소스 전극층(160), 상기 하부 전극층(190) 및 상기 상부 전극층(194)은 도전층으로 정의될 수 있다.
상기 기판(110)은 유리 기판, 석영 기판, 플라스틱 기판 등을 포함할 수 있다. 일 실시예에서, 상기 기판(110)은 플라스틱 기판을 포함할 수 있고, 이에 따라 상기 표시 장치는 플렉서블한 특성을 가질 수 있다. 이 경우, 상기 기판(110)은 적어도 하나의 유기 필름층 및 적어도 하나의 배리어층이 번갈아 가며 적층된 구조를 가질 수 있다. 예를 들면, 상기 유기 필름층은 폴리이미드와 같은 유기 물질을 사용하여 형성될 수 있고, 상기 배리어층은 무기 물질을 사용하여 형성될 수 있다.
상기 기판(110) 상에는 버퍼층(미도시)이 배치될 수 있다. 상기 버퍼층은 상기 기판(110)으로부터 금속 원자들이나 불순물들이 상기 액티브층(120)으로 확산되는 현상을 방지할 수 있다. 또한, 상기 버퍼층이 상기 액티브층(120)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절함으로써, 상기 액티브층(120)이 균일하게 형성될 수 있다.
상기 액티브층(120)은 상기 버퍼층 상에 배치될 수 있다. 일 실시예에서, 상기 액티브층(120)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 상기 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 다른 실시예에서, 상기 액티브층(120)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체는 아연, 인듐, 갈륨, 주석, 티타늄, 인의 산화물 중 하나 또는 이들의 조합을 포함할 수 있다. 구체적으로, 상기 산화물 반도체는 산화 아연, 아연-주석 산화물, 아연-인듐 산화물, 인듐 산화물, 티타늄 산화물, 인듐갈륨-아연 산화물, 인듐-아연-주석 산화물 중 하나 이상을 포함할 수 있다.
상기 게이트 절연층(130)은 상기 액티브층(120) 상에 배치될 수 있다. 상기 게이트 절연층(130)은 상기 액티브층(120)과 상기 게이트 전극층(140)을 절연하는 역할을 수행할 수 있다. 상기 게이트 절연층(130)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연층(130)은 실리콘 산화물, 실리콘 질화물, 티타늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다.
상기 게이트 전극층(140)은 상기 게이트 절연층(130) 상에 배치될 수 있다. 상기 게이트 전극층(140)에는 트랜지스터에 온/오프 신호를 인가하는 게이트 신호가 인가될 수 있다. 상기 게이트 전극층(140)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 게이트 전극층(140)은 은, 은을 함유하는 합금, 몰리브데늄, 몰리브데늄을 함유하는 합금, 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 텅스텐, 텅스텐 질화물, 구리, 니켈, 크롬, 크롬 질화물, 티타늄, 탄탈륨, 백금, 스칸듐, 인듐 주석 산화물, 인듐 아연 산화물 등을 포함할 수 있다.
상기 층간 절연층(150)은 상기 게이트 전극층(140) 상에 배치될 수 있다. 상기 층간 절연층(150)은 상기 게이트 전극층(140)과 상기 소스 전극층(160)을 절연하는 역할을 수행할 수 있다. 상기 층간 절연층(150)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 층간 절연층(150)은 실리콘 산화물, 실리콘 질화물, 티타늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다.
상기 소스 전극층(160)이 상기 층간 절연층(150) 상에 배치될 수 있다. 상기 소스 전극층(160)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
상기 패시베이션층(170)이 상기 소스 전극층(160) 상에 배치될 수 있다. 상기 패시베이션층(170)은 상기 소스 전극층(160)으로 인한 단차를 해소하고 상면을 평탄하게 하여, 상기 유기 발광 다이오드(OLED)에 불량이 발생하는 것을 방지할 수 있다. 상기 패시베이션층(170)은 실리콘 질화물, 실리콘 산화물 등의 절연 물질을 포함할 수 있다.
상기 비아 절연층(180)이 상기 패시베이션층(170) 상에 배치될 수 있다. 상기 비아 절연층은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 비아 절연층(180)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 포함할 수 있다.
상기 하부 전극층(190)이 상기 비아 절연층(180) 상에 배치될 수 있다. 상기 하부 전극층(190)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 일 실시예에서, 상기 하부 전극층(190)은 애노드 전극으로 사용될 수 있다. 다른 실시예에서, 상기 하부 전극층(190)은 캐소드 전극으로 사용될 수 있다.
상기 비아 절연층(180) 상에는 각 화소들(PX)의 발광 영역을 구획하는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 유기 재료로 이루어진 유기 절연막일 수 있다. 상기 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질을 포함할 수 있다. 상기 화소 정의막(PDL)은 상기 하부 전극층(190)의 상면을 노출하는 개구를 포함할 수 있다. 일 실시예에서, 상기 하부 전극층(190)은 애노드 전극으로 사용될 수 있다. 다른 실시예에서, 상기 하부 전극층(190)은 캐소드 전극으로 사용될 수 있다.
상기 중간층(192)이 상기 하부 전극층(190) 상에 배치될 수 있다. 상기 중간층(192)은 단일층으로 제공될 수 있으나, 다양한 기능층을 포함하는 다중층으로 제공될 수 있다. 예를 들어, 상기 중간층(192)은 정공 주입층(hole injection layer), 정공 수송층(hole transport layer), 발광층(emission layer), 전자 수송층(electron transport layer), 전자 주입층(electron injection layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있다.
상기 상부 전극층(194)은 상기 중간층(192) 상에 배치될 수 있다. 상기 상부 전극층(194)은 상기 중간층(192) 상에서 상기 화소 정의막(PDL)을 덮을 수 있다. 일 실시예에서, 상기 상부 전극층(194)은 캐소드 전극으로 사용될 수 있다. 다른 실시예에서, 상기 상부 전극층(194)은 애노드 전극으로 사용될 수 있다.
두 개의 도전층들 및 상기 두 개의 도전층들 사이에 배치된 절연층에 의해 커패시터가 형성될 수 있다. 상기 커패시터의 커패시턴스에 따라 상기 표시 장치에 저장되는 전기 에너지가 상이할 수 있다. 상기 커패시터는 상기 표시 장치의 급격한 전압 상승이나 하락을 억제하는 역할을 수행할 수 있다. 즉, 상기 커패시턴스에 따라 상기 표시 장치의 성능이 달라질 수 있다. 일 실시예에서, 상기 커패시터는 전기 에너지를 저장해주는 스토리지 커패시터일 수 있다. 다른 실시예에서, 상기 커패시터는 상기 도전층들에 전기 신호가 인가됨에 따라 발생하는 기생 커패시터일 수도 있다.
종래에는 상기 표시 장치의 제조 공정이 일정 단계(예를 들어, 상기 소스 전극층(160)이 형성되는 단계, 상기 상부 전극층(194)이 형성되는 단계 등) 이상 진행된 후 커패시턴스 측정 장치를 이용하여 상기 표시 장치의 상기 커패시턴스를 측정할 수 있었다. 이 경우, 상기 표시 장치가 목적하는 상기 커패시턴스를 확보하지 못할 경우, 상기 표시 장치를 다시 제조함에 따라 상기 표시 장치의 제조 수율이 저하되는 단점이 있었다.
다만, 이하 서술할 본 발명에 따른 커패시턴스 산출 방법은 복수의 표시 장치 제조 공정들에 대한 파라미터들을 포함하는 커패시턴스 산출식을 통해 상기 커패시턴스를 산출할 수 있다. 이에 따라, 새로운 표시 장치의 제조 공정 중에도 상기 커패시턴스 산출식을 이용하여 상기 커패시턴스를 미리 파악할 수 있다.
도 3은 본 발명의 일 실시예에 따른 커패시턴스 산출 방법을 나타내는 순서도이고, 도 4는 측정 커패시턴스들 각각에 대한 증착 계수, 노광 계수 및 식각 계수를 나타내는 도면이다.
도 2 내지 도 4를 참조하면, 커패시턴스 측정 장치를 이용하여 복수의 측정 커패시턴스들을 측정할 수 있다(S100). 상기 측정은 상기 표시 장치의 일정 영역에 대해 진행될 수 있다. 예를 들어, 상기 측정 커패시턴스의 측정은 가로와 세로에 대해 각각 200 um의 길이를 갖는 정사각형 영역에 대해 진행될 수 있다. 상기 측정 커패시턴스의 측정은 제1 측정 핀을 상부 도전층에 부착하고, 제2 측정 핀을 하부 도전층에 부착한 후 진행될 수 있다. 일 실시예에서, 상기 측정 커패시턴스의 측정은 상기 액티브층(120)과 상기 게이트 전극층(140)에 대해 진행될 수 있다. 예를 들어, 상기 액티브층(120)과 상기 게이트 전극층(140)에 대해 제1 내지 제m 측정 커패시턴스들의 측정이 진행될 수 있다(단, m은 2 이상의 자연수). 이와 같이 도 2의 각 도전층들에 대한 상기 커패시턴스의 측정이 반복해서 진행될 수 있다. 다른 실시예에서, 상기 측정 커패시턴스의 측정은 상기 게이트 전극층(140)과 상기 소스 전극층(160)에 대해 진행될 수도 있다. 또 다른 실시예에서, 상기 측정 커패시턴스의 측정은 상기 소스 전극층(160)과 상기 하부 전극층(190)에 대해 진행될 수 있다. 또 다른 실시예에서, 상기 측정 커패시턴스의 측정은 상기 액티브층(140), 상기 게이트 전극층(140) 및 상기 소스 전극층(160)에 대해 진행될 수 있다. 또 다른 실시예에서, 상기 측정 커패시턴스의 측정은 상기 게이트 전극층(140), 상기 소스 전극층(160) 및 상기 하부 전극층(190)에 대해 진행될 수 있다.
그 후, 상기 복수의 측정 커패시턴스들 각각에 대응하는 복수의 증착 계수들, 복수의 노광 계수들 및 복수의 식각 계수들을 산출할 수 있다(S110). 일 실시예에서, 상기 표시 장치는 증착 공정, 노광 공정, 식각 공정 등을 거쳐 제조될 수 있다. 따라서, 상기 증착 공정에 대한 증착 파라미터, 상기 노광 공정에 대한 노광 파라미터, 상기 식각 공정에 대한 식각 파라미터 등과 상기 측정 커패시턴스들을 이용하여 상기 파라미터들과 상기 측정 커패시턴스들 사이의 관계를 파악할 수 있다. 일 실시예에서, 상기 관계를 파악하기 위해 상기 복수의 증착 계수들, 상기 복수의 노광 계수들 및 상기 복수의 식각 계수들이 다중 회귀 분석에 의해 산출될 수 있다.
예를 들어, 커패시턴스를 구하는 식은 [(유전상수*면적)/두께]로 정의될 수 있다. 여기서, 상기 면적은 도전층들과 절연층이 중첩하는 면적을 의미하고, 상기 두께는 절연층의 두께를 의미한다. 본 발명에 따른 커패시턴스 산출 방법은 상기 면적 대신 상기 식각 파라미터 및 상기 노광 파라미터를 대입하고, 상기 두께 대신 상기 증착 파라미터를 대입하여 상기 커패시턴스를 구할 수 있다.
일 실시예에서, 상기 복수의 측정 커패시턴스들 각각에 대응하는 상기 증착 파라미터에 대한 상기 복수의 증착 계수들을 산출할 수 있다. 상기 증착 공정은 화학 기상 증착 공정, 물리 기상 증착 공정, 스핀 온 글라스 공정 등을 포함할 수 있다. 예를 들어, 상기 증착 파라미터는 증착 온도, 증착 압력, 증착 속도, 증착 시간, 증착 용액 농도 중 어느 하나에 관한 것일 수 있다. 다만, 이는 예시적인 것으로 상기 증착 파라미터는 상기 증착 공정에 영향을 미치는 파라미터들을 더 포함할 수 있다.
일 실시예에서, 상기 복수의 측정 커패시턴스들 각각에 대응하는 상기 노광 파라미터에 대한 상기 복수의 노광 계수들을 산출할 수 있다. 예를 들어, 상기 노광 파라미터는 노광량, 노광 시간, 노광 속도, 노광 온도, 배기 압력, 배기 시간 중 어느 하나에 관한 것일 수 있다. 다만, 이는 예시적인 것으로 상기 노광 파라미터는 상기 노광 공정에 영향을 미치는 파라미터들을 더 포함할 수 있다.
일 실시예에서, 상기 복수의 측정 커패시턴스들 각각에 대응하는 상기 식각 파라미터에 대한 복수의 식각 계수들을 산출할 수 있다. 상기 식각 공정은 건식 식각, 습식 식각, 레이저 식각 등을 포함할 수 있다. 예를 들어, 상기 식각 파라미터는 식각 온도, 식각 압력, 식각 속도, 식각 시간, 피식각 물질 중 어느 하나에 관한 것일 수 있다. 다만, 이는 예시적인 것으로 상기 식각 파라미터는 상기 식각 공정에 영향을 미치는 파라미터들을 더 포함할 수 있다.
예를 들어, 상기 액티브층(120)과 상기 게이트 전극층(140)에 대한 상기 제1 내지 제m 측정 커패시턴스들이 측정될 수 있다. 상기 제1 내지 제m 측정 커패시턴스들에 영향을 미치는 증착 파라미터는 상기 증착 온도에 관한 것일 수 있다. 상기 제1 내지 제m 측정 커패시턴스들에 영향을 미치는 노광 파라미터는 상기 노광 속도에 관한 것일 수 있다. 상기 제1 내지 제m 측정 커패시턴스들에 영향을 미치는 식각 파라미터는 상기 식각 시간에 관한 것일 수 있다. 상기 제1 측정 커패시턴스에 대한 증착 계수, 노광 계수 및 식각 계수가 상기 다중 회귀 분석에 의해 산출될 수 있다. 또한, 상기 제m 측정 커패시턴스에 대한 증착 계수, 노광 계수 및 식각 계수가 상기 다중 회귀 분석에 의해 산출될 수 있다.
그 후, 보정 증착 계수, 보정 노광 계수 및 보정 식각 계수를 산출할 수 있다(S120). 상기 보정 증착 계수, 상기 보정 노광 계수 및 상기 보정 식각 계수는 베이즈 정리에 의해 산출될 수 있다. 다른 실시예에서, 상기 보정 증착 계수, 상기 보정 노광 계수 및 상기 보정 식각 계수는 산술 평균에 의해 산출될 수 있다. 다만, 이는 예시적인 것으로 상기 보정 증착 계수, 상기 보정 노광 계수 및 상기 보정 식각 계수는 다양한 방법에 의해 산출될 수 있다. 일 실시예에서, 상기 복수의 증착 계수들에 대한 보정 증착 계수를 산출할 수 있다. 예를 들어, 상기 제1 측정 커패시턴스에 대한 증착 계수 내지 상기 제m 측정 커패시턴스에 대한 증착 계수에 대해 상기 베이즈 정리를 통해 보정 증착 계수를 산출할 수 있다. 상기 복수의 노광 계수들에 대한 보정 노광 계수를 산출할 수 있다. 예를 들어, 상기 제1 측정 커패시턴스에 대한 노광 계수 내지 상기 제m 측정 커패시턴스에 대한 노광 계수에 대해 상기 베이즈 정리를 통해 보정 노광 계수를 산출할 수 있다. 상기 복수의 식각 계수들에 대한 보정 식각 계수를 산출할 수 있다. 예를 들어, 상기 제1 측정 커패시턴스에 대한 식각 계수 내지 상기 제m 측정 커패시턴스에 대한 식각 계수에 대해 상기 베이즈 정리를 통해 보정 식각 계수를 산출할 수 있다.
그 후, 커패시턴스 산출식에 기초하여 커패시턴스를 산출할 수 있다(S130). 상기 커패시턴스 산출식은 상기 증착 파라미터, 상기 보정 증착 계수, 상기 노광 파라미터, 상기 보정 노광 계수, 상기 식각 파라미터 및 상기 보정 식각 계수를 포함할 수 있다. 예를 들어, 상기 커패시턴스는 상기 증착 파라미터와 상기 보정 증착 계수의 곱, 상기 노광 파라미터와 상기 보정 노광 계수의 곱 및 상기 식각 파라미터와 상기 보정 식각 계수의 곱을 다 더하여 산출될 수 있다.
상기 커패시턴스 산출식을 통해 상기 증착 공정, 상기 노광 공정, 상기 식각 공정 등에 대한 공정 조건의 변화에 따른 예상 커패시턴스를 예측할 수 있다. 예를 들어, 상기 증착 속도 및 상기 식각 압력을 변화시켜 상기 표시 장치의 제조 공정을 진행한 경우, 상기 커패시턴스 산출식에 변화된 상기 증착 파라미터 및 변화된 상기 식각 파라미터를 대입하여 상기 예상 커패시턴스를 예측할 수 있다. 이에 따라, 상기 표시 장치가 예상하지 못한 상기 커패시턴스를 가질 경우, 상기 예상 커패시턴스에 기초하여 어느 파라미터로 인한 것인지 파악할 수 있다.
상기 산출된 커패시턴스와 상기 측정 커패시턴스들을 비교한 후(S140), 상기 커패시턴스 산출식 적용 여부를 결정할 수 있다(S150). 일 실시예에서, 상기 산출된 커패시턴스가 허용 범위 내에 있는 경우, 상기 커패시턴스 산출식을 적용하여 상기 표시 장치의 제조 공정을 계속 진행할 수 있다. 또한, 별도의 표시 장치를 제조하는 경우에도 상기 커패시턴스 산출식을 이용할 수 있다.
예를 들어, 상기 산출된 커패시턴스와 상기 측정 커패시턴스들의 차가 일정 범위 이하(예를 들어, 상기 측정 커패시턴스의 1% 이하)인 경우, 상기 산출된 커패시턴스가 상기 허용 범위 내에 있다고 판단할 수 있다.
일 실시예에서, 상기 산출된 커패시턴스가 상기 허용 범위 밖에 있는 경우, 상기 커패시턴스 산출식을 재설정할 수 있다. 예를 들어, 상기 복수의 계수들을 다시 산출하여 상기 보정 계수들을 다시 산출함으로써 상기 커패시턴스 산출식을 재설정할 수 있다.
예를 들어, 상기 산출된 커패시턴스가 일정 범위를 초과(예를 들어, 상기 산출된 커패시턴스와 상기 측정 커패시턴스들의 차를 상기 측정 커패시턴스들로 나눈 값이 상기 측정 커패시턴스의 5% 초과)하는 경우, 상기 산출된 커패시턴스가 상기 허용 범위 밖에 있다고 판단할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 상기 커패시턴스 산출 방법은 제조 공정 중에도 상기 커패시턴스를 산출할 수 있어, 상기 표시 장치의 품질 저하를 방지할 수 있다. 또한, 상기 커패시턴스 측정 장치를 이용하지 않고도 상기 커패시턴스 산출식을 통해 상기 제조 공정에 관한 파라미터들로 상기 커패시턴스를 산출할 수 있다. 이에 따라, 상기 표시 장치의 제조 공정에 대한 제조 수율이 증가될 수 있다.
도 5는 측정 커패시턴스들 각각에 대한 증착 계수들, 노광 계수들 및 식각 계수들을 나타내는 도면이다.
도 5를 참조하면, 상기 제1 내지 제m 측정 커패시턴스들에 영향을 미치는 증착 파라미터는 n개 일 수 있다. 예를 들어, 제1 증착 파라미터는 상기 증착 온도에 관한 것이고, 제2 증착 파라미터는 상기 증착 압력에 관한 것이며, 제3 증착 파라미터는 상기 증착 시간에 관한 것이고, 제n 증착 파라미터는 상기 증착 속도에 관한 것일 수 있다. 상기 제1 내지 제m 측정 커패시턴스들에 영향을 미치는 노광 파라미터는 p개 일 수 있다. 예를 들어, 제1 노광 파라미터는 상기 노광 온도에 관한 것이고, 제2 노광 파라미터는 상기 노광 시간에 관한 것이며, 제3 노광 파라미터는 상기 노광 속도에 관한 것이고, 제p 노광 파라미터는 상기 배기 압력에 관한 것일 수 있다. 상기 제1 내지 제m 측정 커패시턴스들에 영향을 미치는 식각 파라미터는 q개 일 수 있다. 예를 들어, 제1 식각 파라미터는 상기 식각 압력에 관한 것이고, 제2 식각 파라미터는 상기 식각 시간에 관한 것이며, 제3 식각 파라미터는 상기 식각 속도에 관한 것이고, 제q 식각 파라미터는 상기 식각 온도에 관한 것일 수 있다(단, n, p 및 q는 2 이상의 자연수).
상기 제1 측정 커패시턴스에 대응하는 제1 내지 제n 증착 계수, 내지 제m 측정 커패시턴스에 대응하는 제1 내지 제n 증착 계수가 상기 다중 회귀 분석에 의해 산출될 수 있다. 상기 제1 측정 커패시턴스에 대응하는 제1 내지 제p 노광 계수, 내지 제m 측정 커패시턴스에 대응하는 제1 내지 제p 노광 계수가 상기 다중 회귀 분석에 의해 산출될 수 있다. 또한, 상기 제1 측정 커패시턴스에 대응하는 제1 내지 제q 식각 계수, 내지 제m 측정 커패시턴스에 대응하는 제1 내지 제q 식각 계수가 상기 다중 회귀 분석에 의해 산출될 수 있다.
예를 들어, 상기 제1 측정 커패시턴스에 대한 상기 제1 증착 계수 내지 상기 제m 측정 커패시턴스에 대한 상기 제1 증착 계수에 대해 상기 베이즈 정리를 통해 제1 보정 증착 계수를 산출할 수 있다. 또한, 상기 제1 측정 커패시턴스에 대한 상기 제n 증착 계수 내지 상기 제m 측정 커패시턴스에 대한 상기 제n 증착 계수에 대해 상기 베이즈 정리를 통해 제n 보정 증착 계수를 산출할 수 있다. 이는 상기 보정 노광 계수 및 상기 보정 식각 계수에도 동일하게 적용될 수 있다.
도 6은 본 발명의 일 실시예에 따른 기판의 두께 산출 방법을 나타내는 순서도이고, 도 7은 측정 두께들 각각에 대한 세정 계수, 코팅 계수 및 건조 계수를 나타내는 도면이다.
도 6 및 도 7을 참조하면, 기판의 두께 측정 장치를 이용하여 복수의 측정 두께들을 측정할 수 있다(S200). 상기 측정은 상기 표시 장치의 일정 영역에 대해 진행될 수 있다. 예를 들어, 상기 측정은 상기 기판의 동일한 영역에서 다수에 걸쳐 진행될 수 있다. 또한, 상기 측정은 상기 기판을 복수의 영역들로 구분한 후, 상기 복수의 영역들 각각에 대해 진행될 수 있다.
그 후, 상기 복수의 측정 두께들 각각에 대응하는 복수의 세정 계수들, 복수의 코팅 계수들 및 복수의 건조 계수들을 산출할 수 있다(S210). 일 실시예에서, 상기 기판은 세정 공정, 코팅 공정, 건조 공정 등을 거쳐 제조될 수 있다. 따라서, 상기 세정 공정에 대한 세정 파라미터, 상기 코팅 공정에 대한 코팅 파라미터, 상기 건조 공정에 대한 건조 파라미터 등과 상기 측정 두께들을 이용하여 상기 파라미터들과 상기 측정 두께들 사이의 관계를 파악할 수 있다. 일 실시예에서, 상기 관계를 파악하기 위해 상기 복수의 세정 계수들, 상기 복수의 코팅 계수들 및 상기 복수의 건조 계수들이 다중 회귀 분석에 의해 산출될 수 있다.
일 실시예에서, 상기 복수의 측정 두께들 각각에 대응하는 상기 세정 파라미터에 대한 상기 복수의 세정 계수들을 산출할 수 있다. 예를 들어, 상기 세정 파라미터는 세정 압력, 세정 속도, 세정 횟수, 세정 시간 중 어느 하나에 관한 것일 수 있다. 다만, 이는 예시적인 것으로 상기 세정 파라미터는 상기 세정 공정에 영향을 미치는 파라미터들을 더 포함할 수 있다.
일 실시예에서, 상기 복수의 측정 두께들 각각에 대응하는 상기 코팅 파라미터에 대한 상기 복수의 코팅 계수들을 산출할 수 있다. 예를 들어, 상기 코팅 파라미터는 코팅 시간, 코팅 속도, 코팅 온도, 코팅 압력 중 어느 하나에 관한 것일 수 있다. 다만, 이는 예시적인 것으로 상기 코팅 파라미터는 상기 코팅 공정에 영향을 미치는 파라미터들을 더 포함할 수 있다.
일 실시예에서, 상기 복수의 측정 두께들 각각에 대응하는 상기 건조 파라미터에 대한 복수의 건조 계수들을 산출할 수 있다. 예를 들어, 상기 건조 파라미터는 건조 온도, 건조 속도, 건조 시간, 습도 중 어느 하나에 관한 것일 수 있다. 다만, 이는 예시적인 것으로 상기 건조 파라미터는 상기 건조 공정에 영향을 미치는 파라미터들을 더 포함할 수 있다.
예를 들어, 제1 내지 제m 측정 두께들이 측정될 수 있다. 상기 제1 내지 제m 측정 두께들에 영향을 미치는 세정 파라미터는 상기 세정 압력에 관한 것일 수 있다. 상기 제1 내지 제m 측정 두께들에 영향을 미치는 코팅 파라미터는 상기 코팅 시간에 관한 것일 수 있다. 상기 제1 내지 제m 측정 두께들에 영향을 미치는 건조 파라미터는 상기 건조 온도에 관한 것일 수 있다. 상기 제1 측정 두께에 대한 세정 계수, 코팅 계수 및 건조 계수가 상기 다중 회귀 분석에 의해 산출될 수 있다. 또한, 상기 제m 측정 두께에 대한 세정 계수, 코팅 계수 및 건조 계수가 상기 다중 회귀 분석에 의해 산출될 수 있다.
그 후, 보정 세정 계수, 보정 코팅 계수 및 보정 건조 계수를 산출할 수 있다(S220). 상기 보정 세정 계수, 상기 보정 코팅 계수 및 상기 보정 건조 계수는 상기 베이즈 정리에 의해 산출될 수 있다. 다른 실시예에서, 상기 보정 세정 계수, 상기 보정 코팅 계수 및 상기 보정 건조 계수는 상기 산술 평균에 의해 산출될 수 있다. 다만, 이는 예시적인 것으로 상기 보정 세정 계수, 상기 보정 코팅 계수 및 상기 보정 건조 계수는 다양한 방법에 의해 산출될 수 있다. 일 실시예에서, 상기 복수의 세정 계수들에 대한 보정 세정 계수를 산출할 수 있다. 예를 들어, 상기 제1 측정 두께에 대한 세정 계수 내지 상기 제m 측정 두께에 대한 세정 계수에 대해 상기 베이즈 정리를 통해 보정 세정 계수를 산출할 수 있다. 상기 복수의 코팅 계수들에 대한 보정 코팅 계수를 산출할 수 있다. 예를 들어, 상기 제1 측정 두께에 대한 코팅 계수 내지 상기 제m 측정 두께에 대한 코팅 계수에 대해 상기 베이즈 정리를 통해 보정 코팅 계수를 산출할 수 있다. 상기 복수의 건조 계수들에 대한 보정 건조 계수를 산출할 수 있다. 예를 들어, 상기 제1 측정 두께에 대한 건조 계수 내지 상기 제m 측정 두께에 대한 건조 계수에 대해 상기 베이즈 정리를 통해 보정 건조 계수를 산출할 수 있다.
그 후, 두께 산출식에 기초하여 상기 기판의 두께를 산출할 수 있다(S230). 상기 두께 산출식은 상기 세정 파라미터, 상기 보정 세정 계수, 상기 코팅 파라미터, 상기 보정 코팅 계수, 상기 건조 파라미터 및 상기 보정 건조 계수를 포함할 수 있다. 예를 들어, 상기 기판의 두께는 상기 세정 파라미터와 상기 보정 세정 계수의 곱, 상기 코팅 파라미터와 상기 보정 코팅 계수의 곱 및 상기 건조 파라미터와 상기 보정 건조 계수의 곱을 다 더하여 산출될 수 있다.
상기 두께 산출식을 통해 상기 세정 공정, 상기 코팅 공정, 상기 건조 공정 등에 대한 공정 조건의 변화에 따른 예상 두께를 예측할 수 있다. 예를 들어, 상기 세정 압력 및 상기 코팅 온도를 변화시켜 상기 기판의 제조 공정을 진행한 경우, 상기 두께 산출식에 변화된 상기 세정 파라미터 및 변화된 상기 코팅 파라미터를 대입하여 상기 예상 두께를 예측할 수 있다. 이에 따라, 상기 기판이 예상하지 못한 상기 두께를 가질 경우, 상기 예상 두께에 기초하여 어느 파라미터로 인한 것인지 파악할 수 있다.
상기 산출된 두께와 상기 측정 두께들을 비교한 후(S240), 상기 두께 산출식 적용 여부를 결정할 수 있다(S250). 일 실시예에서, 상기 산출된 두께가 허용 범위 내에 있는 경우, 상기 두께 산출식을 적용하여 상기 표시 장치의 제조 공정을 계속 진행할 수 있다. 별도의 표시 장치를 제조하는 경우에도 상기 두께 산출식을 이용할 수 있다.
예를 들어, 상기 산출된 두께와 상기 측정 두께들의 차가 일정 범위 이하(예를 들어, 상기 측정 두께의 0.5% 이하)인 경우, 상기 산출된 두께가 상기 허용 범위 내에 있다고 판단할 수 있다.
다른 실시예에서, 상기 산출된 두께가 상기 허용 범위 밖에 있는 경우, 상기 두께 산출식을 재설정할 수 있다. 예를 들어, 상기 복수의 계수들을 다시 산출하여 상기 보정 계수들을 다시 산출함으로써 상기 두께 산출식을 재설정할 수 있다.
예를 들어, 상기 산출된 두께가 일정 범위를 초과(예를 들어, 상기 산출된 두께와 상기 측정 두께들의 차를 상기 측정 두께들로 나눈 값이 상기 측정 두께의 2% 초과)하는 경우, 상기 산출된 두께가 상기 허용 범위 밖에 있다고 판단할 수 있다.
도 8은 측정 두께들 각각에 대한 세정 계수들, 코팅 계수들 및 건조 계수들을 나타내는 도면이다.
도 8을 참조하면, 상기 제1 내지 제m 측정 두께들에 영향을 미치는 세정 파라미터는 n개 일 수 있다. 예를 들어, 제1 세정 파라미터는 상기 세정 온도에 관한 것이고, 제2 세정 파라미터는 상기 세정 압력에 관한 것이며, 제3 세정 파라미터는 상기 세정 시간에 관한 것이고, 제n 세정 파라미터는 상기 세정 속도에 관한 것일 수 있다. 상기 제1 내지 제m 측정 두께들에 영향을 미치는 코팅 파라미터는 p개 일 수 있다. 예를 들어, 제1 코팅 파라미터는 상기 코팅 온도에 관한 것이고, 제2 코팅 파라미터는 상기 코팅 시간에 관한 것이며, 제3 코팅 파라미터는 상기 코팅 속도에 관한 것이고, 제p 코팅 파라미터는 상기 코팅 압력에 관한 것일 수 있다. 상기 제1 내지 제m 측정 두께들에 영향을 미치는 건조 파라미터는 q개 일 수 있다. 예를 들어, 제1 건조 파라미터는 상기 건조 압력에 관한 것이고, 제2 건조 파라미터는 상기 건조 시간에 관한 것이며, 제3 건조 파라미터는 상기 건조 속도에 관한 것이고, 제q 식각 파라미터는 상기 건조 온도에 관한 것일 수 있다.
상기 제1 측정 두께에 대응하는 제1 내지 제n 세정 계수가 상기 다중 회귀 분석에 의해 산출될 수 있다. 제m 측정 두께에 대응하는 제1 내지 제n 세정 계수가 상기 다중 회귀 분석에 의해 산출될 수 있다. 상기 제1 측정 두께에 대응하는 제1 내지 제p 코팅 계수가 상기 다중 회귀 분석에 의해 산출될 수 있다. 상기 제m 측정 두께에 대응하는 제1 내지 제p 코팅 계수가 상기 다중 회귀 분석에 의해 산출될 수 있다. 상기 제1 측정 두께에 대응하는 제1 내지 제q 건조 계수가 상기 다중 회귀 분석에 의해 산출될 수 있다. 상기 제m 측정 두께에 대응하는 제1 내지 제q 건조 계수가 상기 다중 회귀 분석에 의해 산출될 수 있다.
예를 들어, 상기 제1 측정 두께에 대한 상기 제1 세정 계수 내지 상기 제m 측정 두께에 대한 상기 제1 세정 계수에 대해 상기 베이즈 정리를 통해 제1 보정 세정 계수를 산출할 수 있다. 또한, 상기 제1 측정 두께에 대한 상기 제n 세정 계수 내지 상기 제m 측정 두께에 대한 상기 제n 세정 계수에 대해 상기 베이즈 정리를 통해 제n 보정 세정 계수를 산출할 수 있다. 이는 상기 보정 코팅 계수 및 상기 보정 건조 계수에도 동일하게 적용될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 상기 기판의 두께 산출 방법은 제조 공정 중에도 상기 기판의 두께를 산출할 수 있어, 상기 표시 장치의 품질 저하를 방지할 수 있다. 또한, 별도의 측정 없이 상기 파라미터들에 기초하여 상기 표시 장치의 불량 여부를 제조 공정 중에 파악할 수 있어, 상기 표시 장치의 제조 수율이 증가될 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 커패시턴스 산출 방법 및 기판의 두께 산출 방법에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등의 커패시턴스 및 기판의 두께를 산출할 때 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
DA: 표시 영역 PX: 화소
110: 기판 120: 액티브층
130: 게이트 절연층 140: 게이트 전극층
150: 층간 절연층 160: 소스 전극층
170: 패시베이션층 180: 비아 절연층
200: 구동부 200a: 팬-아웃 배선
200b: 전달 배선

Claims (18)

  1. 표시 장치의 제조 공정 중에 증착 공정에 대한 증착 파라미터, 노광공정에 대한 노광 파라미터 및 식각 공정에 대한 식각 파라미터에 기초하여 커패시턴스를 산출하는 커패시턴스 산출 방법에 있어서,
    커패시턴스 측정 장치를 이용하여 복수의 측정 커패시턴스들을 측정하는 단계;
    상기 복수의 측정 커패시턴스들 각각에 대응하는 상기 증착 파라미터에 대한 복수의 증착 계수들, 상기 복수의 측정 커패시턴스들 각각에 대응하는 상기 노광 파라미터에 대한 복수의 노광 계수들 및 상기 복수의 측정 커패시턴스들 각각에 대응하는 상기 식각 파라미터에 대한 복수의 식각 계수들을 산출하는 단계;
    상기 복수의 증착 계수들에 대한 보정 증착 계수, 상기 복수의 노광 계수들에 대한 보정 노광 계수 및 상기 복수의 식각 계수들에 대한 보정 식각 계수를 산출하는 단계; 및
    상기 증착 파라미터, 상기 보정 증착 계수, 상기 노광 파라미터, 상기 보정 노광 계수, 상기 식각 파라미터 및 상기 보정 식각 계수를 포함하는 커패시턴스 산출식에 기초하여 상기 커패시턴스를 산출하는 단계를 포함하는 커패시턴스 산출 방법.
  2. 제1 항에 있어서, 상기 복수의 증착 계수들, 상기 복수의 노광 계수들 및 상기 복수의 식각 계수들은 다중 회귀 분석에 의해 산출되는 것을 특징으로 하는 커패시턴스 산출 방법.
  3. 제1 항에 있어서, 상기 보정 증착 계수, 상기 보정 노광 계수 및 상기 보정 식각 계수는 베이즈 정리에 의해 산출되는 것을 특징으로 하는 커패시턴스 산출 방법.
  4. 제1 항에 있어서, 상기 커패시턴스를 산출하는 단계 이후에,
    상기 복수의 측정 커패시턴스들과 상기 산출된 커패시턴스를 비교하여 상기 산출된 커패시턴스가 허용 범위 내에 있는 경우, 상기 커패시턴스 산출식을 적용하여 상기 표시 장치의 상기 제조 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 커패시턴스 산출 방법.
  5. 제1 항에 있어서, 상기 커패시턴스를 산출하는 단계 이후에,
    상기 복수의 측정 커패시턴스들과 상기 산출된 커패시턴스를 비교하여 상기 산출된 커패시턴스가 허용 범위 밖에 있는 경우, 상기 커패시턴스 산출식을 재설정하는 것을 특징으로 하는 커패시턴스 산출 방법.
  6. 제1 항에 있어서, 상기 표시 장치는,
    액티브층;
    상기 액티브층 상에 배치되고, 상기 액티브층과 적어도 일부가 중첩하는 게이트 전극층;
    상기 게이트 전극층 상에 배치되고, 상기 게이트 전극층과 적어도 일부가 중첩하는 소스 전극층; 및
    상기 소스 전극층 상에 배치되고, 상기 소스 전극층과 적어도 일부가 중첩하는 하부 전극층을 포함하는 것을 특징으로 하는 커패시턴스 산출 방법.
  7. 제6 항에 있어서, 상기 커패시턴스는,
    상기 액티브층과 상기 게이트 전극층 사이의 커패시턴스인 것을 특징으로 하는 커패시턴스 산출 방법.
  8. 제6 항에 있어서, 상기 커패시턴스는,
    상기 게이트 전극층과 상기 소스 전극층 사이의 커패시턴스인 것을 특징으로 하는 커패시턴스 산출 방법.
  9. 제6 항에 있어서, 상기 커패시턴스는,
    상기 소스 전극층과 상기 하부 전극층 사이의 커패시턴스인 것을 특징으로 하는 커패시턴스 산출 방법.
  10. 제6 항에 있어서, 상기 커패시턴스는,
    상기 액티브층, 상기 게이트 전극층 및 상기 소스 전극층 사이의 커패시턴스인 것을 특징으로 하는 커패시턴스 산출 방법.
  11. 제6 항에 있어서, 상기 커패시턴스는,
    상기 게이트 전극층, 상기 소스 전극층 및 상기 하부 전극층 사이의 커패시턴스인 것을 특징으로 하는 커패시턴스 산출 방법.
  12. 제6 항에 있어서,
    상기 증착 공정은 화학 기상 증착 공정을 포함하고, 상기 식각 공정은 건식 식각 공정을 포함하는 것을 특징으로 하는 커패시턴스 산출 방법
  13. 표시 장치의 제조 공정 중에 세정 공정에 대한 세정 파라미터, 코팅 공정에 대한 코팅 파라미터 및 건조 공정에 대한 건조 파라미터에 기초하여 기판의 두께를 산출하는 기판의 두께 산출 방법에 있어서,
    두께 측정 장치를 이용하여 복수의 측정 두께들을 측정하는 단계;
    상기 복수의 측정 두께들 각각에 대응하는 상기 세정 파라미터에 대한 복수의 세정 계수들, 상기 복수의 측정 두께들 각각에 대응하는 상기 코팅 파라미터에 대한 복수의 코팅 계수들 및 상기 복수의 측정 두께들 각각에 대응하는 상기 건조 파라미터에 대한 복수의 건조 계수들을 산출하는 단계;
    상기 복수의 세정 계수들에 대한 보정 세정 계수, 상기 복수의 코팅 계수들에 대한 보정 코팅 계수 및 상기 복수의 건조 계수들에 대한 보정 건조 계수를 산출하는 단계; 및
    상기 세정 파라미터, 상기 보정 세정 계수, 상기 코팅 파라미터, 상기 보정 코팅 계수, 상기 건조 파라미터 및 상기 보정 건조 계수를 포함하는 상기 기판의 두께 산출식에 기초하여 상기 기판의 상기 두께를 산출하는 단계를 포함하는 기판의 두께 산출 방법.
  14. 제13 항에 있어서, 상기 복수의 세정 계수들, 상기 복수의 코팅 계수들 및 상기 복수의 건조 계수들은 다중 회귀 분석에 의해 산출되는 것을 특징으로 하는 기판의 두께 산출 방법.
  15. 제13 항에 있어서, 상기 평균 세정 계수, 상기 평균 코팅 계수 및 상기 평균 건조 계수는 베이즈 정리에 의해 산출되는 것을 특징으로 하는 기판의 두께 산출 방법.
  16. 제13 항에 있어서, 상기 두께를 산출하는 단계 이후에,
    상기 복수의 측정 두께들과 상기 산출된 두께를 비교하여 상기 산출된 두께가 허용 범위 내에 있는 경우, 상기 두께 산출식을 적용하여 상기 표시 장치의 제조 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 기판의 두께 산출 방법.
  17. 제13 항에 있어서, 상기 두께를 산출하는 단계 이후에,
    상기 복수의 측정 두께들과 상기 산출된 두께를 비교하여 상기 산출된 두께가 허용 범위 밖에 있는 경우, 상기 두께 산출식을 재설정하는 것을 특징으로 하는 기판의 두께 산출 방법.
  18. 제13 항에 있어서, 상기 기판은 폴리이미드를 포함하는 것을 특징으로 하는 기판의 두께 산출 방법.
KR1020200070847A 2020-06-11 2020-06-11 커패시턴스 산출 방법 및 기판의 두께 산출 방법 KR20210154290A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200070847A KR20210154290A (ko) 2020-06-11 2020-06-11 커패시턴스 산출 방법 및 기판의 두께 산출 방법
CN202110480256.7A CN113804974A (zh) 2020-06-11 2021-04-30 电容计算方法以及基板的厚度计算方法
US17/343,576 US11774231B2 (en) 2020-06-11 2021-06-09 Method for calculating capacitance and method for calculating thickness of substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200070847A KR20210154290A (ko) 2020-06-11 2020-06-11 커패시턴스 산출 방법 및 기판의 두께 산출 방법

Publications (1)

Publication Number Publication Date
KR20210154290A true KR20210154290A (ko) 2021-12-21

Family

ID=78825204

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200070847A KR20210154290A (ko) 2020-06-11 2020-06-11 커패시턴스 산출 방법 및 기판의 두께 산출 방법

Country Status (3)

Country Link
US (1) US11774231B2 (ko)
KR (1) KR20210154290A (ko)
CN (1) CN113804974A (ko)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7075771B2 (en) * 2003-05-21 2006-07-11 Tokyo Electron Limited Apparatus and methods for compensating plasma sheath non-uniformities at the substrate in a plasma processing system
JP2006019442A (ja) * 2004-06-30 2006-01-19 Fujitsu Ltd ドライエッチング装置および半導体装置の製造方法
KR101187201B1 (ko) * 2005-12-29 2012-10-02 엘지디스플레이 주식회사 화소의 액정 커패시턴스 계산을 위한 방법
JP2007316473A (ja) * 2006-05-29 2007-12-06 Orc Mfg Co Ltd 描画システム
JP4907255B2 (ja) * 2006-08-10 2012-03-28 株式会社 日立ディスプレイズ 表示パネルの製造方法およびそれに用いる露光システム
KR100982306B1 (ko) 2008-06-09 2010-09-15 삼성모바일디스플레이주식회사 가상 계측 장치 및 계측 방법
US20110264256A1 (en) * 2010-04-22 2011-10-27 United Microelectronics Corp. Process control method and process control system
JP2013003536A (ja) * 2011-06-21 2013-01-07 Fujitsu Ltd 表示装置および表示素子の駆動制御方法
JP6742822B2 (ja) * 2016-06-01 2020-08-19 株式会社ジャパンディスプレイ 表示装置

Also Published As

Publication number Publication date
US20210389113A1 (en) 2021-12-16
US11774231B2 (en) 2023-10-03
CN113804974A (zh) 2021-12-17

Similar Documents

Publication Publication Date Title
US9735211B2 (en) Organic light emitting diode display device having improved aperture ratio and lifetime
US8497966B2 (en) FFS type TFT-LCD array substrate and manufacturing method thereof
US7907228B2 (en) TFT LCD structure and the manufacturing method thereof
US20060275950A1 (en) Method of manufacturing a flexible display device
US10700157B2 (en) Display device and manufacturing method of the display device
US11374033B2 (en) Thin film transistor, manufacturing method thereof, array substrate and display device
US9793366B2 (en) Array substrate, method of fabricating the same, display panel and display device
US9748397B2 (en) Thin film transistor substrate and display device comprising the same
US9472579B2 (en) Array substrate with improved pad region
KR20210086869A (ko) 표시 장치 및 이의 제조 방법
CN106876260B (zh) 一种闸电极结构及其制造方法和显示装置
WO2016017515A1 (ja) 表示装置およびその製造方法
US20140132905A1 (en) Array substrate and manufacture method of the same, liquid crystal display panel, and display device
US20170301741A1 (en) Test element group, method of testing electrical characteristics of semiconductor elements, and fabricating method thereof
CN102623461A (zh) 薄膜晶体管阵列基板及其制作方法
US7601552B2 (en) Semiconductor structure of liquid crystal display and manufacturing method thereof
US9869917B2 (en) Active matrix substrate and method for manufacturing the same
CN105097673A (zh) Tft基板结构的制作方法
CN114823713A (zh) 一种阵列基板及其制造方法
KR20210154290A (ko) 커패시턴스 산출 방법 및 기판의 두께 산출 방법
US20070128551A1 (en) Manufacturing method of thin film transistor array panel
US6486010B1 (en) Method for manufacturing thin film transistor panel
US20130240995A1 (en) Thin-film transistor array substrate and manufacturing method thereof
KR20220095403A (ko) 박막의 특성 산출 방법
WO2015110028A1 (zh) 存储电容、像素单元及存储电容的制造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal