KR20210152937A - 부트스트랩이 있는 셀프-바이어싱 션트 스위치 - Google Patents

부트스트랩이 있는 셀프-바이어싱 션트 스위치 Download PDF

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KR20210152937A
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아미토지 싱
시우-추앙 이반 루
티에뉴 창
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Abstract

션트 스위치가 제공된다. 몇몇 실시예에 따른 상기 션트 스위치는 제1 트랜지스터를 포함하는 트랜지스터 스택 및 커패시터를 포함한다. 상기 트랜지스터 스택은 제1 단 터미널 및 제2 단 터미널을 가지고, 상기 제1 트랜지스터는 상기 제1 단 터미널에 연결되고, 상기 제1 단 터미널은 상기 션트 스위치의 스위칭 터미널에 연결되며, 상기 커패시터는 상기 트랜지스터의 상기 제2 단 터미널에 연결되는 제1 터미널, 로우-임피던스 노드에 연결되는 제2 노드를 포함한다.

Description

부트스트랩이 있는 셀프-바이어싱 션트 스위치{SELF-BIASING SHUNT SWITCH WITH BOOTSTRAPPING}
본 발명은 무선 주파수, 마이크로웨이브, mm파 회로에 대한 것으로, 특히 무선 주파수, 마이크로웨이브, mm파 회로를 위한 션트 스위치에 대한 것이다.
션트 스위치는 직렬로 연결된 여러 개의 트랜지스터로 구현될 수 있다. 일반적으로 많은 수의 스위치가 스위치의 선형성을 향상시키지만, 상기 스위치의 ON 상태 저항은 저하시키고, 적은 수의 스위치는 ON 상태 저항을 개선하지만 스위치의 선형성은 저하시킨다.
그래서, 개선된 션트 스위치가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 스위치의 선형성 및 온-저항 특성이 향상된 셀프-바이어싱 션트 스위치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 션트 스위치는 제1 트랜지스터를 포함하는 트랜지스터 스택 및 커패시터를 포함한다. 상기 트랜지스터 스택은 제1 단 터미널 및 제2 단 터미널을 가지고, 상기 제1 트랜지스터는 상기 제1 단 터미널에 연결되고, 상기 제1 단 터미널은 상기 션트 스위치의 스위칭 터미널에 연결되며, 상기 커패시터는 상기 트랜지스터의 상기 제2 단 터미널에 연결되는 제1 터미널, 로우-임피던스 노드에 연결되는 제2 노드를 포함한다.
몇몇 실시예에 따라, 상기 션트 스위치는 상기 제1 단 터미널과 상기 제1 트랜지스터의 게이트를 가로질러 연결되는 부트스트랩 트랜지스터를 더 포함한다.
몇몇 실시예에 따라, 상기 션트 스위치는 상기 트랜지스터 스택은 상기 제1 트랜지스터와 직렬로 연결된 제2 트랜지스터를 더 포함한다.
몇몇 실시예에 따라, 상기 션트 스위치는 상기 제1 단 터미널과 상기 제1 트랜지스터의 게이트를 가로질러 연결되는 부트스트랩 트랜지스터를 더 포함한다.
몇몇 실시예에 따라, 상기 션트 스위치는 상기 제1 트랜지스터의 게이트에 연결되는 바이어스 회로를 더 포함한다.
몇몇 실시예에 따라, 상기 션트 스위치는 상기 제1 단 터미널과 상기 제1 트랜지스터의 게이트를 가로질러 연결되는 부트스트랩 트랜지스터를 더 포함한다.
몇몇 실시예에 따라, 상기 션트 스위치는 상기 바이어스 회로는 상기 부트스트랩의 게이트에 연결된다.
몇몇 실시예에 따라, 상기 션트 스위치는 상기 트랜지스터 스택은 제2 트랜지스터를 더 포함하고, 상기 제1 트랜지스터는 제1 채널 타입의 전계 효과 트랜지스터이고, 상기 제2 트랜지스터는 상기 제1 채널 타입의 전계 효과 트랜지스터이고, 상기 제1 트랜지스터는 상기 제2 트랜지스터와 직렬로 연결된다.
몇몇 실시예에 따라, 상기 션트 스위치는 상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 게이트에 연결되는 바이어스 회로를 더 포함한다.
몇몇 실시예에 따라, 상기 션트 스위치는 상기 바이어스 회로는 제1 바이어스 소스를 포함하고, 상기 제1 바이어스 소스는 상기 제1 트랜지스터의 상기 게이트에 제1 저항을 통해 연결되고, 상기 제2 트랜지스터의 상기 게이트에 제2 저항을 통해 연결된다.
몇몇 실시예에 따라, 상기 션트 스위치는 상기 바이어스 회로는 상기 제1 트랜지스터의 소스에 연결된다.
몇몇 실시예에 따라, 상기 션트 스위치는 상기 바이어스 회로는 상기 제2 트랜지스터의 소스에 연결된다.
몇몇 실시예에 따라, 상기 션트 스위치는 상기 바이어스 회로는 제2 바이어스 소스를 더 포함하고, 상기 제2 바이어스 소스는 상기 제1 트랜지스터의 상기 소스에 제3 저항을 통해 연결되고, 상기 제2 트랜지스터의 상기 소스에 제4 저항을 통해 연결된다.
몇몇 실시예에 따라, 상기 션트 스위치는 상기 제1 단 터미널과 상기 제1 트랜지스터의 게이트를 가로질러 연결되는 부트스트랩 트랜지스터를 포함한다.
몇몇 실시예에 따라, 상기 제1 트랜지스터는 n 채널 전계 효과 트랜지스터이고, 상기 제2 트랜지스터는 n 채널 전계 효과 트랜지스터이고, 상기 부트스트랩 트랜지스터는 n 채널 전계 효과 트랜지스터이다.
몇몇 실시예에 따라, 상기 션트 스위치는 제1 바이어스 소스, 제2 바이어스 소스 및 제3 바이어스 소스를 포함하는 바이어스 회로를 더 포함하고, 상기 제1 바이어스 소스는 상기 제1 트랜지스터의 게이트에 제1 저항을 통해 연결되고, 상기 제2 트랜지스터의 게이트에 제2 저항을 통해 연결되며, 상기 제2 바이어스 소스는 상기 제1 트랜지스터의 소스에 제3 저항을 통해 연결되고, 상기 제2 트랜지스터의 소스에 제4 저항을 통해 연결되며, 상기 제3 바이어스 소스는 상기 부트스트랩 트랜지스터의 게이트에 제3 저항을 통해 연결된다.
몇몇 실시예에 따라, 상기 션트 스위치는 상기 션트 스위치가 ON 상태일 때, 상기 제1 바이어스 소스는 제1 전압을 공급하고, 상기 제2 바이어스 소스는 제2 전압을 공급하며, 상기 제3 바이어스 소스는 제2 전압을 공급하고, 상기 션트 스위치가 OFF 상태일 때, 상기 제1 바이어스 소스는 상기 제2 전압을 공급하고, 상기 제2 바이어스 소스는 상기 제1 전압을 공급하며, 상기 제3 바이어스 소스는 상기 제1 전압을 공급하고, 상기 제2 전압은 상기 제1 전압보다 큰 전압이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른, 트랜스미터는 제1 전송 라인을 통해 출력이 공통 노드에 연결되는 제1 파워 증폭기 및 제1항의 션트 스위치를 포함하는 제1 션트 스위치를 포함한다.
몇몇 실시예에 따라, 상기 트랜스미터는 제2 전송 라인을 통해 출력이 상기 공통 노드에 연결되는 제2 파워 증폭기 및 상기 제2 파워 증폭기의 상기 출력이 스위칭 터미널에 연결되는 제2 션트 스위치를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른, 스위칭 터미널을 갖는 션트 스위치는 제1 트랜지스터를 포함하는 트랜지스터 스택, 상기 트랜지스터 스택은 상기 스위칭 터미널 및 로우 임피던스 노드에 연결되고, 상기 션트 스위치는 상기 스위칭 터미널의 신호 파워가 제1 임계치보다 작으면 ON 상태로 셀프-바이어싱 되고, 상기 스위칭 터미널의 신호 파워가 제2 임계치보다 크면 OFF 상태로 셀프-바이어싱 되며, 상기 제2 임계치는 상기 제1 임계치보다 크다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
명세서와 함께 첨부된 도면은 본 발명의 실시예를 나타내고, 설명과 함께 본 발명의 기술적 사상을 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 트랜스미터의 블록도이다.
도 2a는 본 발명의 몇몇 실시예에 따른 션트 스위치의 도면이다.
도 2b는 본 발명의 몇몇 실시예에 따른 션트 스위치의 도면이다.
도 3a는 본 발명의 몇몇 실시예에 따른 션트 스위치의 도면이다.
도 3b는 본 발명의 몇몇 실시예에 따른 션트 스위치의 도면이다.
도 3c는 본 발명의 실시예에 따라 파형 그래프를 나타낸 것이다.
도 3d는 본 발명의 실시예에 따라 션트 스위치의 단순 등가 회로도를 그린 도면이다.
도 3e는 본 발명의 실시예에 따라 션트 스위치의 단순 등가 회로도를 그린 도면이다.
도 3f는 본 발명의 실시예에 따라 파형 그래프를 나타낸 것이다.
도 3h는 본 발명의 실시예에 따라 션트 스위치의 단순 등가 회로도를 그린 도면이다.
도 3i는 본 발명의 실시예에 따라 파형 그래프를 나타낸 것이다.
도 3j는 본 발명의 실시예에 따라, 션트 스위치의 성능을 나타낸 그래프이다.
도 3k는 본 발명의 실시예에 따라, 션트 스위치의 성능을 나타낸 그래프이다.
도 4a는 본 발명의 몇몇 실시예에 따른 션트 스위치의 도면이다.
도 4b는 본 발명의 몇몇 실시예에 따른 션트 스위치의 도면이다.
도 4c는 본 발명의 몇몇 실시예에 따른 션트 스위치의 도면이다.
도 4d는 본 발명의 몇몇 실시예에 따른 션트 스위치의 도면이다.
첨부된 도면과 관련하여 아래에 명시된 상세한 설명은 본 발명에 따라 제공되는 부트 스트래핑이 있는 셀프-바이어싱 션트 스위치의 다양한 실시예를 설명한 것이고, 본 명세서에서 구성되거나 활용할 수 있는 유일한 형태를 나타내기 위한 것이다. 상세한 설명은 예시된 구현과 관련하여 본 발명의 특징들을 설명한다. 그러나 본 발명과 동일하거나 동등한 기능 및 구조는 공지 범위에 포함되도록 의도된 서로 다른 구현에 의해서도 달성될 수 있다고 이해되어 한다. 다른 곳에서도 섶명하는 바와 같이, 구성 요소의 번호는 구성 요소 또는 특징 등을 나타내기 위한 것이다.
도 1은 본 발명의 몇몇 실시예에 따른 트랜스미터의 블록도이다. 제1 증폭기(105) 및 제2 증폭기(110)은 각각 해당 쿼터 파형 전송 라인(120)을 통해 안테나(115)에 연결된다. 제1 션트 스위치(125)는 제1 증폭기(105)(예를 들어 파워 증폭기(PA))의 출력과 로우-임피던스 노드(예를 들어 그라운드 단자) 사이에 연결되고, 제2 션트 스위치(130)는 제2 증폭기(110)의 출력과 로우-임피던스 노드(예를 들어 그라운드 단자) 사이에 연결된다. 시스템은 한번에 하나의 증폭기가 작동하도록 구성될 수 있다. 제1 증폭기가 안테나에 신호(예를 들어 무선 주파수, 마이크로웨이브, 또는 mm 웨이브)를 동작할 때, 제2 션트 스위치(130)는 닫혀서, 제2 증폭기의 출력에 접지 단자가 연결되어 단락(또는 거의 단락(near short))되고, 상응하는 쿼터 파형 전송 라인(120)의 안테나(115) 근처 끝단에서 단선(open circuit)(또는 거의 오픈 회로)이 발생한다. 몇몇 실시예에 따라, 상기 로우-임피던스 노드는 접지전압(ground) 이외의 다른 직류 전압일 수 있고, 로우-임피던스 노드(예를 들어 쿼터 파형 오픈 스텁(open stub)에 연결된)일 수 있다. 여기서 사용되는 "로우-임피던스 노드"는 무선 주파수, 마이크로웨이브 또는 mm 웨이브 주파수에서 접지(ground)로 임피던스를 가진 회로 노드이며, 회로의 특성 임피던스보다 훨씬 작다(예를 들어 크기가 5Ω(Ohm)보다 작다).
따라서 제2 션트 스위치(130)을 닫으면 제1 증폭기(105)의 신호가 안테나(115)에 거의 손실 없이 전송될 수 있다. 제2 증폭기(110)의 동작은 제2 증폭기(110)가 동작 중일 때 제1 션트 스위치(125)가 닫히는 것과 유사할 수 있다. 몇몇 실시예에서 증폭기가 서로 다른 주파수 대역으로 전송될 수 있다. 두 개의 증폭기(각각의 션트 스위치 포함)가 도 1에 도시되었다; 몇몇 실시예에서, (각각의 션트 스위치가 있는) 둘 이상의 증폭기 각각은 (안테나에서) 각 쿼터 파형 전송 라인(120)을 통해 공통 노드에 연결된다. 상기 실시예에서, 각 션트 스위치는 연결된 증폭기가 작동하는 경우를 제외하고 동작 중에 닫힐 수 있다. 몇몇 실시예에서, 도 1에 도시되어 여기서 설명된 션트 스위치는 예를 들어, 쿼터 파형 전송 라인(120)의 특성을 흉내내는(mimicking) 컴팩트 회로(예, 집적 회로 칩)에서 사용되는 등, 다르게 응용되어 사용될 수도 있다.
도 2a 및 도 2b는 본 발명의 몇몇 실시예에 따른 션트 스위치를 나타낸 것이다. 각 션트 스위치들(125, 130)은 직렬로 연결된 두 개의 트랜지스터(도 2a) 또는 3 개의 트랜지스터(도 2b)를 포함하는 트랜지스터 스택을 포함한다. 여기서 사용되는, 트랜지스터의 연결이 마치 2 터미널 장치(예를 들어 둘 이상의 트랜지스터가 "직렬로" 연결되거나 트랜지스터가 제1 노드 및 제2 노드를 "가로질러 연결되는(connected across)"인 것처럼 설명될 때, 트랜지스터의 전원 터미널들(전계 효과 트랜지스터의 채널 끝 또는 바이폴라 트랜지스터의 콜렉터 및 에미터)의 연결을 설명하는 것이다. 여기서, "트랜지스터 스택(205)"은 (i) 하나의 트랜지스터 또는 (ii) 직렬로 연결된 복수의 트랜지스터를 말한다. 트랜지스터 스택은 제1 단 터미널(도 2a에서, 제1 (상위) 트랜지스터의 드레인 단자) 및 제2 단 터미널(도 2a에서 제2 (하위) 트랜지스터의 소스 단자)를 갖는다.
션트 스위치는 하나 이상의 바이어스 소스(210)를 포함하고, 바이어스 소스(210)는 로우 출력 임피던스를 구동하는 회로(예를 들어, 전압 소스)일 수 있다. 각 바이어스 소스는 제어될 수 있다(예를 들어 프로세싱 회로에 의해, 이하에서 상세히 설명). (i) 션트 스위치의 ON 상태(파워 증폭기가 동작하지 않을 때)에서 제1 바이어스 전압(예를 들어 "0"으로 도시된, 0.1V보다 작은 전압)을 공급하고, 션트 스위치의 OFF 상태(파워 증폭기가 동작할 때)에서 제2 바이어스 전압(예를 들어 "1"로 도시된, 1.1V보다 큰 전압)을 공급하도록 제어될 수 있다. 또는 (ii) 그 반대로 동작하도록 제어될 수 있다. 바이어스 전압들은 각 바이어스 소스들(210)에 의해 복수의 바이어스 저항(215)(예를 들어, 10kΩ 저항)을 통해 인가될 수 있다. 트랜지스터의 개수는 온-저항(on-resistance) 증가의 비용을 감수하고 스위치의 선형성을 향상시키기 위해, 증가될 수 있다(예를 들어 도 2a의 2개의 트랜지스터 대신 도 2b의 3개의 트랜지스터). 또는 트랜지스터의 개수는 스위치의 선형성 저하를 감수하고 온-저항을 줄이기 위해, 감소될 수 있다(예를 들어 도 2b의 3개의 트랜지스터 대신 도 2a의 2개의 트랜지스터).
몇몇 실시예에서, 셀프-바이어싱 션트 스위치가 도 3a에 도시되고, 이하에서 설명하는 바와 같이 구현될 수 있다. 도 2a의 실시예처럼, 회로는 직렬로 연결된, 제1 (상위) 트랜지스터(M1) 및 제2 (하위) 트랜지스터(M2)를 포함한다. 상기 션트 스위치는 예를 들어 파워 증폭기(PA)의 출력에 연결되는, "스위칭 터미널"을 가진다. 스위칭 터미널은 트랜지스터 스택의 제1 단 터미널, 예를 들어 도 3a에서 제1 (상위) 트랜지스터(M1)의 드레인 단자(D1)이다. 도 3a의 실시예는 커패시터(CL, 305), 부트스트랩 트랜지스터(310) 및 바이어스 소스(210)를 더 포함한다. 바이어스 소스(210)는 바이어스 저항(215)를 통해 부트스트랩 트랜지스터(310)의 게이트에 연결된다. 트랜지스터 스택의 트랜지스터(205)는 동일한 채널 타입의 전계 효과 트랜지스터, 예를 들어 n 채널 전계 효과 트랜지스터일 수 있다. 셀프-바이어싱 션트 스위치 구조(커패시터(305) 및 부트스트랩 트랜지스터(310)에 의해 보조되는), 바이어스 소스들(210)에 의해 인가되는 바이어스들은 스위치를 파워 증폭기(PA)가 동작하지 않을 때(예를 들어 제1 임계치보다 낮은 출력 파워를 생성), ON 상태로 전환하고, 파워 증폭기(PA)가 동작할 때(예를 들어 제2 임계치보다 높은 출력 파워를 생성), OFF상태로 전환한다.
도 3a의 실시예에서, 바이어스 소스(210) 각각(도 3a에서 표시된, 바이어스 소스(210))은 각각 (i) 부트스트랩 트랜지스터(310)의 게이트에 연결되고 (ii) 제2 트랜지스터(M2)의 소스(S2) 및 드레인(D2)에 연결된다. 바이어스 소스(210)는 션트 스위치가 ON 상태(파워 증폭기(PA)가 동작하지 않음)의 제1 전압을 생성하고, 션트 스위치가 OFF 상태(파워 증폭기(PA)가 동작함)의 제2 전압을 생성한다. 바이어스 소스(210)는 제1 트랜지스터(M1)의 게이트와 제2 트랜지스터(M2)의 게이트에 연결되어, 션트 스위치가 OFF상태(파워 증폭기가 동작)일 때 제1 전압을 생성하도록 제어되고, 션트 스위치가 ON 상태(파워 증폭기가 동작하지 않음)일 때 제2 전압을 생성하도록 제어될 수 있다. 몇몇 실시예에 따라, (i) 제2 트랜지스터(M2)의 소스(S2) 및 드레인(D2) 및 (ii) 부트스트랩 트랜지스터(310)의 게이트에 각각 연결된, 도 3a의 2개의 바이어스 소스들(210) 대신, 단일 바이어스 소스가 (i) 제2 트랜지스터(M2)의 소스(S2), (ii) 제2 트랜지스터(M2)의 드레인(D2) 및 (iii) 부트스트랩 트랜지스터(310)의 게이트 각각에 3개의 바이어싱 저항(215)를 통해 연결될 수 있다.
이러한 셀프-바이어싱 스위치(예를 들어, 커패시터(305) 및 부트스트랩 트랜지스터(310)을 포함하는 스위치)는 셀프-바이어싱 기능을 갖지 않는(예를 들어 도 2a의 스위치) 다중 장치가 적층된 기존 스위치보다 더 나은 선형성 및 온-저항을 가질 수 있다. 커패시터(305)의 존재는 트랜지스터 스택의 최하단 트랜지스터의 소스가 로우-임피던스 노드(예를 들어 그라운드)의 DC 전압과 다른 전압으로 셀프-바이어스 되도록 할 수 있다(자세한 것은 이하에서 설명한다).
셀프-바이어싱 스위치의 동작은 도 3b 내지 도 3i의 맥락에서 다음과 같이 이해될 수 있다. 시뮬레이션에서, OFF 상태에서의 회로의 다양한 노드가 송신기에 의해 생성되는 신호 레벨에 기초하여 제공되는 외부 바이어스 유무에 관계없이 그 위에 약간의 스윙과 함께 스테디 상태(steady state)의 DC 전압으로 정착되는 것을 관찰할 수 있다.
관심 노드는 S2, D2, G2이다. D1은 부트스트랩 트랜지스터(310)를 통해 G1에 단락되는 파워 증폭기(PA)의 출력이다. 분석을 단순화하기 위해 부트스트랩 트랜지스터는 도 3b의 회로에서 생략한다. 부트스트랩 트랜지스터의 효과는 D1 노드와 G1 노드의 전위가 동일하도록 보장하는 것이다. 이 내용은 도 3b ~ 3i에 대한 설명에서 고려된다. 여기에 사용된 용어에서 노드 이름은 해당 노드의 전위를 가리키는데 사용된다. 예를 들어, "S2"는 노드 S2를 가리키거나 또는 노드 S2의 전위를 가리킬 수 있다.
회로의 노드가 특정 방식으로 정착하는 이유를 이해하기 위해, 시뮬레이션에서 S2를 초기값 -1V로 설정하여, S2가 -1V에서 최종 전압으로 0.8V 이상 이동하는 것을 과장한다(exaggerate). 다음 텍스트는 스위치가 OFF 상태로 전환될 때 스위치의 과도 동작(transient operation)을 설명하며, 다양한 시점에서 과도 파형(transient waveform)을 사용하여 스위치의 동작을 설명한다.
여기서 "위상(phase) 1"이라고 하는 제1 위상(first phase)는 전환의 시작을 나타낸다. 다음 용어가 여기에 사용된다.
"포지티브 사이클"은 G1이 D2보다 높게 유지되는 대략적인 시간이다.
"네거티브 사이클"은 G1이 D2보다 낮게 유지되는(G1<D2) 동안, 상위(upper) 트랜지스터의 전원을 끄는 시간이다.
트랜지스터의 "ON 상태"는 적어도 Vgs > Vth 또는 Vgd > Vth와 유사한 전압이며, 여기서 Vth는 트랜지스터의 임계 전압이다. 이 정의는 트랜지스터의 크기가 크고 모든 트랜지스터에서 ON 상태와 OFF 상태 사이의 전환이 완전히 갑작스럽지는 않기 때문에 사용된다; 온-저항(on-resistance, Ron)은 Vgs가 감소함에 따라 계속 증가한다.
스위치의 "OFF 상태"는 Vgs < Vth 및 Vgd < Vth"의 조건이다.
도 3C의 시뮬레이션 파형은 시뮬레이션에서 초기 전압으로 초기화된 노드 S2를 제외하고, D2와 G1 모두 초기 전압이 0이 아닌 것을 보여준다. 이때 트랜지스터들이 모두 켜지기 때문에, G1에 0V의 DC 전압을 공급하는 50Ω 파워 증폭기 포트와 온-저항(Ron)을 통해 초기 조건을 통과하는 -1V 초기 전압 사이에 전압 분배가 일어난다.
위상 1의 각 포지티브 사이클에서 M1과 M2는 상대적으로 높은 Vgs로 켜지므로 작은 온-저항(Ron)을 갖는다. 네거티브 사이클에서 트랜지스터 M2는 여전히 켜져 있고 트랜지스터 M1은 꺼진다.
위상 1의 각 포지티브 사이클 동안, 회로는 대략 도 3d의 회로와 같이 동작한다. 이때 Ron = 10Ω, CL= 2pF 및 Freq= 28GHz라고 가정하자:
<수학식 1>
Figure pat00001
<수학식 2>
Figure pat00002
이때 Va는 파워 증폭기의 출력 전압이다. 위상 1의 각 네거티브 사이클 동안, 회로는 C=25 fF 일 때 도 3e의 회로와 같이 동작한다.
그래서,
<수학식 3>
Figure pat00003
<수학식 4>
Figure pat00004
수학식 1, 2, 3 및 수학식 4로부터, 시뮬레이션에서도 보듯, 포지티브 사이클 동안 D2 노드에서의 전압(Vd2)와 S2 노드에서의 전압(Vs2)이 네거티브 사이클 동안인 경우보다 파워 증폭기의 출력전압(Va)를 더 많이 따르는 것으로 보일 수 있다. 이는 위에서 설명한 동작이 포지티브 사이클과 네거티브 사이클에서 계속될 때까지 이러한 노드의 전체 전압이 계속 상승함을 의미한다. 이 동작은 도 3c의 파형에서도 볼 수 있다. 또한 이러한 파형은 파워 증폭기의 출력 전압의 DC 구성 요소가 D1과 G1 모두에서 이 지점에서 유일하게 실행 가능한 DC 솔루션이기 때문에 0V까지 느리게 이동하기 시작함을 보여준다.
도 3f는 여기서 "위상 2"라고 하는 제2 위상에 대한 시뮬레이션 파형을 보여준다. 게이트-소스 전압(Vgs)과 게이트-드레인 전압(Vgd)(특히 상부 트랜지스터(M1)의 Vgs)이 상당히 빠르게 감소하기 시작하는 것은 도 3f에서 확인할 수 있다. 이는 모든 통과 사이클에서 상부 트랜지스터(M1)에서 더 높은 온-저항(Ron)을 가짐을 의미한다.
동일한 추세가 트랜지스터 M2에서 더 느리게 나타날 수 있다. S2는 계속 증가하지만 G2는 동일한 기울기에서 증가하지 않기 때문이다. 이는 높은 게이트-소스 전압(Vgs)와 낮은 온-저항(Ron)의 경우 ON 상태의 트랜지스터의 전류 대부분이 게이트-소스 커패시터(Cgs)와 게이트-드레인 커패시터(Cgd)가 아닌 온-저항(Ron)을 통해 전달되기 때문이다. 수학식 1과 수학식 2에 기초하여, 포지티브 사이클의 온-저항(Ron)이 증가는 D2 노드에서의 전압(Vd2)와 S2 노드에서의 전압(Vs2)의 진폭이 모두 떨어지도록 영향을 준다. 네거티브 사이클에서 수학식 3을 기준으로, D2 노드에서의 전압(Vd2)의 진폭은 증가하기 시작하지만, S2 노드에서의 전압(Vs2)의 진폭은 여전히 더 떨어져, 1 주기(time period)에 걸쳐 전압이 지속적으로 상승하게 된다(수학식 4 기준).
앞에서 간략하게 설명한 것처럼, 하부 트랜지스터(M2)의 온-저항(Ron)이 증가하기 시작하면(도 3g의 "낮은 온-저항(Low Ron)" 등가 회로에서 도 3g의 "높은 온-저항(High Ron)" 등가 회로로 전환), 상부 트랜지스터(M1)에서 출력되는 전류는 온-저항(Ron)과 게이트-소스 커패시터(Cgs, 도시된 C와 동일), 및 게이트-드레인 커패시터(Cgd, 도시된 C와 동일)로 분리되기 시작하여, 최종적으로 커패시터 CL에 도달한다. 이는 G2 노드에서의 전압(Vg2)이 신호 스윙의 더 큰 부분이 된다는 것을 의미한다. 이는 도 3f의 위상 2 파형에도 나타난다. 이 현상이 일어나기 시작하면서, S2 노드에서의 전압(Vs2)는 G2-S2간 전압(Vgs2)가 0V가 될 때까지 G2 노드에서의 전압(g2) 거의 같아지고, G2-D2간 전압(Vgd2)로 인해 트랜지스터가 켜지기만 한다. 도 3f에서는 온-저항(Ron)의 증가와 함께 포지티브 사이클의 지속시간이 위상 2에서 감소하는 반면 네거티브 사이클의 지속시간은 증가하는 것을 더 볼 수 있다.
지속시간의 변화가 계속되면 D2 전압(Vd2)에서의 포지티브 스윙이 감소하기 시작하고 네거티브 스윙이 증가하기 시작한다. 결과적으로 D2에서 DC 전압이 감소하고 단순히 D2를 따르는 G2에서도 감소한다. 이러한 변화는 본 명세서에서, "위상 3"이라고 하는 스테디 상태(steady state) 작동으로 이어진다. 스테디 상태의 션트 스위치에 대한 단순화된 등가 회로는 도 3h로 나타내고, 시뮬레이션된 파형은 도 3i에 도시된다. 위상 3에서는 포지티브 사이클과 네거티브 사이클 스윙이 거의 동일하며 노드의 DC 전압은 실질적으로 일정하다. 이는 포지티브 상태 및 네거티브 상태에서 스위치가 동일한 상태에 있을 때만 가능하며, 이 경우는 스위치가 OFF 상태이다.
요약하자면, 스위치가 OFF 상태로 전환시의 정성적 동작(qualitative behavior)은 G2의 DC 전압이 감소하고, M2가 턴오프되기 시작하여 커패시터가 되는 반면, 상부 트랜지스터(M1)의 온-저항(Ron)은 계속 증가하는 것이다. 이는 상부 트랜지스터 M1이 더 이상 켜지지 않고 커패시터 Coff처럼 동작할 때까지 계속된다.
스테디 상태에서 각 노드의 스윙은 포지티브 및 네거티브 사이클 모두에서 다음 수학식 5 내지 수학식 7을 사용하여 계산할 수 있다.
<수학식 5>
Figure pat00005
<수학식 6>
Figure pat00006
<수학식 7>
Figure pat00007
상부 트랜지스터(M1)의 부트스트랩 스위치는 두 가지 주요 영향을 미친다. 상부 트랜지스터(M1)의 게이트-드레인 커패시터(Cgd)를 단락시켜 구조에 대한 오프 커패시터(Coff)를 낮출 수 있으며, 출력시 파워 증폭기(PA)가 원하는 DC 전압을 제공하는 동시에 네거티브 사이클 동안 높은 게이트-드레인 전압(Vgd)의 스윙으로 인해 션트 스위치가 켜지지 않도록 보장한다. 상부 트랜지스터의 소스 노드 D2는 위에서 설명한 대로 셀프 바이어싱된다.
바이어스 소스들(210)(셀프 바이어싱에 더하여)에 의한 노드 D2, S2, G1 및 G2의 추가 바이어싱은 션트 스위치가 ON 상태와 OFF 상태 사이의 전환에 걸리는 시간(적어도 30%, 예컨대 약 2배)을 단축하는 효과를 가질 수 있다.
도 3j 및 도 3k는 (i)도 2a의 회로(커브 321 및 331), (ii)도 2b의 회로(커브 322 및 332) 및 (iii)도 3a의 회로(커브 323 및 333)에 대한 파워 증폭기 출력 파워의 함수로서, 션트 스위치(도 3j)와 션트 스위치(도 3k)의 선형성으로 인한 OFF 상태 손실을 보여준다. 도 3k는 도 2a와 2b의 회로보다 도 3a의 셀프-바이어싱 스위치 구성에서 더 높은 선형성을 보여준다. 몇몇 실시예에서 (i) 파워 증폭기, (ii) 도 3a에 따른 션트 스위치 및 (iii) 쿼터웨이브 전송 라인의 조합은 다음과 같은 성능 특성을 가질 수 있다.: (i) 손실(loss) = 1.3 db(손실은 (1)파워 증폭기에서 생성된 전력과 (2)파워 증폭기, 션트 스위치 및 쿼터웨이브 전송 라인의 조합에 의해 생성된 전력의 비율로 정의됨); (ii) 온-저항(Ron) 대신 이상적인 단락(ideal short)을 제공하여 계산된, 오프 커패시터(Coff) = 0.436 db로 인한 손실;, 오프 커패시터(Coff) 대신 이상적인 개방(ideal open)을 제공하여 계산된, 온-저항(Ron) = 1.154 db로 인한 손실; 쿼터 파형 전송 라인으로 인한 손실 = 0.15 db ; 트랜지스터에서 드레인-소스 전압(VDS)의 최대 스윙 = 2.2V; 및 스테디 상태로의 트랜지언트 안정화 시간(transient settling time)(신호 레벨에 따라 달라질 수 있음)이 10ns 미만인 것.
몇몇 실시예에서 트랜지스터 스택은 도 3a의 실시예보다 적은 수의 트랜지스터를 포함하거나(즉, 도 4a에 표시된 것처럼 하나의 트랜지스터), 도 3a의 실시예보다 더 많은 트랜지스터(예를 들어 도 4b에 표시된 것과 같은 임의의 개수의 트랜지스터)를 포함한다. 몇몇 실시예에서, 바이어스 소스(210)과 바이어스 저항(215)의 일부 또는 전부가 없을 수 있으므로, 트랜지스터 스택의 트랜지스터 상태에 영향을 미치는 노드는 션트 스위치의 셀프 바이어싱에 의해 더 큰 범위로 바이어스된다. 도 4c와 도 4d는 그러한 실시예를 보여주며, 도 3a의 구현에서 S2와 D2에 바이어스를 제공하는 바이어스 소스(210)와 바이어스 저항(215)이 부족하다. 도 4d의 실시예는 부트스트랩 트랜지스터(310)이 없다는 점에서 도 3a의 실시예와 더욱 다르다.
여기에서 "프로세싱 회로"라는 용어는 데이터 또는 디지털 신호를 처리하는 데 사용되는 하드웨어, 펌웨어 및 소프트웨어의 조합을 의미한다. 프로세싱 회로 하드웨어에는 예를 들어, 애플리케이션별 통합 회로(application specific integrated circuits, ASIC) 또는 그 일부, 범용 또는 특수 목적 중앙 처리 장치(central processing unit, CPU), 디지털 신호 처리 장치(digital signal processor, DSP), 그래픽 처리 장치(graphics processing units, GPU) 및 필드 프로그래머블 게이트 어레이(field programmable gate arrays, FPGA)와 같은 프로그램 가능한 논리 장치가 포함될 수 있다. 여기에서 사용되는 프로세싱 회로에서 각 기능은 해당 기능을 수행하기 위해 구성된 하드웨어(즉, 유선 연결) 또는 비-일시적 저장 매체(a non-transitory storage medium)에 저장된 명령을 실행하도록 구성된 CPU와 같은 더 일반적인 목적의 하드웨어에 의해 수행된다. 프로세싱 회로는 단일 인쇄 회로 기판(PCB)에 조립되거나 상호 연결된 여러 PCB에 분산될 수 있다. 프로세싱 회로에는 다른 프로세싱 회로가 포함될 수 있다. 예를 들어, 프로세싱 회로에는 PCB에 상호 연결된 FPGA와 CPU라는 두 개의 프로세싱 회로가 포함될 수 있다.
여기에서 사용된 용어 "또는"은 "및/또는"으로 해석되어야 하며, 예를 들어 "A 또는 B"는 "A" 또는 "B" 중 하나를 의미한다.
비록 용어 "제 1", "제 2", "제 3"등이 본 명세서에서 다양한 요소, 구성 요소, 영역, 층 및/또는 섹션을 설명하더라도, 이는 용어에 제한되지 않는다. 이러한 용어는 한 요소, 구성 요소, 영역, 층 또는 섹션을 다른 요소, 구성 요소, 영역, 층 또는 섹션과 구별하는 데만 사용된다. 따라서, 본 명세서에서 논의된 제1 요소, 구성 요소, 영역, 층 또는 섹션은 본 발명 내용의 사상 및 범위를 벗어나지 않고 제2 요소, 구성 요소, 영역, 층 또는 섹션으로 지칭될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위한 것이며 본 발명을 제한하려는 의도가 아니다. 본 명세서에서 사용되는 용어 "실질적으로", "약" 및 유사한 용어는 정도의 용어가 아니라 근사값의 용어로 사용되며, 당업자에 의해 인식될 측정 또는 계산된 값의 고유한 편차를 설명하기 위한 것이다.
본 명세서에서 사용된 단수 형태는 문맥상 명백하게 달리 나타내지 않는 한 복수 형태도 포함하도록 의도된다. 본 명세서에서 사용될 때 "포함하다" 및/또는 "포함하는"이라는 용어는 언급된 특징, 정수, 단계, 연산, 요소 및/또는 구성 요소의 존재를 지정하지만, 하나 이상의 다른 특징, 정수, 단계, 연산, 요소 및/또는 구성 요소의 존재를 배제하지 않는다는 것이 이해될 수 있다. 본 명세서에서 사용되는 용어 "및/또는"은 하나 이상의 연관된 열거된 항목의 임의의 그리고 모든 조합을 포함한다. "최소 하나 이상"과 같은 표현식은 요소 목록 앞에 올 때 전체 요소 목록을 수정하고 목록의 개별 요소를 수정하지 않는다. 또한, 본 발명의 실시예들을 설명할 때 "할 수 있다"라는 용어는 "본 발명의 하나 이상의 실시예들"을 의미한다. 또한, "예시적인"이라는 용어는 예 또는 예시를 나타내는 것으로 의도된다.
요소 또는 계층이 다른 요소 또는 계층에 "위에", "연결됨", "커플링됨"또는 "인접한"것으로 언급될 때, 이들은 직접 "위에", "연결됨", "커플링됨"또는 "인접한" 것일 수 있고, 하나 이상의 개재 요소 또는 층이 존재할 수도 있다. 대조적으로, 요소 또는 계층이 다른 요소 또는 계층에 "직접 위에", "직접 연결됨", "직접 커플링됨"또는 "직접 인접한"것으로 언급될 때, 중간 요소 또는 계층은 존재하지 않는다.
여기에 인용된 모든 수치 범위는 암기된 범위 내에서 제출된 동일한 수치 정밀도의 모든 하위 범위를 포함하기 위한 것이다. 예를 들어, "1.0에서 10.0 사이" 또는 "1.0과 10.0 사이"의 범위는 예를 들어 2.4 ~ 7.6과 같이, 최소값 1.0과 최대값 10.0 사이의 모든 하위 범위, 즉, 1.0이상의 최소값과 10,0 이하의 최대값을 포함하도록 의도된다. 여기에 인용된 최대 숫자 제한은 여기에 포함된 모든 하위 숫자 제한을 포함하도록 의도되었으며, 이 규격에서 인용된 모든 최소 숫자 제한은 여기에 포함된 모든 상위 숫자 제한을 포함하도록 의도되었다.
본 발명의 특정 실시예들이 본 발명의 상세한 설명에서 설명되었지만, 본 발명은 본 발명의 범위를 벗어나지 않고 다양한 형태로 수정될 수도 있다. 따라서, 본 발명의 범위는 설명된 실시예들에 기초하여 결정될 것이 아니라 청구 범위 및 그 등가물에 기초하여 결정될 것이다
105, 110 : 파워 증폭기 115 : 안테나
125, 130 : 션트 스위치 120 : 쿼터-웨이브 전송라인
210 : 바이어스 소스 215 : 바이어스 저항
310 : 부트스트랩 트랜지스터 205 : 트랜지스터 스택
M1 : 상위 트랜지스터 M2 : 하위 트랜지스터

Claims (20)

  1. 션트 스위치(Shunt switch)에 있어서,
    제1 트랜지스터를 포함하는 트랜지스터 스택; 및
    제1 터미널과 제2 터미널을 포함하는 커패시터;
    상기 트랜지스터 스택은 제1 단 터미널 및 제2 단 터미널을 가지고, 상기 제1 트랜지스터는 상기 제1 단 터미널에 연결되고, 상기 제1 단 터미널은 상기 션트 스위치의 스위칭 터미널에 연결되며,
    상기 제1 터미널은 상기 트랜지스터 스택의 상기 제2 단 터미널에 연결되고, 상기 제2 터미널은 로우-임피던스 노드에 연결되는, 션트 스위치.
  2. 제1항에 있어서, 상기 제1 단 터미널과 상기 제1 트랜지스터의 게이트 사이에 연결되는 부트스트랩 트랜지스터를 더 포함하는 션트 스위치.
  3. 제1항에 있어서, 상기 트랜지스터 스택은 상기 제1 트랜지스터와 직렬로 연결된 제2 트랜지스터를 더 포함하는 션트 스위치.
  4. 제3항에 있어서, 상기 제1 단 터미널과 상기 제1 트랜지스터의 게이트 사이에 연결되는 부트스트랩 트랜지스터를 더 포함하는 션트 스위치.
  5. 제1항에 있어서, 상기 제1 트랜지스터의 게이트에 연결되는 바이어스 회로를 더 포함하는 션트 스위치.
  6. 제5항에 있어서, 상기 제1 단 터미널과 상기 제1 트랜지스터의 게이트 사이에 연결되는 부트스트랩 트랜지스터를 더 포함하는 션트 스위치.
  7. 제6항에 있어서, 상기 바이어스 회로는 상기 부트스트랩의 게이트에 연결되는 션트 스위치.
  8. 제1항에 있어서, 상기 트랜지스터 스택은 제2 트랜지스터를 더 포함하고,
    상기 제1 트랜지스터는 제1 채널 타입의 전계 효과 트랜지스터이고,
    상기 제2 트랜지스터는 상기 제1 채널 타입의 전계 효과 트랜지스터이고,
    상기 제1 트랜지스터는 상기 제2 트랜지스터와 직렬로 연결되는,
    션트 스위치.
  9. 제8항에 있어서, 상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 게이트에 연결되는 바이어스 회로를 더 포함하는, 션트 스위치.
  10. 제9항에 있어서, 상기 바이어스 회로는 제1 바이어스 소스를 포함하고,
    상기 제1 바이어스 소스는
    상기 제1 트랜지스터의 상기 게이트에 제1 저항을 통해 연결되고,
    상기 제2 트랜지스터의 상기 게이트에 제2 저항을 통해 연결되는 션트 스위치.
  11. 제10항에 있어서, 상기 바이어스 회로는 상기 제1 트랜지스터의 소스에 연결되는, 션트 스위치.
  12. 제11항에 있어서, 상기 바이어스 회로는 상기 제2 트랜지스터의 소스에 연결되는, 션트 스위치.
  13. 제12항에 있어서, 상기 바이어스 회로는 제2 바이어스 소스를 더 포함하고,
    상기 제2 바이어스 소스는
    상기 제1 트랜지스터의 상기 소스에 제3 저항을 통해 연결되고,
    상기 제2 트랜지스터의 상기 소스에 제4 저항을 통해 연결되는, 션트 스위치.
  14. 제8항에 있어서, 상기 제1 단 터미널과 상기 제1 트랜지스터의 게이트 사이에 연결되는 부트스트랩 트랜지스터를 포함하는, 션트 스위치.
  15. 제14항에 있어서,
    상기 제1 트랜지스터는 n 채널 전계 효과 트랜지스터이고,
    상기 제2 트랜지스터는 n 채널 전계 효과 트랜지스터이고,
    상기 부트스트랩 트랜지스터는 n 채널 전계 효과 트랜지스터인, 션트 스위치.
  16. 제15항에 있어서, 제1 바이어스 소스, 제2 바이어스 소스 및 제3 바이어스 소스를 포함하는 바이어스 회로를 더 포함하고,
    상기 제1 바이어스 소스는
    상기 제1 트랜지스터의 게이트에 제1 저항을 통해 연결되고,
    상기 제2 트랜지스터의 게이트에 제2 저항을 통해 연결되며,
    상기 제2 바이어스 소스는
    상기 제1 트랜지스터의 소스에 제3 저항을 통해 연결되고,
    상기 제2 트랜지스터의 소스에 제4 저항을 통해 연결되며,
    상기 제3 바이어스 소스는
    상기 부트스트랩 트랜지스터의 게이트에 제3 저항을 통해 연결되는, 션트 스위치.
  17. 제16항에 있어서,
    상기 션트 스위치가 ON 상태일 때,
    상기 제1 바이어스 소스는 제1 전압을 공급하고,
    상기 제2 바이어스 소스는 제2 전압을 공급하며,
    상기 제3 바이어스 소스는 제2 전압을 공급하고,
    상기 션트 스위치가 OFF 상태일 때,
    상기 제1 바이어스 소스는 상기 제2 전압을 공급하고,
    상기 제2 바이어스 소스는 상기 제1 전압을 공급하며,
    상기 제3 바이어스 소스는 상기 제1 전압을 공급하고,
    상기 제2 전압은 상기 제1 전압보다 큰 전압인, 션트 스위치.
  18. 제1 전송 라인을 통해 출력이 공통 노드에 연결되는 제1 파워 증폭기; 및
    제1항의 션트 스위치를 포함하는 제1 션트 스위치를 포함하는, 트랜스미터.
  19. 제18항에 있어서,
    제2 전송 라인을 통해 출력이 상기 공통 노드에 연결되는 제2 파워 증폭기; 및
    상기 제2 파워 증폭기의 상기 출력이 상기 스위칭 터미널에 연결되는 제2 션트 스위치를 포함하는 트랜스미터.
  20. 스위칭 터미널을 갖는 션트 스위치에 있어서,
    제1 트랜지스터를 포함하는 트랜지스터 스택;
    상기 트랜지스터 스택은
    상기 스위칭 터미널 및 로우 임피던스 노드에 연결되고,
    상기 션트 스위치는
    상기 스위칭 터미널의 신호 파워가 제1 임계치보다 작으면 ON 상태로 셀프-바이어싱 되고,
    상기 스위칭 터미널의 신호 파워가 제2 임계치보다 크면 OFF 상태로 셀프-바이어싱 되며,
    상기 제2 임계치는 상기 제1 임계치보다 큰 것인, 션트 스위치.
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