KR20210137418A - 소스 및 드레인 에피택셜 층 - Google Patents

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팡-리앙 루
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Abstract

본 개시는 저융점 상부 층 및 고융점 하부 층을 갖는 소스/드레인 에피택셜 스택을 갖는 반도체 구조물에 관한 것이다. 예를 들어, 반도체 구조물은 핀 상에 배치된 게이트 구조물 및 게이트 구조물에 의해 커버되지 않은 핀의 일부에 형성된 리세스를 포함한다. 또한, 반도체 구조물은 리세스 내에 배치된 소스/드레인 에피택셜 스택을 포함하고, 소스/드레인 에피택셜 스택은 하부 층 및 하부 층보다 활성 된 도펀트 농도가 더 높은 상부 층을 갖는다.

Description

소스 및 드레인 에피택셜 층{SOURCE AND DRAIN EPITAXIAL LAYERS}
반도체 물질의 도펀트는 반도체 격자 구조물의 일부인 경우에만 도너 또는 억셉터로 기능할 수 있다. 이러한 이유로, 반도체 물질(예를 들어, 실리콘)의 도펀트가 활성화될 필요가 있다. 활성화된 도펀트는 전자의 도너 또는 억셉터로서 작용할 수 있으며, 예를 들어, 반도체 물질에 대해 n 형 또는 p 형 도펀트로 행동한다. 도펀트가 반도체 물질에서 간극 공간을 차지하는 경우, 활성화된 것으로 간주되지 않으며 도펀트로서 효과가 없다(예를 들어, 도너 또는 억셉터로서 기능할 수 없음). 도펀트를 간극 공간으로부터 결정 사이트로 이동시키기 위해 도핑된 반도체 물질에 열 에너지가 제공될 수 있는데, 이 공정은 "활성화" 또는 "결정 활성화"로 지칭된다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 일반적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 일부 실시예들에 따라, 핀 상에 형성되고 레이저 어닐링 공정 동안 단결정 소스/드레인 스택을 갖는 트랜지스터 구조물의 예시적인 어레이의 부분 단면도이다.
도 2는 일부 실시예들에 따라, 레이저 어닐링 공정 동안 비정질 저융점 상부 층 및 단결정 고융점 하부 층을 갖는 소스/드레인 에피택셜 스택을 갖는 트랜지스터 구조물의 부분 단면도이다.
도 3은 일부 실시예들에 따라, 레이저 어닐링 공정 이후의 저융점 상부 층 및 고융점 하부 층을 갖는 소스/드레인 에피택셜 스택에 대한 확산 저항 프로파일(spreading resistivity profile; SRP)과 중첩된 2차 이온 질량 분석(secondary ion mass spectroscopy; SIMS) 프로파일이다.
도 4는 일부 실시예들에 따라, 레이저 어닐링된 단결정 상부 층 및 단결정 하부 층을 갖는 소스/드레인 에피택셜 스택을 갖는 트랜지스터 구조물의 단면도이다.
도 5는 일부 실시예들에 따라, 저융점 상부 층 및 고융점 하부 층을 갖는 소스/드레인 에피택셜 스택을 형성하는 방법의 흐름도이다.
도 6은 일부 실시예들에 따라, x 방향 및 y 방향을 따른 트랜지스터 구조물의 부분 단면도이다.
도 7은 일부 실시예들에 따라, x 방향 및 y 방향을 따른 트랜지스터 구조물의 리세스된 핀 부분의 부분 단면도이다.
도 8은 일부 실시예들에 따라, 핀의 리세스된 부분에 저융점 상부 층 및 고융점 하부 층을 갖는 소스/드레인 에피택셜 스택을 형성한 이후의 x 방향 및 y 방향을 따른 트랜지스터 구조물의 부분 단면도이다.
도 9는 일부 실시예들에 따라, 저융점 상부 층 및 고융점 하부 층을 갖는 소스/드레인 에피택셜 스택 상에 콘택트를 형성한 이후의 x 방향 및 y 방향을 따른 트랜지스터 구조물의 부분 단면도이다.
도 10은 일부 실시예들에 따라, x 방향 및 y 방향을 따른 트랜지스터 구조물의 부분 단면도이다.
도 11은 일부 실시예들에 따라, x 방향 및 y 방향을 따른 트랜지스터 구조물의 리세스된 핀 부분의 부분 단면도이다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 상에 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
본 명세서에서 사용된 "공칭"이라는 용어는 제품 또는 공정의 설계 단계 동안에 설정되는, 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 가리키며, 이와 함께, 이 원하는 값 위 및/또는 아래의 값들의 범위를 갖는다. 이러한 값들의 범위는 일반적으로 제조 공정들 또는 허용오차들에서의 약간의 변동들에 기인한다.
일부 실시예들에서, “약" 및 "실질적으로"라는 용어는 값의 5 % 내에서 변하는 주어진 양의 값을 나타낼 수 있다(예를 들어, 값의 ± 1 %, ± 2 %, ± 3 %, ± 4 %, ± 5 %). 일부 실시예들에서, "약" 및 "실질적으로"라는 용어는, 예를 들어, 제조 공정, 제조 동작 또는 제조 툴에 의해 제공되는 능력에 기초한 다른 값들을 나타낸다.
본 명세서에 사용된 "수직"이라는 용어는 기판의 표면에 명목상 수직인 것을 의미한다.
확산은 다른 물질(예를 들어, 반도체 호스트)을 통한 한 물질(예를 들어, 도펀트)의 이동을 설명하는 기본 특성이다. 확산은 비교적 높은 도펀트 농도의 영역에서 낮은 도펀트 농도의 영역으로 발생한다. 상이한 도펀트 종은 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘-탄소(SiC) 또는 실리콘-인(SP)과 같은 반도체 호스트 물질 내에서 상이한 확산성을 가질 수 있고; 확산성이 높을수록, 도펀트가 반도체 호스트 물질 내로 더 빠르게 이동한다. 반도체 호스트 물질에서 도펀트 종의 확산 속도는 온도에 따라 증가하기 때문에, 열 확산은 반도체 격자를 통해 도펀트 종을 이동시키기 위해 반도체 제조에 사용되는 주요 메커니즘이다. 도펀트 확산을 위해 열 에너지를 제공하기 위한 두 가지 기본 방법, 퍼니스 어닐링 및 급속 열처리 어닐링(rapid thermal anneal; RTA)이 있다.
퍼니스 어닐링은 핫월 퍼니스에서, 예를 들어, 약 800 ℃ 내지 약 910 ℃에서 약 30 분의 지속시간 동안 반도체 호스트 물질(예를 들어, 반도체 웨이퍼)을 어닐링하는 방법이다. 그러나 이러한 지속시간 및 온도를 사용하는 어닐링 사이클은 일부 집적 회로 제조 공정(예를 들어, 소스/드레인 활성화) 동안 바람직하지 않은 광범위한(예를 들어, 엄격하게 제어되지 않은) 도펀트 확산을 야기할 수 있다. 또한, 퍼니스 어닐링은 국부적이 아니라 전역적으로 열을 가한다. 즉, 퍼니스 어닐링 시에 반도체 물질 상에 존재하는 모든 층 및/또는 구조물은 어닐링 공정의 지속시간 동안 상승된 온도를 겪는다. 이것은 집적 회로(IC) 제조에 제한을 제기할 수 있다.
RTA 공정은 목표 온도(예를 들어, 약 910 ℃ 이상)에서 빠른 램프(예를 들어, 밀리초(ms) 또는 나노초(ns) 범위) 및 짧은 체류 시간(예를 들어, 초 또는 하위 초 범위)을 사용하여 반도체 물질을 어닐링한다. 또한, RTA는 선택적일 수 있고, 국부적으로 또는 전역적으로 열을 제공할 수 있다. RTA의 유형에는 램프(예를 들어, 텅스텐 할로겐 램프) 또는 레이저(예를 들어, 레이저 어닐링)를 사용한 열처리 어닐링이 포함된다. 램프를 사용하는 RTA는 반도체 표면(예를 들어, 상부, 하부 또는 양자 모두)이 동시에 램프에 노출되므로 전역적 어닐링이 될 수 있다. 한편, 레이저 어닐링은 빔 크기(예를 들어, 약 25 mm2 내지 약 100 mm2) 및 정밀한 에너지 출력으로 인해 위치 정확도 및 열 전달 정밀도를 제공한다. 이러한 특성 때문에, 레이저 어닐링은 IC 제조에서 소스/드레인 도펀트 활성화에 바람직한 방법이다.
비제한적인 예로서, 레이저 어닐링 공정 동안, 펄스 레이저 빔은 약 100 mm/s의 속도로 반도체 표면(예를 들어, 반도체 웨이퍼의 표면)을 스캔한다. 레이저의 빔 크기(예를 들어, 약 25 mm2 내지 약 100 mm2)로 인해 국부적 어닐링이 달성될 수 있다. 어닐링 깊이는 레이저 에너지 또는 파장, 사이트 당 펄스 수, 및 레이저 빔의 체류 시간(예를 들어, 레이저가 각 사이트에 소비하는 시간)과 같은 공정 조건을 통해 제어될 수 있다.
그러나 소스/드레인 에피택셜 층에 대한 도펀트 활성화는 레이저 어닐링 공정을 사용하더라도 어려울 수 있다. 트랜지스터의 소스/드레인 영역이 레이저 빔 크기에 비해 작기 때문이다. 이 문제는 각각의 기술 생성에 따라 (예를 들어, 각각의 기술 노드에 따라) 수축하는 트랜지스터의 크기와 소스/드레인 영역에 의해 악화된다. 예를 들어, 소스/드레인 영역이 수축함에 따라, 레이저 빔으로부터의 열은 트랜지스터의 소스 영역과 드레인 영역 사이에 위치된 핀 영역과 같은, 소스/드레인 영역 외부의 영역으로 확산될 수 있다. 이것은 도 1로 설명될 수 있으며, 도 1은 핀(110) 상에 형성되고 단결정 소스/드레인 스택(120) 및 채널 영역(130)을 갖는 트랜지스터 구조물(100)의 예시적인 어레이의 x 축을 따른 부분 단면도이다. 핀(110)은 기판(140) 상에 배치된다. 레이저 빔(150)이 기판(140)의 표면을 스캐닝하기 시작할 때, 레이저 빔(150)에 의해 생성된 열은 단결정 소스/드레인 스택(120) 외부로 연장되는 (예컨대, 핀(110) 및 채널 영역(130)으로 연장되는) 용융된 전면(160)을 형성한다. 결과적으로, 핀(110)은 변형될 수 있으며, 이는 트랜지스터의 전기적 특성을 손상시킨다. 핀 변형을 감소시키기 위해, 레이저 어닐링 조건은 레이저 빔에 의해 발생된 열이 감소되고 용융된 전면(160)이 더욱 양호하게 제어되도록 수정될 필요가 있다. 그러나 레이저 빔에 의해 발생된 열을 감소시키면 단결정 소스/드레인 스택(120) 내의 도펀트 활성화 공정에 영향을 줄 수 있다. 예를 들어, 이러한 변경으로 인해 더 적은 도펀트가 활성화될 것이다.
이들 과제를 해결하기 위해, 본 명세서에 기술된 실시예들은 저융점 "상부" 층 및 고융점 "하부" 층을 갖는 소스/드레인 에피택셜 스택의 형성에 관한 것이다. 일부 실시예들에서, 저융점 상부 층은 성막된 상태로서 다결정 또는 비정질이고, 고융점 하부 층은 성막된 상태로서 단결정이다. 다른 실시예들에서, 저융점 상부 층 및 고융점 하부 층 양자 모두는 성막된 상태로서 단결정 또는 다결정이지만 화학량론은 상이하다. 일부 실시예들에서, 성막된 상태의 비정질 저융점 상부 층은 레이저 어닐링 공정의 결과로서 재결정화되고, 고융점 하부 층과 비교하여 더 높은 결함 밀도를 나타낸다. 또한, 레이저 어닐링 공정의 결과로서 저융점 상부 층은 고융점 하부 층과 비교하여 더 높은 활성화된 도펀트 농도를 나타낸다. 일부 실시예들에서, 저융점 상부 층의 도펀트만이 레이저 어닐링 공정 동안 활성화된다. 일부 실시예들에 따르면, 본 명세서에 개시된 소스/드레인 에피택셜 스택에 대해, 감소된 전력을 갖는 레이저 빔이 사용될 수 있다. 결과적으로, 레이저 어닐링 공정 동안 핀 변형이 방지될 수 있다.
도 2는 반도체 핀(210) 상에 형성된 예시적인 트랜지스터 구조물(200)의 x 축에 걸친 단면도이다. 핀의 길이는 도 2에 도시된 x 축에 평행하다는 것을 유념한다. 반도체 핀(210)은 반도체 기판(220) 상에 배치되고, 소스/드레인 에피택셜 스택(230)의 형성을 용이하게 하기 위해 리세스된다. 반도체 핀(210)은 격리 층(240)을 통해 다른 트랜지스터 구조물들로부터 측 방향으로 격리된다. 일부 실시예들에서, 각각의 소스/드레인 에피택셜 스택(230)은 성막된 상태의 비정질 저융점 상부 층(230A) 및 성막된 상태의 단결정 고융점 하부 층(230B)을 포함한다. 본 명세서에 사용된 바와 같이, "상부" 층은 z 축을 따라 반도체 기판(220)으로부터 더 멀리 위치된 (또는 배치된) 층을 지칭하고, "하부" 층은 z 축을 따라 반도체 기판(220)에 더 가까이 위치된 (또는 배치된) 층을 지칭한다. 또한, 본 명세서에 사용된 바와 같이, "비정질"이라는 용어는 또한 다결정 미세 구조(예를 들어, 단거리 격자 주기성을 갖는 미세 구조)를 포함한다.
일부 실시예들에 따르면, 소스/드레인 에피택셜 스택(230)에 포함된 도펀트 및 반도체 호스트 물질은 트랜지스터 구조물(200)의 유형, 예를 들어, 트랜지스터 구조물(200)이 n 형 전계 효과 트랜지스터(n-type field effect transistor; nFET)인지 또는 p 형 전계 효과 트랜지스터(p-type field effect transistor; pFET)인지에 기초하여 선택될 수 있다. 일부 실시예들에서, nFET의 소스/드레인 에피택셜 스택(예를 들어, n 형 소스/드레인 에피택셜 스택)은 인(P)으로 도핑된 변형 실리콘-탄소(SiC) 또는 변형 실리콘-인(SiP) 층을 포함하고, p 형 전계 효과 트랜지스터(pFET)의 소스/드레인 에피택셜 스택(예를 들어, p 형 소스/드레인 에피택셜 스택)은 붕소(B)로 도핑된 변형 실리콘-게르마늄(SiGe) 층을 포함한다. 일부 실시예들에 따르면, n 형 소스/드레인 에피택셜 스택에 포함된 P의 양은 최대 약 1×1021 원자/cm-3일 수 있고, p 형 소스/드레인 에피택셜 스택에 포함된 B의 양은 최대 약 1×1021 원자/cm-3일 수 있다. 비제한적인 예로서, P 및 B 도펀트는 성장하는 동안 적절한 전구체를 사용하여 소스/드레인 에피택셜 스택(230)의 층으로 포함될 수 있다. 또한, 비정질 저융점 상부 층(230A) 및 단결정 고융점 하부 층(230B)은 실질적으로 동일한 양의 P 또는 B 농도를 갖도록 성장될 수 있다.
일부 실시예에서, 성막된 상태의 비정질 저융점 상부 층(230A)은 약 1420 K(예를 들어, 약 1147 ℃)의 융점을 가지며, 단결정 고융점 하부 층(230B)은 약 1687 K(예를 들어, 1414 ℃)보다 큰 융점을 갖는다; 그러나, 두 층 모두 동일한 물질을 포함하고, 실질적으로 동일한 화학량론, 예를 들어, SiGe 소스/드레인 에피택셜 스택에 대해 실질적으로 동일한 Si/Ge 비율; 및 SiC 소스/드레인 에피택셜 스택에 대해 실질적으로 동일한 Si/C 비율 또는 SiP 소스/드레인 에피택셜 스택에 대해 실질적으로 동일한 Si/P 비율을 갖는다. 일부 실시예들에 따르면, 소스/드레인 에피택셜 스택(230)에서 상부 층과 하부 층 사이의 융점 차이는 이들의 미세 구조(예를 들어, 단결정과 달리 비정질)에 기인한다. 이 예에서, 단결정 고융점 하부 층(230B)은 비정질 저융점 상부 층(230A)과 비교하여 더 높은 융점(예를 들어, 약 267 K 또는 약 267 ℃의 차이)을 갖는다. 그러나 이는 제한적이지 않으며, 저융점 층과 고융점 층 사이에 더 낮은 융점 차이(예를 들어, 약 200 K 이상)가 사용될 수 있다. 약 200 K의 임계 값보다 큰 융점 차이(예를 들어, 267 K)는 레이저 어닐링 공정 동안 레이저 빔에 의해 비정질 저융점 상부 층(230A) 내에 용융 전면이 "선택적으로" 형성되고 함유되도록 보장하는 반면, 단결정 고융점 하부 층(230B)은 고체로 유지된다. 앞서 언급한 층들 사이의 융점 차이가 약 200 K 이하이면, 레이저 빔에 의해 형성된 용융 전면은 비정질 저융점 상부 층(230A)의 경계를 넘어서, 예를 들어, 고융점 하부 층(230B) 및 핀 영역으로 연장될 수 있다. 앞에서 논의된 바와 같이, 이것은 바람직하지 않다. 따라서, 레이저 어닐링 공정 동안 레이저 빔에 의해 발생된 열이 소스/드레인 에피택셜 스택(230)의 온도를 비정질 저융점 상부 층(230A)의 융점 이상 및 단결정 고융점 하부 층(230B)의 융점 이하로 올리는 한, 앞서 언급한 선택성이 달성될 수 있다. 일부 실시예들에서, 레이저 어닐링 공정 동안 소스/드레인 에피택셜 스택(230)의 온도는 비정질 저융점 상부 층(230A)의 융점 이상이고, 단결정 고융점 하부 층(230B)의 융점 이하이다(예를 들어, 비정질 저융점 상부 층의 융점 온도 ≤ 레이저 어닐링 공정의 온도 ≤ 단결정 고융점 하부 층의 융점 온도). 이 동작 윈도우에서, 도 1에 도시된 용융된 전면(160)과 같은 용융된 영역이 비정질 저융점 상부 층(230A)의 경계 내에 형성될 수 있다. 일부 실시예들에서, 비정질 저융점 상부 층(230A)의 융점은 또한 반도체 핀(210)과 같은 주변 물질의 융점보다 낮으며, 결정질 실리콘의 경우 약 1687 K(예를 들어, 단결정 고융점 하부 층(230B)의 융점에 가까움)일 수 있다. 따라서, 레이저 어닐링 공정 동안, 반도체 핀(210)의 변형이 최소화되거나 방지될 수 있다.
비정질 저융점 상부 층(230A)에서 용융 전면의 형성은 더 적은 열을 필요로 하기 때문에 (예를 들어, 비정질 층의 융점으로 인해), 레이저 빔의 전력은 감소될 수 있다. 예를 들어, 소스/드레인 에피택셜 스택이 단결정 고융점 하부 층(230B)과 같은 단결정 층만을 포함하는 경우, 레이저 빔은 용융된 전면을 형성하고 도펀트(예컨대, B 또는 P)를 활성화시키기 위해, 예를 들어, 약 910 줄에서 동작할 필요가 있다. 그 전력 레벨에서, 레이저 빔은 또한 소스/드레인 에피택셜 스택의 단결정 층과 실질적으로 유사한 융점을 갖는 반도체 핀(210)을 변형시키기에 충분한 열을 생성할 것이다. 한편, 성막된 상태의 비정질 저융점 상부 층(230A) 및 단결정 고융점 하부 층(230B)을 포함하는 소스/드레인 에피택셜 스택(230)의 경우, 레이저 빔은 더 적은 열을 생성하고 결과적으로 더 낮은 전력 설정, 예를 들어, 일부 실시예들에 따라 약 50 % 감소된 500 줄에서 동작할 필요가 있다.
일부 실시예들에서, 비정질 저융점 상부 층(230A)은 소스/드레인 에피택셜 스택(230)의 총 두께의 약 30 % 내지 약 75 %를 차지하도록 성장된다. 다시 말해서, 도 2를 참조하면, 성막된 상태의 비정질 저융점 상부 층(230A)의 두께(T1)는 소스/드레인 에피택셜 스택(230)의 총 두께(T)의 약 30 % 내지 약 75 %(예를 들어, 30 % T ≤ T1 ≤ 75 % T 또는 0.30 ≤ T1/T ≤ 0.75)일 수 있다. 일부 실시예들에서, 단결정 고융점 하부 층(230B)은 레이저 어닐링 공정 동안 비정질 저융점 상부 층(230A)의 도펀트에 대한 확산 장벽으로서의 역할을 한다. 이는 용융된 전면이 단결정 고융점 하부 층(230B)에 형성되지 않으므로, 비정질 저융점 상부 층(230A)으로부터 단결정 고융점 하부 층(230B)으로 확산되는 도펀트가 느려지기(예를 들어, 차단되기) 때문이다. 비정질 저융점 상부 층(230A)의 두께(T1)가 소스/드레인 에피택셜 스택(230)의 총 두께(T)의 약 75 %보다 큰 경우(예를 들어, T1/T > 0.75), 단결정 고융점 하부 층(230B)은 비정질 저융점 상부 층(230A)으로부터 도펀트의 확산을 차단하기에 충분히 두껍지 않을 것이다. 결과적으로, 비정질 저융점 상부 층(230A) 내에서 더 적은 도펀트가 활성화되며, 이는 결국 소스/드레인 에피택셜 스택(230)의 저항을 증가시킬 수 있다. 또한, 도펀트의 확산은 소스/드레인 에피택셜 스택(230)과 반도체 핀(210) 및/또는 반도체 기판(220)의 도핑된 영역 사이에 바람직하지 않은 누설 경로를 형성할 수 있다. 또한, 더 두꺼운 비정질 저융점 상부 층(230A)은 레이저 어닐링 공정 동안 레이저 빔에 대해 더 긴 체류 시간 및/또는 더 높은 전력 설정을 필요로 할 수 있으며, 이 둘 모두는 처리 시간 및 비용에 악영향을 줄 수 있다. 한편, 비정질 저융점 상부 층(230A)의 두께(T1)가 총 두께(T)의 약 30 % 미만(예를 들어, T1/T > 30 %)이면, 상부 층에서 활성화된 도펀트의 양은 소스/드레인 에피택셜 스택(230)에 허용되는 저항을 제공하기에 불충분할 수 있다.
일부 실시예들에서, 성막된 상태의 비정질 저융점 상부 층(230A) 및 단결정 고융점 하부 층(230B)의 미세 구조 및 결과적으로 융점은 성장 온도 및 압력과 같은 각각의 성장 조건을 통해 조정될 수 있다. 예를 들어, 일부 실시예들에 따르면, 단결정 고융점 하부 층(230B)은 약 650 ℃ 내지 약 800 ℃의 온도 및 약 20 Torr 내지 약 300 Torr의 압력에서 성장될 수 있다. 대조적으로, 비정질 저융점 상부 층(230A)은 약 450 ℃ 내지 약 600 ℃의 온도 및 약 300 Torr 내지 약 400 Torr의 압력에서 성장될 수 있다. 다시 말해서, 단결정 층은 "더 낮은" 온도 및 "더 높은" 압력에서 성장될 수 있는 비정질 에피택셜 층과 비교하여 "더 높은" 온도 및 "더 낮은" 압력에서 에피택셜 성장될 수 있다. 일부 실시예들에서, 앞서 언급된 조건은 p 형(예를 들어, B 도핑된 SiGe) 및 n 형(예를 들어, P 도핑된 SiC 및 SiP) 소스/드레인 에피택셜 층의 성장에 동일하게 적용될 수 있다.
일부 실시예들에서, 단결정 고융점 하부 층(230B) 및 비정질 저융점 상부 층(230A)은 동일한 처리 반응기 내에서 (예를 들어, 진공 파쇄기 사용 없이) 인시츄 성장된다. 예를 들어, 가열 램프를 사용하여 신속한 처리 온도 변화가 (예를 들어, 약 10 초 내지 약 20 초 이내에) 달성될 수 있다. 일부 실시예들에서, 단결정 고융점 하부 층(230B) 및 비정질 저융점 상부 층(230A)은 화학적 기상 증착(chemical vapor deposition; CVD) 공정에 의해 성장된다.
일부 실시예들에서, 비정질 저융점 상부 층(230A)은 PAI(pre-amorphization implant) 공정으로 형성될 수 있다. 예를 들어, 소스/드레인 에피택셜 스택(230)은 초기에 도 2에 도시된 단결정 고융점 하부 층(230B)과 같은 단결정 층만을 포함할 수 있으며, 총 두께(T)를 갖는다. 주입을 사용하는 PAI 공정이 단결정 층의 일부를 소비하고, 주입 이온 충격을 통해 비정질 층으로 변환시킨다. 주입의 유형, 주입의 양, 및 주입 에너지는 비정질 층의 두께를 미세하게 조정하는데 사용될 수 있는 파라미터이다.
일부 실시예들에서, Ge 또는 주석(Sn) 주입이 SiGe 소스/드레인 에피택셜 스택에 사용될 수 있고, Si 주입이 SiC 또는 SiP 소스/드레인 에피택셜 스택에 사용될 수 있다. 비제한적인 예로서, 약 3 keV 내지 약 20 keV의 가속 전압에서 약 1×1014 cm-2 내지 약 5×1014 cm-2의 Ge 또는 Sn 용량이 두께(T1)를 갖는 비정질 저융점 상부 층(230A)을 형성하기 위해 사용될 수 있다. 약 1 keV 내지 약 5 keV의 가속 전압에서 약 1×1015 cm-2 내지 약 5×1015 cm-2의 Si 용량이 두께(T1)를 갖는 비정질 저융점 상부 층(230A)을 형성하기 위해 사용될 수 있다. 일부 실시예들에서, 비정질 저융점 상부 층(230A)을 형성하기 위해 PAI 방법이 사용되는 경우, 비정질 저융점 상부 층(230A) 및 단결정 고융점 하부 층(230B)은 상이한 Si/Ge 및 Si/C 또는 Si/P 비율을 가질 수 있다.
비정질 저융점 상부 층(230A)의 형성 후, 소스/드레인 에피택셜 스택(230)은 비정질 저융점 상부 층(230A)에서 도펀트를 활성화시키기 위해, 예를 들어, 스캐닝 레이저 빔(250)을 통해 레이저 어닐링 공정을 겪는다. 위에서 논의된 바와 같이, 비정질 저융점 상부 층(230A)은 단결정 고융점 하부 층(230B)과 비교하여 낮은(예를 들어, 약 200 K 보다 낮은) 융점을 갖는다. 또한, 레이저 빔(250)의 전력은 두 층 사이의 융점 차이에 기초하여 조정되어 용융된 전면이 비정질 저융점 상부 층(230A) 상에 선택적으로 형성되는 반면, 단결정 하부 층은 고체로 유지된다. 일부 실시예들에서, 레이저 빔(250)은 약 308 nm 내지 약 532 nm의 파장 및 약 7 nm 내지 약 1200 nm의 어닐링 깊이(예를 들어, 비정질 저융점 상부 층(230A)의 상부 표면으로부터 측정됨)를 갖는다. 일부 실시예들에서, 어닐링 깊이는 비정질 상부 층(230A)의 두께(T1)에 대응한다. 위에서 논의된 바와 같이, 레이저 빔(250)은 약 25 mm2 내지 약 100 mm2의 영역(예를 들어, 약 25 mm2 내지 약 30 mm2의 영역)을 커버하고, 약 100 mm/s의 스캐닝 속도를 갖는다. 또한, 레이저 빔(250)은 사이트 당 약 1 내지 10 회 펄싱되고, 각각의 펄스는 약 20 ns 내지 150 ns의 지속시간을 갖는다. 비제한적인 예로서, 어닐링 공정은 질소 또는 다른 불활성 가스 분위기(예를 들어, 아르곤, 헬륨, 제논 등)에서 수행될 수 있다.
위에서 언급한 레이저 빔 특성은 제한적으로 설계되지 않았으며, (i) 비정질 저융점 상부 층(230A)과 단결정 고융점 하부 층(230B)의 두께; 및 (ii) 비정질 저융점 상부 층(230A)과 단결정 고융점 하부 층(230B) 사이의 융점 차이와 같은 조건에 따라, 이 범위 밖의 값을 사용할 수 있다. 비제한적인 예로서, 더 두꺼운 비정질 저융점 상부 층(230A)의 경우(예를 들어, T1/T가 약 0.75에 가까울 때), 증가된 펄스 수(예를 들어, 10)와 함께 더 긴 펄스 지속시간(예를 들어, 약 150 ns)이 더 높은 어닐링 깊이(예를 들어, 1200 nm)를 달성하기 위해 사용될 수 있고; 더 얕은 어닐링 깊이(예를 들어, 약 7 nm)의 경우, 더 적은 및/또는 더 짧은 펄스가 사용될 수 있다.
빔의 파장은 또한 다른 레이저 빔 고려 사항(예를 들어, 펄스 수, 펄스 지속시간, 스캐닝 속도 등) 및 층 특성(예를 들어, 비정질 저융점 상부 층(230A)의 두께 및 융점)에 기초하여 원하는 열 출력을 달성하도록 조정될 수 있다. 예를 들어, 다른 모든 레이저 빔 특성이 동일하다고 가정하면, 얇은 비정질 저융점 상부 층(230A)에는 낮은 흡수 깊이(예를 들어, 약 10 nm)를 갖는 단파장(예를 들어, 약 300 nm)의 레이저 빔을 사용할 수 있고, 두꺼운 비정질 저융점 상부 층(230A)에는 깊은 흡수 깊이(예를 들어, 약 100 nm)를 갖는 장파장(예를 들어, 약 500 nm)의 레이저 빔을 사용할 수 있다. 두 조건에서, 레이저 전력은 실질적으로 동일하고, 예를 들어, 약 200 줄과 400 줄 사이의 범위일 수 있다.
일부 실시예들에서, 위에서 설명된 레이저 어닐링 공정은 비정질 저융점 상부 층(230A)에서 도펀트(예를 들어, B 또는 P)를 활성화시킨다. 소스/드레인 에피택셜 스택(230)의 상부 층에서 활성화된 캐리어 농도는 p 형 스택 및 n 형 스택(예를 들어, SiGe, SiC 또는 SiP)모두에 대해 약 1×1020 cm-3 내지 약 1×1021 cm-3의 범위일 수 있다. 일부 실시예들에서, 도펀트 활성화 공정은 주로 저융점 상부 층(예를 들어, 비정질 저융점 상부 층(230A))에서 그리고 부분적으로 단결정 고융점 하부 층(예를 들어, 단결정 고융점 하부 층(230B))에서 발생한다. 일부 실시예들에서, 저융점 상부 층은 화학적 도펀트 농도와 실질적으로 동일한 활성화된 캐리어 농도(예를 들어, 약 100 % 활성화 속도)를 발생시킬 수 있고, 고융점 하부 층은 화학 도펀트 농도보다 적은 활성화된 캐리어 농도(예를 들어, 100 % 활성화 속도 미만)를 발생시킬 수 있다. 예를 들어, 앞서 언급한 경우에, 저융점 상부 층(230A)은 최대 약 1×1021 cm-3의 활성화된 캐리어 농도를 발생시킬 수 있는 반면, 고융점 하부 층(230B)은 최대 약 1×1020 cm-3의 활성화된 캐리어 농도로 제한될 수 있다. 따라서, 일부 실시예들에서, 소스/드레인 에피택셜 스택(230) 전체에 걸쳐 (예를 들어, 저융점 층 및 고융점 층 모두에서) 도펀트 활성화가 발생하더라도, 저융점 상부 층(230A)은 고융점 하부 층(230B)과 비교하여 보다 높은 활성화된 도펀트 농도(예를 들어, 약 10배 더 높음)를 발생시킬 것이다.
일부 실시예들에서, 소스/드레인 에피택셜 스택 외부의 도펀트 확산은 도 3에 도시된 바와 같이 방지될 수 있는데, 도 3은 곡선(300)으로 표시된 2차 이온 질량 분석법(SIMS) 프로파일이며, 곡선(310)으로 표시된 확산 저항 프로파일(SRP)과 중첩된다. 도 3의 y 축은 로그 스케일이고, 도펀트 및 활성화된 도펀트(예를 들어, 캐리어)의 농도를 나타낸다. x 축은 소스/드레인 에피택셜 스택(230) 내의 깊이를 나타낸다. 예를 들어, 도 3의 x-y 플롯의 원점은 소스/드레인 에피택셜 스택(230)의 상부 표면에 대응한다. 일부 실시예들에서, 프로파일(300 및 310)은 각각 어닐링 공정 이후의 도 2에 도시된 라인 A-B를 따라 도펀트 및 캐리어 농도를 나타낸다. 보다 구체적으로, SIMS 곡선(300)은 소스/드레인 에피택셜 스택(230)에 걸친 총 도펀트 농도(예를 들어, B 또는 P)에 대응하고, SRP 곡선(310)은 소스/드레인 에피택셜 스택(230)에 걸친 활성화된 도펀트 농도에 대응한다. 도 3에 도시된 바와 같이, 모든 프로파일(300 및 310)은 반도체 핀(210)과의 계면 부근에서 도펀트 및 캐리어 농도의 급격한 감소를 보여준다. 일부 실시예들에서, 기울기(320)는 약 2.6 nm/decade이며, 소스/드레인 에피택셜 스택(230)의 캐리어 및 도펀트 농도는 반도체 핀(210)으로 확산되지 않음을 입증한다.
일부 실시예들에서, 성막된 상태의 비정질 저융점 상부 층(230A)은 레이저 어닐링 공정 후에 냉각됨에 따라 재결정화된다. 예를 들어, 비정질 저융점 상부 층(230A)은 단결정 층으로 변환될 수 있다. 도 4는 도 2에 기술된 레이저 어닐링 공정 이후의 소스/드레인 에피택셜 스택(230)을 도시하며, 여기서, 성막된 상태의 비정질 저융점 상부 층(230A)은 레이저 어닐링된 단결정 상부 층(400)으로 변환된다. 일부 실시예들에서, 단결정 상부 층(400)은 도 2에 도시된 성막된 상태의 비정질 저융점 상부 층(230A)과 실질적으로 동일한 두께(T1)를 갖는다. 또한, 소스/드레인 에피택셜 스택(230)의 두께(T)는 레이저 어닐링 공정 전후에 실질적으로 동일하다.
일부 실시예들에서, 계면(410)(예를 들어, 레이저 어닐링된 소스/드레인 에피택셜 스택의 상부 및 하부 단결정 층들(400 및 230B) 사이의 계면)은 거친 (예를 들어, 굵은) 표면 지형을 가질 수 있으며, 이는 투과 전자 현미경(transmission electron microscopy; TEM) 이미징에 의해 검출될 수 있다. 일부 실시예들에서, 계면(410)은 또한 단결정 상부 층(400)의 상부 표면(420)과 비교하여 더 거칠게 (예를 들어, 더 굵게) 보이며, 이 또한 TEM 이미징에 의해 검출될 수 있다. 일부 실시예들에서, 저융점 상부 층(230A)의 상부 표면 거칠기는 레이저 어닐링 공정 이후에 약 6배만큼 감소된다. 예를 들어, 저융점 상부 층(230A)의 평균 제곱근(RMS) 상부 표면 거칠기는 약 3 nm 일 수 있고, 단결정 상부 층(400)(예를 들어, 어닐링된 상부 층(230A))의 RMS 상부 표면 거칠기는 약 0.5 nm 일 수 있다. 또한, 레이저 어닐링된 단결정 상부 층(400)은 단결정 고융점 하부 층(230B)과 비교하여 더 높은 결함 밀도(예를 들어, 단위 면적당 전위 수)를 갖는다. 이는 레이저 어닐링된 단결정 상부 층(400)이 비정질 또는 다결정 층으로부터 단결정 층으로 변환될 때 겪는 재결정화 공정으로 인한 것이다. 예를 들어, 단결정 상부 층(400)은 약 1×1018 전위/cm2를 가질 수 있는 반면, 단결정 고융점 하부 층(230B)은 약 1×1016 전위/cm2, 예를 들어, 단위 면적당 약 두자릿수(two orders of magnitude) 더 적은 전위를 가질 수 있다. 일부 실시예들에서, 소스/드레인 에피택셜 스택(230)에서 두 층 사이의 결함 밀도 차이로 인해, 레이저 어닐링된 단결정 상부 층(400)은 압축 변형을 발생시키는 반면, 단결정 고융점 하부 층(230B)은 인장 변형 또는 레이저 어닐링된 단결정 상부 층(400)보다 적은 압축 변형을 발생시킨다. 다시 말해서, 레이저 어닐링된 단결정 상부 층(400)과 단결정 고융점 하부 층(230B) 사이의 변형 유형 또는 변형 크기는 상이할 수 있다.
일부 실시예들에서, 저융점 상부 층은 고융점 하부 층과 상이한 물질을 포함하거나, 동일한 물질이지만 상이한 화학량론을 갖는 물질을 포함할 수 있다. 또한, 저융점 상부 층 및 고융점 하부 층 양자 모두는 단결정 층일 수 있다. 비제한적인 예로서, p 형 소스/드레인 에피택셜 스택의 경우, 저융점 상부 층은 약 20 % 내지 약 40 %의 Ge 농도를 갖는 단결정 SiGe를 포함할 수 있는 반면, 고융점 하부 층은 주목할 만한 양의 Ge가 없는 단결정 Si를 포함할 수 있다. 일부 실시예들에서, Si에 Ge의 포함은 결과적인 SiGe 층의 융점을 감소시킨다. 예를 들어, 약 40 % Ge를 갖는 SiGe 층은 약 20 % Ge를 갖는 SiGe 층보다 융점이 낮고, 약 20 % Ge를 갖는 SiGe 층은 주목할 만한 양의 Ge를 함유하지 않는 Si보다 융점이 낮다.
n 형 소스/드레인 에피택셜 스택의 경우, 저융점 상부 층은 낮은 탄소 농도를 갖는 단결정 SiC 층을 포함할 수 있는 반면, 고융점 하부 층은 높은 탄소 농도를 갖는 단결정 SiC 층을 포함할 수 있으며, 여기서 일부 실시예들에 따르면, 낮은 탄소 농도와 높은 탄소 농도 사이의 차이는 약 2 %이다.
일부 실시예들에서, 앞서 언급한 층들 각각은 약 650 ℃ 내지 약 800 ℃의 온도 범위, 및 약 20 Torr 내지 약 300 Torr의 압력에서 CVD에 의해 성장된다. 일부 실시예들에 따르면, 단결정 고융점 층 및 저융점 층의 성장을 위해 약 650 ℃ 초과의 공정 온도 및 약 300 Torr 미만의 공정 압력이 요구된다. 레이저 어닐링 공정의 결과로서, 저융점 상부 층과 고융점 하부 층 양자 모두는 동일한 유형의 변형(예를 들어, 압축 또는 인장)을 발생시킬 수 있고, 단결정 상부 층에서의 활성화된 도펀트 농도는 단결정 하부 층의 것보다 더 클 것이다. 일부 실시예들에서, 압축 유형의 응력에 대한 어닐링 후 변형 이득은 약 0.8 GPa이다.
다른 실시예들에서, 저융점 상부 층은 고융점 하부 층과 상이한 물질을 포함하거나, 동일한 물질이지만 상이한 화학량론을 갖는 물질을 포함할 수 있다. 또한, 저융점 상부 층 및 고융점 하부 층 양자 모두는 적절히 조정된 융점을 갖는 (예를 들어, 적어도 200 K의 융점 차이를 갖는) 다결정 층 또는 비정질 층일 수 있다. 비제한적인 예로서, p 형 소스/드레인 에피택셜 스택의 경우, 저융점 상부 층은 약 20 % 내지 약 40 %의 Ge 농도를 갖는 다결정 또는 비정질 SiGe를 포함할 수 있는 반면, 고융점 하부 층은 주목할 만한 양의 Ge가 없는 다결정 또는 비정질 Si를 포함할 수 있다. 일부 실시예들에서, Si에 Ge의 포함은 위에서 논의된 바와 같이 결과적인 SiGe 층의 융점을 감소시킨다. 예를 들어, 비정질 Si 층의 융점은 약 1420 K인 반면, 비정질 Ge 층의 융점은 약 965 K 내지 1024 K이다. 따라서, 비정질 Si 층에 Ge를 도입하고 Ge 농도를 제어하면, 결과적인 층의 융점은 약 965 K보다 높고 약 1420 K보다 낮게 조정될 수 있다. 결과적으로, Si 층에서 Ge의 농도는 앞서 논의된 바와 같이 약 200 K 이상의 원하는 용융 온도 차이를 달성하도록 조정될 수 있다.
n 형 소스/드레인 에피택셜 스택의 경우, 저융점 상부 층은 낮은 탄소 농도를 갖는 다결정 또는 비정질 SiC 층을 포함할 수 있는 반면, 고융점 하부 층은 높은 탄소 농도를 갖는 다결정 또는 비정질 SiC 층을 포함할 수 있으며, 여기서 일부 실시예들에 따르면, 낮은 탄소 농도와 높은 탄소 농도 사이의 차이는 약 2 %이다. 일부 실시예들에서, 약 2 %의 탄소 농도 오프셋은 약 200 K 이상의 융점 차이를 달성하기에 충분하다.
일부 실시예들에서, 앞서 언급한 층들은 약 450 ℃ 내지 약 600 ℃의 온도 범위, 및 약 300 Torr 내지 약 400 Torr의 압력에서 CVD에 의해 성장된다. 일부 실시예들에 따르면, 다결정 또는 비정질 고융점 층 및 저융점 층의 성장을 위해 약 600 ℃ 이하의 공정 온도 및 약 300 Torr 이상의 공정 압력이 요구된다. 레이저 어닐링 공정의 결과로서, 저융점 상부 층과 고융점 하부 층 양자 모두는 동일한 유형의 변형(예를 들어, 압축)을 발생시킬 것이고, 상부 층에서의 활성화된 도펀트 농도는 하부 층의 것보다 더 클 것이다. 일부 실시예들에서, 저융점 상부 층은 약 100 %의 활성화 속도를 나타내며, 예를 들어 상부 층의 모든 도펀트가 활성화된다(예를 들어, 약 1×1021 cm-3). 이에 비해, 고융점 하부 층은 약 10 %의 활성화 속도를 나타낼 수 있다.
일부 실시예들에서, 다결정 또는 비정질 및 단결정 층의 임의의 순열이 소스/드레인 에피택셜 스택의 상부 층 및 하부 층에 사용될 수 있고, 상부 층이 하부 층보다 낮은 융점을 갖는 한, 예를 들어, 하부 층과 상부 층 사이의 융점 차이가 약 200 K 이상인 한, 본 개시의 사상 및 범위 내에 있다. 또한, 저융점 상부 층은 소스/드레인 에피택셜 스택의 총 두께의 약 30 % 내지 약 75 %를 갖는다.
도 5는 일부 실시예들에 따라, 저융점 상부 층 및 고융점 하부 층을 갖는 소스/드레인 에피택셜 스택의 제조를 위한 예시적인 방법(500)의 흐름도이다. 다른 제조 동작들이 방법(500)의 다양한 동작들 사이에서 수행될 수 있으며, 명료함을 위해 생략될 수 있다. 또한, 방법(500)의 제조 동작들은 고유하지 않으며, 방법(500)의 동작들 대신에 대안적인 동작들이 수행될 수 있다. 본 개시의 실시예들은 방법(500)으로 제한되지 않는다. 예시적인 방법(500)이 도 6 내지 도 11과 관련하여 설명될 것이다.
방법(500)은 기판 상에 배치된 핀 상에 게이트 구조물을 형성하는 동작(510)으로 시작한다. 도 6은 x 축(x 컷) 및 y 축(y 컷)을 따른 결과적인 구조물의 단면도를 도시한다. x 축 방향은 핀의 길이와 일치하고, y 축 방향은 핀의 너비와 일치한다. 예를 들어, y 컷 보기는 x 컷의 라인 A-B를 따른 구조물을 y 축 방향에서 봄으로써 생성되며, x 컷 보기는 y 컷의 라인 C-D를 따른 구조물을 x 축 방향에서 봄으로써 생성된다. 동작(510)에 따르면, 기판(610) 상에 핀(600)이 형성된다. 일부 실시예들에서, 핀(600) 및 기판(610) 양자 모두는 하나 이상의 반도체 물질을 포함한다. 예를 들어, 핀(600) 및 기판(610)은 Si 또는 Ge와 같은 기본 반도체 물질 또는 SiGe와 같은 반도체 화합물을 포함할 수 있다. 또한, 핀(600) 및 기판(610)은 도 6에 도시되지 않은 도핑 영역을 포함할 수 있다. 실리콘 산화물과 같은 유전체 층(620)이 인접한 핀들로부터 핀(600)을 격리시킨다. 일부 실시예들에서, 유전체 층(620)은 얕은 트렌치 격리(shallow trench isolation; STI) 구조물과 같은 격리 구조물일 수 있다.
게이트 구조물(630)이 핀(600) 상에 그리고 그 주위에 형성되어, 게이트 구조물(630)은 도 6의 x 컷 및 y 컷 단면도에 의해 도시된 바와 같이, 유전체 층(620)에 의해 커버되지 않은 핀(600)의 일부를 "둘러싼다". 일부 실시예들에 따르면, 게이트 구조물(630)은 희생 게이트 전극(630A), 희생 게이트 유전체(630B) 및 하나 이상의 스페이서 층(630C)을 포함한다. 일부 실시예들에서, 희생 게이트 전극(630A)은 폴리 실리콘을 포함하고, 희생 게이트 유전체는 실리콘 산화물을 포함한다. 또한, 하나 이상의 스페이서 층(630C)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 일부 실시예들에 따르면, 희생 게이트 전극(630A) 및 희생 게이트 유전체(630B)는 후속 동작에서 금속 게이트 스택으로 대체될 수 있는 희생 게이트 스택을 형성한다.
도 5를 참조하면, 방법(500)은 핀(600)의 일부가 리세스되는 동작(520)으로 계속된다. 일부 실시예들에 따르면, 핀(600)을 리세스하면 후속 동작에서 (예를 들어, 방법(500)의 동작(530)에서) 소스/드레인 에피택셜 스택의 형성을 용이하게 한다. 비제한적인 예로서, 도 7의 x 컷은 동작(520)의 리세스 공정 이후의 결과적인 구조물을 도시한다. 일부 실시예들에서, 핀(600)의 일부가 리세스되어 리세스된 핀 부분(700)을 형성한다. 리세스된 핀 부분(700)은 게이트 구조물(630)의 스페이서 층(630C)에 인접하여 위치된다. 비제한적인 예로서, 리세스된 핀 부분(700)은 보호될 핀(600)의 부분을 마스킹하고 핀(600)의 나머지 부분(예를 들어, 노출된 부분)을 에칭함으로써 형성될 수 있다. 마스킹은 산화물 층 또는 질화물 층과 같은 하드 마스크 층, 포토 레지스트 층, 또는 이들의 조합으로 달성될 수 있다. 에칭 공정은 에천트, 예컨대, 염소(Cl2), 브롬화 수소(HBr), 테트라 플루오로 메탄(CF4) 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 게이트 구조물(630)에 의해 커버되지 않은 핀(600)의 모든 부분이 도 11의 x 컷에 도시된 바와 같이 동작(520) 동안 리세스된다. 도 7의 y 컷 보기는 y 방향에서 x 컷의 라인 E-F를 따른 결과적인 구조물을 도시한다. y 컷 보기에서, 핀의 리세스된 부분(예를 들어, 700) 및 비 리세스된 부분(예를 들어, 600)을 모두 볼 수 있다.
도 5를 참조하면, 방법(500)은 리세스된 핀 부분(700) 상에 저융점 상부 층 및 고융점 하부 층을 갖는 소스/드레인 에피택셜 스택을 형성하는 동작(530)으로 계속된다. 위에서 논의된 바와 같이, 일부 실시예들에서, 저융점 상부 층 및 고융점 하부 층은 실질적으로 유사한 화학량론을 갖지만 상이한 미세 구조를 갖는 물질을 포함한다. 예를 들어, 저융점 상부 층은 비정질이고 고융점 하부 층은 단결정이다. 이 경우, 두 층 사이의 융점 차이는 두 층의 상이한 미세 구조에 기인한다. 일부 실시예들에서, 저융점 상부 층 및 고융점 하부 층은 상이한 화학량론을 갖지만 실질적으로 유사한 미세 구조를 갖는 물질을 포함한다. 예를 들어, 저융점 상부 층 및 고융점 하부 층 양자 모두는 단결정 층 또는 다결정 층 또는 비정질 층이다. 이 경우, 두 층 사이의 융점 차이는 두 층의 상이한 화학량론에 기인한다. 일부 실시예들에서, 고융점 하부 층과 저융점 상부 층 사이의 융점 차이는 약 200 K보다 크다. 일부 실시예들에서, 저융점 상부 층은 핀(600)과 같은 주변 구조물보다 낮은 융점을 갖는다. 일부 실시예들에서, 핀(600) 및 고융점 하부 층은 실질적으로 유사한 융점을 갖는다.
비제한적인 예로서, 도 8은 소스/드레인 에피택셜 스택(800)을 형성한 이후의 결과적인 구조물의 x 컷 보기 및 y 컷 보기를 도시한다. 도 8의 y 컷 보기는 y 방향에서 x 컷의 라인 E-F를 따른 결과적인 구조물을 도시하고, 도 8의 x 컷 보기는 x 방향에서 y 컷의 라인 C-D를 따른 결과적인 구조물을 도시한다. 일부 실시예들에서, 소스/드레인 에피택셜 스택(800)은 도 8의 y 컷에 도시된 바와 같이 다이아몬드 형상을 갖는다. 소스/드레인 에피택셜 스택(800)은 저융점 상부 층(810) 및 고융점 하부 층(820)을 포함한다. 일부 실시예들에서, 고융점 하부 층은 간략함을 위해 도 8의 도면에 도시되지 않은 추가의 에피택셜 층을 포함할 수 있다. 비제한적인 예로서, 저융점 상부 층(810) 및 고융점 하부 층(820)은 450 ℃ 내지 800 ℃의 온도 범위 및 약 20 Torr 내지 약 400 Torr의 공정 압력에서 CVD 공정에 의해 성장된다. 일부 실시예들에서, 저온 범위(예를 들어, 약 450 ℃ 내지 약 600 ℃)와 고압 범위(예를 들어, 약 300 Torr 내지 약 400 Torr)의 조합은 비정질 또는 다결정 층을 생성하는 반면, 고온 범위(약 600 ℃ 내지 약 800 ℃)와 저압 범위(예를 들어, 약 20 Torr 내지 약 300 Torr)의 조합은 단결정 층을 생성한다. 일부 실시예들에서, 저융점 상부 층(810)과 소스/드레인 에피택셜 스택(800) 사이의 두께 비율은 약 0.3 내지 약 0.75(예를 들어, 0.30 ≤ T1/T ≤ 0.75)이다. 일부 실시예들에서, 레이저 어닐링 공정은 저융점 상부 층(810) 및 고융점 하부 층(820)의 두께를 변화시키지 않는다.
일부 실시예들에서, 소스/드레인 에피택셜 스택(800)은 약 20 % 내지 약 40 %의 Ge 농도를 갖는 B 도핑된 SiGe 스택, P 도핑된 SiC 스택 또는 P 도핑된 SiP 스택일 수 있다. 일부 실시예들에서, 저융점 상부 층(810)의 도펀트 농도는 고융점 하부 층(820)의 도펀트 농도(예를 들어, 약 1×1021 cm-3)와 실질적으로 유사하다.
도 5 및 도 8을 참조하면, 방법(500)은 레이저 어닐링 공정이 소스/드레인 에피택셜 스택(800)을 어닐링하여 도펀트를 활성화시키는 동작(540)으로 계속된다. 일부 실시예들에서, 용융된 전면이 통과 레이저 빔(830)에 의해 저융점 상부 층(810)에서 선택적으로 형성된다. 이 공정의 결과로서, 저융점 상부 층(810)은 약 1×1021 cm-3의 활성화된 도펀트 농도(예를 들어, 약 100 % 활성화 속도)를 획득할 수 있다. 일부 실시예들에서, 레이저 어닐링 공정의 결과로서, 고융점 하부 층(820)은 저융점 상부 층(810)보다 낮은 활성화된 도펀트 농도(예를 들어, 약 10 %의 활성화 속도)를 갖는다. 예를 들어, 고융점 하부 층(820)의 활성화된 도펀트 농도는 약 3×1018 cm-3 내지 약 1×1020 cm-3의 범위일 수 있다. 일부 실시예들에서, 소스/드레인 에피택셜 스택 외부의 도펀트의 확산은 도 3과 관련하여 앞서 논의된 바와 같이 방지된다.
일부 실시예들에서, 저융점 상부 층(810)이 성막된 상태의 비정질 층인 경우, 레이저 어닐링 공정은 저융점 상부 층(810)을 재결정화한다. 또한, 재결정화된 저융점 상부 층은 고융점 하부 층(820)에 비해 더 높은 결함 밀도(예를 들어, 약 두자릿수 이상)를 갖는다. 일부 실시예들에서, 저융점 상부 층(810)과 고융점 하부 층(820) 사이의 계면은 TEM 이미징을 통해 볼 수 있는 거친(예를 들어, 비평면 또는 굵은) 표면 지형을 갖는다. 일부 실시예들에서, 재결정화된 저융점 상부 층은 압축 변형을 발생시키는 반면, 고융점 하부 층(820)은 인장 변형 또는 재결정화된 저융점 상부 층과 비교하여 더 적은 압축 변형을 갖는다.
도 5를 참조하면, 방법(500)은 소스/드레인 에피택셜 스택(800) 상에 콘택트를 형성하는 동작(550)으로 완료된다. 비제한적인 예로서, 콘택트는 다음과 같이 형성될 수 있다. 도 9를 참조하면, 유전체 층(900)이 유전체 층(620) 상에 성막되고, 이어서 유전체 층(900)의 상부 표면이 게이트 구조물(630)의 상부 표면과 실질적으로 동일 평면에 있도록 연마된다. 일부 실시예들에서, 희생 게이트 전극(630A) 및 희생 게이트 유전체(630B)가 각각 금속 게이트 전극 스택(910) 및 게이트 유전체 스택(920)으로 대체된다. 일부 실시예들에서, 게이트 전극 스택(910)은 일 함수 층(예를 들어, 하나 이상의 티타늄 질화물 층), 장벽 층(예컨대, 탄탈룸 질화물 층), 금속 충전 층(예를 들어, 텅스텐 금속 충전)과 같은 금속성 층을 포함하며, 이들은 간략화를 위해 도 9에 도시되지 않았다. 일부 실시예들에서, 게이트 유전체 스택(920)은 계면 유전체 층(예를 들어, 실리콘 산화물) 및 약 3.9보다 큰 유전 상수를 갖는 고유전율 유전체 층(예를 들어, 하프늄 산화물)을 포함하며, 양자 모두는 간략화를 위해 도 9에 도시되지 않았다.
일부 실시예들에서, 레이저 어닐링된 저융점 상부 층(810)을 노출시키기 위해 유전체 층(900)에 콘택트 개구가 형성된다. 레이저 어닐링된 저융점 상부 층(810)이 노출되면, 실리사이드(930)가 레이저 어닐링된 저융점 상부 층(810)의 상부 표면 상에 형성될 수 있다. 일부 실시예들에서, 실리사이드(930)는 티타늄, 백금, 니켈, 임의의 다른 적합한 금속 또는 이들의 조합을 포함한다. 일부 실시예들에서, 레이저 어닐링된 저융점 상부 층(810)의 일부가 실리사이드(930)를 형성하기 위해 소비된다. 이어서, 콘택트 개구는 티타늄 질화물과 같은 라이너 층으로 코팅된다. 라이너 층은 간략화를 위해 도 9에 도시되지 않았다. 라이너 층은 금속 충전물(940)에 대한 접착 및 장벽 층으로서 기능 한다. 일부 실시예들에서, 금속 충전물(940) 및 라이너 층(도 10에 도시되지 않음)은 유전체 층(900)의 상부 표면으로부터 성막된 물질을 제거하고 콘택트(950)를 형성하도록 평탄화된다.
일부 실시예들에서, 방법(500)은 도 6 내지 도 9에 도시된 것과 상이한 트랜지스터 구조물에 적용될 수 있다. 예를 들어, 도 6을 참조하면, 유전체 층(620)은 도 10의 x 컷에 도시된 바와 같이 그 상부 표면이 게이트 구조물(630)의 상부 표면과 동일 평면에 있도록 성장될 수 있다. 일부 실시예들에서, 도 10에 도시된 트랜지스터 구조물은 도 6에 도시된 트랜지스터 구조물의 변형일 수 있다. 도 10의 트랜지스터 구조물에서, 유전체 층(620)은 핀(600)의 측벽 및 상부 표면 및 게이트 구조물(630)의 스페이서 층(630C)을 커버할 수 있다. 이 예시적인 트랜지스터 구조물에서, 핀(600)은 도 11의 x 컷에 도시된 바와 같이 게이트 구조물(630)과 유전체 층(620) 사이에서 도 5의 동작(520)에 따라 리세스된다. 예를 들어, 게이트 스택(630)에 의해 커버되지 않은 핀(600)의 일부를 노출시키기 위해, 유전체 층(620)의 개구가 게이트 스택(630)의 양측 상에 형성될 수 있다. 도 11의 y 컷은 도 11의 x 컷의 라인 E-F를 따른 구조물의 보기를 도시한다. 비제한적인 예로서, 이것은 포토 리소그래피 및 에칭 동작으로 달성될 수 있다. 이어서, 핀(600)은 도 7에 설명된 바와 같이 리세스될 수 있다. 방법(500)의 다른 동작들(예를 들어, 530 내지 550)은 변경 없이 수행된다.
본 명세서에 기술된 실시예들은 저융점 상부 층 및 고융점 하부 층을 갖는 소스/드레인 에피택셜 스택의 형성에 관한 것이다. 일부 실시예들에서, 저융점 상부 층 및 고융점 하부 층은 실질적으로 유사한 화학량론을 갖지만 상이한 미세 구조를 갖는 물질을 포함한다. 예를 들어, 저융점 상부 층은 비정질일 수 있고 고융점 하부 층은 단결정일 수 있다. 이러한 경우, 두 층 사이의 융점 차이는 두 층 사이의 상이한 미세 구조에 기인한다. 다른 실시예들에서, 저융점 상부 층 및 고융점 하부 층은 상이한 화학량론을 갖지만 실질적으로 유사한 미세 구조를 갖는 물질을 포함한다. 예를 들어, 저융점 상부 층 및 고융점 하부 층 양자 모두는 단결정 층 또는 다결정 층 또는 비정질 층일 수 있다. 이 경우, 두 층 사이의 융점 차이는 두 층 사이의 상이한 화학량론에 기인한다. 일부 실시예들에 따르면, 고융점 하부 층과 저융점 상부 층 사이의 융점 차이는 그 기원(예를 들어, 미세 구조 또는 화학량론)에 관계없이 200 K보다 크다. 일부 실시예들에서, 레이저 어닐링 공정 후, 저융점 상부 층 및 고융점 하부 층은 상이한 변형 유형 및/또는 상이한 변형 크기를 가질 수 있다. 일부 실시예들에서, 낮은 성장 온도(예를 들어, 약 450 ℃ 내지 약 600 ℃)와 높은 성장 압력(예를 들어, 약 300 Torr 내지 약 400 Torr)의 조합은 비정질 또는 다결정 층을 생성하는 반면, 높은 성장 온도(약 600 ℃ 내지 약 800 ℃)와 낮은 성장 압력(예를 들어, 약 20 Torr 내지 약 300 Torr)의 조합은 단결정 층을 생성한다. 일부 실시예들에 따르면, 저융점 상부 층과 소스/드레인 에피택셜 스택 사이의 두께 비율은 약 0.3 내지 0.75(예를 들어, 0.3 ≤ 두께 비율 ≤ 0.75)이다. 일부 실시예들에서, 레이저 어닐링 공정은 저융점 상부 층 및 고융점 하부 층의 두께를 실질적으로 변화시키지 않는다. 일부 실시예들에서, 저융점 상부 층은 반도체 핀 또는 반도체 기판과 같은 주변 구조물보다 낮은 융점을 가지므로, 레이저 어닐링 공정 동안 핀 변형이 방지될 수 있다. 일부 실시예들에서, 성막된 상태의 비정질 저융점 상부 층은 레이저 어닐링 공정의 결과로서 재결정화되고, 고융점 하부 층과 비교하여 더 높은 결함 밀도를 발생시킨다. 또한, 레이저 어닐링 공정의 결과로서, 저융점 상부 층은 고융점 하부 층보다 더 높은 활성화된 도펀트 농도를 나타낸다.
일부 실시예들에서, 반도체 구조물은 기판 상에 배치된 핀을 포함하고, 핀 및 기판은 반도체 물질을 포함한다. 반도체 구조물은 핀 상에 배치된 게이트 구조물을 더 포함하고, 게이트 구조물은 핀의 측벽 표면의 일부를 둘러싼다. 또한, 반도체 구조물은 핀의 일부에 형성되고 게이트 구조물에 인접한 리세스; 및 리세스 내에 배치된 소스/드레인 에피택셜 스택으로서, 하부 층과 하부 층보다 활성화된 도펀트 농도가 더 높은 상부 층을 갖는 것인, 소스/드레인 에피택셜 스택을 포함한다. 마지막으로, 반도체 구조물은 소스/드레인 에피택셜 스택의 상부 층 상에 배치되고 게이트 구조물에 인접한 콘택트를 포함한다.
일부 실시예들에서, 방법은 기판 상에 핀을 형성하는 단계; 핀의 상부 표면의 일부 및 핀의 측벽 표면의 일부를 둘러싸는 희생 게이트 구조물을 핀 상에 형성하는 단계; 희생 게이트 구조물에 의해 커버되지 않은 핀의 일부를 리세스하는 단계; 핀의 리세스된 부분에 소스/드레인 에피택셜 스택을 형성하는 단계를 포함하고, 소스/드레인 에피택셜 스택을 형성하는 단계는 결정질 미세 구조를 갖는 하부 층을 성장시키는 단계 및 하부 층 상에 비정질 미세 구조를 갖는 상부 층을 성장시키는 단계를 포함하고, 여기서 상부 층은 하부 층과는 상이한 융점을 갖는다. 상기 방법은 상부 층에 용융된 전면을 형성하기 위해 레이저로 소스/드레인 에피택셜 스택을 어닐링하는 단계를 더 포함한다.
일부 실시예들에서, 방법은 기판 상에 핀을 형성하고 핀 상에 게이트 구조물을 형성하는 단계를 포함한다. 상기 방법은 게이트 구조물에 의해 커버되지 않은 핀의 일부를 리세스하는 단계, 및 핀의 리세스된 부분 상에 소스/드레인 에피택셜 스택을 형성하는 단계를 더 포함하고; 소스/드레인 에피택셜 스택을 형성하는 단계는 제1 도펀트를 갖는 제1 층을 성막하는 단계 및 제2 도펀트를 갖는 제2 층을 성막하는 단계를 포함하고, 여기서 제2 층은 제1 층 상에 배치되고 제1 층보다 낮은 융점을 갖는다. 상기 방법은 또한 제1 층 및 제2 층에서 제1 도펀트 및 제2 도펀트를 활성화시키기 위해 소스/드레인 에피택셜 스택을 어닐링 소스에 노출시키는 단계를 포함한다.
1) 본 개시의 실시형태에 따른 반도체 구조물은, 기판 상에 배치된 핀 - 상기 핀 및 상기 기판은 반도체 물질을 포함함 - ; 상기 핀 상에 배치된 게이트 구조물 - 상기 게이트 구조물은 상기 핀의 측벽 표면의 일부를 둘러쌈 - ; 상기 게이트 구조물에 인접한 상기 핀의 일부에 형성되는 리세스; 상기 리세스 내에 배치된 소스/드레인 에피택셜 스택으로서, 하부 층; 및 상기 하부 층보다 활성화된 도펀트 농도가 더 높은 상부 층을 포함하는 것인, 상기 소스/드레인 에피택셜 스택; 및 상기 소스/드레인 에피택셜 스택의 상기 상부 층 상에 배치되고 상기 게이트 구조물에 인접한 콘택트를 포함한다.
2) 본 개시의 실시형태에 따른 반도체 구조물에 있어서, 상기 상부 층은 약 100 %의 활성화된 도펀트 농도를 갖고, 상기 하부 층은 약 10 %의 활성화된 도펀트 농도를 갖는다.
3) 본 개시의 실시형태에 따른 반도체 구조물에 있어서, 상기 상부 층은 상기 하부 층보다 두자릿수 더 높은 결함 밀도를 갖는다.
4) 본 개시의 실시형태에 따른 반도체 구조물에 있어서, 상기 상부 층의 두께는 상기 소스/드레인 에피택셜 스택의 두께의 약 30 % 내지 약 75 %이다.
5) 본 개시의 실시형태에 따른 반도체 구조물에 있어서, 상기 상부 층은 상기 하부 층보다 높은 압축 응력을 상기 핀에 유도한다.
6) 본 개시의 실시형태에 따른 반도체 구조물에 있어서, 상기 상부 층은 약 1×1021 cm-3의 활성화된 도펀트 농도를 갖는다.
7) 본 개시의 실시형태에 따른 반도체 구조물에 있어서, 상기 하부 층 및 상기 상부 층 각각은 붕소 도핑된 실리콘-게르마늄, 인 도핑된 실리콘-탄소, 또는 인 도핑된 실리콘-인을 포함한다.
8) 본 개시의 다른 실시형태에 따른 방법은, 기판 상에 핀을 형성하는 단계; 상기 핀 상에 희생 게이트 구조물을 형성하는 단계 - 상기 희생 게이트 구조물은 상기 핀의 상부 표면의 일부 및 상기 핀의 측벽 표면의 일부를 둘러쌈 - ; 상기 희생 게이트 구조물에 의해 커버되지 않은 상기 핀의 일부를 리세스하는 단계; 상기 핀의 리세스된 부분에 소스/드레인 에피택셜 스택을 형성하는 단계로서, 상기 소스/드레인 에피택셜 스택을 형성하는 단계는, 결정질 미세 구조를 갖는 하부 층을 성장시키는 단계; 및 상기 하부 층 상에 비정질 미세 구조를 갖는 상부 층을 성장시키는 단계를 포함하고, 상기 상부 층은 상기 하부 층과는 상이한 융점을 갖는 것인, 상기 소스/드레인 에피택셜 스택을 형성하는 단계; 및 상기 상부 층에 용융된 전면을 형성하기 위해 레이저로 상기 소스/드레인 에피택셜 스택을 어닐링하는 단계를 포함한다.
9) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 어닐링하는 단계는, 상기 상부 층을 재결정화하는 단계를 포함한다.
10) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 어닐링하는 단계 후에, 상기 상부 층은 상기 하부 층보다 단위 면적당 약 두자릿수 더 많은 결함을 갖는다.
11) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 어닐링하는 단계 후에, 상기 상부 층은 상기 하부 층보다 높은 압축 응력을 갖는다.
12) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 상부 층을 성장시키는 단계는, 상기 소스/드레인 에피택셜 스택의 두께의 30 % 내지 75 %의 두께로 상기 상부 층을 성장시키는 단계를 포함한다.
13) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 하부 층과 상기 상부 층을 성장시키는 단계는, 약 200 K보다 큰 상기 하부 층과 상기 상부 층 사이의 융점 차이를 획득하는 단계를 포함한다.
14) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 소스/드레인 에피택셜 스택을 어닐링하는 단계는, 상기 상부 층의 비정질 미세 구조를 결정질 미세 구조로 변환시키는 단계를 포함한다.
15) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 소스/드레인 에피택셜 스택을 어닐링하는 단계는, 상기 상부 층을 상기 하부 층보다 단위 면적당 결함 밀도가 더 높은 결정질 층으로 변환시키는 단계를 포함한다.
16) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 소스/드레인 에피택셜 스택을 어닐링하는 단계는, 상기 상부 층을 상기 하부 층보다 활성화된 도펀트 농도가 더 높은 결정질 층으로 변환시키는 단계를 포함한다.
17) 본 개시의 또 다른 실시형태에 따른 방법은, 기판 상에 핀을 형성하는 단계; 상기 핀 상에 게이트 구조물을 형성하는 단계; 상기 게이트 구조물에 의해 커버되지 않은 상기 핀의 일부를 리세스하는 단계; 및 상기 핀의 리세스된 부분 상에 소스/드레인 에피택셜 스택을 형성하는 단계로서, 상기 소스/드레인 에피택셜 스택을 형성하는 단계는, 제1 도펀트를 포함하는 제1 층을 성막하는 단계; 및 제2 도펀트를 포함하는 제2 층을 성막하는 단계를 포함하고, 상기 제2 층은 상기 제1 층 상에 배치되고 상기 제1 층보다 낮은 융점을 갖는 것인, 상기 소스/드레인 에피택셜 스택을 형성하는 단계; 및 상기 제1 층 및 상기 제2 층에서 상기 제1 도펀트 및 상기 제2 도펀트를 활성화시키기 위해 상기 소스/드레인 에피택셜 스택을 어닐링 소스에 노출시키는 단계를 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 소스/드레인 에피택셜 스택을 어닐링 소스에 노출시키는 단계는, 상기 제2 층에서 상기 제2 도펀트를 활성화시키는 단계 및 상기 제1 층에서 상기 제1 도펀트의 일부를 활성화시키는 단계를 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 제1 층 및 상기 제2 층을 성막하는 단계는, 실질적으로 유사한 미세 구조 및 실질적으로 상이한 화학량론을 갖는 상기 제1 층 및 상기 제2 층을 형성하는 단계를 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 제1 층 및 상기 제2 층을 성막하는 단계는, 실질적으로 상이한 미세 구조 및 실질적으로 유사한 화학량론을 갖는 상기 제1 층 및 상기 제2 층을 형성하는 단계를 포함한다.
본 개시의 요약 섹션이 아닌 상세한 설명 섹션이 청구항을 해석하기 위해 사용되는 것으로 이해되어야 한다. 본 개시의 요약 섹션은 발명자(들)에 의해 고려되는 바와 같이 본 개시의 모든 가능한 실시예들이 아닌 하나 이상의 실시예들을 제시할 수 있으며, 따라서 하위 청구항을 어떤 식으로든 제한하려는 것은 아니다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 전술된 개시는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알 것이다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 반도체 구조물에 있어서,
    기판 상에 배치된 핀 - 상기 핀 및 상기 기판은 반도체 물질을 포함함 - ;
    상기 핀 상에 배치된 게이트 구조물 - 상기 게이트 구조물은 상기 핀의 측벽 표면의 일부를 둘러쌈 - ;
    상기 게이트 구조물에 인접한 상기 핀의 일부 내에 형성된 리세스;
    상기 리세스 내에 배치된 소스/드레인 에피택셜 스택으로서,
    하부 층; 및
    상기 하부 층보다 활성화된 도펀트 농도가 더 높은 상부 층
    을 포함하는, 상기 소스/드레인 에피택셜 스택; 및
    상기 소스/드레인 에피택셜 스택의 상기 상부 층 상에 배치되고 상기 게이트 구조물에 인접한 콘택트
    를 포함하고,
    상기 상부 층은 상기 하부 층보다 낮은 융점을 가지며,
    상기 상부 층과 상기 하부 층은 동일한 화학량론을 갖고 상이한 미세 구조를 갖는 물질을 포함하고,
    상기 하부 층은 상기 상부 층에 비해 더 높은 온도 및 더 낮은 압력에서 에피택셜 성장되는 것인, 반도체 구조물.
  2. 제1항에 있어서,
    상기 상부 층은 100 %의 활성화된 도펀트 농도를 갖고, 상기 하부 층은 10 %의 활성화된 도펀트 농도를 갖는 것인, 반도체 구조물.
  3. 제1항에 있어서,
    상기 상부 층은 상기 하부 층보다 두자릿수(two orders of magnitude) 더 높은 결함 밀도를 갖는 것인, 반도체 구조물.
  4. 제1항에 있어서,
    상기 상부 층의 두께는 상기 소스/드레인 에피택셜 스택의 두께의 30 % 내지 75 %인 것인, 반도체 구조물.
  5. 제1항에 있어서,
    상기 상부 층은 상기 하부 층보다 높은 압축 응력을 상기 핀에 유도하는 것인, 반도체 구조물.
  6. 제1항에 있어서,
    상기 상부 층은 1×1021 cm-3의 활성화된 도펀트 농도를 갖는 것인, 반도체 구조물.
  7. 제1항에 있어서,
    상기 하부 층 및 상기 상부 층 각각은 붕소 도핑된 실리콘-게르마늄, 인 도핑된 실리콘-탄소, 또는 인 도핑된 실리콘-인을 포함하는 것인, 반도체 구조물.
  8. 방법에 있어서,
    기판 상에 핀을 형성하는 단계;
    상기 핀 상에 희생 게이트 구조물을 형성하는 단계 - 상기 희생 게이트 구조물은 상기 핀의 상부 표면의 일부 및 상기 핀의 측벽 표면의 일부를 둘러쌈 - ;
    상기 희생 게이트 구조물에 의해 커버되지 않은 상기 핀의 일부를 리세스하는 단계;
    상기 핀의 리세스된 부분 내에 소스/드레인 에피택셜 스택을 형성하는 단계로서, 상기 소스/드레인 에피택셜 스택을 형성하는 단계는,
    결정질 미세 구조(microstructure)를 갖는 하부 층을 성장시키는 단계; 및
    상기 하부 층 상에 비정질 미세 구조를 갖는 상부 층을 성장시키는 단계
    를 포함하고, 상기 상부 층은 상기 하부 층보다 낮은 융점을 갖는 것인, 상기 소스/드레인 에피택셜 스택을 형성하는 단계; 및
    상기 상부 층 내에 용융된 전면을 형성하기 위해 레이저로 상기 소스/드레인 에피택셜 스택을 어닐링하는 단계
    를 포함하며,
    상기 상부 층과 상기 하부 층은 동일한 화학량론을 갖고 상이한 미세 구조를 갖는 물질을 포함하고,
    상기 하부 층은 상기 상부 층에 비해 더 높은 온도 및 더 낮은 압력에서 에피택셜 성장되는 것인, 방법.
  9. 제8항에 있어서,
    상기 어닐링하는 단계는, 상기 상부 층을 재결정화하는 단계를 포함하는 것인, 방법.
  10. 방법에 있어서,
    기판 상에 핀을 형성하는 단계;
    상기 핀 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물에 의해 커버되지 않은 상기 핀의 일부를 리세스하는 단계; 및
    상기 핀의 리세스된 부분 상에 소스/드레인 에피택셜 스택을 형성하는 단계로서, 상기 소스/드레인 에피택셜 스택을 형성하는 단계는,
    제1 도펀트를 포함하는 제1 층을 성막하는 단계; 및
    제2 도펀트를 포함하는 제2 층을 성막하는 단계
    를 포함하고, 상기 제2 층은 상기 제1 층 상에 배치되고 상기 제1 층보다 낮은 융점을 갖는 것인, 상기 소스/드레인 에피택셜 스택을 형성하는 단계; 및
    상기 제1 층 및 상기 제2 층 내에서 상기 제1 도펀트 및 상기 제2 도펀트를 활성화시키기 위해 상기 소스/드레인 에피택셜 스택을 어닐링 소스에 노출시키는 단계
    를 포함하며,
    상기 제1 층과 상기 제2 층은 동일한 화학량론을 갖고 상이한 미세 구조를 갖는 물질을 포함하고,
    상기 제1 층은 상기 제2 층에 비해 더 높은 온도 및 더 낮은 압력에서 에피택셜 성장되는 것인, 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11450571B2 (en) * 2018-09-27 2022-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor structure
US11501968B2 (en) * 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110113761A (ko) * 2009-01-30 2011-10-18 어드밴스드 마이크로 디바이시즈, 인코포레이티드 스트레인 유도 합금 및 그레이드형 도펀트 프로파일을 포함하는 인 시츄 형성되는 드레인 및 소스 영역들
US20130288438A1 (en) * 2011-12-19 2013-10-31 Jacob Jensen Selective laser annealing process for buried regions in a mos device
US20140264348A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Co, Ltd. Asymmetric Cyclic Desposition Etch Epitaxy
KR20170083991A (ko) * 2015-01-15 2017-07-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 구조체를 포함하는 반도체 소자 및 그 제조 방법
KR20180112897A (ko) * 2017-04-03 2018-10-15 삼성전자주식회사 반도체 소자의 제조 방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791155B1 (en) 2002-09-20 2004-09-14 Integrated Device Technology, Inc. Stress-relieved shallow trench isolation (STI) structure and method for forming the same
US20080121932A1 (en) * 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers
US7795124B2 (en) * 2006-06-23 2010-09-14 Applied Materials, Inc. Methods for contact resistance reduction of advanced CMOS devices
US20080070423A1 (en) * 2006-09-15 2008-03-20 Crowder Mark A Buried seed one-shot interlevel crystallization
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
CN103000675B (zh) * 2011-09-08 2015-11-25 中国科学院微电子研究所 低源漏接触电阻mosfets及其制造方法
WO2013095643A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Iii-n material structure for gate-recessed transistors
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US20140106529A1 (en) * 2012-10-16 2014-04-17 Stmicroelectronics (Crolles 2) Sas Finfet device with silicided source-drain regions and method of making same using a two step anneal
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406797B2 (en) * 2014-03-07 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit with dislocations
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9607838B1 (en) * 2015-09-18 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in NMOS FET devices
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10249502B2 (en) 2016-01-22 2019-04-02 International Business Machines Corporation Low resistance source drain contact formation with trench metastable alloys and laser annealing
US9711608B1 (en) * 2016-06-03 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9893189B2 (en) 2016-07-13 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for reducing contact resistance in semiconductor structures
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
CN109300789B (zh) * 2017-07-25 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10763338B2 (en) * 2017-08-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Silicide implants
US10510838B2 (en) 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. High surface dopant concentration formation processes and structures formed thereby
US10522656B2 (en) * 2018-02-28 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd Forming epitaxial structures in fin field effect transistors
US11688780B2 (en) * 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110113761A (ko) * 2009-01-30 2011-10-18 어드밴스드 마이크로 디바이시즈, 인코포레이티드 스트레인 유도 합금 및 그레이드형 도펀트 프로파일을 포함하는 인 시츄 형성되는 드레인 및 소스 영역들
US20130288438A1 (en) * 2011-12-19 2013-10-31 Jacob Jensen Selective laser annealing process for buried regions in a mos device
US20140264348A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Co, Ltd. Asymmetric Cyclic Desposition Etch Epitaxy
KR20170083991A (ko) * 2015-01-15 2017-07-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 구조체를 포함하는 반도체 소자 및 그 제조 방법
KR20180112897A (ko) * 2017-04-03 2018-10-15 삼성전자주식회사 반도체 소자의 제조 방법

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