KR20210136387A

KR20210136387A - 인터포저를 포함하는 전자 장치

Info

Publication number: KR20210136387A
Application number: KR1020200054547A
Authority: KR
Inventors: 홍은석; 방정제
Original assignee: 삼성전자주식회사
Priority date: 2020-05-07
Filing date: 2020-05-07
Publication date: 2021-11-17
Also published as: US20230069694A1; WO2021225290A1

Abstract

다양한 실시예에 따르면, 전자 장치는 인터포저를 포함할 수 있다. 인터포저는, 복수의 절연층들을 포함하고, 제1기판을 향하는 제1면, 제2기판을 향하는 제2면 및 상기 제1면과 상기 제2면 사이의 공간을 둘러싸는 측면을 포함하는 유전체 기판과, 상기 복수의 절연층들 중 상기 제1면에 가까운 제1절연층에 배치되는 복수의 제1도전성 패드들과, 상기 복수의 절연층들 중 상기 제2면에 가까운 제2절연층에 배치되는 복수의 제2도전성 패드들과, 상기 복수의 제1도전성 패드들을 상기 복수의 제2도전성 패드들과 전기적으로 연결하는 도전성 포스트들과, 상기 제1면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제1도전성 패드들과 전기적으로 연결되는 복수의 제1도전성 단자들 및 상기 제2면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제2도전성 패드들과 전기적으로 연결되는 복수의 제2도전성 단자들을 포함할 수 있다. 그 밖에 다양한 실시예들이 가능할 수 있다.

Description

인터포저를 포함하는 전자 장치{ELECTRONIC DEVICE INCLUDING INTERPOSER}

본 발명의 다양한 실시예들은 인터포저를 포함하는 전자 장치에 관한 것이다.

전자 장치는 타 제조사와의 경쟁력 확보를 위하여 점차 슬림화되어가고 있으며, 전자 장치의 강성을 증가시키고, 디자인적 측면을 강화시킴과 동시에 그 기능적 요소를 차별화시키기 위하여 개발되고 있다.

전자 장치의 내부 공간에 배치되는 복수의 인쇄 회로 기판들은 전자 장치의 슬림화를 위하여 적층되는 방식으로 배치될 수 있으며, 상호 효율적인 전기적 연결 구조를 통해 실장 공간을 줄일 수 있도록 개발되고 있다.

전자 장치는 내부 공간에 배치되는 적어도 두 개의 기판(예: 인쇄회로기판(PCB(printed circuit board)))을 포함할 수 있다. 각 기판은 효율적 실장 공간 확보를 위하여 서로 적층되는 방식으로 배치될 수 있으며, 그 사이에 배치되는 인터포저(interposer)(예: 적층형 기판)을 통해 서로 전기적으로 연결될 수 있다. 예컨대, 각 기판들은 복수의 도전성 단자들을 포함할 수 있으며, 적층형 기판의 대응면에 배치되는 복수의 대응 도전성 단자들과 물리적으로 접촉됨으로서, 두 기판은 전기적으로 연결될 수 있다.

그러나 인터포저의 각 기판과 대면하는 면에 배치되는 도전성 단자들은 유전체 기판의 특성상 물리적가공(예: 드릴링)을 통해 형성된 비아를 통해 전기적으로 연결되도록 배치되기때문에, 그 크기의 축소에 한계가 있으므로, 동일 면적의 인터포저에 많은 수의 도전성 단자들의 배치가 어려울 수 있다. 예컨대, 많은 수의 도전성 단자들이 배치될 경우, 인터포저의 면적을 늘려야하므로 전자 장치의 슬림화에 역행할 수 있다. 또한, 비교적 큰 크기를 갖는 도전성 단자들은 솔더링 시, 주변 도전성 단자와 연결되는 합선(예: short, 또는 short-circuit) 현상과 같은 접속 불량이 발생될 수 있다. 또한 인터포저는 측면에 배치된 도전성 부분(예: 차폐용 측면 도금)이 도전성 단자들 중 최외곽에 배치된 도전성 단자들과 그라운드로 연결되어야하므로, 신호 전달용 단자들이 부족할 수 있다.

본 발명의 다양한 실시예에 따르면, 인터포저를 포함하는 전자 장치를 제공할 수 있다.

다양한 실시예에 따르면, 도전성 단자들의 크기를 줄임으로써 실질적으로 동일한 면적에서 상대적으로 많은 수의 도전성 단자들이 배치될 수 있는 인터포저를 포함하는 전자 장치를 제공할 수 있다.

다양한 실시예에 따르면, 개선된 그라운드 연결 구조를 제공함으로서 실질적으로 동일한 면적에서 상대적으로 많은 수의 도전성 단자들이 배치될 수 있는 인터포저를 포함하는 전자 장치를 제공할 수 있다.

본 개시에서 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

다양한 실시예에 따르면, 전자 장치는, 하우징과, 상기 하우징의 내부 공간에 배치되고, 복수의 제1도전성 단자들을 포함하는 제1기판과, 상기 내부 공간에서, 상기 제1기판과 실질적으로 평행하게 배치되고, 복수의 제2도전성 단자들을 포함하는 제2기판 및 상기 제1기판과 상기 제2기판 사이에 배치되고, 상기 제1기판과, 상기 제2기판을 전기적으로 연결하는 인터포저(interposer)로써, 복수의 절연층들을 포함하고, 상기 제1기판을 향하는 제1면, 상기 제2기판을 향하는 제2면 및 상기 제1면과 상기 제2면 사이의 공간을 둘러싸는 측면을 포함하는 유전체 기판과, 상기 복수의 절연층들 중 상기 제1면에 가까운 제1절연층에 배치되는 복수의 제1도전성 패드들과, 상기 복수의 절연층들 중 상기 제2면에 가까운 제2절연층에 배치되는 복수의 제2도전성 패드들과, 상기 복수의 제1도전성 패드들을 상기 복수의 제2도전성 패드들과 전기적으로 연결하는 도전성 포스트들과, 상기 제1면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제1도전성 패드들과 전기적으로 연결되는 복수의 제3도전성 단자들 및 상기 제2면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제2도전성 패드들과 전기적으로 연결되는 복수의 제4도전성 단자들을 포함하는 인터포저를 포함할 수 있다.

다양한 실시예에 따르면, 전자 장치는, 하우징과, 상기 하우징의 내부 공간에 배치되고, 복수의 제1도전성 단자들을 포함하는 제1기판과, 상기 내부 공간에서, 상기 제1기판과 실질적으로 평행하게 배치되고, 복수의 제2도전성 단자들을 포함하는 제2기판 및 상기 제1기판과 상기 제2기판 사이에서, 상기 제1기판과, 상기 제2기판을 전기적으로 연결시키도록 배치되는 인터포저(interposer)로써, 복수의 절연층들을 포함하고, 상기 제1기판을 향하는 제1면, 상기 제2기판을 향하는 제2면 및 상기 제1면과 상기 제2면 사이의 공간을 둘러싸는 측면을 포함하는 유전체 기판과 상기 복수의 절연층들 중 상기 제1면에 가까운 제1절연층에 배치되는 복수의 도전성 패드들과, 상기 제1면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 도전성 패드들과 전기적으로 연결되며, 상기 복수의 제1도전성 단자들과 전기적으로 연결되는 복수의 제3도전성 단자들과, 상기 제2면에 적어도 일부 노출되고, 상기 복수의 제2도전성 단자들과 전기적으로 연결되는 복수의 제4도전성 단자들 및 상기 복수의 도전성 패드들을 상기 복수의 제3도전성 단자들과 전기적으로 연결하는 도전성 포스트들을 포함할 수 있다.

다양한 실시예에 따르면, 인터포저는, 복수의 절연층들을 포함하고, 제1기판을 향하는 제1면, 제2기판을 향하는 제2면 및 상기 제1면과 상기 제2면 사이의 공간을 둘러싸는 측면을 포함하는 유전체 기판과, 상기 복수의 절연층들 중 상기 제1면에 가까운 제1절연층에 배치되는 복수의 제1도전성 패드들과, 상기 복수의 절연층들 중 상기 제2면에 가까운 제2절연층에 배치되는 복수의 제2도전성 패드들과, 상기 복수의 제1도전성 패드들을 상기 복수의 제2도전성 패드들과 전기적으로 연결하는 도전성 포스트들과, 상기 제1면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제1도전성 패드들과 전기적으로 연결되는 복수의 제1도전성 단자들 및 상기 제2면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제2도전성 패드들과 전기적으로 연결되는 복수의 제2도전성 단자들을 포함할 수 있다.

본 발명의 예시적인 실시예들은, 도전성 비아를 통해 형성된 도전성 패드(예: 랜드(land))를, 기판의 외면에서, 도전성 패드보다 적은 면적을 갖도록 형성된 도전성 단자와 전기적으로 연결시킴으로써 동일 면적에서 상대적으로 많은 수의 도전성 단자들이 배치될 수 있고, 크기(접속 면적)가 축소됨으로써 이웃하는 도전성 단자들간의 접속 불량 문제(예: short)를 해결할 수 있으며, 개선된 그라운드 연결 구조를 가짐으로써 인터포저의 소형화를 통해 전자 장치의 슬림화에 도움을 줄 수 있다.

이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.

도면의 설명과 관련하여, 동일 또는 유사한 구성 요소에 대해서는 동일 또는 유사한 참조 부호가 사용될 수 있다.
도 1은 본 발명의 다양한 실시예에 따른 전자 장치(예: 모바일 전자 장치)의 전면의 사시도이다.
도 2는 본 발명의 다양한 실시예에 따른 도 1의 전자 장치의 후면의 사시도이다.
도 3은 본 발명의 다양한 실시예에 따른 도 1의 전자 장치의 전개 사시도이다.
도 4는 본 발명의 다양한 실시예에 따른 두 기판 사이에 인터포저(interposer)가 적용된 전자 장치의 분리 사시도이다.
도 5는 본 발명의 다양한 실시예에 따른 인터포저의 사시도이다.
도 6 및 도 7은 본 발명의 다양한 실시예에 따른 두 기판 사이에 인터포저가 배치된 상태를 도시한 단면도이다.

도 1은 본 발명의 다양한 실시예에 따른 전자 장치(100)(예: 모바일 전자 장치)의 전면의 사시도이다. 도 2는 본 발명의 다양한 실시예에 따른 도 1의 전자 장치(100)의 후면의 사시도이다.

도 1 및 도 2를 참조하면, 일 실시예에 따른 전자 장치(100)는, 제 1 면(또는 전면)(110A), 제 2 면(또는 후면)(110B), 및 제 1 면(110A) 및 제 2 면(110B) 사이의 공간을 둘러싸는 측면(110C)을 포함하는 하우징(110)을 포함할 수 있다. 다른 실시예(미도시)에서는, 하우징은, 도 1의 제 1 면(110A), 제 2 면(110B) 및 측면(110C)들 중 일부를 형성하는 구조를 지칭할 수도 있다. 일 실시예에 따르면, 제 1 면(110A)은 적어도 일부분이 실질적으로 투명한 전면 플레이트(102)(예: 다양한 코팅 레이어들을 포함하는 글라스 플레이트, 또는 폴리머 플레이트)에 의하여 형성될 수 있다. 제 2 면(110B)은 실질적으로 불투명한 후면 플레이트(111)에 의하여 형성될 수 있다. 상기 후면 플레이트(111)는, 예를 들어, 코팅 또는 착색된 유리, 세라믹, 폴리머, 금속(예: 알루미늄, 스테인레스 스틸(STS), 또는 마그네슘), 또는 상기 물질들 중 적어도 둘의 조합에 의하여 형성될 수 있다. 상기 측면(110C)은, 전면 플레이트(102) 및 후면 플레이트(111)와 결합하며, 금속 및/또는 폴리머를 포함하는 측면 베젤 구조(118)(또는 "측면 부재")에 의하여 형성될 수 있다. 어떤 실시예에서는, 후면 플레이트(111) 및 측면 베젤 구조(118)는 일체로 형성되고 동일한 물질(예: 알루미늄과 같은 금속 물질)을 포함할 수 있다.

도시된 실시예에서는, 상기 전면 플레이트(102)는, 상기 제 1 면(110A)으로부터 상기 후면 플레이트 쪽으로 휘어져 심리스하게(seamless) 연장된 제 1 영역(110D)을, 상기 전면 플레이트의 긴 엣지(long edge) 양단에 포함할 수 있다. 도시된 실시예(도 2 참조)에서, 상기 후면 플레이트(111)는, 상기 제 2 면(110B)으로부터 상기 전면 플레이트 쪽으로 휘어져 심리스하게 연장된 제 2 영역(110E)을 긴 엣지 양단에 포함할 수 있다. 어떤 실시예에서는, 상기 전면 플레이트(102) 또는 후면 플레이트(111)가 상기 제 1 영역(110D) 또는 제 2 영역(110E) 중 하나 만을 포함할 수 있다. 어떤 실시예에서는 전면 플레이트(102)는 제 1 영역 및 제 2 영역을 포함하지 않고, 제 2 면(110B)과 평행하게 배치되는 편평한 평면만을 포함할 수도 있다. 상기 실시예들에서, 상기 전자 장치의 측면에서 볼 때, 측면 베젤 구조(118)는, 상기와 같은 제 1 영역(110D) 또는 제 2 영역(110E)이 포함되지 않는 측면 쪽에서는 제 1 두께 (또는 폭)을 가지고, 상기 제 1 영역(110D) 또는 제 2 영역(110E)을 포함한 측면 쪽에서는 상기 제 1 두께보다 얇은 제 2 두께를 가질 수 있다.

일 실시예에 따르면, 전자 장치(100)는, 디스플레이(101), 입력 장치(103), 음향 출력 장치(107, 114), 센서 모듈(104, 119), 카메라 모듈(105, 112), 키 입력 장치(117), 인디케이터(미도시 됨), 및 커넥터(108) 중 적어도 하나 이상을 포함할 수 있다. 어떤 실시예에서는, 상기 전자 장치(100)는, 구성 요소들 중 적어도 하나(예: 키 입력 장치(117), 또는 인디케이터)를 생략하거나 다른 구성 요소를 추가적으로 포함할 수 있다.

디스플레이(101)는, 예를 들어, 전면 플레이트(102)의 상당 부분을 통하여 노출될 수 있다. 어떤 실시예에서는, 상기 제 1 면(110A), 및 상기 측면(110C)의 제 1 영역(110D)을 형성하는 전면 플레이트(102)를 통하여 상기 디스플레이(101)의 적어도 일부가 노출될 수 있다. 디스플레이(101)는, 터치 감지 회로, 터치의 세기(압력)를 측정할 수 있는 압력 센서, 및/또는 자기장 방식의 스타일러스 펜을 검출하는 디지타이저와 결합되거나 인접하여 배치될 수 있다. 어떤 실시예에서는, 상기 센서 모듈(104, 119)의 적어도 일부, 및/또는 키 입력 장치(117)의 적어도 일부가, 상기 제 1 영역(110D), 및/또는 상기 제 2 영역(110E)에 배치될 수 있다.

입력 장치(103)는, 마이크(103)를 포함할 수 있다. 어떤 실시예에서는, 입력 장치(103)는 소리의 방향을 감지할 수 있도록 배치되는 복수개의 마이크(103)들을 포함할 수 있다. 음향 출력 장치(107, 114)는 스피커들(107, 114)을 포함할 수 있다. 스피커들(107, 114)은, 외부 스피커(107) 및 통화용 리시버(114)를 포함할 수 있다. 어떤 실시예에서는 마이크(103), 스피커들(107, 114) 및 커넥터(108)는 전자 장치(100)의 내부 공간에 적어도 일부 배치될 수 있고, 하우징(110)에 형성된 적어도 하나의 홀을 통하여 외부 환경에 노출될 수 있다. 어떤 실시예에서는 하우징(110)에 형성된 홀은 마이크(103) 및 스피커들(107, 114)을 위하여 공용으로 사용될 수 있다. 어떤 실시예에서는 음향 출력 장치(107, 114)는 하우징(110)에 형성된 홀이 배제된 채, 동작되는 스피커(예: 피에조 스피커)를 포함할 수 있다.

센서 모듈(104, 119)은, 전자 장치(100)의 내부의 작동 상태, 또는 외부의 환경 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 센서 모듈(104, 119)은, 예를 들어, 하우징(110)의 제 1 면(110A)에 배치된 제 1 센서 모듈(104)(예: 근접 센서) 및/또는 제 2 센서 모듈(미도시)(예: 지문 센서), 및/또는 상기 하우징(110)의 제 2 면(110B)에 배치된 제 3 센서 모듈(119)(예: HRM 센서)을 포함할 수 있다. 상기 지문 센서는 하우징(110)의 제 1 면(110A)(예: 홈 키 버튼), 제 2 면(110B)의 일부 영역, 및/또는 디스플레이(101)의 아래에 배치될 수 있다. 전자 장치(100)는, 도시되지 않은 센서 모듈, 예를 들어, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 근접 센서 또는 조도 센서 중 적어도 하나를 더 포함할 수 있다.

카메라 모듈(105, 112)은, 전자 장치(100)의 제 1 면(110A)에 배치된 제 1 카메라 모듈(105), 및 제 2 면(110B)에 배치된 제 2 카메라 모듈(112), 및/또는 플래시(113)를 포함할 수 있다. 상기 카메라 모듈들(105, 112)은, 하나 또는 복수의 렌즈들, 이미지 센서, 및/또는 이미지 시그널 프로세서를 포함할 수 있다. 플래시(113)는, 예를 들어, 발광 다이오드 또는 제논 램프(xenon lamp)를 포함할 수 있다. 어떤 실시예에서는, 2개 이상의 렌즈들 (광각 렌즈, 초광각 렌즈 또는 망원 렌즈) 및 이미지 센서들이 상기 전자 장치(100)의 한 면에 배치될 수 있다.

키 입력 장치(117)는, 하우징(110)의 측면(110C)에 배치될 수 있다. 다른 실시예에서는, 전자 장치(100)는 상기 언급된 키 입력 장치(117)들 중 일부 또는 전부를 포함하지 않을 수 있고 포함되지 않은 키 입력 장치(117)는 디스플레이(101) 상에 소프트 키 등 다른 형태로 구현될 수 있다. 다른 실시예로, 키 입력 장치(117)는 디스플레이(101)에 포함된 압력 센서를 이용하여 구현될 수 있다.

인디케이터는, 예를 들어, 하우징(110)의 제 1 면(110A)에 배치될 수 있다. 인디케이터는, 예를 들어, 전자 장치(100)의 상태 정보를 광 형태(예: 발광 소자)로 제공할 수 있다. 다른 실시예에서는, 발광 소자는, 예를 들어, 카메라 모듈(105)의 동작과 연동되는 광원을 제공할 수 있다. 인디케이터는, 예를 들어, LED, IR LED 및/또는 제논 램프를 포함할 수 있다.

커넥터 홀(108)은, 외부 전자 장치와 전력 및/또는 데이터를 송수신하기 위한 커넥터(예를 들어, USB(universal serial bus) 커넥터)를 수용할 수 있는 제 1 커넥터 홀(108), 및/또는 외부 전자 장치와 오디오 신호를 송수신하기 위한 커넥터를 수용할 수 있는 제 2 커넥터 홀(또는 이어폰 잭)(미도시 됨)을 포함할 수 있다.

카메라 모듈들(105, 112) 중 일부 카메라 모듈(105), 센서 모듈(104, 119)들 중 일부 센서 모듈(104), 또는 인디케이터는 디스플레이(101)를 통해 노출되도록 배치될 수 있다. 예컨대, 카메라 모듈(105), 센서 모듈(104) 또는 인디케이터는 전자 장치(100)의 내부 공간에서, 디스플레이(101)의, 전면 플레이트(102)까지 천공된 관통홀을 통해 외부 환경과 접할 수 있도록 배치될 수 있다. 다른 실시예로, 일부 센서 모듈(104)은 전자 장치의 내부 공간에서 전면 플레이트(102)를 통해 시각적으로 노출되지 않고 그 기능을 수행하도록 배치될 수도 있다. 예컨대, 디스플레이(101)의, 센서 모듈과 대면하는 영역은 관통홀이 불필요할 수도 있다.

도 3은 본 발명의 다양한 실시예에 따른 도 1의 전자 장치(100)의 전개 사시도이다.

도 3의 전자 장치(300)는 도 1 및 도 2의 전자 장치(100)와 적어도 일부 유사하거나, 전자 장치의 다른 실시예를 포함할 수 있다.

도 3을 참조하면, 전자 장치(300)(예: 도 1, 또는 도 2의 전자 장치(100))는, 측면 부재(310)(예: 측면 베젤 구조), 제 1 지지 부재(311)(예: 브라켓 또는 지지 구조), 전면 플레이트(320)(예: 전면 커버), 디스플레이(330)(예: 도 1의 디스플레이(101)), 기판(340)(예: PCB(printed circuit board), FPCB(flexible PCB), 또는 RFPCB(rigid-flexible PCB)), 배터리(350), 제 2 지지 부재(360)(예: 리어 케이스), 안테나(370), 및 후면 플레이트(380)(예: 후면 커버)를 포함할 수 있다. 어떤 실시예에서는, 전자 장치(300)는, 구성 요소들 중 적어도 하나(예: 제 1 지지 부재(311), 또는 제 2 지지 부재(360))를 생략하거나 다른 구성 요소를 추가적으로 포함할 수 있다. 전자 장치(300)의 구성 요소들 중 적어도 하나는, 도 1, 또는 도 2의 전자 장치(100)의 구성 요소들 중 적어도 하나와 동일, 또는 유사할 수 있으며, 중복되는 설명은 이하 생략한다.

제 1 지지 부재(311)는, 전자 장치(300) 내부에 배치되어 측면 부재(310)와 연결될 수 있거나, 측면 부재(310)와 일체로 형성될 수 있다. 제 1 지지 부재(311)는, 예를 들어, 금속 재질 및/또는 비금속 (예: 폴리머) 재질로 형성될 수 있다. 제 1 지지 부재(311)는, 일면에 디스플레이(330)가 결합되고 타면에 기판(340)이 결합될 수 있다. 기판(340)에는, 프로세서, 메모리, 및/또는 인터페이스가 장착될 수 있다. 프로세서는, 예를 들어, 중앙처리장치, 어플리케이션 프로세서, 그래픽 처리 장치, 이미지 시그널 프로세서, 센서 허브 프로세서, 또는 커뮤니케이션 프로세서 중 하나 또는 그 이상을 포함할 수 있다.

메모리는, 예를 들어, 휘발성 메모리 또는 비휘발성 메모리를 포함할 수 있다.

인터페이스는, 예를 들어, HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 및/또는 오디오 인터페이스를 포함할 수 있다. 인터페이스는, 예를 들어, 전자 장치(300)를 외부 전자 장치와 전기적 또는 물리적으로 연결시킬 수 있으며, USB 커넥터, SD 카드/MMC 커넥터, 또는 오디오 커넥터를 포함할 수 있다.

배터리(350)는 전자 장치(300)의 적어도 하나의 구성 요소에 전력을 공급하기 위한 장치로서, 예를 들면, 재충전 불가능한 1차 전지, 또는 재충전 가능한 2차 전지, 또는 연료 전지를 포함할 수 있다. 배터리(350)의 적어도 일부는, 예를 들어, 기판(340)과 실질적으로 동일 평면상에 배치될 수 있다. 배터리(350)는 전자 장치(300) 내부에 일체로 배치될 수 있다. 다른 실시예로, 배터리(350)는 전자 장치(300)로부터 탈부착 가능하게 배치될 수도 있다.

안테나(370)는, 후면 플레이트(380)와 배터리(350) 사이에 배치될 수 있다. 안테나(370)는, 예를 들어, NFC(near field communication) 안테나, 무선 충전 안테나, 및/또는 MST(magnetic secure transmission) 안테나를 포함할 수 있다. 안테나(370)는, 예를 들어, 외부 장치와 근거리 통신을 하거나, 충전에 필요한 전력을 무선으로 송수신할 수 있다. 다른 실시예에서는, 상기 측면 베젤 구조(310) 및/또는 상기 제 1 지지 부재(311)의 일부 또는 그 조합에 의하여 안테나 구조가 형성될 수 있다.

도 4는 본 발명의 다양한 실시예에 따른 두 기판(420, 430) 사이에 인터포저(500)가 적용된 전자 장치(400)의 분리 사시도이다.

도 4의 전자 장치(400)는 도 1 및 도 2의 전자 장치(100) 또는 도 3의 전자 장치(300)와 적어도 일부 유사하거나, 전자 장치의 다른 실시예들을 포함할 수 있다.

도 4를 참고하면, 전자 장치(400)(예: 도 3의 전자 장치(300))는 전면 커버(481)(예: 도 3의 전면 플레이트(320)), 전면 커버(481)와 반대 방향으로 향하는 후면 커버(480)(예: 도 3의 후면 플레이트(380)), 및 전면 커버(481)와 후면 커버(480) 사이의 공간을 둘러싸는 측면 프레임(410)(예: 도 3의 측면 부재(310))을 포함하는 하우징(예: 도 1의 하우징(110))을 포함할 수 있다. 한 실시예에 따르면, 전자 장치(400)는 내부 공간에 배치되는 제1지지 부재(411)(예: 도 3의 제1지지 부재(311))를 포함할 수 있다. 한 실시예에 따르면, 제1지지 부재(411)는 측면 프레임(410)로부터 전자 장치(400)의 내부 공간으로 연장되도록 배치될 수 있다. 다른 실시예로, 제1지지 부재(411)는 전자 장치(400)의 내부 공간에 별도로 마련될 수도 있다. 한 실시예에 따르면, 제1지지 부재(411)는 측면 프레임(410)으로부터 연장되고 적어도 일부 영역이 도전성 재질로 형성될 수도 있다. 한 실시예에 따르면, 전자 장치(400)는 전면 커버(481)와 후면 커버(480) 사이의 공간에 배치되는 적어도 하나의 전자 부품(490)(예: 카메라 모듈)을 더 포함할 수도 있다.

다양한 실시예에 따르면, 전자 장치(400)는 내부 공간에서 제1지지 부재(411)와 후면 커버(480) 사이에 배치되는 한 쌍의 기판(420, 430)(예: 인쇄 회로 기판)(예: PCB(printed circuit board))을 포함할 수 있다. 한 실시예에 따르면, 한 쌍의 기판(420, 430)은 전면 커버(481)를 위(예: 도 3의 Z축 방향)에서 바라볼 때, 적어도 일부 영역이 중첩되도록 배치될 수 있다. 한 실시예에 따르면, 한 쌍의 기판(420, 430)은 제1지지 부재(411)와 후면 커버(480) 사이에 배치되는 제1기판(420)(예: 메인 기판)과, 제1기판(420)과 후면 커버(480) 사이에 배치되는 제2기판(430)(예: 서브 기판)을 포함할 수 있다.

다양한 실시예에 따르면, 전자 장치(400)는 제1기판(420)과 제2기판(430) 사이에 개재되는 인터포저(500)(예: 적층형 기판)를 포함할 수 있다. 한 실시예에 따르면, 인터포저(500)는 복수의 도전성 단자들을 포함할 수 있으며, 두 기판들(420, 430)에 배치되는 도전성 단자들과 물리적으로 접촉됨으로서, 두 기판들(420, 430)을 전기적으로 연결시킬 수 있다. 예컨대, 인터포저(500)는 복수의 도전성 단자들 각각에 도포되는 프리 솔더(pre-solder)를 통해 제1기판(420)에 실장될 수 있다. 다른 실시예로, 인터포저(500)는 복수의 도전성 단자들 각각에 도포되는 프리 솔더를 통해 제2기판(430)에 실장될 수도 있다. 한 실시예에 따르면, 인터포저(500)는 제1기판(420) 및/또는 제2기판(430)을 형성하는 면과 전기적으로 연결되고, 유전체 기판(예: 도 5의 유전체 기판(510))의 적어도 일부(예: 도 5의 제1면(5101), 또는 제2면(5102))에 형성되는 복수의 도전성 단자들(예: 도 5의 도전성 단자(524, 525)), 복수의 도전성 단자들(524, 525) 사이에 형성되는 복수의 도전성 패드들(예: 도 5의 도전성 패드(521, 522)), 및 복수의 도전성 단자들 및 복수의 도전성 패드들을 전기적으로 연결하는 도전성 비아(예: 도 5의 도전성 비아(CV))를 포함할 수 있다.

다양한 실시예에 따르면, 전자 장치(400)는 제2기판(430)과 후면 커버(480) 사이에 배치되는 제2지지 부재(470)(예: 고정용 브라켓)를 포함할 수 있다. 한 실시예에 따르면, 제2지지 부재(470)는 제2기판(430)과 적어도 부분적으로 중첩되는 위치에 배치될 수 있다. 한 실시예에 따르면, 제2지지 부재(470)는 금속 플레이트를 포함할 수 있다. 한 실시예에 따르면, 제1기판(420), 인터포저(500), 및 제2기판(430)은 제2지지 부재(470)를 통해 제1지지 부재(411)에 고정될 수 있다. 예컨대, 제2지지 부재(470)는 제1지지 부재(411)에 체결 부재(예: 스크류)를 통해 체결됨으로서, 제1기판(420), 인터포저(500), 및 제2기판(430) 간의 전기적 연결을 견고히 지지함으로써 강성 보강에 도움을 줄 수 있다. 다른 실시예로, 제1기판(420), 인터포저(500), 및 제2기판(430)은 제2지지 부재(470) 없이, 전자 장치(400)의 내부 공간에 배치될 수도 있다.

도 5는 본 발명의 다양한 실시예에 따른 인터포저(500)의 사시도이다. 도 6 및 도 7은 본 발명의 다양한 실시예에 따른 두 기판(420, 430) 사이에 인터포저(500)가 배치된 상태를 도시한 단면도이다.

도 5의 확대 도면은 인터포저(500)의 유전체 기판(510)에서 유전체 소재(예: 절연층)가 배제된 상태에서 도전성 연결 구조만이 도시되고 있다.

도 6은 도 5의 라인 6-6에서 바라본 인터포저(500)의 일부 단면도이다.

도 5 및 도 6을 참고하면, 인터포저(500)는 전자 장치(예: 도 4의 전자 장치(400))의 내부 공간에 배치되고, 복수의 제1도전성 단자들(421)을 포함하는 제1기판(420), 상기 제1기판(420)과 실질적으로 평행하게 배치되고, 복수의 제2도전성 단자들(431)을 포함하는 제2기판(430) 사이에서, 제1기판(420)과, 제2기판(430)을 전기적으로 연결시키도록 배치될 수 있다. 한 실시예에 따르면, 인터포저(500)는 복수의 PPG(PREPREG, preimpregnated materials)층(예: 절연성 수지층)과 그 사이에 배치되는 동박을 포함하는 CCL(copper clad laminate) 구조를 가질 수 있다. 한 실시예에 따르면, 인터포저(500)는 오프닝(5001)을 통해 루프(loop) 형태로 형성될 수 있다. 한 실시예에 따르면, 인터포저(500)는 폐루프(closed loop) 형태의 오프닝(5001)을 포함할 수 있다. 한 실시예에 따르면, 인터포저(500)는 복수의 관통홀(5002)들을 포함할 수 있으며, 복수의관통홀(5002)들에 관통되는 체결 부재(예: 스크류)들을 통해 제1기판(420) 및 제2기판(430)과 함께 전자 장치(예: 도 4의 전자 장치(400))의 내부 구조물(예: 제1지지 부재(예: 도 4의 제1지지 부재(411) 및/또는 제2지지 부재(예: 도 4의 제2지지 부재(470))에 고정될 수 있다.

다양한 실시예에 따르면, 인터포저(500)는 제1기판(420)(예: 메인 기판)을 향하는 제1면(5101), 제1면(5101)과 반대 방향으로 향하고, 제2기판(430)(예: 서브 기판)을 향하는 제2면(5102), 및 제1면(5101)과 제2면(5102) 사이의 공간을 둘러싸는 측면(5103, 5104)을 포함하는 유전체 기판(510)을 포함할 수 있다. 한 실시예에 따르면, 유전체 기판(510)은 복수의 절연층들을 포함할 수 있다. 한 실시예에 따르면, 인터포저(500)는 복수의 절연층(511, 512, 513)들 중 제1면(5101)에 가까운 제1절연층(511)에 배치되는 복수의 제1도전성 패드들(521)을 포함할 수 있다. 한 실시예에 따르면, 복수의 제1도전성 패드들(521)은, 제1면(5101)을 위에서 바라볼 때, 제1기판(420)에 배치되는 복수의 제1도전성 단자들(421)과 각각 적어도 부분적으로 중첩되는 위치에 배치될 수 있다. 어떤 실시예에서, 복수의 제1도전성 패드들(521)은, 제1면(5101)을 위에서 바라볼 때, 복수의 제1도전성 단자들(421)과 중첩되지 않는 위치에 배치될 수도 있다. 한 실시예에 따르면, 인터포저(500)는, 복수의 절연층들 중 제1절연층(511)과 제2면(5102) 사이에서, 제2면(5102)에 가까운 제2절연층(512)에 배치되는 복수의 제2도전성 패드들(522)을 포함할 수 있다. 한 실시예에 따르면, 복수의 제2도전성 패드들(522)은, 제2면(5102)을 위에서 바라볼 때, 제2기판(430)에 배치되는 복수의 제2도전성 단자들(431)과 각각 적어도 부분적으로 중첩되는 위치에 배치될 수 있다. 어떤 실시예에서, 복수의 제2도전성 패드들(522)은, 제2면(5102)을 위에서 바라볼 때, 복수의 제2도전성 단자들(431)과 중첩되지 않는 위치에 배치될 수도 있다. 한 실시예에 따르면, 인터포저(500)는 제1절연층(511)과 제2절연층(512) 사이의 제3절연층(513)에 배치되고, 복수의 제1도전성 패드들(521)과 복수의 제2도전성 패드들(522)을 각각 전기적으로 연결하는 복수의 도전성 포스트들(523)(conductive posts)을 포함할 수 있다. 한 실시예에 따르면, 복수의 도전성 포스트들(523)은 제3절연층(513)에 형성된 비아홀의 내벽에 도포된 금속층 및 그 사이의 내부 공간에 충진된 유전체 소재(5231)(예: 레진)을 포함할 수 있다. 한 실시예에 따르면, 유전체 소재(5231)는 도전성 포스트들(523)의 강성 보강에 도움을 줄 수 있다.

다양한 실시예에 따르면, 인터포저(500)는 유전체 기판(510)의 제1면(5101)에 노출되도록 형성되고, 제1방향(예: ① 방향)의 도전성 비아(CV)(conductive via)를 통해 복수의 제1도전성 패드들(521)과 각각 전기적으로 연결되는 복수의 제3도전성 단자들(524)을 포함할 수 있다. 한 실시예에 따르면, 복수의 제3도전성 단자들(524)은 제1기판(420)의 복수의 제1도전성 단자들(421)과 프리 솔더(pre-solder)와 같은 접합 부재를 통해 전기적으로 연결될 수 있다. 한 실시예에 따르면, 인터포저(500)는 유전체 기판(510)의 제2면(5102)에 노출되도록 형성되고, 제2방향(예: ② 방향)의 도전성 비아(CV)를 통해 복수의 제2도전성 패드들(522)과 각각 전기적으로 연결되는 복수의 제4도전성 단자들(525)을 포함할 수 있다. 한 실시예에 따르면, 복수의 제4도전성 단자들(525)은 제2기판(430)의 복수의 제2도전성 단자들(431)과, 프리 솔더와 같은 접합 부재를 통해 전기적으로 연결될 수 있다. 한 실시예에 따르면, 프리 솔더는 제1기판(420) 및 제2기판(430)이 인터포저(500)에 결합될 때, 리플로우(reflow) 공정을 통해 각 도전성 단자들(예: 복수의 제1도전성 단자들(421)과 복수의 제3도전성 단자들(524) 및 복수의 제2도전성 단자들(431)과 복수의 제4도전성 단자들(525))을 서로 결속시킬 수 있다. 한 실시예에 따르면, 리플로우 공정은 기판의 랜드(land)(예: 패드)에 솔더(Solder)를 공급해 두고, 외부의 열원으로 솔더를 융용하여 접속하도록 하는 것으로, 기판에 솔더링 하기 위한 솔더링 공정을 포함할 수 있다. 어떤 실시예에서, 솔더링 공정은 리플로우 솔더링으로 한정 되는 것은 아니며, 리플로우 솔더링 이외의 플로우 솔더링과 같은 다양한 방법이 사용될 수 있다. 한 실시예에 따르면, 복수의 제3도전성 단자들(524)은, 유전체 기판(510)의 내부 공간에서, 이와 전기적으로 연결되는 복수의 제1도전성 패드들(521)보다 작은 면적을 갖도록 형성될 수 있다. 한 실시예에 따르면, 복수의 제4도전성 단자들(525)은, 유전체 기판(510)의 내부 공간에서, 이와 전기적으로 연결되는 복수의 제2도전성 패드들(522)보다 작은 면적을 갖도록 형성될 수 있다.

다양한 실시예에 따르면, 유전체 기판(510)의 외부로 노출되도록 배치되는 복수의 제3도전성 단자들(524) 및 복수의 제4도전성 단자들(525)은, 복수의 제1도전성 패드들(521) 및 복수의 제2도전성 패드들(522)이 노출되도록 배치되는 배치 구성보다 동일 면적에서 더 많은 수의 도전성 단자들(524, 525)을 가질 수 있다. 이러한 구조는 동일 면적을 갖는 인터포저(500)에서, 상대적으로 더 많은 수의 접속 단자(예: 도전성 단자)들을 보유할 수 있기 때문에 전자 장치의 슬림화에 도움을 줄 수 있다. 한 실시예에 따르면, 많은 수의 도전성 단자들(524, 525) 중 적어도 일부는 제1기판(420) 및/또는 제2기판(430)의 그라운드(G)와 전기적으로 연결할 수 있다.

한 실시예에 따르면, 제1면(5101) 및/또는 제2면(5102)은 복수의 제3도전성 단자들(524)과 복수의 제4도전성 단자들(525)을 제외하고, 보호층(SR)을 통해 보호받을 수 있다. 한 실시예에 따르면, 보호층(SR)은 유전체 기판의 제1면(5101) 및 제2면(5102)에 도포되는 SR(solder resist)층을 포함할 수 있다.

다양한 실시예에 따르면, 인터포저(500)는, 제1절연층(511)에서, 복수의 제1도전성 패드들(521)과 절연되도록 배치되는 제1그라운드층(531)을 포함할 수 있다. 한 실시예에 따르면, 인터포저(500)는, 제2절연층(512)에서, 복수의 제2도전성 패드들(522)과 절연되도록 배치되는 제2그라운드층(532)을 포함할 수 있다. 한 실시예에 따르면, 인터포저(500)는, 제1면(5101)에서, 복수의 제3도전성 단자들(524)과 절연되도록 배치되고, 제1그라운드층(531)과 전기적으로 연결되는 제3그라운드층(533)을 포함할 수 있다. 한 실시예에 따르면, 인터포저(500)는, 제2면(5102)에서, 복수의 제4도전성 단자들(525)과 절연되도록 배치되고, 제2그라운드층(532)과 전기적으로 연결되는 제4그라운드층(534)을 포함할 수 있다. 한 실시예에 따르면, 제1그라운드층(531)과 제2그라운드층(532)은 인터포저(500)의 측면(5103, 5104)에 형성된 적어도 하나의 도전성 부분(535, 536)을 통해 전기적으로 연결될 수 있다. 예컨대, 측면(5103, 5104)은 오프닝(5001)과 대면하는 제1측면(5103)(예: 내측면) 및 제1측면(5103)과 반대 방향을 향하는 제2측면(5104)(예: 외측면)을 포함할 수 있다. 한 실시예에 따르면, 적어도 하나의 도전성 부분(535, 536)은 제1측면(5103)에 적어도 일부 도포되는 제1도전성 부분(535) 및 제2측면(5104)에 적어도 일부 도포되는 제2도전성 부분(536)을 포함할 수 있다. 어떤 실시예에서, 제3그라운드층(533) 및/또는 제4그라운드층(534) 역시 적어도 하나의 도전성 부분(535, 536)과 전기적으로 연결될 수 있다. 한 실시예에 따르면, 제3그라운드층(533)은, 복수의 제3도전성 단자들(524) 중 적어도 하나의 도전성 단자(5241)가, 제1기판(420)의 그라운드(G)에 연결되는 복수의 제1도전성 단자들(421) 중 적어도 하나의 도전성 단자(4211)에 전기적으로 연결되는 접지 구조를 가질 수 있다. 한 실시예에 따르면, 제4그라운드층(534)은 복수의 제4도전성 단자들(525) 중 적어도 하나의 도전성 단자(5251)가, 제2기판(430)의 그라운드(G)에 연결되는 복수의 제2도전성 단자들(431) 중 적어도 하나의 도전성 단자(4311)에 전기적으로 연결되는 접지 구조를 가질 수 있다. 한 실시예에 따르면, 제3그라운드층(533)은, 제1그라운드층(531), 도전성 비아(CV), 및 적어도 하나의 도전성 단자(5241)를 통해, 제1기판(420)의 그라운드(G)에 전기적으로 연결될 수 있다. 한 실시예에 따르면, 제4그라운드층(534)은, 제2그라운드층(532), 도전성 비아(CV), 및 적어도 하나의 도전성 단자(5251)를 통해, 제2기판(430)의 그라운드(G)에 전기적으로 연결될 수 있다. 어떤 실시예에서, 접지(예: 그라운드(G))를 위한 인터포저(500)의 도전성 단자들(5241, 5251)은 제3그라운드층(533) 및 제4그라운드층(534)으로부터 각각 연장될 수도 있다.

다양한 실시예에 따르면, 인터포저(500)를 사이에 두고 제1기판(420) 및 제2기판(430)이 결합될 때, 제1기판(420)은 인터포저(500)의 오프닝(5001)에 배치되는 적어도 하나의 전기 소자(425)를 포함할 수 있다. 한 실시예에 따르면, 적어도 하나의 전기 소자(425)는 인터포저(500)의 오프닝(5001)과 대면하는 유전체 기판(510)의 제1측면(5103)에 배치되는 제1도전성 부분(535)을 통해 차폐될 수 있다. 어떤 실시예에서, 적어도 하나의 전기 소자(425)는 제2기판(430)에 배치되거나, 제1기판(420)과 제2기판(430)에 모두 배치될 수 있고, 오프닝(5001)에 수용될 수도 있다. 한 실시예에 따르면, 인터포저(500)의 복수의 제3도전성 단자들(524)로부터 도전성 포스트들(523)을 통해 복수의 제4도전성 단자들(525)로 연결되는 신호 라인(예: RF 신호 라인)으로부터 발생되는 노이즈는, 유전체 기판(510)의 제2측면(5104)에 배치되는 제2도전성 부분(536)을 통해 차폐될 수 있다.

다양한 실시예에 따르면, 인터포저(500)는 제1측면(5103) 및/또는 제2측면(5104) 중 적어도 일부 영역에 배치되는 적어도 하나의 비도전성 부분(537)을 포함할 수 있다. 한 실시예에 따르면, 비도전성 부분(537)은 유전체 기판(510) 제조시, 기판과 기판 사이, 또는 기판과 고정 구조물 사이의 브리지(bridge) 영역으로써, 절연층이 노출되는 불가피한 비도전성 영역을 포함할 수 있다. 한 실시예에 따르면, 이러한 비도전성 부분(537)을 통해 신호 라인(예: RF 신호 라인)으로부터 발생되는 노이즈가 누설될 수 있다. 한 실시예에 따르면, 신호 라인으로부터 발생되고 비도전성 부분(537)을 통해 외부로 유기되는 노이즈는, 제1그라운드층(531), 제2그라운드층(532), 제3그라운드층(533) 및 제4그라운드층(534)과 전기적으로 연결된 복수의 제3도전성 단자들(524) 중 적어도 하나의 도전성 단자(5241), 및 복수의 제4도전성 단자들(525) 중 적어도 하나의 도전성 단자(5251)를 비도전성 부분(537) 근처에 배치시킴으로써 차폐될 수 있다. 한 실시예에 따르면, 복수의 제1도전성 패드들들(521) 및 복수의 제2도전성 패드들(522)은 제1기판(420) 및/또는 제2기판(430)과 솔더링을 통해 물리적으로 접속되지 않고, 유전체 기판의 내부에 배치되기 때문에 서로에 대하여 전기적으로 단절될 수 있는 축소된 간격(d)을 가질 수 있다.

도 7의 인터포저 배치 구조를 설명함에 있어서, 도 6의 구성 요소들과 실질적으로 동일한 구성 요소들에 대해서는 동일한 부호를 부여하였으며, 그 상세한 설명은 생략될 수 있다.

도 7을 참고하면, 인터포저(500)는 도 6의 적층 구조로부터 제2절연층(512) 및 복수의 제4도전성 단자들(525)이 배제된 상태에서, 복수의 제2도전성 패드들(522)이 유전체 기판(510)의 제2면(5102)에 적어도 일부 노출되도록 배치될 수 있다. 예를 들어, 복수의 제2도전성 패드들(522)은 제2기판(430)의 복수의 제2도전성 단자들(431)과 전기적으로 연결될 수 있다. 예를 들어, 복수의 제2도전성 패드들(522)의 적어도 일부와 제2기판(430)의 복수의 제2도전성 단자들(431)의 적어도 일부는 솔더링을 통해 전기적으로 연결될 수 있다. 어떤 실시예에서, 인터포저(500)는 도 6의 적층 구조로부터 제1절연층(511) 및 복수의 제3도전성 단자들(524)이 배제된 상태에서, 복수의 제1도전성 패드들(521)이 유전체 기판(510)의 제1면(5101)에 적어도 일부 노출되도록 배치될 수도 있다.

다양한 실시예에 따르면, 인터포저(500)는 적층 구조의 변화(예: 2층에서 4층으로의 변경)에 따른 도전층(예: Cu, copper)의 증가를 통해 휨 또는 뒤틀림(예: warpage(crying, 또는 smile)) 에 견딜 수 있는 강성 보강에 유리할 수 있으며, 패드(예: 랜드) 축소에 따른 솔더(solder) 퍼짐성이 개선될 수 있다.

다양한 실시예에 따르면, 전자 장치(예: 도 4의 전자 장치(400))는, 하우징(예: 도 1의 하우징(110))과, 상기 하우징의 내부 공간에 배치되고, 복수의 제1도전성 단자들(예: 도 6의 복수의 제1도전성 단자들(421))을 포함하는 제1기판(예: 도 6의 제1기판(420))과, 상기 내부 공간에서, 상기 제1기판과 실질적으로 평행하게 배치되고, 복수의 제2도전성 단자들(예: 도 6의 복수의 제2도전성 단자들(431))을 포함하는 제2기판(예: 도 6의 제2기판(430)) 및 상기 제1기판과 상기 제2기판 사이에 배치되고, 상기 제1기판과, 상기 제2기판을 전기적으로 연결하는 인터포저(interposer)(예: 도 6의 인터포저(500))로써, 복수의 절연층들을 포함하고, 상기 제1기판을 향하는 제1면(예: 도 6의 제1면(5101)), 상기 제2기판을 향하는 제2면(예: 도 6의 제2면(5102)) 및 상기 제1면과 상기 제2면 사이의 공간을 둘러싸는 측면(예: 도 6의 측면(5103, 5104))을 포함하는 유전체 기판(예: 도 6의 유전체 기판(510)), 상기 복수의 절연층들 중 상기 제1면에 가까운 제1절연층(예: 도 6의 제1절연층(511))에 배치되는 복수의 제1도전성 패드들(예: 도 6의 복수의 제1도전성 패드들(521))과, 상기 복수의 절연층들 중 상기 제2면에 가까운 제2절연층(예: 도 6의 제2절연층(512))에 배치되는 복수의 제2도전성 패드들(예: 도 6의 복수의 제2도전성 패드들(522))과, 상기 복수의 제1도전성 패드들을 상기 복수의 제2도전성 패드들과 전기적으로 연결하는 도전성 포스트들(예: 도 6의 도전성 포스트들(523))과, 상기 제1면에 적어도 일부 노출되고, 도전성 비아(예: 도 6의 도전성 비아(CV))를 통해 상기 복수의 제1도전성 패드들과 전기적으로 연결되는 복수의 제3도전성 단자들(예: 도 6의 복수의 제3도전성 단자들(524)) 및 상기 제2면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제2도전성 패드들과 전기적으로 연결되는 복수의 제4도전성 단자들(예: 도 6의 복수의 제4도전성 단자들(525))을 포함하는 인터포저를 포함할 수 있다.

다양한 실시예에 따르면, 상기 제1절연층에서, 상기 복수의 제1도전성 패드들과 절연되도록 배치되는 제1그라운드층(예: 도 6의 제1그라운드층(531)) 및 상기 제2절연층에서, 상기 복수의 제2도전성 패드들과 절연되도록 배치되는 제2그라운드층(예: 도 6의 제2그라운드층(532))을 더 포함할 수 있다.

다양한 실시예에 따르면, 상기 제1그라운드층 및 상기 제2그라운드층은 상기 측면에 형성된 적어도 하나의 도전성 부분(예: 도 6의 적어도 하나의 도전성 부분(535, 536))을 통해 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 상기 제1면에서, 상기 복수의 제3도전성 단자들과 절연되도록 배치되고, 상기 적어도 하나의 도전성 부분을 통해 상기 제1그라운드층과 전기적으로 연결되는 제3그라운드층(예: 도 6의 제3그라운드층(533)) 및 상기 제2면에서, 상기 복수의 제4도전성 단자들과 절연되도록 배치되고, 상기 적어도 하나의 도전성 부분을 통해 상기 제2그라운드층과 전기적으로 연결되는 제4그라운드층(예: 도 6의 제4그라운드층(534))을 포함할 수 있다.

다양한 실시예에 따르면, 상기 복수의 제3도전성 단자들 중 적어도 하나의 도전성 단자(예: 도 6의 도전성 단자(5241))는 상기 복수의 제1도전성 단자들 중 상기 제1기판의 그라운드와 연결된 적어도 하나의 도전성 단자(예: 도 6의 도전성 단자(4211))와 전기적으로 연결되고, 상기 복수의 제3도전성 단자들 중 상기 적어도 하나의 도전성 단자는 도전성 비아를 통해 상기 제1그라운드 층과 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 상기 복수의 제4도전성 단자들 중 적어도 하나의 도전성 단자(예: 도 6의 도전성 단자(5251))는 상기 복수의 제2도전성 단자들 중 상기 제2기판의 그라운드와 연결된 적어도 하나의 도전성 단자(예: 도 6의 도전성 단자(4311))와 전기적으로 연결되고, 상기 복수의 제4도전성 단자들 중 상기 적어도 하나의 도전성 단자는 도전성 비아를 통해 상기 제2그라운드 층과 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 상기 측면에 배치되는 적어도 하나의 비도전성 부분(예: 도 5의 비도전성 부분(537))을 포함하고, 상기 복수의 제3도전성 단자들 중 상기 적어도 하나의 도전성 단자 및 상기 복수의 제4도전성 단자들 중 상기 적어도 하나의 도전성 단자는 상기 비도전성 부분에 인접하도록 배치될 수 있다.

다양한 실시예에 따르면, 상기 인터포저는 오프닝(예: 도 6의 오프닝(5001))을 포함하는 루프 형상으로 형성될 수 있다.

다양한 실시예에 따르면, 상기 측면은, 상기 오프닝에 대면하는 제1측면(예: 도 6의 제1측면(5103)) 및 상기 제1측면과 반대 방향을 향하는 제2측면(예: 도 6의 제2측면(5104))을 포함하고, 상기 적어도 하나의 도전성 부분은, 상기 제1측면에 배치되는 제1도전성 부분(예: 도 6의 제1도전성 부분(535)) 및 상기 제2측면에 배치되는 제2도전성 부분(예: 도 6의 제2도전성 부분(536))을 포함할 수 있다.

다양한 실시예에 따르면, 상기 제1기판과 상기 제2기판 사이에서, 상기 제1기판 및/또는 상기 제2기판에 배치되고, 상기 오프닝에 수용되는 적어도 하나의 전기 소자(예: 도 6의 전기 소자(425))를 포함할 수 있다.

다양한 실시예에 따르면, 상기 복수의 제3도전성 단자들 각각은, 상기 복수의 제1도전성 패드들 각각 보다 더 작은 크기를 갖고, 상기 복수의 제4도전성 단자들 각각은, 상기 복수의 제2도전성 패드들 각각 보다 더 작은 크기를 갖도록 형성될 수 있다.

다양한 실시예에 따르면, 전자 장치는, 하우징과, 상기 하우징의 내부 공간에 배치되고, 복수의 제1도전성 단자들을 포함하는 제1기판과, 상기 내부 공간에서, 상기 제1기판과 실질적으로 평행하게 배치되고, 복수의 제2도전성 단자들을 포함하는 제2기판 및 상기 제1기판과 상기 제2기판 사이에서, 상기 제1기판과, 상기 제2기판을 전기적으로 연결시키도록 배치되는 인터포저(interposer)로써, 복수의 절연층들을 포함하고, 상기 제1기판을 향하는 제1면, 상기 제2기판을 향하는 제2면 및 상기 제1면과 상기 제2면 사이의 공간을 둘러싸는 측면을 포함하는 유전체 기판과 상기 복수의 절연층들 중 상기 제1면에 가까운 제1절연층에 배치되는 복수의 도전성 패드들(예: 도 7의 복수의 도전성 패드들(521))과, 상기 제1면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 도전성 패드들과 전기적으로 연결되며, 상기 복수의 제1도전성 단자들과 전기적으로 연결되는 복수의 제3도전성 단자들과, 상기 제2면에 적어도 일부 노출되고, 상기 복수의 제2도전성 단자들과 전기적으로 연결되는 복수의 제4도전성 단자들 및 상기 복수의 도전성 패드들을 상기 복수의 제3도전성 단자들과 전기적으로 연결하는 도전성 포스트들을 포함할 수 있다.

다양한 실시예에 따르면, 상기 제1절연층에서, 상기 복수의 도전성 패드들과 절연되도록 배치되는 제1그라운드층과, 상기 제2면에서, 상기 복수의 제4도전성 단자들과 절연되도록 배치되는 제2그라운드층 및 상기 제1면에서, 상기 복수의 제3도전성 단자들과 절연되도록 배치되는 제3그라운드층을 포함할 수 있다.

다양한 실시예에 따르면, 상기 제1그라운드층, 상기 제2그라운드층 및 상기 제3그라운드층은 상기 측면에 형성된 적어도 하나의 도전성 부분을 통해 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 상기 복수의 제3도전성 단자들 중 적어도 하나의 도전성 단자는 상기 복수의 제1도전성 단자들 중 상기 제1기판의 그라운드와 연결된 적어도 하나의 도전성 단자와 전기적으로 연결되고, 상기 복수의 제3도전성 단자들 중 상기 적어도 하나의 도전성 단자는 도전성 비아를 통해 상기 제1그라운드 층과 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 상기 복수의 제4도전성 단자들 중 적어도 하나의 도전성 단자는 상기 복수의 제2도전성 단자들 중 상기 제2기판의 그라운드와 연결된 적어도 하나의 도전성 단자와 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 상기 인터포저는 오프닝을 포함하는 루프 형상으로 형성되고, 상기 측면은, 상기 오프닝에 대면하는 제1측면 및 상기 제1측면과 반대 방향을 향하는 제2측면을 포함하고, 상기 적어도 하나의 도전성 부분은, 상기 제1측면에 배치되는 제1도전성 부분 및 상기 제2측면에 배치되는 제2도전성 부분을 포함할 수 있다.

다양한 실시예에 따르면, 상기 제1기판과 상기 제2기판 사이에서, 상기 제1기판 및/또는 상기 제2기판에 배치되고, 상기 오프닝에 수용되는 적어도 하나의 전기 소자를 포함할 수 있다.

다양한 실시예에 따르면, 상기 복수의 제3도전성 단자들 각각은, 상기 복수의 도전성 패드들 각각 보다 더 작은 크기를 갖도록 형성될 수 있다.

다양한 실시예에 따르면, 인터포저는, 복수의 절연층들을 포함하고, 제1기판을 향하는 제1면, 제2기판을 향하는 제2면 및 상기 제1면과 상기 제2면 사이의 공간을 둘러싸는 측면을 포함하는 유전체 기판과, 상기 복수의 절연층들 중 상기 제1면에 가까운 제1절연층에 배치되는 복수의 제1도전성 패드들과, 상기 복수의 절연층들 중 상기 제2면에 가까운 제2절연층에 배치되는 복수의 제2도전성 패드들과, 상기 복수의 제1도전성 패드들을 상기 복수의 제2도전성 패드들과 전기적으로 연결하는 도전성 포스트들과, 상기 제1면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제1도전성 패드들과 전기적으로 연결되는 복수의 제1도전성 단자들(예: 도 6의 복수의 제3도전성 단자들(524)) 및 상기 제2면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제2도전성 패드들과 전기적으로 연결되는 복수의 제2도전성 단자들(예: 도 6의 복수의 제4도전성 단자들(525))을 포함할 수 있다.

다양한 실시예에 따르면, 상기 복수의 제1도전성 단자들 각각은, 상기 복수의 제1도전성 패드들 각각 보다 더 작은 크기를 갖고, 상기 복수의 제2도전성 단자들 각각은, 상기 복수의 제2도전성 패드들 각각 보다 더 작은 크기를 갖도록 형성될 수 있다.

그리고 본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 실시예에 따른 기술 내용을 쉽게 설명하고 본 발명의 실시예의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 실시예의 범위를 한정하고자 하는 것은 아니다. 따라서 본 발명의 다양한 실시예의 범위는 여기에 개시된 실시예들 이외에도 본 발명의 다양한 실시예의 기술적 사상을 바탕으로 도출되는 모든 변경 또는 변형된 형태가 본 발명의 다양한 실시예의 범위에 포함되는 것으로 해석되어야 한다.

400: 전자 장치 420: 제1기판
421: 복수의 제1도전성 단자들 430: 제2기판
431: 복수의 제2도전성 단자들 500: 인터포저(interposer)
510: 유전체 기판 521: 복수의 제1도전성 패드들
522: 복수의 제2도전성 패드들 523: 도전성 포스트들
524: 복수의 제3도전성 단자들 525: 복수의 제4도전성 단자들
531: 제1그라운드층 532: 제2그라운드층
533: 제3그라운드층 534: 제4그라운드층
CV: 도전성 비아(conductive via) SR: 보호층(solder resist)

Claims

전자 장치에 있어서,
하우징;
상기 하우징의 내부 공간에 배치되고, 복수의 제1도전성 단자들을 포함하는 제1기판;
상기 내부 공간에서, 상기 제1기판과 실질적으로 평행하게 배치되고, 복수의 제2도전성 단자들을 포함하는 제2기판; 및
상기 제1기판과 상기 제2기판 사이에 배치되고, 상기 제1기판과, 상기 제2기판을 전기적으로 연결하는 인터포저(interposer)로써,
복수의 절연층들을 포함하고, 상기 제1기판을 향하는 제1면, 상기 제2기판을 향하는 제2면 및 상기 제1면과 상기 제2면 사이의 공간을 둘러싸는 측면을 포함하는 유전체 기판;
상기 복수의 절연층들 중 상기 제1면에 가까운 제1절연층에 배치되는 복수의 제1도전성 패드들;
상기 복수의 절연층들 중 상기 제2면에 가까운 제2절연층에 배치되는 복수의 제2도전성 패드들;
상기 복수의 제1도전성 패드들을 상기 복수의 제2도전성 패드들과 전기적으로 연결하는 도전성 포스트들;
상기 제1면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제1도전성 패드들과 전기적으로 연결되는 복수의 제3도전성 단자들; 및
상기 제2면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제2도전성 패드들과 전기적으로 연결되는 복수의 제4도전성 단자들을 포함하는 인터포저를 포함하는 전자 장치.
제1항에 있어서,
상기 제1절연층에서, 상기 복수의 제1도전성 패드들과 절연되도록 배치되는 제1그라운드층; 및
상기 제2절연층에서, 상기 복수의 제2도전성 패드들과 절연되도록 배치되는 제2그라운드층을 더 포함하는 전자 장치.
제2항에 있어서,
상기 제1그라운드층 및 상기 제2그라운드층은 상기 측면에 형성된 적어도 하나의 도전성 부분을 통해 전기적으로 연결되는 전자 장치.
제3항에 있어서,
상기 제1면에서, 상기 복수의 제3도전성 단자들과 절연되도록 배치되고, 상기 적어도 하나의 도전성 부분을 통해 상기 제1그라운드층과 전기적으로 연결되는 제3그라운드층; 및
상기 제2면에서, 상기 복수의 제4도전성 단자들과 절연되도록 배치되고, 상기 적어도 하나의 도전성 부분을 통해 상기 제2그라운드층과 전기적으로 연결되는 제4그라운드층을 포함하는 전자 장치.
제2항에 있어서,
상기 복수의 제3도전성 단자들 중 적어도 하나의 도전성 단자는 상기 복수의 제1도전성 단자들 중 상기 제1기판의 그라운드와 연결된 적어도 하나의 도전성 단자와 전기적으로 연결되고,
상기 복수의 제3도전성 단자들 중 상기 적어도 하나의 도전성 단자는 도전성 비아를 통해 상기 제1그라운드 층과 전기적으로 연결되는 전자 장치.
제5항에 있어서,
상기 복수의 제4도전성 단자들 중 적어도 하나의 도전성 단자는 상기 복수의 제2도전성 단자들 중 상기 제2기판의 그라운드와 연결된 적어도 하나의 도전성 단자와 전기적으로 연결되고,
상기 복수의 제4도전성 단자들 중 상기 적어도 하나의 도전성 단자는 도전성 비아를 통해 상기 제2그라운드 층과 전기적으로 연결되는 전자 장치.
제6항에 있어서,
상기 측면에 배치되는 적어도 하나의 비도전성 부분을 포함하고,
상기 복수의 제3도전성 단자들 중 상기 적어도 하나의 도전성 단자 및 상기 복수의 제4도전성 단자들 중 상기 적어도 하나의 도전성 단자는 상기 비도전성 부분에 인접하도록 배치되는 전자 장치.
제3항에 있어서,
상기 인터포저는 오프닝을 포함하고, 루프 형상으로 형성되는 전자 장치.
제8항에 있어서,
상기 측면은, 상기 오프닝에 대면하는 제1측면 및 상기 제1측면과 반대 방향을 향하는 제2측면을 포함하고,
상기 적어도 하나의 도전성 부분은, 상기 제1측면에 배치되는 제1도전성 부분 및 상기 제2측면에 배치되는 제2도전성 부분을 포함하는 전자 장치.
제8항에 있어서,
상기 제1기판과 상기 제2기판 사이에서, 상기 제1기판 및/또는 상기 제2기판에 배치되고, 상기 오프닝에 수용되는 적어도 하나의 전기 소자를 포함하는 전자 장치.
제1항에 있어서,
상기 복수의 제3도전성 단자들 각각은, 상기 복수의 제1도전성 패드들 각각 보다 더 작은 크기를 갖고,
상기 복수의 제4도전성 단자들 각각은, 상기 복수의 제2도전성 패드들 각각 보다 더 작은 크기를 갖도록 형성되는 전자 장치.
전자 장치에 있어서,
하우징;
상기 하우징의 내부 공간에 배치되고, 복수의 제1도전성 단자들을 포함하는 제1기판;
상기 내부 공간에서, 상기 제1기판과 실질적으로 평행하게 배치되고, 복수의 제2도전성 단자들을 포함하는 제2기판; 및
상기 제1기판과 상기 제2기판 사이에서, 상기 제1기판과, 상기 제2기판을 전기적으로 연결시키도록 배치되는 인터포저(interposer)로써,
복수의 절연층들을 포함하고, 상기 제1기판을 향하는 제1면, 상기 제2기판을 향하는 제2면 및 상기 제1면과 상기 제2면 사이의 공간을 둘러싸는 측면을 포함하는 유전체 기판;
상기 복수의 절연층들 중 상기 제1면에 가까운 제1절연층에 배치되는 복수의 도전성 패드들;
상기 제1면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 도전성 패드들과 전기적으로 연결되며, 상기 복수의 제1도전성 단자들과 전기적으로 연결되는 복수의 제3도전성 단자들;
상기 제2면에 적어도 일부 노출되고, 상기 복수의 제2도전성 단자들과 전기적으로 연결되는 복수의 제4도전성 단자들; 및
상기 복수의 도전성 패드들을 상기 복수의 제3도전성 단자들과 전기적으로 연결하는 도전성 포스트들을 포함하는 전자 장치.
제12항에 있어서,
상기 제1절연층에서, 상기 복수의 도전성 패드들과 절연되도록 배치되는 제1그라운드층;
상기 제2면에서, 상기 복수의 제4도전성 단자들과 절연되도록 배치되는 제2그라운드층; 및
상기 제1면에서, 상기 복수의 제3도전성 단자들과 절연되도록 배치되는 제3그라운드층을 포함하는 전자 장치.
제13항에 있어서,
상기 제1그라운드층, 상기 제2그라운드층 및 상기 제3그라운드층은 상기 측면에 형성된 적어도 하나의 도전성 부분을 통해 전기적으로 연결되는 전자 장치.
제13항에 있어서,
상기 복수의 제3도전성 단자들 중 적어도 하나의 도전성 단자는 상기 복수의 제1도전성 단자들 중 상기 제1기판의 그라운드와 연결된 적어도 하나의 도전성 단자와 전기적으로 연결되고,
상기 복수의 제3도전성 단자들 중 상기 적어도 하나의 도전성 단자는 도전성 비아를 통해 상기 제1그라운드 층과 전기적으로 연결되는 전자 장치.
제15항에 있어서,
상기 복수의 제4도전성 단자들 중 적어도 하나의 도전성 단자는 상기 복수의 제2도전성 단자들 중 상기 제2기판의 그라운드와 연결된 적어도 하나의 도전성 단자와 전기적으로 연결되는 전자 장치.
제14항에 있어서,
상기 인터포저는 오프닝을 포함하는 루프 형상으로 형성되고,
상기 측면은, 상기 오프닝에 대면하는 제1측면 및 상기 제1측면과 반대 방향을 향하는 제2측면을 포함하고,
상기 적어도 하나의 도전성 부분은, 상기 제1측면에 배치되는 제1도전성 부분 및 상기 제2측면에 배치되는 제2도전성 부분을 포함하는 전자 장치.
제12항에 있어서,
상기 복수의 제3도전성 단자들 각각은, 상기 복수의 도전성 패드들 각각 보다 더 작은 크기를 갖도록 형성되는 전자 장치.
인터포저에 있어서,
복수의 절연층들을 포함하고, 제1기판을 향하는 제1면, 제2기판을 향하는 제2면, 및 상기 제1면과 상기 제2면 사이의 공간을 둘러싸는 측면을 포함하는 유전체 기판;
상기 복수의 절연층들 중 상기 제1면에 가까운 제1절연층에 배치되는 복수의 제1도전성 패드들;
상기 복수의 절연층들 중 상기 제2면에 가까운 제2절연층에 배치되는 복수의 제2도전성 패드들;
상기 복수의 제1도전성 패드들을 상기 복수의 제2도전성 패드들과 전기적으로 연결하는 도전성 포스트들;
상기 제1면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제1도전성 패드들과 전기적으로 연결되는 복수의 제1도전성 단자들; 및
상기 제2면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제2도전성 패드들과 전기적으로 연결되는 복수의 제2도전성 단자들을 포함하는 인터포저.
제19항에 있어서,
상기 복수의 제1도전성 단자들 각각은, 상기 복수의 제1도전성 패드들 각각 보다 더 작은 크기를 갖고,
상기 복수의 제2도전성 단자들 각각은, 상기 복수의 제2도전성 패드들 각각 보다 더 작은 크기를 갖도록 형성되는 인터포저.