KR20210133843A - 반도체 디바이스들의 후측 비아들 - Google Patents

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KR20210133843A
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리-젠 유
후안-치에 수
린-유 후앙
쳉-치 추앙
치흐-하오 왕
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Abstract

장채널 반도체 디바이스들 및 단채널 반도체 디바이스들의 소스/드레인 영역들 연결된 후측 비아들을 형성하는 방법 및 이에 의해 형성된 반도체 디바이스가 개시된다. 일 실시예에서, 반도체 디바이스는 제 1 트랜지스터 구조물; 상기 제 1 트랜지스터 구조물에 인접한 제 2 트랜지스터 구조물; 상기 제 1 트랜지스터 구조물 및 상기 제 2 트랜지스터 구조물의 전측 상의 제 1 상호연결 구조물; 및 상기 제 1 트랜지스터 구조물 및 상기 제 2 트랜지스터 구조물의 후측 상의 제 2 상호연결 구조물을 포함하고, 상기 제 2 상호연결 구조물은 상기 제 1 트랜지스터 구조물의 후측 상의 제 1 유전체층; 상기 제 2 트랜지스터 구조물의 후측 상의 제 2 유전체층; 상기 제 1 유전체층을 관통하여 연장되고 상기 제 1 트랜지스터 구조물의 제 1 소스/드레인 영역에 전기적으로 커플링된 제 1 접촉부; 및 상기 제 2 유전체층을 관통하여 연장되고 상기 제 2 트랜지스터 구조물의 제 2 소스/드레인 영역에 전기적으로 커플링된 제 2 접촉부를 포함하고, 상기 제 2 접촉부는 상기 제 1 접촉부의 제 1 길이보다 작은 제 2 길이를 갖는다.

Description

반도체 디바이스들의 후측 비아들{BACKSIDE VIAS IN SEMICONDUCTOR DEVICES}
본 출원은 2020년 4월 28일 출원된 미국 가출원 번호 제63/016,377호의 우선권을 주장하며, 이 미국 가출원은 본원에 참고로 포함된다.
반도체 디바이스들은, 예를 들어, 퍼스널 컴퓨터들, 셀폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 일반적으로, 반도체 기판 위에 절연층들 또는 유전체층들, 도전체층들, 및 반도체 재료층들을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트들 및 요소들을 형성하기 위해 리소그래피를 사용하여 다양한 재료층들을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 사이즈(minimum feature size)를 지속적으로 축소함으로써 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 지속적으로 향상시켜, 보다 많은 컴포넌트들이 주어진 구역에 집적될 수 있도록 한다. 그러나, 최소 피처 사이즈들이 축소됨에 따라, 해결해야 할 추가 문제들이 발생한다.
본 개시 내용의 양태들은 첨부 도면과 함께 읽혀지는 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따라, 나노구조 전계 효과 트랜지스터(nanostructure field-effect transistor)(나노-FET)의 일 예를 3 차원 뷰(three-dimensional view)로 도시한 것이다.
도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 13d, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 도 15d, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 도 18c, 도 19a, 도 19b, 도 19c, 도 20a, 도 20b, 도 20c, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 26c, 도 27a, 도 27b, 도 27c, 도 28a, 도 28b, 도 28c, 도 29a, 도 29b, 도 29c, 도 30a, 도 30b, 도 30c, 도 31a, 도 31b, 도 31c, 도 32a, 도 32b, 도 32c, 도 33a, 도 33b, 도 33c, 도 34a, 도 34b, 도 34c, 도 35a, 도 35b, 도 35c, 도 36a, 도 36b, 도 36c, 도 37a, 도 37b, 도 37c, 도 37d, 도 37e, 도 37f, 도 38a, 도 38b, 도 38c, 도 39a, 도 39b, 도 39c, 도 40a, 도 40b, 및 도 40c는 일부 실시예들에 따른 나노-FETs의 제조에서의 중간 스테이지들에 대한 단면도들 및 후측도들을 도시한 것이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
다양한 실시예는 반도체 디바이스들의 단채널(short-channel) 영역들 및 장채널(long-channel) 영역들 내에 후측 비아들을 형성하는 방법과 이들 후측 비아들을 포함하는 반도체 디바이스들을 형성하는 방법을 제공한다. 이 방법들은, 단채널 영역들을 마스킹하면서 에피택셜 소스/드레인 영역(epitaxial source/drain region)들을 노출하는 제 1 리세스를 형성하기 위해 장채널 영역들 내의 기판을 에칭하는 단계와, 에피택셜 소스/드레인 영역들 위의 제 1 리세스와 기판의 나머지 부분을 유전체 재료들로 재충전하는 단계를 포함한다. 단채널 영역들의 기판은 그 후 또한 유전체 재료들로 대체된다. 단채널 영역들의 희생 재료들은 에피택셜 소스/드레인 영역들을 노출하는 제 2 리세스를 형성하도록 제거되고, 장채널 영역들의 유전체 재료들은 에피택셜 소스/드레인 영역들을 노출하는 제 3 리세스를 형성하기 위해 패터닝된 마스크를 통해 에칭된다. 그 후 제 2 리세스 및 제 3 리세스 내에 후측 비아들이 형성된다. 후측 비아들을 장채널 영역들 및 단채널 영역들 내에 개별적으로 형성하면, 장채널 영역들과 단채널 영역들 간의 깊이 부하(depth loading)가 감소되어, 디바이스 결함들이 감소된다. 깊이 부하가 감소되면, 또한 보다 짧은 후측 비아들이 단채널 영역들에 포함될 수 있어 디바이스 성능이 향상된다. 또한, 장채널 영역들에 후측 비아들이 포함되면, 장채널 영역들 내의 디바이스 밀도가 증가될 수 있어 장채널 영역들에서의 디바이스들의 성능이 향상된다.
본원에서 논의되는 일부 실시예는 나노-FETs를 포함하는 다이의 맥락에서 기술된다. 그러나, 나노-FETs를 대신하거나 그와 조합하는 다른 타입의 트랜지스터들(예컨대, 핀 전계 효과 트랜지스터들(FinFET), 또는 평면 트랜지스터들 등)을 포함하는 다이들에 대해 다양한 실시예가 적용될 수 있다.
도 1은 일부 실시예에 따른 나노-FETs(예컨대, 나노와이어 FETs, 또는 나노시트 FET 등)의 일 예를 3 차원 뷰로 도시한 것이다. 나노-FETs는 기판(50)(예컨대, 반도체 기판, 또는 실리콘-온-절연체 기판 등) 상의 핀들(fins)(66) 위의 나노구조물들(55)(예컨대, 나노시트들, 또는 나노와이어들 등)을 포함한다. 나노구조물들(55)은 나노-FETs에 대한 채널 영역으로서 작용한다. 나노구조물들(55)은 p 타입 나노구조물들, n 타입 나노구조물들, 또는 이들의 조합들을 포함할 수 있다. 얕은 트렌치 격리(shallow trench isolation)(STI) 영역들(68)은 이웃하는 STI 영역들(68) 사이에서 위로 돌출될 수 있는 인접한 핀들(fins)(66) 사이에 배치된다. STI 영역들(68)이 기판(50)으로부터 분리된 것으로 기술/도시되어 있지만, 본원에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판 단독 또는 반도체 기판과 STI 영역들의 조합을 지칭할 수 있다. 추가적으로, 핀들(66)의 하단 부분이 기판(50)과 함께 단일의 연속적인 재료인 것으로 도시되어 있지만, 핀들(66) 및/또는 기판(50)의 하단 부분들은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀들(66)은 이웃하는 STI 영역들(68) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체층들(114)은 핀들(66)의 상단 표면들 및 측벽들을 따라, 그리고 나노구조물들(55)의 상단 표면들, 측벽들, 및 하단 표면들을 따라 존재한다. 게이트 전극들(116)은 게이트 유전체층들(114) 위에 존재한다. 에피택셜 소스/드레인 영역들(106)은 게이트 유전체층들(114) 및 게이트 전극들(116)의 대향 측면들 상의 핀들(66) 상에 배치된다.
도 1은 이후의 도면에서 사용되는 참조 단면들을 추가로 도시한 것이다. 단면 A-A'는 게이트 전극(116)의 길이 방향 축을 따라 존재하고, 그리고, 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역들(106) 사이의 전류 흐름 방향에 수직인 방향으로 존재한다. 단면 B-B'는 단면 A-A'에 수직이며, 나노-FET의 핀의 길이 방향 축에 대해 평행하고, 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역들(106) 간의 전류 흐름의 방향을 따른다. 단면 C-C'는 단면 A-A'와 평행하며, 나노-FETs의 에피택셜 소스/드레인 영역들(106)을 관통하여 연장된다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
본원에서 논의되는 일부 실시예는 게이트-라스트 공정(gate-last process)을 사용하여 형성된 나노-FETs의 맥락에서 논의된다. 다른 실시예에서, 게이트-퍼스트 공정(gate-first process)이 사용될 수 있다. 또한, 일부 실시예는 평면 디바이스들, 예를 들어, 평면 FETs 또는 핀 전계 효과 트랜지스터들(FinFETs)에서 사용되는 양태들을 고려하고 있다.
도 2 내지 도 40c는 일부 실시예에 따른 나노-FETs의 제조에서의 중간 스테이지들의 단면도들 및 후측도들이다. 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 도 30a, 도 31a, 도 32a, 도 33a, 도 34a, 도 35a, 도 36a, 도 37a, 도 38a, 도 39a, 및 도 40a는 도 1에 도시된 참조 단면 A-A'를 도시한 것이다. 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 13d, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b, 도 29b, 도 30b, 도 31b, 도 32b, 도 33b, 도 34b, 도 35b, 도 36b, 도 37b, 도 37d, 도 37e, 도 37f, 도 38b, 도 39b, 및 도 40b는 도 1에 도시된 참조 단면 B-B'를 도시한 것이다. 도 6c, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 15d, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 21c, 도 22c, 도 23c, 도 24c, 도 25c, 도 26c, 도 27c, 도 28c, 도 29c, 도 30c, 도 31c, 도 32c, 도 33c, 도 34c, 도 35c, 도 36c, 도 37c, 도 38c, 도 39c, 및 도 40c는 도 1에 도시된 참조 단면 C-C'를 도시한 것이다.
도 2a 및 도 2b에서, 기판(50)이 제공된다. 기판(50)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는 반도체 기판, 예컨대, 벌크 반도체, 또는 반도체-온-절연체(semiconductor-on-insulator)(SOI) 기판 등일 수 있다. 기판(50)은 반도체 웨이퍼, 예컨대, 실리콘 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료의 층이다. 절연체층은, 예를 들어, 매립 산화물(buried oxide)(BOX)층, 또는 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 전형적으로 실리콘 또는 글래스 기판 상에 제공된다. 다른 기판들, 예컨대, 다중층 또는 구배 기판(a multi-layered or gradient substrates)이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 n 타입 영역(50N) 및 p 타입 영역(50P)을 갖는다. n 타입 영역(50N)은 NMOS 트랜지스터들, 예컨대, n 타입 나노-FETs와 같은 n 타입 디바이스들을 형성하기 위한 것일 수 있으며, p 타입 영역(50P)은 PMOS 트랜지스터들, 예컨대, p 타입 나노-FETs와 같은 p 타입 디바이스들을 형성하기 위한 것일 수 있다. n 타입 영역(50N)은 (분할기(20)에 의해 도시되는 바와 같이) p 타입 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예컨대, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 n 타입 영역(50N)과 p 타입 영역(50P) 사이에 배치될 수 있다. 하나의 n 타입 영역(50N)과 하나의 p 타입 영역(50P)이 도시되어 있지만, 임의의 수의 n 타입 영역들(50N) 및 p 타입 영역들(50P)이 제공될 수 있다.
기판(50)은 또한 단채널 영역들(50S) 및 장채널 영역들(50L)을 갖는다(도 2b 참조). 단채널 영역(50S)에 있는 디바이스들의 채널 길이들(또한 게이트 길이들이라고 지칭되기도 함)은 장채널 영역(50L)에 있는 디바이스들의 채널 길이들보다 작을 수 있다. 이하에서 더 상세히 논의되는 바와 같이, 단채널 영역(50S)은 격리 영역(예를 들어, 도 4a 및 도 4b와 관련하여 이하에서 논의되는 STI 영역(68))에 의해 장채널 영역(50L)으로부터 분리될 수 있다. 하나의 단채널 영역(50S)과 하나의 장채널 영역(50L)이 도시되어 있지만, 임의의 수의 단채널 영역들(50S) 및 장채널 영역들(50L)이 제공될 수 있다. 단채널 영역들(50S) 및 장채널 영역들(50L)의 각각은 n 타입 영역들(50N) 및/또는 p 타입 영역들(50P) 중 하나 이상을 포함할 수 있다.
또한 도 2a 및 도 2b에서, 다중층 스택(64)이 기판(50) 위에 형성된다. 다중층 스택(64)은 제 1 반도체층들(51A-51C)(통칭하여 제 1 반도체층들(51)이라고 지칭됨)과 제 2 반도체층들(53A-53C)(통칭하여 제 2 반도체층들(53)이라고 지칭됨)의 교번층들을 포함한다. 예시를 위해 그리고 이하에서 더 상세히 논의되는 바와 같이, 제 1 반도체층들(51)을 제거하고 제 2 반도체층들(53)을 패터닝하여 n 타입 영역(50N) 및 p 타입 영역(50P)에서 나노-FETs의 채널 영역들을 형성할 것이다. 그러나, 일부 실시예에서, 제 1 반도체층들(51)을 제거하고 제 2 반도체층들(53)을 패터닝하여 n 타입 영역(50N)에서 나노-FETs의 채널 영역들을 형성할 수 있고, 제 2 반도체층들(53)을 제거하고 제 1 반도체층들(51)을 패터닝하여 p 타입 영역(50P)에서 나노-FETs의 채널 영역들을 형성할 수 있다. 일부 실시예에서, 제 2 반도체층들(53)을 제거하고 제 1 반도체층들(51)을 패터닝하여 n 타입 영역(50N)에서 나노-FETs의 채널 영역들을 형성할 수 있고, 제 1 반도체층들(51)을 제거하고 제 2 반도체층들(53)을 패터닝하여 p 타입 영역(50P)에서 나노-FETs의 채널 영역들을 형성할 수 있다. 일부 실시예에서, 제 2 반도체층들(53)을 제거하고 제 1 반도체층들(51)을 패터닝하여 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에서 나노-FETs의 채널 영역들을 형성할 수 있다.
다중층 스택(64)은 예시적인 목적을 위해 제 1 반도체층들(51) 및 제 2 반도체층들(53)의 각각의 3 개의 층을 포함하는 것으로 도시된다. 일부 실시예에서, 다중층 스택(64)은 임의의 수의 제 1 반도체층들(51) 및 제 2 반도체층들(53)을 포함할 수 있다. 다중층 스택(64)의 층들의 각각은 화학 기상 증착(chemical vapor deposition)(CVD), 원자 층 증착(atomic layer deposition)(ALD), 기상 에피택시(vapor phase epitaxy)(VPE), 또는 분자 빔 에피택시(molecular beam epitaxy)(MBE) 등과 같은 공정을 사용하여 에피택셜로 성장될 수 있다. 다양한 실시예들에서, 제 1 반도체층들(51)은 실리콘 게르마늄 등과 같은 p 타입 나노-FETs에 적합한 제 1 반도체 재료로 형성될 수 있고, 제 2 반도체층들(53)은 실리콘, 또는 실리콘 탄소 등과 같은 n 타입 나노-FETs에 적합한 제 2 반도체 재료로 형성될 수 있다. 다중층 스택(64)은 예시적인 목적을 위해 p 타입 나노-FETs에 적합한 최하단 반도체층을 갖는 것으로 도시된다. 일부 실시예에서, 다중층 스택(64)은 최하단층이 n 타입 나노-FETs에 적합한 반도체층이 되도록 형성될 수 있다.
제 1 반도체 재료와 제 2 반도체 재료는 서로 높은 에칭 선택도를 갖는 재료들일 수 있다. 따라서, n 타입 영역(50N)에서 제 2 반도체 재료의 제 2 반도체층들(53)을 크게 제거하지 않고도 제 1 반도체 재료의 제 1 반도체층들(51)을 제거할 수 있고, 이로써 제 2 반도체층들(53)을 패터닝하여 n 타입 나노-FETs의 채널 영역들을 형성할 수 있다. 마찬가지로, p 타입 영역(50P)에서 제 1 반도체 재료의 제 1 반도체층들(51)을 크게 제거하지 않고도 제 2 반도체 재료의 제 2 반도체층들(53)을 제거할 수 있고, 이로써 제 1 반도체층들(51)을 패터닝하여 p 타입 나노-FETs의 채널 영역들을 형성할 수 있다.
이제 도 3a 및 도 3b를 참조하면, 일부 실시예에 따라, 핀들(66)이 기판(50) 내에 형성되고 나노구조물들(55)이 다중층 스택(64) 내에 형성된다. 일부 실시예에서, 나노구조물들(55) 및 핀들(66)은 다중층 스택(64) 및 기판(50) 내에 트렌치들을 에칭함으로써, 다중층 스택(64) 및 기판(50) 내에 각각 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch)(RIE), 또는 중성 빔 에칭(neutral beam etch)(NBE) 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 다중층 스택(64)을 에칭하여 나노구조물들(55)을 형성하게 되면, 제 1 반도체층들(51)로부터 제 1 나노구조물들(52A-52C)(통칭하여 제 1 나노구조물들(52)이라고 지칭됨)을 추가로 정의할 수 있고 제 2 반도체층들(53)로부터 제 2 나노구조물들(54A-54C)(통칭하여 제 2 나노구조물들(54)이라고 지칭됨)을 추가로 정의할 수 있다. 제 1 나노구조물들(52) 및 제 2 나노구조물들(54)은 통칭하여 나노구조물들(55)로 지칭될 수 있다.
핀들(66) 및 나노구조물들(55)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(66) 및 나노구조물들(55)은 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정과 자체 정렬 공정(self-aligned process)을 결합하여, 예를 들어, 단일 직접 포토리소그래피 공정(single, direct photolithography process)을 사용하여 다른 방식으로 얻을 수 있는 것보다 작은 피치들(pitches)을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생층은 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들은 자체 정렬 공정을 사용하여 패터닝된 희생층 옆에 형성된다. 희생층은 그 후 제거되고, 남아 있는 스페이서들은 그 후 핀들(66)을 패터닝하는 데 사용될 수 있다.
도 3a는 n 타입 영역(50N) 및 p 타입 영역(50P)에서의 핀들(66) 및 나노구조물들(55)을 예시적인 목적을 위해 실질적으로 동일한 폭을 갖는 것으로 도시한 것이다. 일부 실시예에서, n 타입 영역(50N)에서의 핀들(66) 및 나노구조물들(55)의 폭들은 p 타입 영역(50P)에서의 핀들(66) 및 나노구조물들(55)의 폭들보다 크거나 작을 수 있다. 도 3b에 도시된 바와 같이, 장채널 영역(50L)에서의 핀들(66) 및 나노구조물들(55)는 단채널 영역(50S)에서의 핀들(66) 및 나노구조물들(55)보다 큰 폭을 갖는다. 또한, 핀들(66) 및 나노구조물들(55)의 각각이 전체적으로 일정한 폭을 갖는 것으로 도시되어 있지만, 다른 실시예들에서, 핀들(66) 및/또는 나노구조무들(55)은, 핀들(66) 및/또는 나노구조물들(55)의 각각의 폭이 기판(50)을 향하는 방향으로 연속적으로 증가하도록, 테이퍼형 측벽(tapered sidewall)들을 가질 수 있다. 이러한 실시예들에서, 나노구조물들(55)의 각각은 상이한 폭을 가질 수 있고, 사다리꼴의 형상일 수 있다.
도 4a 및 도 4b에서, 얕은 트렌치 격리(STI) 영역들(68)은 핀들(66)에 인접하게 형성된다. STI 영역들(68)은 제 2 기판(50C), 핀들(66), 및 나노구조물들(55) 위에 그리고 인접한 핀들(66)과 나노구조물들(55) 사이에 절연 재료를 퇴적함으로써 형성될 수 있다. 절연 재료는 실리콘 산화물, 질화물 등, 또는 이들의 조합과 같은 산화물일 수 있으며, 고밀도 플라즈마 CVD (HDP-CVD), 유동성 CVD (FCVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 절연 재료는 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 옥시 탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 옥시 질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈륨 산화물(TaO), 란탄 산화물(LaO), 이트륨 산화물(YO), 탄탈륨 탄질화물(TaCN), 실리콘 질화물(SiN), 실리콘 옥시 탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 실리콘 탄질화물(SiCN), 또는 이들의 조합들 또는 다중층들 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 도시된 실시예에서, 절연 재료는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면, 어닐링 공정이 수행될 수 있다. 일부 실시예에서, 절연 재료는 과잉 절연 재료가 나노구조물들(55)을 덮도록 형성된다. 절연 재료가 단일 층으로서 도시되어 있지만, 일부 실시예는 다중층들을 이용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별도로 도시되지 않음)는 먼저 기판(50), 핀들(66), 및 나노구조물들(55)의 표면들을 따라 형성될 수 있다. 그 후, 위에서 논의된 것과 같은 충전 재료가 라이너 위에 형성될 수 있다.
그 후 나노구조물들(55) 위의 과잉 절연 재료를 제거하기 위해 절연 재료에 대해 제거 공정이 적용된다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 평탄화 공정은, 평탄화 공정이 완료된 후 나노구조물들(55)과 절연 재료의 상단 표면들이 동일한 높이에 있도록, 나노구조물들(55)을 노출시킨다.
그 다음 절연 재료는 STI 영역들(68)을 형성하도록 리세싱된다. 절연 재료는, 나노구조물들(55)과 핀들(66)의 상부 부분들이 n 타입 영역(50N) 및 p 타입 영역(50P)에서 이웃하는 STI 영역들(68) 사이에서 돌출되도록, 리세싱된다. 또한, STI 영역들(68)의 상단 표면들은 (도시된 바와 같은) 평탄한 표면들, 볼록한 표면들, 오목한 표면들(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역들(68)의 상단 표면들은 적절한 에칭에 의해 평탄하고, 볼록하고, 및/또는 오목하게 형성될 수 있다. STI 영역들(68)은 절연 재료의 재료에 대해 선택적인 것과 같은 (예컨대, 핀들(66) 및 나노구조물들(55)의 재료보다 빠른 레이트로 절연 재료의 재료를 에칭하는) 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화 수소산(dilute hydrofluoric acid)(dHF)을 사용하는 산화물 제거가 사용될 수 있다.
도 2a 내지 도 4b와 관련하여 위에서 기술된 공정은 핀들(66) 및 나노구조물들(55)이 어떻게 형성될 수 있는지에 대한 일 예일 뿐이다. 일부 실시예에서, 핀들(66) 및/또는 나노구조물들(55)은 마스크 및 에피택셜 성장 공정을 사용하여 형성될 수 있다. 예를 들어, 유전체층은 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치들은 유전체층을 관통하게 에칭되어 하부의 기판(50)을 노출시킬 수 있다. 에피택셜 구조물들은 트렌치들 내에서 에피택셜로 성장될 수 있고, 유전체층은, 에피택셜 구조물들이 핀들(66) 및/또는 나노구조물들(55)을 형성하기 위해 유전체층으로부터 돌출되도록, 리세싱될 수 있다. 에피택셜 구조물들은 제 1 반도체 재료들 및 제 2 반도체 재료들과 같은 위에서 논의된 교번 반도체 재료들을 포함할 수 있다. 에피택셜 구조물들이 에피택셜로 성장되는 일부 실시예에서, 에피택셜로 성장된 재료들은 성장 동안 인시튜로 도핑될 수 있으며, 이는 사전 및/또는 후속 주입을 배제할 수 있지만, 인시튜 및 주입 도핑이 함께 사용될 수 있다.
추가적으로, 제 1 반도체층들(51)(및 결과적인 제 1 나노구조물들(52)) 및 제 2 반도체층들(53)(및 결과적인 제 2 나노구조물들(54))은 예시적인 목적을 위해 p 형 영역(50P) 및 n 타입 영역(50N)에서 동일한 재료들을 포함하는 것으로 본원에서 예시되고 논의된다. 따라서, 일부 실시예에서, 제 1 반도체층들(51) 및 제 2 반도체층들(53) 중 하나 또는 둘 모두는 p 타입 영역(50P) 및 n 타입 영역(50N)에서 상이한 재료일 수 있거나 상이한 순서로 형성될 수 있다.
또한 도 4a 및 도 4b에서, 적절한 웰들(wells)(별도로 도시되지 않음)이 핀들(66), 나노구조물들(55), 및/또는 STI 영역들(68) 내에 형성될 수 있다. 상이한 웰 타입들을 갖는 실시예들에서, n 타입 영역(50N) 및 p 타입 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크들(별도로 도시되지 않음)을 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n 타입 영역(50N) 및 p 타입 영역(50P)에서 나노구조물들(55), 핀들(66), 및 STI 영역들(68) 위에 형성될 수 있다. 포토레지스트는 p 타입 영역(50P)을 노출하도록 패터닝될 수 있다. 포토레지스트는 스핀-온 기술(spin-on technique)을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p 타입 영역(50P)에서 n 타입 불순물 주입이 수행될 수 있고, 포토레지스트는 n 타입 영역(50N) 내로 n 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 기능할 수 있다. n 타입 불순물들은 그 영역에서 약 1013 atoms/cm3 내지 약 1014 atoms/cm3의 범위의 농도로 주입되는 인, 비소, 또는 안티몬 등일 수 있다. 주입 후, 포토레지스트는, 예를 들어, 허용 가능한 애싱 공정에 의해 제거될 수 있다.
p 타입 영역(50P)의 주입 후 또는 이전에, 포토레지스트 또는 다른 마스크들(별도로 도시되지 않음)이 p 타입 영역(50P) 및 n 타입 영역(50N)에서 나노구조물들(55), 핀들(66), 및 STI 영역들(68) 위에 형성될 수 있다. 포토레지스트는 n 타입 영역(50N)을 노출하도록 패터닝될 수 있다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n 타입 영역(50N)에서 n 타입 불순물 주입이 수행될 수 있고, 포토레지스트는 p 타입 영역(50P) 내로 p 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 기능할 수 있다. p 타입 불순물들은 그 영역에서 약 1013 atoms/cm3 내지 약 1014 atoms/cm3의 범위의 농도로 주입되는 붕소, 붕소 불화물, 또는 인듐 등일 수 있다. 주입 후, 포토레지스트는, 예를 들어, 허용 가능한 애싱 공정에 의해 제거될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)의 주입 후, 주입 손상을 수리하고 주입된 p 타입 및/또는 n 타입 불순물들을 활성화하기 위해 어닐링을 수행할 수 있다. 일부 실시예에서, 에피택셜 핀들 및 나노구조물들의 성장된 재료들은 성장 동안 인시튜로 도핑될 수 있으며, 이는 주입을 배제할 수 있지만, 인시튜 및 주입 도핑이 함께 사용될 수 있다.
도 5a 및 도 5b에서, 더미 유전체층(70)은 핀들(66) 및/또는 나노구조물들(55) 위에 형성된다. 더미 유전체층(70)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합일 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로 성장될 수 있다. 더미 유전체층(70) 위에는 더미 게이트층(72)이 형성되고, 더미 게이트층(72) 위에는 마스크층(74)이 형성된다. 더미 게이트층(72)은 더미 유전체층(70) 위에 퇴적될 수 있고, 그 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 마스크층(74)은 더미 게이트층(72) 위에 퇴적될 수 있다. 더미 게이트층(72)은 도전성, 반 도전성, 또는 비 도전성 재료일 수 있으며, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물들, 금속 실리사이드들, 금속 산화물들, 및 금속들을 포함하는 그룹에서 선택될 수 있다. 더미 게이트층(72)은 물리 기상 증착(PVD), CVD, 스퍼터 증착, 또는 선택된 재료를 퇴적하기 위한 다른 기술들에 의해 퇴적될 수 있다. 더미 게이트층(72)은 STI 영역들(68)의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료들로 제조될 수 있다. 마스크층(74)은, 예를 들어, 실리콘 질화물, 또는 실리콘 옥시 질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트층(72) 및 단일 마스크층(74)은 n 타입 영역(50N) 및 p 타입 영역(50P)에 걸쳐 형성된다. 주목할 것은 더미 유전체층(70)이 단지 예시적인 목적으로 핀들(66) 및 나노구조물들(55)만을 덮는 것으로 도시되어 있다는 것이다. 일부 실시예에서, 더미 유전체층(70)은, 더미 유전체층(70)이 STI 영역들(68)을 덮고 더미 유전체층(70)이 더미 게이트층(72)과 STI 영역들(68) 사이에서 연장되도록, 퇴적될 수 있다.
도 6a 내지 도 40c는 실시예 디바이스들의 제조에서 다양한 추가 단계들을 도시한 것이다. 도 6a 내지 도 40c는 n 타입 영역(50N) 또는 p 타입 영역(50P)에서의 피처들을 도시한 것이다. 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 도 30a, 도 31a, 도 32a, 도 33a, 도 34a, 도 35a, 도 36a, 도 37a, 도 38a, 도 39a, 및 도 40a는 단채널 영역(50S) 또는 장채널 영역(50L)의 피처들을 도시한 것이다. 도 6a 내지 도 40c의 나머지는 단채널 영역(50S) 및 장채널 영역(50L) 모두에서의 피처들을 도시한 것이다.
도 6a 내지 도 6c에서, 마스크층(74)(도 5a 및 도 5b 참조)은 마스크들(78)을 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 그 다음, 마스크들(78)의 패턴은 더미 게이트층(72) 및 더미 유전체층(70)으로 전사되어 더미 게이트들(76) 및 더미 게이트 유전체들(71)을 각각 형성할 수 있다. 더미 게이트들(76)은 나노구조물들(55)의 각각의 채널 영역들을 덮는다. 마스크들(78)의 패턴은 인접한 더미 게이트들(76)로부터 더미 게이트들(76)의 각각을 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트들(76)은 각각의 핀들(66)의 길이 방향에 대해 실질적으로 수직인 길이 방향을 가질 수 있다.
도 7a 내지 도 7c에서, 제 1 스페이서층(80) 및 제 2 스페이서층(82)은 각각 도 6a 내지 도 6c에 도시된 구조물들 위에 형성된다. 제 1 스페이서층(80) 및 제 2 스페이서층(82)은 자기 정렬된 소스/드레인 영역들을 형성하기 위한 스페이서로서 작용하도록 순차적으로 패터닝될 것이다. 도 7a 내지 도 7c에서, 제 1 스페이서층(80)은 마스크들(78) 및 나노구조물들(55)의 상단 표면들 및 측벽들; STI 영역들(68)의 상단 표면들; 및 핀들(66), 더미 게이트들(76), 및 더미 게이트 유전체들(71)의 측벽들 상에 형성된다. 제 2 스페이서층(82)은 제 1 스페이서층(80) 위에 퇴적된다. 제 1 스페이서층(80)은 열 산화와 같은 기술을 사용하여 실리콘 산화물, 실리콘 질화물, 또는 실리콘 옥시 질화물 등으로 형성되거나, 또는 CVD, 또는 ALD 등에 의해 퇴적될 수 있다. 제 2 스페이서층(82)은 제 1 스페이서층(80)의 재료와는 상이한 에칭 레이트를 갖는 재료, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 옥시 질화물 등으로 형성될 수 있으며, CVD, 또는 ALD 등에 의해 퇴적될 수 있다.
제 1 스페이서층(80)이 형성된 후 그리고 제 2 스페이서층(82)을 형성하기 전에, 저농도로 도핑된 소스/드레인(lightly doped source/drain)(LDD) 영역들(별도로 도시되지 않음)에 대한 주입이 수행될 수 있다. 도 4a 및 도 4b에서 위에 논의된 주입과 유사한 상이한 디바이스 타입을 갖는 실시예들에서, 포토레지스트와 같은 마스크가 p 타입 영역(50P)을 노출시키면서 n 타입 영역(50N) 위에 형성될 수 있으며, 적절한 타입(예컨대, p 타입)의 불순물들이 p 타입 영역(50P)에서의 노출된 핀들(66) 및 나노구조물들(55) 내로 주입될 수 있다. 마스크는 그 후 제거될 수 있다. 후속적으로, 포토레지스트와 같은 마스크가 n 타입 영역(50N)을 노출시키면서 p 타입 영역(50P) 위에 형성될 수 있으며, 적절한 타입의 불순물들(예컨대, n 타입)이 n 타입 영역(50N)에서의 노출된 핀들(66) 및 나노구조물들(55) 내로 주입될 수 있다. 마스크는 그 후 제거될 수 있다. n 타입 불순물들은 전술한 n 타입 불순물들 중 임의의 것일 수 있고, p 타입 불순물들은 전술한 p 타입 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1x1015 atoms/cm3 내지 약 1x1019 atoms/cm3의 범위의 불순물들의 농도를 가질 수 있다. 어닐링은 주입 손상을 수리하고 주입된 불순물들을 활성화하는 데 사용될 수 있다.
도 8a 내지 도 8c에서, 제 1 스페이서층(80) 및 제 2 스페이서층(82)은 제 1 스페이서들(81) 및 제 2 스페이서들(83)을 형성하도록 에칭된다. 이하에서 보다 상세히 논의되는 바와 같이, 제 1 스페이서들(81) 및 제 2 스페이서들(83)은 후속 처리 동안 핀들(66) 및/또는 나노구조물들(55)의 측벽들을 보호할 뿐만 아니라 후속적으로 형성되는 소스 드레인 영역들을 자체 정렬하는 데 사용될 수 있다. 제 1 스페이서층(80) 및 제 2 스페이서층(82)은 등방성 에칭 공정들(예컨대, 습식 에칭 공정들), 이방성 에칭 공정들(예컨대, 건식 에칭 공정들), 다중 공정들, 또는 이들의 조합들 등과 같은 적합한 에칭 공정들을 사용하여 에칭될 수 있다. 일부 실시예에서, 제 2 스페이서층(82)의 재료는 제 1 스페이서층(80)의 재료와는 상이한 에칭 레이트를 가지며, 그에 따라 제 1 스페이서층(80)은 제 2 스페이서층(82)을 패터닝할 때 에칭 정지층으로서 작용할 수 있다. 제 2 스페이서층(82)은 또한 제 1 스페이서층(80)을 패터닝할 때 마스크로서 작용할 수 있다. 예를 들어, 제 2 스페이서층(82)은 제 1 스페이서층(80)이 에칭 정지층으로 작용하는 동안 이방성 에칭 공정을 사용하여 에칭될 수 있다. 제 2 스페이서층(82)의 나머지 부분들은 도 8c에 도시된 바와 같이, 제 2 스페이서들(83)을 형성할 수 있다. 그 후, 제 2 스페이서들(83)은 제 1 스페이서층(80)의 노출된 부분들을 에칭하면서 마스크로서 작용하여, 도 8b 및 도 8c에 도시된 바와 같이, 제 1 스페이서들(81)을 형성한다.
도 8c에 도시된 바와 같이, 제 1 스페이서들(81) 및 제 2 스페이서들(83)은 핀들(66) 및/또는 나노구조물들(55)의 측벽들 상에 배치된다. 도 8b에 도시된 바와 같이, 일부 실시예에서, 제 2 스페이서층(82)은 마스크들(78), 더미 게이트들(76), 및 더미 게이트 유전체들(71)에 인접한 제 1 스페이서층(80) 위에서 제거될 수 있고, 제 1 스페이서들(81)은 마스크들(78), 더미 게이트들(76), 및 더미 게이트 유전체들(71)의 측벽들 상에 배치된다. 다른 실시예들에서, 제 2 스페이서층(82)의 일부는 마스크들(78), 더미 게이트들(76), 및 더미 게이트 유전체들(71)에 인접한 제 1 스페이서층(80) 위에 남아있을 수 있다.
주목할 것은 위의 개시 내용은 일반적으로 스페이서들 및 LDD 영역들을 형성하는 공정을 기술하고 있다는 것이다. 다른 공정들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서들이 이용될 수 있고, 상이한 순서의 단계들이 이용될 수 있고(예컨대, 제 1 스페이서들(81)은 제 2 스페이서층(82)을 퇴적하기 전에 패터닝될 수 있고), 추가 스페이서들이 형성 및 제거되는 등이 수행될 수 있다. 더욱이, n 타입 및 p 타입 디바이스들은 상이한 구조물들 및 단계들을 사용하여 형성될 수 있다.
도 9a 내지 도 9c에서, 제 1 리세스들(86)이 나노구조물들(55) 내에 형성된다. 에피택셜 재료들 및 에피택셜 소스/드레인 영역들은 제 1 리세스들(86) 내에 후속적으로 형성될 것이다. 제 1 리세스들(86)은 제 1 나노구조물들(52) 및 제 2 나노구조물들(54) 중 하나 이상을 관통하여 연장될 수 있다. 도 9b 및 도 9c에 도시된 바와 같이, 제 1 리세스들(86)은 제 2 나노구조물(54C), 제 1 나노구조물(52C), 및 제 2 나노구조물(54B)를 관통하여 연장될 수 있고, 제 1 나노구조물(52B)을 통해 부분적으로 연장될 수 있다. 그러나, 일부 실시예에서, 제 1 리세스들(86)은 제 1 나노구조물들(52) 및 제 2 나노구조물들(54) 중의 임의의 것을 관통하여 연장될 수 있고 그리고 심지어는 기판(50) 내로 연장될 수 있다. 도 9b 및 도 9c에 도시된 바와 같이, 제 1 리세스들(86)은 단채널 영역(50S) 내에 형성될 수 있다.
제 1 리세스들(86)은, 도 8a 내지 도 8c에 도시된 구조물들 위에 제 1의 패터닝된 마스크(84)를 형성한 다음, 제 1의 패터닝된 마스크(84), 마스크들(78), 제 1 스페이서들(81), 및 제 2 스페이서들(83)을 마스크들로서 사용하여 나노구조물들(55)을 에칭함으로써 형성될 수 있다. 제 1의 패터닝된 마스크(84)는, 스핀-온 코팅 등을 사용하여 포토레지스트층을 퇴적함으로써 형성될 수 있다. 포토레지스트층은 그 후, 포토레지스트층을 패터닝된 에너지 소스(예컨대, 패터닝된 광 소스)에 노출시키고 포토레지스트층을 현상함으로써 패터닝되어, 포토레지스트층의 노출되거나 노출되지 않은 부분을 제거할 수 있고, 이에 의해 제 1의 패터닝된 마스크(84)를 형성할 수 있다. 나노구조물들(55)은 그 후 RIE, 또는 NBE 등과 같은 이방성 에칭 공정들을 사용하여 에칭된다. 나노구조물들(55)의 각 층을 에칭하기 위해 단일 에칭 공정 또는 다중 에칭 공정들이 사용될 수 있다. 제 1 리세스들(86)이 원하는 깊이에 도달한 후에 제 1 리세스들(86)의 에칭을 정지시키기 위해 시간 설정된 에칭 공정들(timed etching processes)이 사용될 수 있다. 제 1의 패터닝된 마스크(84)는 그 후 제거될 수 있다.
도 10a 내지 도 10c에서, 제 1 리세스들(86)은 나노구조물들(55)을 통해 핀들(66) 및 기판(50) 내로 연장되고, 제 2 리세스들(90)은 나노구조물들(55), 핀들(66), 및 기판(50) 내에 형성된다. 에피택셜 재료들 및 에피택셜 소스/드레인 영역들은 제 1 리세스들(86)에 후속적으로 형성될 것이고, 에피택셜 소스/드레인 영역들은 제 2 리세스들(90) 내에 후속적으로 형성될 것이다. 도 10b 및 도 10c에 도시된 바와 같이, 제 1 리세스들(86) 및 제 2 리세스들(90) 모두는 나노구조물들(55)을 통해 핀들(66) 및 기판(50) 내로 연장될 수 있다. 제 1 리세스들(86) 및 제 2 리세스들(90)의 하단 표면들은 STI 영역들(68)의 상단 표면들 아래에 배치될 수 있다. 제 1 리세스들(86)의 하단 표면들은 제 2 리세스들(90)의 하단 표면들 아래로 약 30 nm 내지 약 70nm 범위의 거리(D1)에 배치될 수 있다. 도 10b 및 도 10c에 도시된 바와 같이, 제 1 리세스들(86) 및 제 2 리세스들(90)은 단채널 영역(50S) 내에 형성될 수 있다.
제 1의 패터닝된 마스크(84)를 제거한 후 도 9a 내지 도 9c에 도시된 구조물들 위에 제 2의 패터닝된 마스크(88)를 형성한 다음, 제 2의 패터닝된 마스크(88), 마스크들(78), 제 1 스페이서들(81), 및 제 2 스페이서들(83)을 마스크들로서 사용하여 나노구조물들(55), 핀들(66), 및 기판(50)을 에칭함으로써, 제 1 리세스들(86)이 연장될 수 있고 제 2 리세스들이 형성될 수 있다. 제 2의 패터닝된 마스크(88)는, 스핀-온 코팅 등을 사용하여 포토레지스트층을 퇴적함으로써 형성될 수 있다. 포토레지스트층은 그 후, 포토레지스트층을 패터닝된 에너지 소스(예컨대, 패터닝된 광 소스)에 노출시키고 포토레지스트층을 현상함으로써 패터닝되어, 포토레지스트층의 노출되거나 노출되지 않은 부분을 제거할 수 있고, 이에 의해 제 2의 패터닝된 마스크(88)를 형성할 수 있다. 나노구조물들(55), 핀들(66), 및 기판(50)은 그 후 RIE, 또는 NBE 등과 같은 이방성 에칭 공정들을 사용하여 에칭된다. 나노구조물들(55), 핀들(66), 및/또는 기판(50)의 각 층을 에칭하기 위해 단일 에칭 공정 또는 다중 에칭 공정들이 사용될 수 있다. 제 1 리세스들(86) 및 제 2 리세스들(90)이 원하는 깊이에 도달한 후에 제 1 리세스들(86) 및 제 2 리세스들(90)의 에칭을 정지시키기 위해 시간 설정된 에칭 공정들이 사용될 수 있다. 제 2의 패터닝된 마스크(88)는 그 후 제거될 수 있다.
도 11a 내지 도 11c에서, 제 3 리세스들(94)은 나노구조물들(55), 핀들(66), 및 기판(50) 내에 형성된다. 에피택셜 소스/드레인 영역들은 제 3 리세스들(94) 내에 후속적으로 형성될 것이다. 도 11b 및 도 11c에 도시된 바와 같이, 제 3 리세스들(94)은 나노구조물들(55)을 통해 핀들(66) 및 기판(50) 내로 연장될 수 있다. 제 3 리세스들(94)의 하단 표면들은 STI 영역들(68)의 상단 표면들 아래에 배치될 수 있다. 도 11b 및 도 11c에 도시된 바와 같이, 제 3 리세스들(94)은 장채널 영역(50L) 내에 형성될 수 있다.
제 3 리세스들(94)은, 제 2의 패터닝된 마스크(88)를 제거한 후 도 10a 내지 도 10c에 도시된 구조물들 위에 제 3의 패터닝된 마스크(92)를 형성한 다음, 제 3의 패터닝된 마스크(92), 마스크들(78), 제 1 스페이서들(81), 및 제 2 스페이서들(83)을 마스크들로서 사용하여 나노구조물들(55), 핀들(66), 및 기판(50)을 에칭함으로써, 형성될 수 있다. 제 3의 패터닝된 마스크(92)는, 스핀-온 코팅 등을 사용하여 포토레지스트층을 퇴적함으로써 형성될 수 있다. 포토레지스트층은 그 후, 포토레지스트층을 패터닝된 에너지 소스(예컨대, 패터닝된 광 소스)에 노출시키고 포토레지스트층을 현상함으로써 패터닝되어, 포토레지스트층의 노출되거나 노출되지 않은 부분을 제거할 수 있고, 이에 의해 제 3의 패터닝된 마스크(92)를 형성할 수 있다. 나노구조물들(55), 핀들(66), 및 기판(50)은 그 후 RIE, 또는 NBE 등과 같은 이방성 에칭 공정들을 사용하여 에칭된다. 나노구조물들(55), 핀들(66), 및/또는 기판(50)의 각 층을 에칭하기 위해 단일 에칭 공정 또는 다중 에칭 공정들이 사용될 수 있다. 제 3 리세스들(94)이 원하는 깊이에 도달한 후에 제 3 리세스들(94)의 에칭을 정지시키기 위해 시간 설정된 에칭 공정들이 사용될 수 있다. 제 3의 패터닝된 마스크(92)는 그 후 제거될 수 있다.
도 11b에 도시된 바와 같이, 제 1 리세스들(86)은 핀들(66)의 상단 표면들 아래의 깊이(D2)까지 연장되고, 제 2 리세스들(90)은 핀들(66)의 상단 표면들 아래의 깊이(D3)까지 연장되고, 그리고 제 3 리세스들(94)은 핀들(66)의 상단 표면들 아래의 깊이(D4)까지 연장된다. 깊이(D3)는 약 5 nm 내지 약 30 nm일 수 있고, 깊이(D2)는 약 50 nm 내지 약 150 nm일 수 있고, 그리고 깊이(D4)는 약 50 nm 내지 약 150 nm일 수 있다. 제 1 리세스들(86), 제 2 리세스들(90), 및 제 3 리세스들(94)은 후술적으로 형성되는 후측 비아들(예를 들어, 도 37a 내지 도 37f와 관련하여 후술되는 후측 비아들(180))의 길이를 제어하기 위해 전술한 범위들의 깊이로 에칭될 수 있다. 더욱이, 선택된 길이들을 갖는 후측 비아들을 제공하게 되면 디바이스 성능을 향상시킬 수 있고, 단채널 영역들(50S)뿐만 아니라 장채널 영역들(50L) 내에 후측 비아들을 제공하게 되면 성능을 향상시킬 수 있는 동시에 장채널 영역들(50L)에서 디바이스 밀도를 증가시킬 수 있다.
도 12a 내지 도 12c에서, 제 1 리세스들(86), 제 2 리세스들(90), 및 제 3 리세스들(94)에 의해 노출되는 제 1 반도체 재료들(예컨대, 제 1 나노구조물들(52))로 형성된 다중층 스택(64)의 층들의 측벽들의 부분은 측벽 리세스들(96)을 형성하도록 에칭된다. 측벽 리세스들(96)에 인접한 제 1 나노구조물들(52)의 측벽들이 도 12b에서 직선인 것으로 도시되어 있지만, 측벽들은 오목하거나 볼록할 수 있다. 측벽들은 습식 에칭 등과 같은 등방성 에칭 공정들을 사용하여 에칭될 수 있다. 제 1 나노구조물들(52)이, 예컨대, SiGe를 포함하고 제 2 나노구조물들(54)이, 예컨대, Si 또는 SiC를 포함하는 일 실시예에서, 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide)(TMAH), 또는 암모늄 하이드록사이드(ammonium hydroxide)(NH4OH) 등을 이용한 건식 에칭 공정이 제 1 나노구조물들(52)의 측벽들을 에칭하는 데 사용될 수 있다.
도 13a 내지 도 13d에서, 제 1 내부 스페이서들(98)이 측벽 리세스(96) 내에 형성된다. 제 1 내부 스페이서들(98)은 도 12a 내지 도 12c에 도시된 구조물들 위에 내부 스페이서층(별도로 도시되지 않음)을 퇴적함으로써 형성될 수 있다. 내부 스페이서층은 컨포멀 퇴적 공정, 예를 들어, CVD, 또는 ALD 등에 의해 퇴적될 수 있다. 내부 스페이서층은 실리콘 질화물 또는 실리콘 옥시 질화물과 같은 재료를 포함할 수 있지만, 약 3.5 미만의 k 값을 갖는 저 유전 상수(로우-k) 재료들과 같은 임의의 적합한 재료가 이용될 수 있다. 일부 실시예에서, 내부 스페이서층은 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 옥시 탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 옥시 질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈륨 산화물(TaO), 란탄 산화물(LaO), 이트륨 산화물(YO), 탄탈륨 탄질화물(TaCN), 실리콘 질화물(SiN), 실리콘 옥시 탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 실리콘 탄질화물(SiCN), 또는 이들의 조합들 또는 다중층들 등을 포함할 수 있다. 내부 스페이서층은 약 1 nm 내지 약 40 nm의 두께로 퇴적될 수 있다. 내부 스페이서층은 이방성 에칭 공정, 예를 들어, RIE, 또는 NBE 등에 의해 에칭되어 제 1 내부 스페이서들(98)을 형성할 수 있다. 제 1 내부 스페이서들(98)의 외부 측벽들이 제 2 나노구조물들(54)의 측벽들과 같은 높이로 도시되어 있지만, 제 1 내부 스페이서들(98)의 외부 측벽들은 제 2 나노구조물들(54)의 측벽들을 넘어서 연장될 수 있거나 또는 이들로부터 리세싱될 수 있다. 더욱이, 제 1 내부 스페이서들(98)의 외부 측벽들이 도 13b에서 직선인 것으로 도시되어 있지만, 제 1 내부 스페이서들(98)의 외부 측벽들은 오목하거나 볼록할 수 있다. 일 예로서, 도 13d는, 제 1 나노구조물들(52)의 측벽들이 오목하고, 제 1 내부 스페이서들(98)의 외부 측벽들이 오목하고, 그리고 제 1 내부 스페이서들(98)이 제 2 나노구조물들(54)의 측벽들로부터 리세싱되는 일 실시예를 도시한 것이다.
제 1 내부 스페이서들(98)은 후속적으로 형성되는 소스/드레인 영역들(예를 들어, 도 15a 내지 도 15d와 관련하여 후술되는 에피택셜 소스/드레인 영역들(106))과 후속적으로 형성되는 게이트 구조물들(예를 들어, 도 20a 내지 도 20c와 관련하여 후술되는 게이트 유전체층들(114) 및 게이트 전극들(116)을 포함하는 게이트 구조물들) 사이의 격리 피처들로서 작용한다. 이하에서 보다 상세히 논의되는 바와 같이, 소스/드레인 영역들은 제 1 리세스들(86), 제 2 리세스들(90), 및 제 3 리세스들(94) 내에 형성될 것이지만, 제 1 나노구조물들(52)은 대응하는 게이트 구조물들 대체될 것이다. 제 1 내부 스페이서들(98)은 또한 게이트 구조물들을 형성하는 데 사용되는 에칭 공정들과 같은 후속하는 에칭 공정들에 의한 소스/드레인 영역들에 대한 손상을 방지하는 데 사용될 수 있다.
도 14a 내지 도 14c에서, 제 1 에피택셜 재료(102)가 제 1 리세스들(86) 내에 형성된다. 일부 실시예에서, 제 1 에피택셜 재료(102)는 희생 재료일 수 있으며, 이는 후속적으로 제거되어 후측 비아들(예를 들어, 도 37a 내지 도 37f와 관련하여 후술되는 후측 비아들(180))을 형성하게 된다. 도 14b 및 도 14c에 도시된 바와 같이, 제 1 에피택셜 재료(102)의 상단 표면들은 제 2 리세스들(90)의 하단 표면들과 동일한 높이에 있을 수 있다. 그러나, 일부 실시예에서, 제 1 에피택셜 재료(102)의 상단 표면들은 제 2 리세스들(90)의 하단 표면 위 또는 아래에 배치될 수 있다. 예를 들어, 제 1 에피택셜 재료(102)의 높이는 거리(D1)(예컨대, 제 1 리세스들(86)과 제 2 리세스들(90)의 하단 표면들 사이의 높이 차이)와 실질적으로 동일할 수 있다.
제 1 에피택셜 재료(102)는 제 1 리세스들(86)에서 화학 기상 증착(chemical vapor deposition)(CVD), 원자 층 증착(atomic layer deposition)(ALD), 기상 에피택시(vapor phase epitaxy)(VPE), 또는 분자 빔 에피택시(molecular beam epitaxy)(MBE) 등과 같은 공정을 사용하여 에피택셜로 성장될 수 있다. 제 4의 패터닝된 마스크(102)는 제 1 에피택셜 재료(102)를 형성하기 전에 도 10a 내지 도 10c에 도시된 구조물들 위에 형성되어, 제 2 리세스들(90) 및 제 3 리세스들(94) 내에 제 1 에피택셜 재료(102)가 형성되는 것을 방지할 수 있다. 제 4의 패터닝된 마스크(100)는, 스핀-온 코팅 등을 사용하여 포토레지스트층을 퇴적함으로써 형성될 수 있다. 포토레지스트층은 그 후, 포토레지스트층을 패터닝된 에너지 소스(예컨대, 패터닝된 광 소스)에 노출시키고 포토레지스트층을 현상함으로써 패터닝되어, 포토레지스트층의 노출되거나 노출되지 않은 부분을 제거할 수 있고, 이에 의해 제 4의 패터닝된 마스크(100)를 형성할 수 있다. 제 1 에피택셜 재료(102)는 그 후 제 1 리세스들(86) 내에 퇴적될 수 있다. 제 4의 패터닝된 마스크(100)는 그 후 제거될 수 있다.
제 1 에피택셜 재료(102)는 실리콘 게르마늄 등과 같은 임의의 허용 가능한 재료를 포함할 수 있다. 제 1 에피택셜 재료(102)가 실리콘 게르마늄을 포함하는 실시예들에서, 제 1 에피택셜 재료(102)의 게르마늄 농도는 약 10 원자 퍼센트 내지 약 50 원자 퍼센트일 수 있다. 전술한 범위의 게르마늄 농도들을 제공하게 되면, 기판(50)은 후속 공정 단계들에서 제 1 에피택셜 재료(102)에 대해 선택적으로 에칭될 수 있다. 전술한 범위의 게르마늄 농도들을 제공하게 되면, 또한 제 1 에피택셜 재료(102)가 후속적으로 형성되는 소스/드레인 영역들(예를 들어, 도 15a 내지 도 15d와 관련하여 후술되는 에피택셜 소스/드레인 영역들(106)) 및 유전체층들에 대해 선택적으로 에칭될 수 있다. 따라서, 제 1 에피택셜 재료(102)는, 에피택셜 소스/드레인 영역들 및 층간 유전체들을 크게 제거하지 않고도, 제거되어 후측 비아들로 대체될 수 있다.
도 15a 내지 도 15d에서, 제 2 에피택셜 재료(104)는 제 1 에피택셜 재료(102) 위의 제 1 리세스들(86) 내에 그리고 제 2 리세스들(90) 및 제 3 리세스들(94) 내에 형성되고, 에피택셜 소스/드레인 영역들(106)은 제 2 에피택셜 재료(104) 위에 형성된다. 일부 실시예에서, 제 2 에피택셜 재료(104)는 후속적으로 제거되는 희생 재료일 수 있다. 제 2 에피택셜 재료(104)는 제 1 리세스들(86), 제 2 리세스들(90), 및 제 3 리세스들(94)에서 화학 기상 증착(CVD), 원자 층 증착(ALD), 기상 에피택시(VPE), 또는 분자 빔 에피택시(MBE) 등과 같은 공정을 사용하여 에피택셜로 성장될 수 있다.
제 2 에피택셜 재료(104)는 실리콘, 실리콘 게르마늄, 또는 붕소 도핑된 실리콘 게르마늄 등과 같은 임의의 허용 가능한 재료를 포함할 수 있다. 제 2 에피택셜 재료(104)가 실리콘 게르마늄을 포함하는 실시예들에서, 제 2 에피택셜 재료(104)의 게르마늄 농도는 약 10 원자 퍼센트 내지 약 50 원자 퍼센트일 수 있다. 일부 실시예에서, 제 2 에피택셜 재료(104)는 도펀트들을 추가로 포함할 수 있다. 예를 들어, n 타입 영역들(50N)에서의 제 2 에피택셜 재료(104)는 인 이온들을 포함할 수 있고, p 타입 영역들(50P)에서의 제 2 에피택셜 재료(104)는 붕소를 포함할 수 있다. 제 2 에피택셜 재료(104)는 약 2x1020 atoms/cm3 내지 약 10x1020 atoms/cm3의 도펀트 농도를 가질 수 있다. 전술한 범위들의 게르마늄 농도들 및 붕소 농도들을 제공하게 되면, 기판(50)은 후속 공정 단계들에서 제 2 에피택셜 재료(104)에 대해 선택적으로 에칭될 수 있다. 전술한 범위들의 게르마늄 농도들 및 붕소 농도들을 제공하게 되면, 또한 제 2 에피택셜 재료(104)가 후속적으로 형성되는 소스/드레인 영역들(예를 들어, 도 15a 내지 도 15d와 관련하여 후술되는 에피택셜 소스/드레인 영역들(106)) 및 유전체층들에 대해 선택적으로 에칭될 수 있다. 따라서, 제 2 에피택셜 재료(104)는, 에피택셜 소스/드레인 영역들 및 층간 유전체들을 크게 제거하지 않고도, 제거될 수 있다.
또한, 도 15a 내지 도 15d에서, 에피택셜 소스/드레인 영역들(106)은 제 1 리세스들(86), 제 2 리세스들(90), 및 제 3 리세스들(94) 내에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역들(106)은 제 2 나노구조물들(54)에 응력(stress)을 가하여 성능을 향상시킬 수 있다. 도 15c에 도시된 바와 같이, 에피택셜 소스/드레인 영역들(106)은, 각각의 더미 게이트(76)가 에피택셜 소스/드레인 영역들(106)의 제각기의 이웃하는 쌍들 사이에 배치되도록, 제 1 리세스들(86), 제 2 리세스들(90), 및 제 3 리세스들(94) 내에 형성된다. 일부 실시예에서, 제 1 스페이서들(81)은 더미 게이트들(76)로부터 에피택셜 소스/드레인 영역들(106)을 분리하는 데 사용되고, 그리고 제 1 내부 스페이서들(98)은 제 1 나노구조물들(52)로부터 적절한 측방 거리만큼 에피택셜 소스/드레인 영역들(106)을 분리하는 데 사용되고, 그에 따라 에피택셜 소스/드레인 영역들(106)은 후속적으로 형성된 결과적인 나노-FETs의 게이트들과 단락되지 않게 된다.
n 타입 영역(50N), 예컨대, NMOS 영역에서의 에피택셜 소스/드레인 영역들(106)은 p 타입 영역(50P), 예컨대, PMOS 영역을 마스킹하여 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역들(106)은 n 타입 영역(50N)에서의 제 1 리세스들(86), 제 2 리세스들(90), 및 제 3 리세스들(94) 내에서 에피택셜로 성장된다. 에피택셜 소스/드레인 영역들(106)은 n 타입 나노-FETs에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제 2 나노구조물들(54)이 실리콘인 경우, 에피택셜 소스/드레인 영역들(106)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 또는 실리콘 인화물 등과 같이, 제 2 나노구조물들(54)에 인장 변형(tensile strain)을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(106)은 나노구조물들(55)의 제각기의 상단 표면들로부터 상승된 표면들을 가질 수 있고 패싯들(facets)을 가질 수 있다.
p 타입 영역(50P), 예컨대, PMOS 영역에서의 에피택셜 소스/드레인 영역들(106)은 n 타입 영역(50N), 예컨대, NMOS 영역을 마스킹하여 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역들(106)은 p 타입 영역(50P)에서의 제 1 리세스들(86), 제 2 리세스들(90), 및 제 3 리세스들(94) 내에서 에피택셜로 성장된다. 에피택셜 소스/드레인 영역들(106)은 p 타입 나노-FETs에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제 2 나노구조물들(54)이 실리콘인 경우, 에피택셜 소스/드레인 영역들(106)은 실리콘, 인 도핑된 실리콘, 실리콘 게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 또는 게르마늄 주석 등과 같이, 제 2 나노구조물들(54)에 압축 변형 또는 응력을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(106)이 실리콘 게르마늄을 포함하는 실시예들에서, 에피택셜 소스/드레인 영역들(106)의 게르마늄 농도는 약 10 원자 퍼센트 내지 약 50 원자 퍼센트일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역들(106)은 도펀트들을 추가로 포함할 수 있다. 예를 들어, n 타입 영역들(50N)에서의 에피택셜 소스/드레인 영역들(106)은 인 이온들을 포함할 수 있고, p 타입 영역들(50P)에서의 에피택셜 소스/드레인 영역들(106)은 붕소를 포함할 수 있다. 에피택셜 소스/드레인 영역들(106)은 약 2x1020 atoms/cm3 내지 약 10x1020 atoms/cm3의 도펀트 농도를 가질 수 있다. 전술한 범위들의 게르마늄 농도들 및 붕소 농도들을 제공하게 되면, 기판(50)은 후속 공정 단계들에서 제 2 에피택셜 재료(104)에 대해 선택적으로 에칭될 수 있다. 전술한 범위들의 게르마늄 농도들 및 붕소 농도들을 제공하게 되면, 제 2 에피택셜 재료(104)는 에피택셜 소스/드레인 영역들(106)에 대해 선택적으로 에칭될 수 있다. 따라서, 제 2 에피택셜 재료(104)는 에피택셜 소스/드레인 영역들(106)을 크게 제거하지 않고도 제거될 수 있다. 에피택셜 소스/드레인 영역들(106)은 또한 나노구조물들(55)의 제각기의 표면들로부터 상승된 표면들을 가질 수 있고 패싯들을 가질 수 있다.
에피택셜 소스/드레인 영역들(106), 제 1 나노구조물들(52), 제 2 나노구조물들(54), 및/또는 기판(50)에는, 저농도로 도핑된 소스/드레인 영역들을 형성하기 위해 이미 논의된 공정과 유사하게, 소스/드레인 영역들을 형성하기 위한 도펀트들이 주입될 수 있고, 이에 후속적으로 어닐링이 수행될 수 있다. 소스/드레인 영역들은 약 1x1020 atoms/cm3 내지 약 1x1020 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n 타입 및/또는 p 타입 불순물들은 이전에 논의된 불순물들 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역들(106)은 성장 동안 인시튜로 도핑될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서 에피택셜 소스/드레인 영역들(106)을 형성하는 데 사용된 에피택시 공정들의 결과로, 에피택셜 소스/드레인 영역들(106)의 상단 표면들은 나노구조물들(55)의 측벽들을 넘어 외측 측방으로 확장되는 패싯들을 갖는다. 일부 실시예에서, 이러한 패싯들은 도 15c에 도시된 바와 같이, 동일한 나노-FET의 인접한 에피택셜 소스/드레인 영역들(106)이 병합되도록 한다. 일부 실시예에서, 인접한 에피택셜 소스/드레인 영역들(106)은 도 15d에 도시된 바와 같이, 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 도 15c 및 도 15d에 도시된 실시예들에서, 제 1 스페이서들(81)은 STI 영역들(68)의 상단 표면들로부터 연장하도록 형성될 수 있고, 이에 의해 에피택셜 성장을 차단할 수 있다. 일부 다른 실시예에서, 제 1 스페이서들(81)은 나노구조물들(55)의 측벽들의 부분들을 덮어 에피택셜 성장을 추가로 차단할 수 있다. 일부 실시예에서, 제 1 스페이서들(81)을 형성하는 데 사용되는 에칭 공정은, 스페이서 재료를 제거하고, 에피택셜 소스/드레인 영역들(106)이 STI 영역들(68)의 표면들로 연장되도록 조정될 수 있다.
도 16a 내지 도 16c에서, 제 1 층간 유전체(interlayer dielectric)(ILD)(110)는 도 15a 내지 도 15c에 도시된 구조물들 위에 퇴적된다. 제 1 ILD(110)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD (PECVD), 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 재료들은 포스포-실리케이트 글래스(phospho-silicate glass)(PSG), 보로-실리케이트 글래스(boro-silicate glass)(BSG), 붕소 도피이된 포스포-실리케이트 글래스(boron-doped phospho-silicate glass)(BPSG), 또는 도핑되지 않은 실리케이트 글래스(undoped silicate glass)(USG) 등을 포함할 수 있다. 일부 실시예에서, 제 1 ILD(110)는 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 옥시 탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 옥시 질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈륨 산화물(TaO), 란탄 산화물(LaO), 이트륨 산화물(YO), 탄탈륨 탄질화물(TaCN), 실리콘 질화물(SiN), 실리콘 옥시 탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 실리콘 탄질화물(SiCN), 또는 이들의 조합들 또는 다중층들 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 일부 실시예에서, 컨택 에칭 정지층(contact etch stop layer)(CESL)(108)은 제 1 ILD(110)와 에피택셜 소스/드레인 영역들(106), 마스크들(78), 제 1 스페이서들(81), 제 2 스페이서들(83), 및 STI 영역들(68) 사이에 배치된다. CESL(108)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 옥시 질화물 등과 같은 유전체 재료를 포함할 수 있다. 일부 실시예에서, CESL(108)은 상부의 제 1 ILD(110)의 재료와는 상이한 에칭 레이트를 갖는 재료를 포함할 수 있다.
도 17a 내지 도 17c에서, CMP와 같은 평탄화 공정은 제 1 ILD(110)의 상단 표면을 더미 게이트들(76) 또는 마스크들(78)의 상단 표면들과 동일한 높이에 있도록 수행될 수 있다. 평탄화 공정은 또한 더미 게이트들(76) 상의 마스크들(78), 및 마스크들(78)의 측벽들에 따른 제 1 스페이서들(81)의 부분들을 제거할 수 있다. 평탄화 공정 후, 더미 게이트들(76), 제 1 스페이서들(81), 및 제 1 ILD(110)의 상단 표면들은 공정 변화 내에서 동일한 높이에 있을 수 있다. 따라서, 더미 게이트들(76)의 상단 표면들은 제 1 ILD(110)를 통해 노출된다. 일부 실시예에서, 마스크들(78)은 남아 있을 수 있으며, 이 경우 평탄화 공정은 마스크들(78) 및 제 1 스페이서들(81)의 상단 표면과 제 1 ILD(110)의 상단 표면을 동일한 높이에 있게 한다.
도 18a 내지 도 18c에서, 더미 게이트들(76), 및 존재한다면 마스크들(78)은 하나 이상의 에칭 단계에서 제거되고, 그에 따라 제 4 리세스들(112)이 형성된다. 제 4 리세스들(112) 내의 더미 게이트 유전체들(71)의 부분들이 또한 제거된다. 일부 실시예에서, 더미 게이트들(76) 및 더미 게이트 유전체들(71)은 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제 1 ILD(110) 또는 제 1 스페이서들(81)보다 빠른 레이트로 더미 게이트들(76)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 제 4 리세스들(112)의 각각은 후속적으로 완성된 나노-FETs에서 채널 영역들로서 작용하는 나노구조물들(55)의 부분들을 노출 및/또는 이들 위에 놓인다. 채널 영역들로서 작용하는 나노구조물들(55)의 부분들은 에피택셜 소스/드레인 영역들(106)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 게이트 유전체들(71)은 더미 게이트들(76)이 에칭될 때 에칭 정지층들로서 사용될 수 있다. 더미 게이트 유전체들(71)은 그 후 더미 게이트들(76)이 제거된 후에 제거될 수 있다.
도 19a 내지 도 19c에서, 제 1 나노구조물들(52)이 제거되어 제 4 리세스들(112)을 연장시킨다. 제 1 나노구조물들(52)은 제 1 나노구조물들(52)의 재료들에 대해 선택적인 에칭제를 사용하여 습식 에칭 등과 같은 등방성 에칭 공정을 수행함으로써 제거될 수 있지만, 제 2 나노구조물들(54), 기판(50), STI 영역들(58)은 제 1 나노구조물들(52)과 비교하여 상대적으로 에칭되지 않는 상태로 유지된다. 제 1 나노구조물들(52)이, 예컨대, SiGe를 포함하고 제 2 나노구조물들(54A-54C)이, 예컨대, Si 또는 SiC를 포함하는 실시예들에서, 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide)(TMAH), 또는 암모늄 하이드록사이드(ammonium hydroxide)(NH4OH) 등은 제 1 나노구조물들(52)을 제거하는 데 사용될 수 있다.
도 20a 내지 도 20c에서, 게이트 유전체층들(114) 및 게이트 전극들(116)은 대체 게이트들 용으로 형성된다. 게이트 유전체층들(114)은 제 4 리세스들(112) 내에 컨포멀하게 퇴적된다. 게이트 유전체층들(114)은 핀들(66)의 상단 표면들 및 측벽들 상에, 그리고 제 2 나노구조물들(54)의 상단 표면들, 측벽들, 및 하단 표면들 상에 형성될 수 있다. 게이트 유전체층들(114)은 또한 제 1 ILD(110), CESL(108), 제 1 스페이서들(81), 및 STI 영역들(68)의 상단 표면들 상에, 그리고 제 1 내부 스페이서들(98)의 측벽들 상에 퇴적될 수 있다.
일부 실시예에 따르면, 게이트 유전체층들(114)은 산화물, 금속 산화물 등, 또는 이들의 조합들과 같은 하나 이상의 유전체층들을 포함한다. 예를 들어, 일부 실시예에서, 게이트 유전체층들(114)은 실리콘 산화물층 및 실리콘 산화물층 위의 금속 산화물층을 포함할 수 있다. 다른 실시예에서, 게이트 유전체층들(114)은 하이-k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체층들(114)은 약 7.0보다 큰 k 값을 가질 수 있다. 게이트 유전체층들(114)은 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 실리케이트를 포함할 수 있다. 게이트 유전체층들(114)의 구조물은 n 타입 영역(50N)과 p 타입 영역(50P)에서 동일하거나 상이할 수 있다. 게이트 유전체층들(114)의 형성 방법들은 분자 빔 증착(MBD), ALD, PECVD 등을 포함할 수 있다.
게이트 전극들(116)은 게이트 유전체층들(114) 위에 각각 퇴적되고, 제 4 리세스들(112)의 나머지 부분들을 충전한다. 게이트 전극들(116)은 금속 함유 재료, 예를 들어, 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다중층들을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극들(116)이 도 20a 및 도 20b에 도시되어 있지만, 게이트 전극들(116)은 임의의 수의 라이너층들, 임의의 수의 일 함수 조정층들, 및 충전 재료를 포함할 수 있다. 게이트 전극들(116)을 구성하는 층들의 임의의 조합은 n 타입 영역(50N) 및 p 타입 영역(50P)에서 인접한 제 2 나노구조물들(54) 사이 및 제 2 나노구조물들(54A)과 기판(50) 사이에 퇴적될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서 게이트 유전체층들(114)의 형성은 각 영역의 게이트 유전체층들(114)이 동일한 재료로 형성되도록 동시에 발생할 수 있고, 게이트 전극들(116)의 형성은 각 영역의 게이트 전극들(116)이 동일한 재료로 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체층들(114)은, 게이트 유전체층들(114)이 상이한 재료들일 수 있고 및/또는 상이한 수의 층들을 가질 수 있도록, 개별 공정들에 의해 형성될 수 있고, 및/또는 각 영역의 게이트 전극들(116)은, 게이트 전극들(116)이 상이한 재료들일 수 있고 및/또는 상이한 수의 층들을 가질 수 있도록, 개별 공정들에 의해 형성될 수 있다. 다양한 마스킹 단계들은 개별 공정들을 사용할 때 적절한 영역들을 마스킹하고 노출하는 데 사용될 수 있다.
제 4 리세스들(112)을 충전한 후, 게이트 유전체층들(114) 및 게이트 전극들(99)의 재료의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있고, 상기 과잉 부분들은 제 1 ILD(110)의 상단 표면 위에 있다. 따라서, 게이트 전극들(116) 및 게이트 유전체층들(114)의 재료의 나머지 부분들은 결과적인 나노-FETs의 대체 게이트 구조물들을 형성한다. 게이트 전극들(116) 및 게이트 유전체층들(114)은 통칭하여 “게이트 구조물들”이라고 지칭될 수 있다. 에피택셜 소스/드레인 영역들(106), 제 2 나노구조물들(54), 및 게이트 구조물들(게이트 유전체층들(114) 및 게이트 전극들(116)을 포함)은 통칭하여 트랜지스터 구조물들(109)로 지칭될 수 있다.
도 21a 내지 도 21c에서, 게이트 구조물들(게이트 유전체층들(114) 및 대응하는 상부의 게이트 전극들(116)을 포함)은, 리세스들이 게이트 구조물들 바로 위에 그리고 제 1 스페이서들(81)의 대향 부분들 사이에 형성되도록, 리세싱된다. 실리콘 질화물, 또는 실리콘 옥시 질화물 등과 같은 하나 이상의 유전체 재료층을 포함하는 게이트 마스크들(118)이 리세스들 내에 충전되고, 이어서 제 1 ILD(110) 위로 연장되는 유전체 재료의 과잉 부분들을 제거하기 위한 평탄화 공정이 후속된다. 후속적으로 형성되는 게이트 접촉부들(예를 들어, 도 23a 내지 도 23c와 관련하여 후술되는 게이트 접촉부들(126))은 게이트 마스크들(118)을 통과하여 리세싱된 게이트 전극들(116)의 상단 표면들과 접촉한다.
도 21a 내지 도 21c에 더 도시된 바와 같이, 제 2 ILD(120)는 제 1 ILD(110), 게이트 마스크들(118), 제 1 스페이서들(81), 및 CESL(108) 위에 퇴적된다. 일부 실시예에서, 제 2 ILD(120)는 FCVD에 의해 형성된 유동성 필름이다. 일부 실시예에서, 제 2 ILD(120)는 PSG, BSG, BPSG, 또는 USG 등과 같은 유전체 재료로 형성되고, CVD, 또는 PECVD 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예에서, 제 2 ILD(120)는 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 옥시 탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 옥시 질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈륨 산화물(TaO), 란탄 산화물(LaO), 이트륨 산화물(YO), 탄탈륨 탄질화물(TaCN), 실리콘 질화물(SiN), 실리콘 옥시 탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 실리콘 탄질화물(SiCN), 또는 이들의 조합들 또는 다중층들 등을 포함할 수 있다.
도 22a 내지 도 22c에서, 제 2 ILD(120), 제 1 ILD(110), CESL(108), 및 게이트 마스크들(118)은 에피택셜 소스/드레인 영역들(106) 및/또는 게이트 구조물들의 표면들을 노출하는 제 5 리세스들(122)을 형성하도록 에칭된다. 제 5 리세스들(122)은 RIE, 또는 NBE 등과 같은 이방성 에칭 공정을 사용하여 에칭함으로써 형성될 수 있다. 일부 실시예에서, 제 5 리세스들(122)은 제 1 에칭 공정을 사용하여 제 2 ILD(120) 및 제 1 ILD(110)를 통해 에칭될 수 있고; 제 2 에칭 공정을 사용하여 게이트 마스크들(118)을 통해 에칭될 수 있고; 그리고 제 3 에칭 공정을 사용하여 CESL(108)을 통해 에칭될 수 있다. 포토레지스트와 같은 마스크가 제 2 ILD(120) 위에 형성되고 패터닝되어 제 1 에칭 공정 및 제 2 에칭 공정으로부터 제 2 ILD(120)의 부분들을 마스킹할 수 있게 된다. 일부 실시예에서, 에칭 공정은 오버 에칭(over-etch)할 수 있고, 따라서, 제 5 리세스들(122)은 에피택셜 소스/드레인 영역들(106) 및/또는 게이트 구조물들 내로 연장되고, 제 5 리세스들(122)의 하단은 에피택셜 소스/드레인 영역들(106) 및/또는 게이트 구조물들의 상단 표면들과 동일한 높이에 있을 수 있거나(예컨대, 기판으로부터 동일 레벨에 있거나 동일한 거리를 가질 수 있거나), 또는 이들보다 낮을 수 있다(예컨대, 기판에 더 가까울 수 있다). 도 22b는 제 5 리세스들(122)을 동일한 단면에서 에피택셜 소스/드레인 영역들(106) 및 게이트 구조물들을 노출시키는 것으로 도시하지만, 다양한 실시예에서, 에피택셜 소스/드레인 영역들(106) 및 게이트 구조물들은 상이한 단면들에서 노출될 수 있고, 이에 의해 후속적으로 형성되는 접촉부들을 단락시키는 위험을 감소시킬 수 있다.
제 5 리세스들(122)이 형성된 후, 제 1 실리사이드 영역들(124)이 에피택셜 소스/드레인 영역들(106) 위에 형성된다. 일부 실시예에서, 제 1 실리사이드 영역들(124)은 하부의 에피택셜 소스/드레인 영역들(106)의 반도체 재료들(예컨대, 실리콘, 실리콘 게르마늄, 또는 게르마늄 등)과 반응할 수 있는 금속(별도로 도시되지 않음)을 먼저 퇴적함으로써 형성되어, 실리사이드 또는 게르마나이드(germanide) 영역들을 형성하게 된다. 금속은 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 기타 귀금속들, 기타 내화 금속들, 희토류 금속들 또는 그들의 합금들을 포함할 수 있다. 금속은 에피택셜 소스/드레인 영역들(106)의 노출된 부분들 위에 퇴적될 수 있다. 그 후 제 1 실리사이드 영역들(124)을 형성하도록 열 어닐링 공정이 수행될 수 있다. 퇴적된 금속의 반응하지 않은 부분들은 그 후, 예컨대, 에칭 공정에 의해 제거된다. 제 1 실리사이드 영역들(124)은 실리사이드 영역들로 지칭되지만, 제 1 실리사이드 영역들(124)은 게르마나이드 영역들 또는 실리콘 게르마나이드 영역들(예컨대, 실리사이드, 게르마나이드, 또는 이들의 조합들을 포함하는 영역들)일 수 있다. 제 1 실리사이드 영역들(124)은 약 1 nm 내지 약 10 nm의 두께를 가질 수 있다. 일부 실시예에서, n 타입 영역들(50N)에서의 제 1 실리사이드 영역들(124)은 티타늄 실리사이드(TiSi), 크롬 실리사이드(CrSi), 탄탈륨 실리사이드(TaSi), 몰리브덴 실리사이드(MoSi), 지르코늄 실리사이드(ZrSi), 하프늄 실리사이드(HfSi), 스칸듐 실리사이드(ScSi), 이트륨 실리사이드(YSi), 홀뮴 실리사이드(HoSi), 테르븀 실리사이드(TbSi), 실리사이드 가돌리늄(GdSi), 루테튬 실리사이드(LuSi), 디스프로슘 실리사이드(DySi), 에르븀 실리사이드(ErSi), 이테르븀 실리사이드(YbSi), 또는 이들의 조합들 등을 포함할 수 있다. 일부 실시예에서, p 타입 영역들(50P)에서의 제 1 실리사이드 영역들(124)은 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 망간 실리사이드(MnSi), 텅스텐 실리사이드(WSi), 철 실리사이드(FeSi), 로듐 실리사이드(RhSi), 팔라듐 실리사이드(PdSi), 루테늄 실리사이드(RuSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 오스뮴 실리사이드(OsSi), 또는 이들의 조합들 등을 포함할 수 있다.
도 23a 내지 도 23c에서, 소스/드레인 접촉부들(128) 및 게이트 접촉부들(126)(이들의 각각은 대안적으로 컨택 플러그들로 지칭될 수 있음)이 제 5 리세스들(122) 내에 형성된다. 소스/드레인 접촉부들(128) 및 게이트 접촉부들(126)은 각각 장벽층들, 확산층들, 및 충전 재료들과 같은 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예에서, 소스/드레인 접촉부들(128) 및 게이트 접촉부들(126)은 각각 장벽층 및 도전성 재료를 포함할 수 있고, 하부의 도전성 피처(예컨대, 게이트 구조물들 및/또는 제 1 실리사이드 영역들(124))에 전기적으로 커플링될 수 있다. 게이트 접촉부들(126)은 게이트 전극들(116)에 전기적으로 커플링되고, 소스/드레인 접촉부들(128)은 제 1 실리사이드 영역들(124)에 전기적으로 커플링된다. 장벽층은 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리(Cu), 구리 합금, 은(Ag), 금(Au), 텅스텐(W), 코발트(Co), 알루미늄(Al), 니켈(Ni), 루테늄(Ru), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 몰리브덴(Mo) 등일 수 있다. 일부 실시예들에서, 도전성 재료는 구리(Cu), 구리 합금, 은(Ag), 금(Au), 텅스텐(W), 코발트(Co), 알루미늄(Al), 니켈(Ni), 루테늄(Ru), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 몰리브덴(Mo) 등을 포함할 수 있다. 제 2 ILD(120)의 표면들로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다.
도 23a 내지 도 23c는 각각의 에피택셜 소스/드레인 영역들(106)로 연장되는 소스/드레인 접촉부(128)를 도시하지만, 소스/드레인 접촉부들(128)은 에피택셜 소스/드레인 영역들(106) 중 특정 영역으로부터 생략될 수 있다. 예를 들어, 이하에서 보다 상세히 설명되는 바와 같이, 후측 비아들(예컨대, 전력 레일들)은 에피택셜 소스/드레인 영역들(106) 중 하나 이상의 후측을 통해 후속적으로 부착될 수 있다. 이러한 특정 에피택셜 소스/드레인 영역들(106)의 경우, 소스/드레인 접촉부들(128)은 생략될 수 있거나, 또는 임의의 상부의 도전성 라인들에 전기적으로 연결되지 않은 더미 접촉부들일 수 있다.
도 24a 내지 도 24c에서, 제 2 ILD(120), 게이트 마스크들(118), 및 게이트 구조물들은, 단채널 영역(50S)의 게이트 구조물들과 장채널 영역(50L)의 게이트 구조물들 사이에 리세스들이 형성되도록, 에칭되고, 리세스들 내에 제 3 ILD(132)가 충전된다. 리세스들은 RIE, 또는 NBE 등과 같은 이방성 에칭 공정을 사용하여 에칭함으로써 제 2 ILD(120), 게이트 마스크들(118), 및 게이트 구조물들을 관통하도록 형성될 수 있다. 에칭 공정으로부터 제 2 ILD(120)의 부분들을 마스킹하도록 포토레지스트와 같은 마스크가 제 2 ILD(120) 위에 형성되고 패터닝될 수 있다. 리세스들은 게이트 구조물들을 관통하여 연장될 수 있고, STI 영역들(68)을 노출시킬 수 있다. 일부 실시예에서, 리세스들은 STI 영역들(68) 내로 적어도 부분적으로 연장될 수 있다.
제 3 ILD(132)는 그 후 리세스들 내에 충전될 수 있다. 일부 실시예에서, 제 3 ILD(132)는 FCVD에 의해 형성된 유동성 필름이다. 일부 실시예에서, 제 3 ILD(132)는 PSG, BSG, BPSG, 또는 USG 등과 같은 유전체 재료로 형성되고, CVD, 또는 PECVD 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예에서, 제 3 ILD(132)는 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 옥시 탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 옥시 질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈륨 산화물(TaO), 란탄 산화물(LaO), 이트륨 산화물(YO), 탄탈륨 탄질화물(TaCN), 실리콘 질화물(SiN), 실리콘 옥시 탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 실리콘 탄질화물(SiCN), 또는 이들의 조합들 또는 다중층들 등을 포함할 수 있다. 일부 실시예에서, 제 1 라이너층(130)은 제 3 ILD(132)와 제 2 ILD(120), 게이트 마스크들(118), 게이트 구조물들, 및 STI 영역들(68) 사이에 배치된다. 제 1 라이너층(130)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 옥시 질화물 등과 같은 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제 1 라이너층(130)은 상부의 제 3 ILD(132)의 재료와는 상이한 에칭 레이트를 갖는 재료를 포함할 수 있다. 제 3 ILD(132) 및 제 1 라이너층(130)의 상단 표면들이 제 2 ILD(120), 소스/드레인 접촉부들(128), 및 게이트 접촉부들(126)의 상단 표면들과 동일한 높이에 있도록 제 3 ILD(132) 및 제 1 라이너층(130)의 재료를 제거하는 데 CMP 공정 등이 사용될 수 있다.
도 25a 내지 도 40c는 트랜지스터 구조물들(109) 상에 전측(front-side) 및 후측 상호연결 구조물들을 형성하는 중간 단계들을 도시한 것이다. 전측 및 후측 상호연결 구조물들은 각각 트랜지스터 구조물들(109) 내에 형성된 나노-FETs에 전기적으로 연결된 도전성 피처들을 포함할 수 있다. 또한, 위에서 언급했듯이, 후측 비아(예컨대, 전력 레일)는 장채널 영역들(50L) 및 단채널 영역들(50S)에서의 에피택셜 소스/드레인 영역들(106) 중 하나 이상에 연결될 수 있다. 따라서, 전측 소스/드레인 접촉부들(128)은 에피택셜 소스/드레인 영역들(106)로부터 선택적으로 생략될 수 있다.
도 25a 내지 도 25c에서, 전측 상호연결 구조물(140)은 제 2 ILD(120) 및 제 3 ILD(132) 상에 형성된다. 전측 상호연결 구조물(140)은 전측 상호연결 구조물로 지칭될 수 있는데, 그 이유는 기판(50)의 전측(예컨대, 능동 디바이스들이 형성되는 기판(50)의 면)에 형성되기 때문이다. 전측 상호연결 구조물(140)은 하나 이상의 적층된 제 1 유전체층들(144) 내에 형성된 하나 이상의 도전성 피처들(142)의 층들을 포함할 수 있다. 적층된 제 1 유전체층들(144)의 각각은 로우-k 유전체 재료, 또는 엑스트라 로우-k (extra low-k)(ELK) 유전체 재료 등과 같은 유전체 재료를 포함할 수 있다. 제 1 유전체층들(144)은 CVD, ALD, PVD, 또는 PECVD 등과 같은 적절한 공정들을 사용하여 퇴적될 수 있다.
도전성 피처들(142)은 도전성 라인들 및 도전성 라인들의 층들을 상호연결하는 도전성 비아들을 포함할 수 있다. 도전성 비아들은 도전성 라인들의 층들 사이에 수직 연결들을 제공하기 위해 제 1 유전체층들(144)의 각각을 관통하여 연장될 수 있다. 도전성 피처들(142)은 다마신 공정, 또는 이중 다마신 공정 등과 같은 임의의 허용 가능한 공정을 통해 형성될 수 있다.
일부 실시예에서, 도전성 피처들(142)은, 도전성 피처들(142)의 원하는 패턴에 대응하는 트렌치들을 형성하기 위한 포토리소그래피 및 에칭 기술들의 조합을 이용하여 제각기의 제 1 유전체층들(144)이 패터닝되는 다마신 공정을 사용하여 형성될 수 있다. 선택적인 확산 장벽 및/또는 선택적인 접착제층이 트렌치들 내에 퇴적될 수 있고, 트렌치들은 그 후 도전성 재료로 충전될 수 있다. 장벽층에 적합한 재료들은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈륨, 탄탈륨 질화물, 티타늄 산화물, 또는 다른 대안들을 포함한다. 도전성 재료에 적합한 재료들은 구리, 은, 금, 텅스텐, 알루미늄, 또는 이들의 조합들 등을 포함한다. 일 실시예에서, 도전성 피처들(142)은 구리 또는 구리 합금의 시드층을 퇴적하고, 전기 도금을 사용하여 트렌치들을 충전함으로써 형성될 수 있다. CMP 공정 등은 제각기의 제 1 유전체층(144)의 표면들로부터 과잉 도전성 재료를 제거하고, 후속 처리를 위해 도전성 피처들(142) 및 제 1 유전체층(144)의 표면들을 평탄화하는 데 사용될 수 있다.
도 25a 내지 도 25c는 도전성 피처들(142) 및 제 1 유전체층들(144)의 5 개의 층을 도시한 것이다. 그러나, 전측 상호연결 구조물(140)은 임의의 수의 제 1 유전체층들(144) 내에 배치된 임의의 수의 도전성 피처들(142)을 포함할 수 있음을 이해해야 한다. 전측 상호연결 구조물(140)은 기능 회로들을 형성하기 위해 게이트 접촉부들(126) 및 소스/드레인 접촉부들(128)에 전기적으로 연결될 수 있다. 일부 실시예에서, 전측 상호연결 구조물(140)에 의해 형성된 기능 회로들은 로직 회로들, 메모리 회로들, 또는 이미지 센서 회로들 등을 포함할 수 있다.
도 26a 내지 도 26c에서, 캐리어 기판(150)은 제 1 본딩층(152A) 및 제 2 본딩층(152B)(통칭하여 본딩층(152)으로 지칭됨)에 의해 전측 상호연결 구조물(140)의 상단 표면에 본딩된다. 캐리어 기판(150)은 글래스 캐리어 기판, 세라믹 캐리어 기판, 또는 웨이퍼(예컨대, 실리콘 웨이퍼) 등일 수 있다. 캐리어 기판(150)은 후속 처리 단계 동안 및 완성된 디바이스에서 구조적 지지를 제공할 수 있다.
일부 실시예에서, 캐리어 기판(150)은 유전체 대 유전체 본딩 등과 같은 적합한 기술을 사용하여 전측 상호연결 구조물(140)에 본딩될 수 있다. 유전체 대 유전체 본딩은 전측 상호연결 구조물(140) 상에 제 1 본딩층(152A)을 퇴적하는 것을 포함할 수 있다. 일부 실시예에서, 제 1 본딩층(152A)은 CVD, ALD, 또는 PVD 등에 의해 퇴적되는 실리콘 산화물(예컨대, 고밀도 플라즈마(high density plasma)(HDP) 산화물 등)을 포함한다. 제 2 본딩층(152B)은, 예를 들어, CVD, ALD, PVD, 또는 열 산화 등을 사용하여 본딩하기 전에 캐리어 기판(150)의 표면에 형성되는 산화물층일 수 있다. 제 1 본딩층(152A) 및 제 2 본딩층(152B)을 위해 다른 적합한 재료들이 또한 사용될 수 있다.
유전체 대 유전체 본딩 공정은 하나 이상의 본딩층(152)에 대해 표면 처리(surface treatment)를 적용하는 것을 더 포함할 수 있다. 표면 처리는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리는 진공 환경에서 수행될 수 있다. 플라즈마 처리 후, 표면 처리는 하나 이상의 본딩층(152)에 적용될 수 있는 세정 공정(예컨대, 탈이온수 등을 이용한 헹굼(rinse))을 더 포함할 수 있다. 캐리어 기판(150)은 그 후 전측 상호연결 구조물(140)과 정렬되고, 이들 두 개는 전측 상호연결 구조물(140)에 대한 캐리어 기판(150)의 사전 본딩(pre-bonding)을 개시하기 위해 서로에 대해 가압된다. 사전 본딩은 실온(예컨대, 약 21 ℃ 내지 약 25 ℃)에서 수행될 수 있다. 사전 본딩 후, 예를 들어, 전측 상호연결 구조물(140) 및 캐리어 기판(150)을 약 170 ℃ 내지 약 500 ℃의 온도로 가열함으로써 어닐링 공정이 적용될 수 있다.
도 26a 내지 도 26c에서 추가로 도시된 바와 같이, 캐리어 기판(150)이 전측 상호연결 구조물(140)에 본딩된 후, 디바이스는 기판(50)의 후측이 상방으로 향하도록 뒤집힐 수 있다. 기판(50)의 후측은 능동 디바이스가 형성되는 기판(50)의 전측과 반대되는 면을 지칭할 수 있다.
도 27a 내지 도 27c에서, 시닝 공정(thinning process)이 기판(50)의 후측에 적용된다. 시닝 공정은 평탄화 공정(예컨대, 기계적 연삭, 또는 CMP 등), 에치백 공정, 또는 이들의 조합들 등을 포함할 수 있다. 시닝 공정은 제 1 에피택셜 재료(102), 핀들(66), 및 전측 상호연결 구조물(140)에 대향되는 STI 영역들(68)의 표면들을 노출시킬 수 있다. 또한, 기판(50)의 일부는 시닝 공정 후 게이트 구조물(예컨대, 게이트 전극들(116) 및 게이트 유전체층들(114)) 및 나노구조물들(55) 위에서 유지될 수 있다. 시닝 공정 후, 기판(50)은 게이트 구조물들 위로 약 70 nm 내지 약 150 nm 범위의 두께(T1)를 가질 수 있다. 시닝 공정 후 기판(50)의 두께는 후속적으로 형성되는 후측 비아들의 길이를 제어하기 위해 제어될 수 있다.
도 28a 내지 도 28c에서, 제 5의 패터닝된 마스크(154)가 도 27a 내지 도 27c에 도시된 구조물들 위에 형성되고, 기판(50), 핀들(66), 제 2 에피택셜 재료(104), 및 에피택셜 소스/드레인 영역들(106)이 제 5의 패터닝된 마스크(154)를 마스크로서 사용하여 제 6 리세스들(156)을 형성하도록 에칭된다. 제 5의 패터닝된 마스크(154)는, 스핀-온 코팅 등을 사용하여 포토레지스트층을 퇴적함으로써 형성될 수 있다. 포토레지스트층은 그 후, 포토레지스트층을 패터닝된 에너지 소스(예컨대, 패터닝된 광 소스)에 노출시키고 포토레지스트층을 현상함으로써 패터닝되어, 포토레지스트층의 노출되거나 노출되지 않은 부분을 제거할 수 있고, 이에 의해 제 5의 패터닝된 마스크(154)를 형성할 수 있다.
제 5의 패터닝된 마스크(154)에 의해 노출되는 기판(50), 핀들(66), 제 2 에피택셜 재료(104), 및 에피택셜 소스/드레인 영역들(106)의 부분들은 그 후 제 6 리세스들(156)을 형성하도록 에칭 공정에 의해 에칭된다. 에칭 공정은 염소 기반 및/또는 불소 기반 가스들로부터 선택되고 이에 제한되지 않는 공정 가스들을 사용하여 수행될 수 있다. 예를 들어, 에칭 가스는 Cl2, BCl3, CH4, CF4, CHF3, CH2F2, H2, 또는 이들의 조합들을 포함할 수 있다. Ar 또는 He와 같은 캐리어 가스가 추가될 수 있다. 일부 실시예에서, 산소(O2)는 에칭되고 있는 기판(50), 핀들(66), 제 2 에피택셜 재료(104), 및 에피택셜 소스/드레인 영역들(106)의 부분들을 산화시키도록 에칭 가스 내로 추가된다. 에칭 공정은 플라즈마 생성을 포함할 수 있으며, 바이어스 전압은 에칭 공정이 이방성이 되도록 인가될 수 있다. 바이어스 전압은 약 100 V 내지 약 300 V일 수 있다.제 5의 패터닝된 마스크(154)는 그 후 제거될 수 있다. 에칭 공정 후, 기판(50)은 장채널 영역들(50L) 내의 게이트 구조물들 위로 약 0.5 nm 내지 약 20 nm 범위의 두께(T2)를 가질 수 있다. 에칭 공정 후 장채널 영역들(50L) 내의 기판(50)의 두께는 후속적으로 형성되는 후측 비아들의 길이를 제어하기 위해 제어될 수 있다. 제 6 리세스들(156)은 제 2 에피택셜 재료(104)의 후측 표면들 및 측벽들을 노출시킬 수 있다.
종래의 공정들은 장채널 영역들(50L)과 단채널 영역들(50S) 내의 기판(50)을 동시에 에칭할 수 있다. 전술한 공정들에 따라 장채널 영역들(50L)에서 기판(50), 제 2 에피택셜 재료(104), 및 에피택셜 소스/드레인 영역들(106)을 에칭하면서 단채널 영역들(50S)을 제 5의 패터닝된 마스크(154)로 마스킹하게 되면, 장채널 영역들(50L)의 에피택셜 소스/드레인 영역들(106)이 기판(50)을 에칭하는 데 사용되는 공정들에 의해 손상되는 것을 방지할 수 있다. 이는 디바이스 결함들을 감소시키며 디바이스 성능을 향상시킨다.
도 29a 내지 도 29c에서, 제 4 ILD(158)는 제 6 리세스들(156) 내에 형성되고, 기판(50)은 제 7 리세스들(160)을 형성하도록 단채널 영역들(50S)에서 에칭된다. 제 4 ILD(158)는 실리콘 질화물, 실리콘 산화물, 실리콘 옥시 질화물, 로우-k 유전체 재료, 또는 이들의 조합들 등과 같은 유전체 재료일 수 있다. 제 4 ILD(158)는 CVD, PVD, ALD, 또는 이들의 조합들 또는 다수 개 등과 같은 공정을 사용하여 퇴적될 수 있다. 일부 실시예에서, 제 4 ILD(158)는 FCVD에 의해 형성된 유동성 필름이다. 일부 실시예에서, 제 4 ILD(158)는 PSG, BSG, BPSG, 또는 USG 등과 같은 유전체 재료로 형성된다. 일부 실시예에서, 제 4 ILD(158)는 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 옥시 탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 옥시 질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈륨 산화물(TaO), 란탄 산화물(LaO), 이트륨 산화물(YO), 탄탈륨 탄질화물(TaCN), 실리콘 질화물(SiN), 실리콘 옥시 탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 실리콘 탄질화물(SiCN), 또는 이들의 조합들 또는 다중층들 등을 포함할 수 있다. 제 4 ILD(158)의 상단 표면들이 STI 영역들(68), 제 1 에피택셜 재료(102), 및 기판(50)의 상단 표면들과 동일한 높이에 있도록 제 4 ILD(158)의 재료를 제거하는 데 CMP 공정 등이 사용될 수 있다. 제 4 ILD(158)는 약 5 nm 내지 약 40 nm의 두께를 가질 수 있다.
단채널 영역들(50S) 내의 기판(50) 및 핀들(66)의 부분들은 그 후 제 7 리세스들(160)을 형성하도록 에칭 공정에 의해 에칭된다. 에칭 공정은 염소 기반 및/또는 불소 기반 가스들로부터 선택되고 이에 제한되지 않는 공정 가스들을 사용하여 수행될 수 있다. 예를 들어, 에칭 가스는 Cl2, BCl3, CH4, CF4, CHF3, CH2F2, H2, 또는 이들의 조합들을 포함할 수 있다. Ar 또는 He와 같은 캐리어 가스가 추가될 수 있다. 일부 실시예에서, 산소(O2)는 에칭되고 있는 기판(50) 및 핀들(66)의 부분들을 산화시키도록 에칭 가스 내로 추가된다. 에칭 공정은 플라즈마 생성을 포함할 수 있으며, 바이어스 전압은 에칭 공정이 이방성이 되도록 인가될 수 있다. 바이어스 전압은 약 100 V 내지 약 300 V일 수 있다. 도 29a 내지 도 29c에 도시된 바와 같이, 기판(50) 및 핀들(66)은 단채널 영역들(50S) 내에서 제거될 수 있다. 제 7 리세스들(160)은 제 1 에피택셜 재료(102)의 측벽들 및 후측 표면들, 제 2 에피택셜 재료(104)의 측벽들 및 후측 표면들, 제 1 내부 스페이서들(98)의 후측 표면들, 및 게이트 유전체층들(114)의 후측 표면들을 노출시킬 수 있다.
도 30a 내지 도 30c에서, 제 3 스페이서들(161)은 단채널 영역들(50S)에서 제 1 에피택셜 재료(102) 및 제 2 에피택셜 재료(104)의 측벽들을 따라 형성된다. 제 3 스페이서들(161)은 도 29a 내지 도 29c에 도시된 구조물들 위에 제 3 스페이서층(별도로 도시되지 않음)을 퇴적함으로써 형성될 수 있다. 제 3 스페이서층은 CVD, 또는 ALD 등에 의해 퇴적될 수 있다. 제 3 스페이서층은 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 옥시 탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 옥시 질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈륨 산화물(TaO), 란탄 산화물(LaO), 이트륨 산화물(YO), 탄탈륨 탄질화물(TaCN), 실리콘 질화물(SiN), 실리콘 옥시 탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 실리콘 탄질화물(SiCN), 또는 이들의 조합들 또는 다중층들 등으로 형성될 수 있다. 제 3 스페이서층의 재료는 도 31a 내지 도 31c와 관련하여 아래에서 논의되는 에칭 공정들과 같은 후속 에칭 공정들로부터 제 1 에피택셜 재료(102) 및 제 2 에피택셜 재료(104)의 측벽들을 보호하기 위해 선택될 수 있다. 제 3 스페이서층은 약 1 nm 내지 약 10 nm 범위의 두께로 퇴적될 수 있다.
그 후, 제 3 스페이서층은 제 3 스페이서들(161)을 형성하도록 에칭된다. 제 3 스페이서층은 등방성 에칭 공정들(예컨대, 습식 에칭 공정들), 이방성 에칭 공정들(예컨대, 건식 에칭 공정들), 다중 공정들, 또는 이들의 조합들 등과 같은 적합한 에칭 공정들을 사용하여 에칭될 수 있다.
도 31a 내지 도 31c에서, 단채널 영역(50S)에서 제 1 에피택셜 재료(102)에 의해 보호되지 않는 제 2 에피택셜 재료(104)가 에칭되고 제 3 스페이서들(161)이 제거된다. 제 2 에피택셜 재료(104) 및 제 3 스페이서들(161)은 습식 에칭 공정들과 같은 등방성 에칭 공정들일 수 있는 적합한 에칭 공정들에 의해 에칭될 수 있다. 제 2 에피택셜 재료(104)를 에칭하는 데 사용되는 에칭 공정들은 제 3 스페이서들(161), 에피택셜 소스/드레인 영역들(106), STI 영역들(68), 제 4 ILD(158), 제 1 에피택셜 재료(102), 및 게이트 유전체층들(114)의 재료들에 대해 높은 에칭 선택도를 가질 수 있다. 따라서, 제 2 에피택셜 재료(104)는, 제 3 스페이서들(161), 에피택셜 소스/드레인 영역들(106), STI 영역들(68), 제 4 ILD(158), 제 1 에피택셜 재료(102), 및 게이트 유전체층들(114)의 재료들을 크게 제거하지 않고도, 제거될 수 있다. 도 31b에 도시된 바와 같이, 일부 실시예에서, 제 2 에피택셜 재료(104)를 제거하는 데 사용되는 에칭 공정들은, 에피택셜 소스/드레인 영역들(106)의 후측 표면들이 오목하고 게이트 구조물들의 후측 표면 아래에 배치되도록, 에피택셜 소스/드레인 영역들(106)의 부분들을 에칭할 수 있다.
제 3 스페이서들(161)을 에칭하는 데 사용되는 에칭 공정들은 제 1 에피택셜 재료(102), 제 2 에피택셜 재료(104), 에피택셜 소스/드레인 영역들(106), STI 영역들(68), 제 4 ILD(158), 및 게이트 유전체층들(114)의 재료들에 대해 높은 에칭 선택도를 가질 수 있다. 따라서, 제 3 스페이서들(161)은, 제 1 에피택셜 재료(102), 제 2 에피택셜 재료(104), 에피택셜 소스/드레인 영역들(106), STI 영역들(68), 제 4 ILD(158), 및 게이트 유전체층들(114)의 재료들을 크게 제거하지 않고도, 제거될 수 있다.
도 32a 내지 도 32c에서, 제 5 ILD(164)가 제 7 리세스들(160) 내에 충전된다. 일부 실시예에서, 제 5 ILD(164)는 FCVD에 의해 형성된 유동성 필름이다. 일부 실시예에서, 제 5 ILD(164)는 PSG, BSG, BPSG, 또는 USG 등과 같은 유전체 재료로 형성되고, CVD, 또는 PECVD 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예에서, 제 5 ILD(164)는 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 옥시 탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 옥시 질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈륨 산화물(TaO), 란탄 산화물(LaO), 이트륨 산화물(YO), 탄탈륨 탄질화물(TaCN), 실리콘 질화물(SiN), 실리콘 옥시 탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 실리콘 탄질화물(SiCN), 또는 이들의 조합들 또는 다중층들 등을 포함할 수 있다. 일부 실시예에서, 제 2 라이너층(162)은 제 5 ILD(164)와 STI 영역들(68), 게이트 유전체층들(114), 제 1 에피택셜 재료(102), 제 2 에피택셜 재료(104), 및 에피택셜 소스/드레인 영역들(106) 사이에 배치된다. 제 2 라이너층(162)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 옥시 질화물 등과 같은 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제 2 라이너층(162)은 상부의 제 5 ILD(164)의 재료와는 상이한 에칭 레이트를 갖는 재료를 포함할 수 있다. 제 5 ILD(164) 및 제 2 라이너층(162)의 상단 표면들이 STI 영역들(68), 제 1 에피택셜 재료(102), 및 제 4 ILD(158)의 상단 표면들과 동일한 높이에 있도록 제 5 ILD(164) 및 제 2 라이너층(162)의 재료를 제거하는 데 CMP 공정 등이 사용될 수 있다. 일부 실시예에서, 기판(50)과 제 4 ILD(158)의 높이의 합은 제 5 ILD(164)의 높이와 동일할 수 있다.
도 33a 내지 도 33c에서, 단채널 영역들(50S)에서의 제 1 에피택셜 재료(102) 및 제 2 에피택셜 재료(104)는 에피택셜 소스/드레인 영역들(106)을 노출하는 제 8 리세스들(166)을 형성하도록 에칭된다. 제 1 에피택셜 재료(102) 및 제 2 에피택셜 재료(104)는 습식 에칭 공정들과 같은 등방성 에칭 공정들일 수 있는 적합한 에칭 공정들에 의해 에칭될 수 있다. 제 1 에피택셜 재료(102) 및 제 2 에피택셜 재료(104)를 에칭하는 데 사용되는 에칭 공정들은 제 2 라이너층(162), 제 5 ILD(164), STI 영역들(68), 제 4 ILD(158), 및 에피택셜 소스/드레인 영역들(106)의 재료들에 대해 높은 에칭 선택도를 가질 수 있다. 따라서, 제 1 에피택셜 재료(102) 및 제 2 에피택셜 재료(104)는, 제 2 라이너층(162), 제 5 ILD(164), STI 영역들(68), 제 4 ILD(158), 및 에피택셜 소스/드레인 영역들(106)의 재료들을 크게 제거하지 않고도, 제거될 수 있다. 도 33b에 도시된 바와 같이, 일부 실시예에서, 제 1 에피택셜 재료(102) 및 제 2 에피택셜 재료(104)를 제거하는 데 사용되는 에칭 공정들은, 에피택셜 소스/드레인 영역들(106)의 후측 표면들이 오목하고 게이트 구조물들의 후측 표면 아래에 배치되도록, 에피택셜 소스/드레인 영역들(106)의 부분들을 에칭할 수 있다.
도 34a 내지 도 34c에서, 도 33a 내지 도 33c에 도시된 구조물들 위에 제 6의 패터닝된 마스크(168)가 형성되고, 장채널 영역들(50L)에서의 제 4 ILD(158)는 에피택셜 소스/드레인 영역들(106)을 노출하는 제 9 리세스들(170)을 형성하도록 에칭된다. 제 6의 패터닝된 마스크(168)는, 스핀-온 코팅 등을 사용하여 포토레지스트층을 퇴적함으로써 형성될 수 있다. 포토레지스트층은 그 후, 포토레지스트층을 패터닝된 에너지 소스(예컨대, 패터닝된 광 소스)에 노출시키고 포토레지스트층을 현상함으로써 패터닝되어, 포토레지스트층의 노출되거나 노출되지 않은 부분을 제거할 수 있고, 이에 의해 제 6의 패터닝된 마스크(168)를 형성할 수 있다.
제 6의 패터닝된 마스크(168)에 의해 노출된 제 4 ILD(158)의 부분들은 그 후 장채널 영역들(50L)에서 에피택셜 소스/드레인 영역들(106)을 노출하는 제 9 리세스들(170)을 형성하도록 에칭 공정에 의해 에칭된다. 제 4 ILD(158)는 RIE, 또는 NBE 등을 포함할 수 있는 이방성 에칭 공정과 같은 적합한 에칭 공정에 의해 에칭될 수 있다. 제 9 리세스들(170)은 제 4 ILD(159)를 통해 그리고 에피택셜 소스/드레인 영역들(106) 내로 적어도 부분적으로 연장될 수 있다. 예를 들어, 도 34b에 도시된 바와 같이, 일부 실시예에서, 제 4 에피택셜 ILD(158)를 제거하는 데 사용되는 에칭 공정들은, 에피택셜 소스/드레인 영역들(106)의 후측 표면들이 오목하고 게이트 구조물들의 후측 표면 아래에 배치되도록, 에피택셜 소스/드레인 영역들(106)의 부분들을 에칭할 수 있다. 제 6의 패터닝된 마스크(168)는 그 후 제거될 수 있다.
도 35a 내지 도 35c에서, 제 4 스페이서들(172), 후측 에피택셜 재료들(174), 및 희생층(176)이 제 8 리세스들(166) 및 제 9 리세스들(170) 내에 퇴적된다. 제 4 스페이서들(172)은 제 8 리세스들(166) 및 제 9 리세스들(170)에서 STI 영역들(68), 제 2 라이너층(162), 및 제 4 ILD(158)의 측벽들을 따라 형성된다. 제 4 스페이서들(172)은 도 34a 내지 도 34c에 도시된 구조물들 위에 제 4 스페이서층(별도로 도시되지 않음)을 퇴적함으로써 형성될 수 있다. 제 4 스페이서층은 CVD, 또는 ALD 등에 의해 퇴적될 수 있다. 제 4 스페이서층은 실리콘 질화물(SiN), 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 옥시 탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 옥시 질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈륨 산화물(TaO), 란탄 산화물(LaO), 이트륨 산화물(YO), 탄탈륨 탄질화물(TaCN), 실리콘 질화물(SiN), 실리콘 옥시 탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 실리콘 탄질화물(SiCN), 또는 이들의 조합들 또는 다중층들 등으로 형성될 수 있다. 제 4 스페이서층은 약 1 nm 내지 약 5 nm 범위의 두께로 퇴적될 수 있다.
그 후, 제 4 스페이서층은 제 4 스페이서들(172)을 형성하도록 에칭된다. 제 4 스페이서층은 등방성 에칭 공정들(예컨대, 습식 에칭 공정들), 이방성 에칭 공정들(예컨대, 건식 에칭 공정들), 다중 공정들, 또는 이들의 조합들 등과 같은 적합한 에칭 공정들을 사용하여 에칭될 수 있다.
후측 에피택셜 재료들(174)은 그 후 제 8 리세스들(166) 및 제 9 리세스들(170) 내에 형성된다. 후측 에피택셜 재료들(174)은 CVD, ALD, VPE, 또는 MBE 등과 같은 공정을 사용하여 제 8 리세스들(166) 및 제 9 리세스들(170) 내에서 에피택셜로 성장될 수 있다. 후측 에피택셜 재료들(174)은 실리콘, 실리콘 게르마늄, 게르마늄, 또는 붕소 도핑된 실리콘 게르마늄 등과 같은 임의의 허용 가능한 재료를 포함할 수 있다. 후측 에피택셜 재료들(174)은 약 5 nm 내지 약 10 nm의 두께로 퇴적될 수 있다. 후측 에피택셜 재료들(174)을 포함시키게 되면 후측 비아들을 포함하는 디바이스들의 성능을 향상시킬 수 있다.
그 후 희생층(176)이 후측 에피택셜 재료들(174) 위에 형성된다. 희생층(176)은 하단 반사 방지 코팅(bottom anti-reflective coating)(BARC) 재료로 형성될 수 있다. 일부 실시예에서, 희생층(176)은, 예를 들어, 유전체, 유기 재료 등으로 형성될 수 있고, 예를 들어, 스핀 코팅, PECVD, 또는 CVD 등에 의해 형성될 수 있다. 희생층(176)은 약 5 nm 내지 약 10 nm 범위의 두께로 형성될 수 있다. 희생층(176)은 도 36a 내지 도 36c와 관련하여 후술되는 제 8 리세스들(166) 및 제 9 리세스들(170)을 확장하기 위한 후속 공정에서 사용될 수 있으며, 확장 공정 이후의 제 8 리세스들(166) 및 제 9 리세스들(170)의 형상을 제어하기 위해 원하는 두께로 퇴적될 수 있다.
도 36a 내지 도 36c에서, 제 8 리세스들(166) 및 제 9 리세스들(170)이 확장되고, 희생층(176)이 제거되고, 그리고 제 2 실리사이드 영역들(178)이 후측 에피택셜 재료들(174) 위에 형성된다. 제 8 리세스들(166) 및 제 9 리세스들(170)은 습식 에칭 공정들일 수 있는 등방성 에칭 공정과 같은 적합한 에칭 공정에 의해 확장될 수 있다. 에칭 공정은 STI 영역들(68), 제 4 스페이서들(172), 제 4 ILD(158), 제 5 ILD(164), 및 제 2 라이너층(162)을 에칭할 수 있다. 도 36b 및 도 36c에 도시된 바와 같이, 에칭 공정 이후에, 제 8 리세스들(166) 및 제 9 리세스들(170)은 디바이스의 전측을 향해 더 좁아지는 테이퍼형 프로파일을 가질 수 있다. 제 8 리세스들(166)의 최소 폭에 대한 제 8 리세스들(166)의 최대 폭의 비율은 약 1.5 내지 약 1일 수 있고, 제 8 리세스들(166)의 최소 폭에 대한 제 9 리세스들(170)의 최대 폭의 비율은 약 1.5 내지 약 1일 수 있다. 제 8 리세스들(166) 및 제 9 리세스들(170)을 확장시키면 제 8 리세스들(166) 및 제 9 리세스들(170) 내에 후속적으로 형성되는 후측 비아들의 컨택 저항을 감소시킬 수 있고, 후측 비아들에 대해 접촉부들이 오정렬되는 가능성을 감소시킬 수 있다. 그 후 애싱 공정 등을 사용하여 희생층(176)을 제거할 수 있다.
제 2 실리사이드 영역들(178)은 그 후 제 8 리세스들(166) 및 제 9 리세스들(170) 내의 후측 에피택셜 재료들(174) 위에 형성된다. 일부 실시예에서, 제 2 실리사이드 영역들(178)은 하부의 후측 에피택셜 재료들(174)의 반도체 재료들(예컨대, 실리콘, 실리콘 게르마늄, 또는 게르마늄 등)과 반응할 수 있는 금속(별도로 도시되지 않음)을 먼저 퇴적함으로써 형성되어, 실리사이드 또는 게르마나이드 영역들을 형성하게 된다. 금속은 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 기타 귀금속들, 기타 내화 금속들, 희토류 금속들 또는 그들의 합금들을 포함할 수 있다. 금속은 후측 에피택셜 재료들(174)의 노출된 부분들 위에 퇴적될 수 있다. 그 다음, 제 2 실리사이드 영역들(178)을 형성하도록 열 어닐링 공정이 수행될 수 있다. 퇴적된 금속의 반응하지 않은 부분들은 그 후, 예컨대, 에칭 공정에 의해 제거된다. 제 2 실리사이드 영역들(178)은 실리사이드 영역들로 지칭되지만, 제 2 실리사이드 영역들(178)은 게르마나이드 영역들 또는 실리콘 게르마나이드 영역들(예컨대, 실리사이드, 게르마나이드, 또는 이들의 조합들을 포함하는 영역들)일 수 있다. 제 2 실리사이드 영역들(178)은 약 1 nm 내지 약 10 nm의 두께를 가질 수 있다. 일부 실시예에서, n 타입 영역들(50N)에서의 제 2 실리사이드 영역들(178)은 티타늄 실리사이드(TiSi), 크롬 실리사이드(CrSi), 탄탈륨 실리사이드(TaSi), 몰리브덴 실리사이드(MoSi), 지르코늄 실리사이드(ZrSi), 하프늄 실리사이드(HfSi), 스칸듐 실리사이드(ScSi), 이트륨 실리사이드(YSi), 홀뮴 실리사이드(HoSi), 테르븀 실리사이드(TbSi), 실리사이드 가돌리늄(GdSi), 루테튬 실리사이드(LuSi), 디스프로슘 실리사이드(DySi), 에르븀 실리사이드(ErSi), 이테르븀 실리사이드(YbSi), 또는 이들의 조합들 등을 포함할 수 있다. 일부 실시예에서, p 타입 영역들(50P)에서의 제 2 실리사이드 영역들(178)은 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 망간 실리사이드(MnSi), 텅스텐 실리사이드(WSi), 철 실리사이드(FeSi), 로듐 실리사이드(RhSi), 팔라듐 실리사이드(PdSi), 루테늄 실리사이드(RuSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 오스뮴 실리사이드(OsSi), 또는 이들의 조합들 등을 포함할 수 있다.
도 37a 내지 도 37f에서, 후측 비아들(180)은 제 8 리세스들(166) 및 제 9 리세스들(170) 내에 형성된다. 후측 비아들(180)은 장벽층들, 확산층들, 및 충전 재료들과 같은 하나 이상의 층을 포함할 수 있다. 후측 비아들은 제 2 실리사이드 영역들(178) 및 후측 에피택셜 재료들(174)을 통해 에피택셜 소스/드레인 영역들(106)에 전기적으로 커플링될 수 있다. 후측 비아들(180)은 텅스텐(W), 루테늄(Ru), 코발트(Co), 구리(Cu), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 몰리브덴( Mo), 니켈(Ni), 또는 이들의 조합 등을 포함할 수 있다. STI 영역들(68), 제 4 ILD(158), 제 5 ILD(164), 및 제 2 라이너층(162)의 표면들로부터 과잉 재료를 제거하도록 CMP와 같은 평탄화 공정이 수행될 수 있다.
도 37b 및 도 37c에 도시된 바와 같이, 단채널 영역들(50S)에서의 후측 비아들(180)은 장채널 영역들(50L)에서의 후측 비아들(180)보다 큰 길이들을 가질 수 있다. 예를 들어, 단채널 영역들(50S)에서의 후측 비아들(180)은 약 25 nm 내지 약 45 nm의 길이들(L1)을 가질 수 있고, 장채널 영역들(50L)에서의 후측 비아들(180)은 약 15 nm 내지 약 35 nm의 길이들(L2)을 가질 수 있고, 그리고 길이들(L2)에 대한 길이들(L1)의 비율은 약 1 내지 약 1.7일 수 있다. 길이들(L1)과 길이들(L2)의 차이는 장채널 영역들(50L)에서 게이트 유전체층들(114) 위에 남아있는 기판(50)의 두께와 동일할 수 있다.
종래의 디바이스들은 장채널 영역들에서 후측 비아들을 포함하지 않을 수 있다. 장채널 영역들(50L) 내에 후측 비아들(180)을 포함시키게 되면, 단채널 영역들(50S)과 장채널 영역들(50L) 사이의 깊이 부하가 감소될 수 있어 단채널 영역들(50S) 내에 짧은 후측 비아들(180)이 제공될 수 있고, 이는 단채널 디바이스 성능을 향상시킨다. 장채널 영역들(50L) 내에 후측 비아들(180)을 제공하게 되면, 추가로 대량의 디바이스가 장채널 영역들(50L)에 추가로 제공될 수 있어 장채널 디바이스 성능이 향상된다.
도 37d 내지 도 37f는 다양한 실시예에 따른 후측 비아들(180)을 도시한 것이다. 도 37d에 도시된 실시예에서, 도 36a 내지 도 36c와 관련하여 위에 기술된 공정들은 제 8 리세스들(166) 및 제 9 리세스들(170)을 확장하도록 수행되지는 않는다. 따라서, 후측 비아들(180)은 수직 측벽들을 갖는다. 제 8 리세스들(166) 및 제 9 리세스들(170)을 확장하지 않고 후측 비아들(180)을 형성하게 되면, 후측 비아들(180)을 형성하는 데 필요한 단계들의 수가 감소되고, 비용이 감소되며, 그리고 처리량이 증가된다.
도 37e에 도시된 실시예에서, 도 35a 내지 도 35c와 관련하여 위에서 기술된 공정들은 후측 에피택셜 재료들(174)을 형성하도록 수행되지는 않는다. 따라서, 제 2 실리사이드 영역들(178)은 에피택셜 소스/드레인 영역들(106)과 접촉하여 형성된다. 후측 에피택셜 재료들(174)없이 후측 비아들(180)을 형성하게 되면 후측 비아들(180)을 형성하는 데 필요한 단계들의 수가 감소되고, 비용이 감소되며, 그리고 처리량이 증가된다.
도 37f에 도시된 실시예에서, 기판(50) 및 에피택셜 소스/드레인 영역들(106)을 에칭하기 위해 도 28a 내지 도 28c와 관련하여 위에서 기술된 공정들은 게이트 유전체층들(114)이 노출될 때까지 기판(50) 및 에피택셜 소스/드레인 영역들(106)을 계속 에칭한다. 후속 공정들은 위에서 기술된 것과 동일하거나 유사할 수 있다. 이는 장채널 영역들(50L)과 단채널 영역들(50S) 내의 후측 비아들(180)이 동일한 길이들을 갖게 한다. 또한, 기판(50)의 두께가 감소되거나 기판(50)이 제거됨에 따라, 게이트 누설 및 캐패시턴스가 감소되어 디바이스 성능이 향상될 수 있다.
도 38a 내지 도 38c에서, 도전성 라인들(186) 및 제 2 유전체층(184)은 STI 영역들(68), 제 4 ILD(158), 제 5 ILD(164), 제 2 라이너층(162), 및 후측 비아들(180) 위에 형성된다. 제 2 유전체층(184)은 제 2 ILD(120)와 유사할 수 있다. 예를 들어, 제 2 유전체층(184)은 제 2 ILD(120)와 유사한 공정을 사용하여 유사한 재료로 형성될 수 있다.
도전성 라인들(186)은 제 2 유전체층(184) 내에 형성된다. 도전성 라인들(186)은 전력 레일로 지칭될 수 있다. 도전성 라인들(186)을 형성하는 것은, 예를 들어, 포토리소그래피 및 에칭 공정들의 조합을 사용하여 제 2 유전체층(184) 내에 리세스들을 패터닝하는 것을 포함할 수 있다. 제 2 유전체층(184) 내의 리세스들의 패턴은 도전성 라인들(186)의 패턴에 대응할 수 있다. 그 후, 도전성 라인들(186)은 리세스들 내에 도전성 재료를 퇴적함으로써 형성된다. 일부 실시예에서, 도전성 라인들(186)은 금속층을 포함하는 전력 레일을 포함할 수 있으며, 금속층은 단일 층이거나 상이한 재료들로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 일부 실시예에서, 도전성 라인들(186)은 구리, 알루미늄, 코발트, 텅스텐, 티타늄, 탄탈륨, 또는 루테늄 등을 포함한다. 선택적인 확산 장벽 및/또는 선택적인 접착제층은 리세스들을 도전성 재료로 충전하기 전에 퇴적될 수 있다. 장벽층/접착제층에 적합한 재료들은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈륨, 탄탈륨 질화물, 또는 티타늄 산화물 등을 포함한다. 도전성 라인들(186)은, 예를 들어, CVD, ALD, PVD, 또는 도금 등을 사용하여 형성될 수 있다. 도전성 라인들(186)은 후측 비아들(180)을 통해 에피택셜 소스/드레인 영역들(106)에 물리적으로 및 전기적으로 커플링된다. 평탄화 공정(예컨대, CMP, 연삭, 또는 에치백 등)은 제 2 유전체층(184) 위에 형성된 도전성 라인들(186)의 과잉 부분들을 제거하도록 수행될 수 있다.
일부 실시예에서, 도전성 라인들(186)은 에피택셜 소스/드레인 영역들(106)을 기준 전압, 또는 공급 전압 등에 전기적으로 연결하는 도전성 라인들인 전력 레일들이다. 반도체 다이의 전측이 아닌, 결과적인 반도체 다이의 후측에 전력 레일들을 배치하게 되면, 이점들을 달성할 수 있다. 예를 들어, 나노-FETs의 게이트 밀도 및/또는 전측 상호연결 구조물(140)의 상호연결 밀도가 증가될 수 있다. 또한, 반도체 다이의 후측은 보다 확장된 전력 레일들을 수용하여 저항을 감소시키고 나노-FETs로의 전력 전달의 효율성을 높일 수 있다. 예를 들어, 도전성 라인들(186)의 폭은 전측 상호연결 구조물(140)의 제 1 레벨 도전성 라인(예컨대, 도 38a 내지 도 38c에 도시된 도전성 피처(142))의 폭의 적어도 두 배일 수 있다.
도 39a 내지 도 39c에서, 후측 상호연결 구조물(192)의 나머지 부분들은 제 2 유전체층(184) 및 도전성 라인들(186) 위에 형성된다. 후측 상호연결 구조물(192)의 나머지 부분들은 제 3 유전체층(188) 내에 형성된 도전성 피처들(190)을 포함할 수 있다. 후측 상호연결 구조물(192)은 STI 영역들(68), 제 4 ILD(158), 제 5 ILD(164), 제 2 라이너층(162), 후측 에피택셜 재료들(174), 제 2 실리사이드 영역들(178), 후측 비아들(180), 도전성 라인들(186), 제 2 유전체층(184), 도전성 피처들(190), 및 제 3 유전체층들(188)을 포함할 수 있다. 후측 상호연결 구조물(192)의 나머지는 전측 상호연결 구조물(140)과 유사할 수 있다. 예를 들어, 후측 상호연결 구조물(192)은 전측 상호연결 구조물(140)과 유사한 재료들을 포함할 수 있고, 유사한 공정들을 사용하여 형성될 수 있다. 특히, 후측 상호연결 구조물(192)은 제 3 유전체층들(188) 내에 형성된 도전성 피처들(190)의 적층된 층들을 포함할 수 있다. 도전성 피처들(190)은 (예컨대, 후속적으로 형성되는 컨택 패드들 및 외부 커넥터들로 그리고 이들로부터의 라우팅을 위한) 라우팅 라인들을 포함할 수 있다. 도전성 피처들(190)은 저항기들, 캐패시터들, 또는 인덕터들 등과 같은 하나 이상의 매립된 수동 디바이스들을 포함하도록 추가로 패터닝될 수 있다. 매립된 수동 디바이스들은 나노-FETs의 후측에 회로들(예컨대, 전력 회로들)을 제공하도록 도전성 라인들(186)(예컨대, 전력 레일)과 통합될 수 있다.
도 40a 내지 도 40c에서, 패시베이션층(194), UBMs(196), 및 외부 커넥터들(198)이 후측 상호연결 구조물(192) 위에 형성된다. 패시베이션층(194)은 PBO, 폴리이미드, 또는 BCB 등과 같은 폴리머들을 포함할 수 있다. 대안적으로, 패시베이션층(194)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 옥시 질화물 등과 같은 비 유기 유전체 재료들(non-organic dielectric materials)을 포함할 수 있다. 패시베이션층(194)은, 예를 들어, CVD, PVD, 또는 ALD 등에 의해 퇴적될 수 있다.
UBMs(196)은 패시베이션층(194)을 관통해 후측 상호연결 구조물(192)의 도전성 피처들(190)에 형성되고, 외부 커넥터들(198)은 UBMs(196) 상에 형성된다. UBMs(196)은 도금 공정 등에 의해 형성된 구리, 니켈, 또는 금 등의 하나 이상의 층을 포함할 수 있다. 외부 커넥터들(198)(예컨대, 솔더 볼들)이 UBMs(196) 상에 형성된다. 외부 커넥터들(198)의 형성은 UBMs(196)의 노출된 부분들 상에 솔더 볼들을 배치한 다음 솔더 볼들을 리플로우(reflowing)하는 것을 포함할 수 있다. 대안적인 실시예들에서, 외부 커넥터들(198)의 형성은 최상단 도전성 피처들(190) 위에 솔더 영역들을 형성하기 위해 도금 단계를 수행한 다음 솔더 영역들을 리플로우하는 것을 포함한다. UBMs(196) 및 외부 커넥터들(198)은 다른 전기 컴포넌트들, 예를 들어, 다른 디바이스 다이들, 재배선 구조물들, 인쇄 회로 보드들(printed circuit boards)(PCBs), 또는 마더보드들 등에 입력/출력 커넥션들을 제공하는 데 사용될 수 있다. UBMs(196) 및 외부 커넥터들(198)은 또한 전술한 나노-FETs에 신호, 공급 전압, 및/또는 접지 커넥션들을 제공할 수 있는 후측 입력/출력 패드들로 지칭될 수 있다.
실시예들은 다양한 이점들을 달성할 수 있다. 예를 들어, 장채널 영역들(50L) 내에 후측 비아들(180)을 포함시키면, 장채널 영역들(50L) 내의 디바이스 밀도가 증가될 수 있어 장채널 영역들(50L) 내의 디바이스들의 성능이 향상된다. 또한, 후측 비아들(180)을 장채널 영역들(50L) 및 단채널 영역들(50S) 내에 포함시키면, 장채널 영역들(50L)과 단채널 영역들(50S) 간의 깊이 부하가 감소되어, 디바이스 결함들이 감소된다. 깊이 부하가 감소되면, 또한 보다 짧은 후측 비아들(180)이 단채널 영역들(50S)에 포함될 수 있어 디바이스 성능이 향상된다.
일 실시예에 따르면, 반도체 디바이스는 제 1 트랜지스터 구조물; 상기 제 1 트랜지스터 구조물에 인접한 제 2 트랜지스터 구조물; 상기 제 1 트랜지스터 구조물 및 상기 제 2 트랜지스터 구조물의 전측 상의 제 1 상호연결 구조물; 및 상기 제 1 트랜지스터 구조물 및 상기 제 2 트랜지스터 구조물의 후측 상의 제 2 상호연결 구조물을 포함하고, 상기 제 2 상호연결 구조물은 상기 제 1 트랜지스터 구조물의 후측 상의 제 1 유전체층; 상기 제 2 트랜지스터 구조물의 후측 상의 제 2 유전체층; 상기 제 1 유전체층을 관통하여 연장되고 상기 제 1 트랜지스터 구조물의 제 1 소스/드레인 영역에 전기적으로 커플링된 제 1 접촉부; 및 상기 제 2 유전체층을 관통하여 연장되고 상기 제 2 트랜지스터 구조물의 제 2 소스/드레인 영역에 전기적으로 커플링된 제 2 접촉부를 포함하고, 상기 제 2 접촉부는 상기 제 1 접촉부의 제 1 길이보다 작은 제 2 길이를 갖는다. 일 실시예에서, 상기 제 1 트랜지스터 구조물은 제 1 채널 길이를 갖고, 상기 제 2 트랜지스터 구조물은 제 2 채널 길이를 가지며, 상기 제 2 채널 길이는 상기 제 1 채널 길이보다 크다. 일 실시예에서, 상기 제 2 상호연결 구조물은 상기 제 2 유전체층과 상기 제 2 트랜지스터 구조물 사이의 제 1 기판을 더 포함한다. 일 실시예에서, 상기 제 1 기판은 0.5 nm 내지 20 nm의 두께를 갖는다. 일 실시예에서, 상기 제 1 길이는 상기 제 2 길이와 상기 제 1 기판의 두께의 합과 동일하다. 일 실시예에서, 상기 반도체 디바이스는 상기 제 1 소스/드레인 영역의 후측 표면 위의 에피택셜 재료; 및 상기 에피택셜 재료의 후측 표면 위의 실리사이드를 더 포함하고, 상기 에피택셜 재료 및 상기 실리사이드는 상기 제 1 소스/드레인 영역과 상기 제 1 접촉부 사이에 있다. 일 실시예에서, 상기 제 1 접촉부의 후측 표면, 상기 제 2 접촉부의 후측 표면, 상기 제 1 유전체층의 후측 표면, 및 상기 제 2 유전체층의 후측 표면은 서로 동일한 높이에 있다.
다른 실시예에 따르면, 반도체 디바이스는 제 1 나노구조물, 상기 제 1 나노구조물을 둘러싸는 제 1 게이트 구조물, 및 상기 제 1 게이트 구조물에 인접한 제 1 소스/드레인 영역을 포함하는 제 1 트랜지스터 구조물 - 상기 제 1 트랜지스터 구조물은 제 1 채널 길이를 가짐 - ; 상기 제 1 트랜지스터 구조물에 인접한 제 2 트랜지스터 구조물 - 상기 제 2 트랜지스터 구조물은 제 2 나노구조물, 상기 제 2 나노구조물을 둘러싸는 제 2 게이트 구조물, 및 상기 제 2 게이트 구조물에 인접한 제 2 소스/드레인 영역을 포함하고, 상기 제 2 트랜지스터 구조물은 상기 제 1 채널 길이보다 큰 제 2 채널 길이를 가짐 - ; 상기 제 1 트랜지스터 구조물 및 상기 제 2 트랜지스터 구조물의 전측 상의 제 1 상호연결 구조물; 및 상기 제 1 트랜지스터 구조물 및 상기 제 2 트랜지스터 구조물의 후측 상의 제 2 상호연결 구조물을 포함하고, 상기 제 2 상호연결 구조물은 상기 제 1 트랜지스터 구조물의 후측 상의 제 1 유전체층; 상기 제 2 트랜지스터 구조물의 후측 상의 제 1 기판; 및 상기 제 1 기판의 후측 상의 제 2 유전체층을 포함하고, 상기 제 1 기판 및 상기 제 2 유전체층의 높이는 상기 제 1 유전체층의 높이와 동일하다. 일 실시예에서, 상기 반도체 디바이스는 상기 제 1 유전체층을 관통하여 연장되고 상기 제 1 소스/드레인 영역에 전기적으로 커플링된 제 1 접촉부; 및 상기 제 2 유전체층을 관통하여 연장되고 상기 제 2 소스/드레인 영역에 전기적으로 커플링된 제 2 접촉부를 더 포함하고, 상기 제 2 접촉부는 상기 제 1 접촉부의 높이보다 작은 높이를 갖는다. 일 실시예에서, 상기 제 2 상호연결 구조물은 상기 제 1 소스/드레인 영역의 후측과 물리적으로 접촉하는 제 1 실리사이드를 더 포함하고, 상기 제 1 접촉부는 상기 제 1 실리사이드의 후측과 물리적으로 접촉한다. 일 실시예에서, 상기 제 2 상호연결 구조물은 상기 제 1 소스/드레인 영역의 후측과 물리적으로 접촉하는 에피택셜 재료; 및 상기 에피택셜 재료의 후측과 물리적으로 접촉하는 실리사이드를 더 포함하고, 상기 제 1 접촉부는 상기 실리사이드의 후측과 물리적으로 접촉한다. 일 실시예에서, 상기 제 1 접촉부는 상기 제 1 유전체층의 후측과 동일한 높이에 있도록 상기 제 1 소스/드레인 영역으로부터 연장된 수직 측벽들을 갖는다. 일 실시예에서, 상기 제 1 접촉부는 테이퍼형 측벽들을 가지며, 상기 테이퍼형 측벽들은 상기 제 1 유전체층의 후측을 향해 연장될수록 확장된다. 일 실시예에서, 상기 반도체 디바이스는 상기 제 1 접촉부와 상기 제 1 유전체층 사이의 제 1 스페이서들; 및 상기 제 2 접촉부와 상기 제 2 유전체층 사이의 제 2 스페이서들을 더 포함하고, 상기 제 1 스페이서들 및 상기 제 2 스페이서들은 실리콘 질화물을 포함한다.
또 다른 실시예에 따르면, 방법은 반도체 기판 상에 제 1 트랜지스터 구조물 및 제 2 트랜지스터 구조물을 형성하는 단계; 상기 제 2 트랜지스터 구조물 위의 반도체 기판을 마스킹하면서 상기 제 1 트랜지스터 구조물의 제 1 소스/드레인 영역을 노출시키기 위해 상기 반도체 기판을 시닝하는 단계; 상기 제 1 트랜지스터 구조물 및 상기 반도체 기판 위에 제 1 유전체층을 형성하는 단계; 상기 제 2 트랜지스터 구조물의 제 2 게이트 구조물을 노출시키기 위해 상기 제 2 트랜지스터 구조물 위의 반도체 기판을 제거하는 단계; 상기 제 2 트랜지스터 구조물 위에 제 2 유전체층을 형성하는 단계; 상기 제 1 유전체층을 관통하여 연장되고 상기 제 1 소스/드레인 영역에 커플링되는 제 1 접촉부를 형성하는 단계; 및 상기 제 2 유전체층을 관통하여 연장되고 상기 제 2 트랜지스터 구조물의 제 2 소스/드레인 영역에 커플링되는 제 2 접촉부를 형성하는 단계를 포함하며, 상기 제 2 접촉부는 상기 제 1 접촉부보다 큰 길이를 갖는다. 일 실시예에서, 상기 제 2 트랜지스터 구조물은 상기 제 1 트랜지스터 구조물의 제 1 채널 길이보다 작은 제 2 채널 길이를 갖는다. 일 실시예에서, 상기 제 1 접촉부를 형성하는 단계는 상기 제 1 유전체층 및 상기 제 2 유전체층 위에 제 1의 패터닝된 포토레지스트를 형성하는 단계; 및 상기 제 1의 패터닝된 포토레지스트를 마스크로서 사용하여 상기 제 1 소스/드레인 영역을 노출시키는 제 1 리세스를 형성하기 위해 상기 제 1 유전체층을 에칭하는 단계를 포함한다. 일 실시예에서, 상기 제 2 접촉부를 형성하는 단계는 상기 제 2 소스/드레인 영역 위의 제 2 반도체 재료를 노출시키기 위해 제 1 반도체 재료를 에칭하는 단계; 및 상기 제 2 소스/드레인 영역을 노출시키는 제 2 리세스를 형성하기 위해 상기 제 2 반도체 재료를 에칭하는 단계를 포함하고, 상기 제 1 반도체 재료 및 상기 제 2 반도체 재료는 상기 제 2 유전체층을 형성한 후에 에칭되고, 상기 제 2 소스/드레인 영역은 상기 제 1 반도체 재료 및 상기 제 2 반도체 재료와는 상이한 재료를 포함한다. 일 실시예에서, 상기 제 2 소스/드레인 영역은, 6x1020 atoms/cm3 내지 10x1020 atoms/cm3의 붕소 농도를 갖는 붕소 도핑된 실리콘 게르마늄을 포함하고, 상기 제 1 반도체 재료는 실리콘 게르마늄을 포함하며, 상기 제 2 반도체 재료는, 2x1020 atoms/cm3 내지 5x1020 atoms/cm3의 붕소 농도를 갖는 붕소 도핑된 실리콘 게르마늄을 포함한다. 일 실시예에서, 상기 방법은 상기 제 1 리세스 및 상기 제 2 리세스에 내에 희생 재료를 퇴적하는 단계; 및 상기 희생 재료를 퇴적하는 단계 후, 상기 제 1 리세스 및 상기 제 2 리세스가 테이퍼형 프로파일을 갖도록 상기 제 1 리세스 및 상기 제 2 리세스를 확장시키는 단계를 더 포함한다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 디자인하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 반도체 디바이스로서,
제 1 트랜지스터 구조물;
상기 제 1 트랜지스터 구조물에 인접한 제 2 트랜지스터 구조물;
상기 제 1 트랜지스터 구조물 및 상기 제 2 트랜지스터 구조물의 전측(front-side) 상의 제 1 상호연결 구조물; 및
상기 제 1 트랜지스터 구조물 및 상기 제 2 트랜지스터 구조물의 후측(backside) 상의 제 2 상호연결 구조물
을 포함하고, 상기 제 2 상호연결 구조물은,
상기 제 1 트랜지스터 구조물의 후측 상의 제 1 유전체층;
상기 제 2 트랜지스터 구조물의 후측 상의 제 2 유전체층;
상기 제 1 유전체층을 관통하여 연장되고 상기 제 1 트랜지스터 구조물의 제 1 소스/드레인 영역에 전기적으로 커플링된 제 1 접촉부; 및
상기 제 2 유전체층을 관통하여 연장되고 상기 제 2 트랜지스터 구조물의 제 2 소스/드레인 영역에 전기적으로 커플링된 제 2 접촉부 - 상기 제 2 접촉부는 상기 제 1 접촉부의 제 1 길이보다 작은 제 2 길이를 가짐 -
를 포함하는 것인, 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 제 1 트랜지스터 구조물은 제 1 채널 길이를 갖고, 상기 제 2 트랜지스터 구조물은 제 2 채널 길이를 가지며, 상기 제 2 채널 길이는 상기 제 1 채널 길이보다 큰 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서, 상기 제 2 상호연결 구조물은, 상기 제 2 유전체층과 상기 제 2 트랜지스터 구조물 사이의 제 1 기판을 더 포함하는 것인, 반도체 디바이스.
실시예 4. 실시예 3에 있어서, 상기 제 1 기판은 0.5 nm 내지 20 nm의 두께를 갖는 것인, 반도체 디바이스.
실시예 5. 실시예 3에 있어서, 상기 제 1 길이는 상기 제 2 길이와 상기 제 1 기판의 두께의 합과 동일한 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제 1 소스/드레인 영역의 후측 표면 위의 에피택셜 재료(epitaxial material); 및
상기 에피택셜 재료의 후측 표면 위의 실리사이드(silicide) - 상기 에피택셜 재료 및 상기 실리사이드는 상기 제 1 소스/드레인 영역과 상기 제 1 접촉부 사이에 있음 -
를 더 포함하는, 반도체 디바이스.
실시예 7. 실시예 1에 있어서, 상기 제 1 접촉부의 후측 표면, 상기 제 2 접촉부의 후측 표면, 상기 제 1 유전체층의 후측 표면, 및 상기 제 2 유전체층의 후측 표면은 서로 동일한 높이에 있는 것인, 반도체 디바이스.
실시예 8. 반도체 디바이스로서,
제 1 나노구조물, 상기 제 1 나노구조물을 둘러싸는 제 1 게이트 구조물, 및 상기 제 1 게이트 구조물에 인접한 제 1 소스/드레인 영역을 포함하는 제 1 트랜지스터 구조물 - 상기 제 1 트랜지스터 구조물은 제 1 채널 길이를 가짐 - ;
상기 제 1 트랜지스터 구조물에 인접한 제 2 트랜지스터 구조물 - 상기 제 2 트랜지스터 구조물은 제 2 나노구조물, 상기 제 2 나노구조물을 둘러싸는 제 2 게이트 구조물, 및 상기 제 2 게이트 구조물에 인접한 제 2 소스/드레인 영역을 포함하고, 상기 제 2 트랜지스터 구조물은 상기 제 1 채널 길이보다 큰 제 2 채널 길이를 가짐 - ;
상기 제 1 트랜지스터 구조물 및 상기 제 2 트랜지스터 구조물의 전측 상의 제 1 상호연결 구조물; 및
상기 제 1 트랜지스터 구조물 및 상기 제 2 트랜지스터 구조물의 후측 상의 제 2 상호연결 구조물
을 포함하고, 상기 제 2 상호연결 구조물은,
상기 제 1 트랜지스터 구조물의 후측 상의 제 1 유전체층;
상기 제 2 트랜지스터 구조물의 후측 상의 제 1 기판; 및
상기 제 1 기판의 후측 상의 제 2 유전체층 - 상기 제 1 기판 및 상기 제 2 유전체층의 높이는 상기 제 1 유전체층의 높이와 동일함 -
을 포함하는 것인, 반도체 디바이스.
실시예 9. 실시예 8에 있어서,
상기 제 1 유전체층을 관통하여 연장되고 상기 제 1 소스/드레인 영역에 전기적으로 커플링된 제 1 접촉부; 및
상기 제 2 유전체층을 관통하여 연장되고 상기 제 2 소스/드레인 영역에 전기적으로 커플링된 제 2 접촉부 - 상기 제 2 접촉부는 상기 제 1 접촉부의 높이보다 작은 높이를 가짐 -
를 더 포함하는, 반도체 디바이스.
실시예 10. 실시예 9에 있어서, 상기 제 2 상호연결 구조물은 상기 제 1 소스/드레인 영역의 후측과 물리적으로 접촉하는 제 1 실리사이드를 더 포함하고, 상기 제 1 접촉부는 상기 제 1 실리사이드의 후측과 물리적으로 접촉하는 것인, 반도체 디바이스.
실시예 11. 실시예 9에 있어서, 상기 제 2 상호연결 구조물은,
상기 제 1 소스/드레인 영역의 후측과 물리적으로 접촉하는 에피택셜 재료; 및
상기 에피택셜 재료의 후측과 물리적으로 접촉하는 실리사이드 - 상기 제 1 접촉부는 상기 실리사이드의 후측과 물리적으로 접촉함 -
를 더 포함하는 것인, 반도체 디바이스.
실시예 12. 실시예 9에 있어서, 상기 제 1 접촉부는, 상기 제 1 유전체층의 후측과 동일한 높이에 있도록 상기 제 1 소스/드레인 영역으로부터 연장된 수직 측벽들을 갖는 것인, 반도체 디바이스.
실시예 13. 실시예 9에 있어서, 상기 제 1 접촉부는, 테이퍼형 측벽(tapered sidewall)들이 상기 제 1 유전체층의 후측을 향해 연장될수록 확장되는 상기 테이퍼형 측벽들을 갖는 것인, 반도체 디바이스.
실시예 14. 실시예 9에 있어서,
상기 제 1 접촉부와 상기 제 1 유전체층 사이의 제 1 스페이서들; 및
상기 제 2 접촉부와 상기 제 2 유전체층 사이의 제 2 스페이서들 - 상기 제 1 스페이서들 및 상기 제 2 스페이서들은 실리콘 질화물을 포함함 -
을 더 포함하는, 반도체 디바이스.
실시예 15. 방법으로서,
반도체 기판 상에 제 1 트랜지스터 구조물 및 제 2 트랜지스터 구조물을 형성하는 단계;
상기 제 2 트랜지스터 구조물 위의 상기 반도체 기판을 마스킹하면서 상기 제 1 트랜지스터 구조물의 제 1 소스/드레인 영역을 노출시키기 위해 상기 반도체 기판을 시닝(thinning)하는 단계;
상기 제 1 트랜지스터 구조물 및 상기 반도체 기판 위에 제 1 유전체층을 형성하는 단계;
상기 제 2 트랜지스터 구조물의 제 2 게이트 구조물을 노출시키기 위해 상기 제 2 트랜지스터 구조물 위의 상기 반도체 기판을 제거하는 단계;
상기 제 2 트랜지스터 구조물 위에 제 2 유전체층을 형성하는 단계;
상기 제 1 유전체층을 관통하여 연장되고 상기 제 1 소스/드레인 영역에 커플링되는 제 1 접촉부를 형성하는 단계; 및
상기 제 2 유전체층을 관통하여 연장되고 상기 제 2 트랜지스터 구조물의 제 2 소스/드레인 영역에 커플링되는 제 2 접촉부를 형성하는 단계 - 상기 제 2 접촉부는 상기 제 1 접촉부보다 큰 길이를 가짐 -
를 포함하는, 방법.
실시예 16. 실시예 15에 있어서, 상기 제 2 트랜지스터 구조물은, 상기 제 1 트랜지스터 구조물의 제 1 채널 길이보다 작은 제 2 채널 길이를 갖는 것인, 방법.
실시예 17. 실시예 15에 있어서, 상기 제 1 접촉부를 형성하는 단계는,
상기 제 1 유전체층 및 상기 제 2 유전체층 위에 제 1의 패터닝된 포토레지스트를 형성하는 단계; 및
상기 제 1의 패터닝된 포토레지스트를 마스크로서 사용하여 상기 제 1 소스/드레인 영역을 노출시키는 제 1 리세스를 형성하기 위해 상기 제 1 유전체층을 에칭하는 단계
를 포함하는 것인, 방법.
실시예 18. 실시예 17에 있어서, 상기 제 2 접촉부를 형성하는 단계는,
상기 제 2 소스/드레인 영역 위의 제 2 반도체 재료를 노출시키기 위해 제 1 반도체 재료를 에칭하는 단계; 및
상기 제 2 소스/드레인 영역을 노출시키는 제 2 리세스를 형성하기 위해 상기 제 2 반도체 재료를 에칭하는 단계 - 상기 제 1 반도체 재료 및 상기 제 2 반도체 재료는 상기 제 2 유전체층을 형성한 후에 에칭되고, 상기 제 2 소스/드레인 영역은 상기 제 1 반도체 재료 및 상기 제 2 반도체 재료와는 상이한 재료를 포함함 -
를 포함하는 것인, 방법.
실시예 19. 실시예 18에 있어서, 상기 제 2 소스/드레인 영역은, 6x1020 atoms/cm3 내지 10x1020 atoms/cm3의 붕소 농도를 갖는 붕소 도핑된 실리콘 게르마늄을 포함하고, 상기 제 1 반도체 재료는 실리콘 게르마늄을 포함하며, 상기 제 2 반도체 재료는, 2x1020 atoms/cm3 내지 5x1020 atoms/cm3의 붕소 농도를 갖는 붕소 도핑된 실리콘 게르마늄을 포함하는 것인, 방법.
실시예 20. 실시예 18에 있어서,
상기 제 1 리세스 및 상기 제 2 리세스에 내에 희생 재료를 퇴적하는 단계; 및
상기 희생 재료를 퇴적하는 단계 후, 상기 제 1 리세스 및 상기 제 2 리세스가 테이퍼형 프로파일을 갖도록 상기 제 1 리세스 및 상기 제 2 리세스를 확장시키는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    제 1 트랜지스터 구조물;
    상기 제 1 트랜지스터 구조물에 인접한 제 2 트랜지스터 구조물;
    상기 제 1 트랜지스터 구조물 및 상기 제 2 트랜지스터 구조물의 전측(front-side) 상의 제 1 상호연결 구조물; 및
    상기 제 1 트랜지스터 구조물 및 상기 제 2 트랜지스터 구조물의 후측(backside) 상의 제 2 상호연결 구조물
    을 포함하고, 상기 제 2 상호연결 구조물은,
    상기 제 1 트랜지스터 구조물의 후측 상의 제 1 유전체층;
    상기 제 2 트랜지스터 구조물의 후측 상의 제 2 유전체층;
    상기 제 1 유전체층을 관통하여 연장되고 상기 제 1 트랜지스터 구조물의 제 1 소스/드레인 영역에 전기적으로 커플링된 제 1 접촉부; 및
    상기 제 2 유전체층을 관통하여 연장되고 상기 제 2 트랜지스터 구조물의 제 2 소스/드레인 영역에 전기적으로 커플링된 제 2 접촉부 - 상기 제 2 접촉부는 상기 제 1 접촉부의 제 1 길이보다 작은 제 2 길이를 가짐 -
    를 포함하는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제 1 트랜지스터 구조물은 제 1 채널 길이를 갖고, 상기 제 2 트랜지스터 구조물은 제 2 채널 길이를 가지며, 상기 제 2 채널 길이는 상기 제 1 채널 길이보다 큰 것인, 반도체 디바이스.
  3. 제1항에 있어서, 상기 제 2 상호연결 구조물은, 상기 제 2 유전체층과 상기 제 2 트랜지스터 구조물 사이의 제 1 기판을 더 포함하는 것인, 반도체 디바이스.
  4. 제3항에 있어서, 상기 제 1 기판은 0.5 nm 내지 20 nm의 두께를 갖는 것인, 반도체 디바이스.
  5. 제3항에 있어서, 상기 제 1 길이는 상기 제 2 길이와 상기 제 1 기판의 두께의 합과 동일한 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제 1 소스/드레인 영역의 후측 표면 위의 에피택셜 재료(epitaxial material); 및
    상기 에피택셜 재료의 후측 표면 위의 실리사이드(silicide) - 상기 에피택셜 재료 및 상기 실리사이드는 상기 제 1 소스/드레인 영역과 상기 제 1 접촉부 사이에 있음 -
    를 더 포함하는, 반도체 디바이스.
  7. 제1항에 있어서, 상기 제 1 접촉부의 후측 표면, 상기 제 2 접촉부의 후측 표면, 상기 제 1 유전체층의 후측 표면, 및 상기 제 2 유전체층의 후측 표면은 서로 동일한 높이에 있는 것인, 반도체 디바이스.
  8. 반도체 디바이스로서,
    제 1 나노구조물, 상기 제 1 나노구조물을 둘러싸는 제 1 게이트 구조물, 및 상기 제 1 게이트 구조물에 인접한 제 1 소스/드레인 영역을 포함하는 제 1 트랜지스터 구조물 - 상기 제 1 트랜지스터 구조물은 제 1 채널 길이를 가짐 - ;
    상기 제 1 트랜지스터 구조물에 인접한 제 2 트랜지스터 구조물 - 상기 제 2 트랜지스터 구조물은 제 2 나노구조물, 상기 제 2 나노구조물을 둘러싸는 제 2 게이트 구조물, 및 상기 제 2 게이트 구조물에 인접한 제 2 소스/드레인 영역을 포함하고, 상기 제 2 트랜지스터 구조물은 상기 제 1 채널 길이보다 큰 제 2 채널 길이를 가짐 - ;
    상기 제 1 트랜지스터 구조물 및 상기 제 2 트랜지스터 구조물의 전측 상의 제 1 상호연결 구조물; 및
    상기 제 1 트랜지스터 구조물 및 상기 제 2 트랜지스터 구조물의 후측 상의 제 2 상호연결 구조물
    을 포함하고, 상기 제 2 상호연결 구조물은,
    상기 제 1 트랜지스터 구조물의 후측 상의 제 1 유전체층;
    상기 제 2 트랜지스터 구조물의 후측 상의 제 1 기판; 및
    상기 제 1 기판의 후측 상의 제 2 유전체층 - 상기 제 1 기판 및 상기 제 2 유전체층의 높이는 상기 제 1 유전체층의 높이와 동일함 -
    을 포함하는 것인, 반도체 디바이스.
  9. 제8항에 있어서,
    상기 제 1 유전체층을 관통하여 연장되고 상기 제 1 소스/드레인 영역에 전기적으로 커플링된 제 1 접촉부; 및
    상기 제 2 유전체층을 관통하여 연장되고 상기 제 2 소스/드레인 영역에 전기적으로 커플링된 제 2 접촉부 - 상기 제 2 접촉부는 상기 제 1 접촉부의 높이보다 작은 높이를 가짐 -
    를 더 포함하는, 반도체 디바이스.
  10. 방법으로서,
    반도체 기판 상에 제 1 트랜지스터 구조물 및 제 2 트랜지스터 구조물을 형성하는 단계;
    상기 제 2 트랜지스터 구조물 위의 상기 반도체 기판을 마스킹하면서 상기 제 1 트랜지스터 구조물의 제 1 소스/드레인 영역을 노출시키기 위해 상기 반도체 기판을 시닝(thinning)하는 단계;
    상기 제 1 트랜지스터 구조물 및 상기 반도체 기판 위에 제 1 유전체층을 형성하는 단계;
    상기 제 2 트랜지스터 구조물의 제 2 게이트 구조물을 노출시키기 위해 상기 제 2 트랜지스터 구조물 위의 상기 반도체 기판을 제거하는 단계;
    상기 제 2 트랜지스터 구조물 위에 제 2 유전체층을 형성하는 단계;
    상기 제 1 유전체층을 관통하여 연장되고 상기 제 1 소스/드레인 영역에 커플링되는 제 1 접촉부를 형성하는 단계; 및
    상기 제 2 유전체층을 관통하여 연장되고 상기 제 2 트랜지스터 구조물의 제 2 소스/드레인 영역에 커플링되는 제 2 접촉부를 형성하는 단계 - 상기 제 2 접촉부는 상기 제 1 접촉부보다 큰 길이를 가짐 -
    를 포함하는, 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211381B2 (en) 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10825918B2 (en) * 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
KR20220077508A (ko) * 2020-12-02 2022-06-09 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US20220238442A1 (en) 2021-01-27 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US20230268403A1 (en) * 2022-02-22 2023-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having front side and back side source/drain contacts
KR20230129697A (ko) * 2022-03-02 2023-09-11 삼성전자주식회사 반도체 장치
US20240063121A1 (en) * 2022-08-16 2024-02-22 International Business Machines Corporation Backside contact for semiconductor device
US20240072133A1 (en) * 2022-08-26 2024-02-29 International Business Machines Corporation Backside and frontside contacts for semiconductor device
CN116013962B (zh) * 2023-03-24 2023-07-18 合肥晶合集成电路股份有限公司 半导体器件的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180110656A (ko) * 2014-08-07 2018-10-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 접촉 구조물 및 그 형성방법
KR20190036521A (ko) * 2016-08-26 2019-04-04 인텔 코포레이션 집적 회로 디바이스 구조체들 및 양면 제조 기술들
US20200126987A1 (en) * 2018-10-22 2020-04-23 International Business Machines Corporation Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100642648B1 (ko) * 2005-09-13 2006-11-10 삼성전자주식회사 실리사이드막들을 갖는 콘택 구조체, 이를 채택하는반도체소자, 및 이를 제조하는 방법들
US7294543B2 (en) * 2006-03-22 2007-11-13 International Business Machines Corporation DRAM (Dynamic Random Access Memory) cells
US9070759B2 (en) * 2006-09-25 2015-06-30 Infineon Technologies Ag Semiconductor device and method of making same
JP5218474B2 (ja) * 2010-05-27 2013-06-26 富士電機株式会社 半導体装置
KR101734207B1 (ko) * 2010-10-13 2017-05-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP5694020B2 (ja) * 2011-03-18 2015-04-01 トランスフォーム・ジャパン株式会社 トランジスタ回路
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
CN103594470B (zh) * 2012-08-17 2016-10-05 台湾积体电路制造股份有限公司 具有垂直功率mos晶体管的集成电路
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9153483B2 (en) 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
CN103762251B (zh) * 2014-01-22 2016-03-30 中山大学 一种双栅极光电薄膜晶体管、像素电路及像素阵列
US9349726B2 (en) * 2014-03-26 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device fabrication method and structure
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9564493B2 (en) * 2015-03-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
US10367070B2 (en) * 2015-09-24 2019-07-30 Intel Corporation Methods of forming backside self-aligned vias and structures formed thereby
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10374086B2 (en) * 2015-12-04 2019-08-06 The Regents Of The University Of California 3D transistor having a gate stack including a ferroelectric film
KR102460075B1 (ko) * 2016-01-27 2022-10-31 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US9799655B1 (en) 2016-04-25 2017-10-24 International Business Machines Corporation Flipped vertical field-effect-transistor
US9812580B1 (en) * 2016-09-06 2017-11-07 Qualcomm Incorporated Deep trench active device with backside body contact
US10109636B2 (en) * 2017-03-08 2018-10-23 Globalfoundries Inc. Active contact and gate contact interconnect for mitigating adjacent gate electrode shortages
US11640995B2 (en) * 2017-06-20 2023-05-02 Intel Corporation Ferroelectric field effect transistors (FeFETs) having band-engineered interface layer
US11018134B2 (en) * 2017-09-26 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US10418449B2 (en) * 2018-01-10 2019-09-17 Globalfoundries Inc. Circuits based on complementary field-effect transistors
US10355017B1 (en) * 2018-03-23 2019-07-16 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures and method of making the same
US10903332B2 (en) * 2018-08-22 2021-01-26 International Business Machines Corporation Fully depleted SOI transistor with a buried ferroelectric layer in back-gate
WO2020110733A1 (ja) * 2018-11-26 2020-06-04 株式会社ソシオネクスト 半導体集積回路装置
US11605565B2 (en) * 2018-12-28 2023-03-14 Intel Corporation Three dimensional integrated circuits with stacked transistors
US11437283B2 (en) * 2019-03-15 2022-09-06 Intel Corporation Backside contacts for semiconductor devices
US10840146B1 (en) * 2019-06-17 2020-11-17 Globalfoundries Inc. Structures and SRAM bit cells with a buried cross-couple interconnect
US11791380B2 (en) * 2019-12-13 2023-10-17 Intel Corporation Single gated 3D nanowire inverter for high density thick gate SOC applications

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180110656A (ko) * 2014-08-07 2018-10-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 접촉 구조물 및 그 형성방법
KR20190036521A (ko) * 2016-08-26 2019-04-04 인텔 코포레이션 집적 회로 디바이스 구조체들 및 양면 제조 기술들
US20200126987A1 (en) * 2018-10-22 2020-04-23 International Business Machines Corporation Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices

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