KR20210127092A - 반도체 장치의 제조 방법 - Google Patents

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KR20210127092A
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다츠야 야마구치
슈지 노자와
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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명은, 미리 정해진 형상의 에어 갭을 형성한다. 반도체 장치의 제조 방법은, 적층 공정과, 주입 공정과, 탈리 공정을 포함한다. 적층 공정에서는, 오목부가 형성된 기판의 표면 상에, 열분해 가능한 유기 재료가 적층된다. 주입 공정에서는, 오목부에 적층된 유기 재료의 표면에 이온이 주입됨으로써, 유기 재료의 표면이 변질되어, 유기 재료의 표면에 변질층이 형성된다. 탈리 공정에서는, 기판이 제1 온도로 가열됨으로써, 변질층의 하층의 유기 재료가 열분해되어, 변질층의 하층의 유기 재료가, 변질층을 통해서 탈리함으로써, 변질층과 오목부의 사이에 에어 갭이 형성된다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 개시의 다양한 측면 및 실시 형태는, 반도체 장치의 제조 방법에 관한 것이다.
예를 들어, 하기 특허문헌 1에는, 다층 구조의 반도체 장치에 있어서, 층간 절연막 내에 에어 갭을 형성함으로써, 층간 절연막의 비유전율을 작게 하는 기술이 개시되어 있다. 이 기술에서는, 기판 상의 오목부에 층간 절연막을 매립할 때, 오목부 내에 매립 불량이 되는 공간(보이드)을 형성하고, 형성된 보이드가 에어 갭으로서 이용된다.
일본 특허 공개 제2012-54307호 공보
본 개시는, 미리 정해진 형상의 에어 갭을 갖는 반도체 장치의 제조 방법을 제공한다.
본 개시의 일 측면은, 반도체 장치의 제조 방법이며, 적층 공정과, 주입 공정과, 탈리 공정을 포함한다. 적층 공정에서는, 오목부가 형성된 기판 상에, 열분해 가능한 유기 재료가 적층된다. 주입 공정에서는, 오목부에 적층된 유기 재료의 표면에 이온이 주입됨으로써, 유기 재료의 표면이 변질되어, 유기 재료의 표면에 변질층이 형성된다. 탈리 공정에서는, 기판이 미리 정해진 제1 온도로 가열됨으로써, 변질층의 하층의 유기 재료가 열분해되어, 변질층의 하층의 유기 재료가, 변질 층을 통하여 탈리함으로써, 변질층과 오목부의 사이에 에어 갭이 형성된다.
본 개시의 다양한 측면 및 실시 형태에 따르면, 미리 정해진 형상의 에어 갭을 형성할 수 있다.
도 1은 본 개시의 일 실시 형태에서의 제조 시스템의 일례를 도시하는 시스템 구성도이다.
도 2는 본 개시의 일 실시 형태에서의 적층 장치의 일례를 도시하는 개략도이다.
도 3은 본 개시의 일 실시 형태에서의 가열 장치의 일례를 도시하는 개략도이다.
도 4는 본 개시의 일 실시 형태에서의 이온 주입 장치의 일례를 도시하는 개략도이다.
도 5는 반도체 장치의 제조 방법의 일례를 나타내는 흐름도이다.
도 6은 반도체 장치의 제조 과정의 일례를 도시하는 모식도이다.
도 7은 반도체 장치의 제조 과정의 일례를 도시하는 모식도이다.
도 8은 반도체 장치의 제조 과정의 일례를 도시하는 모식도이다.
도 9는 반도체 장치의 제조 과정의 일례를 도시하는 모식도이다.
도 10은 실험 결과의 일례를 도시하는 도면이다.
이하에, 개시되는 반도체 장치의 제조 방법의 실시 형태에 대해서, 도면에 기초하여 상세하게 설명한다. 또한, 이하의 실시 형태에 의해, 개시되는 반도체 장치의 제조 방법이 한정되는 것은 아니다.
그런데, 매립 불량으로서 형성되는 공극의 형상 및 크기는, 오목부의 폭이나 깊이 등에 의존한다. 예를 들어, 오목부의 폭이 좁을 경우, 오목부의 하부에 큰 공극이 형성되지만, 오목부의 폭이 넓을 경우, 오목부의 하부에는 공극이 거의 형성되지 않는 경우가 있다. 또한, 오목부에 형성되는 공극의 형상 및 크기는, 기판 상에서의 오목부 위치나 반도체 제조 장치 내에서의 오목부의 위치에 따라 변동되는 경우가 있다. 그 때문에, 임의의 형상의 오목부에 대하여 원하는 형상 및 크기의 공극을 형성하는 것이 어렵다.
그래서, 기판의 오목부에 열분해 가능한 유기 재료를 적층하고, 유기 재료 상에 밀봉막을 적층한 후에, 기판을 가열함으로써, 열분해한 유기 재료를 밀봉막을 통해서 오목부로부터 탈리시킨다. 이에 의해, 오목부와 밀봉막의 사이에 유기 재료의 형상에 대응하는 형상의 에어 갭을 형성할 수 있다. 이러한 밀봉막으로서는, 예를 들어 실리콘 산화막 등이 사용된다.
그러나, 에어 갭이 형성된 후의 공정에 있어서, 밀봉막이 대미지를 받는 조건에서 에칭이나 세정 등의 처리가 행하여지면, 밀봉막의 일부가 대미지를 받는 경우가 있다. 밀봉막이 대미지를 받으면, 에어 갭을 형성하는 측벽의 강도가 저하되어, 에어 갭의 형상을 유지하는 것이 어려워진다. 또한, 밀봉막의 대미지에 의해 에어 갭 내의 공간과 외부의 공간이 연통하면, 그 후의 공정에 있어서 사용된 가스나 약액 등이 에어 갭 내에 침입하는 경우가 있다. 이에 의해, 에어 갭 내에 잔사가 발생하여, 에어 갭이 설계와 다른 형상으로 되어, 원하는 비유전율을 실현하는 것이 곤란해진다.
그래서, 본 개시는, 미리 정해진 형상의 에어 갭을 형성할 수 있는 기술을 제공한다.
[제조 시스템(10)의 구성]
도 1은, 본 개시의 일 실시 형태에서의 제조 시스템(10)의 일례를 도시하는 시스템 구성도이다. 제조 시스템(10)은, 적층 장치(200-1), 적층 장치(200-2), 가열 장치(300-1), 가열 장치(300-2) 및 이온 주입 장치(400)를 구비한다. 제조 시스템(10)은, 멀티 챔버 타입의 진공 처리 시스템이다. 제조 시스템(10)은, 적층 장치(200-1), 적층 장치(200-2), 가열 장치(300-1), 가열 장치(300-2) 및 이온 주입 장치(400)를 사용하여, 반도체 장치에 사용되는 소자가 형성될 기판(W)에 에어 갭을 형성한다. 적층 장치(200-1) 및 적층 장치(200-2)는 마찬가지의 구성이며, 가열 장치(300-1) 및 가열 장치(300-2)는 마찬가지의 구성이다. 또한, 이하에서는, 적층 장치(200-1) 및 적층 장치(200-2) 각각을 구별하지 않고 총칭하는 경우에 적층 장치(200)라고 기재하고, 가열 장치(300-1) 및 가열 장치(300-2) 각각을 구별하지 않고 총칭하는 경우에 가열 장치(300)라고 기재한다.
적층 장치(200)는, 오목부가 형성된 기판(W)의 표면에 열분해 가능한 유기 재료를 적층시킨다. 본 실시 형태에 있어서, 열분해 가능한 유기 재료는, 복수 종류의 모노머의 중합에 의해 생성된 요소 결합을 갖는 중합체이다. 가열 장치(300-1)는, 기판(W)을 가열함으로써, 기판(W)의 오목부에 적층된 유기 재료의 일부를 열분해시킨다. 이온 주입 장치(400)는, 기판(W)의 오목부에 적층된 유기 재료의 표면에 이온을 주입함으로써, 유기 재료의 표면을 열분해하기 어려운 물질로 변질시켜서, 유기 재료의 표면에 열분해하기 어려운 변질층을 형성시킨다. 가열 장치(300-2)는, 기판(W)을 가열함으로써, 변질층의 하층의 유기 재료를 열분해시켜, 변질층의 하층의 유기 재료를, 변질층을 통해서 탈리시킨다. 이에 의해, 변질층과 오목부의 사이에 에어 갭이 형성된다.
적층 장치(200-1), 적층 장치(200-2), 가열 장치(300-1) 및 가열 장치(300-2)는, 평면 형상이 칠각형을 이루는 진공 반송실(101)의 4개의 측벽에 각각 게이트 밸브(G)를 통해서 접속되어 있다. 진공 반송실(101)의 다른 3개의 측벽에는, 3개의 로드 로크실(102)이 게이트 밸브(G1)를 통해서 접속되어 있다. 3개의 로드 로크실(102) 각각은, 게이트 밸브(G2)를 통해서 대기 반송실(103)에 접속되어 있다.
진공 반송실(101) 내는, 진공 펌프에 의해 배기되어 미리 정해진 진공도로 유지되어 있다. 진공 반송실(101) 내에는, 로봇 암 등의 반송 기구(106)가 마련되어 있다. 반송 기구(106)는, 적층 장치(200-1), 적층 장치(200-2), 가열 장치(300-1), 가열 장치(300-2) 및 각각의 로드 로크실(102)의 사이에서 기판(W)을 반송한다. 반송 기구(106)는, 독립적으로 이동 가능한 2개의 암(107a 및 107b)을 갖는다.
대기 반송실(103)의 측면에는, 기판(W)을 수용하는 캐리어(FOUP(Front-Opening Unified Pod) 등)(C)를 설치하기 위한 복수의 포트(105)가 마련되어 있다. 또한, 대기 반송실(103)의 측벽에는, 기판(W)의 얼라인먼트를 행하기 위한 얼라인먼트실(104)이 마련되어 있다. 또한, 대기 반송실(103) 내에는 청정 공기의 다운 플로우가 형성된다.
대기 반송실(103) 내에는, 로봇 암 등의 반송 기구(108)가 마련되어 있다. 반송 기구(108)는, 각각의 캐리어(C), 각각의 로드 로크실(102) 및 얼라인먼트실(104)의 사이에서 기판(W)을 반송한다.
적층 장치(200)에 의해 유기 재료가 적층된 기판(W)은, 일단, 캐리어(C)에 수용된다. 그리고, 캐리어(C)에 수용된 기판(W)은, 도시하지 않은 반송 기구에 의해, 1개씩 이온 주입 장치(400) 내에 반입된다. 그리고, 이온 주입 장치(400)에 의해 유기 재료의 표면에 이온이 주입된 기판(W)은, 도시하지 않은 반송 기구에 의해 다시 캐리어(C)에 수용된다. 그리고, 캐리어(C)가 대기 반송실(103)의 포트(105)에 세트되고, 캐리어(C)에 수용된 기판(W)은, 반송 기구(108)에 의해 로드 로크실(102) 내에 반입된다.
제어 장치(100)는, 메모리, 프로세서 및 입출력 인터페이스를 갖는다. 메모리에는, 프로세서에 의해 실행되는 프로그램, 및 각 처리의 조건을 포함하는 레시피 등이 저장되어 있다. 프로세서는, 메모리로부터 판독한 프로그램을 실행하여, 메모리 내에 기억된 레시피에 기초하여, 입출력 인터페이스를 통해서 제조 시스템(10)의 각 부를 제어한다.
[적층 장치(200)의 구성]
도 2는, 본 개시의 일 실시 형태에서의 적층 장치(200)의 일례를 도시하는 개략도이다. 적층 장치(200)는, 용기(201), 배기 장치(202), 샤워 헤드(206) 및 적재대(207)를 갖는다. 본 실시 형태에 있어서, 적층 장치(200)는 예를 들어 CVD(Chemical Vapor Deposition) 장치이다.
배기 장치(202)는 용기(201) 내의 가스를 배기한다. 용기(201) 내는, 배기 장치(202)에 의해 미리 정해진 압력의 진공 분위기로 제어된다.
용기(201)에는, 샤워 헤드(206)를 통해서, 복수 종류의 원료 모노머가 공급된다. 복수 종류의 원료 모노머는, 예를 들어 이소시아네이트 및 아민이다. 샤워 헤드(206)에는, 이소시아네이트를 액체로 수용하는 원료 공급원(203a)이, 공급관(204a)을 통해서 접속되어 있다. 또한, 샤워 헤드(206)에는, 아민을 액체로 수용하는 원료 공급원(203b)이, 공급관(204b)을 통해서 접속되어 있다.
원료 공급원(203a)으로부터 공급된 이소시아네이트의 액체는, 공급관(204a)에 개재하는 기화기(205a)에 의해 기화된다. 그리고, 이소시아네이트의 증기가, 공급관(204a)을 통해서, 가스 토출부인 샤워 헤드(206)에 도입된다. 또한, 원료 공급원(203b)으로부터 공급된 아민의 액체는, 공급관(204b)에 개재하는 기화기(205b)에 의해 기화된다. 그리고, 아민의 증기가, 공급관(204b)을 통해서 샤워 헤드(206)에 도입된다.
샤워 헤드(206)는, 예를 들어 용기(201)의 상부에 마련되고, 하면에 다수의 토출 구멍이 형성되어 있다. 샤워 헤드(206)는, 공급관(204a) 및 공급관(204b)을 통해서 도입된 이소시아네이트의 증기 및 아민의 증기를, 각각 별도의 토출 구멍으로부터 용기(201) 내에 샤워 형상으로 토출한다.
용기(201) 내에는, 도시하지 않은 온도 조절 기구를 갖는 적재대(207)가 마련되어 있다. 적재대(207)에는 표면에 오목부가 형성된 기판(W)이 적재된다. 적재대(207)는, 온도 조절 기구에 의해, 원료 공급원(203a) 및 원료 공급원(203b)으로부터 각각 공급된 원료 모노머의 증착 중합에 적합한 온도가 되도록, 기판(W)의 온도를 제어한다. 증착 중합에 적합한 온도는, 원료 모노머의 종류에 따라 정할 수 있으며, 예를 들어 40[℃] 내지 150[℃]로 할 수 있다.
이러한 적층 장치(200)를 사용하여, 기판(W)의 표면에서 2종류의 원료 모노머의 증착 중합 반응을 일으킴으로써, 오목부가 형성된 기판(W)의 표면에 유기 재료가 적층된다. 2종류의 원료 모노머가 이소시아네이트 및 아민일 경우, 기판(W)의 표면에는, 폴리요소의 중합체의 막이 적층된다. 폴리요소의 중합체는, 열분해 가능한 유기 재료의 일례이다.
[가열 장치(300)의 구성]
도 3은, 본 개시의 일 실시 형태에서의 가열 장치(300)의 일례를 도시하는 개략도이다. 가열 장치(300)는, 용기(301), 배기관(302), 공급관(303), 적재대(304), 램프 하우스(305) 및 적외선 램프(306)를 갖는다.
용기(301) 내에는, 기판(W)이 적재되는 적재대(304)가 마련되어 있다. 기판(W)이 적재되는 적재대(304)의 면과 대향하는 위치에는, 램프 하우스(305)가 마련되어 있다. 램프 하우스(305) 내에는, 적외선 램프(306)가 배치되어 있다.
용기(301) 내에는, 공급관(303)을 통해서 불활성 가스가 공급된다. 본 실시 형태에 있어서, 불활성 가스는, 예를 들어 N2 가스이다.
적재대(304) 상에 기판(W)이 적재된 상태에서, 공급관(303)을 통해서 용기(301) 내에 불활성 가스가 공급된다. 그리고, 적외선 램프(306)를 점등시킴으로써, 오목부에 유기 재료가 적층된 기판(W)이 가열된다. 기판(W)의 오목부에 적층된 유기 재료가 미리 정해진 온도에 달하면, 유기 재료가 2종류의 원료 모노머로 열분해한다. 본 실시 형태에 있어서, 유기 재료는 폴리요소이기 때문에, 기판(W)이 300[℃] 이상, 예를 들어 500[℃]로 가열됨으로써, 유기 재료가 원료 모노머인 이소시아네이트와 아민으로 해중합한다.
[이온 주입 장치(400)의 구성]
도 4는, 본 개시의 일 실시 형태에서의 이온 주입 장치(400)의 일례를 도시하는 개략도이다. 이온 주입 장치(400)는, 이온 공급실(410) 및 처리실(420)을 구비한다.
이온 공급실(410) 내에는, 이온원(411), 인출 전극(412), 빔라인(413) 및 분석기(414)가 마련되어 있다. 이온원(411)은 이온을 발생시킨다. 이온원(411)으로부터 발생한 이온은, 이온원(411)과 인출 전극(412)의 사이에 인가된 전압에 의해 빔라인(413) 내에 인출된다. 분석기(414)는, 빔라인(413) 내에 인출된 이온 중으로부터, 질량과 전하의 차이에 기초하여, 예를 들어 인이나 탄소 등의 특정 원소의 이온을 분리한다. 본 실시 형태에 있어서, 분석기(414)는, 탄소의 이온을 분리한다. 분석기(414)에 의해 분리된 원소의 이온은, 빔라인(413) 내를 통과하여, 이온 공급실(410)과 처리실(420)의 사이에 인가된 전압에 의해 가속되어, 처리실(420) 내에 방출된다.
배기 장치(422)는 처리실(420) 내의 가스를 배기한다. 처리실(420) 내는, 배기 장치(422)에 의해 미리 정해진 압력의 진공 분위기로 제어된다. 처리실(420) 내에는 적재대(421)가 마련되어 있다. 적재대(421) 상에는, 오목부에 유기 재료가 적층된 기판(W)이 적재된다. 이온 공급실(410)에서 생성된 이온은, 적재대(421) 상에 적재된 기판(W)의 표면에 방출된다. 이에 의해, 기판(W)의 오목부에 적층된 유기 재료의 표면에 이온이 주입된다.
[에어 갭의 형성 방법]
도 5는, 반도체 장치의 제조 방법의 일례를 나타내는 흐름도이다. 예를 들어, 반송 기구(106)에 의해, 오목부가 형성된 기판(W)이 적층 장치(200) 내에 반입됨으로써, 도 5에 예시된 처리가 개시된다.
먼저, 적층 장치(200)에 의해, 기판(W) 상에 열분해 가능한 유기 재료가 적층된다(S10). 스텝 S10은, 적층 공정의 일례이다. 이에 의해, 예를 들어 도 6에 도시한 바와 같이, 기판(W)의 오목부(60)에 유기 재료(61)가 적층된다. 그리고, 기판(W)은, 반송 기구(106)에 의해 적층 장치(200)로부터 반출되어, 가열 장치(300-1) 내에 반입된다.
이어서, 가열 장치(300-1)에 의해 기판(W)이 가열됨으로써, 기판(W) 상에 적층된 여분의 유기 재료가 제거된다(S11). 스텝 S11은 제거 공정의 일례이다. 스텝 S11에서는, 기판(W)은, 가열 장치(300-1)에 의해 예를 들어 200[℃] 내지 300[℃]의 범위 내의 온도로 가열된다. 200[℃] 내지 300[℃]의 범위 내의 온도는, 제2 온도의 일례이다. 이에 의해, 예를 들어 도 7에 도시한 바와 같이, 기판(W)의 상면에 적층된 유기 재료(61)의 일부가 열분해에 의해 탈리한다. 또한, 다른 형태로서, 기판(W)의 표면에 플라스마를 조사함으로써, 기판(W) 상에 적층된 여분의 유기 재료가 제거되어도 된다. 예를 들어, 아르곤, 헬륨, 질소 등의 가스를 플라스마를 사용해서 여기함으로써 활성화된 산소, 수소, 이산화탄소 등에 의한 애싱에 의해, 기판(W) 상에 적층된 여분의 유기 재료가 제거되어도 된다. 그리고, 기판(W)은, 반송 기구(106)에 의해 가열 장치(300-1)로부터 로드 로크실(102) 내에 반입되고, 반송 기구(108)에 의해 로드 로크실(102)로부터 반출되어, 캐리어(C)에 수용된다. 그리고, 캐리어(C)가 이온 주입 장치(400)에 세트되어, 캐리어(C)에 수용된 기판(W)이, 도시하지 않은 반송 기구에 의해 이온 주입 장치(400) 내에 반입된다.
이어서, 이온 주입 장치(400)에 의해, 기판(W)의 오목부(60)에 적층된 유기 재료(61)의 표면에 이온이 주입된다(S12). 스텝 S12는 주입 공정의 일례이다. 유기 재료(61)의 표면에 이온이 주입됨으로써, 유기 재료(61)의 표면이 변질되어, 예를 들어 도 8에 도시한 바와 같이, 유기 재료(61)의 표면에 변질층(62)이 형성된다. 본 실시 형태에서는, 기판(W)의 표면에 탄소의 이온이 주입됨으로써, 유기 재료(61)의 표면이 탄화되어, 유기 재료(61)의 표면에 탄화층인 변질층(62)이 형성된다. 그리고, 기판(W)은, 도시하지 않은 반송 기구에 의해 이온 주입 장치(400)로부터 반출되어, 다시 캐리어(C)에 수용된다. 그리고, 캐리어(C)가 대기 반송실(103)의 포트(105)에 세트되고, 캐리어(C)에 수용된 기판(W)은, 반송 기구(108)에 의해 로드 로크실(102) 내에 반입된다. 그리고, 로드 로크실(102) 내에 반입된 기판(W)은, 반송 기구(106)에 의해 로드 로크실(102)로부터 반출되어, 가열 장치(300-2) 내에 반입된다.
이어서, 가열 장치(300-2)에 의해 기판(W)이 가열됨으로써, 오목부(60) 내의 유기 재료(61)가 변질층(62)을 통해서 탈리한다(S13). 스텝 S13은 탈리 공정의 일례이다. 스텝 S13에서는, 기판(W)은, 가열 장치(300-2)에 의해 예를 들어 300[℃] 이상으로 가열된다. 300[℃] 이상의 온도는, 제1 온도의 일례이다. 이에 의해, 변질층(62)의 하층의 유기 재료(61)가 열분해되어, 변질층(62)을 통해서 탈리하여, 예를 들어 도 9에 도시한 바와 같이, 변질층(62)과 오목부(60)의 사이에 유기 재료(61)의 형상에 대응하는 형상의 에어 갭이 형성된다. 그리고, 본 흐름도에 나타내는 처리가 종료된다.
[이온의 에너지와 주입량의 관계]
이어서, 에어 갭의 형성이 가능한 변질층(62)의 생성에 적합한 이온의 에너지와 주입량의 관계를 조사하기 위한 실험이 행하여졌다. 도 10은, 실험 결과의 일례를 도시하는 도면이다. 도 10에 예시된 이온의 에너지와 주입량의 조합에 있어서, 에어 갭의 형성에 성공한 조합에 대해서는, 평가 란에 ○이 대응지어져 있고, 에어 갭의 형성에 실패한 조합에 대해서는, 평가의 란에 ×가 대응지어져 있다.
유기 재료(61)의 표면에 주입되는 이온으로서 인의 이온이 사용된 경우, 이온의 주입량이 1.0×1015[ions/cm2] 미만이면, 변질층(62)이, 변질층(62)의 하층의 유기 재료(61)와 함께 탈리해버려, 에어 갭이 형성되지 않았다. 이것은, 이온의 주입량이 1.0×1015[ions/cm2] 미만이면, 충분한 강도의 변질층(62)이 형성되지 않기 때문이라고 생각된다. 이 경향은, 이온이 탄소인 경우에도 마찬가지이었다. 따라서, 이온의 주입량은, 1.0×1015[ions/cm2] 이상인 것이 바람직하다.
또한, 이온의 주입량이 1.0×1015[ions/cm2] 이상이어도, 이온의 에너지가 100[keV]일 경우, 에어 갭이 형성되지 않았다. 이것은, 이온의 에너지가 너무 높으면, 이온이 유기 재료(61)의 깊은 위치까지 주입되어, 오목부(60) 내의 유기 재료(61) 전체가 열분해하기 어려운 물질로 변질되어버렸기 때문이라고 생각된다.
한편, 이온의 주입량이 1.0×1015[ions/cm2] 이상이고 또한 이온의 에너지가 5[keV] 이상이면서 또한 10[keV] 이하의 범위 내인 경우에는, 에어 갭을 형성할 수 있었다. 즉, 실험에서 에어 갭의 형성이 확인된 범위에서는, 이온의 주입량은, 1.0×1015[ions/cm2] 이상이며, 주입된 이온의 에너지는, 5[keV] 이상이면서 또한 10[keV] 이하인 것이 바람직하다.
이상, 실시 형태에 대해서 설명하였다. 상기한 바와 같이, 본 실시 형태에서의 반도체 장치의 제조 방법은, 적층 공정과, 주입 공정과, 탈리 공정을 포함한다. 적층 공정에서는, 오목부(60)가 형성된 기판(W) 상에, 열분해 가능한 유기 재료(61)가 적층된다. 주입 공정에서는, 오목부(60)에 적층된 유기 재료(61)의 표면에 이온이 주입됨으로써, 유기 재료(61)의 표면이 변질되어, 유기 재료(61)의 표면에 변질층(62)이 형성된다. 탈리 공정에서는, 기판(W)이 미리 정해진 제1 온도로 가열됨으로써, 변질층(62)의 하층의 유기 재료(61)가 열분해되어, 변질층(62)의 하층의 유기 재료(61)가 변질층(62)을 통해서 탈리함으로써, 변질층(62)과 오목부(60)의 사이에 에어 갭이 형성된다. 이에 의해, 미리 정해진 형상의 에어 갭을 형성할 수 있다.
또한, 상기한 실시 형태에서의 반도체 장치의 제조 방법은, 적층 공정 후에, 기판(W)을 제1 온도보다도 낮은 제2 온도로 가열함으로써, 오목부(60)를 제외한 기판(W)의 표면에 적층된 유기 재료(61)를 제거하는 제거 공정을 포함한다. 주입 공정은, 제거 공정 후에 행하여진다. 이에 의해, 오목부(60) 내에 에어 갭을 형성할 수 있다. 또한, 다른 형태로서, 기판(W)의 표면에 플라스마를 조사함으로써, 기판(W) 상에 적층된 여분의 유기 재료가 제거되어도 된다. 예를 들어, 아르곤, 헬륨, 질소 등의 가스를 플라스마를 사용해서 여기함으로써 활성화된 산소, 수소, 이산화탄소 등에 의한 애싱에 의해, 기판(W) 상에 적층된 여분의 유기 재료가 제거되어도 된다.
또한, 상기한 실시 형태의 주입 공정에 있어서, 이온의 주입량은, 1.0×1015[ions/cm2] 이상이며, 주입되는 이온의 에너지는, 5[keV] 이상이면서 또한 10[keV] 이하이다. 이에 의해, 미리 정해진 형상의 에어 갭을 형성할 수 있다.
또한, 상기한 실시 형태에 있어서, 유기 재료(61)의 표면에 주입되는 이온은, 인 또는 탄소의 이온이다. 이에 의해, 미리 정해진 형상의 에어 갭을 형성할 수 있다.
[기타]
또한, 본원에 개시된 기술은, 상기한 실시 형태에 한정되는 것은 아니고, 그 요지의 범위 내에서 수많은 변형이 가능하다.
예를 들어, 상기한 실시 형태에서는, 이온 주입 장치(400)를 사용해서 오목부(60)에 매립된 유기 재료(61)의 표면에 이온이 주입되지만, 개시의 기술은 이것에 한정되지 않는다. 다른 형태로서, 플라스마를 사용해서 유기 재료(61)의 표면에 이온을 주입해도 된다. 예를 들어, 주입할 원소를 포함하는 가스를 챔버 내에서 플라스마화시켜, 챔버 내에 배치된 기판(W)에 마이너스의 바이어스 전압을 건다. 이에 의해, 플라스마에 포함되는 이온이 기판(W)의 표면에 인입되어, 유기 재료(61)의 표면에 주입된다. 이러한 처리는, 예를 들어 용량 결합형 플라스마 처리 장치 등에 의해 실현할 수 있다.
또한, 상기한 실시 형태에서는, 유기 재료를 구성하는 중합체의 일례로서 요소 결합을 갖는 중합체가 사용되었지만, 유기 재료를 구성하는 중합체로서는, 요소 결합 이외의 결합을 갖는 중합체가 사용되어도 된다. 요소 결합 이외의 결합을 갖는 중합체로서는, 예를 들어 우레탄 결합을 갖는 폴리우레탄 등을 들 수 있다. 폴리우레탄은, 예를 들어 알코올기를 갖는 모노머와 이소시아네이트기를 갖는 모노머를 공중합시킴으로써 합성할 수 있다. 또한, 폴리우레탄은, 미리 정해진 온도로 가열됨으로써, 알코올기를 갖는 모노머와 이소시아네이트기를 갖는 모노머로 해중합한다.
또한, 상기한 실시 형태에 있어서, 제조 시스템(10)은, 가열 장치(300-1) 및 가열 장치(300-2)를 구비하지만, 다른 형태로서, 제조 시스템(10)은, 1개의 가열 장치(300)를 구비하고 있어도 된다. 이 경우, 스텝 S11에서의 제거 공정과, 스텝 S13에서의 탈리 공정은, 동일한 가열 장치(300)에서 행하여진다. 이에 의해, 제조 시스템(10)의 설치 면적을 작게 할 수 있다.
또한, 금회 개시된 실시 형태는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 실제로, 상기한 실시 형태는 다양한 형태로 구현될 수 있다. 또한, 상기 실시 형태는, 첨부의 특허 청구 범위 및 그 취지를 일탈하지 않고, 다양한 형태로 생략, 치환, 변경되어도 된다.

Claims (5)

  1. 오목부가 형성된 기판의 표면 상에, 열분해 가능한 유기 재료를 적층하는 적층 공정과,
    상기 오목부에 적층된 상기 유기 재료의 표면에 이온을 주입함으로써, 상기 유기 재료의 표면을 변질시켜, 상기 유기 재료의 표면에 변질층을 형성하는 주입 공정과,
    상기 기판을 제1 온도로 가열함으로써, 상기 변질층의 하층의 상기 유기 재료를 열분해시켜, 상기 변질층의 하층의 상기 유기 재료를, 상기 변질층을 통해서 탈리시킴으로써, 상기 변질층과 상기 오목부의 사이에 에어 갭을 형성하는 탈리 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 적층 공정 후에, 상기 기판을 상기 제1 온도보다도 낮은 제2 온도로 가열함으로써, 상기 오목부를 제외한 상기 기판의 표면에 적층된 상기 유기 재료를 제거하는 제거 공정을 포함하고,
    상기 주입 공정은, 상기 제거 공정 후에 행하여지는, 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 적층 공정 후에, 상기 기판의 표면에 플라스마를 조사함으로써, 상기 오목부를 제외한 상기 기판의 표면에 적층된 상기 유기 재료를 제거하는 제거 공정을 포함하고,
    상기 주입 공정은, 상기 제거 공정 후에 행하여지는, 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 주입 공정에 있어서, 상기 이온의 주입량은, 1.0×1015[ions/cm2] 이상이며, 주입되는 상기 이온의 에너지는, 5[keV] 이상이면서 또한 10[keV] 이하인, 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 이온은, 인 또는 탄소의 이온인, 반도체 장치의 제조 방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054307A (ja) 2010-08-31 2012-03-15 Tokyo Electron Ltd 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1493183B1 (en) 2002-04-02 2012-12-05 Dow Global Technologies LLC Process for making air gap containing semiconducting devices and resulting semiconducting device
JPWO2005091374A1 (ja) 2004-03-19 2008-02-07 日本電気株式会社 半導体装置及びその製造方法
US7285474B2 (en) * 2004-09-16 2007-10-23 International Business Machines Corporation Air-gap insulated interconnections
US7807570B1 (en) * 2009-06-11 2010-10-05 International Business Machines Corporation Local metallization and use thereof in semiconductor devices
US9595467B2 (en) 2014-11-14 2017-03-14 Applied Materials, Inc. Air gap formation in interconnection structure by implantation process
US9576899B2 (en) * 2015-06-23 2017-02-21 Globalfoundries Inc. Electrical fuse with high off resistance
US10854503B2 (en) * 2018-07-16 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with air gap and method sealing the air gap

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054307A (ja) 2010-08-31 2012-03-15 Tokyo Electron Ltd 半導体装置の製造方法

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