KR20210124573A

KR20210124573A - 화소 회로 및 표시 패널

Info

Publication number: KR20210124573A
Application number: KR1020200041069A
Authority: KR
Inventors: 정민재; 이준호; 박기찬; 정경훈; 채종철
Original assignee: 삼성디스플레이 주식회사; 건국대학교 산학협력단
Priority date: 2020-04-03
Filing date: 2020-04-03
Publication date: 2021-10-15
Also published as: US20210312855A1; CN113554975A; US11373586B2

Abstract

다양한 실시예들에 따라서, 복수의 서브 픽셀들 및 상기 복수의 서브 픽셀들을 구동하는 구동부를 포함하는 표시 패널이 제공된다. 복수의 서브 픽셀들 각각은 각각 발광 소자, 및 상기 발광 소자에 구동 전류를 출력하는 화소 회로를 포함한다. 화소 회로는 상기 구동 전류를 생성하는 제1 트랜지스터, 상기 구동 전류의 크기를 설정하기 위한 바이어스 전압 및 기준 전압을 수신하고, 상기 바이어스 전압과 상기 기준 전압의 차에 상기 제1 트랜지스터의 문턱전압을 더한 제1 보상 전압을 저장하는 제1 커패시터를 포함하는 정전류 제어 회로, 및 상기 발광 소자의 발광 시간(duration)을 결정하는 데이터 전압을 수신하고, 상기 데이터 전압에 기초하여 상기 구동 전류의 펄스 폭을 제어하는 제2 트랜지스터, 및 상기 제2 트랜지스터의 문턱전압에 대응하는 제2 보상 전압을 저장하는 제2 커패시터를 포함하는 펄스 폭 제어 회로를 포함한다.

Description

화소 회로 및 표시 패널{Pixel circuit and light emitting panel}

본 발명은 화소 회로 및 표시 패널에 관한 것이다.

발광 다이오드(Light Emitting Diode, LED), 특히 발광 물질로 무기 재료를 사용하고 마이크로미터 오더의 크기를 갖는 마이크로 LED(micro-LED)는 전류량에 따라서 발광 파장이 변하기 때문에, 유기 발광 다이오드(Organic Light Emitting Diode)와 같이 전류량을 통해 계조를 표현하는 구동 방식을 적용하기 어렵다. 표시 패널에서 발광 다이오드를 발광 소자로 이용하기 위해서는 시분할 구동 방식으로 동작하는 화소 회로가 필요하다.

본 발명이 해결하고자 하는 과제는 발광 다이오드를 구동하기 위한 화소 회로를 제공하는 것이다.

본 발명이 해결하고자 하는 과제는 발광 다이오드를 포함하는 표시 패널을 제공하는 것이다.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 측면에 따른 표시 패널은 복수의 서브 픽셀들 및 상기 복수의 서브 픽셀들을 구동하는 구동부를 포함한다. 상기 복수의 서브 픽셀들 각각은 각각 발광 소자, 및 상기 발광 소자에 구동 전류를 출력하는 화소 회로를 포함한다. 상기 화소 회로는 상기 구동 전류를 생성하는 제1 트랜지스터, 상기 구동 전류의 크기를 설정하기 위한 바이어스 전압 및 기준 전압을 수신하고, 상기 바이어스 전압과 상기 기준 전압의 차에 상기 제1 트랜지스터의 문턱전압을 더한 제1 보상 전압을 저장하는 제1 커패시터를 포함하는 정전류 제어 회로, 및 상기 발광 소자의 발광 시간(duration)을 결정하는 데이터 전압을 수신하고, 상기 데이터 전압에 기초하여 상기 구동 전류의 펄스 폭을 제어하는 제2 트랜지스터, 및 상기 제2 트랜지스터의 문턱전압에 대응하는 제2 보상 전압을 저장하는 제2 커패시터를 포함하는 펄스 폭 제어 회로를 포함한다.

본 발명의 일 측면에 따른 화소 회로는 제1 및 제2 구동 전압을 각각 전달하는 제1 및 제2 전원선 중 적어도 하나, 제1 내지 제4 제어 신호를 각각 전달하는 제1 내지 제4 제어선 중 적어도 하나, 스캔 신호를 전달하는 스캔선, 상기 스캔 신호에 동기화하여 데이터 전압을 전달하는 데이터선, 상기 바이어스 전압을 전달하는 바이어스 전압선, 상기 기준 전압을 전달하는 기준 전압선, 미리 설정된 기간 동안 선형적으로 변하는 스윕 전압을 전달하는 스윕 전압선, 및 발광 소자에 연결된다. 상기 화소 회로는

상기 제1 전원선과 상기 발광 소자 사이에 연결되는 제1 트랜지스터, 제어 전극, 제1 연결 전극 및 제2 연결 전극을 갖는 제2 트랜지스터, 상기 제2 트랜지스터의 제어 전극에 연결되는 제1 전극, 및 제2 전극을 갖는 제2 커패시터, 상기 스캔선에 연결되는 제어 전극, 상기 데이터선에 연결되는 제1 연결 전극 및 상기 제2 트랜지스터의 제어 전극에 연결되는 제2 연결 전극을 갖는 제3 트랜지스터, 상기 제2 제어선에 연결되는 제어 전극, 상기 제1 트랜지스터의 게이트에 연결되는 제1 연결 전극 및 상기 제2 트랜지스터의 제1 연결 전극에 연결되는 제2 연결 전극을 갖는 제4 트랜지스터, 상기 제4 제어선에 연결되는 제어 전극, 상기 제2 커패시터의 제2 전극에 연결되는 제1 연결 전극 및 상기 제2 트랜지스터의 제2 연결 전극에 연결되는 제2 연결 전극을 갖는 제5 트랜지스터, 상기 제3 제어선에 연결되는 제어 전극, 상기 스윕 전압선에 연결되는 제1 연결 전극 및 상기 제2 커패시터의 제2 전극에 연결되는 제2 연결 전극을 갖는 제6 트랜지스터, 상기 제3 제어선에 연결되는 제어 전극, 상기 제2 트랜지스터의 제2 연결 전극에 연결되는 제1 연결 전극 및 상기 기준 전압선에 연결되는 제2 연결 전극을 갖는 제7 트랜지스터, 및 상기 제2 트랜지스터의 제2 연결 전극에 연결되는 제1 전극, 및 상기 제2 전원선에 연결되는 제2 전극을 갖는 제3 커패시터를 포함한다.

본 발명의 다양한 실시예들에 따르면, 마이크로 LED와 같은 발광 소자를 구동하기 위해 시분할 구동 방식으로 동작하는 화소 회로가 제공될 수 있다. 화소 회로는 트랜지스터들의 문턱전압을 내부적으로 보상함으로써, 화소 회로가 발광 소자에 출력되는 구동 전류의 크기와 펄스 폭이 정확하게 제어될 수 있다. 발광 소자는 정확한 밝기와 색상을 광을 방출할 수 있다. 따라서, 표시 패널의 표시 품질은 개선될 수 있다.

도 1은 일 실시예에 따른 표시 패널의 예시적인 블록도이다.
도 2는 일 실시예에 따른 화소의 블록도이다.
도 3은 일 실시예에 따른 화소의 예시적인 회로도이다.
도 4는 도 3의 화소를 구동하기 위한 한 프레임 기간 동안의 타이밍도이다.

본 발명은 다양하게 변형되고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 도시하고 상세한 설명을 통해 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들이 상세히 설명된다. 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다. 명세서 전체에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 일 실시예에 따른 표시 패널의 개략적인 블록도이다.

도 1을 참조하면, 표시 패널(100)는 표시부(110), 게이트 스윕 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 전압 발생부(150)를 포함할 수 있다. 게이트 스윕 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 전압 발생부(150)는 구동부 또는 구동 회로로 통합하여 지칭될 수 있다.

표시부(110)는 화소(PX)들을 포함한다. 도 1에는 오직 하나의 화소(PX)만이 도시되었지만, 이는 용이한 이해를 위한 것이며, 표시부(110)에는 복수의 화소들(PX)이 배치될 수 있다. 화소들(PX)은 예컨대 제1 방향(예컨대, 행 방향)으로 연장되는 복수의 화소 행들과 제2 방향(예컨대, 열 방향)으로 연장되는 복수의 화소 열들을 포함하는 매트릭스 형태로 배열될 수 있다.

적어도 2개의 화소들(PX)이 하나의 단위 픽셀을 구성할 수 있다. 도 1에 도시된 화소(PX)는 단위 픽셀을 구성하는 하나의 서브 픽셀에 대응할 수 있다.

표시부(110)의 화소들(PX)은 한 프레임 기간(frame time period)마다 새로운 데이터 전압(DATA)을 수신하고, 데이터 전압(DATA)에 대응하는 펄스 폭과 미리 설정된 크기를 갖는 구동 전류에 의해 발광함으로써, 한 프레임의 영상 데이터(DATA1)에 대응하는 영상을 표시할 수 있다.

화소(PX)는 예컨대 행 방향으로 연장되는 스캔선(SL_n), 스윕 전압선(VL) 및 제1 내지 제4 제어선(CL1-CL4)에 연결되고, 예컨대 열 방향으로 연장되는 바이어스 전압선(BL), 데이터선(DL), 및 기준 전압선(RL)에 연결될 수 있다. 화소(PX)는 제1 및 제2 전원선(PL1, PL2)에 연결될 수 있다.

표시부(110)에 매트릭스 형태로 배열되는 화소들(PX)이 배치되는 경우, 표시부(110)는 스캔선(SL_n)을 포함하는 복수의 스캔선, 스윕 전압선(VL)을 포함하는 복수의 스윕 전압선, 제1 내지 제4 제어선(CL1-CL4)을 각각 포함하는 복수의 제1 내지 제4 제어선, 바이어스 전압선(BL)을 포함하는 복수의 데이터선, 데이터선(DL)을 포함하는 복수의 바이어스 전압선, 기준 전압선(RL)을 포함하는 복수의 기준 전압선, 및 제1 전원선(PL1)을 포함하는 복수의 제1 전원선을 포함할 수 있다. 표시부(110)는 제2 전원선(PL2)을 포함하는 복수의 제2 전원선(PL2)을 포함할 수도 있다.

복수의 스캔선, 복수의 전압선 및 복수의 제1 내지 제4 제어선은 예컨대 행 방향을 연장될 수 있으며, 게이트 스윕 구동부(120)에 연결될 수 있다. 복수의 데이터선, 복수의 바이어스 전압선, 및 복수의 기준 전압선은 예컨대 열 방향으로 연장될 수 있으며, 데이터 구동부(130)에 연결될 수 있다. 복수의 제1 전원선과 복수의 제2 전원선은 전압 발생부(150)에 연결될 수 있다. 그러나, 이는 예시적이며, 다른 예에 따르면, 복수의 전압선은 전압 발생부(150)에 연결될 수 있다. 또 다른 예에 따르면, 복수의 전압선은 열 방향으로 연장되고 데이터 구동부(130)에 연결될 수도 있다. 또한, 복수의 바이어스 전압선 및/또는 복수의 기준 전압선은 전압 발생부(150)에 연결될 수 있다.

아래에서는 화소(PX)에 연결되는 스캔선(SL_n), 스윕 전압선(VL), 제1 내지 제4 제어선(CL1-CL4), 바이어스 전압선(BL), 데이터선(DL), 및 기준 전압선(RL), 및 제1 및 제2 전원선(PL1, PL2)을 중심으로 설명한다.

화소(PX)는 발광 소자와 발광 소자에 구동 전류를 출력하는 화소 회로를 포함한다. 발광 소자는 구동 전류에 의해 발광한다. 화소 회로는 제1 및 제2 트랜지스터를 포함하는 복수의 트랜지스터, 및 제1 및 제2 커패시터를 포함하는 복수의 커패시터를 포함한다. 화소 회로는 제1 트랜지스터, 정전류 제어 회로, 및 펄스 폭 제어 회로를 포함할 수 있다. 화소(PX)에 대하여 도 2 및 도 3을 참조하여 아래에서 더욱 자세히 설명한다.

게이트 스윕 구동부(120)는 타이밍 제어부(140)로부터 제공된 제1 구동 제어 신호(CONT1)에 기초하여 복수의 스캔 신호, 스윕 전압(SWP), 및 복수의 제1 내지 제4 제어 신호를 생성할 수 있다. 게이트 스윕 구동부(120)는 복수의 스캔 신호를 순차적으로 생성할 수 있다. 순차적으로 생성된 스캔 신호들은 스캔선을 통해 화소들(PX)에게 제공될 수 있다. 화소(PX)는 스캔선(SL_n)을 통해 스캔 신호(SCAN_n)를 수신할 수 있다.

게이트 스윕 구동부(120)는 제1 내지 제4 제어 신호(EMP, CON, EM, EMB)를 생성할 수 있다. 제1 내지 제4 제어 신호(EMP, CON, EM, EMB)는 각각 제1 내지 제4 제어선(CL1-CL4)을 통해 화소들(PX)에게 제공될 수 있다. 화소(PX)는 제1 제어선(CL1)을 통해 제1 제어 신호(EMP)을 수신하고, 제2 제어선(CL2)을 통해 제2 제어 신호(CON)을 수신하고, 제3 제어선(CL3)을 통해 제3 제어 신호(EM)을 수신하고, 제4 제어선(CL4)을 통해 제4 제어 신호(EMB)을 수신할 수 있다.

게이트 스윕 구동부(120)는 미리 설정된 기간 동안 선형적으로 변하는 스윕 전압(SWP)을 생성하여, 전압선들을 통해 화소들(PX)에게 제공될 수 있다. 스윕 전압(SWP)은 미리 설정된 기간(예컨대, 발광 기간) 동안 선형적으로 증가 또는 감소하는 크기를 가질 수 있다. 스윕 전압(SWP)은 미리 설정된 기간 외의 기간(예컨대, 문턱전압 저장 기간, 데이터 기입 기간)에는 일정한 크기를 갖는 전압일 수 있다. 화소(PX)는 스윕 전압선(VL)을 통해 스윕 전압(SWP)을 수신할 수 있다.

데이터 구동부(130)는 표시 패널(100)이 영상을 표시하는 표시 모드에서 타이밍 제어부(140)로부터 제공된 영상 데이터(DATA2), 및 제2 구동 제어 신호(CONT2)에 기초하여 데이터 전압(DATA), 바이어스 전압(BIAS), 및 기준 전압(REF)을 생성할 수 있다.

데이터 구동부(130)는 제2 구동 제어 신호(CONT2)에 기초하여 영상 데이터(DATA2)를 디지털 아날로그 변환하여 데이터 전압(DATA)을 생성하고, 데이터 전압(DATA)을 데이터선(DL)에 출력한다. 데이터 구동부(130)는 제2 구동 제어 신호(CONT2)에 기초하여 바이어스 전압(BIAS)을 생성하고, 바이어스 전압(BIAS)을 바이어스 전압선(BL)에 출력한다. 데이터 구동부(130)는 제2 구동 제어 신호(CONT)에 기초하여 기준 전압(REF)을 생성하고, 기준 전압(REF)을 기준 전압선(RL)에 출력한다.

데이터 전압(DATA)은 영상 데이터(DATA2)의 계조값에 기초하여 결정되는 크기를 가질 수 있다. 바이어스 전압(BIAS)과 기준 전압(REF)은 사용자에 의해 설정된 크기를 갖거나, 표시 패널(100)의 설계자에 의해 미리 설정된 크기를 가질 수 있다.

화소(PX)는 데이터선(DL)을 통해 데이터 전압(DATA)을 수신하고, 바이어스 전압선(BL)을 통해 바이어스 전압(BIAS)을 수신하고, 기준 전압선(RL)을 통해 기준 전압(REF)을 수신할 수 있다.

전압 발생부(150)는 제3 구동 제어 신호(CONT3)에 기초하여 표시부(110)의 화소들(PX)을 구동하기 위한 제1 및 제2 구동 전압(PVDD, PVSS)을 생성한다. 제1 구동 전압(PVDD)은 제1 전원선(PL1)에 인가되고, 제2 구동 전압(PVSS)은 제2 전원선(PL2)에 인가된다. 발광 소자가 발광하는 발광 구간에서, 제1 구동 전압(PVDD)의 전압 레벨은 제2 구동 전압(PVSS)의 전압 레벨보다 높을 수 있다.

다른 실시예에 따르면, 전압 발생부(150)는 스윕 전압(SWP), 바이어스 전압(BIAS), 및 기준 전압(REF) 중 적어도 하나를 생성할 수 있다.

타이밍 제어부(140)는 게이트 스윕 구동부(120), 데이터 구동부(130) 및 전압 발생부(150)를 제어함으로써 표시부(110)를 제어할 수 있다. 타이밍 제어부(140)는 외부 장치로부터 제어 신호(CONT) 및 영상 데이터(DATA1)를 수신한다. 타이밍 제어부(140)는 제어 신호(CONT)를 이용하여 제1 내지 제3 구동 제어 신호(CONT1-CONT3)를 생성할 수 있다.

표시 패널(100)은 표시부(110)의 화소들(PX)을 이용하여 영상을 표시할 수 있다. 표시 패널(100)은 한 프레임 기간마다 새로운 영상을 표시할 수 있다. 한 프레임 기간은 문턱전압 저장 기간, 데이터 기입 기간, 및 발광 기간을 순서대로 포함할 수 있다.

문턱전압 저장 기간에는 바이어스 전압(BIAS)과 기준 전압(REF)의 차에 제1 트랜지스터의 문턱전압을 더한 제1 보상 전압이 제1 커패시터에 저장되고, 제2 트랜지스터의 문턱전압이 제2 커패시터에 저장될 수 있다. 데이터 기입 기간에는 화소 회로가 스캔 신호에 동기화하여 데이터 전압을 수신하고, 데이터 전압에 대응하는 전압에 제2 트랜지스터의 문턱전압을 더한 제2 보상 전압이 제2 커패시터에 저장될 수 있다.

발광 기간에는 제1 커패시터가 제1 트랜지스터의 게이트와 소스 사이에 연결되어, 발광 소자가 구동 전류에 의해 발광을 시작할 수 있다. 이후, 선형적으로 증가하는 스윕 전압과 제2 보상 전압을 더한 전압이 제2 트랜지스터의 게이트에 인가됨으로써, 구동 전류의 펄스 폭에 대응하는 발광 시간 후에 발광 소자가 발광을 중단할 수 있다.

화소들(PX)에 포함되는 제1 트랜지스터들은 동일한 특성을 갖는 것이 바람직하지만, 공정 오차 및 열화 등의 이유에 의해 서로 다른 특성을 갖게 될 수 있다. 제1 트랜지스터의 특성에 편차가 발생하면 화소들(PX) 각각의 화소 회로에서 발광 소자로 출력하는 구동 전류의 크기 편차가 생기게 되고, 구동 전류의 크기 편차가 발생하면 화소들(PX) 각각의 발광 소자는 다른 밝기의 광을 방출할 수 있으며, 방출되는 광의 파장도 달라질 수 있다. 본 실시예에 따르면, 제1 트랜지스터들의 편차로 인해 발생되는 구동 전류의 크기 편차는 외부 회로의 도움 없이 화소(PX) 내부의 화소 회로(예컨대, 정전류 제어 회로)에 의해 보상될 수 있다.

화소들(PX)에 포함되는 제2 트랜지스터들은 동일한 특성을 갖는 것이 바람직하지만, 공정 오차 및 열화 등의 이유에 의해 서로 다른 특성을 갖게 될 수 있다. 제2 트랜지스터의 특성에 편차가 발생하면 화소들(PX) 각각의 화소 회로에서 발광 소자로 출력하는 구동 전류의 펄스 폭이 정확하게 제어되지 않게 된다. 펄스 폭이 정확하게 제어되지 않으면, 화소들(PX) 각각이 표현하는 계조가 부정확해진다. 본 실시예에 따르면, 제2 트랜지스터들의 편차로 인해 발생되는 구동 전류의 펄스 폭 편차는 외부 회로의 도움 없이 화소(PX) 내부의 화소 회로(예컨대, 퍼스 폭 제어 회로)에 의해 보상될 수 있다.

도 2는 일 실시예에 따른 화소의 블록도이다.

도 2를 참조하면, 화소(PX)는 화소 회로(10)와 발광 소자(20)를 포함한다. 화소 회로(10)는 발광 소자(20)에 구동 전류를 출력하며, 발광 소자(20)는 구동 전류에 의해 발광한다. 화소 회로(10)는 구동 전류원(12), 펄스 폭 제어 회로(14) 및 정전류 제어 회로(16)를 포함한다.

구동 전류원(12)은 제1 트랜지스터를 포함한다. 제1 트랜지스터는 발광 소자(20)에 공급될 구동 전류를 생성할 수 있다.

펄스 폭 제어 회로(14)는 발광 소자(20)의 발광 시간(duration)을 결정하는 데이터 전압(DATA)을 수신할 수 있다. 펄스 폭 제어 회로(14)는 데이터 전압(DATA)에 기초하여 구동 전류의 펄스 폭을 제어하는 제2 트랜지스터, 및 제2 트랜지스터의 문턱전압에 대응하는 제2 보상 전압을 저장하는 제2 커패시터를 포함할 수 있다. 제2 보상 전압은 데이터 전압(DATA)에 대응하는 전압에 제2 트랜지스터의 문턱전압을 더한 전압일 수 있다.

펄스 폭 제어 회로(14)는 제2 보상 전압을 제2 커패시터에 저장하고, 미리 설정된 기간 동안 선형적으로 변하는 스윕 전압을 수신할 수 있다. 펄스 폭 제어 회로(14)는 스윕 전압에 제2 보상 전압을 더한 전압을 제2 트랜지스터의 게이트에 인가할 수 있다. 제2 트랜지스터의 게이트 전압은 스윕 전압에 의해 점점 높아지면서, 영상 데이터의 계조값에 대응하는 발광 시간 후에 턴 온될 수 있다. 제2 트랜지스터가 턴 온되면서, 턴 오프 전압을 제1 트랜지스터의 게이트에 전달하고, 제1 트랜지스터는 상기 발광 시간 후에 턴 오프된다. 그에 따라, 발광 소자(20)는 상기 발광 시간 후에 발광하지 않게 되고, 발광 시간 동안에만 발광하게 된다.

펄스 폭 제어 회로(14))는 데이터선(DL), 기준 전압선(RL), 스캔선(SL_n), 스윕 전압선(VL) 및 제2 내지 제4 제어선(CL2-CL4)에 연결될 수 있다. 펄스 폭 제어 회로(14))는 데이터선(DL)을 통해 데이터 전압(DATA)을 수신하고, 기준 전압선(RL)을 통해 기준 전압(REF)을 수신할 수 있다. 펄스 폭 제어 회로(14))는 스캔선(SL_n)을 통해 스캔 신호(SCAN_n)를 수신하고, 스윕 전압선(VL)을 통해 스윕 전압(SWP)을 수신하고, 제2 내지 제4 제어선(CL2-CL4)을 통해 제2 내지 제4 제어 신호(CON, EM, EMB)를 수신할 수 있다.

정전류 제어 회로(16)는 구동 전류의 크기를 설정하기 위한 바이어스 전압(BIAS) 및 기준 전압(REF)을 수신할 수 있다. 정전류 제어 회로(16)는 바이어스 전압(BIAS)과 기준 전압(REF)의 차에 제1 트랜지스터의 문턱전압을 더한 제1 보상 전압을 저장하는 제1 커패시터를 포함할 수 있다.

정전류 제어 회로(16)는 제1 보상 전압을 제1 커패시터에 저장하고, 제1 커패시터를 제1 트랜지스터의 게이트와 소스 사이에 연결할 수 있다. 정전류 제어 회로(16)에 의해 제어되는 제1 트랜지스터는 미리 설정된 크기를 갖는 구동 전류를 생성할 수 있다.

정전류 제어 회로(16)는 바이어스 전압선(BL), 기준 전압선(RL), 및 제1, 제3 및 제4 제어선(CL1, CL3, CL4)에 연결될 수 있다. 정전류 제어 회로(16)는 바이어스 전압선(BL)을 통해 바이어스 전압(BIAS)을 수신하고, 기준 전압선(RL)을 통해 기준 전압(REF)을 수신할 수 있다. 정전류 제어 회로(16)는 제1, 제3 및 제4 제어선(CL1, CL3, CL4)을 통해 제1, 제3 및 제4 제어 신호(EMP, EM, EMB)를 각각 수신할 수 있다.

구동 전류원(12)에 의해 생성된 구동 전류는 제1 전원선(PL1)으로부터 제2 전원선(PL2)으로 흐른다. 구동 전류는 발광 소자(20)를 통해 흐르며, 발광 소자(20)는 구동 전류에 의해 구동 전류의 크기에 대응하는 밝기로 발광한다.

정전류 제어 회로(16)는 제1 트랜지스터의 문턱전압 편차로 인해 발생되는 구동 전류의 크기 편차를 보상하여 구동 전류가 미리 설정된 크기를 갖도록 구동 전류원(12)을 제어할 수 있다. 그에 따라, 발광 소자(20)는 미리 설정된 파장의 광을 미리 설정된 밝기로 발광할 수 있다.

펄스 폭 제어 회로(14)는 제2 트랜지스터의 문턱전압 편차로 인해 발생되는 구동 전류의 펄스 폭 편차를 보상하여 구동 전류가 영상 데이터의 계조값에 대응하는 펄스 폭을 갖도록 구동 전류원(12)을 제어할 수 있다. 그에 따라, 발광 소자(20)는 영상 데이터의 계조값에 대응하는 발광 시간 동안 발광함으로써 정확하게 계조를 표현할 수 있다.

도 3은 일 실시예에 따른 화소의 회로도이다.

도 3을 참조하면, 화소(PX)는 발광 소자(mLED, 20)와 발광 소자(mLED)에 구동 전류(Id)를 출력하는 화소 회로(도 2의 10)를 포함한다. 화소 회로(10)는 구동 전류원(12), 펄스 폭 제어 회로(14) 및 정전류 제어 회로(16)를 포함한다.

구동 전류원(12)은 제1 트랜지스터(T1)를 포함하고, 펄스 폭 제어 회로(14)는 제2 내지 제7 트랜지스터(T2-T7) 및 제2 및 제3 커패시터(Cst2, Cpr)를 포함하고, 정전류 제어 회로(16)는 제8 내지 제12 트랜지스터(T8-T12) 및 제1 커패시터(Cst1)를 포함한다. 도 3에 도시된 화소(PX)의 회로도는 예시적이며, 각 구성요소의 특성 및/또는 구성요소들의 연결 관계가 변형될 수 있다. 또한, 제1 내지 제12 트랜지스터(T1-T12)와 제1 내지 제3 커패시터(Cst1, Cst2, Cpr)가 구동 전류원(12), 펄스 폭 제어 회로(14) 및 정전류 제어 회로(16)로 구분되었지만, 이러한 구분은 도식적인 구분일 수 있다.

예를 들면, 제8 트랜지스터(T8)는 정전류 제어 회로(16)에 포함되는 것으로 도시되었지만, 펄스 폭 제어 회로(14)의 동작에도 참여하므로, 펄스 폭 제어 회로(14)에 포함된다고 볼 수 있다. 또한, 제8 및 제12 트랜지스터(T8, T12)는 제1 트랜지스터(T1)와 함께 제1 전원선(PL1)과 제2 전원선(PL2) 사이에 전류 경로를 형성하므로, 구동 전류원(12)에 포함된다고 볼 수도 있다.

제1 내지 제12 트랜지스터(T1-T12)는 도 3에 도시된 바와 같이 n형 MOSFET일 수 있다. 제1 내지 제12 트랜지스터(T1-T12)는 박막 트랜지스터일 수 있다. 제1 내지 제12 트랜지스터(T1-T12)는 금속 산화물의 반도체 물질을 포함할 수 있다. 예컨대, 제1 내지 제12 트랜지스터(T1-T12)는 금속 산화물로 이루어진 활성층을 포함할 수 있다.

아래에서는 도 3에 도시된 바와 같이 화소(PX)의 제1 내지 제12 트랜지스터(T1-T12)가 n형 MOSFET인 실시예에 대하여 설명한다. 그러나, 제1 내지 제12 트랜지스터(T1-T12)는 p형 MOSFET일 수 있으며, 그에 따라 화소 회로(10)의 연결 관계가 변경될 수 있다. 본 발명의 사상은 p형 MOSFET을 포함하는 화소(PX) 및 이를 포함하는 표시 패널에도 동일하게 적용될 수 있다.

발광 소자(mLED)는 발광 물질로 무기 재료를 사용하고 마이크로미터 오더의 크기를 갖는 마이크로 LED일 수 있다. 발광 소자(mLED)는 제1 트랜지스터(T1)의 소스와 제2 전원선(PL2) 사이에 연결된다. 일 예에 따르면, 도 3에 도시된 바와 같이 발광 소자(mLED)의 애노드는 제12 트랜지스터(T12)의 제2 연결 전극에 연결되고, 발광 소자(mLED)의 캐소드는 제2 구동 전압(PVSS)이 인가되는 제2 전원선(PL2)에 연결될 수 있다. 다른 예에 따르면, 발광 소자(mLED)는 제1 구동 전압(PVDD)이 인가되는 제1 전원선(PL1)과 제1 트랜지스터(T1)의 드레인 사이에 연결될 수도 있다.

제1 트랜지스터(T1)는 제1 노드(A)에 연결되는 게이트, 제1 구동 전압(PVDD)이 인가되는 제1 전원선(PL1)에 연결되는 드레인, 및 발광 소자(mLED)의 애노드에 연결되는 소스를 갖는다. 제1 트랜지스터(T1)는 구동 전류(Id)를 출력하며, 구동 전류(Id)의 크기는 제1 트랜지스터(T1)의 게이트와 소스 사이에 인가되는 전압 및 제1 트랜지스터(T1)의 문턱전압에 기초하여 결정된다.

제2 트랜지스터(T2)는 제어 전극, 제1 연결 전극, 및 제2 연결 전극을 갖는다. 제어 전극, 제1 연결 전극 및 제2 연결 전극은 각각 게이트 전극, 드레인 전극 및 소스 전극으로 기능할 수 있으며, 각각 게이트, 드레인 및 소스로 지칭될 수 있다. 제2 트랜지스터(T2)는 제어 전극과 제2 연결 전극 사이의 전압이 제2 트랜지스터(T2)의 문턱전압보다 크면 턴 온 된다. 제2 트랜지스터(T2)는 제어 전극과 제1 연결 전극 사이의 전압이 제2 트랜지스터(T2)의 문턱전압보다 큰 경우에도 턴 온 된다.

제2 커패시터(Cst2)는 제2 트랜지스터(T2)의 제어 전극에 연결되는 제1 전극, 및 제2 전극을 갖는다. 제2 커패시터(Cst2)는 제2 트랜지스터(T2)의 문턱전압 또는 제2 트랜지스터(T2)의 문턱전압에 대응하는 제2 보상 전압을 저장할 수 있다. 제2 보상 전압이 제2 트랜지스터(T2)의 문턱전압에 대응한다는 것은 제2 보상 전압이 제2 트랜지스터(T2)의 문턱전압에 기초하여 결정된다는 것을 의미한다. 예컨대, 제2 트랜지스터(T2)의 문턱전압에 대응하는 제2 보상 전압은 제2 트랜지스터(T2)의 문턱전압에 다른 임의의 전압이 더해진 전압일 수 있다. 제2 트랜지스터(T2)의 문턱전압이 커지면 제2 보상 전압도 커지고, 제2 트랜지스터(T2)의 문턱전압이 작아지면 제2 보상 전압도 작아진다.

제3 트랜지스터(T3)는 스캔 신호(SCAN_n)를 전달하는 스캔선(SL_n)에 연결되는 제어 전극, 데이터 전압(DATA)을 전달하는 데이터선(DL)에 연결되는 제1 연결 전극, 및 제2 트랜지스터(T2)의 제어 전극에 연결되는 제2 연결 전극을 갖는다. 제3 트랜지스터(T3)는 스캔 신호(SCAN_n)에 응답하여 제2 트랜지스터(T2)의 제어 전극에 데이터 전압(DATA)을 인가할 수 있다.

제4 트랜지스터(T4)는 제2 제어 신호(CON)를 전달하는 제2 제어선(CL2)에 연결되는 제어 전극, 제1 트랜지스터(T1)의 게이트에 연결되는 제1 연결 전극, 및 제2 트랜지스터(T2)의 제1 연결 전극에 연결되는 제2 연결 전극을 갖는다. 제4 트랜지스터(T4)는 제2 제어 신호(CON)에 응답하여 제1 트랜지스터(T1)의 게이트와 제2 트랜지스터(T2)의 제1 연결 전극을 연결할 수 있다.

제5 트랜지스터(T5)는 제4 제어 신호(EMB)를 전달하는 제4 제어선(CL4)에 연결되는 제어 전극, 제2 커패시터(Cst2)의 제2 전극에 연결되는 제1 연결 전극, 및 제2 트랜지스터(T2)의 제2 연결 전극에 연결되는 제2 연결 전극을 갖는다. 제5 트랜지스터(T5)는 제4 제어 신호(EMB)에 응답하여 제2 커패시터(Cst2)를 제2 트랜지스터(T2)의 제어 전극과 제2 연결 전극 사이에 연결할 수 있다.

제6 트랜지스터(T6)는 제3 제어 신호(EM)를 전달하는 제3 제어선(CL3)에 연결되는 제어 전극, 스윕 전압(SWP)을 전달하는 스윕 전압선(VL)에 연결되는 제1 연결 전극 및 제2 커패시터(Cst2)의 제2 전극에 연결되는 제2 연결 전극을 갖는다. 제6 트랜지스터(T6)는 제3 제어 신호(EM)에 응답하여 스윕 전압(SWP)을 제2 커패시터(Cst2)의 제2 전극에 인가한다.

제7 트랜지스터(T7)는 제3 제어 신호(EM)를 전달하는 제3 제어선(CL3)에 연결되는 제어 전극, 제2 트랜지스터(T2)의 제2 연결 전극에 연결되는 제1 연결 전극 및 기준 전압(REF)을 전달하는 기준 전압선(RL)에 연결되는 제2 연결 전극을 갖는다. 제7 트랜지스터(T7)는 제3 제어 신호(EM)에 응답하여 제2 트랜지스터(T2)의 제2 연결 전극에 기준 전압(REF)을 인가한다.

제3 커패시터(Cpr)는 제2 트랜지스터(T2)의 제2 연결 전극에 연결되는 제1 전극, 및 미리 설정된 시구간 동안 일정한(constant) 전압이 인가되는 제2 전극을 가질 수 있다. 여기서 미리 설정된 시구간은 적어도 제2 커패시터(Cst2)에 데이터 전압(DATA)에 대응하는 전압이 저장되는 시점에서 제2 커패시터(Cst2)와 제2 노드(B)가 분리되는 시점까지를 포함할 수 있다. 도 3에 도시된 바와 같이 제3 커패시터(Cpr)의 제2 전극은 제2 구동 전압(PVSS)이 인가되는 제2 전원선(PL2)에 연결될 수 있다. 다른 예에 따르면, 제3 커패시터(Cpr)의 제2 전극은 바이어스 전압선(BL), 스윕 전압선(VL), 기준 전압선(RL), 제1 내지 제3 제어선(CL1-CL3) 중 하나에 연결될 수도 있다.

제1 커패시터(Cst1)는 제1 전극, 및 제1 트랜지스터(T1)의 소스에 연결되는 제2 전극을 갖는다. 제1 커패시터(Cst1)는 제1 트랜지스터(T1)의 문턱전압에 대응하는 제1 보상 전압을 저장할 수 있다.

제8 트랜지스터(T8)는 제1 제어 신호(EMP)를 전달하는 제1 제어선(CL1)에 연결되는 제어 전극, 제1 구동 전압(PVDD)을 전달하는 제1 전원선(PL1)에 연결되는 제1 연결 전극, 및 제1 트랜지스터(T1)의 드레인에 제2 연결 전극을 갖는다. 제8 트랜지스터(T8)는 제1 제어 신호(EMP)에 응답하여 제1 구동 전압(PVDD)을 제1 트랜지스터(T1)의 드레인에 인가할 수 있다.

제9 트랜지스터(T9)는 제4 제어 신호(EMB)를 전달하는 제4 제어선(CL4)에 연결되는 제어 전극, 기준 전압(REF)을 전달하는 기준 전압선(RL)에 연결되는 제1 연결 전극, 및 제1 트랜지스터(T1)의 게이트에 연결되는 제2 연결 전극을 갖는다. 제9 트랜지스터(T9)는 제4 제어 신호(EMB)에 응답하여 기준 전압(REF)을 제1 트랜지스터(T1)의 게이트에 인가할 수 있다.

제10 트랜지스터(T10)는 제4 제어 신호(EMB)를 전달하는 제4 제어선(CL4)에 연결되는 제어 전극, 바이어스 전압(BIAS)을 전달하는 바이어스 전압선(BL)에 연결되는 제1 연결 전극, 및 제1 커패시터(Cst1)의 제1 전극에 연결되는 제2 연결 전극을 갖는다. 제10 트랜지스터(T10)는 제4 제어 신호(EMB)에 응답하여 바이어스 전압(BIAS)을 제1 커패시터(Cst1)의 제1 전극에 인가할 수 있다.

제11 트랜지스터(T11)는 제3 제어 신호(EM)를 전달하는 제3 제어선(CL3)에 연결되는 제어 전극, 제1 커패시터(Cst1)의 제1 전극에 연결되는 제1 연결 전극, 및 제1 트랜지스터(T1)의 게이트에 연결되는 제2 연결 전극을 갖는다. 제11 트랜지스터(T11)는 제3 제어 신호(EM)에 응답하여 제1 커패시터(Cst1)를 제1 트랜지스터(T1)의 게이트와 소스 사이에 연결할 수 있다.

제12 트랜지스터(T12)는 제3 제어 신호(EM)를 전달하는 제3 제어선(CL3)에 연결되는 제어 전극, 제1 트랜지스터(T1)의 소스에 연결되는 제1 연결 전극, 및 발광 소자(mLED)에 연결되는 제2 연결 전극을 갖는다. 제12 트랜지스터(T12)는 제3 제어 신호(EM)에 응답하여 제1 트랜지스터(T1)의 소스와 발광 소자(mLED)를 연결하여, 제1 트랜지스터(T1)에서 생성되는 구동 전류(Id)를 발광 소자(mLED)에 전달할 수 있다.

이제 도 4를 참조하여 화소(PX)의 동작에 대하여 설명한다.

도 4는 도 3의 화소를 구동하기 위한 한 프레임 기간 동안의 타이밍도이다.

도 3과 함께 도 4를 참조하면, 화소(PX)는 영상을 표시하는 한 프레임 기간마다 새로운 데이터 전압(DATA)을 수신하고 수신된 데이터 전압(DATA)에 대응하는 계조를 표현할 수 있다. 한 프레임 기간(1 Frame)은 문턱전압 저장 기간(TP1), 데이터 기입 기간(TP2) 및 발광 기간(TP3)을 포함할 수 있다.

문턱전압 저장 기간(TP1)에, 바이어스 전압(BIAS)과 기준 전압(REF)의 차에 제1 트랜지스터(T1)의 문턱전압을 더한 제1 보상 전압이 제1 커패시터(Cst1)에 저장되고, 제2 트랜지스터(T2)의 문턱전압이 제2 커패시터(Cst2)에 저장된다. 아래에서, 제1 트랜지스터(T1)의 문턱전압은 제1 문턱 전압(Vth1)으로 지칭하고, 제2 트랜지스터(T2)의 문턱 전압은 제2 문턱 전압(Vth2)으로 지칭한다.

데이터 기입 기간(TP2)에, 스캔 신호(SCAN_n)에 동기화하여 데이터 전압(DATA)이 수신되고, 데이터 전압(DATA)에 대응하는 전압에 제2 문턱전압(Vth2)을 더한 제2 보상 전압이 제2 커패시터(Cst2)에 저장된다.

발광 기간(TP3)은 발광 소자(mLED)가 발광할 수 있는 기간이다. 발광 기간(TP3)에, 제1 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트와 소스 사이에 연결되며, 발광 소자(mLED)는 구동 전류(Id)에 의해 발광을 시작한다. 발광 기간(TP3)에 선형적으로 증가하는 스윕 전압(SWP)이 수신된다. 스윕 전압(SWP)과 제2 보상 전압을 더한 전압이 제2 트랜지스터(T2)의 게이트에 인가되고, 화소(PX)의 영상 데이터에 대응하는 계조 값에 대응하는 발광 시간 후에 발광 소자(mLED)가 발광을 중단한다.

문턱전압 저장 기간(TP1)은 제1 내지 제3 기간(DP1-DP3)으로 구분될 수 있고, 데이터 기입 기간(TP2)은 제4 내지 제8 기간(DP4-DP8)으로 구분될 수 있고, 발광 기간(TP3)은 제9 내지 제10 기간(DP9-DP10)으로 구분될 수 있다.

제1 기간(DP1)은 스탠바이 기간이고, 제2 기간(DP2)은 초기화 기간이고, 제3 기간(DP3)은 문턱전압 생성 기간이고, 제4 기간(DP4)은 문턱전압 홀딩 기간이고, 제5 기간(DP5)은 프리차지 기간이고, 제6 기간(DP6)은 데이터 기입 기간이고, 제7 기간(DP7)은 데이터 홀딩 기간이고, 제8 기간(DP8)은 발광 준비 기간이고, 제9 기간(DP9)은 스윕(발광 On) 기간이고, 제10 기간(DP10)은 스윕(발광 Off) 기간일 수 있다.

제1 구동 전압(PVDD)은 제1 및 제2 기간(DP1, DP2)에 로우 레벨(PVDD_LO)(예컨대, -4V)이고, 제3 내지 제10 기간(DP3-DP10)에 하이 레벨(PVDD_HI)(예컨대 8V)이다. 제2 구동 전압(PVSS)은 제1 내지 제10 기간(DP1-DP10)에 로우 레벨(예컨대, -4V)일 수 있다.

스캔 신호(SCAN_n)은 제1 내지 제3, 제5 및 제6 기간(DP1-DP3, DP5, DP6)에 하이 레벨이고, 제4 및 제7 내지 제10 기간(DP4, DP7-DP10)에 로우 레벨이다. 이전 스캔 신호(SCAN_n-1)는 스캔 신호(SCAN_n)와 함께 제1 내지 제3 기간(DP1-DP3)에 하이 레벨이다. 제3 트랜지스터(T3)는 하이 레벨의 주사 신호(SCAN_n)에 응답하여 턴 온되고, 로우 레벨의 주사 신호(SCAN_n)에 응답하여 턴 오프된다.

제1 제어 신호(EMP)는 제1 내지 제3, 제9 및 제10 기간(DP1-DP3, DP9, DP10)에 하이 레벨이고, 제4 내지 제8 기간(DP4-DP8)에 로우 레벨이다. 제8 트랜지스터(T8)는 하이 레벨의 제1 제어 신호(EMP)에 응답하여 턴 온되고, 로우 레벨의 제1 제어 신호(EMP)에 응답하여 턴 오프된다.

제2 제어 신호(CON)는 제1 내지 제3, 제9 및 제10 기간(DP1-DP3, DP9, DP10)에 하이 레벨이고, 제4 내지 제8 기간(DP4-DP8)에 로우 레벨이다. 제4 트랜지스터(T4)는 하이 레벨의 제2 제어 신호(CON)에 응답하여 턴 온되고, 로우 레벨의 제2 제어 신호(CON)에 응답하여 턴 오프된다. 제8 기간(DP8)에, 제2 제어 신호(CON)는 제1 제어 신호(EMP)보다 먼저 하이 레벨로 천이할 수 있다.

제3 제어 신호(EM)는 제1 내지 제7 기간(DP1-DP7)에 로우 레벨이고, 제8 내지 제10 기간(DP8-DP10)에 하이 레벨이다. 제6, 제7, 제11, 및 제12 트랜지스터(T6, T7, T11, T12)는 하이 레벨의 제3 제어 신호(EM)에 응답하여 턴 온되고, 로우 레벨의 제3 제어 신호(EM)에 응답하여 턴 오프된다.

제4 제어 신호(EMB)는 제3 제어 신호(EM)와 반대로, 제1 내지 제7 기간(DP1-DP7)에 하이 레벨이고, 제8 내지 제10 기간(DP8-DP10)에 로우 레벨이다. 제5, 제9, 및 제10 트랜지스터(T5, T9, T10)는 하이 레벨의 제4 제어 신호(EMB)에 응답하여 턴 온되고, 로우 레벨의 제4 제어 신호(EMB)에 응답하여 턴 오프된다.

제3 제어 신호(EM)와 제4 제어 신호(EMB)가 동시에 하이 레벨인 구간이 존재하지 않도록, 제1 기간(DP1)에 제3 제어 신호(EM)가 먼저 로우 레벨로 천이한 후, 제4 제어 신호(EMB)가 하이 레벨로 천이할 수 있다. 또한, 제8 기간(DP8)에 제4 제어 신호(EMB)가 로우 레벨로 천이한 후, 제3 제어 신호(EM)가 하이 레벨로 천이할 할 수 있다.

데이터 전압(DATA)은 제1 내지 제3 기간(DP1-DP3)에 기준 레벨(Vc_data)(예컨대, -1V)이고, 제4 내지 제6 기간(DP4-DP6)에 영상 데이터의 계조 값에 대응하는 데이터 레벨(예컨대, -7V~0V)이다. 제5 기간(DP5)에는 이전 행의 화소에 인가되는 데이터 레벨(Vd_n-1)이고, 제6 기간(DP6)에는 현재 행의 화소(PX)에 인가되는 데이터 레벨(Vd_n)이다. 제7 내지 제10 기간(DP7-DP7)에는 기준 레벨(Vc_data)일 수 있다.

바이어스 전압(BIAS)은 제1 내지 제10 기간(DP1-DP10)의 한 프레임(1 Frame) 동안 기준 레벨(Vc_bias)(예컨대, 7V)로 일정할 수 있다.

기준 전압(REF)은 제1 기간(DP1)에 로우 레벨(예컨대, -6V)이고, 제2 내지 제7 기간(DP1-DP7)에 하이 레벨(REF_HI)(예컨대, 0V)이고, 제9 내지 제10 기간(DP1, DP9, DP10)에 로우 레벨(REF_LO)(예컨대, -5V)이다. 기준 전압(REF)은 제8 기간(DP8) 중에 하이 레벨(REF_HI)에서 로우 레벨(REF_LO)로 천이한다.

스윕 전압(SWP)은 제1 내지 제7 기간(DP1-DP7)에 하이 레벨(예컨대, -1V)이고, 제8 기간(DP8) 중에 로우 레벨(예컨대, -6V)로 천이할 수 있다. 제8 기간(DP8)에 스윕 전압(SWP)이 먼저 하이 레벨에서 로우 레벨로 천이하고, 그 후에 기준 전압(REF)이 하이 레벨(REF_HI)에서 로우 레벨(REF_LO)로 천이할 수 있다. 스윕 전압(SWP)은 제9 및 제10 기간(DP9, DP10)에 로우 레벨(예컨대, -6V)에서 하이 레벨(예컨대, -1V)로 선형적으로 증가할 수 있다.

제1 기간(DP1)에, 제1 구동 전압(PVDD)은 로우 레벨(PVDD_LO)(예컨대 -4V)로 천이하고, 로우 레벨의 제3 제어 신호(EM)에 의해 제12 트랜지스터(T12)는 턴 오프 된다. 제1 전원선(PL1)와 제2 전원선(PL2) 사이에 전류가 흐르지 않으며, 발광 소자(mLED)는 발광하지 않는다.

하이 레벨의 제4 제어 신호(EMB)에 의해 제9 및 제10 트랜지스터(T9, T10)는 턴 온 된다. 로우 레벨(예컨대, -6V)의 기준 전압(REF)이 제9 트랜지스터(T9)를 통해 제1 트랜지스터(T1)의 게이트에 인가되며, 제1 트랜지스터(T1)는 턴 오프된다. 기준 레벨(예컨대, 7V)의 바이어스 전압(Vc_bias)이 제10 트랜지스터(T10)를 통해 제1 커패시터(Cst1)의 제1 전극에 인가된다.

하이 레벨의 스캔 신호(SCAN_n)에 의해 제3 트랜지스터(T3)는 턴 온 되고, 하이 레벨의 제4 제어 신호(EMB)에 의해 제11 트랜지스터(T11)는 턴 온 되고, 하이 레벨의 제2 제어 신호(CON)에 의해 제4 트랜지스터(T4)는 턴 온 된다.

제2 트랜지스터(T2)의 제1 연결 전극에는 제4 트랜지스터(T4)를 통해 로우 레벨(예컨대, -6V)의 기준 전압(REF)이 인가된다. 기준 레벨(예컨대, -1V)의 데이터 전압(Vc_data)이 제3 트랜지스터(T3)를 통해 제2 트랜지스터(T2)의 제어 전극에 인가되므로, 제2 트랜지스터(T2)는 턴 온된다. 로우 레벨(예컨대, -6V)의 기준 전압(REF)은 제2 노드(B)에도 인가되고, 제5 트랜지스터(T5)를 통해 제2 커패시터(Cst2)의 제2 전극까지 인가된다.

로우 레벨의 제3 제어 신호(EM)에 의해 제6, 제7 및 제11 트랜지스터(T6, T7, T11)는 턴 오프 된다.

제2 기간(DP2)에, 기준 전압(REF)이 로우 레벨(예컨대, -6V)에서 하이 레벨(REF_HI)(예컨대, 0V)로 천이한다. 하이 레벨 (예컨대, 0V)의 기준 전압(REF_HI)이 제9 트랜지스터(T9)를 통해 제1 트랜지스터(T1)의 게이트에 인가되므로, 제1 트랜지스터(T1)는 턴 온 된다.

로우 레벨(예컨대 -4V)의 제1 구동 전압(PVDD_LO)은 제1 트랜지스터(T1)를 통해 제1 커패시터(Cst1)의 제2 전극에 인가된다. 제1 커패시터(Cst1)의 제1 전극에는 기준 레벨(예컨대, 7V)의 바이어스 전압(Vc_bias)이 인가된다.

하이 레벨 (예컨대, 0V)의 기준 전압(REF_HI)은 제4 트랜지스터(T4)를 통해 제2 트랜지스터(T2)의 제1 연결 전극에 인가된다. 제2 커패시터(Cst2)의 제2 전극 및 제2 노드(B)의 전압은 서서히 높아진다. 제2 노드(B)의 전압이 제2 트랜지스터(T2)의 게이트에 인가되는 기준 레벨(예컨대, -1V)의 데이터 전압(Vc_data)에서 제2 트랜지스터(T2)의 제2 문턱전압(Vth2)을 감산한 전압(Vc_data-Vth2)까지 높아지면, 제2 트랜지스터(T2)가 턴 오프 되며, 제2 커패시터(Cst2)의 제2 전극 및 제2 노드(B)의 전압은 더 이상 높아지지 않는다. 제2 커패시터(Cst2)의 제1 전극과 제2 전극 사이에는 제2 트랜지스터(T2)의 제2 문턱전압(Vth2)이 저장된다.

제3 기간(DP3)에, 제1 구동 전압(PVDD)은 로우 레벨(PVDD_LO)(예컨대 -4V)에서 하이 레벨(PVDD_HI)(예컨대, 8V)로 천이한다. 제1 트랜지스터(T1)는 턴 온 되어 있으므로, 제1 커패시터(Cst1)의 제2 전극 및 제3 노드(C)의 전압은 서서히 높아진다. 제3 노드(C)의 전압이 제1 트랜지스터(T1)의 게이트에 인가되는 하이 레벨 (예컨대, 0V)의 기준 전압(REF_HI)에서 제1 트랜지스터(T1)의 제1 문턱전압(Vth1)을 감산한 전압(REF_HI-Vth1)까지 높아지면, 제1 트랜지스터(T1)가 턴 오프 되며, 제1 커패시터(Cst1)의 제2 전극 및 제3 노드(C)의 전압은 더 이상 높아지지 않는다. 제1 커패시터(Cst1)의 제1 전극과 제2 전극 사이에는 기준 레벨(예컨대, 7V)의 바이어스 전압(Vc_bias)에서 전압(REF_HI-Vth1)을 감산한 제1 보상 전압(Vc_bias-REF_HI+Vth1)이 저장된다.

제4 기간(DP4)에, 스캔 신호(SCAN_n), 제1 제어 신호(EMP), 및 제2 제어 신호(CON)가 모두 로우 레벨로 천이한다. 그에 따라, 제3, 제8, 및 제4 트랜지스터(T3, T8, T4)가 턴 오프 된다. 제1 커패시터(Cst1)에는 여전히 제1 보상 전압(Vc_bias-REF_HI+Vth1)이 저장되고, 제2 커패시터(Cst2)에는 여전히 제2 트랜지스터(T2)의 제2 문턱전압(Vth2)이 저장된다. 데이터선(DL)에는 영상 데이터의 계조 값에 대응하는 데이터 레벨(예컨대, -7V~0V)의 데이터 전압(DATA)이 인가된다.

제5 기간(DP5) 전에 이전 스캔 신호(SCAN_n-1)가 하이 레벨로 천이한다. 제5 기간(DP5)이 되면, 스캔 신호(SCAN_n)가 하이 레벨로 천이하여 제3 트랜지스터(T3)가 턴 온 되고, 데이터 전압(DATA)은 이전 행의 화소에 인가되는 데이터 레벨(Vd_n-1)(예컨대, -7V~0V)을 갖게 된다.

데이터 레벨(예컨대, -7V~0V)의 데이터 전압(Vd_n-1)은 제3 트랜지스터(T3)를 통해 제2 트랜지스터(T2)의 게이트 및 제2 커패시터(Cst2)의 제1 전극에 인가된다. 제2 커패시터(Cst2)의 제1 전극의 전위가 변하기 때문에, 제2 커패시터(Cst2)와 제3 커패시터(Cpr) 간의 전하 공유에 의해 제2 노드(B)의 전위도 변하게 된다. 제2 트랜지스터(T2)는 데이터 전압(DATA)의 데이터 레벨(Vd_n-1)(예컨대, -7V~0V)에 따라 턴 온 될 수도 있고, 턴 오프 될 수 있다.

제6 기간(DP6)이 되면, 이전 스캔 신호(SCAN_n-1)는 로우 레벨로 천이하고, 데이터선(DL)에는 데이터 레벨(예컨대, -7V~0V)의 데이터 전압(Vd_n)이 인가된다.

데이터 레벨(예컨대, -7V~0V)의 데이터 전압(Vd_n)은 제3 트랜지스터(T3)를 통해 제2 트랜지스터(T2)의 게이트 및 제2 커패시터(Cst2)의 제1 전극에 인가된다. 제2 커패시터(Cst2)의 제1 전극의 전위는 기준 레벨(예컨대, -1V)의 데이터 전압(Vc_data)에서 데이터 레벨(예컨대, -7V~0V)의 데이터 전압(Vd_n)으로 변하기 때문에, 제2 커패시터(Cst2)와 제3 커패시터(Cpr) 간의 전하 공유에 의해 제2 노드(B)의 전위도 변하게 된다.

제4 기간(DP)까지 제2 노드(B)의 전위는 Vc_data-Vth2이었다. 전하 공유에 의해 제2 노드(B)의 전위는 Vc_data-Vth2 + Cst2 / (Cst2 + Cpr) * (Vd_n-Vc_data)로 변한다. 그에 따라 제2 커패시터(Cst2)의 제1 전극과 제2 전극 사이에는 데이터 레벨(예컨대, -7V~0V)의 데이터 전압(Vd_n)에서 Vc_data-Vth2 + Cst2 / (Cst2 + Cpr) * (Vd_n-Vc_data)을 감산한 제2 보상 전압(Vth2 + Cpr / (Cst2 + Cpr) * (Vd_n-Vc_data))이 저장된다. 아래에서, 제2 커패시터(Cst2)에 저장되는 제2 보상 전압(Vth2 + Cpr / (Cst2 + Cpr) * (Vd_n-Vc_data))은 제2 보상 전압(Vth2 + Vcst2)라고 간단히 표시한다. Vcst2는 Cpr / (Cst2 + Cpr) * (Vd_n-Vc_data)이다.

제2 트랜지스터(T2)는 데이터 전압(DATA)의 데이터 레벨(Vd_n)(예컨대, -7V~0V)에 따라 턴 온 될 수도 있고, 턴 오프 될 수 있다. 데이터 레벨(Vd_n)이 기준 레벨(Vc_data)보다 높으면 제2 트랜지스터(T2)는 턴 온 되고, 데이터 레벨(Vd_n)이 기준 레벨(Vc_data)보다 낮으면 제2 트랜지스터(T2)는 턴 오프 된다.

제7 기간(DP7)이 되면, 스캔 신호(SCAN_n)가 로우 레벨로 천이하여, 제3 트랜지스터(T3)는 턴 오프 된다. 데이터선(DL)에는 기준 레벨(예컨대, -1V)의 데이터 전압(Vc_data)이 인가될 수 있다.

제1 커패시터(Cst1)에는 여전히 제1 보상 전압(Vc_bias-REF_HI+Vth1)이 저장되고, 제2 커패시터(Cst2)에는 여전히 제2 보상 전압(Vth2 + Vcst2)이 저장된다.

제8 기간(DP8)이 되면, 제4 제어 신호(EMB)가 로우 레벨로 천이하여, 제5, 제9, 및 제10 트랜지스터(T5, T9, T10)가 턴 오프 된다. 제5 트랜지스터(T5)가 턴 오프 되어 제2 커패시터(Cst2)의 제2 전극은 제2 노드(N)와 절연된다. 제9 트랜지스터(T9)가 턴 오프 되어 제1 트랜지스터(T1)의 게이트에는 기준 전압(REF)이 인가되지 않는다. 제10 트랜지스터(T10가 턴 오프 되어, 제1 커패시터(Cst1)의 제1 전극에는 바이어스 전압(BIAS)이 인가되지 않는다.

제3 제어 신호(EM)가 하이 레벨로 천이하여, 제6, 제7, 제11, 및 제12 트랜지스터(T6, T7, T11, T12)가 턴 온 된다. 제6 트랜지스터(T6)가 턴 온되어 제2 커패시터(Cst2)의 제2 전극은 스윕 전압선(VL)에 연결된다. 제6 트랜지스터(T6)가 턴 온되어 기준 전압(REF)이 제2 노드(B)에 인가된다.

제11 트랜지스터(T11)가 턴 온되어, 제1 커패시터(Cst1)가 제1 트랜지스터(T1)의 게이트와 소스 사이에 연결된다. 제1 트랜지스터(T1)의 게이트와 소스 사이에 제1 커패시터(Cst1)에 저장된 제1 보상 전압(Vc_bias-REF_HI+Vth1)이 인가되므로, 제1 트랜지스터(T1)는 전압(Vc_bias-REF_HI)에 관계하는 구동 전류(Id)를 생성할 수 있게 된다. 제12 트랜지스터(T12)가 턴 온 되어 제1 트랜지스터(T1)와 발광 소자(mLED)가 서로 연결된다.

이후, 스윕 전압(SWP)은 하이 레벨(예컨대, -1V)에서 로우 레벨(예컨대, -6V)로 천이한다. 제2 커패시터(Cst2)의 제2 전극의 전위는 스윕 전압(SWP)의 하이 레벨(예컨대, -1V)과 로우 레벨(예컨대, -6V)의 차(예컨대, 5V)만큼 낮아지므로, 제2 커패시터(Cst2)의 제2 전극의 전위도 역시 스윕 전압(SWP)의 하이 레벨(예컨대, -1V)과 로우 레벨(예컨대, -6V)의 차(예컨대, 5V)만큼 낮아진다.

이후, 기준 전압(REF)은 하이 레벨(REF_HI)(예컨대, 0V)에서 로우 레벨(REF_LO)(예컨대, -5V)로 천이한다. 로우 레벨(예컨대, -5V)의 기준 전압(REF_LO)은 제7 트랜지스터(T7)를 통해 제2 트랜지스터(T2)의 제2 연결 전극에 인가된다.

화소(PX)에 대응하는 영상 데이터의 계조 값이 0인 경우, 제6 기간(DP6)에 화소(PX)는 가장 높은 데이터 레벨(예컨대, 0V)의 데이터 전압(Vd_n)을 수신한다. 이 경우, 제2 커패시터(Cst2)에는 (Vth2 + Cpr / (Cst2 + Cpr) * 1)이 저장된다. 스윕 전압(SWP)의 천이에 의해 제2 커패시터(Cst2)의 제2 전극의 전위가 차(예컨대, 5V)만큼 낮아짐에 따라, 제2 트랜지스터(T2)의 게이트의 전위는 (Vth2 + Cpr / (Cst2 + Cpr) * 1) - 5V가 된다. 제2 트랜지스터(T2)의 제2 연결 전극에 로우 레벨(예컨대, -5V)의 기준 전압(REF_LO)이 인가되므로, 제2 트랜지스터(T2)는 턴 온 되고, 로우 레벨(예컨대, -5V)의 기준 전압(REF_LO)은 제1 트랜지스터(T1)의 게이트에 인가된다. 제1 트랜지스터(T1)의 소스에는 제2 구동 전압(PVSS)보다 높은 전압이 인가되므로, 제1 트랜지스터(T1)는 턴 오프 된다. 즉, 화소(PX)에 대응하는 영상 데이터의 계조 값이 0인 경우, 제9 기간(DP)이 되기 전에 제1 트랜지스터(T1)는 턴 오프 되므로, 발광 소자(mLED)는 발광하지 않는다.

이후, 제2 제어 신호(CON)가 하이 레벨로 천이하여, 제4 트랜지스터(T4)가 턴 온 된다. 전술한 바와 같이, 화소(PX)에 대응하는 영상 데이터의 계조 값이 0인 경우, 제2 트랜지스터(T2)는 턴 온 되며, 로우 레벨(예컨대, -5V)의 기준 전압(REF_LO)은 제2 트랜지스터(T2)와 제4 트랜지스터(T4)를 통해 제1 트랜지스터(T1)의 게이트에 인가된다.

제9 기간(DP9)에, 제1 제어 신호(EMP)가 하이 레벨로 천이하여, 제8 트랜지스터(T8)가 턴 온 된다. 그에 따라, 제1 전원선(PL1)과 제2 전원선(PL2) 사이에 전류 경로가 형성된다. 제1 트랜지스터(T1)의 드레인에 하이 레벨(예컨대, 8V)의 제1 구동 전압(PVDD_HI)이 인가되므로, 제1 트랜지스터(T1)는 전압(Vc_bias-REF_HI)에 관계하는 구동 전류(Id)를 생성한다. 구동 전류(Id)는 (Vc_bias-REF_HI)²에 비례하는 크기를 갖는다. 즉, 구동 전류(Id)는 제1 트랜지스터(T1)의 제1 문턱전압(Vth1)의 크기와 관계하지 않는 크기를 갖는다.

발광 소자(mLED)는 구동 전류(Id)에 대응하는 밝기로 발광하기 시작한다. 구동 전류(Id)는 기준 레벨(예컨대, 7V)의 바이어스 전압(Vc_bias)과 하이 레벨(예컨대, 0V)의 기준 전압(REF_HI)의 차에 의해 결정되고, 제1 트랜지스터(T1)의 제1 문턱전압(Vth1)의 크기와 관계하지 않기 때문에, 발광 소자(mLED)는 제1 트랜지스터(T1)의 문턱전압 편차에 영향을 받지 않고 미리 설정된 밝기로 발광한다.

다만, 화소(PX)에 대응하는 영상 데이터의 계조 값이 0인 경우, 로우 레벨(예컨대, -5V)의 기준 전압(REF_LO)이 제1 트랜지스터(T1)의 게이트에 인가되어 제1 트랜지스터(T1)는 턴 오프 되므로, 구동 전류(Id)는 생성되지 않고, 발광 소자(mLED)는 발광하지 않는다.

스윕 전압(SWP)은 로우 레벨(예컨대, -6V)에서 선형적으로 증가한다. 제2 커패시터(Cst2)에는 제2 보상 전압(Vth2 + Vcst2)이 저장되므로, 제2 트랜지스터(T2)의 게이트의 전압은 Vth2 + Vcst2 + SWP이 되며, 스윕 전압(SWP)과 동일하게 선형적으로 증가한다. 제2 트랜지스터(T2)의 게이트의 전압과 로우 레벨(예컨대, -5V)의 기준 전압(REF_LO) 간의 차이, 즉, Vth2 + Vcst2 + SWP - REF_LO 역시 점점 높아진다. 제2 트랜지스터(T2)의 게이트-소스 간 전압이 제2 트랜지스터(T2)의 제2 문턱 전압(Vth2)과 동일해지면, 즉, Vcst2 + SWP - REF_LO가 0이 되면, 제2 트랜지스터(T2)는 턴 온 되고, 로우 레벨(예컨대, -5V)의 기준 전압(REF_LO)는 제1 트랜지스터(T1)의 게이트에 인가된다. 제1 트랜지스터(T1)는 턴 오프 되어 구동 전류(Id)는 생성되지 않고 발광 소자(mLED)는 발광을 중단한다.

스윕 전압(SWP)이 예컨대, a * t + SWP_LO과 같이 SWP_LO(예컨대, -6V)로부터 시간에 따라 기울기(a)만큼 선형적으로 증가한다고 가정한다. Vcst2 + SWP - REF_LO가 0이 되는 시점(t1)은 (REF_LO - Vcst2 - SWP_LO)/a가 된다. Vcst2는 Cpr / (Cst2 + Cpr) * (Vd_n-Vc_data)이므로, 제2 트랜지스터(T2)는 턴 온되는 시점(t1)은 데이터 전압(DATA)의 기준 레벨(Vc_data)과 데이터 레벨(Vd_n)에 의해 결정되고, 제2 트랜지스터(T2)의 제2 문턱전압(Vth2)의 크기와 관계하지 않는다. 따라서, 제2 트랜지스터(T2)는 턴 온되어 로우 레벨(예컨대, -5V)의 기준 전압(REF_LO)에 의해 제1 트랜지스터(T1)가 턴 오프되고 발광 소자(mLED)가 발광을 중단하는 시점(t1)은 데이터 전압(DATA)에 의해 결정되고 제2 트랜지스터(T2)의 문턱전압 편차에 영향을 받지 않으므로, 데이터 전압(DATA)에 의해 정확하게 제어될 수 있다.

제9 기간(DP9)과 제10 기간(DP10)은 발광 소자(mLED)가 발광을 중단하는 시점(t1)에 의해 구분된다.

제10 기간(DP10)에, 발광 소자(mLED)의 발광이 중단되더라도, 스윕 전압(SWP)은 계속하여 선형적으로 증가한다. 제2 트랜지스터(T2)의 게이트의 전압도 계속하여 선형적으로 증가하지만, 제2 트랜지스터(T2)는 이미 턴 온 되었고, 발광 소자(mLED)가 발광하지 않으므로, 화소(PX)에 변화는 발생하지 않는다.

한편, 제9 기간(DP9)과 제10 기간(DP10) 사이에, 제2 트랜지스터(T2)가 턴 온되면서, 로우 레벨(예컨대, -5V)의 기준 전압(REF_LO)은 제1 커패시터(Cst1)의 제1 전극에도 인가된다.

이와 같이 한 프레임(1 Frame) 동안 화소(PX)는 동작한다. 화소(PX)의 발광 소자(mLED)는 제1 문턱전압(Vth1)의 편차에 영향 받지 않고 바이어스 전압(BIAS)과 기준 전압(REF)에 의해 결정되는 밝기로 제2 문턱전압(Vth2)의 편차에 영향 받지 않고 데이터 전압(DATA)에 의해 결정되는 발광 시간 동안만 발광하므로, 정확한 색상 및 계조 표현이 가능하다.

이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims

각각 발광 소자, 및 상기 발광 소자에 구동 전류를 출력하는 화소 회로를 포함하는 복수의 서브 픽셀들; 및
상기 복수의 서브 픽셀들을 구동하는 구동부를 포함하고,
상기 화소 회로는,
상기 구동 전류를 생성하는 제1 트랜지스터;
상기 구동 전류의 크기를 설정하기 위한 바이어스 전압 및 기준 전압을 수신하고, 상기 바이어스 전압과 상기 기준 전압의 차에 상기 제1 트랜지스터의 문턱전압을 더한 제1 보상 전압을 저장하는 제1 커패시터를 포함하는 정전류 제어 회로; 및
상기 발광 소자의 발광 시간(duration)을 결정하는 데이터 전압을 수신하고, 상기 데이터 전압에 기초하여 상기 구동 전류의 펄스 폭을 제어하는 제2 트랜지스터, 및 상기 제2 트랜지스터의 문턱전압에 대응하는 제2 보상 전압을 저장하는 제2 커패시터를 포함하는 펄스 폭 제어 회로를 포함하는 것을 특징으로 하는 표시 패널.
제1 항에 있어서,
상기 복수의 서브 픽셀들 각각에 포함되는 상기 제1 트랜지스터의 편차로 인해 발생되는 상기 구동 전류의 크기 편차는 상기 복수의 서브 픽셀들 각각에 포함되는 상기 화소 회로의 상기 정전류 제어 회로에 의해 내부적으로 보상되고,
상기 복수의 서브 픽셀들 각각에 포함되는 상기 제2 트랜지스터의 편차로 인해 발생되는 상기 구동 전류의 펄스 폭 편차는 상기 복수의 서브 픽셀들 각각에 포함되는 상기 화소 회로의 상기 펄스 폭 제어 회로에 의해 내부적으로 보상되는 것을 특징으로 하는 표시 패널.
제1 항에 있어서,
상기 정전류 제어 회로는 상기 제1 보상 전압을 상기 제1 커패시터에 저장하고, 상기 제1 커패시터를 상기 제1 트랜지스터의 게이트와 소스 사이에 연결하여, 상기 제1 트랜지스터가 설정된 크기를 갖는 상기 구동 전류를 생성하도록 구성되는 것을 특징으로 하는 표시 패널.
제1 항에 있어서,
상기 펄스 폭 제어 회로는,
상기 데이터 전압에 대응하는 전압에 상기 제2 트랜지스터의 문턱전압을 더한 상기 제2 보상 전압을 상기 제2 커패시터에 저장하고,
미리 설정된 기간 동안 선형적으로 변하는 스윕 전압을 수신하고,
상기 스윕 전압에 상기 제2 보상 전압을 더한 전압을 상기 제2 트랜지스터의 게이트에 인가함으로써 상기 발광 소자의 발광 시간을 제어하도록 구성되는 것을 특징으로 하는 표시 패널.
제1 항에 있어서,
상기 구동 전류의 크기는 상기 바이어스 전압과 상기 기준 전압의 차에 의해 결정되고, 상기 제1 트랜지스터의 문턱전압의 크기와 관계하지 않는 것을 특징으로 하는 표시 패널.
제1 항에 있어서,
상기 구동 전류의 펄스 폭은 상기 데이터 전압에 의해 결정되고, 상기 제2 트랜지스터의 문턱전압의 크기와 관계하지 않는 것을 특징으로 하는 표시 패널.
제1 항에 있어서,
제1 및 제2 구동 전압을 상기 화소 회로에 각각 전달하는 제1 및 제2 전원선;
스캔 신호를 상기 화소 회로에 전달하는 스캔선;
상기 스캔 신호에 동기화하여 상기 데이터 전압을 상기 화소 회로에 전달하는 데이터선;
상기 바이어스 전압을 상기 화소 회로에 전달하는 바이어스 전압선;
상기 기준 전압을 상기 화소 회로에 전달하는 기준 전압선;
미리 설정된 기간 동안 선형적으로 변하는 스윕 전압을 상기 화소 회로에 전달하는 스윕 전압선; 및
제1 내지 제4 제어 신호를 상기 화소 회로에 각각 전달하는 제1 내지 제4 제어선을 더 포함하는 표시 패널.
제7 항에 있어서,
상기 구동부는 상기 제1 및 제2 구동 전압을 상기 제1 및 제2 전원선에 각각 출력하고, 상기 스캔 신호를 상기 스캔선에 출력하고, 상기 스캔 신호에 동기화하여 상기 데이터 전압을 상기 데이터선에 출력하고, 상기 바이어스 전압을 상기 바이어스 전압선에 출력하고, 상기 기준 전압을 상기 기준 전압선에 출력하고, 상기 스윕 전압을 상기 스윕 전압선에 출력하고, 상기 제1 내지 제4 제어 신호를 상기 제1 내지 제4 제어선에 각각 출력하는 것을 특징으로 하는 표시 패널.
제7 항에 있어서,
상기 제1 트랜지스터와 상기 발광 소자는 상기 제1 전원선과 상기 제2 전원선 사이에 직렬로 연결되는 것을 특징으로 하는 표시 패널.
제7 항에 있어서,
상기 펄스 폭 제어 회로는,
제어 전극, 제1 연결 전극 및 제2 연결 전극을 갖는 상기 제2 트랜지스터;
상기 제2 트랜지스터의 제어 전극에 연결되는 제1 전극, 및 제2 전극을 갖는 상기 제2 커패시터;
상기 스캔선에 연결되는 제어 전극, 상기 데이터선에 연결되는 제1 연결 전극 및 상기 제2 트랜지스터의 제어 전극에 연결되는 제2 연결 전극을 갖는 제3 트랜지스터;
상기 제2 제어선에 연결되는 제어 전극, 상기 제1 트랜지스터의 게이트에 연결되는 제1 연결 전극 및 상기 제2 트랜지스터의 제1 연결 전극에 연결되는 제2 연결 전극을 갖는 제4 트랜지스터;
상기 제4 제어선에 연결되는 제어 전극, 상기 제2 커패시터의 제2 전극에 연결되는 제1 연결 전극 및 상기 제2 트랜지스터의 제2 연결 전극에 연결되는 제2 연결 전극을 갖는 제5 트랜지스터;
상기 제3 제어선에 연결되는 제어 전극, 상기 스윕 전압선에 연결되는 제1 연결 전극 및 상기 제2 커패시터의 제2 전극에 연결되는 제2 연결 전극을 갖는 제6 트랜지스터;
상기 제3 제어선에 연결되는 제어 전극, 상기 제2 트랜지스터의 제2 연결 전극에 연결되는 제1 연결 전극 및 상기 기준 전압선에 연결되는 제2 연결 전극을 갖는 제7 트랜지스터; 및
상기 제2 트랜지스터의 제2 연결 전극에 연결되는 제1 전극, 및 미리 설정된 시구간 동안 일정한(constant) 전압이 인가되는 제2 전극을 갖는 제3 커패시터를 포함하는 것을 특징으로 하는 표시 패널.
제10 항에 있어서,
상기 제3 커패시터의 제2 전극은 상기 제2 전원선에 연결되는 것을 특징으로 하는 표시 패널.
제7 항에 있어서,
상기 정전류 제어 회로는,
제1 전극, 및 상기 제1 트랜지스터의 소스에 연결되는 제2 전극을 갖는 상기 제1 커패시터;
상기 제1 제어선에 연결되는 제어 전극, 상기 제1 전원선에 연결되는 제1 연결 전극 및 상기 제1 트랜지스터의 드레인에 제2 연결 전극을 갖는 제8 트랜지스터;
상기 제4 제어선에 연결되는 제어 전극, 상기 기준 전압선에 연결되는 제1 연결 전극 및 상기 제1 트랜지스터의 게이트에 연결되는 제2 연결 전극을 갖는 제9 트랜지스터;
상기 제4 제어선에 연결되는 제어 전극, 상기 바이어스 전압선에 연결되는 제1 연결 전극 및 상기 제1 커패시터의 제1 전극에 연결되는 제2 연결 전극을 갖는 제10 트랜지스터;
상기 제3 제어선에 연결되는 제어 전극, 상기 제1 커패시터의 제1 전극에 연결되는 제1 연결 전극 및 상기 제1 트랜지스터의 게이트에 연결되는 제2 연결 전극을 갖는 제11 트랜지스터; 및
상기 제3 제어선에 연결되는 제어 전극, 상기 제1 트랜지스터의 소스에 연결되는 제1 연결 전극 및 상기 발광 소자에 연결되는 제2 연결 전극을 갖는 제12 트랜지스터를 포함하는 것을 특징으로 하는 표시 패널.
제1 항에 있어서,
상기 구동부는 한 프레임 기간(frame time period)마다 영상을 표시하도록 상기 복수의 서브 픽셀들을 구동하고,
상기 한 프레임 기간은,
i) 상기 제1 보상 전압을 상기 제1 커패시터에 저장하고, 상기 제2 트랜지스터의 문턱전압을 상기 제2 커패시터에 저장하는 문턱전압 저장 기간,
ii) 스캔 신호에 동기화하여 데이터 전압을 수신하고, 상기 제2 보상 전압을 상기 제2 커패시터에 저장하는 데이터 기입 기간,
iii) 상기 제1 커패시터를 상기 제1 트랜지스터의 게이트와 소스 사이에 연결하여 상기 발광 소자가 상기 구동 전류에 의해 발광을 시작하고, 선형적으로 증가하는 스윕 전압과 상기 제2 보상 전압을 더한 전압을 상기 제2 트랜지스터의 게이트에 인가함으로써 상기 펄스 폭에 대응하는 발광 시간 후에 상기 발광 소자가 발광을 중단하는 발광 기간을 포함하는 것을 특징으로 하는 표시 패널.
제13 항에 있어서,
상기 제1 커패시터는 상기 문턱전압 저장 기간 및 상기 데이터 기입 기간에 상기 제1 트랜지스터의 게이트로부터 분리되고, 상기 발광 기간에 상기 제1 트랜지스터의 게이트와 소스 사이에 연결되며,
상기 제2 커패시터는 상기 문턱전압 저장 기간 및 상기 데이터 기입 기간에 상기 제2 트랜지스터의 게이트와 소스 사이에 연결되고, 상기 발광 기간에 상기 제1 트랜지스터의 소스로부터 분리되는 것을 특징으로 하는 표시 패널.
제13 항에 있어서,
상기 발광 기간에,
상기 스윕 전압과 상기 제2 보상 전압을 더한 전압이 턴 오프 전압과 상기 제2 트랜지스터의 문턱전압을 더한 전압보다 커지면, 상기 제2 트랜지스터는 턴 온되어 상기 턴 오프 전압을 상기 제1 트랜지스터의 게이트에 인가함으로써, 상기 발광 시간 후에 상기 제1 트랜지스터는 턴 오프되는 것을 특징으로 하는 표시 패널.
제1 항에 있어서,
상기 발광 소자는 100 마이크로미터 이하의 크기를 갖고 발광 물질로 무기 재료를 사용하는 마이크로 LED인 것을 특징으로 하는 표시 패널.
제1 및 제2 구동 전압을 각각 전달하는 제1 및 제2 전원선 중 적어도 하나, 제1 내지 제4 제어 신호를 각각 전달하는 제1 내지 제4 제어선 중 적어도 하나, 스캔 신호를 전달하는 스캔선, 상기 스캔 신호에 동기화하여 데이터 전압을 전달하는 데이터선, 상기 바이어스 전압을 전달하는 바이어스 전압선, 상기 기준 전압을 전달하는 기준 전압선, 미리 설정된 기간 동안 선형적으로 변하는 스윕 전압을 전달하는 스윕 전압선, 및 발광 소자에 연결되는 화소 회로에 있어서,
상기 제1 전원선과 상기 발광 소자 사이에 연결되는 제1 트랜지스터;
제어 전극, 제1 연결 전극 및 제2 연결 전극을 갖는 제2 트랜지스터;
상기 제2 트랜지스터의 제어 전극에 연결되는 제1 전극, 및 제2 전극을 갖는 제2 커패시터;
상기 스캔선에 연결되는 제어 전극, 상기 데이터선에 연결되는 제1 연결 전극 및 상기 제2 트랜지스터의 제어 전극에 연결되는 제2 연결 전극을 갖는 제3 트랜지스터;
상기 제2 제어선에 연결되는 제어 전극, 상기 제1 트랜지스터의 게이트에 연결되는 제1 연결 전극 및 상기 제2 트랜지스터의 제1 연결 전극에 연결되는 제2 연결 전극을 갖는 제4 트랜지스터;
상기 제4 제어선에 연결되는 제어 전극, 상기 제2 커패시터의 제2 전극에 연결되는 제1 연결 전극 및 상기 제2 트랜지스터의 제2 연결 전극에 연결되는 제2 연결 전극을 갖는 제5 트랜지스터;
상기 제3 제어선에 연결되는 제어 전극, 상기 스윕 전압선에 연결되는 제1 연결 전극 및 상기 제2 커패시터의 제2 전극에 연결되는 제2 연결 전극을 갖는 제6 트랜지스터;
상기 제3 제어선에 연결되는 제어 전극, 상기 제2 트랜지스터의 제2 연결 전극에 연결되는 제1 연결 전극 및 상기 기준 전압선에 연결되는 제2 연결 전극을 갖는 제7 트랜지스터; 및
상기 제2 트랜지스터의 제2 연결 전극에 연결되는 제1 전극, 및 상기 제2 전원선에 연결되는 제2 전극을 갖는 제3 커패시터를 더 포함하는 화소 회로.
제17 항에 있어서,
제1 전극, 및 상기 제1 트랜지스터의 소스에 연결되는 제2 전극을 갖는 제1 커패시터;
상기 제1 제어선에 연결되는 제어 전극, 상기 제1 전원선에 연결되는 제1 연결 전극 및 상기 제1 트랜지스터의 드레인에 제2 연결 전극을 갖는 제8 트랜지스터;
상기 제4 제어선에 연결되는 제어 전극, 상기 기준 전압선에 연결되는 제1 연결 전극 및 상기 제1 트랜지스터의 게이트에 연결되는 제2 연결 전극을 갖는 제9 트랜지스터;
상기 제4 제어선에 연결되는 제어 전극, 상기 바이어스 전압선에 연결되는 제1 연결 전극 및 상기 제1 커패시터의 제1 전극에 연결되는 제2 연결 전극을 갖는 제10 트랜지스터;
상기 제3 제어선에 연결되는 제어 전극, 상기 제1 커패시터의 제1 전극에 연결되는 제1 연결 전극 및 상기 제1 트랜지스터의 게이트에 연결되는 제2 연결 전극을 갖는 제11 트랜지스터; 및
상기 제3 제어선에 연결되는 제어 전극, 상기 제1 트랜지스터의 소스에 연결되는 제1 연결 전극 및 상기 발광 소자에 연결되는 제2 연결 전극을 갖는 제12 트랜지스터를 더 포함하는 화소 회로.