KR20210124521A - 박막 광기전 모듈 상호연결부들 내에서의 바이패스 다이오드들의 통합 - Google Patents

박막 광기전 모듈 상호연결부들 내에서의 바이패스 다이오드들의 통합 Download PDF

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Abstract

박막 태양 전지 모듈 및 직렬 셀-투-셀 상호연결 구조물 및 제조 방법이 설명된다. 일 실시예에서, 태양 전지 상호연결부는 인접 태양 전지들 사이에 바이패스 다이오드를 포함하여 단일 태양 전지 주위로 전류가 흐르게 허용한다.

Description

박막 광기전 모듈 상호연결부들 내에서의 바이패스 다이오드들의 통합
본 명세서에서 설명되는 실시예들은 태양 전지들에 관한 것으로, 더 상세하게는 페로브스카이트 태양 전지 모듈들을 위한 상호연결 구조물들에 관한 것이다.
태양 전지로도 지칭되는 광기전 전지는 복사 광 에너지를 전기 에너지로 변환하는 디바이스이다. 다수의 태양 전지들은, 태양 전지들이 통상 직렬로 연결되어 부가 전압을 생성하는, 태양광 패널 또는 모듈을 구성하기 위해 그룹으로 통합될 수 있다.
광기전 모듈에 동작 안정성을 제공하기 위해 일부 구현예들에서는 역방향 바이패스 다이오드들이 포함될 수 있다. 예를 들어, 태양 전지들의 스트링 내에서 직렬로 배선된 태양 전지의 차광은 전지를 역방향 바이어스로 강제로 하여, 열점 가열을 야기할 수 있으며, 이는 균열, 단락, 또는 탈층과 같은 불리한 결과로 이어질 수 있다. 바이패스 다이오드는 차광된 태양 전지가 겪는 역방향 바이어스 전압을 제한할 수 있어서, 그에 따라 그러한 열점의 생성을 방지할 수 있다.
바이패스 다이오드들은 대체적으로 모듈 적층 및 패키징 동안 광기전 어레이 내로 솔더링될 수 있다. 규소 태양 전지 어레이의 경우, 규소 태양 전지들의 높은 역방향 바이어스 항복 전압 때문에, 동작 안정성을 보장하고 열점으로부터의 손상을 방지하기 위해 단지 몇몇 바이패스 다이오드들만이 요구된다. 구체적으로, 바이패스 다이오드들은 광기전 모듈의 에지에 추가되고 태양 전지들에 반대 극성을 갖는 태양 전지들의 스트링, 또는 스트링들에 병렬로 연결된다. 직렬 연결된 스트링 내의 태양 전지들 중 하나 이상이 차광되는 경우, 이들은 역방향 바이어스로 놓일 수 있다. 이러한 경우, 스트링에 병렬로 배선된 바이패스 다이오드는 순방향 바이어스로 되어 일부 임계 전압에 걸친 전류의 흐름을 허용하여, 본질적으로는 전류가 차광된 태양 전지(들)를 포함하는 스트링 주위로 흐르게 한다.
박막 태양 전지 모듈 및 직렬 셀-투-셀 상호연결 구조물 및 제조 방법이 설명된다. 일 실시예에서, 태양 전지 모듈 회로는 한 쌍의 전압 단자들 사이에 직렬로 연결된 복수의 태양 전지 다이오드들, 및 복수의 바이패스 다이오드들을 포함하며, 각각의 바이패스 다이오드는 대응하는 태양 전지 다이오드와 병렬이다. 이는 바이패스 다이오드들을 셀-투-셀 상호연결 구조물들 내로 통합시킴으로써 달성될 수 있다.
일 실시예에서, 태양 전지 모듈은 직렬로 연결된 태양 전지들의 스트링을 포함하고, 각각의 태양 전지는 하부 전극 층, 하부 전극 층 위의 서브셀 층, 및 서브셀 층 위의 상부 전극 층을 포함한다. 태양 전지들의 스트링 내의 2개의 인접 태양 전지들 사이에는 상호연결부가 형성되는데, 상호연결부는 인접 태양 전지들의 각각의 상부 전극 층과 각각의 하부 전극 층 사이의 전기 연결부, 및 인접 태양 전지들의 하부 전극 층들 사이의 바이패스 다이오드를 포함한다.
일 실시예에서, 태양 전지 상호연결부는 하부 전극 층, 하부 전극 층 내의 제1 패턴화된 라인 개구, 하부 전극 층 위의 서브셀 층, 서브셀 층 내의 제2 패턴화된 라인 개구, 제2 패턴화된 라인 개구 내의 서브셀 층의 측벽을 따르는 반도체-기반 바이패스 층, 반도체-기반 바이패스 층에 인접하게 그리고 제2 패턴화된 라인 개구 내에 있는 전도성 플러그, 서브셀 층 위의 상부 전극 층, 및 상부 전극 층 내의 제3 패턴화된 라인 개구를 포함한다.
도 1은 실시예들에 따른 태양 전지 모듈의 개략적인 평면도 예시 및 회로 다이어그램이다.
도 2a는 일 실시예에 따른 태양 전지들의 스트링 내의 태양 전지와 병렬인 바이패스 다이오드를 예시하는 회로 다이어그램이다.
도 2b는 일 실시예에 따른 태양 전지들의 스트링 내의 인접 태양 전지들 사이의 바이패스 다이오드들의 연결들을 예시하는 조합 태양 전지 스택업(stack-up) 및 회로 다이어그램이다.
도 3a 내지 도 3e는 실시예들에 따른 태양 전지 모듈을 제조하는 방법의 개략 평면도 예시들이다.
도 4a는 실시예들에 따른 태양 전지 스택업의 예시적인 다이어그램이다.
도 4b는 실시예들에 따른 탠덤(tandem) 태양 전지 스택업의 예시적인 다이어그램이다.
도 5a는 실시예들에 따른 태양 전지 스택업의 예시적인 다이어그램이다.
도 5b는 실시예들에 따른 탠덤 태양 전지 스택업의 예시적인 다이어그램이다.
도 6a는 일 실시예에 따른 태양 전지 상호연결부의 개략적인 측단면도 예시이다.
도 6b 및 도 6c는 일 실시예에 따른 도 6a의 태양 전지 상호연결부의 변형예들의 개략적인 측단면도 예시들이다.
도 7은 일 실시예에 따른 도 6의 태양 전지 상호연결부를 형성하는 방법을 예시하는 흐름도이다.
도 8a 내지 도 8i는 일 실시예에 따른 도 6a의 태양 전지 상호연결부를 형성하는 방법의 개략적인 측단면도 예시들이다.
도 9는 일 실시예에 따른 태양 전지 상호연결부의 개략적인 측단면도 예시이다.
도 10은 일 실시예에 따른 태양 전지 상호연결부의 개략적인 측단면도 예시이다.
도 11a 및 도 11b는 일 실시예에 따른 태양 전지 상호연결부들의 개략적인 측단면도 예시이다.
실시예들은 태양 전지 모듈들 및 태양 전지 상호연결부들, 및 특히, 단일 태양 전지 주위의 전류의 흐름을 허용하는 바이패스 다이오드를 포함하는 태양 전지 상호연결부들을 설명한다.
일 양태에서, 실시예들은 박막 태양 전지들 내로 바이패스 다이오드들을 통합하는 것에 관한 것이다. (예컨대, 카드뮴-텔루라이드(CdTe), 구리-인듐-갈륨-다이셀레나이드(CIGS), 페로브스카이트, 유기물 등에 기반하는) 박막 태양 전지들은 전형적으로 규소 태양 전지들보다 훨씬 더 낮은 역방향 바이어스 항복 전압들을 갖는 것으로 관찰되었다. 예시적인 목적들을 위해, 예시적인 박막 모듈은 모놀리식으로 통합된 직렬 연결부들을 통해 서로 배선된 1 cm 폭의 셀들로 제조될 수 있다. 그러한 예시적인 모듈은 모듈의 폭에 걸쳐 있는 100개 초과의 셀들을 가질 수 있다. 박막 태양 전지들의 낮은 역방향 바이어스 항복 전압들로 인해, 상당한 수의 바이패스 다이오드들이 동작 안정성을 보장하기 위해 포함될 수 있다. 실시예들에 따르면, 바이패스 다이오드들은 박막 광기전 모듈들의 모놀리식 상호연결부들 내에 통합된다. 추가로, 그러한 통합 구조물들은 기하학적 필 팩터(fill factor)를 증가시킬 수 있고, 비용을 낮출 수 있고, 가요성을 개선할 수 있다.
다른 양태에서, 바이패스 다이오드들은 전기 전도성 재료(예컨대, 탄소 또는 금속) 및 반도체 재료로 형성된 쇼트키 다이오드들일 수 있다. 그러한 구성에서, 전류는 대체적으로 전도체 측으로부터 반도체 측으로 흐를 수 있지만, 반대 방향으로는 흐를 수 없다. 따라서, 그러한 쇼트키 장벽은 고속 스위칭 및 낮은 순방향 전압 강하를 용이하게 할 수 있는데, 이들 둘 모두는 개별 태양 전지들 사이의 상호연결 구조물 내에 포함시키기에 유용하다.
일 실시예에서, 태양 전지 모듈은 직렬로 연결된 태양 전지들의 스트링을 포함한다. 각각의 태양 전지는 하부 전극 층, 하부 전극 층 위의 서브셀 층, 및 서브셀 층 위의 상부 전극 층을 포함할 수 있다. 서브셀 층은 흡수체 층, 하나 이상의 수송 층, 예컨대, 전자 및/또는 정공 수송 층(들)을 포함할 수 있다. 태양 전지들의 스트링 내의 2개의 인접 태양 전지들 사이에는 상호연결부가 위치된다. 직렬 전기 연결부는 인접 태양 전지들의 각각의 하부 전극 층과 각각의 상부 전극 층 사이에서 상호연결부 내에 이루어질 수 있다. 실시예들에 따르면, 상호연결부는 인접 태양 전지들의 하부 전극 층들 사이에 바이패스 다이오드를 추가로 포함한다.
일 실시예에서, 태양 전지 상호연결부는 하부 전극 층을 포함하고, 하부 전극 층은 하부 전극 층 내의 제1 패턴화된 라인 개구에 의해 분리되는 제1 하부 전극 층 및 제2 하부 전극 층을 포함한다. 서브셀 층이 하부 전극 층 위에 있고, 서브셀 층은 서브셀 층 내의 제2 패턴화된 라인 개구에 의해 분리되는 제1 서브셀 층 및 제2 서브셀 층을 포함한다. 패턴화된 상부 전극 층이 서브셀 층 위에 있고, 패턴화된 상부 전극 층은 제1 서브셀 위의 제1 상부 전극 층 및 제2 서브셀 위의 제2 상부 전극 층을 포함한다. 실시예들에 따르면, 태양 전지 다이오드 경로가 제2 하부 전극 층, 제1 상부 전극 층, 제1 서브셀 층, 및 제1 하부 전극 층 사이에서 연장되는 한편; 바이패스 다이오드 경로는 제2 하부 전극 층과 제1 하부 전극 층 사이에서 연장된다.
일 실시예에서, 태양 전지 상호연결 구조물은 하부 전극 층, 하부 전극 층 내의 제1 패턴화된 라인 개구. 하부 전극 층 위의 서브셀 층, 서브셀 층 내의 제2 패턴화된 라인 개구, 제2 패턴화된 라인 개구 내의 서브셀 층의 측벽을 따르는 반도체-기반 바이패스 층, 및 반도체-기반 바이패스 층에 인접하게 그리고 제2 패턴화된 라인 개구 내에 있는 전도성 플러그를 포함한다. 상부 전극 층이 서브셀 층 위에 형성되고, 제3 패턴화된 라인 개구가 상부 전극 층 내에 형성된다.
일부 특정 실시예에서, 태양 전지 상호연결 구조물은 금속-할라이드 페로브스카이트-기반 태양 전지와 상용성일 수 있고, 추가적으로, 높은 전도성, 저비용, 및 집광을 위한 후방 반사를 제공할 수 있는 금속 후면 전극의 사용을 가능하게 할 수 있다. 금속-할라이드 페로브스카이트-기반 태양 전지의 성능 및 안정성은 할라이드-금속 상호작용에 의해 야기되는 금속 유발 열화에 고도로 민감하다는 것이 관찰되었다. 구체적으로, 금속 전극은 페로브스카이트 내의 할라이드와 반응할 수 있고 금속 전극의 부식 및 할라이드에 대한 싱크(sink)로서 작용하여, 전도성을 열화시킬 수 있다. 다양한 실시예들에 따르면, 태양 전지 모듈 상호연결 구조물은 페로브스카이트-금속 접촉 및 서브셀 구조물의 손상을 방지하기 위해 설명된다. 추가로, 실시예들에 따른 상호연결 구조물은 수분 및 산소의 유입 및 휘발성 유기 성분의 유출을 방지하도록 작용할 수 있으며, 이는 금속-할라이드 페로브스카이트-기반 태양 전지의 안정성을 상당히 증가시킬 수 있다.
다양한 실시예들에서, 도면들을 참조하여 설명된다. 그러나, 소정 실시예들은 이들 특정 상세사항들 중 하나 이상이 없이, 또는 다른 공지된 방법들 및 구성들과 조합하여 실시될 수 있다. 하기 설명에서, 실시예들의 완전한 이해를 제공하기 위해, 특정 구성, 치수 및 공정 등과 같은 많은 특정 상세사항들이 제시된다. 다른 경우에, 실시예들을 불필요하게 모호하게 하지 않기 위해, 공지의 공정들 및 제조 기술들은 특히 상세하게 설명되지 않았다. 본 명세서 전반에 걸쳐 "일 실시예"에 대한 언급은 그 실시예와 관련하여 설명된 특정 특징부, 구조, 구성, 또는 특성이 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 어구 "일 실시예에서"의 출현이 반드시 동일한 실시예를 언급하는 것은 아니다. 추가로, 특정 특징부, 구조, 구성, 또는 특성은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다.
본 명세서에 사용되는 바와 같이, 용어 "위에", "로", "사이에", 및 "상에"는 하나의 층의 다른 층들에 대한 상대 위치를 지칭할 수 있다. 다른 층 "위에" 또는 "상에" 또는 다른 층과 "접촉하는" 하나의 층은 다른 층과 직접 접촉할 수 있거나, 하나 이상의 개재 층을 가질 수 있다. 층들 "사이의" 하나의 층은 층들과 직접 접촉할 수 있거나, 하나 이상의 개재 층을 가질 수 있다.
이제 도 1을 참조하면, 실시예들에 따른 태양 전지 모듈의 개략적인 평면도 예시가 제공된다. 도시된 바와 같이, 태양 전지 모듈(100)은 상호연결부들(130)과 직렬로 결합된 복수의 셀들(120)(태양 전지로도 지칭됨)을 포함하는데, 이때 하나의 셀의 전면은 다음 셀의 후면에 연결되어 그들의 전압들(V1…Vn)은 더해진다. 복수의 셀들(120)은 병렬로 결합된 하나 이상의 서브세트(110)(예컨대, 스트링)로 배열될 수 있으며, 이는 총 모듈 전압을 감소시키는 효과를 가질 수 있다.
박막 태양 전지(120)는 통상, 2개의 전극들 - 이들 중 적어도 하나는 투명함 - 사이에 서브셀을 포함한다. 도 4a, 도 4b, 도 5a, 및 도 5b와 관련하여 더 상세히 설명되는 바와 같이, 서브셀은 통상, 흡수체 층 및 하나 이상의 수송 층(예컨대, 정공 수송, 전자 수송)을 포함할 수 있다. 실시예들에 따른 서브셀은 단일 접합부, 또는 다수의 흡수체 층들을 갖는 다중 접합 구조물을 포함할 수 있다. 투명 전극의 제한된 전도성으로 인한 손실을 최소화하기 위하여, 모듈은 전기적으로 직렬 연결된 복수의 더 작은 셀들(120)로 분할된다. 실시예들에 따른 직렬 상호연결 방법은 대체적으로, 복수의 패턴화된 라인 개구들(P1, P2, P3 등)을 포함하여 상호연결부(130)를 형성하는데, 예컨대, 하부 전극을 통한 제1 패턴화된 라인 개구(P1), 흡수체 및 수송 층(들)을 포함하는 서브셀을 통한 제2 패턴화된 라인 개구(P2), 및 상부/후면 전극을 통한 제3 패턴화된 라인 개구(P3)를 포함하여 인접 셀들(120)을 전기적으로 격리시킨다.
이제 도 2a 및 도 2b를 참조하면, 도 2a는 일 실시예에 따른 태양 전지들의 스트링 내의 태양 전지와 병렬인 바이패스 다이오드를 예시하는 회로 다이어그램이고; 도 2b는 일 실시예에 따른 태양 전지들의 스트링 내의 인접 태양 전지들 사이의 바이패스 다이오드들의 연결들을 예시하는 조합 태양 전지 스택업 및 회로 다이어그램이다.
예시된 바와 같이, 태양 전지 모듈 회로는 한 쌍의 전압 단자들(+/-) 사이에 직렬로 연결된 복수의 태양 전지(120) 다이오드들, 및 복수의 바이패스 다이오드들(300)을 포함할 수 있다. 도 2a에 도시된 바와 같이, 각각의 바이패스 다이오드(300)는 대응하는 태양 전지(120) 다이오드와 병렬로 있다. 도 2b의 상세한 스택업을 참조하면, 각각의 태양 전지(120)는 하부 전극 층(210) 및 상부 전극 층(250), 및 이들 사이의 서브셀 층(220)을 포함한다. 도시된 바와 같이, 각각의 바이패스 다이오드(300)는 인접한 제1 태양 전지(120) 다이오드의 하부 전극 층(210)에 연결된 제1 단자, 및 인접한 제2 태양 전지(120) 다이오드의 하부 전극 층(210)에 연결된 제2 단자를 포함한다.
도 2a 및 도 2b에 예시된 특정 실시예들은 하부 정공 수송 층(330), 흡수체 층(320), 및 상부 전자 수송 층(310)을 갖는 서브셀 층(220)을 포함하는 태양 전지(120)를 예시한다. 이러한 단순화된 스택업은 예시적이며, 실시예들은 그렇게 제한되지 않는다는 것을 인식하여야 한다. 실시예들은 대안적으로 수송 층들을 역으로, 즉 하부 전자 수송 층(310) 및 상부 정공 수송 층(330)으로, 구성할 수 있다. 추가로, 서브셀 층들(220)은 추가 층들을 포함할 수 있고, 탠덤 태양 전지 스택업과 같은, 다수의 셀 스택업들을 포함할 수 있다.
이제 도 3a 내지 도 3e를 참조하면, 실시예들에 따른 태양 전지 모듈(100)을 제조하는 방법의 개략적인 평면도 예시들이 제공된다. 도 3a에 도시된 바와 같이, 순서는 기판(202) 상에 하나 이상의 하부 전극 층(210)을 형성하는 것으로 시작될 수 있다. 예시된 특정 실시예에서, 하부 전극 층은 도 1과 관련하여 설명된 바와 같이 병렬로 결합될 수 있는 2개의 서브세트들(110)을 형성하도록 패턴화된다. 각각의 하부 전극 층(210)은 외측 주연부(214)를 포함하고, 제1 패턴화된 라인 개구들(P1) 및 다수의 인접 하부 전극 층들(210)을 형성하도록 패턴화될 수 있다. 이어서, 서브셀 층(220)이 패턴화된 하부 전극 층(210) 위에 형성될 수 있고, 이어서 도 2b에 예시된 바와 같이 제2 패턴화된 라인 개구들(P2)을 패턴화할 수 있다. 도시된 바와 같이, 서브셀 층(220)은 선택적으로, P1 스크라이브(scribe) 방향을 따라서 하부 전극 층(210)보다 더 길 수 있다. 일부 실시예에서, 서브셀 층(220)의 외측 주연부(224)는 하부 전극 층(210)의 외측 주연부(214)와 정렬될 수 있거나, 하부 전극 층의 외측 주연부(214)를 측방향으로 둘러쌀 수 있다. 대안적으로, 서브셀 층(220)은 서브셀 층(220)에 대한 봉지 기능을 제공할 수 있는 하부 전극 층(210)과 동일한 폭을 가질 수 있다.
이제 도 3c를 참조하면, 반도체-기반 바이패스 층(230)이 제2 패턴화된 라인 개구들(P2)로부터 형성될 수 있었던 서브셀 층들(220)의 단일 측벽을 따라서 형성된다. 반도체-기반 바이패스 층(230)은 바이패스 다이오드의 일부분을 형성할 수 있다. 적합한 재료에는 외인성으로 도핑되거나 진성으로 하전된 금속 산화물, 예컨대, 산화아연, 알루미늄 도핑된 산화아연(AZO), 산화주석, 산화인듐, 산화티타늄, 및 니오븀 도핑된 산화티타늄이 포함된다. 반도체-기반 바이패스 층은 추가적으로 흡수체 층 재료와 비반응성일 수 있다. 일 실시예에서, 반도체-기반 바이패스 층(230)은 인접 서브셀 층(220)의 하부 수송 층과 비교하여 반대의 전하 수송 유형을 갖는 재료로 형성된다. 예시된 실시예에서, 하부 수송 층이 정공 수송 층(예컨대, p-형)인 경우, 반도체-기반 바이패스 층(230)은 n-형이고, 그 반대도 마찬가지이다. 반도체-기반 바이패스 층(230)은 잉크 젯, 압출, 분무 등과 같은 적합한 기술을 사용하여 형성될 수 있다. 예시된 바와 같이, 반도체-기반 바이패스 층(230)은 P2 스크라이브 방향을 따라서 서브셀 층들(220)보다 더 길 수 있다. 이는 단락을 방지하는 것을 도울 수 있고 후속으로 형성되는 층들에 대한 화학적 보호를 제공하는 것을 도울 수 있다.
이어서, 전도성 플러그(270)가 반도체-기반 바이패스 층(230)에 인접하게 그리고 제2 패턴화된 라인 개구(P2) 내에 형성된다. 도 3d에 예시된 바와 같이, 전도성 플러그(270)는 또한 반도체-기반 바이패스 층(230) 위에 형성되어 이를 덮을 수 있다. 일 실시예에서, 전도성 플러그(270)는 다이오드를 생성하기 위하여 반도체-기반 바이패스 층(270)과는 반대의 전하 수송 유형을 갖는 재료로 형성된다. 일 실시예에서, 전도성 플러그(270)는 쇼트키 다이오드에 반도체-기반 바이패스 층(230)을 형성할 수 있는 금속 재료 또는 탄소, 또는 선택성을 개선하기 위해 층들 사이에 적용될 수 있는 임의의 선택적인 개재 재료를 포함한다. 일 실시예에서, 반도체-기반 바이패스 층(230)이 n-형인 경우, 전도성 플러그는 깊은 일 함수(deep work function)에 의해 특징지어질 수 있다. 반대로, 반도체-기반 바이패스 층(230)은 p-형이고, 전도성 플러그는 얕은 일 함수(shallow work function)에 의해 특징지어질 수 있다. 일부 실시예에서, 전도성 플러그(270)는 흡수체 층 재료와 반응하지 않는 재료로 형성된다. 이는 전도성 플러그(270)가 민감한 흡수체 층 재료와 접촉하거나 그에 가까이 근접해 있는 경우에 유용할 수 있다. 예를 들어, 탄소 및 탄소/중합체 블렌드는 페로브스카이트-기반 재료와 반응성이 아니다. 탄소는 또한 깊은 일 함수에 의해 특징지어질 수 있다. 트렌치들 및 개재 층들을 포함하는 대안적인 구조물들이 또한 반응성 또는 민감성 층들을 분리하는 데 이용될 수 있다. 다른 적합한 전도성 플러그(270) 재료는 태양 전지 재료 및 상호연결 구조물에 따라 몰리브덴, 니켈, 은, 금, 구리, 및 알루미늄과 같은 다른 금속 재료를 포함할 수 있다. 일 실시예에서, 전도성 플러그는, 특히 전도성 플러그가 쇼트키 접합부를 형성하지 않는 경우, 금속 산화물, 또는 그의 입자와 같은 다른 전도성 재료로 형성될 수 있다. 전도성 플러그(270)는 잉크 젯, 압출, 분무, 스크린 인쇄 등과 같은 적합한 기술을 사용하여 형성될 수 있다.
이제 도 3e를 참조하면, 패턴화된 상부 전극 층(250)이 하부 구조물 위에 형성되는데, 이때 상부 전극 층(250)을 통한 제3 패턴화된 라인 개구들(P3)은 인접 셀들(120)의 상부 전극들을 분리한다. 추가의 층(들)이 컨포멀(conformal) 장벽 층과 같은 상부 전극 층(250) 전에 형성될 수 있는 것으로 이해되며, 이는 하기 설명에서 더 상세히 설명될 것이다.
일부 실시예들에 따르면, 반도체-기반 바이패스 층(230) 및 전도성 플러그(270)는, 하부 전극 층들(210) 사이에 바이패스 다이오드(300)를 생성하기 위한, 그리고 하부 전극 층(210)과 인접 상부 전극 층(250) 사이에 직렬 연결을 제공하기 위한 이중 목적을 제공할 수 있다. 추가로, 재료 선택은 인접 층들의 화학적 상용성 및 특정 전하 수송 유형을 고려할 수 있다.
일 실시예에서, 패턴화된 상부 전극 층(250)은 금속 층을 포함하고, 하부 전극 층(210)은 투명 재료를 포함한다. 예시적인 투명 하부 전극 재료에는 폴리(3,4-에틸렌다이옥시티오펜) 폴리스티렌 설포네이트(PEDOT: PSS), 투명 전도성 산화물(TCO), 예컨대, 인듐 주석 산화물(ITO), 불소 도핑된 산화주석(FTO), 인듐 아연 산화물(IZO), 알루미늄 도핑된 산화아연(AZO), 주석산카드뮴 등이 포함된다.
다양한 예시적인 태양 전지(120) 스택업들이 도 4a 및 도 4b에 예시되어 있다. 도 4a는 일 실시예에 따른 단일 접합 태양 전지 스택업의 예시적인 다이어그램이다. 예시된 바와 같이, 태양 전지(120)는 하부 전극 층(210), 상부 전극 층(250), 및 하부 전극 층과 상부 전극 층 사이의 서브셀 층(220)을 포함할 수 있다. 추가적으로, 컨포멀 장벽 층(240)이 서브셀 층(220) 상에 형성될 수 있다. 컨포멀 장벽 층(240)은 추가로 전하 수송 층으로서 기능할 수 있다. 예시된 특정 실시예에서, 컨포멀 장벽 층(240)은 장벽 층 및 정공 수송 층 둘 모두로서 기능한다. 서브셀 층(200)은 흡수체 층(320) 및 하나 이상의 수송 층을 포함한다. 예시된 실시예에서, 서브셀 층(200)은 하부 전극 위의 전자 수송 층(ETL)(310), ETL(310) 위의 흡수체 층(320), 및 흡수체 층(320) 위의 선택적인 제1 정공 수송 층(HTL)(330)을 포함한다. 컨포멀 장벽 층(240)은 또한, 이러한 구성에서 HTL로서 기능할 수 있고, 상부 전극 층(250)을 서브셀 층(220)으로부터, 그리고 구체적으로는 흡수체 층(320)으로부터 물리적으로 분리할 수 있다. 특정 실시예에서, 하부 전극 층(210)은 ITO 또는 IZO와 같은 투명 재료로 형성되고, ETL(310)은 산화티타늄과 같은 n-형 금속 산화물로 형성되고, 흡수체 층(320)은 페로브스카이트-기반 재료이다. 일 실시예에서, 선택적인 HTL(330)은 폴리(트라이아릴 아민)(PTAA) 또는 2,2',7,7'-테트라키스[N,N-다이(4-메톡시페닐)아미노]-9,9'-스피로바이플루오렌(스피로-MeOTAD)으로 형성되는 한편, 컨포멀 장벽 층(240)은 산화바나듐 또는 산화텅스텐과 같은 금속 산화물로 형성된다. 일 실시예에서, 상부 전극 층(250)은 Ag, Au, Cu, Al 등과 같은 하나 이상의 금속 층을 포함한다.
도 4b는 실시예들에 따른 탠덤 태양 전지 스택업의 예시적인 다이어그램이다. 탠덤 구조는 동일하거나 상이한 재료일 수 있는 다수의 흡수체 층들을 포함할 수 있다. 설명된 특정 실시예에서, 탠덤 구조는 페로브스카이트-페로브스카이트 탠덤 구조이지만, 실시예들이 그렇게 제한되지는 않는다. 전극 층(210), ETL(310), 및 흡수체 층(320), 및 HTL(330)은 도 4a를 참조하여 설명된 바와 유사할 수 있다. 유사하게, ETL(350)은 ETL(310)과 유사할 수 있고, 흡수체 층(360)은 흡수체 층(320)과 유사할 수 있고, HTL(370)은 HTL(330)과 유사할 수 있다. 특히, 흡수체 층들(320, 360)이 유사한 페로브스카이트-기반 재료들로 형성될 수 있지만, 이들은 상이한 밴드갭들에 대해 조정될 수 있다. 재조합 층(350)이 적층된 서브셀들 사이에, 즉 ETL(350)과 HTL(330) 사이에 위치될 수 있다. 재조합 층(350)은, 구체적으로 ITO 또는 TCO와 같은 투명 전도 층일 수 있다. 컨포멀 장벽 층(240) 및 상부 전극 층(250)은 추가적으로 도 4a를 참조한 바와 유사하게 형성될 수 있다.
이제 도 5a 및 도 5b를 참조하면, 도 5a는 일 실시예에 따른 태양 전지 스택업의 예시적인 다이어그램이고, 도 5b는 일 실시예에 따른 탠덤 태양 전지 스택업의 예시적인 다이어그램이다. 도 5a 및 도 5b는 도 4a 및 도 4b의 구조물과 유사한데, 전자 및 정공 수송 층들의 순서가 뒤집혀 있다. 층 형성 순서의 이러한 변화는 층들의 재료 선택을 추가적으로 바꿀 수 있다. 일 실시예에서, HTL(320)은 산화니켈과 같은 금속 산화물로 형성된다. ETL(310)은 단일 층 또는 다수의 층들일 수 있다. 도 5a의 실시예에서, ETL(310)은 풀러렌으로 형성되는데, 이때 컨포멀 장벽 층(240)은 산화주석, AZO, 또는 이산화티타늄과 같은 투명 금속 산화물을 포함한다. 도 5b의 실시예에서, ETL(310)은 다수의 층들, 예를 들어, 풀러렌 층 위에 형성된 산화주석 또는 AZO와 같은 투명 금속 산화물을 포함할 수 있다. 예시된 다른 층들은 도 4a 및 도 4b를 참조하여 설명된 바와 유사할 수 있다.
이제 도 6a를 참조하면, 일 실시예에 따른 태양 전지 상호연결부의 개략적인 측단면도 예시가 제공된다. 구체적으로, 도 6a는 도 1에 도시된 바와 같이 직렬 셀들(120) 사이의 상호연결부, 및 부가 전압들(V1, V2)을 예시한다. 태양 전지 상호연결부는 기판(202) 상에 하부 전극 층(210)을 포함할 수 있다. 하부 전극 층은 하부 전극 층(210) 내의 제1 패턴화된 라인 개구(P1)에 의해 분리되는 제1 하부 전극 층(210A) 및 제2 하부 전극 층(210B)을 포함한다. 서브셀 층(220)은 하부 전극 층(210) 위에 형성되고, 서브셀 층(220)은 서브셀 층(220) 내의 제2 패턴화된 라인 개구(P2)에 의해 분리되는 제1 서브셀 층(220A) 및 제2 서브셀 층(220B)을 포함한다. 패턴화된 상부 전극 층(250)이 서브셀 층(220) 위에 위치되고, 패턴화된 상부 전극 층(250)은 제1 서브셀 층(220A) 위의 제1 상부 전극 층(250A) 및 제2 서브셀 층(220B) 위의 제2 상부 전극 층(250B)을 포함한다. 예시된 실시예에서, 태양 전지(120) 다이오드 경로가 제2 하부 전극 층(210B), 제1 상부 전극 층(250A), 제1 서브셀 층(220A), 및 제1 하부 전극 층(210A) 사이에서 연장되고, 바이패스 다이오드(300) 경로가 제2 하부 전극 층(210B)과 제1 하부 전극 층(210A) 사이에서 연장된다.
예시된 특정 실시예에서, 서브셀 층(220)은 페로브스카이트 흡수체 층을 포함할 수 있다. 그러나, 일반적인 배열은 페로브스카이트 재료로 제한되지 않는다. 일 실시예에서, 서브셀 층(220)은 CdTe, CIGS, 또는 유기 반도체와 같은 재료로 형성된 흡수체 층을 포함한다. 일 실시예에서, 서브셀 층(220)은 다수의 서브셀들을 포함하는 탠덤 구조를 포함한다.
일 실시예에서, 태양 전지 상호연결부는 전술된 바와 같이 하부 전극 층(210), 하부 전극 층(210) 내의 제1 패턴화된 라인 개구(P1), 하부 전극 층(210) 위의 서브셀 층(220), 서브셀 층(220) 내의 제2 패턴화된 라인 개구(P2)를 포함한다. 서브셀 층(220)의 측벽들(222)을 따라서 절연체 층(295)이 선택적으로 형성될 수 있다. 절연체 층(295)은, 예를 들어, 중합체 또는 금속 산화물로 형성될 수 있다. 도 6a에 예시된 바와 같이, 반도체-기반 바이패스 층(230)은 제2 패턴화된 라인 개구(P2) 내의 서브셀 층(220)의 측벽(222)을 따라서 형성될 수 있다. 이는 서브셀 층(220) 내의 흡수체 층 또는 다수의 층들의 측벽을 따를 수 있다. 반도체-기반 바이패스 층(230)은 측벽(222) 상에 직접, 또는 절연체 층(295)과 같은 선택적인 개재 층 상에 형성될 수 있다. 제2 패턴화된 라인 개구(P2)가 명시되어 있지만, 이는 이것이 제2 패턴화된 라인 개구일 것을 정확히 요구하지 않는다는 것을 인식할 것이다. 오히려, "제2" 패턴화된 라인 개구에 대한 언급은 일반화되고, 추가의 미설명 패턴화된 라인 개구들이 존재할 수 있다. 동일한 관계 및 일반화가 또한 제1 및 제3 패턴화된 라인 개구들(P1, P3)에 각각 적용된다. 여전히 도 6a를 참조하면, 전도성 플러그(270)가 반도체-기반 바이패스 층(230)에 인접하게 그리고 제2 패턴화된 라인 개구(P2) 내에 위치된다. 이어서, 상부 전극 층(250)은 서브셀 층(220) 위에 형성될 수 있고, 제3 패턴화된 라인 개구(P3)가 상부 전극 층(250) 내에 형성된다.
도 6a에 도시된 바와 같이, 제2 패턴화된 라인 개구(P2)는 제1 패턴화된 라인 개구(P1)와 중첩될 수 있다. 구체적으로, P2는 P1보다 더 넓을 수 있다. P1은 추가적으로, 하부 전극 층(210)의 상부 표면이 노출되도록 P2 내에 전체적으로 위치될 수 있다. 예를 들어, 제1 하부 전극 층(210A)의 상부 표면이 노출될 수 있다. 이는 바이패스 다이오드(300)에 대한 전하 수송을 도울 수 있다. 제2 하부 전극 층(210B)의 상부 표면이 또한 노출될 수 있다. 이는 전도성 플러그(270)와의 전기적 접촉을 용이하게 할 수 있다. 도시된 특정 배열에서, 반도체-기반 바이패스 층(230)은 제1 패턴화된 라인 개구(P1) 내에 그리고 제1 패턴화된 라인 개구(P1)의 단일 면 상의 하부 전극 층(210)의 상부 표면 상에 형성된다. 전도성 플러그(270)는 또한 일정 부피의 제1 패턴화된 라인 개구(P1) 및 제2 패턴화된 라인 개구(P2)를 충전할 수 있고, 선택적으로 반대편 측벽(222)과 직접 접촉할 수 있다. 일 실시예에서, 코팅(280)이 선택적으로 반도체-기반 바이패스 층(230) 상에 적용될 수 있다. 예를 들어, 코팅(280)은 얇은 재료 층이어서 전도성 플러그(270)에 대한 선택성을 개선할 수 있고, 쇼트키 접합부를 개선할 수 있다. 일 실시예에서, 코팅(280)은 나노입자를 포함한다.
일 실시예에서, 컨포멀 장벽 층(240)이 선택적으로는 서브셀 층(220), 반도체-기반 바이패스 층(230), 및 전도성 플러그(270) 위에, 그리고 상부 전극 층(250) 아래에 형성된다. 특히, 컨포멀 장벽 층(240)은, 상부 전극 층(250)이 금속 층을 포함하고 하부 전극 층(210)이 투명 재료를 포함하고 흡수체 층이 금속 오염에 민감할 때 존재할 수 있다.
컨포멀 장벽 층(240)은 그의 두께를 통해 전하를 수송하도록 기능할 수 있고, 인접 셀들(120)을 단락시키지 않도록 측방향으로 전도성이 아닐 수 있다. 일 실시예에서, 컨포멀 장벽 층(240)은 0.1 ohm.cm 초과의 저항률에 의해 특징지어진다. 페로브스카이트 재료는 승온에서, 그리고 특히 ABX3 금속-할라이드 페로브스카이트의 A-부위 양이온에서 분해되기 쉽다는 것이 관찰되었다. 추가적으로, 페로브스카이트 재료는 할라이드-금속 상호작용에 의해 야기되는 금속 유발 열화에 고도로 민감하다. 실시예들에 따르면, 컨포멀 장벽 층(240)이 금속 전극으로부터의 확산으로 인한 분해 및 금속 유발 열화 중 어느 하나에 대해 보호하는 데 사용될 수 있다. 실시예들에 따르면, 컨포멀 장벽 층(240)은 페로브스카이트 재료 흡수체 층을 포함하는 서브셀 층(220)을 봉지할 수 있다. 일 실시예에서, 컨포멀 장벽 층(240)은 서브셀 층(220)의 외측 주연부(224), 또는 적어도 서브셀 층(220)의 페로브스카이트 재료 흡수체 층을 측방향으로 둘러싼다.
실시예들에 따르면, 서브셀 층(220)은 제1 전하 수송 유형의 하부 수송 층, 하부 수송 층 위의 흡수체 층, 및 제1 전하 수송 유형과 반대인 제2 전하 수송 유형의 상부 수송 층을 포함한다. 예를 들어, 도 2b를 간단히 참조하면, 예시적인 실시예에서, 제1 전하 수송 층은 정공 수송 층(330)이고, p-형이다. 이어서, 이러한 실시예에서, 상부 수송 층은 전자 수송 층이거나, n-형이다. 실시예들에 따른 반도체-기반 바이패스 층(230)이 제2 전하 수송 유형 또는 n-형인 한편, 예시적인 실시예에서, 전도성 플러그는 깊은 일 함수에 의해 특징지어진다. 이러한 구성에서, 반도체-기반 바이패스 층(230) 및 전도성 플러그(270)는 하부 전극 층(210) 내의 제1 패턴화된 라인 개구(P1)를 가로질러 쇼트키 다이오드(바이패스 다이오드(300))를 형성한다.
설명된 전하 수송 유형들이 반대로 될 수 있다는 것이 인식될 것이다. 쇼트키 다이오드가 구현되는 경우, 반도체-기반 바이패스 층(230)이 반도체 재료로 형성되는 한편, 전도성 플러그(270)는 전기 전도성 재료(예컨대, 탄소 또는 금속)를 포함한다. 일 실시예에서, 반도체-기반 바이패스 층(230)과 전도성 플러그(270) 사이에서, 반도체-기반 바이패스 층(230) 상에 코팅(280)이 형성된다. 코팅(280)은, 구성에 따라, 반도체-기반 바이패스 층(230)과 동일하거나 반대의 전하 수송 유형에 의해 특징지어질 수 있다. 코팅(280)의 재료는 반도체-기반 바이패스 층(230)의 재료에 대한 선택성을 위해 선택될 수 있다.
따라서, 반도체-기반 바이패스 층(230)이 n-형인 실시예에서, 전도성 플러그(270)는 깊은 일 함수(예컨대, -4.5 내지 -6 eV, 최소 일 함수로서 탄소(약 -5 eV) 및 금속, 예컨대, 금(약 -5.2 eV) 및 은(-4.3 내지 -4.7 eV)을 포함)를 가질 수 있다. 반대로, 반도체-기반 바이패스 층(230)이 p-형인 경우, 전도성 플러그는 얕은 일 함수(예컨대, -2 내지 -4.5 eV, 알루미늄(약 -4.1 eV)을 포함)를 가질 수 있다.
상기 요건들에 더하여, 반도체-기반 바이패스 층(230) 및 전도성 플러그(270) 재료들의 선택은 또한, 하부 전극 층(210)의 재료 선택에 의해 영향을 받을 수 있다. 하부 전극 층(210)이 투명한 실시예들에 따르면, ITO와 같은 투명 전도성 산화물은 양극성일 수 있고, 전하 수송 유형과 관계없이 반도체-기반 바이패스 층(230)과의 오믹 접촉을 생성할 수 있다.
제3 패턴 라인 개구(P3)를 형성하기 위해 상부 전극 층(250)만을 패턴화하기보다는, 패턴화가 하부 층들 내로 연장될 수 있는 다른 대안이 도 6b에 예시되어 있다. 이러한 경우에, 제3 패턴화된 라인 개구(P3)는 선택적인 컨포멀 장벽 층(240)을 통해 그리고 적어도 부분적으로 서브셀 층(220)을 통해 연장된다. 도 6c에 예시된 대안적인 실시예에서, 절연 재료(290)가 제3 패턴화된 라인 개구(P3)를 충전하고 패시베이션하기 위해 적용될 수 있다.
이제 도 7 내지 도 8i를 참조하면, 도 7은 일 실시예에 따른 도 5a의 상호연결부를 형성하는 방법을 예시하는 흐름도이다. 도 8a 내지 도 8i는 일 실시예에 따른 도 6a의 상호연결부를 형성하는 방법의 개략적인 측단면도 예시들이다. 하기의 설명에서, 도 7의 처리 순서는 도 8a 내지 도 8i의 측단면도 예시들을 참조하여 이루어진다. 간결함을 위하여, 그리고 실시예들을 지나치게 모호하도록 하지 않기 위해, 도 6b 내지 도 6c에 예시된 실시예들에 대한 처리 순서의 변형들이 별도로 예시되지 않고, 그 대신, 도 7 내지 도 8i와 함께 설명된다. 추가적으로, 소정 실시예들은 이들 특정 상세사항들 중 하나 이상이 없이, 또는 본 명세서에서 설명되는 다른 공지된 방법들 및 구성들과 조합하여 실시될 수 있음이 이해된다.
도 8a에 도시된 바와 같이, 처리 순서는 기판(202)으로 시작할 수 있다. 기판(202)은 유리, 플라스틱, 또는 전도성 금속 포일의 하나 이상의 층을 포함하는 단층 또는 다층 기판일 수 있다. 이어서, 하부 전극 층(210)이 기판(202) 상에 형성될 수 있다. 예시된 특정 실시예에서, 하부 전극 층(210)은 투명할 수 있고, ITO, FTO, IZO, 및 주석산카드뮴 등을 포함한, TCO와 같은 재료로 형성될 수 있다. 상부 전극 층이 투명할 대안적인 실시예들에서, 하부 전극 층은 몰리브덴과 같은 금속 재료로 형성될 수 있다.
이어서, 서브셀 층(220)은, 도 8b에 도시된 바와 같이, 하부 전극 층(210) 위에 형성된다. 서브셀 층(220)은 대체적으로, 흡수체 층 및 하나 이상의 수송 층을 포함하는 서브셀을 포함한다. 일 실시예에서, 서브셀 층은 정공 수송 층과 전자 수송 층 사이에 흡수체 층을 포함한다. 서브셀 층(220)은 단일 서브셀, 또는 탠덤 구조를 갖는 것과 같은 다수의 서브셀들을 포함할 수 있다. 실시예들에 따르면, 서브셀 층(220)은 페로브스카이트 재료를 포함하는 하나 이상의 흡수체 층을 포함한다. 일 실시예에서, 서브셀 층(220)은 서브셀들 중 하나 또는 둘 모두에서 페로브스카이트 재료를 포함하는 탠덤 구조를 포함한다. 예를 들어, 탠덤 페로브스카이트 셀 구조는 상이한 밴드갭들을 갖는 페로브스카이트 흡수체 층들을 갖는 2개의 서브셀들을 포함할 수 있다. 페로브스카이트 재료는 화학식 ABX3에 의해 특징지어질 수 있는데, 이때 A는 큰 원자 또는 분자 양이온(예컨대, Cs, 메틸암모늄, 포르마미디늄, 다이메틸암모늄, 구아니디늄 등)을 나타내고, B는 양으로 하전된 양이온(예컨대, 금속, 납, 납산염, Sn)을 나타내고, X는 음으로 하전된 음이온(예컨대, 할라이드, I, Br, Cl)을 나타낸다.
이제 도 8c 및 도 8d를 참조하면, 동작(710)에서, 제1 패턴화된 라인 개구(P1)가 하부 전극 층(210) 내에 형성되고, 제2 패턴화된 라인 개구(P2)가 서브셀 층(220) 내에 형성된다. 제1 패턴화된 라인 개구(P1)의 형성은 다양한 단계에서 형성될 수 있다. 예를 들어, P1은 서브셀 층(220)의 침착 이전에 형성될 수 있다. P1은 제1 수송 층(예컨대, 정공 수송 층)의 침착 후에, 그리고 흡수체 층 이전에 형성될 수 있다. P1은 서브셀 층(220) 후에 형성될 수 있다. 기계적 또는 레이저 스크라이빙, 화학적 에칭, 또는 섀도 마스크에 의한 침착과 같은 다양한 패턴화 기술들이 시기에 따라 P1을 형성하는 데 사용될 수 있다. 일 실시예에서, 기계적 또는 레이저 스크라이빙이 롤-투-롤 제조 공정에 이용된다. 제2 패턴화된 라인 개구(P2)는 P1과 중첩될 수 있다. 기계적 또는 레이저 스크라이빙, 화학적 에칭, 또는 섀도 마스크에 의한 침착과 같은 다양한 패턴화 기술들이 P2를 형성하는 데 사용될 수 있다. 일 실시예에서, 페로브스카이트 흡수체 층(들)의 화학적 안정성으로 인해 기계적 또는 레이저 스크라이빙이 이용된다.
이제 도 8e를 참조하면, 동작(720)에서, 반도체-기반 바이패스 층(230)이 P2 내의 서브셀 층의 측벽(222)을 따라서 형성된다. 반도체-기반 바이패스 층(230) 이전에, 서브셀 층(220)의 측벽들(222)을 따라서 절연체 층(295)이 선택적으로 형성될 수 있다. 절연체 층(295)은, 예를 들어, 중합체 또는 금속 산화물로 형성될 수 있다. 예시된 특정 실시예에서, 반도체-기반 바이패스 층(230) 및 선택적인 절연체 층(295)은 잉크 젯, 압출, 분무, 스크린 인쇄 등과 같은 인쇄 기술을 사용하여 적용된다. 일 실시예에서, 반도체-기반 바이패스 층(230)은 흡수체 층(들)과 반응하지 않는 재료로 형성된다. 일 실시예에서, 반도체-기반 바이패스 층은 쇼트키 접합부의 형성을 용이하게 하기 위해 반도체 재료로 형성된다. 일 실시예에서, 반도체-기반 바이패스 층(230)은 진성으로 n-형이도록 제조될 수 있는 산화티타늄(TiO2)과 같은 진성 n-형 반도체로 형성된다. 예를 들어, 이는 산소 결핍 및 티타늄 격자간 원자(interstitial)를 생성함으로써 야기될 수 있다. 산화티타늄은 또한, 니오븀, 텅스텐, 및 망간으로 도핑하는 것과 같이, 재료를 n-형으로 만들기 위해 도핑될 수 있다.
이어서, 코팅(280)이 도 8f에 예시된 바와 같이 반도체-기반 바이패스 층(230)에 선택적으로 적용될 수 있고, 동작(730)에서의 그리고 도 8g에 예시된 전도성 플러그의 침착이 이어질 수 있다. 예를 들어, 코팅(280)은, 접합부의 선택성을 개선하고 바이패스 다이오드의 역방향 전류 누설을 개선하기 위해 적용된다. 일 실시예에서, 코팅(280)은 나노입자를 포함하는 얇은 코팅이다. 코팅(280) 및 전도성 플러그(270) 둘 모두는 잉크 젯, 압출, 분무, 스크린 인쇄 등과 같은 적합한 인쇄 기술을 사용하여 적용될 수 있다. 일 실시예에서, 선택적인 코팅(280)은 반도체-기반 바이패스 층(230)과는 반대의 전하 수송 유형에 의해 특징지어진다. 예를 들어, 반도체-기반 바이패스 층(230)이 p-형인 경우, 선택적인 코팅(280)은 n-형이고, 그 반대도 마찬가지이다.
반도체-기반 바이패스 층(230)이 n-형인 실시예에서, 전도성 플러그(270)는 깊은 일 함수(예컨대, -4.5 내지 -6 eV, 최소 일 함수로서 탄소 및 금속, 예컨대, 금 및 은을 포함)를 가질 수 있다. 반대로, 반도체-기반 바이패스 층(230)이 p-형인 경우, 전도성 플러그는 얕은 일 함수(예컨대, -2 내지 -4.5 eV, 알루미늄을 포함)를 가질 수 있다. 일 실시예에서, 전도성 플러그(270)는 탄소 입자(예컨대, 카본 블랙), 또는 탄소/중합체 블렌드로 형성된다.
이제 도 8h를 참조하면, 컨포멀 장벽 층(240)이 서브셀 층(220), 반도체-기반 바이패스 층(230), 선택적인 코팅(280), 및 전도성 플러그(270) 위에 선택적으로 형성된다. 컨포멀 장벽 층(240)은 연속적일 수 있다. 컨포멀 장벽 층(240)은, 예를 들어 분해 및 금속 확산으로부터, 서브셀 층(220)을 봉지하고 보호하도록 기능할 수 있다. 예시적인 재료는 산화물(예컨대, 금속 산화물), 질화물(예컨대, 금속 질화물), 중합체, 및 소분자를 포함한다. 예시적인 금속 산화물은 산화티타늄, 산화아연, 산화주석, 산화니켈, 산화바나듐, 산화텅스텐, 산화인듐일 수 있으며, 이들 중 임의의 것은 도핑될 수 있다. 예를 들어, 일부 TCO는 ITO, AZO, IZO, 주석산카드뮴일 수 있다. 예시적인 금속 질화물은 적어도 질화티타늄 및 질화텅스텐을 포함한다. 일부 예시적인 중합체에는 폴리(트라이아릴 아민)(PTAA) 및 폴리아닐린이 포함된다. 일부 예시적인 소분자는 2,2',7,7'-테트라키스[N,N-다이(4-메톡시페닐)아미노]-9,9'-스피로바이플루오렌(스피로-MeOTAD), 및 풀러렌을 포함한다. 컨포멀 층을 형성하기에 적합한 침착 기술은 화학 증착(CVD), 원자 층 침착(ALD), 용액 코팅 및 증발을 포함할 수 있다. 일 실시예에서, 컨포멀 장벽 층은 두께가 1,000 nm 미만, 예컨대, 두께가 150 nm 미만, 또는 더 구체적으로는 두께가 50 nm 미만, 예컨대, 10 내지 40 nm이다. 컨포멀 장벽 층은 도핑될 수 있다. 예를 들어, 컨포멀 장벽 층은 AZO일 수 있다. 컨포멀 장벽 층은 그의 두께를 통해 전하를 수송하기에 충분히 얇을 수 있고, 측방향으로 전도성이 아닐 수 있다. 컨포멀 장벽 층(240)은 0.1 ohm.cm 초과의 저항률에 의해 특징지어질 수 있다. 일 실시예에서, 컨포멀 장벽 층은 또한 태양 전지(120)를 위한 전자 수송 층으로서 기능한다. 대안적으로, 컨포멀 장벽 층은 태양 전지(120)를 위한 정공 수송 층으로서 기능할 수 있다.
일 실시예에서, AZO 함유 컨포멀 장벽 층(240)이 비정질 층을 형성하기 위한 ALD 또는 저온 CVD를 사용하여 형성된다. 알루미늄 도핑 농도는 높은 전도성을 생성할 필요가 없고, 그 대신, 측방향으로가 아니라, 그의 두께를 통해 전하를 단지 통과시키기에 충분할 수 있다. 이러한 양태에서, 실시예들에 따른 컨포멀 장벽 층은 전도체와 대조적으로 장벽으로서 더 많이 기능할 수 있다. 예를 들어, AZO 컨포멀 장벽 층(240) 내의 알루미늄 도펀트 농도는 AZO 하부 전극 층(210) 내의 알루미늄 도펀트 농도보다 작을 수 있다. 모폴로지(morphology)는 또한 AZO 전극 층과 비교하여 상이할 수 있다. 저온 침착 공정은 결정 성장을 위한 필요 조건을 제공하지 않을 수 있다. 이는 전극 층으로서 사용하기 위한 결정질 AZO 층의 형성에 사용되는 고온 공정(예컨대, 고온 스퍼터링 및 어닐링)과 대조적일 수 있는데, 여기서 결정도는 원거리 이동성 및 더 적은 결함을 제공한다. 실시예들에 따른 컨포멀 장벽 층(240)은 전극들 사이에 전하를 통과시키도록 기능할 수 있지만, 패턴화된 전극 층을 가로질러 단락되지 않도록 충분한 저항률을 갖는다. 추가로, 컨포멀 장벽 층(240)은 페로브스카이트-금속 접촉 및 페로브스카이트 분해를 방지하기 위해 서브셀 층(예컨대, 금속-할라이드 페로브스카이트)을 봉지할 수 있다.
이어서, 상부 전극 층(250)은, 도 8i에 예시된 바와 같이 동작(740)에서, 선택적인 컨포멀 장벽 층 위에 그리고 컨포멀 장벽 층 상에 형성될 수 있고, 제3 패턴화된 라인 개구(P2)를 포함하도록 패턴화될 수 있다. 특정 실시예에서, 상부 전극 층(250)은 섀도 마스크를 통해 침착되어 침착 동안 제3 패턴화된 라인 개구(P3)를 형성한다. 이는 용액 처리 동작으로부터 하부 층들을 보호할 수 있다. 적합한 침착 기술은 증발, 스퍼터링, 인쇄, 및 분무를 포함할 수 있다. 일 실시예에서, 상부 전극 층(250)은 Ag, Cu, Al, Au 등과 같은 하나 이상의 금속 층을 포함한다.
일 실시예에서, 스크라이빙은 상부 전극 층(250)에 P3을 형성하기 위해 이용된다. 도 6b 및 도 6c에 예시된 실시예들에서, 스크라이빙은 상부 전극 층(250), 컨포멀 장벽 층(240), 및 서브셀 층(220) 중 임의의 층을 부분적으로 또는 완전히 통해 P3을 형성하는 데 이용될 수 있다. 그러한 실시예에서, P3은 흡수체 층(들)에 대한 보호를 제공하기 위해 절연 재료(260)로 부분적으로 또는 완전히 충전된다.
전술한 설명에서, 특정 처리 기술 및 재료 선택이 제공되었다. 특정 처리 기술 및 재료 선택은 적절한 경우에 하기 변형예에 또한 적용될 수 있는 것으로 인식될 것이다. 따라서, 간결함을 위하여, 하기 설명은 예시된 실시예들에 특정적인 구조적 또는 재료 특성들에 초점을 맞추고, 일반화된 구조 또는 처리 기술 및 재료의 논의는 반복되지 않는다.
도 9는 일 실시예에 따른 태양 전지 상호연결부의 변형예의 개략적인 측단면도 예시이다. 상기의 실시예들과 유사하게, 도 9에 예시된 태양 전지 상호연결 구조물은 페로브스카이트-기반 흡수체 재료와 상용성일 수 있다. 도 9에 예시된 특정 실시예에서, 서브셀 층 내의 하부 수송 층은 n-형일 수 있고, 바이패스 다이오드(300)는 쇼트키 다이오드일 수 있다.
예시된 특정 실시예에서, 하부 전극 층(210)이 기판(202) 상에 형성되고 패턴화되어 제1 패턴화된 라인 개구(P1)를 형성한다. 하부 전극 층(210)은 투명 재료(들)로 형성될 수 있다. 서브셀 층이 하부 전극 층(210) 위에 형성된다. 도시된 바와 같이, 하부 ETL(310) 및 흡수체 층(320)은 P2가 형성되는 서브셀 층을 형성한다. 상부 HTL(330)이 흡수체 층(320) 위에 그리고 P2 내의 측벽들 중 하나를 따라서 형성될 수 있다. 예시된 실시예에서, 상부 HTL(330)은 추가적으로, 전술한 바와 같이 반도체-기반 바이패스 층(230)으로서 기능할 수 있다. 이어서, 코팅(280)이 반도체-기반 바이패스 층(230)에 선택적으로 적용되어 전도성 플러그(270)에 대한 선택성을 개선할 수 있다. 일 실시예에서, 코팅(280)은 반도체-기반 바이패스 층(230)과 동일한 전하 수송 유형으로 형성된다.
일 실시예에서, 도 9에 예시된 태양 전지 상호연결부 내의 하부 전극 층(210)은 투명 재료(예컨대, ITO)로 형성되고, 하부 ETL(310)은 n-형 TiO2로 형성되고, 흡수체 층(320)은 페로브스카이트를 포함하고, 반도체-기반 바이패스 층(230)은 p-형 스피로-MeOTAD(유기 반도체)로 형성된다. 선택적인 코팅(280)은 산화바나듐 및/또는 산화니켈의 하나 이상의 층으로 형성될 수 있다. 일 실시예에서, 선택적인 코팅(280)은 p-형 산화바나듐 및/또는 산화니켈이다. 전도성 플러그(270)는 알루미늄과 같은 얕은 일 함수 재료로 형성될 수 있다.
도 10은 일 실시예에 따른 대안적인 태양 전지 상호연결부의 개략적인 측단면도 예시이다. 예를 들어, 도 10의 태양 전지 상호연결부는 카드뮴-텔루라이드 흡수체 층과 상용성일 수 있다. 상기 실시예들과 유사하게, 기판(202)은 유리와 같은 투명 재료로 형성될 수 있고, 하부 전극 층(210)은 FTO와 같은 투명 재료로 형성될 수 있다. 서브셀 층은 하부 전자 수송 층(1010)(n-형) 및 p-형 CdTe 흡수체 층(1020)을 포함할 수 있다. 반사 상부 전극 층(250)(예컨대, 니켈)이 서브셀 층 위에 형성될 수 있다. 예시적인 실시예에서, 반도체-기반 바이패스 층(230)은 p-형 NiO로 형성될 수 있고, 전도성 플러그(270)는 알루미늄과 같은 얕은 일 함수 재료로 형성된다. 대안적으로, 티타늄 또는 은 페이스트가 알루미늄에 의해 야기되는 열화로부터 CdTe를 보호하는 데 사용될 수 있다. 도 10에 예시된 특정 실시예에서, 단지 2개의 패턴화된 라인 개구들(P1, P2)만이 형성될 필요가 있다.
도 11a 및 도 11b는 실시예들에 따른 태양 전지 상호연결부들의 개략적인 측단면도 예시이다. 예를 들어, 도 11a 및 도 11b의 태양 전지 상호연결부들은 CIGS 흡수체 층과 상용성일 수 있다. 이미 설명된 실시예들과 달리, CIGS 태양 전지를 위한 하부 전극 층(210)은 몰리브덴과 같은 반사성 재료로 형성될 수 있다. 예시된 바와 같이, 서브셀은 p-형 CIGS 흡수체 층(1120), n-형 CdS 버퍼 층(1110), 및 n-형 ZnO 반-절연층(1112)을 포함할 수 있다. 상부 전극 층(250)은 투명할 수 있고, AZO와 같은 재료로 형성될 수 있다.
투명 전도성 산화물과 달리, 몰리브덴은 n-형 반도체 및 p-형 반도체 둘 모두와 오믹 접촉을 이루지 않을 수 있다. 예시된 실시예들에서, 금속 산화물 접촉 층(1111), 구체적으로는 산화몰리브덴이 P2 스크라이브로부터 생성된 하부 전극 층(210)의 노출된 에지 위에 형성된다. 이는 P2 스크라이브 후 몰리브덴 하부 전극(210)의 노출된 부분의 산화 및 선택적인 절연체 층(295) 형성에 의해 달성될 수 있다. 산화몰리브덴은 대부분의 전자 캐리어를 가질 수 있어, 재료를 n-형으로 만들 수 있지만, 큰 이온화 에너지가 또한 재료를 정공 수송 재료로서 적합하게 만든다. 대안적으로, 금속 산화물 접촉 층(1111)은 노출된 하부 전극(210)의 상부 상에 금속 산화물(예컨대, ITO) 입자를 인쇄함으로써 형성될 수 있다.
예시적인 실시예들에서, 반도체-기반 바이패스 층(230)은 산화아연, 알루미늄 도핑된 산화아연(AZO), 산화주석, 산화인듐, 산화티타늄, 및 니오븀 도핑된 산화티타늄과 같은 n-도핑된 금속 산화물 재료로 형성된다. 전도성 플러그(270)는 몰리브덴, 탄소, 니켈 또는 은과 같은 깊은 일 함수 재료로 형성될 수 있다. 금속 산화물 접촉 층(1111)은 몰리브덴 하부 전극(210)과 반도체-기반 바이패스 층(230) 사이의 전기적 접촉을 개선하도록 기능할 수 있다.
도 11a에 예시된 특정 실시예에서, 단지 2개의 패턴화된 라인 개구들(P1, P2)만이 형성될 필요가 있다. 도 11b에 예시된 실시예는 서브셀 층의 하나 이상의 층 및 상부 전극 층(250)을 통한 제3 패턴화된 라인 개구(P3)를 포함한다.
실시예들의 다양한 양태들의 이용 시, 통합형 바이패스 다이오드를 갖는 태양 전지 모듈 및 태양 전지 상호연결부를 형성하기 위해 상기 실시예들의 조합 또는 변형이 가능하다는 것이 당업자에게 명백할 것이다. 실시예들이 구조적 특징부 및/또는 방법론적 동작에 특정된 언어로 설명되었지만, 첨부된 청구범위는 설명된 특정 특징부 또는 동작에 반드시 제한되는 것은 아님을 이해해야 한다. 그 대신, 개시된 특정 특징부 및 동작은 예시를 위해 유용한 청구범위의 실시예로서 이해되어야 한다.

Claims (20)

  1. 태양 전지 모듈로서,
    직렬로 연결된 태양 전지들의 스트링을 포함하고;
    각각의 태양 전지는 하부 전극 층, 상기 하부 전극 층 위의 서브셀 층, 및 상기 서브셀 층 위의 상부 전극 층을 포함하고;
    상기 태양 전지들의 스트링 내의 2개의 인접 태양 전지들 사이의 상호연결부는
    상기 인접 태양 전지들의 각각의 상부 전극 층과 각각의 하부 전극 층 사이의 전기 연결부; 및
    상기 인접 태양 전지들의 하부 전극 층들 사이의 바이패스 다이오드
    를 포함하는, 태양 전지 모듈.
  2. 제1항에 있어서, 상기 인접 태양 전지들은
    제1 하부 전극 층, 상기 제1 하부 전극 층 위의 제1 서브셀 층, 및 상기 제1 서브셀 층 위의 제1 상부 전극 층을 포함하는 제1 태양 전지; 및
    제2 하부 전극 층, 상기 제2 하부 전극 층 위의 제2 서브셀 층, 및 상기 제2 서브셀 층 위의 제2 상부 전극 층을 포함하는 제2 태양 전지
    를 포함하고;
    태양광 다이오드가 상기 제2 하부 전극 층, 상기 제1 상부 전극 층, 상기 제1 서브셀 층, 및 상기 제1 하부 전극 층 사이에서 연장되고,
    상기 바이패스 다이오드는 상기 제2 하부 전극 층과 상기 제1 하부 전극 층 사이에 있는, 태양 전지 모듈.
  3. 제2항에 있어서,
    상기 제1 하부 전극 층과 상기 제2 하부 전극 층 사이의 제1 패턴화된 라인 개구;
    상기 제1 서브셀 층과 상기 제2 서브셀 층 사이의 제2 패턴화된 라인 개구;
    상기 제2 패턴화된 라인 개구 내의 상기 서브셀 층의 측벽 및 상기 제1 패턴화된 라인 개구 내의 상기 제1 하부 전극 층의 측벽을 따르는 반도체-기반 바이패스 층; 및
    상기 반도체-기반 바이패스 층에 인접하게 그리고 상기 제2 패턴화된 라인 개구 및 상기 제1 패턴화된 라인 개구 내에 있는 전도성 플러그
    를 추가로 포함하는, 태양 전지 모듈.
  4. 제3항에 있어서,
    상기 제1 및 제2 서브셀 층들 각각은 제1 전하 수송 유형의 하부 수송 층, 상기 하부 수송 층 위의 흡수체 층, 및 상기 제1 전하 수송 유형과 반대인 제2 전하 수송 유형의 상부 수송 층을 포함하고;
    상기 반도체-기반 바이패스 층은 상기 제2 전하 수송 유형에 의해 특징지어지는, 태양 전지 모듈.
  5. 제4항에 있어서, 상기 바이패스 다이오드는 상기 반도체-기반 바이패스 층 및 상기 전도성 플러그로 구성되는, 태양 전지 모듈.
  6. 제4항에 있어서, 상기 전도성 플러그는 상기 제2 전하 수송 유형이 n-형인 깊은 일 함수(deep work function)에 의해 특징지어지거나, 상기 전도성 플러그는 상기 제2 전하 수송 유형이 p-형인 얕은 일 함수(shallow work function)에 의해 특징지어지는, 태양 전지 모듈.
  7. 태양 전지 상호연결부로서,
    하부 전극 층;
    상기 하부 전극 층 내의 제1 패턴화된 라인 개구;
    상기 하부 전극 층 위의 서브셀 층;
    상기 서브셀 층 내의 제2 패턴화된 라인 개구;
    상기 제2 패턴화된 라인 개구 내의 상기 서브셀 층의 측벽을 따르는 반도체-기반 바이패스 층;
    상기 반도체-기반 바이패스 층에 인접하게 그리고 상기 제2 패턴화된 라인 개구 내에 있는 전도성 플러그;
    상기 서브셀 층 위의 상부 전극 층; 및
    상기 상부 전극 층 내의 제3 패턴화된 라인 개구
    를 포함하는, 태양 전지 상호연결부.
  8. 제7항에 있어서, 상기 제2 패턴화된 라인 개구는 상기 제1 패턴화된 라인 개구와 중첩되는, 태양 전지 상호연결부.
  9. 제8항에 있어서, 상기 반도체-기반 바이패스 층은 상기 제1 패턴화된 라인 개구 내에 그리고 상기 제1 패턴화된 라인 개구의 단일 면 상의 상기 하부 전극 층의 상부 표면 상에 형성되는, 태양 전지 상호연결부.
  10. 제7항에 있어서, 상기 서브셀 층, 상기 반도체-기반 바이패스 층, 및 상기 전도성 플러그 위에 그리고 상기 상부 전극 층 아래에 컨포멀(conformal) 장벽 층을 추가로 포함하는, 태양 전지 상호연결부.
  11. 제7항에 있어서, 상기 상부 전극 층은 금속 층을 포함하고, 상기 하부 전극 층은 투명 재료를 포함하는, 태양 전지 상호연결부.
  12. 제7항에 있어서,
    상기 서브셀 층은 제1 전하 수송 유형의 하부 수송 층, 상기 하부 수송 층 위의 흡수체 층, 및 상기 제1 전하 수송 유형과 반대인 제2 전하 수송 유형의 상부 수송 층을 포함하고;
    상기 반도체-기반 바이패스 층은 상기 제2 전하 수송 유형에 의해 특징지어지는, 태양 전지 상호연결부.
  13. 제12항에 있어서, 상기 반도체-기반 바이패스 층 및 상기 전도성 플러그는 상기 하부 전극 층 내의 상기 제1 패턴화된 라인 개구를 가로질러 쇼트키 다이오드를 형성하는, 태양 전지 상호연결부.
  14. 제12항에 있어서, 상기 반도체-기반 바이패스 층 상에 그리고 상기 전도성 플러그와 상기 반도체-기반 바이패스 층 사이에 코팅을 추가로 포함하고, 상기 코팅은 상기 제1 전하 수송 유형에 의해 특징지어지는, 태양 전지 상호연결부.
  15. 제12항에 있어서, 상기 전도성 플러그는 탄소를 포함하는, 태양 전지 상호연결부.
  16. 제15항에 있어서, 상기 서브셀 층은 페로브스카이트 흡수체 층을 포함하고, 상기 서브셀 층 및 상기 전도성 플러그 위에 그리고 상기 패턴화된 상부 전극 층 아래에 컨포멀 장벽 층을 추가로 포함하는, 태양 전지 상호연결부.
  17. 태양 전지 상호연결부로서,
    하부 전극 층 - 상기 하부 전극 층은 상기 하부 전극 층 내의 제1 패턴화된 라인 개구에 의해 분리되는 제1 하부 전극 층 및 제2 하부 전극 층을 포함함 -;
    상기 하부 전극 층 위의 서브셀 층 - 상기 서브셀 층은 상기 서브셀 층 내의 제2 패턴화된 라인 개구에 의해 분리되는 제1 서브셀 층 및 제2 서브셀 층을 포함함 -;
    상기 서브셀 층 위의 패턴화된 상부 전극 층 - 상기 패턴화된 상부 전극 층은 상기 제1 서브셀 층 위의 제1 상부 전극 층 및 상기 제2 서브셀 층 위의 제2 상부 전극 층을 포함함 -;
    상기 제2 하부 전극 층, 상기 제1 상부 전극 층, 상기 제1 서브셀 층, 및 상기 제1 하부 전극 층 사이에서 연장되는 태양 전지 다이오드 경로; 및
    상기 제2 하부 전극 층과 상기 제1 하부 전극 층 사이에서 연장되는 바이패스 다이오드 경로
    를 포함하는, 태양 전지 상호연결부.
  18. 제17항에 있어서, 상기 서브셀 층은 페로브스카이트 흡수체 층을 포함하는, 태양 전지 상호연결부.
  19. 제17항에 있어서, 상기 서브셀 층은 다수의 서브셀들을 포함하는 탠덤(tandem) 구조물을 포함하는, 태양 전지 상호연결부.
  20. 제17항에 있어서, 상기 서브셀 층은 카드뮴-텔루라이드, 구리-인듐-갈륨-다이셀레나이드, 및 유기 반도체로 이루어진 군으로부터 선택되는 재료를 포함하는 흡수체 층을 포함하는, 태양 전지 상호연결부.
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