KR20210122075A - 에칭 방법 및 플라즈마 처리 장치 - Google Patents

에칭 방법 및 플라즈마 처리 장치 Download PDF

Info

Publication number
KR20210122075A
KR20210122075A KR1020210028695A KR20210028695A KR20210122075A KR 20210122075 A KR20210122075 A KR 20210122075A KR 1020210028695 A KR1020210028695 A KR 1020210028695A KR 20210028695 A KR20210028695 A KR 20210028695A KR 20210122075 A KR20210122075 A KR 20210122075A
Authority
KR
South Korea
Prior art keywords
region
gas
signal
mhz
substrate
Prior art date
Application number
KR1020210028695A
Other languages
English (en)
Inventor
고타 이시하라다
후미야 다카타
도시카츠 도바나
신야 모리키타
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20210122075A publication Critical patent/KR20210122075A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32532—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32715—Workpiece holder
    • H01J37/32724—Temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/332—Coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H01J2237/3341—Reactive etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H01J2237/3343—Problems associated with etching
    • H01J2237/3346—Selectivity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 개시 내용에 의하면, 질화실리콘을 포함하는 제2 영역에 대한 산화실리콘을 포함하는 제1 영역의 선택비를 개선시키기 위해, (a) 챔버 내의 거치대에 기판을 제공하는 공정으로서, 상기 기판은, 제1 실리콘 함유 재료를 포함하는 제1 영역과, 상기 제1 실리콘 함유 재료와는 다른 제2 실리콘 함유 재료를 포함하는 제2 영역을 구비하고, 상기 제2 영역은 오목부를 형성하며, 상기 제1 영역은 상기 오목부를 매립하여 상기 제2 영역을 덮도록 형성되어 있는 것인 상기 공정과, (b) 상기 제2 영역이 노출될 때까지 또는 상기 제2 영역이 노출되기 직전까지 상기 제1 영역을 에칭하는 공정과, (c) 제1 RF 신호를 이용하여 탄소 원자 및 불소 원자를 포함하는 제1 처리 가스로부터 생성된 플라즈마에 상기 기판을 노출시킴으로써, 상기 기판 상에 퇴적물을 형성하는 공정과, (d) 제1 RF 신호를 이용하여 불활성 가스를 포함하는 제2 처리 가스로부터 생성된 플라즈마에 상기 퇴적물을 노출시킴으로써, 상기 제2 영역에 대해 상기 제1 영역을 선택적으로 에칭하는 공정과, (e) 상기 (c) 공정과 상기 (d) 공정을 반복하는 공정을 포함하며, 상기 (c) 공정에서, 상기 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 하거나, 상기 거치대의 온도를 100℃~200℃의 범위로 하거나, 상기 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 하고 상기 거치대의 온도를 100℃~200℃의 범위로 함으로써, 상기 퇴적물에 포함되는 불소 원자수에 대한 탄소 원자수의 비가 1을 초과하도록 제어하는 에칭 방법이 제공된다.

Description

에칭 방법 및 플라즈마 처리 장치{ETCHING METHOD AND PLASMA PROCESSING APPARATUS}
본 개시 내용은 에칭 방법 및 플라즈마 처리 장치에 관한 것이다.
산화 실리콘으로 구성된 제1 영역을 질화 실리콘으로 구성된 제2 영역에 대해 선택적으로 에칭하는 기술이 알려져 있다. 이러한 기술의 일 예로는 SAC(Self-Aligned Contact) 기술이 제안되어 있다(예를 들어, 특허문헌 1 참조).
미세화가 발전한 근래의 반도체 디바이스 제조에 있어서는, 패턴 불량이 발생하지 않도록 플라즈마 및 부생성물을 제어하는 것이 중요하다. 그리고, 질화실리콘에 대한 산화실리콘의 선택비가 높도록 제2 영역에 부생성물(이하, "퇴적물"이라고도 함)에 의한 보호막을 형성함으로써, 질화실리콘에 대한 산화실리콘의 선택비를 향상시키는 것이 중요하다.
일본국 공개특허공보 특개2017-216284호
본 개시 내용은 질화실리콘으로 구성된 제2 영역에 대한 산화실리콘으로 구성된 제1 영역의 선택비를 개선시킬 수 있는 기술을 제공한다.
본 개시 내용의 일 양태에 의하면, (a) 챔버 내의 거치대에 기판을 제공하는 공정으로서, 상기 기판은, 제1 실리콘 함유 재료를 포함하는 제1 영역과, 상기 제1 실리콘 함유 재료와는 다른 제2 실리콘 함유 재료를 포함하는 제2 영역을 구비하고, 상기 제2 영역은 오목부를 형성하며, 상기 제1 영역은 상기 오목부를 매립하여 상기 제2 영역을 덮도록 형성되어 있는 것인 상기 공정과, (b) 상기 제2 영역이 노출될 때까지 또는 상기 제2 영역이 노출되기 직전까지 상기 제1 영역을 에칭하는 공정과, (c) 제1 RF 신호를 이용하여 탄소 원자 및 불소 원자를 포함하는 제1 처리 가스로부터 생성된 플라즈마에 상기 기판을 노출시킴으로써, 상기 기판 상에 퇴적물을 형성하는 공정과, (d) 제1 RF 신호를 이용하여 불활성 가스를 포함하는 제2 처리 가스로부터 생성된 플라즈마에 상기 퇴적물을 노출시킴으로써, 상기 제2 영역에 대해 상기 제1 영역을 선택적으로 에칭하는 공정과, (e) 상기 (c) 공정과 상기 (d) 공정을 반복하는 공정을 포함하며, 상기 (c) 공정에서, 상기 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 하거나, 상기 거치대의 온도를 100℃~200℃의 범위로 하거나, 상기 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 하고 상기 거치대의 온도를 100℃~200℃의 범위로 함으로써, 상기 퇴적물에 포함되는 불소 원자수에 대한 탄소 원자수의 비가 1을 초과하도록 제어하는 에칭 방법이 제공된다.
일 측면에 의하면, 질화실리콘으로 구성된 제2 영역에 대한 산화실리콘으로 구성된 제1 영역의 선택비를 개선시킬 수 있다.
도 1은 일 실시형태에 따른 에칭 방법을 나타내는 플로우 챠트이다.
도 2는 도 1에 나타낸 방법이 적용될 수 있는 기판의 일 예의 일부를 확대한 단면도이다.
도 3은 도 1에 나타낸 방법의 실행에 사용할 수 있는 플라즈마 처리 시스템의 일 예를 개략적으로 나타내는 도면이다.
도 4는 도 1에 나타낸 방법이 실행되는 도중의 기판의 일부를 확대한 단면도이다.
도 5a 및 도 5b는 도 1에 나타낸 방법이 실행되는 도중의 기판의 일부를 확대한 단면도이다.
도 6은 도 1에 나타낸 방법이 실행되는 도중의 기판의 일부를 확대한 단면도이다.
도 7은 도 1에 나타낸 방법 실행의 애싱 단계에서의 기판의 일부를 확대한 단면도이다.
도 8은 도 1에 나타낸 방법의 실행에 사용되는 RF 신호의 실험 결과의 일 예를 나타내는 도면이다.
도 9는 도 1에 나타낸 방법의 실행에 사용되는 RF 신호의 실험 결과의 일 예를 나타내는 도면이다.
도 10a 및 도 10b는 도 1에 나타낸 방법의 실행에 사용되는 RF 신호 및 온도에 관한 실험 결과의 일 예를 나타내는 도면이다.
도 11a 및 도 11b는 도 1에 나타낸 방법의 실행에 의해 생성된 퇴적물에 관한 실험 결과의 일 예를 나타내는 도면이다.
이하에서는, 도면을 참조하여 본 개시 내용을 실시하기 위한 형태에 대해 설명한다. 각 도면에 있어, 동일한 구성 부분에는 동일한 부호를 붙이며 중복되는 설명을 생략하는 경우가 있다.
도 1은 일 실시형태에 따른 에칭 방법을 나타내는 플로우 챠트이다. 도 1에 나타내는 에칭 방법(이하, "방법(MT)"라 함)은 기판에 형성된 제1 영역을 제2 영역에 대해 선택적으로 에칭하기 위해 실행된다. 제1 영역은 제1 실리콘 함유 재료로 형성되어 있다. 제2 영역은 제1 실리콘 함유 재료와는 다른 제2 실리콘 함유 재료로 형성되어 있다.
[기판 구조의 일 예]
도 2는 도 1에 나타낸 방법(MT)이 적용될 수 있는 기판(W)의 일 예의 일부를 확대한 단면도이다. 도 2에 나타낸 기판(W)은 바탕 영역(UR), 제1 영역(R1), 제2 영역(R2)을 갖는다. 일 예에서, 기판(W)은 핀(fin)형 전계 효과 트랜지스터 제조시에 얻어지는 생산물이다.
바탕 영역(UR)은, 예를 들어, 다결정 실리콘으로 형성되어 있다. 바탕 영역(UR)은, 일 예에서는, 핀(fin) 영역이며 대략 직육면체 형상을 가진다. 기판(W)은 복수 개의 돌출부(PT)를 가진다. 복수 개의 돌출부(PT)는 바탕 영역(UR) 상에 구비되며 서로 대략 평행하게 배열되어 있다. 일 예에서 복수 개의 돌출부(PT)의 각각은 게이트 영역이다.
제2 영역(R2)은 제1 실리콘 함유 재료와는 다른 제2 실리콘 함유 재료로 형성되어 있다. 제2 영역(R2)은 일 예로서 질화실리콘으로 형성되어 있다. 제2 영역(R2)은 복수 개의 돌출부(PT) 및 바탕 영역(UR)을 덮도록 구비되어 있다. 제2 영역(R2)은 복수 개의 융기 영역(PR)을 가진다. 복수 개의 융기 영역(PR)은, 각각이 복수 개의 돌출부(PT)를 덮도록 연장되어 있으며, 바탕 영역(UR)으로부터 융기되어 있다. 즉, 복수 개의 융기 영역(PR)의 각각은 돌출부(PT)의 측면 및 상면을 따라 연장되어 있다. 인접하는 2개의 융기 영역(PR) 중 한쪽은 제1 융기 영역(PRA)이며 다른쪽은 제2 융기 영역(PRB)이다. 제1 융기 영역(PRA)과 제2 융기 영역(PRB) 사이에는 오목부가 제공되어 있다. 제2 영역(R2)은 또한 바닥부 영역(BR)을 갖는다. 바닥부 영역(BR)은 오목부의 아랫쪽에서 연장되어 있다. 즉, 바닥부 영역(BR)은 제1 융기 영역(PRA)과 제2 융기 영역(PRB) 사이이면서 바탕 영역(UR) 상에서 연장되어 있다.
제1 영역(R1)은 제1 실리콘 함유 재료로 형성되어 있다. 제1 영역(R1)은 일 예로서 산화실리콘으로 형성되어 있다. 제1 영역(R1)은 제2 영역(R2)에 의해 제공되는 오목부 내에 매립되어 있다.
또한, 제1 영역(R1)은 제2 영역(R2)을 덮도록 구비되어 있다. 제1 영역(R1) 상에는 마스크(MK)가 구비되어 있다. 마스크(MK)는 제2 영역(R2)에 의해 제공된 오목부의 윗쪽에서 개구를 제공하도록 패터닝되어 있다. 마스크(MK)의 개구 폭은 제2 영역(R2)에 의해 제공된 오목부의 폭보다 크다. 마스크(MK)는 일 예로서 유기막으로 형성된 마스크이다. 마스크(MK)는 포토리소그래피 기술에 의해 제작할 수 있다.
[플라즈마 처리 시스템]
도 3은 도 1에 나타낸 방법의 실행에 사용할 수 있는 플라즈마 처리 시스템(1)의 일 예를 개략적으로 나타내는 도면이다.
일 실시형태에서 플라즈마 처리 시스템(1)은 플라즈마 처리 장치(1a)와 제어부(1b)를 포함한다. 플라즈마 처리 장치(1a)는 플라즈마 처리 챔버(10), 가스 공급부(20), RF(Radio Frequency) 전력 공급부(30), 배기 시스템(40)을 구비한다. 또한, 플라즈마 처리 장치(1a)는 거치대(11) 및 상부 전극 샤워 헤드(12)를 구비한다. 거치대(11)는 플라즈마 처리 챔버(10) 내 플라즈마 처리 공간(10s)의 하부 영역에 배치된다. 상부 전극 샤워 헤드(12)는 거치대(11) 윗쪽에 배치되며 플라즈마 처리 챔버(10)의 천정부(ceiling)의 일부로서 구성될 수 있다.
거치대(11)는 플라즈마 처리 공간(10s)에서 기판(W)을 지지하도록 구성된다. 일 실시형태에서 거치대(11)는 하부 전극(111), 정전 척(112), 에지 링(113)을 포함한다. 정전 척(112)은 하부 전극(111) 상에 배치되며 정전 척(112) 상면에서 기판(W)을 지지하도록 구성된다. 에지 링(113)은 하부 전극(111)의 둘레 가장자리부 상면에서 기판(W)을 둘러싸도록 배치된다.
하부 전극(111)의 내부에는 유로(14a)가 형성되어 있다. 온도 조정 매체가 플라즈마 처리 챔버(10) 외부에 구비된 칠러 유닛(미도시)으로부터 입구 배관(14b)을 통해 유로(14a)에 공급되며, 출구 배관(14c)을 통해 칠러 유닛으로 돌아가도록 되어 있다. 유로(14a)에는 냉각수 등과 같은 온도 조정 매체 또는 전열(傳熱) 가스와 같은 온도 조정 유체가 흐른다. 이로써 거치대(11)와, 거치대(11)에 거치된 기판(W)의 온도를 조정한다.
하부 전극(111)의 유로(14a) 윗쪽에는 가열 소자인 히터(14d)가 구비되어 있다. 히터(14d)는 히터 전원(24)에 접속되며, 히터 전원(24)에 의해 전압을 인가함으로써 거치대(11)와 거치대(11)에 거치된 기판(W)의 온도를 조정한다.
거치대(11)에는, 헬륨(He) 가스 등과 같은 열전달용 가스를 전열 가스 공급원(미도시)으로부터 기판(W) 뒷면으로 공급하기 위한 열전달용 가스 유로(미도시)가 구비되어 있다. 이러한 열전달용 가스에 의해 거치대(11)와 기판(W) 간 열 전달을 향상시킴으로써, 거치대(11)의 거치면에서 정전 척(112)에 의해 흡착 홀딩된 기판(W)을 소정 온도로 제어할 수 있다.
상부 전극 샤워 헤드(12)는 가스 공급부(20)로부터 하나 또는 그 이상의 처리 가스를 플라즈마 처리 공간(10s)으로 공급하도록 구성된다. 일 실시형태에서 상부 전극 샤워 헤드(12)는 가스 입구(12a), 가스 확산실(12b), 복수 개의 가스 출구(12c)를 구비한다. 가스 입구(12a)는 가스 공급부(20) 및 가스 확산실(12b)에 유체 연통되어 있다. 복수 개의 가스 출구(12c)는 가스 확산실(12b) 및 플라즈마 처리 공간(10s)에 유체 연통되어 있다. 일 실시형태에서 상부 전극 샤워 헤드(12)는 하나 또는 그 이상의 처리 가스를 가스 입구(12a)로부터 가스 확산실(12b) 및 복수 개의 가스 출구(12c)를 통해 플라즈마 처리 공간(10s)으로 공급하도록 구성된다.
가스 공급부(20)는 하나 또는 그 이상의 가스 공급원(21) 및 하나 또는 그 이상의 유량 제어기(22)를 구비할 수 있다. 일 실시형태에서 가스 공급부(20)는 하나 또는 그 이상의 처리 가스를 각각에 대응하는 가스 공급원(21)으로부터 각각에 대응하는 유량 제어기(22)를 통해 가스 입구(12a)로 공급하도록 구성된다. 각 유량 제어기(22)는, 예를 들어, 매스 플로우 컨트롤러(mass flow controller) 또는 압력 제어식 유량 제어기를 포함할 수 있다. 또한, 가스 공급부(20)는 하나 또는 그 이상의 처리 가스의 유량을 변조(變調) 또는 펄스화하는 하나 또는 그 이상의 유량 변조 디바이스를 구비할 수도 있다.
RF 전력 공급부(30)는 RF 전력, 예를 들어, 하나 또는 그 이상의 RF 신호를, 하부 전극(111)이나 상부 전극 샤워 헤드(12), 또는 하부 전극(111)과 상부 전극 샤워 헤드(12) 양쪽과 같이 하나 또는 그 이상의 전극으로 공급하도록 구성된다. 이로써, 플라즈마 처리 공간(10s)으로 공급된 하나 또는 그 이상의 처리 가스로부터 플라즈마가 생성된다. 따라서, RF 전력 공급부(30)는 플라즈마 처리 챔버(10)에서 하나 또는 그 이상의 처리 가스로부터 플라즈마를 생성하도록 구성되는 플라즈마 생성부 중 적어도 일부로서 기능할 수 있다. 일 실시형태에서 RF 전력 공급부(30)는 2개의 RF 생성부(31a,31b)와 2개의 정합 회로(32a,32b)를 구비한다. RF 전력 공급부(30)는 제1 RF 전력 공급부(30a)를 포함하며, 제1 RF 전력 공급부(30a)는 제1 RF 생성부(31a) 및 제1 정합 회로(32a)를 포함한다. 일 실시형태에서, 제1 RF 전력 공급부(30a)는 제1 RF 신호를 제1 RF 생성부(31a)로부터 제1 정합 회로(32a)를 통해 상부 전극 샤워 헤드(12)로 공급하도록 구성된다. 예를 들어, 제1 RF 신호는 60MHz~300MHz의 범위 내 주파수를 가질 수 있다.
RF 전력 공급부(30)는 제2 RF 전력 공급부(30b)를 가지며, 제2 RF 전력 공급부(30b)는 제2 RF 생성부(31b)와 2개의 정합 회로(32b)를 구비한다. 일 실시형태에서 제2 RF 전력 공급부(30b)는 제2 RF 신호를 제2 RF 생성부(31b)로부터 제2 정합 회로(32b)를 통해 하부 전극(111)으로 공급하도록 구성된다. 예를 들어, 제2 RF 신호는 400kHz~13.56MHz의 범위 내 주파수를 가질 수 있다. 또는 제2 RF 생성부(31b) 대신에 DC(Direct Current) 펄스 생성부를 사용할 수도 있다.
또한, 도시하지는 않았지만, 본 개시 내용에서는 다른 실시형태를 상정할 수도 있다. 예를 들어, 실시형태의 대체 형태에서는, RF 전력 공급부(30)가, 제1 RF 신호를 RF 생성부로부터 하부 전극(111)으로 공급하고, 제2 RF 신호를 다른 RF 생성부로부터 하부 전극(111)으로 공급하며, 제3 RF 신호를 또 다른 RF 생성부로부터 상부 전극 샤워 헤드(12)로 공급하도록 구성될 수도 있다. 또한 다른 대체 형태에서는, DC 전압이 상부 전극 샤워 헤드(12)에 인가될 수도 있다.
또한, 다양한 실시형태에서 하나 또는 그 이상의 RF 신호(즉, 제1 RF 신호, 제2 RF 신호 등)의 진폭이 펄스화 또는 변조될 수 있다. 진폭 변조는, ON 상태와 OFF 상태 간에 또는 2 또는 그 이상의 서로 다른 ON 상태 간에, RF 신호 진폭을 펄스화하는 것을 포함할 수도 있다.
배기 시스템(40)은, 예를 들어, 플라즈마 처리 챔버(10)의 바닥부에 구비된 배기구(10e)에 접속될 수 있다. 배기 시스템(40)은 압력 밸브와 진공 펌프를 구비할 수 있다. 진공 펌프는 터보 분자 펌프, 초벌 배기 펌프 또는 이들의 조합을 포함할 수 있다.
일 실시형태에서 제어부(1b)는, 본 개시 내용에서 설명되는 여러 공정을 플라즈마 처리 장치(1a)로 하여금 실행시키는 컴퓨터 실행 가능한 명령을 처리한다. 제어부(1b)는 여기에서 설명되는 여러 공정을 실행하기 위해 플라즈마 처리 장치(1a)의 각 요소를 제어하도록 구성될 수 있다. 일 실시형태에서 제어부(1b)의 일부 또는 전부가 플라즈마 처리 장치(1a)에 포함될 수도 있다. 제어부(1b)는, 예를 들어, 컴퓨터(51)를 포함할 수 있다. 컴퓨터(51)는, 예를 들어, 처리부(511, CPU(Central Processing Unit)), 기억부(512), 통신 인터페이스(513)를 구비할 수 있다. 처리부(511)는 기억부(512)에 저장된 프로그램에 기초하여 여러 제어 동작을 행하도록 구성될 수 있다. 기억부(512)는 RAM(Random Access Memory), ROM(Read Only Memory), HDD(Hard Disk Drive), SSD(Solid State Drive) 또는 이들의 조합을 포함할 수 있다. 통신 인터페이스(513)는 LAN(Local Area Network) 등의 통신 회선을 통해 플라즈마 처리 장치(1a)와의 사이에서 통신할 수 있다.
[에칭 방법]
다시 도 1을 참조하여 도 2에 나타낸 기판(W)에 대해 플라즈마 처리 장치(1a)를 이용하여 방법(MT)이 적용되는 경우를 예로 들어 방법(MT)에 대해 설명한다. 이하에서, 도 1에 더해 도 4~도 7을 참조한다. 도 4~도 6은 도 1에 나타내는 방법(MT)이 실행되는 도중의 기판(W)의 일부를 확대한 단면도이다. 도 7은 도 1에 나타낸 방법(MT) 실행의 애싱(ashing) 단계에서의 기판(W)의 일부를 확대한 단면도이다.
방법(MT)은, 제1 실리콘 함유 재료를 포함하는 제1 영역(R1)을, 제1 실리콘 함유 재료와는 다른 제2 실리콘 함유 재료를 포함하는 제2 영역(R2)에 대해 선택적으로 에칭한다. 제1 영역(R1)의 제1 실리콘 함유 재료는, 예를 들어, 산화실리콘(SiO2)이다. 제2 영역(R2)의 제2 실리콘 함유 재료는, 예를 들어, 질화실리콘(SiN)이다.
방법(MT)은 공정 S1~S5를 포함하고 있다. 공정 S1에서는 도 2에 나타낸 기판(W)을 거치대(11)에 거치하고서 기판(W)을 준비한다. 기판(W)은, 오목부를 형성하는 제2 영역(R2)과, 오목부를 매립하여 제2 영역(R2)을 덮도록 형성된 제1 영역(R1)과, 제1 영역(R1) 상에 형성되며 오목부의 폭보다 폭이 넓은 개구를 갖는 마스크(MK)를 갖는다.
공정 S2에서는 제1 영역(R1)이 에칭된다. 제1 영역(R1)은 공정 S2에서만 에칭될 수도 있다. 또는, 공정 S2를 실행하기 전에, 제2 영역(R2)이 노출될 때까지(도 4 참조) 또는 제2 영역(R2)이 노출되기 직전까지 별도의 플라즈마 에칭 처리에 의해 제1 영역(R1)이 에칭될 수도 있다. 예를 들어, 제2 영역(R2)이 노출될 때까지 또는 제2 영역(R2)이 노출되기 직전까지, 플루오로카본 가스(이하, "CxFy 가스"라고도 함) 플라즈마로부터의 이온 및/또는 라디칼 등과 같은 활성종(活性種)에 의해, 제1 영역(R1)이 에칭될 수도 있다. 예를 들어, CxFy 가스와, Ar 가스 등과 같은 불활성 가스를 포함하는 처리 가스로부터 생성된 플라즈마에 제1 영역(R1)을 마스크(MK)를 사이에 두고 노출시킴으로써, 제2 영역(R2)이 노출될 때까지 제1 영역(R1)을 에칭할 수도 있다.
공정 S2에서는 기판(W) 상에 플루오로카본 퇴적물(DP, 도 5a 및 도 5b 참조)을 형성하기 위해 제1 처리 가스의 플라즈마를 생성한다. 제1 처리 가스는 탄소 원자 및 불소 원자를 포함한다. 제1 처리 가스로는, 예를 들어, CxFy 가스를 사용할 수 있다. 제1 처리 가스는 CxFy 가스에 더해 Ar 가스 등과 같은 불활성 가스를 포함할 수도 있다. 제1 처리 가스는 또한 산소 가스를 포함할 수도 있다.
공정 S2에서는, 제2 영역(R2)이 노출되는 타이밍에서, 제1 RF 신호를 이용하여 탄소 원자 및 불소 원자를 포함하는 제1 처리 가스로부터 생성된 플라즈마에 기판(W)을 노출시킴으로써, 기판(W) 상에 퇴적물(DP)을 형성한다. 이로써 제1 영역(R1) 및 노출된 제2 영역(R2)(복수 개의 융기 영역(PR)) 상에도 퇴적물(DP)이 형성된다.
이하에서 공정 S2에서의 각종 조건을 예시한다.
플라즈마 처리 공간(10s)의 압력: 10mTorr(1.33Pa)~50mTorr(6.65Pa)
제1 처리 가스: CxFy(C4F6 및 C4F8) 가스, O2 가스, Ar 가스를 포함하는 가스
제1 RF 신호의 전력: 50W~500W
제2 RF 신호의 전력: 50W~500W
공정 S2에서는, 플라즈마 처리 공간(10s)으로 제1 처리 가스가 공급되어 플라즈마 처리 공간(10s) 내 압력이 지정된 압력으로 설정되도록 배기 시스템(40)이 제어된다. 공정 S2에서는, 제1 RF 신호가 공급됨으로써 제1 처리 가스가 플라즈마 처리 공간(10s) 내에서 여기(勵起)된다. 그 결과, 플라즈마 처리 공간(10s) 내에서 제1 처리 가스의 플라즈마가 생성된다. 공정 S2에서는, 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 하는 것과, 거치대(11)의 온도를 100℃~200℃의 범위로 하는 것 중 적어도 하나의 제어를 행한다. 즉, 공정 S2에서는, 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 제어할 수도 있다. 제1 RF 신호의 주파수에 대한 상기 제어와 함께 또는 상기 제어의 대신에, 공정 S2에서는 거치대(11)의 온도를 100℃~200℃의 범위로 제어할 수도 있다. 거치대(11)의 온도는 유로(14a)에 공급되는 온도 조정 유체와, 하부 전극(111) 내에 구비된 히터(14d)에 의해 조정된다.
제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 제어하거나, 거치대(11)의 온도를 100℃~200℃의 범위로 제어하거나, 또는 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 제어하고 거치대(11)의 온도를 100℃~200℃의 범위로 제어하면, 퇴적물(DP)에 포함되는 F 성분에 대한 C 성분의 비(比)가 커진다. 그 결과, 퇴적물(DP)에 포함되는 불소 원자수에 대한 탄소 원자수의 비가 1을 초과하도록 제어할 수가 있다. 도 5a에 제1 영역(R1) 및 제2 영역(R2)을 덮는 퇴적물(DP)의 일 예를 나타낸다. 도 5a에 나타내는 바와 같이, 퇴적물(DP)의 두께는, 제2 영역(R2)의 윗쪽이 제1 영역(R1)의 윗쪽보다 두껍다.
공정 S2에서는. 예를 들어, 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 제어한다. 이로써, 퇴적물(DP)에 포함되는 F성분에 대한 C성분의 비가 커져서 퇴적물(DP)에 포함되는 불소(F) 원자수에 대한 탄소(C) 원자수의 비가 1을 초과하도록 제어할 수가 있다.
그러나, 제1 RF 신호의 주파수가 300MHz를 초과하면, C4F6 가스의 해리가 과도하게 진행되어 플라즈마 처리 챔버(10) 내의 불소 라디칼이 증가하여 선택적 에칭을 할 수 없게 된다.
또한, 제1 RF 신호의 주파수가 60MHz 미만이면, C4F6 가스의 해리가 진행되지 않아 플라즈마 처리 챔버(10) 내에서 탄소 라디칼에 대한 불소 라디칼의 비가 커져서 퇴적물(DP)에 포함되는 불소 성분도 많아진다. 그리하여, 제2 영역(R2)을 보호하는 능력이 저하된다.
이상으로부터 알 수 있듯이, 공정 S2에서 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 함으로써, 제2 영역(R2)을 퇴적물(DP)에 의해 충분히 보호하며 융기 영역(PR)의 붕괴를 억제할 수 있다.
공정 S2에서 거치대(11)의 온도를 100℃~200℃의 범위로 제어해도 마찬가지의 효과를 얻을 수 있다. 즉, 거치대(11)의 온도를 100℃~200℃의 범위로 제어함으로써, C4F6 가스가 해리되어 발생한 CF2, CF3 등과 같이 불소 비율이 높은 CF계 라디칼이 플라즈마 중에 포함되는 산소와 반응하여 휘발한다. 그 결과, 플라즈마 처리 챔버(10) 내에는 탄소의 비율이 큰 라디칼이 잔존하게 되는 바, 형성되는 퇴적물(DP)에서도 탄소가 진하게 된다.
그러나, 거치대(11)의 온도를 200℃ 미만으로 설정하면, 마스크(MK)를 구성하는 금속 재료가 휘발되어 버릴 우려가 있다.
또한, 거치대(11)의 온도를 100℃ 미만으로 설정하면, 오목부의 측벽 상부에 형성되는 퇴적물(DP)의 양이 증가하여 개구(HL, 도 6 참조)가 막혀버릴 우려가 있다.
이상으로부터 알 수 있듯이, 공정 S2에서 거치대(11)의 온도를 100℃~200℃의 범위로 함으로써, 제2 영역(R2)을 퇴적물(DP)에 의해 충분히 보호하며 융기 영역(PR)의 붕괴를 억제할 수 있다.
이상으로부터 알 수 있듯이, 퇴적물(DP)이 보호막으로서 충분히 기능하기 위한 두께를 얻기 위해서는, 제1 처리 가스로서 CxFy 가스를 사용하는 경우에, 제1 처리 가스에 포함되는 불소 원자수에 대한 탄소 원자수의 비가 큰 것이 유리하다. 예를 들어, 제1 처리 가스에 포함되는 불소 원자수에 대한 탄소 원자수의 비는 0.5 이상임이 바람직하다. 제1 처리 가스는 C4F6 가스, C5F8 가스, C4F8 가스의 군에서 선택되는 적어도 1종류일 수 있다.
공정 S2에서, 제1 RF 신호는 상부 전극 샤워 헤드(12)로 공급된다. 제1 RF 신호의 전력은 10W~500W의 범위일 수 있다. 제1 RF 신호는 연속파임이 바람직하다. 단, 제1 RF 신호는 펄스파일 수도 있다. 공정 S2에서 제2 RF 신호는 하부 전극(111)으로 공급되지 않을 수도 있다.
공정 S3에서는, 공정 S2에서 퇴적물(DP)이 형성된 기판(W)을 향해, 예를 들어 Ar 가스 등과 같은 불활성 가스를 공급함으로써, 제1 영역(R1)을 에칭하기 위해 불활성 가스 플라즈마를 생성한다.
이하에서 공정 S3에서의 각종 조건을 예시한다.
플라즈마 처리 공간(10s)의 압력: 10mTorr(1.33Pa)~50mTorr(6.65Pa)
제2 처리 가스: Ar 가스
제1 RF 신호의 전력: 50W~500W
제2 RF 신호의 전력: 50W~200W
공정 S3에서는, 플라즈마 처리 공간(10s)으로, 예를 들어 Ar 가스가 공급되어, 플라즈마 처리 공간(10s) 내 압력이 지정된 압력으로 설정되도록 배기 시스템(40)이 제어된다. 또한, 공정 S3에서는, 제1 RF 신호가 공급됨으로써, 플라즈마 처리 공간(10s) 내에서 불활성 가스의 플라즈마가 생성된다. 또한, 공정 S3에서는 제2 RF 신호가 하부 전극(111)으로 공급된다.
공정 S3에서는, 플라즈마로부터의 Ar 가스 원자 이온이 기판(W)에 조사(照射)된다. Ar 가스 원자 이온이 퇴적물(DP)에 조사되면, 도 5b에 나타내는 바와 같이, 퇴적물(DP)에 포함되는 플루오로카본 라디칼에 의해 제1 영역(R1)이 에칭된다. 한편, 이 때 공정 S2의 실행에 의해 퇴적물(DP)에 포함되는 불소 원자수에 대한 탄소 원자수의 비가 1을 초과하는 퇴적물(DP)이 제2 영역(R2)을 보호하고 있다. 즉, 제2 영역(R2) 상에는 퇴적물(DP)이 그 양은 감소하지만 제2 영역(R2)의 에칭을 억제하도록 제2 영역(R2)을 보호한다. 이렇게 공정 S3이 실행되고 후속 공정 S4에서 정지 조건이 충족되지 않았다고 판정되면, 공정 S2 및 공정 S3이 반복된다. 이로써 기판(W)은 도 5b에 나타낸 상태에서 오목부의 제1 영역(R1)이 추가로 에칭된다.
공정 S4에서는 정지 조건이 충족되는지 여부가 판정된다. 공정 S4에서는, 공정 S2 및 공정 S3을 포함하는 시퀀스의 실행 횟수가 소정 횟수에 달한 경우에, 정지 조건이 충족되는 것으로 판정된다. 공정 S4에서 정지 조건이 충족되지 않았다고 판정되면, 재차 공정 S2 및 공정 S3을 포함하는 시퀀스가 실행된다. 한편, 공정 S4에서 정지 조건이 충족되었다고 판정되면, 공정 S5로 진행한다.
공정 S2 및 공정 S3을 교대로 반복함으로써, 도 6에 나타내는 바와 같이, 제2 영역(R2)에 의해 제공된 오목부 내의 제1 영역(R1)이 제거되어 개구(HL)가 형성된다. 한편, 공정 S2 및 공정 S3을 포함하는 시퀀스의 실행 횟수는 1회일 수도 있다. 또한, 공정 S2 및 공정 S3의 각종 조건은, 기판(W) 상에서의 퇴적물(DP)의 양이 과잉인 경우에, 제1 영역(R1)의 에칭이 정지하는 일이 없도록 그리고 퇴적물(DP) 부족에 기인하여 제2 영역(R2)이 에칭되는 일이 없도록 설정된다.
그런데, 제2 영역(R2)에 의해 제공되는 오목부의 폭이 좁은 경우에는, 공정 S2의 실행에 의해 좁은 오목부 내에 존재하는 제1 영역(R1) 상에 퇴적물이 두껍게 형성된다. 제1 영역(R1) 상에 퇴적물이 두껍게 형성되면, 공정 S3에서 제1 영역(R1)의 에칭이 진행하지 않게 된다. 그러므로, 제2 영역(R2)에 의해 제공되는 오목부의 폭이 좁은 경우에는, 오목부의 측벽 상에 형성되는 퇴적물(DP)의 두께를 얇게 할 필요가 있다. 이에 대해, 방법(MT)에서는, 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 함으로써, CxFy 가스의 해리가 촉진되어 탄소가 강한 이온 종류가 증가하는 바 퇴적물(DP)의 조성이 변화한다. 이로써, 방법(MT)에서는 오목부의 측벽 표면에 형성되는 퇴적물(DP)의 두께를 융기 영역(PR) 상면에 형성되는 퇴적물(DP)의 두께보다 얇게 할 수가 있다.
또한, 거치대(11)의 온도를 100℃~200℃로 고온화함으로써, CxFy 가스가 해리되어 생긴 CF2, CF3 등과 같이 불소 비율이 큰 CF계 라디칼이 플라즈마 중에 포함되는 산소와 반응하여 휘발하게 되므로, 탄소 비율이 큰 라디칼이 잔존하기 쉬워진다. 그리하여, 퇴적물(DP)의 조성이 변하고, 퇴적물(DP)이 잘 형성되는 위치가 변화한다. 이렇게 퇴적물(DP)이 잘 생기는 곳과 잘 생기지 않는 곳을 바꿈으로써, 오목부의 측벽 표면에 형성되는 퇴적물(DP)의 두께를 융기 영역(PR) 상면에 형성되는 퇴적물(DP)의 두께보다 얇게 할 수가 있다.
방법(MT)에서는, 이어서 공정 S5가 실행된다. 공정 S5에서는, 애싱에 의해 퇴적물(DP)을 제거하고 본 처리를 종료한다.
본 처리 후에, 바닥부 영역(BR)을 선택적으로 개질시킴으로써, 제2 영역(R2)에 포함되는 다른 영역에 대해 바닥부 영역(BR)이 선택적으로 에칭되는 공정이 실행된다. 공정 S5에서 퇴적물(DP)이 제거된 후에, 바닥부 영역(BR)이 선택적으로 에칭되어, 도 7에 나타내는 바와 같이, 오목부의 바닥부에서 바탕 영역(UR)이 노출된다.
[실험]
이하에서, 일 실시형태의 에칭 방법을 평가하기 위해 실시한 실험에 대해 설명한다. 실험에서는, 도 2에 나타낸 기판의 구조와 마찬가지의 구조를 갖는 샘플 칩을 준비했다. 그리고, 도 3에 나타낸 플라즈마 처리 장치(1a)를 이용하여 샘플에 방법(MT)을 적용하였다. 샘플에 적용한 방법(MT)의 각종 조건은 이하와 같다.
<실험에 있어서 방법(MT)의 조건>
(공정 S2의 조건)
공정 S2에서의 시퀀스 실행 횟수: 30회
제1 처리 가스: CxFy(C4F6, C4F8) 가스, O2 가스, Ar 가스(비율 1.5/1/264)
제1 RF 신호: 60MHz일 때에 50W, 100MHz일 때에 200W
제2 RF 신호: 40MHz, 50W
플라즈마 처리 공간(10s)의 압력: 20mTorr(2.66Pa)
각 시퀀스에 있어 공정 S2의 실행 시간: 2~3초
(공정 S3의 조건)
제2 처리 가스: Ar 가스
제1 RF 신호: 60MHz일 때에 50W, 100MHz일 때에 200W
제2 RF 신호: 40MHz, 200W
플라즈마 처리 공간(10s)의 압력: 20mTorr(2.66Pa)
각 시퀀스에 있어 공정 S3의 실행 시간: 3초
(공정 S5의 조건)
제2 처리 가스: O2 가스
제1 RF 신호: 60MHz, 50W
제2 RF 신호: 40MHz, 200W
플라즈마 처리 공간(10s)의 압력: 100mTorr(13.3Pa)
각 시퀀스에 있어 공정 S5의 실행 시간: 40초
도 8은 도 1에 나타낸 방법(MT)의 실행에 사용되는 RF 신호의 실험 결과의 일 예를 나타낸다. 이 실험에서는, 도 8에 나타내는 바와 같이, 애싱 후 제2 영역(R2)에 있어 제1 융기 영역(PRA)과 제2 융기 영역(PRB)의 질화실리콘 붕괴(모서리부의 멸실)는 0.84 이상이었다. 즉, 도 7에 나타내는 제1 융기 영역(PRA)과 제2 융기 영역(PRB)에 있어 평탄면(101)에 대한 모서리부(102)의 멸실은, 제1 RF 신호의 주파수가 60MHz일 때에는 0.84이며, 제1 RF신호의 주파수가 100MHz일 때에는 0.89이었다. 또한, 질화실리콘으로 형성된 제2 영역(R2)에 대한, 산화실리콘으로 형성된 제1 영역(R1)의 선택비는 1 이상이었다. 즉, 제1 RF 신호의 주파수가 60MHz일 때에는 1.17이고, 제1 RF 신호의 주파수가 100MHz일 때에는 1.13이었다. 이상으로부터 알 수 있듯이, 공정 S2에서 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 설정함으로써, 선택비를 확보하면서 제2 영역(R2)에서의 모서리부(102) 멸실을 줄여 오목부의 수직 형상을 확보할 수가 있다.
또한, 도 9는 상기의 조건에서 도 1에 나타낸 방법(MT)의 실행에 사용되는 RF 신호의 실험 결과의 다른 예를 나타낸다. 도 9에 나타내는 바와 같이, 가로축에 나타내는 제1 RF 신호의 전력을 50W~200W로 설정하였다. 이 경우, 공정 S2에서 제1 RF 신호의 주파수가 100MHz일 때와 60MHz일 때에, 제1 RF 신호의 전력이 커질수록 세로축에 나타내는 기판(W) 중앙의 이온 플럭스 양이 증가함을 알 수 있다. 이온 플럭스는 플라즈마 밀도의 지표로서, 이온 플럭스 값이 클수록 플라즈마 밀도가 높아서 에칭이 촉진됨을 나타낸다. 이온 플럭스 값은, 제1 RF 신호의 전력이 50W인 경우에, 제1 RF 신호의 주파수를 100MHz로 설정했을 때가 제1 RF 신호의 주파수를 60MHz로 설정했을 때보다 약 21% 상승하였다. 또한, 제1 RF 신호의 전력이 200W인 경우로서 제1 RF 신호의 주파수를 100MHz로 설정했을 때의 이온 플럭스 값은, 제1 RF 신호의 전력이 50W인 경우로서 제1 RF 신호의 주파수가 60MHz일 때의 값보다 약 33% 상승하였다. 따라서, 이온 플럭스 값은, 제1 RF 신호의 주파수가 높을수록 커지며 또한 제1 RF 신호의 전력을 클수록 커짐을 알 수 있다.
또한, 도 10a 및 도 10b는 도 1에 나타낸 방법(MT)의 실행에 사용되는 제1 RF 신호의 전력 및 거치대(11)의 온도에 관한 실험 결과의 일 예를 나타낸다. 이 실험에서는, 질화실리콘으로 된 블랭킷 웨이퍼(blanket wafer)에 퇴적물(DP)을 퇴적시키고, X선 광전자 분광(XPS: X-ray Photoelectron Spectroscopy)에 의해 퇴적물(DP)의 탄소 원자수 및 불소 원자수를 측정하였다. 또한, 거치대(11)의 온도로서 정전 척(112)의 표면 온도를 측정하였다.
도 10a에 나타내는 바와 같이, 가로축에 나타내는 제1 RF 신호의 주파수를 60MHz로 설정하고, 거치대(11)의 온도를 100℃, 150℃, 200℃로 설정하였다. 이 때 어느 경우이든, 퇴적물(DP)의 C/F비는 1보다 커서 F 성분보다 C 성분의 함유율이 큰 상태이었다. 또한, 제1 RF 신호의 주파수가 같은 경우, 거치대(11)의 온도가 높을수록 CxFy 가스의 해리가 진행되어 퇴적물(DP)의 C/F비가 크다는 것을 알 수 있다.
그리고, 도 10b에 나타내는 바와 같이, 가로축에 나타내는 제1 RF 신호의 주파수를 100MHz로 설정하고, 거치대(11)의 온도를 100℃, 150℃로 설정하였다. 이 경우에도 어느 경우이든, 퇴적물(DP)의 C/F비는 1보다 커서, 제1 RF 신호의 주파수가 같은 경우, 거치대(11)의 온도가 높을수록 CxFy 가스의 해리가 진행되어 퇴적물(DP)의 C/F비가 크다는 것을 알 수 있다. 또한, 도 10a와 도 10b로부터, 거치대(11)의 온도가 같은 온도인 경우에, 제1 RF 신호의 주파수가 높을수록 CxFy 가스의 해리가 진행되어 퇴적물(DP)의 C/F비가 크다는 것을 알 수 있다.
이상으로부터, 제1 RF 신호의 주파수를 60MHz 이상으로 제어함으로써, C/F비가 커지고 퇴적물(DP)의 양이 증가하는 바, 제2 영역(R2)의 질화실리콘을 보호하여 붕괴를 억제하면서 제1 영역(R1)의 산화실리콘을 에칭할 수 있음을 알 수 있다.
제1 RF 신호의 주파수를 40MHz로 설정한 경우에는, C/F비를 1 이상으로 제어하기가 어렵다. 이에 대해 본 실시형태에서는, 제1 RF 신호의 주파수를 60MHz 이상으로 함으로써 CxFy 가스의 해리가 촉진되어 C/F비를 1 이상으로 제어할 수 있다. 그 결과, 퇴적물(DP)의 퇴적량을 증가시킬 수 있음을 알 수 있다.
또한, 제1 RF 신호의 주파수가 60MHz, 100MHz인 경우에 있어, 100℃~200℃의 범위에서는 거치대(11)의 온도가 높아질수록 C/F비가 커졌다. 따라서, 제1 RF 신호의 주파수를 40MHz로 설정한 경우에도, 거치대(11)의 온도를 100℃~200℃의 범위로 제어함으로써, C/F비를 1 이상으로 제어할 수 있고 퇴적물(DP)의 퇴적량을 증가시킬 수 있음을 알 수 있다.
또한, 도 11a 및 도 11b는 도 1에 나타낸 방법(MT)의 실행에 의해 퇴적된 퇴적물(DP)에 관한 실험 결과의 일 예를 나타낸다. 도 11a에 나타내는 바와 같이 제2 영역(R2)의 융기 영역(PR) 상부에 퇴적되는 퇴적물(DP)의 성막율을 "Top D/R"로 나타낸다. 또한, 제2 영역(R2)의 오목부 바닥부에 퇴적되는 퇴적물(DP)의 성막율을 "Btm. D/R"로 나타낸다. 그리고, 제2 영역(R2)의 측부에 퇴적되는 퇴적물(DP)의 성막율을 "Side D/R"로 나타낸다.
도 11b의 그래프는, 가로축인 제1 RF 신호의 전력에 대한 상부, 바닥부, 측부의 각 위치에서의 성막율(D/R)을 막대 그래프(단위: 왼쪽 세로축)로 나타내며, Side D/R에 대한 Top D/R의 비를 꺾은선 그래프(단위: 오른쪽 세로축)로 나타내었다. 그 결과에 의하면, 공정 S2에서 제2 영역(R2)의 측면에 형성되는 퇴적물(DP) 두께에 대한 제2 영역(R2) 상면의 융기 영역(PR)에 형성되는 퇴적물(DP) 두께의 비(Top/Side D/R ratio)가 5 이상이었다. 그리고, 공정 S2에서 제2 영역(R2)의 측면에 형성되는 성막율 "Side D/R"은 5 이하이었다.
이상의 결과로부터 알 수 있듯이, 방법(MT)에서는, 오목부의 측벽 상에 형성되는 퇴적물(DP)의 두께를 융기 영역(PR)의 상면에 형성되는 퇴적물(DP)의 두께보다 약 1/5 얇게 할 수 있었다. 이로써, 제2 영역(R2)에 의해 제공되는 오목부의 폭이 좁은 경우에도, 오목부의 측벽 상에 형성되는 퇴적물(DP)의 두께를 얇게 하여 오목부에서의 산화실리콘 에칭을 가능하게 하였다.
이상에서 설명한 바와 같이, 본 실시혈태의 에칭 방법에 의하면, 퇴적물(DP)에 포함되는 불소 원자수에 대한 탄소 원자수의 비가 1을 초과하도록 제어할 수 있다. 이로써, 퇴적물(DP)의 양을 증가시켜 산화실리콘으로 구성된 제1 영역(R1)의, 질화실리콘으로 구성된 제2 영역(R2)에 대한 선택비를 높일 수가 있다. 이로써, 제2 영역(R2)의 모서리부의 멸실을 저감시킬 수 있어서 개구(HL)을 수직으로 에칭할 수가 있다.
이번에 개시된 일 실시형태에 따른 에칭 방법 및 플라즈마 처리 장치는, 모든 점에서 예시이며 제한적인 것이 아니라고 이해되어야 한다. 상기 실시형태는 첨부의 청구범위 및 그 요지를 일탈하지 않으면서 다양한 형태로 변형 및 개량 가능하다. 상기 복수 개의 실시형태에 기재된 사항은, 모순되지 않는 범위에서 다른 구성도 취할 수 있으며, 또한 모순되지 않는 범위에서 서로 조합할 수도 있다.
이상에서는 여러 실시형태에 대해 설명하였으나, 전술한 실시형태에 한정되지 않으며, 다양한 변형 양태를 구성할 수 있다. 예를 들어, 방법(MT)은, 플라즈마 처리 장치(1a) 이외의 플라즈마 처리 장치, 예를 들어, 플라즈마 처리 장치(1a)와는 다른 용량 결합형 플라즈마 처리 장치에 필요에 따라 적절하게 적용될 수도 있다. 그 밖에, 유도 결합형 플라즈마 처리 장치 또는 마이크로파 등 표면파에 의해 가스를 여기시키도록 구성된 플라즈마 처리 장치를 이용하여 실행될 수도 있다. 예를 들어, 본 개시 내용의 플라즈마 처리 장치는 Atomic Layer Deposition(ALD) 장치, Capacitively Coupled Plasma(CCP), Inductively Coupled Plasma(ICP), Radial Line Slot Antenna(RLSA), Electron Cyclotron Resonance Plasma(ECR), Helicon Wave Plasma(HWP) 중 어느 타입의 플라즈마 장치에도 적용 가능하다.
본원은 일본 특허청에 2020년 3월 31일에 출원된 특허출원 2020-063108호에 기초하는 우선권을 주장하는 것이며, 그 전체 내용을 참조로써 여기에 원용한다.

Claims (12)

  1. (a) 챔버 내의 거치대에 기판을 제공하는 공정으로서, 상기 기판은, 제1 실리콘 함유 재료를 포함하는 제1 영역과, 상기 제1 실리콘 함유 재료와는 다른 제2 실리콘 함유 재료를 포함하는 제2 영역을 구비하고, 상기 제2 영역은 오목부를 형성하며, 상기 제1 영역은 상기 오목부를 매립하여 상기 제2 영역을 덮도록 형성되어 있는 것인 상기 공정과,
    (b) 상기 제2 영역이 노출될 때까지 또는 상기 제2 영역이 노출되기 직전까지 상기 제1 영역을 에칭하는 공정과,
    (c) 제1 RF 신호를 이용하여 탄소 원자 및 불소 원자를 포함하는 제1 처리 가스로부터 생성된 플라즈마에 상기 기판을 노출시킴으로써, 상기 기판 상에 퇴적물을 형성하는 공정과,
    (d) 제1 RF 신호를 이용하여 불활성 가스를 포함하는 제2 처리 가스로부터 생성된 플라즈마에 상기 퇴적물을 노출시킴으로써, 상기 제2 영역에 대해 상기 제1 영역을 선택적으로 에칭하는 공정과,
    (e) 상기 (c) 공정과 상기 (d) 공정을 반복하는 공정을 포함하며,
    상기 (c) 공정에서, 상기 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 하거나, 상기 거치대의 온도를 100℃~200℃의 범위로 하거나, 상기 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 하고 상기 거치대의 온도를 100℃~200℃의 범위로 함으로써, 상기 퇴적물에 포함되는 불소 원자수에 대한 탄소 원자수의 비가 1을 초과하도록 제어하는 에칭 방법.
  2. 제1항에 있어서,
    상기 (c) 공정에서 상기 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 하는 것인 에칭 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 (c) 공정에서 상기 거치대의 온도를 100℃~200℃의 범위로 하는 것인 에칭 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 (c) 공정에서 상기 제2 영역의 측면에 형성되는 상기 퇴적물의 두께에 대한 상기 제2 영역의 상면에 형성되는 상기 퇴적물의 두께의 비가 5 이상인 에칭 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 (c) 공정에서 상기 제2 영역의 측면에 형성되는 상기 퇴적물의 성막율이 5 이하인 에칭 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 처리 가스에 포함되는 불소 원자수에 대한 탄소 원자수의 비가 0.5 이상인 에칭 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 처리 가스는 C4F6 가스, C5F8 가스, C4F8 가스의 군에서 선택되는 적어도 1종류인 에칭 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 기판은, 상기 제1 영역 상에 형성되며 상기 오목부의 폭보다 폭이 넓은 개구를 갖는 마스크를 더 구비하고,
    상기 (b) 공정에서, 상기 마스크를 사이에 두고, 탄소 원자와 불소 원자를 포함하는 가스 및 불활성 가스를 포함하는 처리 가스로부터 생성된 플라즈마에 상기 제1 영역을 노출시킴으로써, 상기 제1 영역을 에칭하는 것인 에칭 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 (c) 공정에서 상기 거치대에 대향하는 전극에 상기 제1 RF 신호를 인가하는 것인 에칭 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 RF 신호의 전력은 10W~500W의 범위에 있는 것인 에칭 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 RF 신호가 연속파인 에칭 방법.
  12. 가스 입구 및 가스 배기구를 갖는 챔버와, 상기 챔버 내에 구비된 거치대와, 상기 거치대에 대향하고 있는 전극과, 플라즈마 생성부와, 제어부를 포함하는 플라즈마 처리 장치로서,
    상기 제어부는,
    (a) 상기 챔버 내의 상기 거치대에 기판을 배치하는 공정으로서, 상기 기판은, 제1 실리콘 함유 재료를 포함하는 제1 영역과, 상기 제1 실리콘 함유 재료와는 다른 제2 실리콘 함유 재료를 포함하는 제2 영역을 구비하고, 상기 제2 영역은 오목부를 형성하며, 상기 제1 영역은 상기 오목부를 매립하여 상기 제2 영역을 덮도록 형성되어 있는 것인 상기 공정과,
    (b) 상기 제2 영역이 노출될 때까지 또는 상기 제2 영역이 노출되기 직전까지 상기 제1 영역을 에칭하는 공정과,
    (c) 제1 RF 신호를 이용하여 탄소 원자 및 불소 원자를 포함하는 제1 처리 가스로부터 생성된 플라즈마에 상기 기판을 노출시킴으로써, 상기 기판 상에 퇴적물을 형성하는 공정과,
    (d) 제1 RF 신호를 이용하여 불활성 가스를 포함하는 제2 처리 가스로부터 생성된 플라즈마에 상기 퇴적물을 노출시킴으로써, 상기 제2 영역에 대해 상기 제1 영역을 선택적으로 에칭하는 공정과,
    (e) 상기 (c) 공정과 상기 (d) 공정을 반복하는 공정을 포함하는 처리를 실행하며,
    상기 (c) 공정에서, 상기 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 하거나, 상기 거치대의 온도를 100℃~200℃의 범위로 하거나, 상기 제1 RF 신호의 주파수를 60MHz~300MHz의 범위로 하고 상기 거치대의 온도를 100℃~200℃의 범위로 함으로써, 상기 퇴적물에 포함되는 불소 원자수에 대한 탄소 원자수의 비가 1을 초과하도록 제어하는 것인 플라즈마 처리 장치.
KR1020210028695A 2020-03-31 2021-03-04 에칭 방법 및 플라즈마 처리 장치 KR20210122075A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2020-063108 2020-03-31
JP2020063108A JP2021163839A (ja) 2020-03-31 2020-03-31 エッチング方法及びプラズマ処理装置

Publications (1)

Publication Number Publication Date
KR20210122075A true KR20210122075A (ko) 2021-10-08

Family

ID=77856536

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210028695A KR20210122075A (ko) 2020-03-31 2021-03-04 에칭 방법 및 플라즈마 처리 장치

Country Status (5)

Country Link
US (1) US11569094B2 (ko)
JP (1) JP2021163839A (ko)
KR (1) KR20210122075A (ko)
CN (1) CN113471071A (ko)
TW (1) TW202141619A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017216284A (ja) 2016-05-30 2017-12-07 東京エレクトロン株式会社 エッチング方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9543163B2 (en) * 2013-08-20 2017-01-10 Applied Materials, Inc. Methods for forming features in a material layer utilizing a combination of a main etching and a cyclical etching process
GB201322931D0 (en) * 2013-12-23 2014-02-12 Spts Technologies Ltd Method of etching
US10607850B2 (en) * 2016-12-30 2020-03-31 American Air Liquide, Inc. Iodine-containing compounds for etching semiconductor structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017216284A (ja) 2016-05-30 2017-12-07 東京エレクトロン株式会社 エッチング方法

Also Published As

Publication number Publication date
CN113471071A (zh) 2021-10-01
US20210305057A1 (en) 2021-09-30
TW202141619A (zh) 2021-11-01
JP2021163839A (ja) 2021-10-11
US11569094B2 (en) 2023-01-31

Similar Documents

Publication Publication Date Title
JP5706946B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
TWI627724B (zh) 在先進圖案化製程中用於間隔物沉積與選擇性移除的設備與方法
US20220051904A1 (en) Etching method
US9905431B2 (en) Dry etching method
JP2016537830A (ja) ガスパルスを用いる深掘りシリコンエッチングのための方法
US20220181162A1 (en) Etching apparatus
KR20180068290A (ko) 질화 실리콘으로 형성된 제 1 영역을 산화 실리콘으로 형성된 제 2 영역에 대하여 선택적으로 에칭하는 방법
JP2003023000A (ja) 半導体装置の製造方法
US20110171833A1 (en) Dry etching method of high-k film
US5968278A (en) High aspect ratio contact
US20220093406A1 (en) Method and apparatus for processing a substrate
JP2021028968A (ja) 基板および基板処理方法
US20220246440A1 (en) Substrate processing method and substrate processing apparatus
KR20210122075A (ko) 에칭 방법 및 플라즈마 처리 장치
JP7250895B2 (ja) エッチング方法及びプラズマ処理装置
CN105810579B (zh) 蚀刻方法
US12033864B2 (en) Substrate processing method and substrate processing apparatus
US20220238348A1 (en) Substrate processing method and substrate processing apparatus
US11201063B2 (en) Substrate processing method and substrate processing apparatus
US20230107264A1 (en) Etching method and etching apparatus
JP2023111329A (ja) プラズマ処理方法及びプラズマ処理システム
JP2024013628A (ja) エッチング方法及びプラズマ処理装置
KR20230039559A (ko) 리세스된 금속 에칭 방법들
JP2024064179A (ja) エッチング方法及びプラズマ処理装置
CN118263120A (zh) 蚀刻方法和等离子体处理装置

Legal Events

Date Code Title Description
A201 Request for examination