KR20210122045A - 광학 경로를 갖는 패키징된 디바이스 - Google Patents

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KR20210122045A
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

패키징된 디바이스는 그 안에 광학 특징부를 갖는 광학 IC를 포함한다. 유전체 재료의 각자의 층 내에 매립된 전도성 특징부의 층을 포함하는 상호접속 구조물이 광학 특징부 위에 있다. 상호접속 구조물은 광학 특징부 위로부터 상호접속 구조물을 제거하도록 패터닝되며, 원하는 광 파장(들)에 대해 광학적으로 중립적인 특성을 갖는 유전체 재료가 광학 특징부 위에 형성된다. 집적 패키지를 형성하도록 광학 IC에 하나 이상의 전자 IC가 본딩될 수 있다.

Description

광학 경로를 갖는 패키징된 디바이스 {PACKAGED DEVICE WITH OPTICAL PATHWAY}
우선권 주장 및 상호참조
본 출원은 2020년 3월 23일 출원된 “SOIC Architecture with Grating Coupling (GC) Opening”이란 명칭의 미국 가특허 출원 번호 제63/001,207호의 전환이며 이의 우선권을 주장하고, 이 출원은 참조에 의해 여기에 포함된다.
포토닉(photonic) 다이 또는 포토닉 칩으로도 지칭되는 포토닉 집적 회로(IC; integrated circuit), 또는 광학 집적 회로 또는 다이 또는 칩은, 종래의 집적 디바이스가 전기 신호를 전송, 수신 및/또는 처리하는 것과 매우 동일한 방식으로 광 신호를 전송, 수신 및/또는 처리한다. 광 신호는 전송 속도 및 정보 밀도에 있어서 이점을 제공하기 때문에, 포토닉 IC는 통신, 컴퓨팅 등과 같은 특정 응용분야에서 더욱 더 바람직해지고 있다. 그러나, 다른 기능은 종래의 전자 IC에 의해 더 잘 수행된다(또는 적어도 만족스럽게 수행되거나 보다 값싸게 수행됨). 전자 IC와 포토닉 IC 둘 다를, 집적 패키징을 포함하는 집적 시스템으로 통합하는 것이 특히 바람직하다. 그러나, 이러한 집적 시스템 및 패키지는 해결 및 극복되어야 하는 새로운 문제점을 야기한다. 본 개시는 하나의 이러한 문제점에 대한 해결책 - 광학 IC를 포함하는 집적 패키지 안으로, 밖으로 또는 내부에서 광 신호의 전송을 위한 충분한 광 경로를 보장하는 것 - 을 제공한다.
패키징된 디바이스는 그 안에 광학 특징부(optical feature)를 갖는 광학 IC를 포함한다. 유전체 재료의 각자의 층 내에 매립된 전도성 특징부의 층을 포함하는 상호접속 구조물이 광학 특징부 위에 있다. 상호접속 구조물은 광학 특징부 위로부터 상호접속 구조물을 제거하도록 패터닝되며, 원하는 광 파장(들)에 대해 광학적으로 중립적인 특성을 갖는 유전체 재료가 광학 특징부 위에 형성된다. 집적 패키지를 형성하도록 광학 IC에 하나 이상의 전자 IC가 본딩될 수 있다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따른 패키징된 디바이스의 단면도를 예시한다.
도 2a 내지 도 2c와 도 3a 및 도 3b는 일부 실시예에 따라 사용되는 예시적인 포토닉 IC를 단면도로 예시한다.
도 4a 내지 도 4g는 일부 실시예에 따른 패키징된 디바이스의 제조에 있어서의 중간 단계들을 예시한다.
도 5a 내지 도 5f는 다른 실시예에 따른 패키징된 디바이스의 제조에 있어서의 중간 단계들을 예시한다.
도 6a 내지 도 6d는 추가적인 실시예에 따른 패키징된 디바이스의 제조에 있어서의 중간 단계들을 예시한다.
도 7은 예시적인 방법을 흐름도 형식으로 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예에 따르면, 광학 IC 및 전자 IC는, 포토닉 IC 상에 위치된 격자 커플러, 도파관, 센서 등과 같은 광학 특징부에 광학 경로를 제공하는 콘팩트 패키지로 집적될 수 있다. 일부 실시예에서, 그 포토닉 및 전자 IC를 함께 단단히 본딩하도록 하이브리스 본딩이 채용되지만, 다른 본딩 방식도 본 개시의 고려할 수 있는 범위 내에 속한다. 여기에서 기재되는 바와 같이, 3D-IC 패키징 기술도 또한 유리하게 채용될 수 있다.
도 1은 예시적인 패키지 디바이스(100)의 단면도를 예시하며, 이는 전자 IC(4)와 같은 제2 칩에 본딩된, 광학 IC(2)와 같은 제1 칩을 포함하며, 이들 둘 다 보호 유전체 재료(6) 내에 적어도 부분적으로 매립된다. 예시적인 실시예에서, 보호 유전체 재료(6)는 실리콘 산화물과 같은 산화물이다. 실시예의 다음 기재에서 보다 상세하게 설명되듯이, 다른 재료도 또한 채용될 수 있다. 도 1은 본 개시의 관련 양상을 이해하는데 필요한 디바이스(100)의 특징부들만을 예시한다. 당해 기술 분야에서의 숙련자라면, 디바이스(100)는 함께 패키징된 둘 이상의 포토닉 IC, 함께 패키징된 둘 이상의 전자 IC, IC를 봉지하는(encapsulating) 몰딩 재료, 폴리머 등과 같은 봉지 재료, IC 사이의 그리고 외부 IC나 회로에의 추가적인 전기적 접속을 제공하는 팬아웃 회로, 인터포저 보드, 코드리스 인터포저 등, IC가 지지될 수 있는 인쇄 회로 보드 등과 같은 추가적인 기판, 외부 전기적 커넥터(도 1에 도시된 커넥터(14)에 추가적으로) 등을 포함하는 다수의 다른 특징부들을 포함할 수 있다는 것을 알 것이다. 기판(16)의 배면 상의 커넥터(14)는, 일부 실시예에서, 전기적 접속을 위해 기판을 통해 연장하는 기판 관통 비아(TSV; through substrate via)(3)에 의해 기판(16)의 전면 상의 컴포넌트에 접속될 수 있다.
가끔씩 여기에서 광학 특징부(8)로 지칭되는 포토닉 특징부가 광학 IC(2) 상에 제공되고 도 1에서 점선으로 표시된 광학 경로(10)와 정렬되며, 그리하여 광원(12)으로부터의 광은 광학 특징부(8)에 부딪힌다(광학 특징부(8)가 광을 전송하는 다른 실시예에서, 광원(12)은 수광기일 수 있고 광 경로(10)를 횡단하는 광은 다른 방향으로 진행할 것임; 또 다른 실시예에서, 광학 특징부(8) 및 광원(12)은 둘 다 트랜시버이며, 이 경우 광 경로(10)는 양방향일 것임). 광학 특징부(8)는 격자 커플러, 도파관, 광학 센서, 또는 광 에너지 및/또는 광 신호를 수신, 전송, 처리 또는 달리 응답하는 다른 특징부일 수 있다. 효율 및 성능을 위해, 광학 경로(10)는 광 신호에 가능한 적은 왜곡(예컨대, 반사, 굴절 등)을 도입하여야 한다. 여기에서 사용되는 용어 광학 IC 및 전자 IC는 각자의 IC가 포토닉 기능이나 전자 기능만을 배타적으로 가짐을 의미하거나 암시하고자 하는 것이 아님을 유의하여야 한다. 오히려 전자 IC(4)가 일부 실시예에서 하나 이상의 포토닉/광학 컴포넌트 및 기능을 포함할 수 있고 광학 IC(2)가 마찬가지로 하나 이상의 전자 컴포넌트 및 기능을 포함할 수 있는 것이 고려된다. 편의상, 용어 광학 IC는, 포토닉 IC와 함께 일체형으로 패키징되는 또다른 IC(그의 주 기능 및 동작 모드에 관계없이)를 기재하는데 사용되는 용어 전자 IC와는 대조적으로, 방해받지 않는 광학 경로가 제공될 IC(또는 웨이퍼, 보드 또는 유사한 컴포넌트)를 기재하는데 사용된다.
도 2a는 예시적인 광학 IC(2)를 단면도로 보다 상세하게 예시한다. 이 실시예에서, 광학 특징부(8)는, 여기에서 가끔식 격자 커플링 또는 GC로 지칭되는 광학 구배 커플러(optical gradient coupler)로서 구현된다. 여기에서 광학 커플러(8)를 지칭할 때, 본 개시의 문맥상 달리 지시하지 않는 한, 개시된 광학 커플러 대신에 임의의 다른 광학 특징부가 사용될 수 있다는 것을 이해하여야 한다. 예를 들어, TSV(3)를 노출시키기 위해 기판(16)이 배면으로부터 다시 박형화되기 전의 중간 제조 단계에서의 광학 IC(2)가 도 2a에 예시되어 있다는 것이 당업자에게 명백하여야 한다.
광학 커플러(8)는 이 실시예에서 SOI(Silicon On Insulator) 웨이퍼(16)의 상부 반도체 층(16’’’)에 형성된다. 알려져 있는 대로, SOI 웨이퍼(16)는 예시적으로 도핑 또는 미도핑 실리콘 또는 다른 반도체 재료로 제조된 벌크 기판(16’), 통상적으로 하지만 반드시 그러한 것은 아닌, 실리콘 산화물로 제조된 매립 산화물(BOX) 층(16’’), 및 BOX 층(16’’) 상의 반도체 층(16’’’)을 포함한다. 반도체 층(16’’’)은 도핑 또는 미도핑(또는 다양한 영역에서 선택적으로 도핑됨) 실리콘, 실리콘-게르마늄, 갈륨-비소화물, 다른 III-V 재료 등일 수 있다. 추가적으로, SOI 웨이퍼는 또한 “배면” 상의 유전체 층(18)을 포함할 수 있다(“배면”은 활성 디바이스 등이 형성되는 “전면”과 반대인 면임). 유전체 층(18)은 일반적으로 배면 상에 의도적으로 형성되거나 퇴적되는 층이지만, 고려되는 실시예에서, 유전체 층(18)은 벌크 기판(16’)의 노출된 표면 상에 자연적으로 형성되는 자연 산화물일 수 있다.
언급한 대로, 격자 커플러(8)는 기판(16)의 반도체 층(16’’’)에, 이 경우 층의 상부 표면 안으로 에칭된 일련의 이격된 특징부들로서 형성된다. 알려져 있는 대로, 이들 특징부의 수, 크기 및 간격은, 광학 IC(2)에 의해 취급되고 있는 광 신호의 파장(들)에 따라 선택될 수 있다. 도 2a에 또한 도시된 것은 반도체 층(16’’’)에 형성된 다른 특징부들이며, 이는 트랜지스터, 포토닉 트랜지스터, 광 검출기, 도파관 등을 포함한 능동 및 수동 컴포넌트를 포함할 수 있다.
여기에서 상호접속 구조물(20)로도 지칭되는 상호접속부(20)는 기판(16) 및 그 위에 형성된 컴포넌트들 위에 형성되어, 이들 컴포넌트 사이의 전기적 상호접속 및 광학 IC(2) 외부의 다른 컴포넌트 및 회로에의 전기적 접속을 제공한다. 알 수 있듯이, 상호접속부(20)는 당해 기술 분야에 공지된 바와 같은 종래의 재료, 구조 및 프로세스를 사용하여 형성될 수 있다. 예를 들어, 예시된 실시예에서와 같이, 상호접속 구조물(20)은 반도체 층(16’’’)에 형성된 컴포넌트에 전기적으로 접촉하는 전도성 콘택(22)을 포함할 수 있고, 하나, 둘, 또는 그 이상 레벨의 전도성 특징부(24a, 24b, 24c) 및 전도성 특징부의 다양한 전도성 특징부를 접속시키는 전도성 비아(24d)를 더 포함할 수 있다. 전도성 특징부의 3개 레벨이 도시되어 있지만, 제조되고 있는 회로의 복잡도에 따라, 4개 이상, 심지어는 8개 이상 레벨이 고려된다는 것을 알 것이다. 전도성 특징부의 각 레벨은 유전체 층(26a, 26b, 26c, 26d 등) 내에 매립된다. 통상적으로, 상이한 재료 및/또는 퇴적 기술이 유전체 층(26a, 26b, 26c, 26d 등) 중 적어도 둘을 형성하는데 채용될 것이며, 결과적으로 상이한 층들 사이의 계면은 광학 전송에 영향을 미칠 수 있다(예컨대 반사, 굴절 등을 일으킴). 또한, 층(26a, 26b, 26c, 26d 등)의 각각이 단층으로서 예시되어 있지만, 이들 층 각각은 종종 하나 이상의 에칭 정지 층(ESL; etch stop layer) 및 유전체 재료의 하나 이상의 서브층을 포함한 복수의 층들을 포함한다는 것도 또한 알 것이다. 최소한, ESL은 통상적으로 아래의(및/또는 위의) 재료와는 상이한 재료이고, 따라서 이 층은 또한 광 전송 경로(10)에서 광학 간섭을 일으킬 수 있으며, 특히 각자의 층 사이의 계면에서 그러하다.
상기의 이유로, 그 뿐만 아니라 디바이스 성능, 제조 프로세스 또는 둘 다와 연관될 수 있는 다른 이유로, 유전체 층(26a, 26b, 26c, 26d 등)의 하나 이상(또는 전부)이 제거되며, 광 경로(10)가 연장될 수 있는 개구(28)를 남기는 것이다. 그러나, 많은 실시예에서, 개구(28)를 채워지지 않은 채 남기는 것은 바람직하지 않을 수 있다(이러한 문제는 후속 프로세스 단계에 영향을 미치는 고르지 않은(uneven) 토포그래피, 개구(28)를 통해 디바이스로 들어가는 환경 오염물의 우려, 개구(28)를 채우는 후속 퇴적 단계, 임의의 남은 유전체 층(들)과 그 위의 공기 사이의 광학 계면의 형성 등 중의 하나 이상을 포함할 수 있음). 따라서, 대부분의(하지만 반드시 모두 그러한 것은 아님) 실시예에서, 개구는 채워지지 않은 채 남지 않을 것이며, 하나 이상의 유전체 재료로 채워질 것으로 고려된다. 다음 실시예에서 예가 제공된다.
도 2b는 격자 커플러이기도 한 또다른 예시적인 광학 특징부(8)를 예시한다. 이 경우에, 격자 커플러(8)는 기판(16)에 형성되지 않고, 기판 위의 금속 층에 형성된다. 예를 들어, 유전체 층(23)이 기판 및 그 안에 형성된 콘택(22) 상에 형성될 수 있다. 그 다음, 유전체 층(26a)이 기판(16) 상에 형성될 수 있고 개구를 포함하도록 패터닝될 수 있다. 이어서 금속이 이 개구를 채울 수 있으며, 따라서 격자 커플러(8)를 형성하는 것과 동시에 제1 레벨의 상호접속부(20)에 전도성 특징부(24a)를 형성할 수 있다. 격자 커플러(8)가 제1 금속 레벨의 상호접속부(20)에 있는 것으로 도시되어 있지만, 광학 특징부는 또다른 레벨의 상호접속부에도 형성될 수 있고, 마찬가지로, 2개 레벨의 상호접속부가 도 2b에 도시되어 있지만, 전도성 특징부의 단일 레벨, 또는 3개 이상의 레벨도 이 실시예의 고려되는 범위 내에 속한다. 또한, 전도성 특징부(24a, 24b 등)와 동시에 격자 커플러(8)를 형성하는 것으로부터 사이클 시간, 비용 등에 있어서의 특정 이점이 생길 수 있지만, 이것은 선택사항이며, 일부 실시예에서 격자 커플러(8)는 상호접속부(20)의 다른 전도성 특징부와는 별개로 형성될 수 있다. 또한, 격자 커플러(8)를 형성하기 전에, 도파관(9)이, 예컨대 적합한 유전체 재료를 퇴적한 다음 패터닝함으로써, 형성될 수 있다.
도 2c는 또 다른 실시예의 광학 특징부를 나타낸다. 이 실시예에서, 벌크 반도체 기판(16) 안으로(또는 대안으로서 SOI 기판의 상부 반도체 층 안으로) 패턴을 에칭함으로써 도파관(9)이 형성되고, 그 다음 격자 커플러(8)가 도파관(9)(의 적어도 일부)의 상부 표면 안으로 에칭될 수 있다. 다음으로, 앞서 기재된 실시예와 같이, 하나 이상의 각자의 유전체 층(26a, 26b 등)에 각자의 전도성 특징부(24a, 24b 등)를 형성함으로써 하나 이상의 상호접속부(20) 레벨이 형성된다.
당해 기술 분야에서의 숙련자라면, 상기 기재된 프로세스 및 구조물에 대해 다수의 대안 및 변형이 구현될 수 있으며, 집적 패키지의 일부를 형성하는, 그 안에 광학 특징부를 갖는, 광학 IC의 본 개시의 고려되는 범위 내에 여전히 유지된다는 것을 알 것이다.
잠시 도 2a를 다시 참조하면, 상호접속 구조물(20)의 상부에 패드(30)가 도시되어 있다. 이 패드는 통상적으로 광학 IC(2)의 회로를 프로빙하기 위해 그리고/또는 와이어 본딩, 볼 본딩, 솔더 조인트, 플립-칩 본딩 등을 통해 광학 IC(2)를 다른 컴포넌트에 전기적으로 접속시키기 위해 채용된다. 구체적으로 예시되지 않지만, 도 2b 및 도 2c에 예시된 실시예를 포함하는 다른 실시예가 마찬가지로 패드(30)을 가질 것이라고 고려된다. 도 3a는 일반적으로 중간 제조 단계에서의 광학 IC(2)를 예시하며, 도 2a 내지 도 2c의 하나 이상에 관련하여 기재된 바와 같이, 광학 특징부(8, 9)(도시되지 않음)가 형성되었고, TSV(3)가 형성되었지만, 기판(16)은 아직 이들을 노출시키도록 박형화되지 않았고, 상호접속부(20)가 형성되었다. 도 3b는 본딩 패드(30)가 상호접속 구조물(20) 위에 형성된 후의 이 일반적인 광학 IC를 예시한다. 예시된 실시예에서, 본드 패드(30)는 알루미늄 또는 실질적으로 알루미늄의 합금으로 형성된다. 그러나 다른 실시예에서, 본드 패드(30)는 구리, 텅스텐, 금, 플래티늄, 팔라듐, 니켓, 주석 등 또는 이들의 합금 및 조합과 같은 임의의 적합한 전도성 재료로 형성될 수 있다. 명확하고 간결하게 하기 위해 2개의 본드 패드(30)만 예시되어 있지만, 다수의 본드 패드가 형성될 것임이 분명해야 한다. 본드 패드는 상호접속부(20)에 그리고 그에 따라 광학 IC(2) 내에 형성된 트랜지스터, 커패시터, 저항기, 다이오드 등과 같은 하나 이상의 전기적 컴포넌트(도시되지 않음)에 전기적으로 접속된다. 일부 실시예에서, 하나 이상의 본드 패드(30)는 예컨대 상호접속 구조물을 통해 하나 이상의 각자의 TSV(3)에 전기적으로 커플링될 수 있다.
프로세스를 계속하여, 광학 IC(2)는 예를 들어 하이브리드 본딩을 통해 (또는 하나보다 더 많은) 전자 IC(4)와의 집적을 위해 더 처리된다. 도 4a로 시작하면, 도 3b에 예시된 구조물 위에 본딩 유전체 층(32)이 형성된다. 본딩 유전체 층(32)은 바람직하게 실리콘 산화물, 실리콘 산질화물 등과 같은 산화물이다. 대안으로서, 아래에 기재된 바와 같이, 유전체 층(32)은 실리콘 질화물, 또는 적합한 전기적, 화학적 및 기계적 특성을 갖는 일부 다른 유전체를 포함할 수 있다. 본딩 유전체 층(32)은 CVD, PECVD, 스핀온 글래스, TEOS 프로세스 등과 같은 공지된 기술을 사용하여 광학 IC(2)의 상부 본드 패드(30) 표면 위에 약 2.0 ㎛ 내지 약 4.0 ㎛ 범위 내의 두께로 퇴적될 수 있다.
본드 패드(34) 및 본드 비아(36)는 공지된 패터닝 및 퇴적 기술을 사용하여 본딩 유전체 층(32)에 형성된다. 예를 들어, 본딩 유전체 층(32)은 리소그래피 프로세스를 사용하여 패터닝될 수 있으며, 그 결과로서 안에 홀 및 트렌치가 형성되게 되며, 그 다음에 소위 다마신 프로세싱 기술을 사용하여 홀 및 트렌치 내에 전도성 재료의 하나 이상의 층의 퇴적이 이어진다. 대안으로서, 전해 도금, 무전해 도금, 스퍼터링, 또는 다른 공지된 기술이 본드 패드(34) 및 본드 비아(36)를 형성하는데 사용될 수 있다. 형성 프로세스와는 관계없이, 본드 패드(34) 및 본드 비아(36)는 아래에 보다 충분하게 기재되는 바와 같이 외부 회로 및 디바이스에의 후속 전기적 접속을 위해 패드(30)에의 전기적 접속을 제공한다. 일부 예에서, 본드 패드(34)를 형성하는데 사용되는 금속 또는 다른 전도성 재료는 본딩 유전체 층(32)의 상부 표면 위에 연장될 수 있으며, 이 경우 본드 패드(34) 및 본딩 유전체 층(32)의 각자의 상부 표면이 동등 높이이며 공면임을 보장하도록 화학 기계적 연마(CMP; Chemical Mechanical Polishing), 에칭 백 등과 같은 평탄화 프로세스가 채용되어야 한다. 이들 상부 표면은 광학 IC(4)를 위한 본딩 표면을 형성한다.
선택적으로, 하지만 바람직하게는, 광학 IC(4)의 본딩 표면에 표면 트리트먼트(treatment)가 적용된다. 표면 트리트먼트는 플라즈마 트리트먼트 및/또는 산 트리트먼트를 포함할 수 있다. 산 트리트먼트가 수행될 때, 본드 패드(34) 및 본딩 유전체 층(32)의 표면은, 예를 들어 포름산(HCOOH)을 포함할 수 있는 산으로 처리된다. 산을 통해, 본드 패드(34)의 표면 상의 금속 산화물이 만약 있다면 제거될 수 있다. 본드 패드(34) 및 본딩 유전체 층(32)의 표면 상의 일부 입자 및 원치 않는 물질(예컨대, 오염물, 이전 프로세스 단계의 부산물 등)도 또한 산 트리트먼트 동안 제거될 수 있다.
플라즈마 트리트먼트는 진공 환경, 예컨대 산 트리트먼트가 일어난 동일 툴의 진공 챔버에서 수행될 수 있다. 플라즈마를 생성하기 위해 사용된 프로세스 가스는 수소(H2)와 아르곤(Ar)의 제1 조합 가스, H2와 질소(N2)의 제2 조합 가스, 또는 H2와 헬륨(He)의 제3 조합 가스를 포함할 수 있다. 일부 예시적인 실시예에서, 제1, 제2 또는 제3 조합 가스에서의 H2의 유량비는, 플라즈마 트리트먼트에 어느 것이 사용되든, 약 4 퍼센트와 약 5 퍼센트 사이일 수 있다. 수소는 본드 패드(34)의 표면 상의 금속 산화물을 다시 금속으로 환원시키도록 돕는다. 또한, 트리트먼트를 통해, 본딩 유전체 층(32)의 표면에서의 OH 기의 수가 증가되며, 이는 강한 용융 결합(fusion bond)을 형성하기 위해 유리하다. 플라즈마 트리트먼트는 또한 프로세스 가스로서 순수한 또는 실질적으로 순수한 H2, Ar, 또는 N2를 사용하여 수행될 수 있으며, 이는 환원 및/또는 충격을 통해 본드 패드(34) 및 본딩 유전체 층(32)의 표면을 처리한다. 트리트먼트에 사용되는 플라즈마는 플라즈마를 생성하기 위한 전력이 약 10 Watts와 약 2,000 Watts 사이인 저전력 플라즈마일 수 있다. 표면 트리트먼트에 있어서, 부분적으로 저전력으로 인해, 본드 패드(34) 및 본딩 유전체 층(32)의 표면 거칠기는 표면 트리트먼트 전에 비교하여 눈에 띄게 변하지 않으며, 예를 들어 약 10 Å 미만으로 유지될 수 있다.
반드시 그러한 것은 아니지만 바람직하게는, 광학 IC(2)는 다음으로 표면 세척 프로세스를 거친다. 표면 세척은, 탈이온수(DI water)가 패키지 컴포넌트(100)의 표면 위에 스프레이되는 탈이온수 린싱을 포함할 수 있다. 대안으로서, 표면 세척은 수산화암모늄(NH4OH) 또는 일부 다른 적합한 세척 용액을 사용하여 수행된다.
도 4c는 픽앤플레이스(pick and place) 동작을 개략적으로 예시하며, 그에 의해 전자 IC(4)가 광학 IC(2)에 대해 위치된다. 마찬가지로 처리된 전자 IC(4)는 본드 패드(34’) 및 본드 유전체 층(36’)으로 구성된 본딩 표면을 갖는다는 것을 알아야 한다. 바람직하게는, 이 본딩 표면도 또한, 반드시 동일한 것은 아니지만 광학 IC(2)에 대해 수행된 것과 유사한 표면 트리트먼트 및 표면 세척 프로세스를 거쳤다. 픽앤플레이스 동작에서, 전자 IC(4)의 본드 패드(34’)는 광학 IC(2)의 대응하는 본드 패드(34)에 정렬되고, 전자 IC(4)의 본딩 유전체 층(32’)은 그의 주면이 광학 IC(2)의 본딩 유전체 층(32)의 대응하는 주면과 마주하도록 위치된다.
정렬된 후에, IC(2 및 4)는 서로에 대해 가압된다. 동시에 복수의 포인트를 통해 IC를 가압하는 대신, 먼저 광학 IC(2)의 하나의 포인트(또는 대안으로서 전자 IC(4)의 하나의 포인트)에 대해 가압하도록 핀(도시되지 않음)이 사용될 수 있다. 그에 따라, IC(2 및 4) 사이의 임의의 공기가 핀의 가압을 통해 압착될 것이다.
광학 IC(2)와 전자 IC(4)를 함께 본딩하는데 하이브리드 본딩이 채용될 수 있다. 하이브리드 본딩 동안, IC(2 및 4)를 서로에 대해 가압하도록 가압력이 적용될 수 있다. 약 5 뉴턴 미만의 가압력이 예컨대 IC(2 및 4)의 각자의 중심에 적용되는 것이, 만약 채용된다면 사전 본딩(pre-bonding) 프로세스에 충분한 것으로 고려된다. 이는 상온(예를 들어, 약 21 ℃에 가까움)에서 수행될 수 있지만, 더 높은 온도가 사용될 수 있다. 본딩 시간은 예를 들어 약 1분보다 더 짧을 수 있다. 이 하이브리드 본딩 프로세스의 결과로서, 본드 패드(34 및 34’)는 다이렉트(direct) 금속-금속 본딩을 통해 서로 본딩되게 되며, 본딩 유전체 층(32 및 32’)은 용융 본딩을 통해 서로 본딩되게 된다.
하이브리드 본딩으로부터의 결과인 본딩 강도는 많은 응용에 충분할 수 있지만, 일부 응용에서 IC 사이의 추가적인 본딩 강도가 필요한 것으로 고려된다. 본딩된 IC(2 및 4)의 본딩 강도는 필요한 경우, 예를 들어 열 압축 어닐링을 통해 달성될 수 있다. 열 압축 어닐링의 예시적인 예에서, 예컨대 수력 또는 공기 압력을 통해, 서로에 대해 IC(2 및 4)를 가압하도록 아마도 약 5 킬로뉴턴과 약 350 킬로뉴턴 사이의 압축력이 적용된다. 열 압축 어닐링 동안, 온도는 약 200 ℃보다 더 높이 증가될 수 있고, 본드 패드(34 및 34’) 사이의 본드를 어닐링하기 위하여 약 300 ℃와 약 450 ℃ 사이일 수 있다. 열 압축 어닐링의 지속기간은 약 0.5 시간과 약 4 시간 사이일 수 있다. 열 압축 어닐링 스테이션(310)은 프로세스 동안 노출된 표면에의 다른 화학 반응의 산화를 피하기 위해, 수소(H2), 질소(N2) 등과 같은 비활성 분위기에서 수행될 수 있다.
도 4d는 본딩 프로세스의 결과를 예시하며(하이브리드 본딩 단독이든, 열 압축 어닐링과 조합한 하이브리드 본딩이든, 또는 일부 다른 본딩 방식이든), 그에 의해 전자 IC(4)는 각자의 본드 패드(34’ 및 34)를 포함하는 그 각자의 본드 표면을 통해 광학 IC(2)에 물리적으로 그리고 전기적으로 접속된다. 도 4d에 도시된 바와 같은 광학 특징부(8)는 전자 IC(4)에 의해 커버되지 않으며, 이는 다음 문단에서 더 기재될 바와 같이, 마감된 제품에서 광학 특징부(8)에의 방해없는 광학 경로를 가능하게 한다는 것을 유의하자.
도 4e에 도시된 바와 같이 광학 IC(2) 및 전자 IC(4)의 상부 표면 상에 마스킹 층(38)이 형성된다. 그 다음, 이 마스킹 층(38)은 그를 통해 연장하는 개구(40)를 형성하도록 공지된 포토리소그래피 프로세스(재료의 퇴적, 패터닝된 마스크나 레티클을 통한 광에의 노출, 현상 등)를 사용하여 패터닝된다. 마스킹 층(38)에 대하여 채용되는 특정 재료는 설계 선택사항의 문제이다. 원하는 크기의 패턴을 형성하도록 충분한 해상도를 갖는 임의의 감광 폴리머 또는 다른 감광 재료와 마찬가지로 상업적으로 입수가능한 포토레지스트 재료가 충분할 것이다. 예로서, 현재 고려되는 실시예에서 개구(40)는 약 20 ㎛의 공칭 크기를 갖는다. 다르게 말하자면, 개구(40)가 직사각형 형상을 갖는 경우(레이아웃 도면에서 볼 때), 직사각형의 단축의 길이는 20 ㎛ 정도일 것인 반면, 개구(40)가 원형 형상을 갖는 경우(레이아웃 도면에서), 개구(40)의 공칭 직경은 약 20 ㎛ 정도이다. 이 크기는 단지 예로서 제공된 것이며, 더 크고 더 작은 공칭 크기의 개구가 본 개시의 고려되는 범위 내에 속한다. 당해 기술 분야에서의 숙련자는, 본 교시에 의해 알게 되면 마스킹 층(38)에 적합한 재료의 유형을 용이하게 알 것이다.
개구(40)는 광학 IC(2)의 광학 특징부(8)와 정렬하도록 형성된다. 보다 정밀하게 개구(40)는 광학 특징부(8)에 제공될 광학 경로(10)와 일치하도록 형성된다. 개구(40)는 적합한 에칭 프로세스를 사용하여 본딩 유전체 층(32)을 통해 그리고 상호접속부(20)를 통해 연장될 수 있다. 예를 들어, 수산화암모늄(NH4F) 및 희석 불산(HF)과 같은 버퍼링제를 포함하는 버퍼드 산화물 에칭이, 본딩 유전체 층(32) 및 상호접속부(20)에서의 실리콘 산화물 층을 제거하도록 그리고 어쩌면 상호접속부(20)에서의 얇은 실리콘 질화물 층도 제거하도록 채용될 수 있다. 다른 실시예에서, 실리콘 질화물 층은 농축된 고온 H3PO4 등의 에칭 욕과 같은 별개의 에칭 프로세스를 사용하여 에칭될 수 있다. 건식 에칭이나 습식 에칭 프로세스(들)가 채용될 수 있으며, 등방성 또는 이방성 에칭이 가능하다. 프로세스 제어, 패턴 밀도 등을 위해, 공칭 설계 값에 가능한 가까이 개구(40)의 폭/직경을 유지하도록 이방성 에칭을 사용하는 것이 바람직할 수 있다.
도시된 바와 같이, 적합한 에칭 조건 및 화학을 선택함으로써, 개구(40)의 에칭은, 광학 특징부가 금속, 유전체, 기판 재료, 또는 조합으로 형성되든, 광학 특징부(8)에 도달하면 정지한다. 일부 실시예에서, 개구(40)의 형성 동안 광학 특징부(8)에 어떠한 손상도 일어나지 않음을 보장하도록 광학 특징부(8) 위에 적합한 에칭 정지 층(ESL; etch stop layer)을 포함하는 것이 바람직할 수 있다.
개구(40)가 광학 특징부(8)와 실질적으로 정렬되고 경계를 접하는 것으로 도시되어 있지만, 다른 실시예에서 개구(40)는 광학 특징부(8)의 일부만 노출시킬 수 있다. 또 다른 실시예에서, 개구(40)는 광학 특징부(8)의 주변을 지나 연장할 수 있다. 예를 들어, 개구(40)가 광학 특징부(8)의 크기보다 공칭 크기가 더 큰 경우 오정렬에 대한 특정 허용오차가 디바이스 안에 구축될 수 있다.
상호접속부(20)를 통한 개구(40)를 형성함으로써, 상호접속부(20)를 포함하는 다양한 층들 사이의 계면은, 광학 특징부(8)에 대한 광학 경로(10)(도 4f 참조)가 될 것으로부터 제거된다는 것을 여기에서 유의하여야 한다. 이들 계면은 반사 및 굴절과 같은 간섭을 위한 자리이며, 따라서 광학 경로(10)로부터 이를 제거하는 것은 결과적인 디바이스의 광학 성능을 개선할 것이다.
도 4f로 계속해서, 그 다음 개구(40) 내를 포함한 디바이스 위에 보호 유전체 재료(6)가 퇴적된다. 바람직하게, 보호 유전체 재료(6)는 광학 특징부(8)로 전송될/광학 특징부(8)로부터 수신될 광의 파장(들)과 광학적으로 호환가능하도록 선택된다. 대부분의 응용에 대하여, 실리콘 산화물은 원하는 파장에서 충분히 투명하고, 실리콘 산화물은 양호한 절연체이며 종래의 반도체 프로세싱에 사용되는 대부분의 재료 및 프로세스와 호환가능하고 비교적 화학적 및 기계적으로 안정적이라는 이점을 추가적으로 제공한다. 도 4f에 예시된 실시예의 중요한 특징은, 보호 유전체 재료(6)는 효과적으로, 그것이 일부를 형성하는 광학 경로(10)의 전체를 통해 실질적으로 균일한 광학 특성을 갖는 단일의 균질한 재료라는 것이다. 이 방식으로, 보호 유전체 재료는 경로에 실질적인 광학 간섭, 특히 반사 및 굴절을 부여하지 않는다.
집적 패키지(100)를 형성하는 것을 완료하기 위해 추가적인 프로세싱 단계가 채용될 수 있다. 예를 들어, 도 4g에 도시된 바와 같이, 기판을 박혁화하고 TSV(3)의 단부를 노출시키기 위하여 광학 IC(2)의 기판(16)의 배면은 그라인딩, 연마, 에칭백 또는 이들의 조합 및/또는 다른 기술에 의해 제거될 수 있다. 이 방식으로, 예컨대 커넥터(14)를 통해, TSV(3)에의 전기적 접속이 이루어질 수 있다. 당해 기술 분야에서의 숙련자에게 명백하듯이, 디바이스(100)는 몰딩 컴파운드, 보호 폴리머 등과 같은 추가적인 보호 재료에 더 봉지되거나 부분적으로 봉지될 수 있다.
도 5a 내지 도 5f는 광학 경로(10)를 포함하는 디바이스(100)를 형성하기 위한 또다른 실시예를 예시한다. 도 5a는 마스킹 층(48)이 도 3b에 예시된 구조물 위에 형성된 것을 예시한다. 마스킹 층(48)은 도 4e에 관련하여 예시된 마스킹 층(38)과 유사할 수 있지만, 하나의 핵심 차이로써, 마스킹 층(38)은 전자 IC(2)가 광학 IC(2)에 본딩된 후에 형성되었고, 따라서 마스킹 층(48)에 비해 더 큰 정도의 커버할 토포그래피를 가졌다. 다르게 말하자면, 마스킹 층(38)은 전자 IC(2) 및 광학 IC(2) 둘 다를 커버하도록 퇴적되며, 따라서 둘 다를 커버할 만큼 충분히 큰 두께로 퇴적되어야 한다. 대조적으로, 마스킹 층(48)은 광학 IC(2)의 본딩 표면 상의 본드 패드(32) 위에 충분한 두께로만 퇴적되면 된다. 이론적으로, 마스킹 층(38)은 전자 IC(4)를 커버할 두께로 적용되지 않아도 된다(전자 IC(4)에 대해 수행되는 패터닝이 없으므로). 그러나, 실제 문제로서, 전자 IC(4) 뿐만 아니라 광학 IC(2)도 커버할 만큼 충분한 두께로 퇴적하지 않고서 도 4e에 예시된 구조물 위에 마스킹 층(38)의 충분하고 균일한 퇴적 및 분포를 보장하는 것이 어려울 것이다. 따라서, 도 5a 내지 5f에 예시된 프로세스는 마스킹 층(48)를 형성 및 패터닝하기 위해 사용되는 재료 및 프로세스에 관련하여 증가된 유연성을 제공할 것이다.
도 5a에도 도시된 바와 같이, 마스킹 층(48)은, 바람직하게는 개구(50)를 형성하기 위해 종래에 이용가능한 리소그래피 기술을 사용하여, 패터닝되고, 도 4a 내지 도 4f의 실시예에 관련하여 상기 기재된 바와 같이, 종래의 에칭 프로세스를 사용하여 개구(50)가 상호접속부(20)의 층들을 통해 연장된다. 이 방식으로, 그렇지 않으면 광학 특징부(8)와의 광학 통신을 방해하였을 층간 계면이 제거된다.
다음으로, 도 5b에 도시된 바와 같이, 마스킹 층(48)이 제거되고, 본딩 유전체 층(32)이 상호접속부(20) 및 패드(30) 위에 퇴적된다. 이 실시예에서, 개구(50)가 상호접속부(20)에 형성된 후에 본딩 유전체 층(32)이 퇴적되고, 따라서 본딩 유전체 층(32)은 개구(50)를 채우며 광학 특징부(8) 위에 놓인다. 도 5c에 도시된 바와 같이, 실질적으로 도 4b에 예시된 실시예에 관련하여 상기에 기재된 바와 같이, 프로세싱은 본딩 유전체 층(32) 내에 매립되는 본드 패드(34) 및 본드 비아(36)의 형성으로 이어진다. 마찬가지로, 이 실시예에서도, 상기에 또한 기재된 바와 같이, 대응하는 본딩 유전체 층(32’), 본드 패드(34’) 및 본드 비아(36’)가 전자 IC(4) 상에 마찬가지로 형성될 수 있다. 상기 기재된 사전 표면 트리트먼트의 일부 또는 전부가 또한 광학 IC(2)에, 전자 IC(4)에, 또는 둘 다에 적용될 수 있고, 도 5d에 도시된 바와 같이, 이 실시예에서도 전자 IC(4)는 광학 IC(2)에 대해 위치되어 광학 IC(2)와 정렬된다.
도 5e에 예시된 바와 같이, 광학 IC(2) 및 전자 IC(4)가 함께 본딩된다. IC를 본딩하기 위한 다양한 실시예들의 세부사항은 도 4a 내지 도 4f의 실시예에 관련하여 상기에 제공되었고, 명확하고 간결하게 하기 위해 여기에서 반복되지 않는다. 도 5e에 또한 도시된 것은 보호 유전체 재료(6’)이다. 보호 유전체 재료(6’)는 도 4f에 예시된 보호 유전체 재료(6)에 관련하여 상기에 기재된 바와 동일한 재료 및 프로세스로 형성될 수 있다. 그러나 보호 유전체 재료(6)와 보호 유전체 재료(6’) 간의 차이는, 보호 유전체 재료(6)는 광학 특징부(8)까지 아래로 연장하지만(도 4f 참조), 개구(50)에서의 본딩 유전체 층(32)의 존재는 보호 유전체 재료(6’)가 도 5e의 광학 특징부(8)까지 아래로 연장하지 않음을 의미한다는 것이다. 오히려, 도시된 바와 같이, 보호 유전체 재료(6’)는 이 실시예에서 본딩 유전체 재료(32)의 상부 표면 상에 형성된다. 그리하여, 이 실시예에서 보호 유전체 재료(6’)와 본딩 유전체 재료(32) 사이에 계면이 존재한다. 이러한 이유로, 보호 유전체 재료(6’)와 본딩 유전체 재료(32)는 둘 다 동일한 재료로 형성되어야 하는 것이 유리하며 둘 다 동일한 퇴적 프로세스를 사용하여 형성되는 것이 명목상 더욱 유리하다. 이 방식으로, 보호 유전체 재료(6’)와 본딩 유전체 재료(32) 사이의 계면은 광학 경로(10)를 통한 광학 신호의 전송에 최소한의 영향을 미치거나 또는 아마도 전혀 영향을 미치지 않을 것이다. 다른 실시예에서, 보호 유전체 재료(6’) 및 본딩 유전체 재료(32)를 형성하는 데에 상이한 퇴적 프로세스 및 상이한 재료가 채용될 수 있지만, 계면을 가능한 광학적으로 비활성으로 만들도록 프로세스 및 재료를 선택하는 데에 주의를 기울여야 한다.
마지막으로, 도 4g에 예시된 프로세스와 마찬가지로, 도 5f에 도시된 바와 같이, 구조물을 완성하도록 추가적인 프로세싱이 수행될 수 있다. 이들 프로세스는 TSV(3)를 노출시키도록 광학 IC(2)의 기판(16)을 박형화시키고, 그에 전기적 커넥터(14)를 형성하는 것 등을 포함할 수 있으며, 이의 세부사항은 상기에 다루어졌고 여기에서 반복되지 않는다.
도 6a 내지 도 6d는 도 1에 예시된 디바이스(100)를 형성하기 위한 또 다른 실시예 프로세스를 나타낸다. 도 6a는 도 4d에 의해 예시된 바와 동일한 제조 단계이지만 그 위에 형성되는 보호 유전체 재료(6’)가 추가된 디바이스(100)를 예시한다. 도 5f의 보호 유전체 재료(6’)와 마찬가지로, 보호 유전체 재료(6’)는 상호접속 구조물(20)이 패터닝되기 전에 형성되며, 따라서 보호 유전체 재료(6’)는 광학 특징부(8)까지 아래로 연장하지 않고 본딩 유전체 재료(32)의 상부 표면까지만 아래로 연장한다. 이 실시예에서, 앞서 기재된 실시예와는 달리, 본딩 유전체 재료(32) 및 보호 유전체 재료(6’)는 상호접속 구조물(20)이 패터닝되기 전에 형성된다.
도 6b는 패터닝된 마스킹 층(58)을 사용하여 보호 유전체 재료(6’), 본딩 유전체 재료(32) 및 상호접속 구조물(20)의 패터닝을 예시한다. 마스킹 층(58)은 마스킹 층(38) 및/또는 마스킹 층(48)에 관련하여 상기에 기재된 바와 유사한 방식으로 패터닝된 유사한 재료일 수 있다. 마찬가지로, 유사한 재료가 사용된다고 가정하면, 보호 유전체 재료(6’) 및 유전체 재료(32)는 상기에 기재된 바와 유사한 프로세스를 사용하여 에칭될 수 있으며, 그 결과 개구(60)가 광학 특징부(8)로 연장하며 이를 노출시킬 수 있다. 일부 실시예에서, 유전체 재료의 잔여물이 개구(60)(또는 개구(50) 또는 개구(40))가 형성된 후에도 광학 특징부(8) 위에 남을 수 있다.
도 6c는 산화물, 산질화물 등과 같은 광학적으로 적합한 충전 재료(62)로 개구(60)를 채운 결과를 예시한다. 일반적으로 TEO(테트라에틸 오소실리케이트, 가끔은 테트라에톡시실란으로 지칭되는 전구체 재료에 대해 명명됨)로 지칭되는 산화물 퇴적 프로세스는 실리콘 이산화물 충전 재료(62)를 형성하기 위한 특히 유리한 프로세스일 수 있다. 이 실시예의 전체 광학 경로(10)는 충전 재료(62)만 통해 통과하고 보호 유전체 재료(6’) 또는 본딩 유전체 재료(32)를 통해 통과하지 않음을 유의하자. 따라서, 보호 유전체 재료(6’) 및 본딩 유전체 재료(32)에 대한 재료 및 재료 조합을 선택하는데 있어서 더 큰 유연성이 허용되는데, 이들 재료 사이의 계면이 광학 경로(10)에 놓이지 않으며 따라서 어떠한 원치 않는 광학 간섭도 야기하지 않을 것이기 때문이다. 예를 들어 도 4g의 설명과 일치하는 디바이스의 부가의 프로세싱이 도 6d에 의해 예시된 바와 같이 수행될 수 있다.
따라서, 상기 기재된 실시예에서, 포토닉 IC 및 전자 IC와 같은 디바이스들이, 광 신호가 포토닉 IC 내의 격자 커플러 등과 같은 광학 특징부에 대해 전송되는 광학 경로로 간섭을 도입하지 않고서, 그들 사이의 견고한 팬아웃 상호접속부 및 그들을 봉지하는 보호 층을 갖는 3D-IC 타입 패키지로 조밀하게 집적될 수 있다.
일부 실시예에서, 광학 IC(2) 또는 전자 IC(4), 또는 둘 다는 개별 본딩 패드 방식을 사용하지 않고, 본딩 표면으로서 패드(30) 및 패드(30)를 둘러싸는 적합한 유전체 층을 사용한다는 것을 유의하여야 한다.
도 7은 디바이스(100)를 형성하는 예시적인 방법의 양상을 예시한 흐름도이다. 방법은 제1 집적 회로 다이 상에 광학 특징부를 형성하는 단계 70으로 시작한다. 하나의 예는 광학 IC(2) 상에 형성된 광학 특징부(8)이다. 그 다음, 단계 72에서, 방법은 제1 집적 회로 다이 위에 상호접속 구조물을 형성하는 것으로 이어진다. 상기 기재된 바와 같이 광학 IC(2) 상에 형성된 상호접속 구조물(20)은 일 예이다. 통상적으로, 상호접속 구조물(20)은 광학 특징부로 연장하는 광 경로에 대해 제1 광학 간섭도(degree of optical interference)를 부여하는 복수의 적층된 재료를 포함한다. 다음 단계 74에서, 방법은 제1 집적 회로 다이에 제2 집적 회로 다이를 본딩하는 것으로 이어진다. 이 단계는 하이브리드 본딩, 열-압축 본딩 등을 포함할 수 있다. 단계 76에 따라 광학 특징부 위의 상호접속 구조물에 갭을 형성하도록 상호접속 구조물의 일부가 제거된다. 이는 갭 충전 재료로 채워지며, 단계 78에 예시된 바와 같이 광 경로에 대해 제1 광학 간섭도보다는 작은 제2 광학 간섭도를 부여한다.
상기 실시예는 단일 광학 IC(2)를 단일 전자 IC(4)에 하이브이드 본딩하는 것을 예시하지만, 웨이퍼-웨이퍼 본딩도 또한 채용될 수 있는 것이 본 개시의 고려되는 범위 내에 속한다. 단지 하나의 예로서, 반도체 기술분야에서 알려져 있는 대로, 예시된 광학 IC(2)는 더 큰 웨이퍼의 일부로서 동시에 제조되는 많은 포토닉 IC 중의 하나일 수 있다. 광학 IC(2)는 웨이퍼로부터 개별화(singulated)된(다이싱된) 후의 단일 IC로서 예시되었다. 그러나, 다른 실시예에서 복수의 전자 IC(4)가 그의 개별화된 상태 전에 복수의 각자의 포토닉 IC(2)를 포함하는 웨이퍼에 장착 및 본딩될 수 있다. 본딩 프로세스 후에, 그 다음 포토닉 IC를 포함한 웨이퍼가 개별화될 수 있다. 응용에 따라 그리고 전자 IC 대 포토닉 IC의 각자의 크기에 따라, 둘 이상의 전자 IC(4)가 각각의 광학 IC(2)에 본딩될 수 있다. 대안으로서, 둘 이상의 포토닉 IC(2)가 특정 응용에 적합한 경우 각각의 전자 IC(4)에 본딩될 수 있다.
또한, 하이브리드 본딩이 현재 고려되는 가장 유리한 본딩 방법이지만, 열, 압력, 용융 또는 화학적 본딩을 포함한 다른 본딩 기술도, 별개의 접착 층을 갖거나 또는 별개의 접착 층 없이, 채용될 수 있다는 것이 본 개시의 범위 내에 속한다.
여기에 기재된 실시예의 하나의 일반적인 양상은 방법을 포함한다. 방법은, 제1 집적 회로 다이 상에 광학 특징부를 형성하는 단계를 포함한다. 방법은 또한 상기 제1 집적 회로 다이 위에 상호접속 구조물을 형성하는 단계를 포함하며, 상기 상호접속 구조물은 복수의 적층된 재료들을 포함하고, 상기 상호접속 구조물은 상기 광학 특징부로 연장하는 광 경로에 대해 제1 광학 간섭도를 부여한다. 방법은 또한 상기 제1 집적 회로 다이에 제2 집적 회로 다이를 본딩하는 단계를 포함한다. 방법은 또한 상기 광학 특징부 위의 상기 상호접속 구조물에 갭을 형성하도록 상기 상호접속 구조물의 일부를 제거하는 단계를 포함한다. 방법은 또한 상기 갭을 갭 충전 재료로 채우는 단계를 포함하며, 상기 갭 충전 재료는 상기 광 경로에 대해 상기 제1 광학 간섭도보다는 작은 제2 광학 간섭도를 부여한다.
여기에 기재된 실시예의 다른 일반적인 양상은, 제1 집적 회로 다이 상에 광학 특징부를 형성하는 단계를 포함하는 방법을 포함한다. 방법은 또한 상기 제1 집적 회로 다이 위에 상호접속 구조물을 형성하는 단계를 포함하며, 상기 상호접속 구조물은 복수의 적층된 유전체 층들을 포함하고, 상기 적층된 유전체 층들의 각자의 유전체 층들 사이에 광학 계면이 존재한다. 방법은 또한 상기 제1 집적 회로 다이에 제2 집적 회로 다이를 본딩하는 단계를 포함한다. 방법은 또한, 상기 광학 특징부 위의 상기 상호접속 구조물의 일부를 제거함으로써 상기 광학 특징부 위에 갭을 형성하는 단계를 포함한다. 방법은 또한 상기 갭을 갭 충전 재료로 채우는 단계를 포함하며, 상기 갭 충전 재료는 상기 광학 특징부에서부터 적어도 상기 상호접속 구조물의 최상부 표면만큼 높은 높이까지 어떠한 광학 계면도 갖지 않는다.
여기에 기재된 실시예의 또 다른 일반적인 양상은, 광학 집적 회로를 갖는 디바이스를 포함하며, 광학 집적 회로는 SOI(silicon on insulator) 기판을 포함한다. 디바이스는 또한, 상기 기판의 배면을 통해 연장하는 TSV(through substrate via), 및 상기 기판의 상면에 형성된 광학 특징부를 포함한다. 디바이스는 또한 상기 기판의 상면 위에 형성된 상호접속 구조물을 포함하며, 상기 상호접속 구조물은 상기 광학 집적 회로의 전기적 컴포넌트에의 전기적 접속을 제공한다. 디바이스는, 본드 계면에 의해 상기 광학 집적 회로에 본딩된 전자 집적 회로를 더 포함한다. 상기 본드 계면은, 제2 유전체 층에 용융 본딩된 제1 유전체 층 및 제2 금속 패드에 금속-금속 본딩된 제1 금속 패드를 포함한다. 디바이스는 또한 상기 광학 특징부에 정렬된 광학 경로를 포함하며, 상기 광학 경로는 상기 디바이스의 최상부 표면으로 연장한다. 상기 광학 경로의 일부는 상기 상호접속 구조물을 통해 그리고 상기 제1 유전체 층을 통해 연장하고 광학 계면이 없다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
제1 집적 회로 다이 상에 광학 특징부(optical feature)를 형성하는 단계;
상기 제1 집적 회로 다이 위에 상호접속 구조물을 형성하는 단계 - 상기 상호접속 구조물은 복수의 적층된 재료들을 포함하며, 상기 상호접속 구조물은 상기 광학 특징부로 연장하는 광 경로에 대해 제1 광학 간섭도(degree of optical interference)를 부여함 - ;
상기 제1 집적 회로 다이에 제2 집적 회로 다이를 본딩하는 단계;
상기 광학 특징부 위의 상기 상호접속 구조물에 갭을 형성하도록 상기 상호접속 구조물의 일부를 제거하는 단계; 및
상기 갭을 갭 충전 재료로 채우는 단계 - 상기 갭 충전 재료는 상기 광 경로에 대해 상기 제1 광학 간섭도보다는 작은 제2 광학 간섭도를 부여함 -
를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 상호접속 구조물 위에 본딩 유전체 층을 퇴적하는 단계; 및
상기 광학 특징부 위의 상기 본딩 유전체 층의 일부를 제거하는 단계
를 더 포함하고, 상기 갭은 상기 본딩 유전체 층을 통해 연장하는 것인 방법.
실시예 3. 실시예 2에 있어서,
상기 갭을 갭 충전 재료로 채우는 단계는 상기 본딩 유전체 층 위에 보호 유전체 재료를 퇴적하는 단계를 포함하며, 상기 보호 유전체 재료는 상기 갭을 채우고 상기 제2 집적 회로 다이를 적어도 부분적으로 봉지하는(encapsulate) 것인 방법.
실시예 4. 실시예 3에 있어서,
상기 본딩 유전체 층 및 상기 보호 유전체 재료는 동일한 재료 조성으로 형성되는 것인 방법.
실시예 5. 실시예 1에 있어서,
상기 갭을 갭 충전 재료로 채우는 단계는 상기 갭에 본딩 유전체 층을 퇴적하는 단계를 포함하고, 또한,
상기 제1 집적 회로 다이에 제2 집적 회로 다이를 본딩하는 단계는 상기 본딩 유전체 층의 상부 표면에 상기 제2 집적 회로 다이의 제2 본딩 유전체 층을 본딩하는 단계를 포함하는 것인 방법.
실시예 6. 실시예 5에 있어서,
상기 제1 집적 회로 다이에 제2 집적 회로 다이를 본딩하는 단계는, 상기 본딩 유전체 층의 상부 표면에 매립된 본드 패드와 상기 제2 본딩 유전체 층의 상부 표면에 매립된 제2 본드 패드 사이에 금속성 본드를 형성하는 단계를 포함하는 것인 방법.
실시예 7. 실시예 1에 있어서,
상기 상호접속 구조물 위에 제1 유전체 층을 퇴적하는 단계;
상기 제1 유전체 층 위에 제2 유전체 층을 퇴적하는 단계;
상기 광학 특징부와 정렬되도록 관통 연장하는 개구를 갖도록 상기 제1 유전체 층 및 상기 제2 유전체 층을 패터닝하는 단계; 및
상기 개구 및 상기 갭을 제3 유전체 특징부로 채우는 단계
를 더 포함하는 방법.
실시예 8. 실시예 7에 있어서,
상기 제1 집적 회로 다이 상의 제1 유전체 층을 상기 제2 집적 회로 다이 상의 대응하는 용융 본딩 유전체 층에 용융 본딩하는 단계; 및
상기 제2 유전체 층으로 상기 제2 집적 회로 다이를 적어도 부분적으로 봉지하는 단계
를 더 포함하는 방법.
실시예 9. 방법에 있어서,
제1 집적 회로 다이 상에 광학 특징부를 형성하는 단계;
상기 제1 집적 회로 다이 위에 상호접속 구조물을 형성하는 단계 - 상기 상호접속 구조물은 복수의 적층된 유전체 층들을 포함하며, 상기 적층된 유전체 층들의 개별 유전체 층들 사이에 광학 계면(optical interface)이 존재함 - ;
상기 제1 집적 회로 다이에 제2 집적 회로 다이를 본딩하는 단계;
상기 광학 특징부 위의 상기 상호접속 구조물의 일부를 제거함으로써 상기 광학 특징부 위에 갭을 형성하는 단계; 및
상기 갭을 갭 충전 재료로 채우는 단계 - 상기 갭 충전 재료는 상기 광학 특징부에서부터 적어도 상기 상호접속 구조물의 최상부 표면만큼 높은 높이까지 어떠한 광학 계면도 갖지 않음 -
를 포함하는 방법.
실시예 10. 실시예 9에 있어서,
상기 제1 집적 회로 다이에 제2 집적 회로 다이를 본딩하는 단계는 상기 제1 집적 회로 다이에 상기 제2 집적 회로 다이를 하이브리드 본딩하는 단계를 포함하는 것인 방법.
실시예 11. 실시예 10에 있어서,
상기 제1 집적 회로 다이 상에 제1 본딩 유전체 층을 그리고 상기 제2 집적 회로 다이 상에 제2 본딩 유전체 층을 퇴적하는 단계;
상기 제1 본딩 유전체 층에 제1 본드 패드를 그리고 상기 제2 본딩 유전체 층에 제2 본드 패드를 형성하는 단계;
상기 제1 본딩 유전체 층에, 상기 제2 본딩 유전체 층에, 또는 둘 다에 표면 트리트먼트 프로세스를 적용하는 단계; 및
상기 제1 본딩 유전체 층과 상기 제2 본딩 유전체 층을 접촉시키고 상기 제1 본드 패드와 상기 제2 본드 패드를 접촉시키는 단계
를 더 포함하는 방법.
실시예 12. 실시예 9에 있어서,
관통 연장하는 TSV(through substrate via)를 노출시키도록 상기 제1 집적 회로 다이의 기판의 배면을 박형화하는 단계; 및
상기 TSV와 전기적 접촉하는 전기 커넥터를 형성하는 단계
를 더 포함하는 방법.
실시예 13. 실시예 9에 있어서,
상기 갭을 갭 충전 재료로 채우는 단계는 상기 제2 집적 회로 다이의 최상부 표면과 실질적으로 동등한 높이로 연장하도록 상기 갭 충전 재료를 형성하는 단계를 포함하는 것인 방법.
실시예 14. 실시예 13에 있어서,
상기 갭 충전 재료는 상기 제2 집적 회로 다이를 적어도 부분적으로 봉지하는 것인 방법.
실시예 15. 실시예 11에 있어서,
상기 갭을 갭 충전 재료로 채우는 단계는 상기 갭을 상기 제1 본딩 유전체 층으로 채우는 단계를 포함하는 것인 방법.
실시예 16. 실시예 15에 있어서,
상기 제1 본딩 유전체 층 위에 보호 유전체 층을 퇴적하는 단계를 더 포함하며, 상기 보호 유전체 층은 미리 선택된 파장에서 상기 본딩 유전체 층의 광학 특성과 실질적으로 유사한 광학 특성을 갖는 것인 방법.
실시예 17. 실시예 9에 있어서,
상기 상호접속 구조물 위에 제1 유전체 층을 형성하는 단계;
상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
상기 광학 특징부 위에 갭을 형성하는 단계에 더하여 상기 제1 유전체 층의 일부 및 상기 제2 유전체 층의 일부를 제거하는 단계; 및
상기 갭을 제3 유전체 재료로 채우는 단계 - 상기 제3 유전체 층은 상기 제2 유전체 층의 최상부 표면으로 연장하는 계면 없이 균질한 재료임 -
를 더 포함하는 방법.
실시예 18. 디바이스에 있어서,
광학 집적 회로로서,
SOI(silicon on insulator) 기판;
상기 기판의 배면을 통해 연장하는 TSV(through substrate via);
상기 기판의 상면에 형성된 광학 특징부; 및
상기 기판의 상면 위에 형성된 상호접속 구조물 - 상기 상호접속 구조물은 상기 광학 집적 회로의 전기적 컴포넌트에의 전기적 접속을 제공함 -
을 포함하는, 상기 광학 집적 회로;
본드 계면에 의해 상기 광학 집적 회로에 본딩된 전자 집적 회로 - 상기 본드 계면은, 제2 유전체 층에 용융 본딩된 제1 유전체 층 및 제2 금속 패드에 금속-금속 본딩된 제1 금속 패드를 포함함 - ; 및
상기 광학 특징부에 정렬된 광학 경로 구조물 - 상기 광학 경로 구조물은 상기 디바이스의 최상부 표면으로 연장하는 유전체 재료를 포함하며, 상기 광학 경로 구조물의 일체형 부분은 상기 상호접속 구조물을 통해 그리고 상기 제1 유전체 층을 통해 연장하고 상기 제1 유전체 층의 상부 표면에서부터 하부 표면으로 상기 상호접속 구조물까지 광학 계면이 없음 -
을 포함하는 디바이스.
실시예 19. 실시예 18에 있어서,
상기 광학 경로 구조물은 그의 길이를 따라 상기 광학 특징부에서부터 상기 디바이스의 최상부 표면까지 광학 계면이 없는 것인 디바이스.
실시예 20. 실시예 18에 있어서,
상기 광학 경로 구조물은 상기 본드 계면과 실질적으로 정렬된 하나의 광학 계면을 포함하는 것인 디바이스.

Claims (10)

  1. 방법에 있어서,
    제1 집적 회로 다이 상에 광학 특징부(optical feature)를 형성하는 단계;
    상기 제1 집적 회로 다이 위에 상호접속 구조물을 형성하는 단계 - 상기 상호접속 구조물은 복수의 적층된 재료들을 포함하며, 상기 상호접속 구조물은 상기 광학 특징부로 연장하는 광 경로에 대해 제1 광학 간섭도(degree of optical interference)를 부여함 - ;
    상기 제1 집적 회로 다이에 제2 집적 회로 다이를 본딩하는 단계;
    상기 광학 특징부 위의 상기 상호접속 구조물에 갭을 형성하도록 상기 상호접속 구조물의 일부를 제거하는 단계; 및
    상기 갭을 갭 충전 재료로 채우는 단계 - 상기 갭 충전 재료는 상기 광 경로에 대해 상기 제1 광학 간섭도보다는 작은 제2 광학 간섭도를 부여함 -
    를 포함하는 방법.
  2. 청구항 1에 있어서,
    상기 상호접속 구조물 위에 본딩 유전체 층을 퇴적하는 단계; 및
    상기 광학 특징부 위의 상기 본딩 유전체 층의 일부를 제거하는 단계
    를 더 포함하고, 상기 갭은 상기 본딩 유전체 층을 통해 연장하는 것인 방법.
  3. 청구항 2에 있어서,
    상기 갭을 갭 충전 재료로 채우는 단계는 상기 본딩 유전체 층 위에 보호 유전체 재료를 퇴적하는 단계를 포함하며, 상기 보호 유전체 재료는 상기 갭을 채우고 상기 제2 집적 회로 다이를 적어도 부분적으로 봉지하는(encapsulate) 것인 방법.
  4. 청구항 3에 있어서,
    상기 본딩 유전체 층 및 상기 보호 유전체 재료는 동일한 재료 조성으로 형성되는 것인 방법.
  5. 청구항 1에 있어서,
    상기 갭을 갭 충전 재료로 채우는 단계는 상기 갭에 본딩 유전체 층을 퇴적하는 단계를 포함하고, 또한,
    상기 제1 집적 회로 다이에 제2 집적 회로 다이를 본딩하는 단계는 상기 본딩 유전체 층의 상부 표면에 상기 제2 집적 회로 다이의 제2 본딩 유전체 층을 본딩하는 단계를 포함하는 것인 방법.
  6. 청구항 5에 있어서,
    상기 제1 집적 회로 다이에 제2 집적 회로 다이를 본딩하는 단계는, 상기 본딩 유전체 층의 상부 표면에 매립된 본드 패드와 상기 제2 본딩 유전체 층의 상부 표면에 매립된 제2 본드 패드 사이에 금속성 본드를 형성하는 단계를 포함하는 것인 방법.
  7. 청구항 1에 있어서,
    상기 상호접속 구조물 위에 제1 유전체 층을 퇴적하는 단계;
    상기 제1 유전체 층 위에 제2 유전체 층을 퇴적하는 단계;
    상기 광학 특징부와 정렬되도록 관통 연장하는 개구를 갖도록 상기 제1 유전체 층 및 상기 제2 유전체 층을 패터닝하는 단계; 및
    상기 개구 및 상기 갭을 제3 유전체 특징부로 채우는 단계
    를 더 포함하는 방법.
  8. 청구항 7에 있어서,
    상기 제1 집적 회로 다이 상의 제1 유전체 층을 상기 제2 집적 회로 다이 상의 대응하는 용융 본딩 유전체 층에 용융 본딩하는 단계; 및
    상기 제2 유전체 층으로 상기 제2 집적 회로 다이를 적어도 부분적으로 봉지하는 단계
    를 더 포함하는 방법.
  9. 방법에 있어서,
    제1 집적 회로 다이 상에 광학 특징부를 형성하는 단계;
    상기 제1 집적 회로 다이 위에 상호접속 구조물을 형성하는 단계 - 상기 상호접속 구조물은 복수의 적층된 유전체 층들을 포함하며, 상기 적층된 유전체 층들의 개별 유전체 층들 사이에 광학 계면(optical interface)이 존재함 - ;
    상기 제1 집적 회로 다이에 제2 집적 회로 다이를 본딩하는 단계;
    상기 광학 특징부 위의 상기 상호접속 구조물의 일부를 제거함으로써 상기 광학 특징부 위에 갭을 형성하는 단계; 및
    상기 갭을 갭 충전 재료로 채우는 단계 - 상기 갭 충전 재료는 상기 광학 특징부에서부터 적어도 상기 상호접속 구조물의 최상부 표면만큼 높은 높이까지 어떠한 광학 계면도 갖지 않음 -
    를 포함하는 방법.
  10. 디바이스에 있어서,
    광학 집적 회로로서,
    SOI(silicon on insulator) 기판;
    상기 기판의 배면을 통해 연장하는 TSV(through substrate via);
    상기 기판의 상면에 형성된 광학 특징부; 및
    상기 기판의 상면 위에 형성된 상호접속 구조물 - 상기 상호접속 구조물은 상기 광학 집적 회로의 전기적 컴포넌트에의 전기적 접속을 제공함 -
    을 포함하는, 상기 광학 집적 회로;
    본드 계면에 의해 상기 광학 집적 회로에 본딩된 전자 집적 회로 - 상기 본드 계면은, 제2 유전체 층에 용융 본딩된 제1 유전체 층 및 제2 금속 패드에 금속-금속 본딩된 제1 금속 패드를 포함함 - ; 및
    상기 광학 특징부에 정렬된 광학 경로 구조물 - 상기 광학 경로 구조물은 상기 디바이스의 최상부 표면으로 연장하는 유전체 재료를 포함하며, 상기 광학 경로 구조물의 일체형 부분은 상기 상호접속 구조물을 통해 그리고 상기 제1 유전체 층을 통해 연장하고 상기 제1 유전체 층의 상부 표면에서부터 하부 표면으로 상기 상호접속 구조물까지 광학 계면이 없음 -
    을 포함하는 디바이스.
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