KR20210114094A - 디스플레이 장치 - Google Patents

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KR20210114094A
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한병욱
유춘기
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삼성디스플레이 주식회사
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Abstract

본 발명은 고해상도에서 화질이 개선된 디스플레이 장치를 위하여, 기판 상에 서로 이격하여 배치되며 서로 다른 색을 발광하는, 제1 화소, 제2 화소 및 제3 화소; 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소 각각에 대응하는 개구를가져 발광영역을 정의하는, 화소정의막; 상기 제1 화소 및 상기 제2 화소 사이의 상기 화소정의막 상에 위치한, 제1 댐부; 및 상기 제2 화소 및 상기 제3 화소 사이의 상기 화소정의막 상에 위치한, 제2 댐부를 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display Apparatus}
본 발명은 디스플레이 장치에 관한 것으로서, 더 상세하게는 고해상도에서 화질이 개선된 디스플레이 장치에 관한 것이다.
근래에 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
디스플레이 장치들 중, 유기발광 디스플레이 장치는 시야각이 넓고 컨트라스트(contrast)가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가지고 있어 차세대 디스플레이 장치로서 주목을 받고 있다.
일반적으로 유기발광 디스플레이 장치는 기판 상에 박막트랜지스터 및 유기발광소자들을 형성하고, 유기발광소자들이 스스로 빛을 발광하여 작동한다. 이러한 유기발광 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
그러나 이러한 종래의 디스플레이 장치는, 해상도가 높아짐에 따라 화소 간 거리가 짧아져 화소들 간에 혼색이 발생한다는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고해상도에서 화질이 개선된 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판 상에 서로 이격하여 배치되며 서로 다른 색을 발광하는, 제1 화소, 제2 화소 및 제3 화소; 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소 각각에 대응하는 개구를 가져 발광영역을 정의하는, 화소정의막; 상기 제1 화소 및 상기 제2 화소 사이의 상기 화소정의막 상에 위치한, 제1 댐부; 및 상기 제2 화소 및 상기 제3 화소 사이의 상기 화소정의막 상에 위치한, 제2 댐부를 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 제1 화소, 상기 제2 화소 및 상기 제1 댐부는 제1 방향을 따라 배치되고, 상기 제2 화소, 상기 제3 화소 및 상기 제2 댐부는 상기 제1 방향과 교차하는 제2 방향을 따라 배치될 수 있다.
본 실시예에 따르면, 상기 제1 화소와 상기 제2 화소 사이의 최단거리는 상기 제1 화소와 상기 제3 화소의 최단거리 보다 짧을 수 있다.
본 실시예에 따르면, 상기 제1 화소와 상기 제2 화소 사이의 최단거리는 17㎛미만일 수 있다.
본 실시예에 따르면, 상기 제1 화소와 상기 제3 화소의 최단거리는 20㎛ 내지 25㎛일 수 있다.
본 실시예에 따르면, 상기 제1 댐부 및 상기 제2 댐부는 상기 화소정의막과 동일 물질을 포함하여 일체(一體)로 구비될 수 있다.
본 실시예에 따르면, 상기 제1 댐부 및 상기 제2 댐부는 상기 화소정의막과 상이한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 화소정의막 상에 배치되는 스페이서를 더 포함하고, 상기 제1 댐부 및 상기 제2 댐부는 스페이서와 동일 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 댐부 및 상기 제2 댐부는 역테이퍼 형상을 가질 수 있다.
본 실시예에 따르면, 상기 제1 댐부 및 상기 제2 댐부 각각은 제1 거리로 이격되어 배치된 제1 서브댐 및 제2 서브댐을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 거리는 1㎛ 내지 3㎛일 수 있다.
본 실시예에 따르면, 상기 제1 서브댐 및 상기 제2 서브댐 사이에 위치하는 밸리(Valley)를 더 포함할 수 있다.
본 실시예에 따르면, 평면 상에서, 상기 제1 댐부 및 상기 제2 댐부 각각은 사각 형상을 가지며, 제1 축 방향으로 8㎛ 내지 12㎛의 제1 폭을 갖고, 상기 제1 축과 수직하는 제2 축 방향으로 4㎛ 내지 8㎛의 제2 폭을 가질 수 있다.
본 실시예에 따르면, 상기 화소정의막의 상기 개구와 상기 제1 댐부 또는 상기 제2 댐부 사이의 최단거리는 3㎛ 이하일 수 있다.
본 실시예에 따르면, 상기 제1 화소는 적색 광을 발광하고, 상기 제2 화소는 녹색 광을 발광하고, 상기 제3 화소는 청색 광을 발광할 수 있다.
본 실시예에 따르면, 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소는 복수 개 구비되며, 상기 복수의 제1 화소 및 상기 복수의 제2 화소는 제3 방향을 따라 교번하여 배치되며, 상기 복수의 제2 화소는 상기 제3 방향과 교차하는 제4 방향을 따라 배치될 수 있다.
본 실시예에 따르면, 상기 제3 방향을 따르는 상기 제1 댐부와 상기 제2 댐부 사이의 최단거리는 3㎛ 이하일 수 있다.
본 실시예에 따르면, 상기 제1 댐부 및 상기 제2 댐부는 복수 개 구비되며, 상기 제4 방향을 따르는, 상기 복수의 제1 댐부 사이의 최단거리 및 상기 복수의 제2 댐부 사이의 최단거리는 3㎛ 이하일 수 있다.
본 실시예에 따르면, 상기 제1 댐부 및 상기 제2 댐부의 높이는 2㎛ 이상일 수 있다.
본 실시예에 따르면, 평면 상에서, 상기 제1 댐부 및 상기 제2 댐부 각각은 상기 단축 방향으로 돌출된 돌출부를 포함할 수 있다.
본 실시예에 따르면, 상기 돌출부는 상기 단축 방향을 따르는 1㎛ 내지 5㎛의 제3 폭을 갖고, 상기 장축 방향을 따르는 1㎛ 내지 5㎛의 제4 폭을 가질 수 있다.
본 발명의 다른 관점에 따르면, 기판 상에 서로 이격하여 배치되는, 제1 색 발광용 제1 화소전극 및 제2색 발광용 제2 화소전극; 상기 제1 화소전극 및 상기 제2 화소전극 각각의 중앙부를 노출시키는 제1 개구 및 제2 개구를 가져 발광영역을 정의하는, 화소정의막; 및 상기 제1 화소전극 및 상기 제2 화소전극 사이의 상기 화소정의막 상에 배치되는, 제1 댐부를 구비하고, 상기 제1 개구 및 상기 제2 개구 사이의 최단거리는 17㎛ 미만인, 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 기판 상에 배치되는, 제3 색 발광용 제3 화소전극; 및 상기 제2 화소전극 및 상기 제3 화소전극 사이의 상기 화소정의막 상에 배치되는, 제2 댐부;를 더 포함하고, 상기 화소정의막은 상기 제3 화소전극의 중앙부를 노출시키는 제3 개구를 가지며, 상기 제2 개구 및 상기 제3 개구 사이의 최단거리는 17㎛ 미만일 수 있다.
본 실시예에 따르면, 상기 제1 화소전극, 상기 제1 댐부 및 상기 제2 화소전극은 제1 방향을 따라 배치되고, 상기 제2 화소전극, 상기 제2 댐부 및 상기 제3 화소전극은 상기 제1 방향과 교차하는 제2 방향을 따라 배치될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고해상도에서 화질이 개선된 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(1)를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 패널(10)을 개략적으로 나타낸 평면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 디스플레이 장치에 포함될 수 있는 화소의 등가회로도들이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 디스플레이 장치의 일 화소의 단면을 개략적으로 도시하는 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 표시영역의 일부를 개략적으로 도시한 평면도이다.
도 6은 도 5의 A1-A1' 선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 7은 도 5의 변형예이다.
도 8 및 도 10은 본 발명의 일 실시예에 따른 디스플레이 장치의 표시영역의 일부를 개략적으로 도시한 평면도들이다.
도 9는 도 8의 A2-A2' 선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 10은 도 9의 변형예이다.
도 11 및 도 12는 도 5의 변형예이다.
도 13 및 도 14는 본 발명의 일 실시예들에 따른 디스플레이 장치의 표시영역의 일부를 개략적으로 도시한 단면도들이다.
도 15는 본 발명의 일 실시예에 따른 디스플레이 장치의 표시영역의 일부를 개략적으로 도시한 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(1)를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 디스플레이 장치(1)는 이미지를 구현하는 표시영역(DA)과 이미지를 구현하지 않는 비표시영역인 주변영역(PA)을 포함한다. 디스플레이 장치(1)는 표시영역(DA)에 배치된 화소(P)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다.
도 1에서는 표시영역(DA)이 사각형인 디스플레이 장치(1)를 도시하고 있으나 본 발명은 이에 한정되지 않는다. 표시영역(DA)의 형상은 원형, 타원, 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다. 또한, 도 1의 디스플레이 장치(1)는 플랫(flat)한 형태의 평판 디스플레이 장치를 도시하나, 디스플레이 장치(1)는 플렉서블, 벤더블, 폴더블, 롤러블(flexible, bendable, foldable, rollable) 디스플레이 장치 등 다양한 형태로 구현될 수 있음은 물론이다. 디스플레이 장치(1)가 플렉서블, 벤더블, 폴더블로 구현될 경우, 표시영역(DA)의 일부 또는 전체가 플렉서블, 벤더블, 폴더블로 구현될 수 있다.
도시되지는 않았으나, 디스플레이 장치(1)는 디스플레이 패널(10, 도 2)의 일측에 위치한 컴포넌트(component)(미도시)를 포함할 수 있다. 컴포넌트는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치(1)는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 패널(10)을 개략적으로 나타낸 평면도이다.
도 2를 참조하면, 디스플레이 장치(1)는 기판(100)의 표시영역(DA)에 배치된 화소(P)를 포함한다. 화소(P)는 유기발광다이오드(OLED)와 같은 표시요소를 포함할 수 있다. 화소(P)는 복수 개 구비되며, 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 실시예에서 화소(P)는 실질적으로 부화소를 의미하며, 표시영역(DA)에서 화소(P)는 적어도 1개 이상 그룹핑(grouping)되어 일 단위화소를 구성할 수 있다.
표시영역(DA)은 박막봉지층(300)을 통해 커버(cover)되어 외기 또는 수분 등으로부터 보호될 수 있다. 박막봉지층(300)은 표시영역(DA)의 전면(全面)에 대응되도록 일체(一體)로 구비되며, 주변영역(PA) 상에도 일부 배치될 수 있다. 박막봉지층(300)은 후술할 제1 스캔 구동회로(120), 제2 스캔 구동회로(130), 데이터 구동회로(150), 제1 전원공급배선(160) 및 제2 전원공급배선(170)의 일부 또는 전부를 덮도록 구비될 수 있다. 유기발광다이오드(OLED)는 수분 및 산소 등 외부요인에 취약한 특성을 갖는바, 박막봉지층(300)을 통해 유기발광다이오드(OLED)를 밀봉함으로써 디스플레이 패널(10)의 신뢰성을 향상시킬 수 있다. 디스플레이 패널(10)이 후술할 봉지기판 대신 박막봉지층(300)을 구비하는 경우, 디스플레이 패널(10)의 두께를 감소시킴과 동시에 가요성(flexibility)를 향상시킬 수 있다.
선택적 실시예로, 박막봉지층(300) 대신 기판(100) 상부에 봉지기판(미도시)이 구비될 수 있다. 봉지기판은 기판(100) 상에 형성된 구성요소들을 사이에 두고 기판(100)과 대향하여 배치될 수 있다. 봉지기판은 주변영역(PA) 상에 위치한 실런트(sealant)(미도시)를 통해 기판(100)과 합착될 수 있으며, 표시영역(DA)을 외부로부터 밀봉하여 유기발광다이오드(OLED)와 같은 표시요소가 외기 및 수분에 노출되는 것을 방지할 수 있다.
화소(P)는 주변영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 제1 스캔 구동회로(120), 제2 스캔 구동회로(130), 단자(140), 데이터 구동회로(150), 제1 전원공급배선(160) 및 제2 전원공급배선(170)이 배치될 수 있다.
제1 스캔 구동회로(120)는 스캔라인(SL)을 통해 각 화소(SP)에 스캔 신호를 제공할 수 있다. 제1 스캔 구동회로(120)의 일측에는 발광제어 구동회로(122)가 위치할 수 있다. 발광제어 구동회로(122)는 발광 제어선(EL)을 통해 각 화소에 발광 제어 신호를 제공할 수 있다. 제2 스캔 구동회로(130)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(120)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소(P)들 중 일부는 제1 스캔 구동회로(120)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(130)에 연결될 수 있다. 다른 실시예로, 제2 스캔 구동회로(130)는 생략될 수 있다.
단자(140)는 기판(100)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 디스플레이 패널(10)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 디스플레이 패널(10)로 전달한다.
제어부에서 생성된 제어 신호는 인쇄회로기판(PCB)을 통해 제1 및 제2 스캔 구동회로(120, 130)에 각각 전달될 수 있다. 제어부는 제1 및 제2 전원 전달 (161, 171)을 통해 제1 및 제2 전원공급배선(160, 170)에 각각 제1 및 제2 전원전압(ELVDD, ELVSS)을 제공할 수 있다. 제1 전원전압(ELVDD)은 제1 전원공급배선(160)과 연결된 구동전압라인(PL)을 통해 각 화소(P)의 화소회로에 제공되고, 제2 전원전압(ELVSS)은 제2 전원공급배선(170)과 연결된 각 화소(P)의 대향전극에 제공될 수 있다.
데이터 구동회로(150)는 데이터라인(DL)에 전기적으로 연결된다. 데이터 구동회로(150)의 데이터 신호는 단자(140)에 연결된 신호전송배선(151) 및 신호전송배선(151)과 연결된 데이터라인(DL)을 통해 각 화소(P)에 제공될 수 있다. 도 2는 데이터 구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 다른 실시예로, 데이터 구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(150)는 단자(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다.
제1 전원공급배선(160)은 표시영역(DA)을 사이에 두고 x방향을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 디스플레이 장치에 포함될 수 있는 화소의 등가회로도들이다.
도 3a를 참조하면, 각 화소(P)는 구동전압라인(PL), 스캔라인(SL) 및 데이터라인(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(Td), 스위칭 박막트랜지스터(Ts) 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(Ts)는 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터라인(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(Td)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(Ts) 및 구동전압라인(PL)에 연결되며, 스위칭 박막트랜지스터(Ts)로부터 전달받은 전압과 구동전압라인(PL)에 공급되는 구동전압, 즉 제1 전원전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(Td)는 구동전압라인(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압라인(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 3a에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 화소회로(PC)는 도 3b와 같이 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수 있다. 다른 실시예로, 화소회로(PC)는 2개 이상의 스토리지 커패시터를 포함할 수도 있다.
도 3b를 참조하면, 화소(P)는 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 복수의 박막트랜지스터들(T1--T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 박막트랜지스터들(T1--T7) 및 스토리지 커패시터는 신호라인(SL, SL-1, EL, DL), 초기화전압라인(VL) 및 구동전압라인(PL)에 연결될 수 있다.
도 3b에서는 각 화소(P)가 신호라인(SL, SL-1, EL, DL), 초기화전압라인(VL) 및 구동전압라인(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 신호라인(SL, SL-1, EL, DL) 중 적어도 어느 하나, 초기화전압라인(VL)과 구동전압라인(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
복수의 박막트랜지스터들(T1--T7)은 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
신호라인은 스캔신호(Sn)를 구동 박막트랜지스터(T1)와 보상 박막트랜지스터(T3)에 전달하는 스캔라인(SL), 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(SL-1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광 제어라인(EL), 스캔라인(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함한다.
구동전압라인(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압라인(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(Cst1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔라인(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터라인(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압라인(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔라인(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(Cst1), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(Diode connection)시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 이전 스캔라인(SL-1)에 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)과 초기화전압라인(VL)에 연결되어 있으며, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(Cst1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광 제어라인(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압라인(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광 제어라인(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7) 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어라인(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이전 스캔라인(SL-1)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4) 및 초기화전압라인(VL)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킨다.
도 3b에서는 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 이전 스캔라인(SL-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 신호라인(예컨대, 이후 스캔라인)에 연결되어 상기 신호라인에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 제2 스토리지 축전판(Cst2)은 구동전압라인(PL)에 연결되어 있으며, 유기발광다이오드(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 3b에서는 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 디스플레이 장치의 일 화소의 단면을 개략적으로 도시하는 단면도들이다.
먼저 도 4a를 참조하면, 표시영역(DA)에 위치한 화소(P)는 화소회로(PC)를 포함하고, 화소회로(PC)는 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)를 포함한다. 도 4a의 박막트랜지스터(TFT)는 도 3a의 박막트랜지스터들(Td, Ts) 중 하나일 수 있으며, 예컨대 구동 박막트랜지스터(Td)일 수 있다.
화소회로층(110)은 기판(100) 상에 순차적으로 위치하는 버퍼층(101), 게이트절연층(103), 제1 층간 절연층(107) 및 평탄화층(109)을 포함할 수 있다.
버퍼층(101)은 불순물의 침투를 방지하기 위해, 기판(100) 상에 배치되며, 게이트절연층(103)은 박막트랜지스터(TFT)의 반도체층(211)과 게이트전극(213) 사이에 개재될 수 있다. 제1 층간 절연층(107)은 박막트랜지스터(TFT)의 게이트전극(213)과 소스전극(215s) 및 드레인전극(215d) 사이에 개재되며, 동시에 스토리지 커패시터(Cst)의 하부전극(217)과 상부전극(219) 사이에 개재되어 유전체로서 기능할 수 있다.
버퍼층(101), 게이트절연층(103), 제1 층간 절연층(107)은 모두 절연성 무기물로 형성된다. 예컨대, 버퍼층(101), 게이트절연층(103) 및 제1 층간 절연층(107)은 각각 실리콘 질화물, 실리콘 산화물, 및/또는 실리콘산질화물로 형성될 수 있다.
도 4a에서는, 화소회로(PC)의 박막트랜지스터(TFT)가 탑 게이트 타입인 경우를 설명하였으나, 본 발명은 이에 제한되지 않는다. 또 다른 실시예로, 박막트랜지스터(TFT)는 바텀 게이트 타입일 수 있다.
또한, 도 4에서는 스토리지 커패시터(Cst)의 하부전극(217)과 상부전극(219)이 각각 게이트전극(213)과 소스전극(215s) 및 드레인전극(215d)과 동일한 물질을 포함하도록 동일 층에 위치하는 경우를 설명하였으나, 본 발명은 이에 제한되지 않으며, 다양하게 변경 가능하다.
유기발광다이오드(OLED)는 컨택홀을 갖는 평탄화층(109)을 사이에 두고 화소회로(PC)와 전기적으로 연결된 화소전극(210), 화소전극(210)과 마주보는 대향전극(230) 및 이들 사이에 개재되는 중간층(220)을 포함한다. 일 실시예로, 평탄화층(109)은 절연성 유기물로 형성될 수 있다.
화소전극(210)은 화소정의막(240)에 구비된 개구(OP)를 통해 노출되며, 화소전극(210)의 가장자리는 절연성 유기물로 형성된 화소정의막(240)에 의해 커버될 수 있다. 일 실시예로서, 화소전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함할 수 있다.
대향전극(230)은 일체로 형성되어 표시영역(DA)을 전체적으로 커버할 수 있다. 일 실시예로서, 대향전극(230)은 은(Ag)과 마그네슘(Mg)을 함유하는 박막 금속층, 또는 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3 indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)와 같은 투광성 도전층(TCO, transparent conductive oxide)일 수 있다.
중간층(220)은 적색, 녹색 및 청색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물로 형성될 수 있으며, 표시영역(DA) 중 화소(P)에 대응하여 패터닝될 수 있다.
본 실시예에서 중간층(220)은 발광층(223)을 포함할 수 있다. 발광층(223)의 상/하부에는 발광층(223)을 사이에 두고 발광층(223)과 화소전극(210) 사이에 개재되는 제1 기능층(221) 및 중간층(220)과 대향전극(230) 사이에 개재되는 제2 기능층(222) 중 적어도 어느 하나의 기능층을 포함할 수 있다. 제1 기능층(221)과 제2 기능층(222)은 화소전극(210) 상에 패터닝되어 형성되는 발광층(223)과는 달리, 표시영역(DA)의 전면에 걸쳐 형성되는 공통층일 수 있다.
제1 기능층(221)은 예컨대, 정공 주입층(HIL: Hole Injection Layer) 및 정공 수송층(HTL: Hole Transport Layer) 중 적어도 어느 하나를 포함할 수 있다. 정공 주입층은 애노드에서 정공을 용이하게 방출되게 하며, 정공 수송층은 정공 주입층의 정공이 발광층까지 전달되게 한다. 제2 기능층(222)은 전자 수송층(ETL: Electron Transport Layer) 및 전자 주입층(EIL: Electron Injection Layer) 중 적어도 어느 하나를 포함할 수 있다. 전자 주입층은 캐소드에서 전자를 용이하게 방출되게 하며, 전자 수송층은 전자 주입층의 전자가 발광층까지 전달되게 한다.
유기발광다이오드(OLED) 상에는 박막봉지층(300)이 배치된다. 도 4a에서는 박막봉지층(300)이 표시영역(DA) 상에 위치한 것을 도시하고 있으나, 박막봉지층(300)은 도 2와 같이 주변영역(PA) 상에도 일부 배치될 수 있다.
박막봉지층(300)은 제1 및 제2 무기봉지층(310, 330)과 유기봉지층(320)을 포함한다. 예컨대, 박막봉지층(300)은 제1 무기봉지층(310), 유기봉지층(320), 및 제2 무기봉지층(330)이 순차적으로 적층되어 형성될 수 있다. 제1 및 제2 무기봉지층(310, 330)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물 및 실리콘 산화질화물 중 적어도 어느 하나의 물질을 포함할 수 있다. 제1 및 제2 무기봉지층(310, 330)은 예컨대 화학기상증착(CVD) 공정에 의해 형성될 수 있다.
유기봉지층(320)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 및 페릴렌계 수지로 이루어진 군으로부터 선택된 하나 이상의 물질을 포함할 수 있다. 일 실시예로서, 유기봉지층(320)은 HMDSO (Hexamethyldisiloxane) 또는 TEOS (tetraethly orthosilicate)와 같은 물질을 원료가스로 사용한 원자층증착(ALD: Atomic Layer Deposition) 공정에 의해 형성될 수 있다. 또 다른 실시예로, 유기봉지층(320)은 액상의 모노머를 증착한 후 열이나 자외선과 같은 빛을 이용하여 경화시킴으로써 형성될 수 있다.
본 실시예에서는 박막봉지층(300)이 2개의 제1 및 제2 무기봉지층(310, 330) 및 1개의 유기봉지층(320)을 구비하는 경우를 설명하였으나, 무기봉지층과 유기봉지층의 적층 순서 및 개수는 이에 한정되지 않는다.
한편 도 4b의 화소회로(PC)는 도 4a 화소회로(PC) 구조에서 차이가 있다. 그 외에 구성들은 도 4a와 동일한바, 이하에서는 화소회로(PC) 구조의 차이점을 중심으로 설명한다.
도 4b를 참조하면, 표시영역(DA)에 위치한 화소(P')는 화소회로(PC')를 포함하고, 화소회로(PC')는 박막트랜지스터(TFT') 및 스토리지 커패시터(Cst')를 포함한다. 도 4b의 박막트랜지스터(TFT')는 도 3b의 박막트랜지스터들(T1~T7) 중 하나일 수 있으며, 예컨대 구동 박막트랜지스터(T1)일 수 있다.
화소회로(PC')는 박막트랜지스터(TFT') 및 스토리지 커패시터(Cst')를 포함한다. 화소회로층(110')은 기판(100) 상에 순차적으로 위치하는 버퍼층(101'), 게이트절연층(103'), 유전체 절연층(105'), 제2 층간 절연층(107') 및 평탄화층(109')을 포함할 수 있다.
버퍼층(101')은 불순물의 침투를 방지하기 위해, 기판(100) 상에 배치되며, 게이트절연층(103')은 박막트랜지스터(TFT')의 반도체층(211')과 게이트전극(213') 사이에 개재되며, 유전체 절연층(105')은 스토리지 커패시터(Cst')의 하부전극(217')과 상부전극(219') 사이에 개재되고, 제2 층간 절연층(107')은 박막트랜지스터(TFT')의 게이트전극(213')과 소스전극(215s') 및 드레인전극(215d') 사이에 개재된다.
버퍼층(101'), 게이트절연층(103'), 유전체 절연층(105'), 층간 절연층(107') 및 평탄화층(109')은 모두 절연성 무기물로 형성된다. 예컨대, 버퍼층(101'), 게이트절연층(103'), 유전체 절연층(105'), 층간 절연층(107') 및 평탄화층(109')은 각각 실리콘 질화물, 실리콘 산화물, 및/또는 실리콘산질화물로 형성될 수 있다.
도 4b에서는, 박막트랜지스터(TFT')와 스토리지 커패시터(Cst')가 중첩되도록 배치되어, 박막트랜지스터(TFT')의 게이트전극(213')이 스토리지 커패시터(Cst')의 하부전극(217')인 경우를 도시하였으나, 본 발명은 이에 한정되는 것은 아니다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 표시영역의 일부를 개략적으로 도시한 평면도이고, 도 6은 도 5의 A1-A1' 선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 5를 참조하면, 표시영역(DA)에는 복수의 화소들(P1, P2, P3)이 배치될 수 있다. 복수의 화소들(P1, P2, P3)은 제1 화소(P1), 제2 화소(P2) 및 제3 화소(P3)를 포함할 수 있다. 도 5에서는 복수의 화소들(P1, P2, P3)이 다이아몬드 펜타일형(pentile type)으로 배치된 것을 도시하나, 본 발명이 반드시 이에 한정되는 것은 아니다. 복수의 화소들(P1, P2, P3)은 예컨대, 스트라이프형(stripe type) 또는 일반 펜타일형으로도 배치될 수 있다.
제1 화소(P1), 제2 화소(P2) 및 제3 화소(P3)는 각각 복수 개 구비되며, 서로 다른 색을 발광할 수 있다. 일 실시예로, 제1 화소(P1)는 적색 광을 발광하고, 제2 화소(P2)는 녹색 광을 발광하고, 제3 화소(P3)는 청색 광을 발광할 수 있다. 일 실시예로, 적색 광을 발광하는 제1 화소(P1)의 발광 영역 및 청색 광을 발광하는 제3 화소(P3)의 발광 영역은 녹색 광을 발광하는 제2 화소(P2)의 발광 영역보다 클 수 있다.
도 6을 참조하면, 제1 화소(P1), 제2 화소(P2) 및 제3 화소(P3) 각각은 기판(100) 상에 배치된 화소회로(PC)에 연결되며, 각각이 제1 내지 제3 화소전극(210R, 210G, 210B)를 포함할 수 있다. 제1 내지 제3 화소전극(210R, 210G, 210B) 상에는 각각 제1 내지 제3 중간층(220R, 220G, 220B)이 배치될 수 있다. 상세하게는, 제1 내지 제3 화소전극(210R, 210G, 210B) 상에는 공통층으로서의 제1 기능층(221) 및 제2 기능층(222)이 배치되고, 제1 기능층(221) 및 제2 기능층(222) 사이에는 각각 제1 내지 제3 발광층(223R, 223G, 223B)이 배치될 수 있다.
본 실시예에서, 복수의 제1 화소(P1)들과 복수의 제2 화소(P2)들은 x,y축과 교차하는 사선방향인 제1 방향(ax1)을 따라 교번하여 배치될 수 있다. 또한, 복수의 제3 화소(P3)들과 복수의 제2 화소(P2)들은 x,y축과 교차하는 사선방향인 제2 방향(ax2)을 따라 교번하여 배치될 수 있다. 제1 방향(ax1)과 제2 방향(ax2)은 서로 교차하는 방향으로, 예컨대 서로 직교할 수 있다.
이러한 화소 배치 구조를 갖는 임의의 4개의 화소들은 마름모 형상으로 배치될 수 있다. 즉, 최인접한 1개의 제1 화소(P1), 2개의 제2 화소(P2) 및 1개의 제3 화소(P3)를 연결한 가상의 선은 마름모 형상일 수 있다. 따라서, 제1 방향(ax1) 또는 제2 방향(ax2)을 따라 배치된 화소들 간의 간격(예, d1)은 제3 방향(ax3)(즉, x방향) 또는 제4 방향(ax4)(즉, y방향)을 따라 배치된 화소들 간의 간격(예, d1')보다 좁게 배치된다. 더욱이, 표시영역(DA)이 고해상도화 됨에 따라 화소들 간의 간격은 점점 더 좁아지게 된다.
이 경우 상대적으로 화소들 간 최단거리가 가깝게 배치되는 제1 화소(P1)와 제2 화소(P2), 제2 화소(P2)와 제3 화소(P3) 사이에 누설 전류가 발생하고, 이로 인해 화소 간의 혼색이 발생하는 문제점이 있을 수 있다. 누설 전류는 복수의 화소들(P1, P2, P3)에 공통층으로 배치되는 유기물층, 즉 제1 기능층(221) 및/또는 제2 기능층(222)을 통해 인접 화소로 전달되므로, 제1 기능층(221) 및/또는 제2 기능층(222)을 타고 전달되는 전류 경로를 증가시키는 것이 요구된다.
이에 본 실시예에서는, 도 5 및 도 6에 도시된 것과 같이 제1 화소(P1)와 제2 화소(P2) 사이에 제1 댐부(DM1)를 배치하고, 제2 화소(P2)와 제3 화소(P3) 사이에 제2 댐부(DM2)를 배치한다. 이를 통해, 제1 화소(P1)와 제2 화소(P2) 사이, 제2 화소(P2)와 제3 화소(P3) 사이의 수평 거리, 즉 유기물층의 경로를 증가시킴으로써 누설 전류를 최소화하여 화소 간의 혼색이 발생하는 것을 방지할 수 있다.
도 6을 참조하면, 예를 들어 제1 화소(P1)와 제2 화소(P2) 사이에 제1 댐부(DM1)를 배치함으로써, 제1 댐부(DM1)가 없는 경우에 비해 대략 제1 댐부(DM1)의 높이(h)의 2배만큼의 수평 거리, 즉 유기물층의 경로를 증가시킬 수 있다. 이러한 유기물층의 경로는 후술할 도 9와 같이 제1 및 제2 댐부(DM1, DM2) 각각이 제1 서브댐(SDM1) 및 제2 서브댐(SDM2)을 구비하는 경우 대략 제1 댐부(DM1)의 높이(h)의 4배만큼 유기물층의 경로를 증가시킬 수 있다. 또한, 후술할 도 10과 같이 제1 서브댐(SDM1)과 제2 서브댐(SDM2) 사이에 밸리(V)를 형성하는 경우, 도 9의 실시예에 더하여 최소 밸리(V)의 깊이(h2)의 2배만큼 유기물층의 경로를 더 증가시킬 수 있다. 한편, 후술할 도 13 및 도 14와 같이 제1 및 제2 댐부(DM1, DM2)가 역테이퍼 형상을 갖는 경우, 단면이 순테이퍼 형상을 갖는 도 6 또는 도 9의 실시예에 비해 유기물층의 경로를 소폭 더 증가시킬 수 있다.
다시 도 5를 참조하면, 도 5와 같은 평면 상에서, 제1 댐부(DM1) 및 제2 댐부(DM2) 각각은 대략 다각형 형상을 가질 수 있다. 일 실시예로, 도 5에서는 제1 댐부(DM1) 및 제2 댐부(DM2)가 각각 사각형 형상으로 구비된 것을 도시하고 있다. 다른 실시예로, 제1 댐부(DM1) 및 제2 댐부(DM2)의 모서리는 모따기된 형상으로 구비될 수도 있다. 이러한 모따기 형상은 공정적 측면에서 나타나는 것으로, 제1 댐부(DM1) 및 제2 댐부(DM2)의 모서리는 반드시 모따기 형상이 아니어도 무방하다.
제1 댐부(DM1) 및 제2 댐부(DM2)는 각각 장축 방향으로 제1 폭(w1)을 갖고, 단축 방향으로 제2 폭(w2)을 가질 수 있다. 도 5에서 제1 댐부(DM1)의 장축 방향은 제1 방향(ax1)을 의미하고, 단축 방향은 제2 방향(ax2)을 의미할 수 있다. 또한, 제2 댐부(DM2)의 장축 방향은 제2 방향(ax2)을 의미하고, 단축 방향은 제1 방향(ax1)을 의미할 수 있다.
일 실시예로, 제1 댐부(DM1) 및 제2 댐부(DM2)의 제1 폭(w1)은 8㎛ 내지 12㎛이고, 제2 폭(w2)은 4㎛ 내지 8㎛일 수 있고, 바람직하게는 제1 폭(w1)은 10㎛ 내지 11㎛이고, 제2 폭(w2)은 6㎛ 내지 7㎛일 수 있다. 도 6을 참조하면, 제1 댐부(DM1) 및 제2 댐부(DM2) 각각의 높이(h)는 2㎛ 이상으로 형성되면 족하다. 일 실시예로, 제1 댐부(DM1) 및 제2 댐부(DM2) 각각의 높이(h)는 2㎛ 내지 3.5㎛일 수 있으며, 바람직하게는 2.5㎛ 내지 3㎛일 수 있다.
제1 화소(P1), 제2 화소(P2) 및 제1 댐부(DM1)는 제1 방향(ax1)을 따라 배치되고, 제2 화소(P2), 제3 화소(P3) 및 제2 댐부(DM2)는 제2 방향(ax2)을 따라 배치될 수 있다. 상술한 것과 같이, 평면 상에서 제1 방향(ax1)을 따르는 제1 화소(P1)와 제2 화소(P2) 사이의 최단거리(d1)는 제3 방향(ax3)(즉, x방향)을 따르는 제1 화소(P1)와 제3 화소(P3) 사이의 최단거리(d1') 보다 짧을 수 있다. 마찬가지로, 평면 상에서 제2 방향(ax2)을 따르는 제2 화소(P2)와 제3 화소(P3) 사이의 최단거리(d1)는 제3 방향(ax3)(즉, x방향)을 따르는 제1 화소(P1)와 제3 화소(P3) 사이의 최단거리(d1') 보다 짧을 수 있다. 일 실시예로, 제1 화소(P1)와 제2 화소(P2) 사이의 최단거리(d1)와 제2 화소(P2)와 제3 화소(P3) 사이의 최단거리(d1)는 동일할 수 있다.
이와 같이, 제1 화소(P1)와 제2 화소(P2), 제2 화소(P2)와 제3 화소(P3) 사이의 최단거리(d1)가 제1 화소(P1)와 제3 화소(P3) 사이의 최단거리(d1') 보다 짧기 때문에, 제1 화소(P1)와 제2 화소(P2) 사이, 제2 화소(P2)와 제3 화소(P3) 사이에 각각 제1 댐부(DM1) 및 제2 댐부(DM2)를 배치함으로써, 제1 화소(P1)와 제2 화소(P2) 사이, 제2 화소(P2)와 제3 화소(P3) 사이의 수평 거리, 즉 유기물층의 경로를 증가시킬 수 있다.
일 실시예로, 제1 화소(P1)와 제2 화소(P2) 사이의 최단거리(d1)는 17㎛ 미만일 수 있으며, 예컨대 15㎛이하일 수 있다. 또한, 제1 화소(P1)와 제3 화소(P3) 사이의 최단거리(d1')는 17㎛ 이상일 수 있으며, 예컨대 20㎛ 내지 25㎛일 수 있다.
실험적으로 도출한 결과에 따르면, 화소들 간의 최단거리가 17㎛ 이상인 경우에는 누설 전류에 의한 혼색 문제가 대두되지 않는 반면, 화소 간의 최단거리가 17㎛ 미만인 경우에는 누설 전류로 인한 혼색 문제가 발생한다. 누설 전류는 공통층으로서 구비되는 제1 기능층(221) 및/또는 제2 기능층(222)을 통해 발생할 수 있다. 본 발명의 일 실시예에 따른 디스플레이 장치(1)에서는 화소정의막(240) 상에 제1 댐부(DM1) 및 제2 댐부(DM2)를 배치하여 제1 화소(P1)와 제2 화소(P2) 사이의 수평 거리, 제2 화소(P2)와 제3 화소(P3) 사이의 수평 거리를 증가시킴으로써, 제1 기능층(221) 및/또는 제2 기능층(222)이 형성되는 유기물층의 경로를 증가시켜 이를 통해 인접 화소로 전달되는 누설 전류를 최소화하고 화소 간 혼색 문제를 효과적으로 방지할 수 있다.
일 예로, 화소들 간의 최단거리를 약 12㎛ 로 설계한 경우, 상술한 것과 같이 화소들 간에 혼색 문제가 발생한다. 이때, 제1 화소(P1)와 제2 화소(P2) 사이에 높이(h)가 약 2.5㎛인 제1 댐부(DM1)를 배치함으로써, 약 5㎛ 만큼의 유기물층의 경로를 증가시킬 수 있다. 이를 통해, 화소들 사이의 최단거리를 충분히 줄이면서도 화소들 사이에 배치되는 구조물(예, 제1 댐부(DM1), 제2 댐부(DM2))을 통해 화소들 사이의 유기물층의 경로를 제어하는 것이 매우 용이하다.
한편, 화소정의막(240)의 개구들(OP1, OP2, OP3)과 이들에 인접한 제1 댐부(DM1) 또는 제2 댐부(DM2) 사이의 최단거리(d2)는 3㎛ 이하일 수 있다. 이때, 최단거리(d2)가 3㎛ 이하라고 함은 최단거리(d2)는 0이 될 수도 있음을 의미할 수 있다. 즉, 제1 댐부(DM1) 또는 제2 댐부(DM2)는 개구들(OP1, OP2, OP3)과 이격 공간 없이 연속적으로 구비될 수도 있다. 다만, 최단거리(d2)는 3㎛ 초과인 경우 제1 댐부(DM1) 및 제2 댐부(DM2)의 제1 폭(W1)이 상대적으로 좁아지게 되어 화소들 사이의 수평 거리, 즉 유기물층의 경로를 충분히 확보하지 못할 우려가 있다. 따라서, 화소정의막(240)의 개구들(OP1, OP2, OP3)과 이들에 인접한 제1 댐부(DM1) 또는 제2 댐부(DM2) 사이의 최단거리(d2)는 3㎛ 이하이며, 바람직하게는 2㎛ 이하일 수 있다.
다시 도 5를 참조하면, 제3 방향(ax3)(즉, x방향) 또는 제4 방향(ax4)(즉, y방향)을 따르는 제1 댐부(DM1)와 제2 댐부(DM2) 사이의 최단거리(d3)는 3㎛ 이하일 수 있다. 이때, 최단거리(d3)가 3㎛ 이하라고 함은 최단거리(d2)는 0이 될 수도 있음을 의미할 수 있다. 즉, 제1 댐부(DM1)와 제2 댐부(DM2)는 서로 접하도록 구비될 수도 있다. 이 경우 각 화소들(P1, P2, P3)의 발광영역은 복수 개의 제1 댐부(DM1)와 제2 댐부(DM2)에 의해 완전히 둘러싸일 수 있다.
제1 댐부(DM1) 및 제2 댐부(DM2)는 절연성 유기물로 형성될 수 있다. 제1 댐부(DM1) 및 제2 댐부(DM2)는 화소정의막(240)과 동일 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다. 도 6에서는 제1 댐부(DM1) 및 제2 댐부(DM2)가 화소정의막(240) 상에 배치된 별도의 층으로 화소정의막(240)과 다른 물질을 포함하는 것을 도시한다. 예컨대, 제1 댐부(DM1) 및 제2 댐부(DM2)는 화소정의막(240) 상에 배치된 스페이서(미도시)와 동일 물질을 포함할 수 있다.
한편, 도 7과 같이 제1 댐부(DM1) 및 제2 댐부(DM2)는 화소정의막(240)과 일체(一體)로 구비될 수도 있다. 이 경우 화소정의막(240)과 제1 및 제2 댐부(DM1, DM2)는 하프톤(half-tone) 마스크를 이용하여 형성할 수 있다.
도 8은 본 발명의 일 실시예에 따른 디스플레이 장치의 표시영역의 일부를 개략적으로 도시한 평면도이고, 도 9는 도 8의 A2-A2' 선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 8 및 도 9는 전술한 도 5 및 도 6의 변형예에 해당한다. 도 8 및 도 9의 실시예는 제1 및 제2 댐부(DM1, DM2)의 구조에서 도 5 및 도 6의 실시예와 차이가 있다. 그 밖에 구성들은 전술한 도 5 및 도 6와 동일한바, 이하에서는 제1 및 제2 댐부(DM1, DM2)의 구조를 중심으로 한 차이점 위주로 설명한다.
제1 및 제2 댐부(DM1, DM2)는 각각 제1 서브댐(SDM1) 및 제2 서브댐(SDM2)를 포함할 수 있다. 제1 서브댐(SDM1) 및 제2 서브댐(SDM2)은 제1 폭(c1)을 가지며, 제1 거리(c2)로 이격되어 형성될 수 있다. 이때, 제1 댐부(DM1)의 경우 제1 폭(c1) 및 제1 거리(c2)는 제1 방향(ax1)을 따르는 폭 및 거리를 의미하며, 제2 댐부(DM2)의 경우 제1 폭(c1) 및 제1 거리(c2)는 제2 방향(ax2)을 따르는 폭 및 거리를 의미할 수 있다.
일 실시예로, 제1 서브댐(SDM1) 및 제2 서브댐(SDM2)의 제1 폭(c1)은 2㎛ 내지 5㎛로 형성될 수 있으며, 바람직하게는 3㎛ 내지 4㎛로 형성될 수 있다. 도 8 및 도 9에서는 제1 서브댐(SDM1) 및 제2 서브댐(SDM2)의 제1 폭(c1)이 동일하게 형성된 것을 도시하나, 본 발명이 반드시 이에 한정되는 것은 아니다. 제1 서브댐(SDM1)의 제1 폭(c1)과 제2 서브댐(SDM2)의 제1 폭(c1)은 서로 상이하게 형성될 수도 있다.
또한, 제1 서브댐(SDM1) 및 제2 서브댐(SDM2) 사이의 제1 거리(c1)는 1㎛ 내지 3㎛으로 형성될 수 있다. 물론, 제1 서브댐(SDM1) 및 제2 서브댐(SDM2) 사이의 제1 거리(c1)가 0인 경우는 전술한 도 5 및 도 6의 실시예와 동일하다.
본 실시예에 따른 디스플레이 장치(1)는 제1 및 제2 댐부(DM1, DM2)가 각각 제1 서브댐(SDM1) 및 제2 서브댐(SDM2)을 구비함으로써 화소들 간의 수평 거리를 더욱 증가시킬 수 있다. 이를 통해, 제1 기능층(221) 및/또는 제2 기능층(222)이 형성되는 유기물층의 경로를 증가시켜 인접 화소로 전달되는 누설 전류를 최소화하고 화소 간 혼색 문제를 효과적으로 방지할 수 있다.
한편, 도 8에서는 제1 및 제2 댐부(DM1, DM2)가 각각 2개의 서브댐들(SDM1, SDM2)을 포함하는 것을 도시하나, 제1 및 제2 댐부(DM1, DM2)는 각각 3개 이상의 서브댐들을 포함할 수도 있다. 예를 들어, 도 11은 제1 및 제2 댐부(DM1, DM2)가 각각 3개의 서브댐들(SDM1, SDM2, SDM3)을 포함하는 실시예를 도시하고, 도 12는 제1 및 제2 댐부(DM1, DM2)가 각각 4개의 서브댐들(SDM1, SDM2, SDM3, SDM4)을 포함하는 실시예를 도시한다. 도 11 및 도 12에서 제1 화소(P1)와 제2 화소(P2) 사이의 최단거리(d1) 및 제1 및 제2 댐부(DM1, DM2) 각각의 제1 폭(w1) 및 제2 폭(w2)은 전술한 도 5 또는 도 8의 실시예와 동일할 수 있다.
한편 도 10을 참조하면, 제1 서브댐(SDM1) 및 제2 서브댐(SDM2) 사이에는 밸리(V)가 더 위치할 수 있다. 밸리(valley)(V)는 화소정의막(240)의 일부가 기판(100) 방향으로 인입된 리세스(recess) 또는 그루브(groove)의 형상을 가질 수 있다. 밸리(V)의 깊이(h2)는 화소정의막(240) 두께(h2')의 약 1/2 이상인 것이 바람직하나, 본 발명이 반드시 이에 한정되는 것은 아니다. 밸리(V)의 폭(w3)은 최대 제1 서브댐(SDM1)과 제2 서브댐(SDM2) 사이의 제1 거리(c2)로 형성될 수 있다.
도 10의 실시예에 따른 본 발명의 일 실시예에 따른 디스플레이 장치(1)에서는, 제1 서브댐(SDM1) 및 제2 서브댐(SDM2) 사이에 밸리(V)가 구비됨에 따라 제1 화소(P1)와 제2 화소(P2) 사이의 수평 거리, 제2 화소(P2)와 제3 화소(P3) 사이의 수평 거리를 밸리(V)의 깊이(h2)만큼 더 증가시킬 수 있다. 이를 통해, 화소들 사이의 유기물층의 경로, 즉 제1 기능층(221) 및/또는 제2 기능층(222)이 형성되는 경로를 증가시켜 제1 기능층(221) 및/또는 제2 기능층(222)을 통해 인접 화소로 전달되는 누설 전류를 최소화하고 화소 간 혼색 문제를 효과적으로 방지할 수 있다.
도 13 및 도 14는 본 발명의 일 실시예들에 따른 디스플레이 장치의 표시영역의 일부를 개략적으로 도시한 단면도들이다.
도 13 및 도 14는 전술한 도 5 및 도 6의 변형예에 해당한다. 도 8 및 도 9의 실시예는 제1 및 제2 댐부(DM1, DM2)의 구조에서 도 5 및 도 6의 실시예와 차이가 있다. 그 밖에 구성들은 전술한 도 5 및 도 6와 동일한바, 이하에서는 제1 및 제2 댐부(DM1, DM2)의 구조를 중심으로 한 차이점 위주로 설명한다.
도 13을 참조하면, 제1 및 제2 댐부(DM1, DM2)는 각각 역테이퍼 형상을 갖도록 구비될 수 있다. 제1 및 제2 댐부(DM1, DM2)가 역테이퍼 형상을 갖는다고 함은, 제1 및 제2 댐부(DM1, DM2)의 단면이 역테이퍼 형상을 갖는 것으로서, 제1 및 제2 댐부(DM1, DM2) 각각의 상면(b)의 폭이 하면(c)의 폭 보다 넓게 형성되고, 제1 및 제2 댐부(DM1, DM2) 각각의 측면(c)과 화소정의막(240)의 상면이 이루는 각도가 90°를 초과하는 둔각으로 형성되는 것을 의미할 수 있다. 이때, 제1 및 제2 댐부(DM1, DM2)의 하면(c)은 화소정의막(240)과 직접 접하는 면일 수 있다.
이와 같이, 제1 및 제2 댐부(DM1, DM2)가 각각 역테이퍼 형상을 갖는 경우 제1 및 제2 댐부(DM1, DM2)를 사이에 둔 화소들 간의 수평 거리를 더욱 증가시킬 수 있다.
도 14를 참조하면, 제1 및 제2 댐부(DM1, DM2)는 각각 제1 서브댐(SDM1) 및 제2 서브댐(SDM2)를 포함할 수 있으며, 제1 서브댐(SDM1) 및 제2 서브댐(SDM2)은 각각 역테이퍼 형상으로 구비될 수 있다. 앞서 설명한 도 11 또는 도 12의 실시예와 같이, 역테이퍼 형상으로 구비된 도 14의 제1 및 제2 댐부(DM1, DM2)는 3개 이상의 서브댐들을 포함할 수도 있다.
도시되어 있지는 않으나, 역테이퍼 형상에 따른 제1 및 제2 댐부(DM1, DM2)의 측면(c)의 각도에 따라 제1 및 제2 댐부(DM1, DM2)의 측면(c)에는 제1 기능층(221) 및/또는 제2 기능층(222)이 배치되지 않을 수 있다. 즉, 역테이퍼 형상을 통해 제1 및 제2 댐부(DM1, DM2)의 측면(c)에서 제1 기능층(221) 및/또는 제2 기능층(222)이 단절되어 형성될 수 있다. 이러한 구조를 통해 화소 간 누설 전류를 더욱 효과적으로 차단할 수 있다.
도 15는 본 발명의 일 실시예에 따른 디스플레이 장치의 표시영역의 일부를 개략적으로 도시한 평면도이다.
도 15를 참조하면, 평면상에서 제1 및 제2 댐부(DM1, DM2)는 도 5의 실시예와 대체로 동일하되, 일측 및 타측으로 돌출된 제1 및 제2 돌출부(DM1a, DM2a)를 포함할 수 있다. 제1 댐부(DM1)는 단축 방향, 즉 제2 방향(ax2)으로 돌출된 제1 돌출부(DM1a)를 포함하고, 제2 댐부(DM2)는 단축 방향, 즉 제1 방향(ax1)으로 돌출된 제2 돌출부(DM2a)를 포함할 수 있다.
제1 및 제2 돌출부(DM1a, DM2a)는 돌출 방향, 즉 단축 방향을 따르는 제3 폭(w3)을 갖고, 장축 방향을 따르는 제4 폭(w4)을 가질 수 있다. 예컨대, 제3 폭(w3) 은 1㎛ 내지 5㎛로 형성될 수 있고, 제4 폭(w4)은 1㎛ 내지 5㎛로 형성될 수 있다. 그 밖에 도 15에 기재된 수치들(w1, w2, d1, d2, d3)은 도 5와 동일한 바 도 5의 설명으로 갈음한다.
이와 같이, 제1 및 제2 댐부(DM1, DM2)의 형상은 평면 상에서 특정한 형상에 한정되지 않으며, 제1 화소(P1)와 제2 화소(P2) 사이, 제2 화소(P2)와 제3 화소(P3) 사이의 수평 거리, 즉 유기물층의 경로를 증가시킬 수 있는 형상이면 족하다.
지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 제조하기 위한 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
100: 기판
110: 화소회로층
210, 210R, 210G, 210B: 화소전극
221: 제1 기능층
222: 제2 기능층
223, 223R, 223G, 223B: 발광층
230: 대향전극
240: 화소정의막
PC: 화소회로
OLED: 유기발광다이오드
P1, P2, P3: 제1 화소, 제2 화소, 제3 화소
OP1, OP2, OP3: 제1 개구, 제2 개구, 제3 개구
DM1: 제1 댐부
DM2: 제2 댐부
SDM1: 제1 서브댐
SDM2: 제2 서브댐
V: 밸리
DM1a, DM2a: 돌출부

Claims (24)

  1. 기판 상에 서로 이격하여 배치되며 서로 다른 색을 발광하는, 제1 화소, 제2 화소 및 제3 화소;
    상기 제1 화소, 상기 제2 화소 및 상기 제3 화소 각각에 대응하는 개구를 가져 발광영역을 정의하는, 화소정의막;
    상기 제1 화소 및 상기 제2 화소 사이의 상기 화소정의막 상에 위치한, 제1 댐부; 및
    상기 제2 화소 및 상기 제3 화소 사이의 상기 화소정의막 상에 위치한, 제2 댐부;
    를 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 화소, 상기 제2 화소 및 상기 제1 댐부는 제1 방향을 따라 배치되고, 상기 제2 화소, 상기 제3 화소 및 상기 제2 댐부는 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 화소와 상기 제2 화소 사이의 최단거리는 상기 제1 화소와 상기 제3 화소의 최단거리 보다 짧은, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제1 화소와 상기 제2 화소 사이의 최단거리는 17㎛미만인, 디스플레이 장치.
  5. 제3항에 있어서,
    상기 제1 화소와 상기 제3 화소의 최단거리는 20㎛ 내지 25㎛인, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1 댐부 및 상기 제2 댐부는 상기 화소정의막과 동일 물질을 포함하여 일체(一體)로 구비되는, 디스플레이 장치.
  7. 제1항에 있어서,
    상기 제1 댐부 및 상기 제2 댐부는 상기 화소정의막과 상이한 물질을 포함하는, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 화소정의막 상에 배치되는 스페이서를 더 포함하고,
    상기 제1 댐부 및 상기 제2 댐부는 스페이서와 동일 물질을 포함하는, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1 댐부 및 상기 제2 댐부는 역테이퍼 형상을 갖는, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제1 댐부 및 상기 제2 댐부 각각은 제1 거리로 이격되어 배치된 제1 서브댐 및 제2 서브댐을 포함하는, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 제1 거리는 1㎛ 내지 3㎛인, 디스플레이 장치.
  12. 제10항에 있어서,
    상기 제1 서브댐 및 상기 제2 서브댐 사이에 위치하는 밸리(Valley)를 더 포함하는, 디스플레이 장치.
  13. 제1항에 있어서,
    평면 상에서, 상기 제1 댐부 및 상기 제2 댐부 각각은 사각 형상을 가지며,
    제1 축 방향으로 8㎛ 내지 12㎛의 제1 폭을 갖고, 상기 제1 축과 수직하는 제2 축 방향으로 4㎛ 내지 8㎛의 제2 폭을 갖는, 디스플레이 장치.
  14. 제1항에 있어서,
    상기 화소정의막의 상기 개구와 상기 제1 댐부 또는 상기 제2 댐부 사이의 최단거리는 3㎛ 이하인, 디스플레이 장치.
  15. 제1항에 있어서,
    상기 제1 화소는 적색 광을 발광하고, 상기 제2 화소는 녹색 광을 발광하고, 상기 제3 화소는 청색 광을 발광하는, 디스플레이 장치.
  16. 제15항에 있어서,
    상기 제1 화소, 상기 제2 화소 및 상기 제3 화소는 복수 개 구비되며,
    상기 복수의 제1 화소 및 상기 복수의 제2 화소는 제3 방향을 따라 교번하여 배치되며,
    상기 복수의 제2 화소는 상기 제3 방향과 교차하는 제4 방향을 따라 배치되는, 디스플레이 장치.
  17. 제16항에 있어서,
    상기 제3 방향을 따르는 상기 제1 댐부와 상기 제2 댐부 사이의 최단거리는 3㎛ 이하인, 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제1 댐부 및 상기 제2 댐부는 복수 개 구비되며,
    상기 제4 방향을 따르는, 상기 복수의 제1 댐부 사이의 최단거리 및 상기 복수의 제2 댐부 사이의 최단거리는 3㎛ 이하인, 디스플레이 장치.
  19. 제1항에 있어서,
    상기 제1 댐부 및 상기 제2 댐부의 높이는 2㎛ 이상인, 디스플레이 장치.
  20. 제1항에 있어서,
    평면 상에서, 상기 제1 댐부 및 상기 제2 댐부 각각은 상기 단축 방향으로 돌출된 돌출부를 포함하는, 디스플레이 장치.
  21. 제20항에 있어서,
    상기 돌출부는 상기 단축 방향을 따르는 1㎛ 내지 5㎛의 제3 폭을 갖고, 상기 장축 방향을 따르는 1㎛ 내지 5㎛의 제4 폭을 갖는, 디스플레이 장치.
  22. 기판 상에 서로 이격하여 배치되는, 제1 색 발광용 제1 화소전극 및 제2색 발광용 제2 화소전극;
    상기 제1 화소전극 및 상기 제2 화소전극 각각의 중앙부를 노출시키는 제1 개구 및 제2 개구를 가져 발광영역을 정의하는, 화소정의막; 및
    상기 제1 화소전극 및 상기 제2 화소전극 사이의 상기 화소정의막 상에 배치되는, 제1 댐부;
    를 구비하고,
    상기 제1 개구 및 상기 제2 개구 사이의 최단거리는 17㎛ 미만인, 디스플레이 장치.
  23. 제22항에 있어서,
    상기 기판 상에 배치되는, 제3 색 발광용 제3 화소전극; 및
    상기 제2 화소전극 및 상기 제3 화소전극 사이의 상기 화소정의막 상에 배치되는, 제2 댐부;를 더 포함하고,
    상기 화소정의막은 상기 제3 화소전극의 중앙부를 노출시키는 제3 개구를 가지며,
    상기 제2 개구 및 상기 제3 개구 사이의 최단거리는 17㎛ 미만인, 디스플레이 장치.
  24. 제23항에 있어서,
    상기 제1 화소전극, 상기 제1 댐부 및 상기 제2 화소전극은 제1 방향을 따라 배치되고,
    상기 제2 화소전극, 상기 제2 댐부 및 상기 제3 화소전극은 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는, 디스플레이 장치.
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