KR20210091386A - 표시 패널 - Google Patents

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KR20210091386A
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김태진
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Abstract

표시 장치는. 표시 패널에 연결된 연성 회로 기판들을 포함하는 구동 유닛을 포함하고, 상기 구동 유닛은, 제1 소스 회로 기판 및 제2 소스 회로 기판, 상기 전원 전압을 생성하는 제어부를 포함하고, 상기 제1 소스 회로 기판 및 상기 제2 소스 회로 기판 각각에 상기 전원 전압을 인가하는 메인 회로 기판, 및 상기 제1 소스 회로 기판과 상기 제2 소스 회로 기판을 연결하는 저항체를 포함하고, 상기 저항체는, 상기 제1 소스 회로 기판의 전압 배선들 중 상기 제2 소스 회로 기판과 가장 인접한 제1 전압 배선, 및 상기 제2 소스 회로 기판의 배선들 중 상기 제1 소스 회로 기판과 가장 인접한 제2 전압 배선에 전기적으로 연결된 표시 장치.

Description

표시 패널{DISPLAY PANEL}
본 발명은 표시 패널에 관한 것으로, 상세하게는 신뢰성이 향상된 표시 패널에 관한 것이다.
표시 장치는, 표시 패널이 제조된 후 표시 패널에 회로 기판을 연결한다. 예컨대, TAB(Tape Automated Bonding) 실장 방식은 이방성 도전 필름(ACF: Anisotropic Conductive Film)을 이용하여 회로 기판을 표시 패널에 본딩 한다.
본 발명은 서로 이격된 회로 기판들에 공급되는 전원 전압이 배선의 길이 차에 의해 서로 상이한 전압이 인가되며 이때 발생되는 전류 쏠림 현상에 의한 표시 패널의 불량을 방지하는 것으로써, 서로 이격된 회로 기판들을 연결하는 저항체를 포함함으로써, 서로 이격된 회로 기판들 사이에 인가되는 전원 전압 차이를 최소화 함을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 화소들 및 상기 화소들에 연결되고, 제1 방향으로 서로 이격되어 배열된 복수의 표시 패드들을 포함하는 표시 패널, 상기 표시 패드들에 연결된 복수의 연성 회로 기판들을 포함하고, 상기 화소들에 전원 전압을 인가하는 구동 유닛을 포함하고, 상기 구동 유닛은, 상기 제1 방향으로 서로 이격되어 배열되고, 각각이 상기 연성 회로 기판들에 연결된 복수의 전압 배선들을 포함하는 제1 소스 회로 기판 및 제2 소스 회로 기판, 상기 전원 전압을 생성하는 제어부를 포함하고, 상기 제1 소스 회로 기판 및 상기 제2 소스 회로 기판 각각에 상기 전원 전압을 인가하는 메인 회로 기판, 및 상기 제1 소스 회로 기판과 상기 제2 소스 회로 기판을 연결하는 저항체를 포함하고, 상기 저항체는, 상기 제1 소스 회로 기판의 상기 전압 배선들 중 상기 제2 소스 회로 기판과 가장 인접한 제1 전압 배선, 및 상기 제2 소스 회로 기판의 상기 전압 배선들 중 상기 제1 소스 회로 기판과 가장 인접한 제2 전압 배선에 전기적으로 연결된다.
상기 저항체는, 상기 제1 전압 배선에 연결된 제1 연결부, 상기 제2 전압 배선에 연결된 제2 연결부, 및 상기 제1 연결부 및 상기 제2 연결부 사이에 배치된 저항부를 포함하고, 상기 저항부는, 상기 제1 연결부 및 상기 제2 연결부에 비해 상대적으로 높은 저항을 갖는 것을 특징으로 할 수 있다.
상기 저항부는, 상기 제1 연결부 및 상기 제2 연결부와 동일한 물질을 포함하는 것을 특징으로 할 수 있다.
상기 저항부는, 곡선을 포함하는 소정의 패턴을 갖는 것을 특징으로 할 수 있다.
상기 저항부는, 지그재그 형상의 패턴을 갖는 것을 특징으로 할 수 있다.
상기 저항부는, 상기 제1 연결부 및 상기 제2 연결부와 서로 다른 물질을 포함하는 것을 특징으로 할 수 있다.
저항체는, 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배열된 복수의 연결부들 및 상기 연결부들 중 적어도 어느 하나에 배치된 저항부를 포함하는 것을 특징으로 할 수 있다.
상기 메인 회로 기판은, 상기 제어부와 상기 제1 소스 회로 기판을 연결하는 제1 메인 배선 및 상기 제어부와 상기 제2 소스 회로 기판을 연결하는 제2 메인 배선을 포함하고, 상기 제1 메인 배선 및 상기 제2 메인 배선의 길이는 서로 상이한 것을 특징으로 할 수 있다.
상기 구동 유닛은, 상기 메인 회로 기판과 상기 제1 소스 회로 기판을 연결하는 제1 연결 기판 및 상기 메인 회로 기판과 상기 제2 소스 회로 기판을 연결하는 제2 연결 기판을 더 포함하는 것을 특징으로 할 수 있다.
상기 제1 메인 배선은 상기 제1 연결 기판을 통해 상기 제1 전압 배선에 연결되고, 상기 제2 베인 배선은 상기 제2 연결 기판을 통해 상기 제2 전압 배선과 연결되는 것을 특징으로 할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 화소들 및 상기 화소들에 연결되고, 제1 방향으로 서로 이격되어 배열된 복수의 표시 패드들을 포함하는 표시 패널, 상기 표시 패드들에 연결된 복수의 연성 회로 기판들을 포함하고, 상기 화소들에 전원 전압을 인가하는 구동 유닛을 포함하고, 상기 구동 유닛은, 상기 제1 방향으로 서로 이격되어 배열되고, 각각이 상기 연성 회로 기판들에 연결된 복수의 전압 배선들을 포함하는 제1 소스 회로 기판 및 제2 소스 회로 기판, 상기 전원 전압을 생성하는 제어부, 상기 제어부와 상기 제1 소스 회로 기판을 연결하는 제1 메인 배선, 및 상기 제어부와 상기 제2 소스 회로 기판을 연결하는 제2 메인 배선을 포함하는 메인 회로 기판, 및 상기 제1 소스 회로 기판의 상기 전압 배선들과 상기 제2 소스 회로 상기 전압 배선들 중 가장 인접한 전압 배선들에 전기적으로 연결된 저항체를 포함하고, 상기 제1 메인 배선과 상기 제2 메인 배선의 길이는, 서로 상이하다.
상기 저항체는, 상기 제1 전압 배선에 연결된 제1 연결부, 상기 제2 전압 배선에 연결된 제2 연결부, 및 상기 제1 연결부 및 상기 제2 연결부 사이에 배치된 저항부를 포함하고, 상기 저항부는, 상기 제1 연결부 및 상기 제2 연결부에 비해 상대적으로 높은 저항을 갖는 것을 특징으로 할 수 있다.
상기 저항부는, 상기 제1 연결부 및 상기 제2 연결부와 동일한 물질을 포함하는 것을 특징으로 할 수 있다.
상기 저항부는, 곡선을 포함하는 소정의 패턴을 갖는 것을 특징으로 할 수 있다.
상기 저항부는, 지그재그 형상의 패턴을 갖는 것을 특징으로 할 수 있다.
상기 저항부는, 상기 제1 연결부 및 상기 제2 연결부와 서로 다른 물질을 포함하는 것을 특징으로 할 수 있다.
저항체는, 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배열된 복수의 연결부들 및 상기 연결부들 중 적어도 어느 하나에 배치된 저항부를 포함하는 것을 특징으로 할 수 있다.
상기 구동 유닛은, 상기 메인 회로 기판과 상기 제1 소스 회로 기판을 연결하는 제1 연결 기판 및 상기 메인 회로 기판과 상기 제2 소스 회로 기판을 연결하는 제2 연결 기판을 더 포함하는 것을 특징으로 할 수 있다.
상기 제1 메인 배선은 상기 제1 연결 기판을 통해 상기 제1 전압 배선에 연결되고, 상기 제2 베인 배선은 상기 제2 연결 기판을 통해 상기 제2 전압 배선과 연결되는 것을 특징으로 할 수 있다.
상기 제1 소스 회로 기판 및 상기 제2 소스 회로 기판 각각은 복수로 제공되고, 상기 제1 소스 회로 기판들 사이 및 상기 제2 소스 회로 기판들 사이를 연결하는 커넥터를 더 포함하는 것을 특징으로 할 수 있다.
본 발명에 따르면, 동일한 전원 전압을 제공 받는 회로 기판들 사이를 연결하는 저항체를 포함함에 따라 전압 강하에 의한 전압 차이를 보상함에 따라 발열 현상을 보완하는 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 사시도이다.
도 2는 도 1에 표시된 표시 패널의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 일 화소의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시 패널의 확대도이다.
도 5b는 도 5a에 도시된 I-I'를 따라 절단한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 사시도이다.
도 7은 본 발명의 일 실시예에 따른 저항체를 도시한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 저항체를 도시한 평면도이다.
도 9는 본 발명의 일 실시예에 따른 저항체를 도시한 평면도이다.
도 10은 본 발명의 일 실시예에 따른 저항체를 도시한 평면도이다.
도 11은 본 발명의 일 실시예에 따른 저항체를 도시한 평면도이다.
도 12는 본 발명의 일 실시예에 따른 저항체를 도시한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 사시도이다. 도 2는 도 1에 표시된 표시 패널의 평면도이다. 도 3은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 4는 본 발명의 일 실시예에 따른 표시 패널의 일 화소의 단면도이다. 도 5a는 본 발명의 일 실시예에 따른 표시 패널의 확대도이다. 도 5b는 도 5a에 도시된 I-I'를 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP) 및 구동 유닛(CM)을 포함한다. 본 실시예에서 구동 유닛(CM)은 연성 회로 기판들(FPCB), 소스 회로 기판들(PCB1, PCB2), 메인 회로 기판(MPCB), 및 연결 기판들(CPCB1, CPCB2)을 포함할 수 있다.
별도로 도시하지 않았으나, 표시 장치(DD)는 수납 부재를 더 포함할 수 있고, 표시 패널(DP)의 종류에 따라 백라이트 유닛을 더 포함할 수 있다.
표시 패널(DP)은 액정 표시 패널(liquid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel) 및 일렉트로웨팅 표시 패널(electrowetting display panel), 및 유기 발광 표시 패널(organic light emitting display panel) 중 어느 하나 일 수 있고, 특별히 제한되지 않는다.
표시 패널(DP)은 제1 표시 기판(100) 및 제2 표시 기판(200)을 포함할 수 있다. 제2 표시 기판(200)은 제1 표시 기판(100) 상에 배치될 수 있다. 제1 표시 기판(100)과 제2 표시 기판(200) 사이에는 이미지 생성을 위한 계조 표시층이 배치될 수 있다. 계조 표시층은 표시 패널의 종류에 따라 액정층, 유기 발광층, 전기영동층 중 어느 하나를 포함할 수 있다.
도 1에 도시된 것과 같이, 표시 패널(DP)은 표시면(DP-IS)을 통해 이미지를 표시할 수 있다. 표시면(DP-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(DP-IS)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시면(DP-IS)의 테두리를 따라 정의된다. 표시 영역(DA)은 비표시 영역(NDA)에 의해 에워쌀 수 있다.
도 1에는 비표시 영역(NDA)이 표시 영역(DA)을 에워싸는 형상을 도시하였으나, 이에 한정되는 것은 아니며, 표시 영역(NDA)은 구동 유닛(CM)과 인접한 일 측 영역에만 배치될 수도 있다.
표시면(DP-IS)의 법선 방향, 즉 표시 패널(DP)의 두께 방향은 제3 방향축(DR3)이 지시한다. 이하에서 설명되는 각 구성들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 본 실시 예에서 도시된 제1 내지 제3 방향축들(DR1, DR2, DR3)은 예시에 불과하다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 정의되고, 동일한 도면 부호를 참조한다.
본 발명의 일 실시 예에서 평면형 표시면(DP-IS)을 구비한 표시 패널(DP)을 도시하였으나, 이에 제한되지 않는다. 표시 장치(DD)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시 영역들을 포함할 수도 있다.
연성 회로 기판들(FPCB)의 일 단은 전도성 접착 부재에 의해 표시 패널(DP)에 접속될 수 있다. 전도성 접착 부재는 이방성 도전 필름(ACF: Anisotropic Conductive Film)을 포함할 수 있다. 이하, 이방성 도전 필름(ACF)으로 설명된다.
본 실시 예에서 연성 회로 기판들(FPCB)은 복수로 제공될 수 있다. 예를 들어, 연성 회로 기판들(FPCB) 각각은 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있다. 각각의 연성 회로 기판은 하나의 표시 패드 영역(PDA)에 패드들(PD)에 접속될 수 있다.
본 실시 예에서 표시 패드 영역(PDA)은 제1 표시 기판(100)에 배치되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 본 발명의 일 실시 예에서 표시 패드 영역(PDA)은 제2 표시 기판(200)에 배치될 수도 있다.
연성 회로 기판들(FPCB) 각각에는 표시 패널(DP)을 구동하기 위한 구동 회로, 예컨대 데이터 구동 회로(DDC)가 실장될 수 있다. 데이터 구동 회로(DDC)는 연성 회로 기판(FPCB)에 COF(chip on film) 형태로 실장될 수 있다.
또한, 표시 패널(DP)의 해상도, 표시 패널(DP)의 크기, 데이터 구동 회로(DDC)의 스펙에 따라 데이터 구동 회로(DDC) 및 연성 회로 기판들(FPCB)의 수는 상이해질 수 있다.
메인 회로 기판(MPCB)에는 제어부(CU) 및 제어부(CU)로부터 생성된 신호들을 연결 기판들(CPCB1, CPCB2)로 제공하는 복수의 메인 배선들을 포함할 수 있다.
제어부(CU)는 타이밍 컨트롤러 및 전원 공급부를 포함할 수 있다. 제어부(CU)는 표시 장치(DD) 외부로부터 제어 신호, 영상 데이터, 및 외부 전원을 수신할 수 있다. 제어 신호는 프레임 구별 신호인 수직 동기 신호, 행 구별 신호인 수평 동기 신호, 데이터가 들어오는 구역을 표시하기 위한 데이터 인에이블 신호, 및 메인 클록 신호를 포함할 수 있다.
타이밍 컨트롤러는 게이트 제어 신호 및 데이터 제어 신호를 생성한다. 타이밍 컨트롤러는 게이트 제어 신호를 후술할 게이트 구동 회로(GDC)에 출력하고, 데이터 제어 신호를 데이터 구동 회로(DDC)에 출력한다. 타이밍 컨트롤러는 영상 데이터를 데이터 구동 회로(DDC)의 사양에 맞도록 변환하고, 변환된 변환 영상 데이터를 데이터 구동 회로(DDC)에 출력한다. 전원 공급부는 외부 전원을 이용하여 표시 장치(DD)에 필요한 전원들을 생성하여 출력할 수 있다. 또한, 화소(PX)를 구동을 위한 전원 전압(ELVSS, ELVDD)을 생성할 수 있다.
도 1 및 도 2에는 메인 회로 기판(MPCB)에 포함된 메인 배선들 중, 제어부(CU)에서 생성된 전원 전압(ELVSS, ELVDD)을 제1 연결 기판(CPCB1)으로 제공하는 제1 메인 배선(EM-L) 및 전원 전압(ELVSS, ELVDD)을 제2 연결 기판(CPCB2)으로 제공하는 제2 메인 배선(EM-R)을 예시적으로 도시하였다. 제1 메인 배선(EM-L) 및 제2 메인 배선(EM-R)은 제어부(CU)와 연결된 지점에서 서로 동일한 배선으로 이루어질 수 있으며, 연결 기판들(CPCB1, CPCB2)의 거리에 따라 분기될 수 있다. 따라서, 제1 메인 배선(EM-L)과 제2 메인 배선(EM-R)은 서로 다른 길이(IR-1, IR-2)를 가질 수 있다. 예를 들어, 제1 연결 기판(CPBC1)에 연결된 제1 메인 배선(EM-L)의 길이(IR-1)는 제2 연결 기판(CPBC2)에 연결된 제2 메인 배선(EM-R)의 길이(IR-2)보다 길 수 있다.
소스 회로 기판들(PCB1, PCB2)은 이방성 도전 필름(ACF)에 의해 연성 회로 기판들(PFCB)의 타 단에 연결될 수 있다. 소스 회로 기판들(PCB1, PCB2)은 절연 필름들 및 절연 필름들 사이에 배치된 배선들을 포함할 수 있다.
본 발명에서 소스 회로 기판들(PCB1, PCB2)의 배선들 중 메인 회로 기판(MPCB)으로부터 전원 전압(ELVSS, ELVDD)을 인가 받는 배선을 전압 배선으로 정의된다. 도 1 및 도 2에는 일 예시로 제1 소스 회로 기판(PCB1)에 배치된 제1 전압 배선(EL-L) 및 제2 소스 회로 기판(PCB2)에 배치된 제2 전압 배선(EL-R)을 예시적으로 도시하였다.
연결 기판들(CPCB1, CPCB2)의 일 단은 소스 회로 기판들(PCB1, PCB2)에 연결되고, 연결 기판들(CPCB1, CPCB2)의 타 단은 메인 회로 기판(MPCB)에 연결된다. 연결 기판들(CPCB1, CPCB2)은 메인 회로 기판(MPCB)의 제어부(CU)에서 제공되는 신호를 소스 회로 기판들(PCB1, PCB2)에 제공할 수 있다. 연결 기판들(CPCB1, CPCB2)은 이격된 회로 기판들을 전기적으로 연결할 수 있는 것이면 형상 및 개수는 어느 하나로 한정되지 않는다. 예를 들어, 제1 방향(DR1)을 따라 이격되어 배열되고 각각이 메인 회로 기판(MPCB)에 연결된 소스 회로 기판들(미도시)을 더 포함할 수 있다. 예를 들어, 제1 소스 회로 기판(PCB1)과 인접한 소스 회로 기판들은 소스 회로 기판들 사이에 배치된 커넥터를 통해 제1 소스 회로 기판(PCB1)과 연결될 수 있다. 이때, 메인 회로 기판(MPCB)에서 제1 소스 회로 기판(PCB1)으로 전달된 신호와 동일한 신호를 인가 받을 수 있다. 또한, 제2 소스 회로 기판(PCB2)과 인접한 소스 회로 기판들은 소스 회로 기판들 사이에 배치된 커넥터를 통해 제2 소스 회로 기판(PCB2)과 연결될 수 있다. 이때, 메인 회로 기판(MPCB)에서 제2 소스 회로 기판(PCB2)으로 전달된 신호와 동일한 신호를 인가 받을 수 있다.
또한, 일 실시예에 따르면, 연결 기판들(CPCB1, CPCB2)은 생략될 수 있으며, 이때, 메인 회로 기판(MPCB)과 소스 회로 기판들(PCB1, PCB2)은 직접 접촉될 수 있다.
저항체(SP)는 서로 이격된 소스 회로 기판들(PCB1, PCB2) 사이에 배치되어 소스 회로 기판들(PCB1, PCB2)을 전기적으로 연결할 수 있다. 본 발명에서 저항체(SP)는 제1 소스 회로 기판(PCB1)의 전압 배선들 중 제2 소스 회로 기판(PCB2)과 가장 인접한 제1 전압 배선(EL-L), 및 제2 소스 회로 기판(PCB2)의 전압 배선들 중 제1 소스 회로 기판(PCB1)과 가장 인접한 제2 전압 배선(EL-R)을 전기적으로 연결할 수 있다.
본 발명에서, 제1 전압 배선(EL-L)은 제1 소스 회로 기판(PCB1)에 포함된 전압 배선들 중 제2 소스 회로 기판(PCB2)과 가장 인접한 배선으로 정의될 수 있고, 제2 전압 배선(EL-R)은 제2 소스 회로 기판(PCB2)에 포함된 전압 배선들 중 제1 소스 회로 기판(PCB1)과 가장 인접한 배선으로 정의될 수 있다.
본 발명에서, 제1 연성 회로 기판(FP-L)은 제1 소스 회로 기판(PCB1)에 연결된 연성 회로 기판들(FPCB) 중 제2 소스 회로 기판(PCB2)과 가장 인접한 연성 회로 기판으로 정의될 수 있고, 제2 연성 회로 기판(FP-R)은 제2 소스 회로 기판(PCB2)에 연결된 연성 회로 기판들(FPCB) 중 제1 소스 회로 기판(PCB1)과 가장 인접한 연성 회로 기판으로 정의될 수 있다.
도 5a 및 도 5b를 참조하면, 본 실시예에 따른 저항체(SP)는 베이스 필름(SUB) 및 도전성을 가진 연결부(SR)를 포함한다. 연결부(SR)는 베이스 필름(SUB) 내부에 배치되어 적어도 일부가 노출된 형상을 가질 수 있다. 도 5b에는 연결부(SR)의 일 면이 전부 노출된 형상을 도시하였으나, 이에 한정되는 것은 아니며, 연결부(SR) 중 제1 전압 배선(EL-L) 및 제2 전압 배선(EL-R)과 중첩하는 일 영역만 노출되어 제1 전압 배선(EL-L) 및 제2 전압 배선(EL-R) 연결된 형상을 가질 수 있다.
제1 소스 회로 기판(PCB1)은 필름들(BF1-L, BF2-L) 및 전압 배선들을 포함한다. 도 5b에는 전압 배선들의 일 예로 제1 전압 배선(EL-L)을 도시하였다. 제2 소스 회로 기판(PCB2)은 필름들(BF1-R, BF2-R0) 및 전압 배선들을 포함한다. 도 5b에는 전압 배선들의 일 예로 제2 전압 배선(EL-2)을 도시하였다.
제1 전압 배선(EL-L)은 제2 필름(BF2-L)에 의해 노출될 수 있다. 제1 전압 배선(EL-L) 중 2 필름(BF2-L)에 의해 노출된 부분은 연결부(SR)의 일 단에 연결될 수 있다. 제2 전압 배선(EL-R)은 제2 필름(BF2-R)에 의해 노출될 수 있다. 제2 전압 배선(EL-R) 중 2 필름(BF2-R)에 의해 노출된 부분은 연결부(SR)의 타 단에 연결될 수 있다. 따라서, 저항체(SP)는 제1 소스 회로 기판(PCB1)과 제2 소스 회로 기판(PCB2)의 전압 배선들 중 가장 인접하게 배치된 전압 배선들(EL-L, EL-R)과 전기적으로 연결될 수 있다.
메인 회로 기판(MPCB)의 제어부(CU)에서 전원 전압(ELVDD, ELVSS)은 제1 메인 배선(EM-L), 제1 연결 기판(CPCB1), 제1 전압 배선(EL-L)을 경유하여 제1 연성 회로 기판(FP-L)에 전달될 수 있다.
또한, 메인 회로 기판(MPCB)의 제어부(CU)에서 전원 전압(ELVDD, ELVSS)은 제2 메인 배선(EM-R), 제2 연결 기판(CPCB2), 제2 전압 배선(EL-R)을 경유하여 제2 연성 회로 기판(FP-R)에 전단될 수 있다.
이때, 제어부(CU)에서 생성된 동일 전압을 가진 전원 전압(ELVDD, ELVSS)은 서로 다른 길이(IR-1, IR-2)를 가진 제1 메인 배선(EM-L) 및 제2 메인 배선(EM-R)을 경유함에 따라, 전압 강하(IR drop)에 의한 저항 차이를 발생시키고, 제1 연성 회로 기판(FP-L)과 제2 연성 회로 기판(FP-R)에는 서로 다른 크기를 갖는 전원 전압(ELVDD, ELVSS)이 제공되게 된다. 이에 따라, 제1 연성 회로 기판(FP-L) 및 제2 연성 회로 기판(FP-R) 중 어느 하나에 발열 현상이 나타날 수 있다.
본 발명에 따르면, 제1 소스 회로 기판(PCB1)에 포함된 전압 배선들 및 제2 소스 회로 기판(PCB2)에 포함된 전압 배선들 중 가장 인접한 배선을 전기적으로 연결하는 저항체(SP)를 포함한다. 저항체(SP)는 전압 강하에 의해 서로 다른 크기를 갖는 전원 전압(ELVDD, ELVSS)이 곧바로 제1 연성 회로 기판(FP-L)과 제2 연성 회로 기판(FP-R)에 전달되지 않고, 이를 상쇄시키는 패스를 형성함에 따라, 제1 연성 회로 기판(FP-L) 및 제2 연성 회로 기판(FP-R) 중 어느 하나에 발생되는 발열 현상을 보완할 수 있다.
도 2에는 신호라인들(GL1~GLn, DL1~DLm, PL-D) 및 화소들(PX11~PXnm)의 평면상 배치관계를 도시하였다. 신호라인들(GL1~GLn, DL1~DLm, PL-D)은 복수 개의 게이트 라인들(GL1~GLn), 복수 개의 데이터 라인들(DL1~DLm) 및 보조 신호라인들(PL-D)을 포함할 수 있다.
복수 개의 게이트 라인들(GL1~GLn)은 제1 방향(DR1)을 따라 연장되고 제2 방향(DR2)을 따라 배열된다. 복수 개의 데이터 라인들(DL1~DLm)은 복수 개의 게이트 라인들(GL1~GLn)과 절연 교차한다. 복수 개의 데이터 라인들(DL1~DLm)은 제2 방향(DR2)을 따라 연장되고 제1 방향(DR1)을 따라 배열된다.
복수 개의 게이트 라인들(GL1~GLn)과 복수 개의 데이터 라인들(DL1~DLm)은 표시 영역(DA)에 중첩하게 배치된다. 보조 신호라인들(PL-D)은 비표시 영역(NDA)에 중첩하게 배치되고, 복수 개의 게이트 라인들(GL1~GLn)과 복수 개의 데이터 라인들(DL1~DLm)에 연결된다.
데이터 라인들(DL1~DLm)에 연결되는 보조 신호라인들(PL-D)은 복수 개의 데이터 라인들(DL1~DLm)과 다른 층 상에 배치될 수 있다. 데이터 라인들(DL1~DLm)은 컨택홀(CH)을 통해 보조 신호라인들(PL-D) 중 대응하는 신호라인들이 전기적으로 연결될 수 있다. 컨택홀(CH)은 데이터 라인들(DL1~DLm)과 보조 신호라인들(PL-D) 사이에 배치된 적어도 하나의 절연층을 관통한다. 도 2에는 2개의 컨택홀(CH)을 예시적으로 도시하였다.
본 발명의 일 실시 예에서 컨택홀(CH)은 생략될 수 있다. 데이터 라인들(DL1~DLm)과 보조 신호라인들(PL-D)은 동일한 층 상에 배치될 수도 있다. 이때, 데이터 라인들(DL1~DLm)과 보조 신호라인들(PL-D) 중 연결된 데이터 라인과 보조 신호라인은 하나의 신호 라인으로 정의될 수도 있다. 이때 서로 연결된 데이터 라인과 보조 신호라인은 하나의 신호 라인의 서로 다른 부분으로 정의될 수 있다.
화소들(PX11~PXnm) 각각은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인과 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된다. 화소들(PX11~PXnm) 각각은 화소 구동회로 및 표시 소자를 포함할 수 있다.
도 2에는 매트릭스 형태의 화소들(PX11~PXnm)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 화소들(PX11~PXnm)은 펜 타일 형태로 배치될 수 있고, 또는 화소들(PX11~PXnm)은 다이아몬드 형태로 배치될 수 있다.
도 2에 도시된 것과 같이, 표시 패드 영역들(PDA)에는 제1 방향(DR1)을 따라 서로 이격되어 배열된 패드들(PD)을 포함한다. 패드들(PD)에는 연성 회로 기판들(FPCB)의 일 단이 연결될 수 있다.
게이트 구동회로(GDC)는 OSG(oxide silicon gate driver circuit) 또는 ASG(amorphous silicon gate driver circuit) 공정을 통해 표시 패널(DP)에 집적화될 수 있다.
도 3에는 게이트 라인들(GL1~GLn) 일 게이트 라인(GL), 데이터 라인들(DL1~DLm) 중 일 데이터 라인(DL), 및 전원 라인(PL)에 연결된 일 화소(PX)의 등가회로를 예시적으로 도시하였다.
화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 커패시터(Cst), 및 유기발광소자(OD)를 포함한다. 제1 트랜지스터(T1)는 입력전극, 및 출력전극을 포함한다. 제1 트랜지스터(T1)는 게이트 라인(GL)에 인가된 게이트 신호에 응답하여 대응하는 데이터 라인(DL)에 인가된 데이터 신호를 출력한다.
커패시터(Cst)는 제1 트랜지스터(T1)에 연결된 제1 커패시터 전극 및 제1 전원전압(ELVDD)을 수신하는 제2 커패시터 전극을 포함한다. 커패시터(Cst)는 제1 트랜지스터(T1)로부터 수신한 데이터 신호에 대응하는 전압과 제1 전원전압(ELVDD)의 차이에 대응하는 전하량을 충전한다.
제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 출력 전극 및 커패시터(Cst)의 제1 커패시터 전극에 연결된 제어전극, 전원 라인(PL)을 통해 제공 받은 제1 전원전압(ELVDD)을 수신하는 입력전극, 및 출력전극을 포함한다. 제2 트랜지스터(T2)의 출력전극은 유기발광소자(OD)에 연결된다.
제2 트랜지스터(T2)는 커패시터(Cst)에 저장된 전하량에 대응하여 유기발광소자(OD)에 흐르는 구동전류를 제어한다. 커패시터(Cst)에 충전된 전하량에 따라 제2 트랜지스터(T2)의 턴-온 시간이 결정된다. 실질적으로 제2 트랜지스터(T2)의 출력전극은 유기발광소자(OD)에 제1 전원전압(ELVDD)보다 낮은 레벨의 전압을 공급한다.
유기발광소자(OD)는 제2 트랜지스터(T2)에 연결된 제1 전극 및 제2 전원전압(ELVSS)을 수신하는 제2 전극을 포함한다. 유기발광소자(OD)는 제1 전극과 제2 전극 사이에 배치된 발광 패턴을 포함할 수 있다.
유기발광소자(OD)는 제2 트랜지스터(T2)의 턴-온 구간동안 발광된다. 유기발광소자(OD)에서 생성된 광의 컬러는 발광 패턴을 이루는 물질에 의해 결정된다. 예컨대, 유기발광소자(OD)에서 생성된 광의 컬러는 적색, 녹색, 청색, 및 청색 중 어느 하나일 수 있다.
도 4는 표시 패널(DP) 중 일 화소(PX)에 대응되는 단면도를 도시하였다. 도 4를 참조하면, 표시 패널(DP)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패터닝할 수 있다. 이러한 방식으로 패턴, 도전 패턴, 신호 라인(배선) 등을 형성한다.
베이스층(BL)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 베이스층(BL)은 다층구조를 가질 수 있다. 예컨대 베이스층(BL)은 합성수지층, 접착층, 및 합성수지층의 3층 구조를 가질 수도 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시 패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 반도체 패턴이 배치된다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
도 4는 일부의 반도체 패턴을 도시한 것일 뿐이고, 평면 상에서 화소(PX)의 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들(PX)에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다.
제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 드레인(D1)이 반도체 패턴으로부터 형성되고, 제2 트랜지스터(T2)의 소스(S2), 액티브(A2), 드레인(D2)이 반도체 패턴으로부터 형성된다. 소스(S1, S2) 및 드레인(D1, D2)은 단면 상에서 액티브(A1, A2)로부터 서로 반대 방향으로 연장된다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX)에 공통으로 중첩하며, 반도체 패턴을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 절연층들은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
제1 절연층(10) 상에 게이트(G1, G2)가 배치된다. 게이트(G1, G2)는 금속패턴의 일부일 수 있다. 게이트(G1, G2)는 액티브(A1, A2)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(G1, G2)는 마스크와 같다.
제1 절연층(10) 상에 게이트(G1, G2)를 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 화소들(PX)에 공통으로 중첩한다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
제2 절연층(20) 상에 상부전극(UE)이 배치될 수 있다. 상부전극(UE)은 제2 트랜지스터(T2)의 게이트(G2)와 중첩할 수 있다. 상부전극(UE)은 금속 패턴의 일부분일 수 있다. 게이트(G2)의 일부분과 그에 중첩하는 상부전극(UE)은 커패시터(Cst)를 정의할 수 있다. 본 발명의 일 실시예에서 상부전극(UE)은 생략될 수도 있다.
제2 절연층(20) 상에 상부전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 본 실시예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다. 제3 절연층(30) 상에 제1 연결전극(CNE1)이 배치될 수 있다. 제1 연결전극(CNE1)은 제1 내지 제3 절연층(10 내지 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다. 연결 신호 라인(SCL)은 게이트 라인들(GL1~GLn), 데이터 라인들(DL1~DLm) 및 전원 라인(PL) 중 어느 하나를 포함할 수 있다.
제3 절연층(30) 상에 제1 연결전극(CNE1)을 커버하는 제4 절연층(40)이. 제4 절연층(40)은 단층의 실리콘옥사이드층일 수 있다. 제4 절연층(40) 상에 제5 절연층(50)이 배치된다. 제5 절연층(50)은 유기층일 수 있다. 제5 절연층(50) 상에 제2 연결전극(CNE2)이 배치될 수 있다. 제2 연결전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결전극(CNE1)에 접속될 수 있다.
제5 절연층(50) 상에 제2 연결전극(CNE2)을 커버하는 제6 절연층(60)이 배치된다. 제6 절연층(60)은 유기층일 수 있다. 제6 절연층(60) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결전극(CNE2)에 연결된다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
표시영역(DP-DA)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워싸을 수 있다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들(PX)에 공통적으로 배치된다.
제2 전극(CE) 상에 상부 절연층(TFL)이 배치된다. 상부 절연층(TFL)은 복수 개의 박막들을 포함할 수 있다. 본 실시예와 같이 상부 절연층(TFL)은 캡핑층과 박막 봉지층을 포함할 수 있다. 박막 봉지층은 복수의 무기층들 및 무기층들 사이에서 밀봉된 유기층을 포함할 수 있다. 무기층들은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층 중 어느 하나일 수 있다. 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
무기층들은 수분/산소로부터 유기발광 다이오드(OLED)를 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 유기발광 다이오드(OLED)를 보호한다.
캡핑층(CPL)은 제2 전극(CE) 상에 배치되고 제2 전극(CE)에 접촉한다. 캡핑층(CPL)은 유기물질을 포함할 수 있다. 캡핑층(CPL)은 후속의 공정 예컨대 스퍼터링 공정으로부터 제2 전극(CE)을 보호하고, 유기발광 다이오드(OLED)의 출광효율을 향상시킨다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 사시도이다. 도 1 내지 도 5b와 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
본 실시예에 따른 구동 유닛(CM-1)은 표시 패널(DP)에 연결된 연성 회로 기판들(FPCB), 연성 회로 기판들(FPCB)에 연결된 소스 회로 기판들(PCB-1, PCB-2), 소스 회로 기판들(PCB-1, PCB-2)에 연결된 연결 기판들(CPCB1, CPCB2), 및 연결 기판들(CPCB1, CPCB2)에 연결된 메인 회로 기판(MPCB), 및 서로 이격된 소스 회로 기판들(PCB-1, PCB-2) 사이를 연결하는 저항체(SP)를 포함한다.
본 실시예에서 구동 유닛(CM-1)은 서로 이격된 소스 회로 기판들(PCB-1, PCB-2)을 연결하는 커넥터(CNT-L, CNT-R)를 더 포함할 수 있다.
본 실시예에 따른 제1 소스 회로 기판(PCB-1)은 제1 서브 기판들(PC-L1, PC-L2)을 포함한다. 제1 서브 기판들(PC-L1, PC-L2)은 제어부(CU)의해 생성된 제1 신호를 메인 배선(EL-A)을 통해 동일하게 제공 받는 기판들일 수 있다.
제2 소스 회로 기판(PCB-2)은 제2 서브 기판들(PC-R1, PC-R2)을 포함한다. 제R 서브 기판들(PC-R1, PC-R2)은 제어부(CU)의해 생성된 제2 신호를 메인 배선(EL-A)을 통해 동일하게 제공 받는 기판들일 수 있다. 제1 소스 회로 기판(PCB-1)과 제2 소스 회로 기판(PCB-2) 각각에 제공되는 제1 신호 및 제2 신호는 서로 동일하거나 상이할 수 있다.
본 실시예에 따르면, 제1 서브 기판들(PC-L1, PC-L2)은 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있다. 제1 커낵터(CNT-L)는 서로 이격된 제1 서브 기판들(PC-L1, PC-L2) 사이를 전기적으로 연결할 수 있다. 제1 커낵터(CNT-L)와 제1 서브 기판들(PC-L1, PC-L2) 사이의 연결 방법은 전기적인 연결의 형태이면 어느 하나로 한정되지 않는다.
또한, 제2 서브 기판들(PC-R1, PC-R2)은 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있다. 제2 커낵터(CNT-R)는 서로 이격된 제2 서브 기판들(PC-R1, PC-R2) 사이를 전기적으로 연결할 수 있다. 제2 커낵터(CNT-R)와 제2 서브 기판들(PC-R1, PC-R2) 사이의 연결 방법은 전기적인 연결의 형태이면 어느 하나로 한정되지 않는다. 도 6에는 소스 회로 기판들(PCB-1, PCB-2) 각각이 두 개의 서브 기판들(PC-L1, PC-L2, PC-R1, PC-R2)을 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 표시 패널(DP)의 해상도, 표시 패널(DP)의 크기, 데이터 구동 회로(DDC, 도 도 참조)의 스펙에 따라 소스 회로 기판들(PCB-1, PCB-2)에 포함된 서브 기판들 및 이를 연결하는 커넥터의 수는 상이해질 수 있다.
도 7은 본 발명의 일 실시예에 따른 저항체를 도시한 평면도이다. 도 8은 본 발명의 일 실시예에 따른 저항체를 도시한 평면도이다. 도 9는 본 발명의 일 실시예에 따른 저항체를 도시한 평면도이다. 도 10은 본 발명의 일 실시예에 따른 저항체를 도시한 평면도이다. 도 11은 본 발명의 일 실시예에 따른 저항체를 도시한 평면도이다. 12는 본 발명의 일 실시예에 따른 저항체를 도시한 평면도이다. 이하, 도 7 내지 도 12에서 설명할 저항체에 관한 설명은 도 1 내지 도 6에서 설명한 저항체(SP)에 적용될 수 있다. 이하, 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다. 이하, 도 7 내지 도 11에서 설명될 베이스 필름은 도전성을 가진 물질이 배치될 수 있는 기저층이면 종류 및 물질에 한정되지 않는다. 또한, 이하, 도 7 내지 도 11에서 설명될 저항체의 일 단은 제1 전압 배선(EL-L, 도 1 참조)에 연결되고, 상기 저항체의 타 단은 제2 전압 배선(EL-R, 도 1 참조)에 연결되는 구성일 수 있다.
도 7을 참조하면, 본 실시예서 저항체(SP-1)는 베이스 필름(SUB-1) 및 도전성을 가진 연결부(SR-1), 및 저항부(RT-1)를 포함할 수 있다. 저항부(RT-1)는 연결부(SR-1)에 비해 상대적으로 높은 저항을 가질 수 있다. 저항부(RT-1)는 수동 소자로 이루어지거나, 연결부(SR-1)와 다른 물질을 포함하는 것 중 연결부(SR-1)보다 높은 저항을 가진 것이면 어느 하나에 한정되지 않는다.
도 7에는 저항체(SP-1)의 배면(SP-B)에 노출된 연결부(SR-1) 및 저항부(RT-1)를 도시하였으나, 이에 한정되지 않으며, 소스 회로 기판들(PCB1, PCB2)에 연결되는 연결부(SR-1)의 일 부분만 노출되고 나머지 연결부 (SR-1) 및 저항부(RT-1)는 커버된 형태로 제공될 수 있다.
도 8을 참조하면, 본 실시예서 저항체(SP-2)는 베이스 필름(SUB-2) 및 도전성을 가진 연결부(SR-2), 및 저항부(RT-2)를 포함할 수 있다.
연결부(SR-2)는 일 방향으로 연장되고 일 방향과 교차하는 교차 방향으로 이격되어 배열된 제1 내지 제3 연결부(S1, S2, S3)를 포함할 수 있다.
저항부(RT-2)는 연결부(SR-2)에 비해 상대적으로 높은 저항을 가질 수 있다. 저항부(RT-2)는 수동 소자로 이루어지거나, 연결부(SR-2)와 다른 물질을 포함하는 것 중 연결부(SR-2)보다 높은 저항을 가진 것이면 어느 하나에 한정되지 않는다.
본 실시예에서 저항부(RT-2)는 제1 내지 제3 연결부(S1, S2, S3) 중 적어도 어느 하나에 연결된 복수의 저항들(R1, R2)를 포함할 수 있다.
도 9를 참조하면, 본 실시예서 저항체(SP-3)는 도전성을 가진 제1 연결부(SR-L), 제2 연결부(SR-R), 및 저항부(SR-C)를 포함할 수 있다.
본 실시예에서 제1 연결부(SR-L), 제2 연결부(SR-R), 및 저항부(SR-C)는 동일한 물질을 포함할 수 있다. 저항부(SR-C)는 제1 연결부(SR-L) 및 제2 연결부(SR-R) 사이에 배치될 수 있다. 제1 연결부(SR-L), 저항부(SR-C), 및 제2 연결부(SR-R)는 실질적으로 일체의 구성이나, 설명의 편의를 위해 구분하여 설명한다.
저항부(SR-C)는 소정의 패턴을 포함할 수 있다. 예를 들어, 저항부(SR-C)는 소정의 곡선을 가진 패턴을 포함할 수 있다. 따라서, 제1 연결부(SR-L), 제2 연결부(SR-R), 및 저항부(SR-C)가 동일 물질로 형성되더라도, 소정의 패턴을 가진 저항부(SR-C)의 상대적인 길이는 제1 연결부(SR-L) 및 제2 연결부(SR-R) 보다 길어짐에 따라, 저항으로써의 역할을 할 수 있다.
도 10을 참조하면, 본 실시예서 저항체(SP-4)는 도전성을 가진 제1 연결부(SR-L), 제2 연결부(SR-R), 및 저항부(SR-C)를 포함할 수 있다.
본 실시예에서 제1 연결부(SR-L), 제2 연결부(SR-R), 및 저항부(SR-C)는 동일한 물질을 포함할 수 있다. 저항부(SR-C)는 제1 연결부(SR-L) 및 제2 연결부(SR-R) 사이에 배치될 수 있다. 제1 연결부(SR-L), 저항부(SR-C), 및 제2 연결부(SR-R)는 실질적으로 일체의 구성이나, 설명의 편의를 위해 구분하여 설명한다.
저항부(SR-C)는 소정의 패턴을 포함할 수 있다. 예를 들어, 저항부(SR-C)는 지그재그 형상의 패턴을 포함할 수 있다. 따라서, 제1 연결부(SR-L), 제2 연결부(SR-R), 및 저항부(SR-C)가 동일 물질로 형성되더라도, 소정의 패턴을 가진 저항부(SR-C)의 상대적인 길이는 제1 연결부(SR-L) 및 제2 연결부(SR-R) 보다 길어짐에 따라, 저항으로써의 역할을 할 수 있다.
도 11을 참조하면, 본 실시예서 저항체(SP-5)는 도전성을 가진 제1 연결부(SR-L), 제2 연결부(SR-R), 및 저항부(RT-5)를 포함할 수 있다.
본 실시예에서 제1 연결부(SR-L), 제2 연결부(SR-R)와 저항부(RT-5)는 서로다른 물질을 포함할 수 있다. 저항부(RT-5)는 제1 연결부(SR-L) 및 제2 연결부(SR-R) 사이에 배치될 수 있다.
본 실시예에서, 저항부(RT-5)는 제1 연결부(SR-L) 및 제2 연결부(SR-R)에 비해 상대적으로 높은 저항을 가진 물질을 포함할 수 있다. 예를 들어, 제1 연결부(SR-L) 및 제2 연결부(SR-R)가 금속을 포함할 경우, 저항부(RT-5)는 제1 연결부(SR-L) 및 제2 연결부(SR-R) 보다 높은 저항을 포함하는 금속으로 이루어질 수 있다. 따라서, 저항부(RT-5)는 제1 연결부(SR-L) 및 제2 연결부(SR-R) 사이에서 저항으로써의 역할을 할 수 있다.
도 12를 참조하면, 저항체(SP-6)는 도 7 내지 도 11과 달리 도전성을 가지며,
베이스 필름이 제거된 와이어 형상으로 제공될 수 있다. 저항체(SP-6)의 개수 및 형상은 와이어 형태로 제공되는 것이면 어느 하나로 한정되지 않는다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치
DP: 표시 패널
CM: 구동 유닛
MPCB: 메인 회로 기판
CU: 제어부
ELVSS, ELVDD: 전원 전압
PCB1, PCB2: 소스 회로 기판들
FPCB: 연성 회로 기판들
CPCB1, CPCB2: 연결 회로 기판들
SP: 저항체

Claims (20)

  1. 복수의 화소들 및 상기 화소들에 연결되고, 제1 방향으로 서로 이격되어 배열된 복수의 표시 패드들을 포함하는 표시 패널;
    상기 표시 패드들에 연결된 복수의 연성 회로 기판들을 포함하고, 상기 화소들에 전원 전압을 인가하는 구동 유닛을 포함하고,
    상기 구동 유닛은,
    상기 제1 방향으로 서로 이격되어 배열되고, 각각이 상기 연성 회로 기판들에 연결된 복수의 전압 배선들을 포함하는 제1 소스 회로 기판 및 제2 소스 회로 기판;
    상기 전원 전압을 생성하는 제어부를 포함하고, 상기 제1 소스 회로 기판 및 상기 제2 소스 회로 기판 각각에 상기 전원 전압을 인가하는 메인 회로 기판; 및
    상기 제1 소스 회로 기판과 상기 제2 소스 회로 기판을 연결하는 저항체를 포함하고,
    상기 저항체는,
    상기 제1 소스 회로 기판의 상기 전압 배선들 중 상기 제2 소스 회로 기판과 가장 인접한 제1 전압 배선, 및 상기 제2 소스 회로 기판의 상기 전압 배선들 중 상기 제1 소스 회로 기판과 가장 인접한 제2 전압 배선에 전기적으로 연결된 표시 장치.
  2. 제1 항에 있어서,
    상기 저항체는,
    상기 제1 전압 배선에 연결된 제1 연결부, 상기 제2 전압 배선에 연결된 제2 연결부, 및 상기 제1 연결부 및 상기 제2 연결부 사이에 배치된 저항부를 포함하고,
    상기 저항부는,
    상기 제1 연결부 및 상기 제2 연결부에 비해 상대적으로 높은 저항을 갖는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서,
    상기 저항부는,
    상기 제1 연결부 및 상기 제2 연결부와 동일한 물질을 포함하는 것을 특징으로 하는 표시 장치.
  4. 제2 항에 있어서,
    상기 저항부는,
    곡선을 포함하는 소정의 패턴을 갖는 것을 특징으로 파는 표시 장치.
  5. 제2 항에 있어서,
    상기 저항부는,
    지그재그 형상의 패턴을 갖는 것을 특징으로 파는 표시 장치.
  6. 제2 항에 있어서,
    상기 저항부는,
    상기 제1 연결부 및 상기 제2 연결부와 서로 다른 물질을 포함하는 것을 특징으로 하는 표시 장치.
  7. 제2 항에 있어서,
    저항체는,
    상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배열된 복수의 연결부들 및 상기 연결부들 중 적어도 어느 하나에 배치된 저항부를 포함하는 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서,
    상기 메인 회로 기판은,
    상기 제어부와 상기 제1 소스 회로 기판을 연결하는 제1 메인 배선 및 상기 제어부와 상기 제2 소스 회로 기판을 연결하는 제2 메인 배선을 포함하고,
    상기 제1 메인 배선 및 상기 제2 메인 배선의 길이는 서로 상이한 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서,
    상기 구동 유닛은,
    상기 메인 회로 기판과 상기 제1 소스 회로 기판을 연결하는 제1 연결 기판 및 상기 메인 회로 기판과 상기 제2 소스 회로 기판을 연결하는 제2 연결 기판을 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 메인 배선은 상기 제1 연결 기판을 통해 상기 제1 전압 배선에 연결되고, 상기 제2 베인 배선은 상기 제2 연결 기판을 통해 상기 제2 전압 배선과 연결되는 것을 특징으로 하는 표시 장치.
  11. 복수의 화소들 및 상기 화소들에 연결되고, 제1 방향으로 서로 이격되어 배열된 복수의 표시 패드들을 포함하는 표시 패널;
    상기 표시 패드들에 연결된 복수의 연성 회로 기판들을 포함하고, 상기 화소들에 전원 전압을 인가하는 구동 유닛을 포함하고,
    상기 구동 유닛은,
    상기 제1 방향으로 서로 이격되어 배열되고, 각각이 상기 연성 회로 기판들에 연결된 복수의 전압 배선들을 포함하는 제1 소스 회로 기판 및 제2 소스 회로 기판;
    상기 전원 전압을 생성하는 제어부, 상기 제어부와 상기 제1 소스 회로 기판을 연결하는 제1 메인 배선, 및 상기 제어부와 상기 제2 소스 회로 기판을 연결하는 제2 메인 배선을 포함하는 메인 회로 기판; 및
    상기 제1 소스 회로 기판의 상기 전압 배선들과 상기 제2 소스 회로 상기 전압 배선들 중 가장 인접한 전압 배선들에 전기적으로 연결된 저항체를 포함하고,
    상기 제1 메인 배선과 상기 제2 메인 배선의 길이는,
    서로 상이한 표시 장치.
  12. 제11 항에 있어서,
    상기 저항체는,
    상기 제1 전압 배선에 연결된 제1 연결부, 상기 제2 전압 배선에 연결된 제2 연결부, 및 상기 제1 연결부 및 상기 제2 연결부 사이에 배치된 저항부를 포함하고,
    상기 저항부는,
    상기 제1 연결부 및 상기 제2 연결부에 비해 상대적으로 높은 저항을 갖는 것을 특징으로 하는 표시 장치.
  13. 제12 항에 있어서,
    상기 저항부는,
    상기 제1 연결부 및 상기 제2 연결부와 동일한 물질을 포함하는 것을 특징으로 하는 표시 장치.
  14. 제2 항에 있어서,
    상기 저항부는,
    곡선을 포함하는 소정의 패턴을 갖는 것을 특징으로 파는 표시 장치.
  15. 제12 항에 있어서,
    상기 저항부는,
    지그재그 형상의 패턴을 갖는 것을 특징으로 파는 표시 장치.
  16. 제12 항에 있어서,
    상기 저항부는,
    상기 제1 연결부 및 상기 제2 연결부와 서로 다른 물질을 포함하는 것을 특징으로 하는 표시 장치.
  17. 제12 항에 있어서,
    저항체는,
    상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배열된 복수의 연결부들 및 상기 연결부들 중 적어도 어느 하나에 배치된 저항부를 포함하는 것을 특징으로 하는 표시 장치.
  18. 제11 항에 있어서,
    상기 구동 유닛은,
    상기 메인 회로 기판과 상기 제1 소스 회로 기판을 연결하는 제1 연결 기판 및 상기 메인 회로 기판과 상기 제2 소스 회로 기판을 연결하는 제2 연결 기판을 더 포함하는 것을 특징으로 하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 메인 배선은 상기 제1 연결 기판을 통해 상기 제1 전압 배선에 연결되고, 상기 제2 베인 배선은 상기 제2 연결 기판을 통해 상기 제2 전압 배선과 연결되는 것을 특징으로 하는 표시 장치.
  20. 제11 항에 있어서,
    상기 제1 소스 회로 기판 및 상기 제2 소스 회로 기판 각각은 복수로 제공되고,
    상기 제1 소스 회로 기판들 사이 및 상기 제2 소스 회로 기판들 사이를 연결하는 커넥터를 더 포함하는 것을 특징으로 하는 표시 장치.
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