KR20210082087A - 정전 보호 회로 및 반도체 장치 - Google Patents

정전 보호 회로 및 반도체 장치 Download PDF

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Abstract

정전 보호 회로 및 반도체 장치는, 애노드가 신호 단자에 접속된 제 1 다이오드와, 캐소드가 제 1 다이오드의 캐소드에 접속되고 애노드가 GND 단자에 접속된 제 2 다이오드와, 제 1 다이오드와 병렬로 접속된 디플리션형의 MOS 트랜지스터를 구비한 것을 특징으로 한다.

Description

정전 보호 회로 및 반도체 장치{ELECTROSTATIC PROTECTION CIRCUIT AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 정전 보호 회로에 관한 것이다.
종래의 반도체 장치의 정전 보호 회로는, 이미터 단자가 신호 단자에 접속되고, 콜렉터 단자가 GND 단자에 접속된 PNP 트랜지스터로 이루어진다. 이와 같이 구성한 정전 보호 회로를 구비한 반도체 장치에 있어서는, 신호 단자가 GND 단자의 전위 이하로 저하된 경우에도, 동작상의 문제는 일어나지 않는다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2000-223499호
도 6 에 나타내는 바와 같이, 정전 보호 회로 (60) 의 정전 보호용의 PNP 트랜지스터 (실선으로 나타낸다) 는, CMOS 프로세스로 제조하는 경우, 베이스를 Nwell 로 구성하는 것이 일반적이다. 이와 같이 구성된 PNP 트랜지스터는, P 형 영역 (61) 이 애노드이고 Nwell 이 캐소드인 다이오드 (D1) 와, P 형 영역 (62) 이 애노드이고 Nwell 이 캐소드인 다이오드 (D2) 의 직렬 접속으로 볼 수 있다. 또, 다이오드 (D1) 의 애노드, Nwell, Psub 는 기생 PNP 트랜지스터 (파선으로 나타낸다) 의 이미터, 베이스, 콜렉터로 볼 수 있다.
그러나, 고온이 되면 다이오드 (D2) 의 리크 전류가 다이오드 (D1) 를 통해 흐른다. 기생 PNP 트랜지스터는, 그 전류 증폭룰로 리크 전류를 증폭시킨 콜렉터 전류를 흘린다. 따라서, 종래의 정전 보호 회로는, 고온이 되면 기생 PNP 트랜지스터의 콜렉터 전류가 신호 단자에서 GND 단자로 흐르기 때문에, 신호 단자의 입력 전류가 증대된다.
본 발명은, 고온에서 신호 단자의 입력 전류의 증가하는 양이 적은 정전 보호 회로 및 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 실시형태에 관련된 정전 보호 회로는, 애노드가 신호 단자에 접속된 제 1 다이오드와, 캐소드가 제 1 다이오드의 캐소드에 접속되고 애노드가 GND 단자에 접속된 제 2 다이오드와, 제 1 다이오드와 병렬로 접속된 디플리션형의 MOS 트랜지스터를 구비한 것을 특징으로 한다.
또, 본 발명의 실시형태에 관련된 반도체 장치는, 신호 단자와 내부 회로 사이에 상기의 정전 보호 회로를 구비한 것을 특징으로 한다.
본 발명의 정전 보호 회로에 의하면, 제 1 다이오드와 병렬로 디플리션형의 MOS 트랜지스터를 형성했기 때문에, 고온에서 신호 단자의 입력 전류의 증가하는 양이 적은 정전 보호 회로 및 반도체 장치를 제공하는 것이 가능하다.
도 1 은, 제 1 실시형태에 관련된 정전 보호 회로를 구비한 반도체 장치를 나타내는 회로도이다.
도 2 는, 제 1 실시형태에 관련된 정전 보호 회로의 다른 예를 나타내는 회로도이다.
도 3 은, 제 2 실시형태에 관련된 정전 보호 회로를 구비한 반도체 장치를 나타내는 회로도이다.
도 4 는, 제 2 실시형태에 관련된 정전 보호 회로의 다른 예를 나타내는 회로도이다.
도 5 는, 제 1 실시형태에 관련된 정전 보호 회로의 다른 예를 나타내는 회로도이다.
도 6 은, 종래의 정전 보호 회로를 구비한 반도체 장치의 단면도이다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 본 발명의 실시형태에 관련된 반도체 장치는, 신호를 입출력하는 신호 단자와, 신호 단자에 접속된 내부 회로와, 신호 단자와 내부 회로 사이에 형성된 정전 보호 회로를 갖고 있다. 반도체 장치의 내부 회로에 대해서는, 상세한 설명은 생략한다.
＜제 1 실시형태＞
도 1 은, 제 1 실시형태에 관련된 정전 보호 회로를 구비한 반도체 장치를 나타내는 회로도이다.
반도체 장치 (100) 는, 정전 보호 회로 (10) 와 내부 회로 (40) 를 구비하고 있다. 정전 보호 회로 (10) 는, 다이오드 (11, 12) 와, 디플리션형의 p 채널형 MOS 트랜지스터 (이후 pMOS 트랜지스터) (13) 와, 저항 (14) 을 구비하고 있다. 저항 (14) 은, 내부 회로 (40) 의 트랜지스터의 게이트 보호 저항이다.
다이오드 (11) 는, 애노드가 신호 단자에 접속되고, 캐소드가 다이오드 (12) 의 캐소드에 접속되어 있다. 다이오드 (12) 의 애노드는, GND 단자에 접속되어 있다. pMOS 트랜지스터 (13) 는, 드레인이 내부 회로 (40) 에 접속되고, 게이트와 소스와 벌크가 다이오드 (11) 의 캐소드에 접속되어 있다. 저항 (14) 은, 다이오드 (11) 의 애노드와 pMOS 트랜지스터 (13) 의 드레인 사이에 접속되어 있다.
다음으로, 제 1 실시형태의 정전 보호 회로 (10) 의 동작에 대하여 설명한다. 또한, 정전 보호 회로 (10) 에 있어서, 다이오드 (11) 의 애노드와 캐소드 및 Psub 로 기생 PNP 트랜지스터가 구성되는 것은 종래 기술과 동일하다.
＜신호 단자의 전압이 GND 단자의 전압보다 높은 정상 상태＞
pMOS 트랜지스터 (13) 는, 게이트가 소스와 접속되어 있지만, 디플리션형이기 때문에 드레인-소스 사이에 채널이 존재한다. 다이오드 (12) 가 흘리는 리크 전류보다 pMOS 트랜지스터 (13) 의 전류 공급 능력이 충분히 크기 때문에, pMOS 트랜지스터 (13) 의 온 저항에 의한 전압 강하는 0 V 에 가까워진다. 이 때문에, 다이오드 (12) 의 리크 전류의 대부분이 pMOS 트랜지스터 (13) 를 흐르고, 다이오드 (11) 에는 전류가 흐르지 않는다. 따라서, 기생 PNP 트랜지스터에 전류가 흐르지 않기 때문에, 신호 단자에 흐르는 전류를 작게 억제할 수 있다.
＜신호 단자의 전압이 GND 단자의 전압보다 낮은 역접속 상태＞
pMOS 트랜지스터 (13) 는, 오버 드라이브 전압이 ｜VTPD｜ (임계값 전압) 의 정전류원으로서 동작한다. GND 단자로부터 다이오드 (12) 와 pMOS 트랜지스터 (13) 를 통해 신호 단자에 역류 전류가 흐르지만, pMOS 트랜지스터 (13) 에 의해 허용 가능한 전류로 억제하는 것이 가능하다. 따라서, 다이오드 (11) 와 병렬로 pMOS 트랜지스터 (13) 가 접속되고 있어도, 역접속 상태에서 반도체 장치의 동작에 문제가 발생하는 경우는 없다.
이상 설명한 바와 같이, 본 실시형태에 관련된 정전 보호 회로 (10) 는, 다이오드 (11) 와 병렬로 pMOS 트랜지스터 (13) 를 구비함으로써, 고온에서 기생 트랜지스터에 전류가 흐르는 경우가 없기 때문에, 신호 단자의 입력 전류의 증가하는 양을 줄일 수 있다.
또한, pMOS 트랜지스터 (13) 는, 도 2 에 나타내는 바와 같이 접속한 디플리션형의 n 채널형 MOS 트랜지스터 (23) 로 치환해도 동일한 효과를 얻는 것이 가능하다.
＜제 2 실시형태＞
도 3 은, 제 2 실시형태에 관련된 정전 보호 회로를 구비한 반도체 장치를 나타내는 회로도이다.
도 3 의 정전 보호 회로 (20) 는, 도 1 의 정전 보호 회로 (10) 에 대해 저항 (15) 을 추가로 구비하고 있다. 또한, 도 1 에 나타내는 정전 보호 회로 (10) 와 동일한 구성 요소에는 동일한 부호를 부여하고, 중복되는 설명은 적절히 생략한다.
＜신호 단자의 전압이 GND 단자의 전압보다 높은 정상 상태＞
pMOS 트랜지스터 (13) 의 소스와 다이오드 (12) 의 캐소드 사이에 저항 (15) 이 접속되어 있다. 저항 (15) 의 저항값은 충분히 작기 때문에, 도 1 의 정전 보호 회로 (10) 와 동일한 동작이 가능하다.
＜신호 단자의 전압이 GND 단자의 전압보다 낮은 역접속 상태＞
역접속 상태에서는, pMOS 트랜지스터 (13) 에 흐르는 전류가 대체로 ｜VTPD｜/R 로 결정된다. 여기서, R 은 저항 (15) 의 저항값이다. 즉, 이 전류를 역류 전류로서 허용 가능한 전류값으로 설정하면 된다. 따라서, 제 1 실시형태의 정전 보호 회로 (10) 보다 pMOS 트랜지스터 (13) 의 사이즈를 작게 할 수 있다.
이상 설명한 바와 같이, 본 실시형태의 정전 보호 회로 (20) 는, 다이오드 (11) 와 병렬로 pMOS 트랜지스터 (13) 와 저항 (15) 을 구비함으로써, 고온에서 기생 트랜지스터에 전류가 흐르는 경우가 없기 때문에, 신호 단자의 입력 전류의 증가하는 양을 줄일 수 있다.
또한, pMOS 트랜지스터 (13) 와 저항 (15) 은, 도 4 에 나타내는 바와 같이 접속한 디플리션형의 n 채널형 MOS 트랜지스터 (23) 와 저항 (25) 으로 치환해도 동일한 효과를 얻는 것이 가능하다.
이상, 본 발명의 실시형태에 대하여 설명했지만, 본 발명은 상기 실시형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에서 여러 가지 변경이 가능하다.
예를 들어, 다이오드 (11) 와 다이오드 (12) 는, MOS 트랜지스터의 정전 보호 소자로 치환해도 된다. 일례로서, 도 5 에 도 1 의 정전 보호 회로 (10) 의 다이오드를 인핸스먼트형의 n 채널 MOS 트랜지스터 (31, 32) 로 치환한 정전 보호 회로 (30) 를 나타낸다.
또 예를 들어, 저항 (14) 은 pMOS 트랜지스터 (13) 의 드레인 (nMOS 트랜지스터 (23) 의 소스) 과 내부 회로 (40) 사이에 접속해도 된다. 그 경우에는, 보호를 위해 pMOS 트랜지스터 (13) 의 드레인 (nMOS 트랜지스터 (23) 의 소스) 과 벌크의 경로와 직렬로, 예를 들어 pMOS 트랜지스터 (13) 의 게이트와 소스와 벌크의 접속점과 다이오드 (11) 의 캐소드 사이에 저항을 형성해도 된다.
10, 20, 30 : 정전 보호 회로
11, 12 : 다이오드
13 : 디플리션형의 p 채널형 MOS 트랜지스터
23 : 디플리션형의 n 채널형 MOS 트랜지스터
31, 32 : 인핸스먼트형의 n 채널형 MOS 트랜지스터
40 : 내부 회로
100 : 반도체 장치

Claims (6)

  1. 반도체 장치의 신호 단자의 정전 보호 회로로서,
    애노드가 상기 신호 단자에 접속된 제 1 다이오드와,
    캐소드가 상기 제 1 다이오드의 캐소드에 접속되고, 애노드가 GND 단자에 접속된 제 2 다이오드와,
    상기 제 1 다이오드와 병렬로 접속된 디플리션형의 MOS 트랜지스터를 구비한 것을 특징으로 하는 정전 보호 회로.
  2. 제 1 항에 있어서,
    상기 디플리션형의 MOS 트랜지스터는,
    드레인이 내부 회로에 접속되고, 게이트와 소스와 벌크가 상기 제 1 다이오드의 캐소드에 접속된 pMOS 트랜지스터인 것을 특징으로 하는 정전 보호 회로.
  3. 제 2 항에 있어서,
    상기 pMOS 트랜지스터의 소스와 상기 제 1 다이오드의 캐소드 사이에 저항이 접속되어 있는 것을 특징으로 하는 정전 보호 회로.
  4. 제 1 항에 있어서,
    상기 디플리션형의 MOS 트랜지스터는,
    게이트와 소스와 벌크가 내부 회로에 접속되고, 드레인이 상기 제 1 다이오드의 캐소드에 접속된 nMOS 트랜지스터인 것을 특징으로 하는 정전 보호 회로.
  5. 제 4 항에 있어서,
    상기 nMOS 트랜지스터의 소스와 상기 내부 회로 사이에 저항이 접속되어 있는 것을 특징으로 하는 정전 보호 회로.
  6. 상기 신호 단자와 상기 내부 회로 사이에 제 2 항 내지 제 5 항 중 어느 한 항에 기재된 정전 보호 회로를 구비한 것을 특징으로 하는 반도체 장치.
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