KR20210080458A - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

Info

Publication number
KR20210080458A
KR20210080458A KR1020217014990A KR20217014990A KR20210080458A KR 20210080458 A KR20210080458 A KR 20210080458A KR 1020217014990 A KR1020217014990 A KR 1020217014990A KR 20217014990 A KR20217014990 A KR 20217014990A KR 20210080458 A KR20210080458 A KR 20210080458A
Authority
KR
South Korea
Prior art keywords
wafer
semiconductor device
manufacturing
thinned
thinning
Prior art date
Application number
KR1020217014990A
Other languages
English (en)
Inventor
나오코 츠지
아키라 야마카와
가츠히코 스미타
Original Assignee
주식회사 다이셀
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 다이셀 filed Critical 주식회사 다이셀
Publication of KR20210080458A publication Critical patent/KR20210080458A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0715—Polysiloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

반도체 소자가 만들어 넣어진 웨이퍼의 적층을 거쳐서 반도체 소자가 다층화되는 반도체 장치 제조 방법에 있어서, 웨이퍼 적층체의 휨을 억제하면서 효율적으로 반도체 장치를 제조하는 데 적합한 방법을 제공한다. 본 발명의 반도체 장치 제조 방법은, 준비 공정, 박화 공정 및 접합 공정을 적어도 포함한다. 준비 공정에서는, 복수의 제1 웨이퍼 적층체가 준비된다. 각 제1 웨이퍼 적층체는, 소자 형성면과 이것과는 반대의 이면을 각각이 갖는 제1 웨이퍼 및 제2 웨이퍼를 포함하고, 또한 당해 제1 및 제2 웨이퍼의 소자 형성면측끼리가 접합된 적층 구성을 갖는다. 박화 공정에서는, 제1 웨이퍼 적층체의 제1 웨이퍼가 박화되고, 당해 박화 제1 웨이퍼를 갖는 제1 웨이퍼 적층체가 형성된다. 접합 공정에서는, 박화 공정을 거친 2개의 제1 웨이퍼 적층체의 박화 제1 웨이퍼측끼리가 접합되어, 제2 웨이퍼 적층체가 형성된다.

Description

반도체 장치 제조 방법
본 발명은, 복수의 반도체 소자를 포함하는 적층 구조를 갖는 반도체 장치의 제조 방법에 관한 것이다. 본원은, 2018년 10월 23일에 일본에 출원한 일본 특허 출원 제2018-199009호의 우선권을 주장하고, 그 내용을 여기에 원용한다.
근년, 반도체 디바이스의 가일층의 고밀도화를 주목적으로 하여, 복수의 반도체 칩 내지 반도체 소자가 그의 두께 방향으로 집적된 입체적 구조를 갖는 반도체 디바이스를 제조하기 위한 기술의 개발이 진행되고 있다. 그러한 기술의 하나로서, 소위 WOW(Wafer on Wafer) 프로세스가 알려져 있다. WOW 프로세스에서는, 각각에 복수의 반도체 소자가 만들어 넣어진 소정수의 반도체 웨이퍼가 순차적으로 적층되어, 반도체 소자가 그의 두께 방향으로 연결되는 구조가 형성되고, 당해 웨이퍼 적층체가 다이싱 공정을 거쳐서 반도체 디바이스로 개편화된다. 이러한 WOW 프로세스에 관한 기술에 대해서는, 예를 들어 하기의 특허문헌 1, 2에 기재되어 있다.
국제 공개 제2010/032729호 일본 특허 공개 제2016-178162호
WOW 프로세스에 있어서 반도체 웨이퍼를 순차적으로 적층하는 방법의 하나로서, 서포트 웨이퍼 위의 박화 웨이퍼를 다른 웨이퍼에 대하여 접합한 후에 서포트 웨이퍼를 박화 웨이퍼로부터 분리한다는 과정을 반복하는 방법이 알려져 있다.
이 방법에서는, 먼저 서포트 웨이퍼와 반도체 웨이퍼를 가접착제를 통해 접합한다. 반도체 웨이퍼는, 트랜지스터 형성 공정이나 배선 형성 공정 등을 거쳐서 복수의 반도체 소자가 형성된 소자 형성면과, 이것과는 반대의 이면을 갖고, 소자 형성면측에서 가접착제를 통해 서포트 웨이퍼에 접합된다. 가접착제는 서포트 웨이퍼와 반도체 웨이퍼 사이의, 사후적으로 해제 가능한 임시의 접착 상태를 실현하기 위한 것이다.
이어서, 서포트 웨이퍼 위의 반도체 웨이퍼를 그의 이면측으로부터의 연삭에 의해 박화한다. 그리고, 이렇게 하여 형성된 박화 웨이퍼를, 소정의 베이스 웨이퍼, 또는 베이스 웨이퍼 위에 선행하여 적층되어 있는 다른 박화 웨이퍼에 대하여, 예를 들어 접착제를 통해 접합한다(웨이퍼 적층 공정). 이어서, 서포트 웨이퍼와 박화 웨이퍼 사이의 가접착 상태를 해제하고, 베이스 웨이퍼측에 박화 웨이퍼를 남기고 서포트 웨이퍼의 분리를 행한다. 그 후, 서포트 웨이퍼가 분리된 후의 박화 웨이퍼 표면을 세정한다.
이상과 같은 일련의 공정의 반복에 의해, 베이스 웨이퍼 위에 복수의 얇은 반도체 웨이퍼를 적층할 수 있다.
그러나 이러한 방법에 의하면, 두께 방향에 있어서 비대칭적인 적층 구성을 갖는 웨이퍼 적층체가 형성된다. 상술한 방법에 의해 순차적으로 적층되는 박화 웨이퍼 사이의 접합 양태는, 베이스 웨이퍼 위에 선행하여 적층되어 있는 박화 웨이퍼의 소자 형성면과, 서포트 웨이퍼에 수반되어 더 적층되는 박화 웨이퍼의 이면의 접합, 즉 전면 대 후면(Face-to-Back)에서의 접합이다. 형성되는 웨이퍼 적층체에서는, 이러한 접합 양태가 적층 방향으로 연속한다. 즉, 형성되는 웨이퍼 적층체는, 그의 두께 방향에 있어서 비대칭적인 적층 구성을 갖는 것이다. 비대칭적인 적층 구성을 갖는 웨이퍼 적층체는 휘기 쉽다. 이 휨의 정도는 당해 웨이퍼 적층체의 웨이퍼 총수(즉, 웨이퍼간 접합의 총수)가 증가할수록, 누적하여 커지는 경향이 있다. 웨이퍼 적층체의 휨은, 당해 웨이퍼 적층체에 대하여 각종 가공 공정을 고정밀도로 행하는 데 있어서 바람직하지 않다.
또한, 상술한 방법에 있어서는, 형성 목적의 웨이퍼 적층체에는 포함되지 않는 서포트 웨이퍼를 반도체 웨이퍼와 가접착하기 위한 공정이나, 당해 서포트 웨이퍼의 분리를 행하는 공정, 또한 당해 분리 후의 세정 공정이 필요하다. 이들 공정의 실시는, 설비 투자 비용이나 사용 재료비 등의 제조 비용을 억제한다는 관점에서는 바람직하지 않다. 이들 공정의 실시는, 제조 과정에 있어서의 공정수를 억제한다는 관점에서도 바람직하지 않다.
본 발명은 이상과 같은 사정을 기초로 생각해 낸 것이며, 그의 목적은, 반도체 소자가 만들어 넣어진 웨이퍼의 적층을 거쳐서 반도체 소자가 다층화되는 반도체 장치 제조 방법에 있어서, 웨이퍼 적층체의 휨을 억제하면서 효율적으로 반도체 장치를 제조하는 데 적합한 방법을 제공하는 데 있다.
본 발명에 의해 제공되는 반도체 장치 제조 방법은 다음과 같은 준비 공정, 박화 공정 및 접합 공정을 적어도 포함한다. 준비 공정에서는, 필요수의 복수의 제1 웨이퍼 적층체가 준비된다. 각 제1 웨이퍼 적층체는, 소자 형성면 및 이것과는 반대의 이면을 갖는 제1 웨이퍼와, 소자 형성면 및 이것과는 반대의 이면을 갖는 제2 웨이퍼를 포함하고, 이들 제1 및 제2 웨이퍼의 소자 형성면측끼리가, 예를 들어 접착제층을 통하거나 혹은 직접 접합에 의해 접합된 적층 구성을 갖는다. 제1 웨이퍼 및 제2 웨이퍼는 각각 반도체 소자가 만들어 넣어질 수 있는 반도체 웨이퍼 본체를 갖는 웨이퍼이며, 그의 소자 형성면이란, 트랜지스터 형성 공정이나 필요한 경우에는 배선 형성 공정 등을 거쳐서 복수의 반도체 소자가 형성되어 있는 측의 면이다. 박화 공정에서는, 제1 웨이퍼 적층체의 제1 웨이퍼가 박화되어, 당해 박화 제1 웨이퍼를 갖는 제1 웨이퍼 적층체가 형성된다. 이러한 박화 공정은 제1 웨이퍼 적층체마다 행해지고, 적어도 2회(즉, 2회 이상의 필요 횟수) 행해진다. 접합 공정에서는, 박화 공정을 거친 2개의 제1 웨이퍼 적층체의 박화 제1 웨이퍼끼리가, 예를 들어 접착제층을 통하거나 혹은 직접 접합에 의해 접합되어, 제2 웨이퍼 적층체가 형성된다.
본 반도체 장치 제조 방법의 접합 공정에서는, 상술한 바와 같이, 박화 공정을 거친 2개의 제1 웨이퍼 적층체의 박화 제1 웨이퍼 사이가 접합된다. 이들 제1 웨이퍼 적층체는 각각, 박화 제1 웨이퍼에 더하여 제2 웨이퍼를 포함하는 적층 구성을 갖는다. 따라서, 접합 공정에 의해 형성되는 제2 웨이퍼 적층체는 2개의 제2 웨이퍼와, 소자 형성면측끼리가 접합되어 당해 제2 웨이퍼 사이에 개재하는 2개의 박화 제1 웨이퍼를 포함하는, 두께 방향에 있어서 대칭적인 적층 구성을 갖는다. 두께 방향에 있어서 대칭적인 적층 구성을 갖는 웨이퍼 적층체는 휘기 어렵다. 따라서, 본 반도체 장치 제조 방법은 웨이퍼 적층체의 휨을 억제하면서 반도체 장치를 제조하는 데 적합하다.
또한, 본 반도체 장치 제조 방법에서는, 소자 형성면을 갖는 웨이퍼의 박화와 그 후의 적층에 있어서, 형성 목적의 웨이퍼 적층체에는 포함되지 않는 서포트 웨이퍼를 이용하지 않는다. 그 때문에, 본 반도체 장치 제조 방법에서는, 다른 방법에 관하여 상술한 서포트 웨이퍼 가접착 공정, 서포트 웨이퍼 분리 공정, 및 그 후의 박화 웨이퍼 표면 세정 공정이 필요없다. 이러한 구성은 반도체 장치를 효율적으로 제조하는 데 적합하다. 이러한 구성은, 구체적으로는 설비 투자 비용이나 사용 재료비 등 제조 비용의 억제 및 제조 과정에 있어서의 공정수의 억제의 관점에서 바람직하다.
이상과 같이 본 반도체 장치 제조 방법은, 웨이퍼 적층체의 휨을 억제하면서 효율적으로 반도체 장치를 제조하는 데 적합하다.
본 반도체 장치 제조 방법은, 바람직하게는 제2 웨이퍼 적층체 내에 관통 전극을 형성하는 공정을 더 포함한다. 이 공정에서 형성되는 관통 전극은, 상술한 박화 공정에서 형성된 제2 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 제2 웨이퍼의 이면으로부터 타단에 위치하는 제2 웨이퍼의 소자 형성면에 이르기까지, 당해 제2 웨이퍼 적층체 내를 관통하여 연장되는 것이다. 보다 바람직하게는, 본 반도체 장치 제조 방법은 이러한 관통 전극 형성 공정 전에, 제2 웨이퍼 적층체에 있어서의 적층 방향의 상기 일단에 위치하는 제2 웨이퍼를 박화하는 공정을 더 포함한다. 이들 구성에 의하면, 제조되는 반도체 장치에 있어서 반도체 소자 사이를 단거리로 적절하게 전기적 접속할 수 있다. 따라서, 이들 구성은 제조되는 반도체 장치에 있어서, 효율이 양호한 디지털 신호 처리를 실현하는 데 적합하고, 고주파 신호의 감쇠를 억제하는 데 적합하고, 또한 소비 전력을 억제하는 데 적합하다.
본 반도체 장치 제조 방법은, 바람직하게는 적어도 하나의 추가 박화 공정과, 당해 추가 박화 공정마다 행해지는 그 후의 추가 접합 공정을 더 포함한다. 추가 박화 공정에서는, 제2 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 제2 웨이퍼가 박화되어, 당해 박화 제2 웨이퍼를 갖는 제2 웨이퍼 적층체가 형성된다. 그 후의 추가 접합 공정에서는, 제2 웨이퍼 적층체의 박화 제2 웨이퍼에 대하여, 상술한 박화 공정을 거친 제1 웨이퍼 적층체의 박화 제1 웨이퍼가 접착제층을 통하거나 혹은 직접 접합에 의해 접합되어, 웨이퍼층수가 증가된 제2 웨이퍼 적층체가 형성된다. 추가 박화 공정에 제공되는 제2 웨이퍼 적층체는, 상술한 접합 공정에 있어서 형성된 제2 웨이퍼 적층체, 또는 선행의 추가 박화 공정과 그 후의 추가 접합 공정을 거친 제2 웨이퍼 적층체이다.
이러한 추가 박화 공정과 그 후의 추가 접합 공정을 거침으로써 형성되는 제2 웨이퍼 적층체는 웨이퍼 적층수가 6 이상이고, 또한 그의 두께 방향에 있어서 대칭적인 적층 구성을 갖는다. 또한, 이들 추가 박화 공정 및 추가 접합 공정에서는, 소자 형성면을 갖는 웨이퍼의 박화와 그 후의 적층에 있어서, 다른 방법에 관하여 상술한 서포트 웨이퍼 가접착 공정, 서포트 웨이퍼 분리 공정, 및 그 후의 박화 웨이퍼 표면 세정 공정이 필요없다. 따라서, 상기와 같은 추가 박화 공정과 추가 접합 공정을 본 반도체 장치 제조 방법이 포함한다는 구성은, 반도체 소자 적층수가 6 이상인 반도체 장치를 웨이퍼 적층체의 휨을 억제하면서 효율적으로 제조하는 데 적합하다.
본 반도체 장치 제조 방법은, 바람직하게는 추가 접합 공정 후의 제2 웨이퍼 적층체 내에 관통 전극을 형성하는 공정을 더 포함한다. 이 공정에서 형성되는 관통 전극은, 상술한 추가 박화 공정에서 형성된 제2 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 제2 웨이퍼의 이면으로부터 타단에 위치하는 제2 웨이퍼의 소자 형성면에 이르기까지, 당해 제2 웨이퍼 적층체 내를 관통하여 연장되는 것이다. 보다 바람직하게는, 본 반도체 장치 제조 방법은 이러한 관통 전극 형성 공정 전에, 추가 접합 공정 후의 제2 웨이퍼 적층체에 있어서의 적층 방향의 상기 일단에 위치하는 제2 웨이퍼를 박화하는 공정을 더 포함한다. 이들 구성에 의하면, 제조되는 반도체 장치에 있어서, 적층수 6 이상의 반도체 소자 사이를 단거리로 적절하게 전기적 접속할 수 있다. 따라서, 이들 구성은 제조되는 반도체 장치에 있어서, 효율이 양호한 디지털 신호 처리를 실현하는 데 적합하고, 고주파 신호의 감쇠를 억제하는 데 적합하고, 또한 소비 전력을 억제하는 데 적합하다.
본 반도체 장치 제조 방법은, 바람직하게는 상술한 관통 전극 형성 공정 후에, 제2 웨이퍼 적층체에 있어서의 적층 방향의 상기 타단에 위치하는 제2 웨이퍼를 박화하는 공정을 더 포함한다. 이러한 구성은, 제조되는 반도체 장치의 박형화를 도모하는 데 적합하다.
도 1은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 2는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 3은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 4는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 5는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 6은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 7은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 8은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 9는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 10은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 11은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 12는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 1 내지 도 6은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법을 나타낸다. 이 제조 방법은, 반도체 소자가 그의 두께 방향으로 집적된 입체적 구조를 갖는 반도체 장치를 제조하기 위한 방법이며, 도 1 내지 도 6의 각각은 제조 과정을 부분 단면도로 나타내는 것이다.
본 반도체 장치 제조 방법에 있어서는, 먼저 도 1의 (a) 및 도 1의 (b)에 나타낸 바와 같이, 웨이퍼(11)와 웨이퍼(12)가 접착제를 통해 접합되어 웨이퍼 적층체(W1)가 제작된다. 웨이퍼 적층체(W1)는 웨이퍼(11, 12) 및 이들 사이의 접착제층(21)을 포함하는 적층 구조를 갖는다. 본 방법에서는, 이러한 웨이퍼 적층체(W1)가 필요수로 준비된다.
웨이퍼(11)는, 반도체 소자가 만들어 넣어질 수 있는 반도체 웨이퍼 본체를 갖는 웨이퍼이고, 소자 형성면(11a) 및 이것과는 반대의 이면(11b)을 갖는다. 소자 형성면(11a)이란, 트랜지스터 형성 공정이나 배선 형성 공정 등을 거쳐서 복수의 반도체 소자(도시 생략)가 형성되어 있는 측의 면이다. 본 실시 형태에서 각 반도체 소자는, 노출되는 전극 패드를 포함하는 다층 배선 구조부를 표면에 갖는다. 웨이퍼(11)의 반도체 웨이퍼 본체를 이루기 위한 구성 재료로서는, 예를 들어 실리콘(Si), 게르마늄(Ge), 탄화규소(SiC), 갈륨비소(GaAs), 질화갈륨(GaN) 및 인듐인(InP)을 들 수 있다. 웨이퍼(11)의 두께는 예를 들어 500 내지 1000㎛이다.
웨이퍼(12)는, 반도체 소자가 만들어 넣어질 수 있는 반도체 웨이퍼 본체를 갖는 웨이퍼이고, 소자 형성면(12a) 및 이것과는 반대의 이면(12b)을 갖는다. 소자 형성면(12a)이란, 트랜지스터 형성 공정이나 배선 형성 공정 등을 거쳐서 복수의 반도체 소자(도시 생략)가 형성되어 있는 측의 면이다. 본 실시 형태에서 각 반도체 소자는, 노출되는 전극 패드를 포함하는 다층 배선 구조부를 표면에 갖는다. 웨이퍼(12)의 반도체 웨이퍼 본체를 이루기 위한 구성 재료로서는, 예를 들어 웨이퍼(11)의 반도체 웨이퍼 본체를 이루기 위한 구성 재료로서 상기한 것을 들 수 있다. 웨이퍼(12)의 두께는 예를 들어 500 내지 1000㎛이다.
이들 웨이퍼(11, 12)의 소자 형성면(11a, 12a)끼리가 접합되어 웨이퍼 적층체(W1)가 제작된다(전면 대 전면(Face-to-Face)에서의 접합).
접착제층(21)은 본 실시 형태에서는 열경화형 접착제를 함유한다. 당해 열경화형 접착제를 이루기 위한 점착제 주성분으로서는, 예를 들어 폴리오르가노실세스퀴옥산, 벤조시클로부텐(BCB) 수지 및 노볼락계 에폭시 수지를 들 수 있다. 반도체 장치 제조 과정에 있어서의 온도 환경에 견딜 수 있는 양호한 내열성이나 내크랙성을 확보한다는 관점에서는, 접착제층(21)의 형성에는, 폴리오르가노실세스퀴옥산 함유 열경화형 접착제를 채용하는 것이 바람직하다. 폴리오르가노실세스퀴옥산 함유 열경화형 접착제로서는, 예를 들어 국제 공개 제2016/204114호에 기재된 접착제를 채용할 수 있다. 또한, 접착제층(21)의 두께는 예를 들어 0.5 내지 20㎛이다.
웨이퍼(11, 12) 사이의 접합은, 예를 들어 다음과 같이 하여 행할 수 있다. 먼저, 한쪽의 웨이퍼의 소자 형성면에 접착제 조성물을, 예를 들어 스핀 코팅에 의해 도포하여 접착제 조성물층을 형성한다. 이어서, 당해 조성물층을 가열에 의해 건조시켜 고화시킨다. 이로써, 완전 경화되어 접착제층(21)을 이루게 되는 접착제층이 형성된다. 접착제의 도포보다 전에, 웨이퍼(11)의 소자 형성면(11a)측 및/또는 웨이퍼(12)의 소자 형성면(12a)측은, 형성되는 접착제층(21)과의 밀착성의 향상을 위한 실란 커플링제 처리 등의 표면 처리가 실시되어도 된다. 웨이퍼(11, 12) 사이의 접합 공정에서는, 이어서 웨이퍼(11)와 웨이퍼(12)를, 그들 사이에 개재하는 접착제층을 통해 가압하면서, 또한 필요에 따라 가열하면서 접합한다. 이 접합에 있어서, 가압력은 예를 들어 300 내지 5000g/㎠이고, 온도는 예를 들어 30 내지 200℃이다. 이어서, 웨이퍼(11, 12) 사이에 개재하는 접착제층을 가열에 의해 경화시켜 접착제층(21)을 형성한다. 이 가열에 관하여, 가열 온도는 예를 들어 30 내지 200℃이고, 가열 시간은 예를 들어 5 내지 120분간이다. 예를 들어 이상과 같이 하여, 접착제층(21)을 통해 웨이퍼(11, 12) 사이가 접합된다.
본 실시 형태에 있어서는, 이어서 도 1의 (c)에 나타낸 바와 같이, 웨이퍼 적층체(W1)의 웨이퍼(11)가 박화된다(박화 공정). 이로써, 박화된 웨이퍼(11)를 갖는 웨이퍼 적층체(W1)가 형성된다. 본 공정에서는, 예를 들어 웨이퍼(11)의 이면(11b)측에 대한 연삭 가공에 의해 웨이퍼(11)를 소정의 두께까지 박화한다. 박화 후의 웨이퍼(11)의 두께는 예를 들어 1 내지 20㎛이다.
본 반도체 장치 제조 방법에서는, 이러한 박화 공정이 2회 이상의 필요 횟수로 행해지고, 박화된 웨이퍼(11)를 갖는 필요수의 웨이퍼 적층체(W1)가 준비된다.
본 실시 형태에 있어서는, 이어서 도 2의 (a) 및 도 2의 (b)에 나타낸 바와 같이, 박화 공정을 거친 2개의 웨이퍼 적층체(W1)의 웨이퍼(11)(박화 웨이퍼) 사이가 접착제층(21)을 통해 접합되어, 웨이퍼 적층체(W2)가 형성된다(접합 공정). 상술한 바와 같이, 접착제층(21)은 본 실시 형태에서는 열경화형 접착제를 함유하고, 접착제층(21)의 두께는 예를 들어 0.5 내지 20㎛이다. 본 공정에서는, 2개의 웨이퍼 적층체(W1)에 있어서의 웨이퍼(11)(박화 웨이퍼)의 이면(11b)끼리가 접합되어 웨이퍼 적층체(W2)가 형성된다(후면 대 후면(Back-to-Back)에서의 접합).
이 접합 공정은, 예를 들어 다음과 같이 하여 행할 수 있다. 먼저, 한쪽의 웨이퍼 적층체(W1)에 있어서의 박화된 웨이퍼(11)의 이면(11b)에, 접착제 조성물을 예를 들어 스핀 코팅에 의해 도포하여 접착제 조성물층을 형성한다. 이어서, 당해 조성물층을 가열에 의해 건조시켜 고화시킨다. 이로써, 완전 경화되어 접착제층(21)을 이루게 되는 접착제층이 형성된다. 접착제의 도포보다 전에, 한쪽의 웨이퍼 적층체(W1)에 있어서의 웨이퍼(11)의 이면(11b)측 및/또는 다른 쪽의 웨이퍼 적층체(W1)에 있어서의 웨이퍼(11)의 이면(11b)측은, 형성되는 접착제층(21)과의 밀착성의 향상을 위한 실란 커플링제 처리 등의 표면 처리가 실시되어도 된다. 본 공정에서는, 이어서 한쪽의 웨이퍼 적층체(W1) 내지 그의 박화된 웨이퍼(11)와 다른 쪽의 웨이퍼 적층체(W1) 내지 그의 박화된 웨이퍼(11)를, 그들 사이에 개재하는 접착제층을 통해 가압하면서, 또한 필요에 따라 가열하면서 접합한다. 이 접합에 있어서, 가압력은 예를 들어 300 내지 5000g/㎠이고, 온도는 예를 들어 30 내지 200℃이다. 이어서, 웨이퍼 적층체(W1, W1) 사이에 개재하는 접착제층을 가열에 의해 경화시켜 접착제층(21)을 형성한다. 이 가열에 관하여, 가열 온도는 예를 들어 30 내지 200℃이고, 가열 시간은 예를 들어 5 내지 120분간이다. 예를 들어 이상과 같이 하여, 접착제층(21)을 통해 웨이퍼 적층체 사이가 접합된다.
본 실시 형태에 있어서는, 이어서 도 2의 (c)에 나타낸 바와 같이, 웨이퍼 적층체(W2)에 있어서의 적층 방향의 일단에 위치하는 웨이퍼(12)가 박화된다(추가 박화 공정). 이로써, 박화된 웨이퍼(12)를 갖는 웨이퍼 적층체(W2)가 형성된다. 본 공정에서는, 예를 들어 하나의 웨이퍼(12)의 이면(12b)측에 대한 연삭 가공에 의해 당해 웨이퍼(12)를 소정의 두께까지 박화한다. 박화 후의 웨이퍼(12)의 두께는 예를 들어 1 내지 20㎛이다.
본 실시 형태에 있어서는, 이어서 도 3의 (a) 및 도 3의 (b)에 나타낸 바와 같이, 추가 박화 공정을 거친 웨이퍼 적층체(W2)의 박화된 웨이퍼(12)에 대하여, 도 1의 (c)를 참조하여 상술한 박화 공정을 거친 웨이퍼 적층체(W1)의 박화된 웨이퍼(11)를 접착제층(21)을 통해 접합한다(추가 접합 공정). 이로써, 웨이퍼층수가 증가된 웨이퍼 적층체(W2)가 형성된다. 상술한 바와 같이, 접착제층(21)은 본 실시 형태에서는 열경화형 접착제를 함유하고, 접착제층(21)의 두께는 예를 들어 0.5 내지 20㎛이다.
이 추가 접합 공정은, 예를 들어 다음과 같이 하여 행할 수 있다. 먼저, 한쪽의 웨이퍼 적층체에 있어서의 박화된 웨이퍼의 이면에, 접착제 조성물을 예를 들어 스핀 코팅에 의해 도포하여 접착제 조성물층을 형성한다. 이어서, 당해 조성물층을 가열에 의해 건조시켜 고화시킨다. 이로써, 완전 경화되어 접착제층(21)을 이루게 되는 접착제층이 형성된다. 접착제의 도포보다 전에, 웨이퍼 적층체(W1)의 웨이퍼(11)의 이면(11b)측 및/또는 웨이퍼 적층체(W2)의 웨이퍼(12)의 이면(12b)측은, 형성되는 접착제층(21)과의 밀착성의 향상을 위한 실란 커플링제 처리 등의 표면 처리가 실시되어도 된다. 본 공정에서는, 이어서 웨이퍼 적층체(W2) 내지 그의 박화된 웨이퍼(12)와 웨이퍼 적층체(W1) 내지 그의 박화된 웨이퍼(11)를, 그들 사이에 개재하는 접착제층을 통해 가압하면서, 또한 필요에 따라 가열하면서 접합한다. 이 접합에 있어서, 가압력은 예를 들어 300 내지 5000g/㎠이고, 온도는 예를 들어 30 내지 200℃이다. 이어서, 웨이퍼 적층체(W1, W2) 사이에 개재하는 접착제층을 가열에 의해 경화시켜 접착제층(21)을 형성한다. 이 가열에 관하여, 가열 온도는 예를 들어 30 내지 200℃이고, 가열 시간은 예를 들어 5 내지 120분간이다. 예를 들어 이상과 같이 하여, 접착제층(21)을 통해 웨이퍼 적층체 사이가 접합된다.
본 반도체 장치 제조 방법에 있어서는, 도 2의 (c)를 참조하여 상술한 추가 박화 공정(웨이퍼 적층체(W2)의 일단의 웨이퍼(12)를 박화하는 공정)과, 도 3의 (a) 및 도 3의 (b)를 참조하여 상술한 추가 접합 공정(웨이퍼 적층체(W2)의 가일층의 다층화의 공정)을 포함하는 일련의 과정이, 제조 목적의 반도체 장치의 반도체 소자 적층수에 따른 소정의 횟수로 행해진다. 추가 박화 공정마다, 그것보다 후속의 추가 접합 공정이 행해진다. 도 4에는, 당해 일련의 과정이 2회 행해져 얻어지는 웨이퍼 적층체(W2)를 일례로서 나타낸다.
본 실시 형태에 있어서는, 이어서 도 5의 (a)에 나타낸 바와 같이, 웨이퍼 적층체(W2)에 있어서의 적층 방향의 일단에 위치하는 웨이퍼(12)가 박화된다. 본 공정에서는, 예를 들어 하나의 웨이퍼(12)의 이면(12b)측에 대한 연삭 가공에 의해 당해 웨이퍼(12)를 소정의 두께까지 박화된다. 박화 후의 웨이퍼(12)의 두께는 예를 들어 1 내지 20㎛이다.
이어서, 도 5의 (b)에 나타낸 바와 같이 관통 전극(31)이 형성된다(관통 전극 형성 공정). 관통 전극(31)은, 웨이퍼 적층체(W2)에 있어서 다른 웨이퍼에 형성되어 있는 반도체 소자 사이를 전기적으로 접속하기 위한 것이다. 관통 전극(31)은 구체적으로, 웨이퍼 적층체(W2)에 있어서의 적층 방향의 일단(도면 중 상단)에 위치하는 웨이퍼(12)(웨이퍼(12'))의 이면(12b)으로부터 타단(도면 중 하단)에 위치하는 웨이퍼(12)(웨이퍼(12"))의 소자 형성면(12a)에 이르기까지, 당해 웨이퍼 적층체(W2) 내를 관통하여 연장된다. 이러한 관통 전극(31)은, 웨이퍼 적층체(W2)에 있어서의 웨이퍼(12')의 측으로부터 웨이퍼(12")의 소자 형성면(12a)에 이르기까지의 개구부의 형성, 당해 개구부의 내벽면에 대한 절연막(도시 생략)의 형성, 절연막 표면에 대한 배리어층(도시 생략)의 형성, 배리어층 표면에 대한 전기 도금용 시드층(도시 생략)의 형성, 및 전기 도금법에 의한 개구부 내로의 구리 등 도전 재료의 충전을 거치거나 하여 형성할 수 있다. 또한, 관통 전극(31)의 형성에는, 예를 들어 일본 특허 공개 제2016-4835호 공보에 기재된 방법을 채용해도 된다.
본 실시 형태에 있어서는, 이어서 도 6에 나타낸 바와 같이, 웨이퍼 적층체(W2)에 있어서의 웨이퍼(12")가 박화된다. 본 공정에서는, 예를 들어 웨이퍼(12")의 이면(12b)측에 대한 연삭 가공에 의해 당해 웨이퍼(12")를 소정의 두께까지 박화한다. 박화 후의 웨이퍼(12")의 두께는 예를 들어 5 내지 400㎛이다. 본 공정의 실시는, 제조되는 반도체 장치의 박형화를 도모하는 데 바람직하다.
이 후, 웨이퍼 적층체(W2)에 있어서의 웨이퍼(12')의 이면(12b)측에 외부 접속용 범프(도시 생략)를 형성해도 된다(외부 접속용 범프 형성 공정). 혹은, 웨이퍼 적층체(W2)에 있어서의 웨이퍼(12")를 그의 두께 방향으로 관통하여 당해 웨이퍼(12")의 소자 형성면(12a)측의 다층 배선 구조부와 전기적으로 접속되어 있는 관통 전극(도시 생략)을 형성하고, 당해 관통 전극과 전기적으로 접속되어 있는 외부 접속용 범프(도시 생략)를 웨이퍼(12")의 이면(12b)측에 형성해도 된다.
이상과 같이 하여, 반도체 소자가 그의 두께 방향으로 집적된 입체적 구조를 갖는 반도체 장치를 제조할 수 있다. 이 반도체 장치는 다이싱에 의해 개편화되어도 된다. 또한, 본 반도체 장치 제조 방법에서는, 도 2의 (c)를 참조하여 상술한 공정 후, 웨이퍼 적층체(W2)의 가일층의 다층화를 거치지 않고, 도 5의 (b)를 참조하여 상술한 관통 전극 형성 공정과 도 6을 참조하여 상술한 공정을 행해도 된다. 그 후, 외부 접속용 범프를 형성해도 된다.
본 반도체 장치 제조 방법의 접합 공정에서는, 도 1의 (c)를 참조하여 상술한 박화 공정을 거친 2개의 웨이퍼 적층체(W1)의 박화된 웨이퍼(11) 사이가 접착제층(21)을 통해 접합된다. 이들 웨이퍼 적층체(W1)는 각각, 박화된 웨이퍼(11)에 더하여 웨이퍼(12)를 포함하는 적층 구성을 갖는다. 따라서, 당해 접합 공정에 의해 형성되는 웨이퍼 적층체(W2)는, 2개의 웨이퍼(12)와, 소자 형성면(11a)끼리가 접합되어 당해 웨이퍼(12) 사이에 개재하는 2개의 박화된 웨이퍼(11)를 포함하는, 두께 방향에 있어서 대칭적인 적층 구성을 갖는다. 두께 방향에 있어서 대칭적인 적층 구성을 갖는 웨이퍼 적층체(W2)는 휘기 어렵다. 따라서, 본 반도체 장치 제조 방법은, 웨이퍼 적층체의 휨을 억제하면서 반도체 장치를 제조하는 데 적합하다.
또한, 본 반도체 장치 제조 방법에 있어서의 적어도 하나의 추가 접합 공정에서는, 도 2의 (c)를 참조하여 상술한 추가 박화 공정을 거친 웨이퍼 적층체(W2)의 박화된 웨이퍼(12)에 대하여, 도 1의 (c)를 참조하여 상술한 박화 공정을 거친 웨이퍼 적층체(W1)의 박화된 웨이퍼(11)를, 접착제층(21)을 통해 접합한다. 각 추가 접합 공정에 의해 형성되는 웨이퍼 적층체(W2)도 그의 두께 방향에 있어서 대칭적인 적층 구성을 갖고, 휘기 어렵다. 따라서, 본 반도체 장치 제조 방법은, 웨이퍼 적층체의 휨을 억제하면서 반도체 장치를 제조하는 데 적합하다.
또한, 본 반도체 장치 제조 방법에서는 소자 형성면(11a)을 갖는 웨이퍼(11)의 박화와 그 후의 적층에 있어서, 형성 목적의 웨이퍼 적층체에는 포함되지 않는 서포트 웨이퍼를 이용하지 않는다. 그 때문에, 본 반도체 장치 제조 방법에서는, 다른 방법에 관하여 상술한 서포트 웨이퍼 가접착 공정, 서포트 웨이퍼 분리 공정, 및 그 후의 박화 웨이퍼 표면 세정 공정이 필요없다. 이러한 구성은, 설비 투자 비용이나 사용 재료비 등 제조 비용의 억제의 관점 및 제조 과정에 있어서의 공정수의 억제의 관점에서 바람직하고, 반도체 장치를 효율적으로 제조하는 데 적합하다.
이상과 같이 본 반도체 장치 제조 방법은, 웨이퍼 적층체의 휨을 억제하면서 효율적으로 반도체 장치를 제조하는 데 적합하다.
본 반도체 장치 제조 방법에서는, 상술한 바와 같이 웨이퍼 적층체(W2)에 있어서의 적층 방향의 일단에 위치하는 박화된 웨이퍼(12')의 이면(12b)으로부터 타단에 위치하는 웨이퍼(12")의 소자 형성면(12a)에 이르기까지 당해 웨이퍼 적층체(W2) 내를 관통하여 연장되는 관통 전극(31)이 형성된다. 이러한 관통 전극(31)에 의하면, 제조되는 반도체 장치에 있어서, 반도체 소자 사이를 단거리로 적절하게 전기적 접속할 수 있다. 따라서 관통 전극(31)의 형성은, 제조되는 반도체 장치에 있어서 효율이 양호한 디지털 신호 처리를 실현하는 데 적합하고, 고주파 신호의 감쇠를 억제하는 데 적합하고, 또한 소비 전력을 억제하는 데 적합하다.
도 7 내지 도 12는, 본 발명의 다른 하나의 실시 형태에 관한 반도체 장치 제조 방법을 나타낸다. 이 제조 방법은, 반도체 소자가 그의 두께 방향으로 집적된 입체적 구조를 갖는 반도체 장치를 제조하기 위한 방법이고, 도 7 내지 도 12 각각은 제조 과정을 부분 단면도로 나타내는 것이다.
본 반도체 장치 제조 방법에 있어서는, 먼저 도 7의 (a) 및 도 7의 (b)에 나타낸 바와 같이, 웨이퍼(11)와 웨이퍼(12)가 직접 접합되어 웨이퍼 적층체(W3)가 제작된다. 웨이퍼(11, 12)는, 상술한 실시 형태에 있어서의 웨이퍼(11, 12)와 마찬가지이다. 구체적으로는, 웨이퍼(11)는 소자 형성면(11a) 및 이것과는 반대의 이면(11b)을 갖고, 웨이퍼(12)는 소자 형성면(12a) 및 이것과는 반대의 이면(12b)을 갖는다. 소자 형성면(11a, 12a)이란, 트랜지스터 형성 공정이나 배선 형성 공정 등을 거쳐서 복수의 반도체 소자(도시 생략)가 형성되어 있는 측의 면이고, 각 반도체 소자는, 노출되는 전극 패드를 포함하는 다층 배선 구조부를 표면에 갖는다. 이들 웨이퍼(11, 12)의 소자 형성면(11a, 12a)끼리가 접합되어 웨이퍼 적층체(W3)가 제작된다(전면 대 전면(Face-to-Face)에서의 접합).
웨이퍼 적층체(W3)의 제작에 있어서는, 구체적으로 웨이퍼(11)의 소자 형성면(11a)측과 웨이퍼(12)의 소자 형성면(12a)측이 직접 접합된다. 직접 접합이란, 수지계 접착 재료가 사용되지 않는 접합 방법을 말하는 것으로 한다. 직접 접합으로서는, 예를 들어 소위 상온 접합이나, 소자 형성면 위 등 웨이퍼 표면에 마련되는 산화막을 통한 산화막 직접 접합, 및 웨이퍼 표면에 노출 전극을 갖는 경우의 전극간 다이렉트 접합(예를 들어, Cu 전극 패드 사이의 Cu-Cu 접합)을 들 수 있다. 후술하는 직접 접합에 대해서도 마찬가지이다.
본 실시 형태에 있어서는, 이어서 도 7의 (c)에 나타낸 바와 같이, 웨이퍼 적층체(W3)의 웨이퍼(11)가 박화된다(박화 공정). 이로써, 박화된 웨이퍼(11)를 갖는 웨이퍼 적층체(W3)가 형성된다. 본 공정에서는, 예를 들어 웨이퍼(11)의 이면(11b)측에 대한 연삭 가공에 의해 웨이퍼(11)를 소정의 두께까지 박화한다. 박화 후의 웨이퍼(11)의 두께는 예를 들어 1 내지 20㎛이다.
본 반도체 장치 제조 방법에서는, 이러한 박화 공정이 2회 이상의 필요 횟수로 행해지고, 박화된 웨이퍼(11)를 갖는 필요수의 웨이퍼 적층체(W3)가 준비된다.
본 실시 형태에 있어서는, 이어서 도 8의 (a) 및 도 8의 (b)에 나타낸 바와 같이, 박화 공정을 거친 2개의 웨이퍼 적층체(W3)의 웨이퍼(11)(박화 웨이퍼) 사이가 직접 접합에 의해 접합되어, 웨이퍼 적층체(W4)가 형성된다(접합 공정). 본 공정에서는, 2개의 웨이퍼 적층체(W3)에 있어서의 웨이퍼(11)(박화 웨이퍼)의 이면(11b)끼리가 접합되어 웨이퍼 적층체(W4)가 형성된다(후면 대 후면(Back-to-Back)에서의 접합).
본 실시 형태에 있어서는, 이어서 도 8의 (c)에 나타낸 바와 같이, 웨이퍼 적층체(W4)에 있어서의 적층 방향의 일단에 위치하는 웨이퍼(12)가 박화된다(추가 박화 공정). 이로써, 박화된 웨이퍼(12)를 갖는 웨이퍼 적층체(W4)가 형성된다. 본 공정에서는, 예를 들어 하나의 웨이퍼(12)의 이면(12b)측에 대한 연삭 가공에 의해 당해 웨이퍼(12)를 소정의 두께까지 박화한다. 박화 후의 웨이퍼(12)의 두께는 예를 들어 1 내지 20㎛이다.
본 실시 형태에 있어서는, 이어서 도 9의 (a) 및 도 9의 (b)에 나타낸 바와 같이, 추가 박화 공정을 거친 웨이퍼 적층체(W4)의 박화된 웨이퍼(12)에 대하여, 도 7의 (c)를 참조하여 상술한 박화 공정을 거친 웨이퍼 적층체(W3)의 박화된 웨이퍼(11)를 직접 접합에 의해 접합한다(추가 접합 공정). 이로써, 웨이퍼층수가 증가된 웨이퍼 적층체(W4)가 형성된다.
본 반도체 장치 제조 방법에 있어서는, 도 8의 (c)를 참조하여 상술한 추가 박화 공정(웨이퍼 적층체(W4)의 일단의 웨이퍼(12)를 박화하는 공정)과, 도 9의 (a) 및 도 9의 (b)를 참조하여 상술한 추가 접합 공정(웨이퍼 적층체(W4)의 가일층의 다층화의 공정)을 포함하는 일련의 과정이, 제조 목적의 반도체 장치의 반도체 소자 적층수에 따른 소정의 횟수로 행해진다. 추가 박화 공정마다, 그것보다 나중의 추가 접합 공정이 행해진다. 도 10에는, 당해 일련의 과정이 2회 행해져 얻어지는 웨이퍼 적층체(W4)를 일례로서 나타낸다.
본 실시 형태에 있어서는, 이어서 도 11의 (a)에 나타낸 바와 같이, 웨이퍼 적층체(W4)에 있어서의 적층 방향의 일단에 위치하는 웨이퍼(12)가 박화된다. 본 공정에서는, 예를 들어 하나의 웨이퍼(12)의 이면(12b)측에 대한 연삭 가공에 의해 당해 웨이퍼(12)를 소정의 두께까지 박화한다. 박화 후의 웨이퍼(12)의 두께는 예를 들어 1 내지 20㎛이다.
이어서, 도 11의 (b)에 나타낸 바와 같이 관통 전극(31)이 형성된다(관통 전극 형성 공정). 관통 전극(31)은, 웨이퍼 적층체(W4)에 있어서 다른 웨이퍼에 형성되어 있는 반도체 소자 사이를 전기적으로 접속하기 위한 것이다. 관통 전극(31)은, 구체적으로 웨이퍼 적층체(W4)에 있어서의 적층 방향의 일단(도면 중 상단)에 위치하는 웨이퍼(12)(웨이퍼(12'))의 이면(12b)으로부터 타단(도면 중 하단)에 위치하는 웨이퍼(12)(웨이퍼(12"))의 소자 형성면(12a)에 이르기까지, 당해 웨이퍼 적층체(W4) 내를 관통하여 연장된다. 이러한 관통 전극(31)은, 웨이퍼 적층체(W4)에 있어서의 웨이퍼(12')의 측으로부터 웨이퍼(12")의 소자 형성면(12a)에 이르기까지의 개구부의 형성, 당해 개구부의 내벽면에 대한 절연막(도시 생략)의 형성, 절연막 표면에 대한 배리어층(도시 생략)의 형성, 배리어층 표면에 대한 전기 도금용 시드층(도시 생략)의 형성, 및 전기 도금법에 의한 개구부 내로의 구리 등 도전 재료의 충전을 거치거나 하여 형성할 수 있다. 또한, 관통 전극(31)의 형성에는, 예를 들어 일본 특허 공개 제2016-4835호 공보에 기재된 방법을 채용해도 된다.
본 실시 형태에 있어서는, 이어서 도 12에 나타낸 바와 같이, 웨이퍼 적층체(W4)에 있어서의 웨이퍼(12")가 박화된다. 본 공정에서는, 예를 들어 웨이퍼(12")의 이면(12b)측에 대한 연삭 가공에 의해 당해 웨이퍼(12")를 소정의 두께까지 박화한다. 박화 후의 웨이퍼(12")의 두께는 예를 들어 5 내지 400㎛이다. 본 공정의 실시는, 제조되는 반도체 장치의 박형화를 도모하는 데 바람직하다.
이후, 웨이퍼 적층체(W4)에 있어서의 웨이퍼(12')의 이면(12b)측에 외부 접속용 범프(도시 생략)를 형성해도 된다(외부 접속용 범프 형성 공정). 혹은, 웨이퍼 적층체(W4)에 있어서의 웨이퍼(12")를 그의 두께 방향으로 관통하여 당해 웨이퍼(12")의 소자 형성면(12a)측의 다층 배선 구조부와 전기적으로 접속되어 있는 관통 전극(도시 생략)을 형성하고, 당해 관통 전극과 전기적으로 접속되어 있는 외부 접속용 범프(도시 생략)를 웨이퍼(12")의 이면(12b)측에 형성해도 된다.
이상과 같이 하여, 반도체 소자가 그의 두께 방향으로 집적된 입체적 구조를 갖는 반도체 장치를 제조할 수 있다. 이 반도체 장치는 다이싱에 의해 개편화되어도 된다.
본 반도체 장치 제조 방법에 있어서의 상기한 복수의 직접 접합 중 일부에 대해서는, 예를 들어 상술한 접착제층(21)에 의한 접합과 같은, 접착제를 이용한 접합 방법으로 대신해도 된다.
또한, 본 반도체 장치 제조 방법에서는 도 8의 (c)를 참조하여 상술한 공정 후, 웨이퍼 적층체(W4)의 가일층의 다층화를 거치지 않고, 도 11의 (b)를 참조하여 상술한 관통 전극 형성 공정과 도 12를 참조하여 상술한 공정을 행해도 된다. 그 후, 외부 접속용 범프를 형성해도 된다.
본 반도체 장치 제조 방법의 접합 공정에서는, 도 7의 (c)를 참조하여 상술한 박화 공정을 거친 2개의 웨이퍼 적층체(W3)의 박화된 웨이퍼(11) 사이가 접합된다. 이들 웨이퍼 적층체(W3)는 각각, 박화된 웨이퍼(11)에 더하여 웨이퍼(12)를 포함하는 적층 구성을 갖는다. 따라서, 당해 접합 공정에 의해 형성되는 웨이퍼 적층체(W4)는 2개의 웨이퍼(12)와, 소자 형성면(11a)끼리가 접합되어 당해 웨이퍼(12) 사이에 개재하는 2개의 박화된 웨이퍼(11)를 포함하는, 두께 방향에 있어서 대칭적인 적층 구성을 갖는다. 두께 방향에 있어서 대칭적인 적층 구성을 갖는 웨이퍼 적층체(W4)는 휘기 어렵다. 따라서 본 반도체 장치 제조 방법은, 웨이퍼 적층체의 휨을 억제하면서 반도체 장치를 제조하는 데 적합하다.
또한, 본 반도체 장치 제조 방법에 있어서의 적어도 하나의 추가 접합 공정에서는, 도 8의 (c)를 참조하여 상술한 추가 박화 공정을 거친 웨이퍼 적층체(W4)의 박화된 웨이퍼(12)에 대하여, 도 7의 (c)를 참조하여 상술한 박화 공정을 거친 웨이퍼 적층체(W3)의 박화된 웨이퍼(11)측을 접합한다. 각 추가 접합 공정에 의해 형성되는 웨이퍼 적층체(W4)도, 그의 두께 방향에 있어서 대칭적인 적층 구성을 갖고, 휘기 어렵다. 따라서 본 반도체 장치 제조 방법은, 웨이퍼 적층체의 휨을 억제하면서 반도체 장치를 제조하는 데 적합하다.
또한, 본 반도체 장치 제조 방법에서는 소자 형성면(11a)을 갖는 웨이퍼(11)의 박화와 그 후의 적층에 있어서, 형성 목적의 웨이퍼 적층체에는 포함되지 않는 서포트 웨이퍼를 이용하지 않는다. 그 때문에, 본 반도체 장치 제조 방법에서는, 다른 방법에 관하여 상술한 서포트 웨이퍼 가접착 공정, 서포트 웨이퍼 분리 공정, 및 그 후의 박화 웨이퍼 표면 세정 공정이 필요없다. 이러한 구성은, 설비 투자 비용이나 사용 재료비 등 제조 비용의 억제의 관점 및 제조 과정에 있어서의 공정수의 억제의 관점에서 바람직하고, 반도체 장치를 효율적으로 제조하는 데 적합하다.
이상과 같이 본 반도체 장치 제조 방법은, 웨이퍼 적층체의 휨을 억제하면서 효율적으로 반도체 장치를 제조하는 데 적합하다.
본 반도체 장치 제조 방법에서는, 상술한 바와 같이, 웨이퍼 적층체(W4)에 있어서의 적층 방향의 일단에 위치하는 박화된 웨이퍼(12')의 이면(12b)으로부터 타단에 위치하는 웨이퍼(12")의 소자 형성면(12a)에 이르기까지 당해 웨이퍼 적층체(W4) 내를 관통하여 연장되는 관통 전극(31)이 형성된다. 이러한 관통 전극(31)에 의하면, 제조되는 반도체 장치에 있어서 반도체 소자 사이를 단거리로 적절하게 전기적 접속할 수 있다. 따라서 관통 전극(31)의 형성은, 제조되는 반도체 장치에 있어서 효율이 양호한 디지털 신호 처리를 실현하는 데 적합하고, 고주파 신호의 감쇠를 억제하는 데 적합하고, 또한 소비 전력을 억제하는 데 적합하다.
실시예
〔실시예 1〕
<접착제 조성물의 제작>
후기와 같이 하여 얻어지는 에폭시기 함유의 폴리오르가노실세스퀴옥산 100질량부와, 프로필렌글리콜모노메틸에테르아세테이트 115질량부와, 안티몬계 술포늄염(상품명 「SI-150L」, 산신 가가쿠 고교 가부시키가이샤제) 0.45질량부(고형분 환산)와, (4-히드록시페닐)디메틸술포늄메틸설파이트(상품명 「선에이드 SI 보조제」, 산신 가가쿠 고교 가부시키가이샤제) 0.01질량부를 혼합하여, 접착제 조성물(접착제 조성물 C)을 얻었다.
<폴리오르가노실세스퀴옥산의 합성>
환류 냉각기와, 질소 가스 도입관과, 교반 장치와, 온도계를 구비한 300mL의 플라스크 내에서, 질소 가스를 도입하면서, 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란 161.5mmol(39.79g)과, 페닐트리메톡시실란 9mmol(1.69g)과, 용매로서의 아세톤 165.9g을 혼합하여 50℃로 승온했다. 이어서 당해 혼합물에, 5％ 탄산칼륨 수용액 4.7g(탄산칼륨으로서 1.7mmol)을 5분에 걸쳐 적하하고, 계속해서 물 1700mmol(30.6g)을 20분에 걸쳐 적하했다. 적하 조작의 동안, 혼합물에 현저한 온도 상승은 발생하지 않았다. 당해 적하 조작 후, 플라스크 내에 질소 가스를 도입하면서, 50℃에서 4시간 중축합 반응을 행하였다. 중축합 반응 후의 반응 용액 중의 생성물을 분석한 바, 수 평균 분자량은 1900이고, 분자량 분산도는 1.5였다. 그리고, 정치되어 냉각된 반응 용액에 대하여, 상분리에 의해 발생하는 하층액(수상)이 중성으로 될 때까지 수세를 반복한 후, 상층액을 분취하고, 1mmHg 및 40℃의 조건에서 용매량이 25질량％로 될 때까지 상층액으로부터 용매를 증류 제거하여, 무색 투명의 액상의 생성물(에폭시기 함유 폴리오르가노실세스퀴옥산)을 얻었다.
<웨이퍼 적층체의 제작>
이하와 같은 제1 웨이퍼 적층체의 형성, 제1 웨이퍼 적층체에 있어서의 한쪽의 웨이퍼의 박화, 및 당해 박화 공정을 거친 제1 웨이퍼 적층체끼리의 접합을 거쳐, 본 실시예의 웨이퍼 적층체(제2 웨이퍼 적층체)를 제작했다.
제1 웨이퍼 적층체의 형성에 있어서는, 먼저 2매의 웨이퍼를 준비했다. 각 웨이퍼는, 다층 배선 구조부를 포함하는 복수의 반도체 소자가 실리콘 웨이퍼 본체(두께 775㎛)의 편면에 이미 만들어 넣어지고, 또한 이 소자 형성면에 실란 커플링제 처리가 실시된 것이다. 실란 커플링제 처리에 있어서는, 웨이퍼의 소자 형성면에 대한 실란 커플링제(상품명 「KBE403」, 신에쯔 가가쿠 고교 가부시키가이샤제)의 스핀 코팅에 의한 도포, 및 그 후의 120℃에서의 5분간의 가열을 행하였다. 제1 웨이퍼 적층체의 형성에 있어서는, 이어서 한쪽 웨이퍼의 소자 형성면에, 상기한 접착제 조성물 C를 스핀 코팅에 의해 도포하여 접착제 조성물층을 형성했다. 이어서, 이 조성물층을 수반하는 웨이퍼에 대하여, 80℃에서 4분간의 가열을 행하고, 계속해서 100℃에서 2분간의 가열을 행하였다. 이로써 접착제 조성물층을 건조시키고, 웨이퍼의 소자 형성면 위에 미경화의 접착제층(두께 2.5㎛)을 형성했다. 이어서, 당해 접착제층을 갖는 웨이퍼와 다른 쪽 웨이퍼를 당해 접착제층을 통해 가압하면서 접합한 후, 150℃에서 30분간의 가열을 행하고, 계속해서 170℃에서 30분간의 가열을 행하고, 이것에 의해 당해 접착제층을 경화시켜 2매의 웨이퍼를 접합했다(전면 대 전면(Face-to-Face)에서의 접합). 접합은 온도 50℃ 및 가압력 3000g/㎠의 조건에서 행하였다. 이상과 같이 하여, 2개의 제1 웨이퍼 적층체를 형성했다.
이어서, 각 제1 웨이퍼 적층체에 있어서의 한쪽의 웨이퍼를 박화했다. 구체적으로는, 제1 웨이퍼 적층체에 있어서의 한쪽의 웨이퍼의 이면측에 대하여 그라인드 장치(가부시키가이샤 디스코제)를 사용하여 연삭 가공을 행함으로써, 당해 웨이퍼를 두께 10㎛까지 박화했다. 이 후, 박화된 웨이퍼의 표면(연삭 가공면)에 실란 커플링제(상품명 「KBE403」, 신에쯔 가가쿠 고교 가부시키가이샤제)를 스핀 코팅에 의해 도포한 후, 120℃에서의 5분간의 가열을 행하였다(실란 커플링제 처리). 이상과 같이 하여, 한쪽의 웨이퍼가 박화된 제1 웨이퍼 적층체를 2개 형성했다.
이어서, 상술한 박화 공정을 거친 2개의 제1 웨이퍼 적층체를 접합했다. 구체적으로는, 먼저 한쪽의 제1 웨이퍼 적층체에 있어서의 박화 웨이퍼의 이면에, 상기한 접착제 조성물 C를 스핀 코팅에 의해 도포하여 접착제 조성물층을 형성했다. 이어서, 이 조성물층을 수반하는 제1 웨이퍼 적층체에 대하여, 80℃에서 4분간의 가열을 행하고, 계속해서 100℃에서 2분간의 가열을 행하였다. 이로써, 접착제 조성물층을 건조시켜, 제1 웨이퍼 적층체의 박화 웨이퍼의 이면 위에 미경화의 접착제층(두께 2.5㎛)을 형성했다. 이어서, 당해 접착제층을 갖는 제1 웨이퍼 적층체에 있어서의 박화 웨이퍼의 이면과, 다른 쪽의 제1 웨이퍼 적층체에 있어서의 박화 웨이퍼의 이면을, 당해 접착제층을 통해 가압하면서 접합했다. 접합은 온도 50℃ 및 가압력 3000g/㎠의 조건에서 행하였다. 이 후, 당해 웨이퍼 적층체에 대하여 150℃에서 30분간의 가열을 행하고, 계속해서 170℃에서 30분간의 가열을 행하고, 접착제층을 경화시켜 당해 2개의 제1 웨이퍼 적층체를 접합했다(후면 대 후면(Back-to-Back)에서의 접합).
이상과 같이 하여, 4층의 웨이퍼를 포함하는 본 실시예의 웨이퍼 적층체(제2 웨이퍼 적층체)를 제작했다. 본 실시예의 웨이퍼 적층체는 상기한 후면 대 후면(Back-to-Back) 접합에 관한 접착제층이 대상면을 이루는 대칭적인 적층 구성을 갖고, 휨을 억제하는 데 적합하다.
이상의 마무리로서 본 발명의 구성 및 그의 베리에이션을 이하에 부기한다.
[1] 소자 형성면 및 이것과는 반대의 이면을 갖는 제1 웨이퍼, 그리고 소자 형성면 및 이것과는 반대의 이면을 갖는 제2 웨이퍼를 포함하고, 또한 당해 제1 및 제2 웨이퍼의 소자 형성면측끼리가 접합된 적층 구성을 갖는 복수의 제1 웨이퍼 적층체를 준비하는 공정과,
상기 제1 웨이퍼 적층체의 제1 웨이퍼를 박화하여, 당해 박화 제1 웨이퍼를 갖는 제1 웨이퍼 적층체를 형성하는, 적어도 2개의 박화 공정과,
상기 박화 공정을 거친 2개의 제1 웨이퍼 적층체의 박화 제1 웨이퍼측끼리를 접합하여 제2 웨이퍼 적층체를 형성하는 접합 공정을 포함하는, 반도체 장치 제조 방법.
[2] 상기 웨이퍼의 구성 재료가 실리콘(Si), 게르마늄(Ge), 탄화규소(SiC), 갈륨비소(GaAs), 질화갈륨(GaN), 또는 인듐인(InP)인, [1]에 기재된 반도체 장치 제조 방법.
[3] 상기 웨이퍼의 두께가 500 내지 1000㎛인, [1] 또는 [2]에 기재된 반도체 장치 제조 방법.
[4] 상기 박화 제1 웨이퍼의 두께가 1 내지 20㎛인, [1] 내지 [3] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[5] 상기 제1 웨이퍼 적층체에 있어서의 제1 및 제2 웨이퍼 사이는 접착제층을 통하거나 혹은 직접 접합에 의해 접합되어 있는, [1] 내지 [4] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[6] 상기 접합 공정에서는, 상기 2개의 제1 웨이퍼 적층체의 박화 제1 웨이퍼 사이를 접착제층을 통하거나 혹은 직접 접합에 의해 접합하는, [1] 내지 [5] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[7] 상기 접착제층이, 폴리오르가노실세스퀴옥산 함유 열경화형 접착제에 의해 형성되는, [5] 또는 [6]에 기재된 반도체 장치 제조 방법.
[8] 상기 폴리오르가노실세스퀴옥산 함유 열경화형 접착제가, 에폭시기 함유 폴리오르가노실세스퀴옥산을 함유하는, [7]에 기재된 반도체 장치 제조 방법.
[9] 상기 에폭시기 함유 폴리오르가노실세스퀴옥산이, 2-(3,4-에폭시시클로헥실)에틸기를 함유하는, [8]에 기재된 반도체 장치 제조 방법.
[10] 상기 접착제층을 30 내지 200℃의 가열에 의해 경화시키는, [5] 내지 [9] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[11] 상기 접착제층의 두께가 0.5 내지 20㎛인, [5] 내지 [10] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[12] 상기 제2 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 제2 웨이퍼의 이면으로부터 타단에 위치하는 제2 웨이퍼의 소자 형성면에 이르기까지 당해 제2 웨이퍼 적층체 내를 관통하여 연장되는 관통 전극을 형성하는 관통 전극 형성 공정을 더 포함하는, [1] 내지 [11] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[13] 상기 관통 전극 형성 공정 전에, 상기 제2 웨이퍼 적층체에 있어서의 적층 방향의 상기 일단에 위치하는 상기 제2 웨이퍼를 박화하는 공정을 더 포함하는, [12]에 기재된 반도체 장치 제조 방법.
[14] 제2 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 제2 웨이퍼를 박화하여, 당해 박화 제2 웨이퍼를 갖는 제2 웨이퍼 적층체를 형성하는, 적어도 하나의 추가 박화 공정과,
상기 추가 박화 공정을 거친 제2 웨이퍼 적층체의 박화 제2 웨이퍼에 대하여, 상기 박화 공정을 거친 제1 웨이퍼 적층체의 박화 제1 웨이퍼를 접착제층을 통하거나 혹은 직접 접합에 의해 접합하여, 웨이퍼층수가 증가된 제2 웨이퍼 적층체를 형성하는, 상기 추가 박화 공정마다 행해지는 추가 접합 공정을 더 포함하는, [1] 내지 [13] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[15] 상기 추가 접합 공정 후의 제2 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 제2 웨이퍼의 이면으로부터 타단에 위치하는 제2 웨이퍼의 소자 형성면에 이르기까지 당해 제2 웨이퍼 적층체 내를 관통하여 연장되는 관통 전극을 형성하는 관통 전극 형성 공정을 더 포함하는, [14]에 기재된 반도체 장치 제조 방법.
[16] 상기 추가 접합 공정 후이며 상기 관통 전극 형성 공정 전에, 상기 제2 웨이퍼 적층체에 있어서의 적층 방향의 상기 일단에 위치하는 상기 제2 웨이퍼를 박화하는 공정을 더 포함하는, [15]에 기재된 반도체 장치 제조 방법.
[17] 상기 일단에 위치하는 상기 박화 제2 웨이퍼의 두께가 1 내지 20㎛인, [16]에 기재된 반도체 장치 제조 방법.
[18] 상기 관통 전극 형성 공정 후에, 상기 제2 웨이퍼 적층체에 있어서의 적층 방향의 상기 타단에 위치하는 상기 제2 웨이퍼를 박화하는 공정을 더 포함하는, [12] 내지 [17] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[19] 상기 타단에 위치하는 상기 박화 제2 웨이퍼의 두께가 5 내지 400㎛인, [18]에 기재된 반도체 장치 제조 방법.
본 발명의 제조 방법은 서포트 웨이퍼를 이용하지 않고, 두께 방향에 있어서 대칭적인 적층 구성을 갖는 웨이퍼 적층체를 형성하는 데 적합하다. 그 때문에, 웨이퍼 적층체의 휨을 억제하면서 효율적으로 반도체 장치를 제조할 수 있다. 따라서, 본 발명은 산업상 이용가능성을 갖는다.
W1, W3: 웨이퍼 적층체(제1 웨이퍼 적층체)
W2, W4: 웨이퍼 적층체(제2 웨이퍼 적층체)
11: 웨이퍼(제1 웨이퍼)
12, 12', 12": 웨이퍼(제2 웨이퍼)
11a, 12a: 소자 형성면
11b, 12b: 이면
21: 접착제층
31: 관통 전극

Claims (9)

  1. 소자 형성면 및 이것과는 반대의 이면을 갖는 제1 웨이퍼, 그리고 소자 형성면 및 이것과는 반대의 이면을 갖는 제2 웨이퍼를 포함하고, 또한 당해 제1 및 제2 웨이퍼의 소자 형성면측끼리가 접합된 적층 구성을 갖는 복수의 제1 웨이퍼 적층체를 준비하는 공정과,
    상기 제1 웨이퍼 적층체의 제1 웨이퍼를 박화하여, 당해 박화 제1 웨이퍼를 갖는 제1 웨이퍼 적층체를 형성하는, 적어도 2개의 박화 공정과,
    상기 박화 공정을 거친 2개의 제1 웨이퍼 적층체의 박화 제1 웨이퍼측끼리를 접합하여 제2 웨이퍼 적층체를 형성하는 접합 공정을 포함하는, 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 제1 웨이퍼 적층체에 있어서의 제1 및 제2 웨이퍼 사이는 접착제층을 통하거나 혹은 직접 접합에 의해 접합되어 있는, 반도체 장치 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 접합 공정에서는, 상기 2개의 제1 웨이퍼 적층체의 박화 제1 웨이퍼 사이를 접착제층을 통하거나 혹은 직접 접합에 의해 접합하는, 반도체 장치 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 제2 웨이퍼의 이면으로부터 타단에 위치하는 제2 웨이퍼의 소자 형성면에 이르기까지 당해 제2 웨이퍼 적층체 내를 관통하여 연장되는 관통 전극을 형성하는 관통 전극 형성 공정을 더 포함하는, 반도체 장치 제조 방법.
  5. 제4항에 있어서, 상기 관통 전극 형성 공정 전에, 상기 제2 웨이퍼 적층체에 있어서의 적층 방향의 상기 일단에 위치하는 상기 제2 웨이퍼를 박화하는 공정을 더 포함하는, 반도체 장치 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 제2 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 제2 웨이퍼를 박화하여, 당해 박화 제2 웨이퍼를 갖는 제2 웨이퍼 적층체를 형성하는, 적어도 하나의 추가 박화 공정과,
    상기 추가 박화 공정을 거친 제2 웨이퍼 적층체의 박화 제2 웨이퍼에 대하여, 상기 박화 공정을 거친 제1 웨이퍼 적층체의 박화 제1 웨이퍼를 접착제층을 통하거나 혹은 직접 접합에 의해 접합하여, 웨이퍼층수가 증가된 제2 웨이퍼 적층체를 형성하는, 상기 추가 박화 공정마다 행해지는 추가 접합 공정을 더 포함하는, 반도체 장치 제조 방법.
  7. 제6항에 있어서, 상기 추가 접합 공정 후의 제2 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 제2 웨이퍼의 이면으로부터 타단에 위치하는 제2 웨이퍼의 소자 형성면에 이르기까지 당해 제2 웨이퍼 적층체 내를 관통하여 연장되는 관통 전극을 형성하는 관통 전극 형성 공정을 더 포함하는, 반도체 장치 제조 방법.
  8. 제7항에 있어서, 상기 추가 접합 공정 후이며 상기 관통 전극 형성 공정 전에, 상기 제2 웨이퍼 적층체에 있어서의 적층 방향의 상기 일단에 위치하는 상기 제2 웨이퍼를 박화하는 공정을 더 포함하는, 반도체 장치 제조 방법.
  9. 제4항, 제5항, 제7항, 및 제8항 중 어느 한 항에 있어서, 상기 관통 전극 형성 공정 후에, 상기 제2 웨이퍼 적층체에 있어서의 적층 방향의 상기 타단에 위치하는 상기 제2 웨이퍼를 박화하는 공정을 더 포함하는, 반도체 장치 제조 방법.
KR1020217014990A 2018-10-23 2019-10-18 반도체 장치 제조 방법 KR20210080458A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2018-199009 2018-10-23
JP2018199009A JP7211758B2 (ja) 2018-10-23 2018-10-23 半導体装置製造方法
PCT/JP2019/041189 WO2020085251A1 (ja) 2018-10-23 2019-10-18 半導体装置製造方法

Publications (1)

Publication Number Publication Date
KR20210080458A true KR20210080458A (ko) 2021-06-30

Family

ID=70331424

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217014990A KR20210080458A (ko) 2018-10-23 2019-10-18 반도체 장치 제조 방법

Country Status (6)

Country Link
US (1) US11791284B2 (ko)
JP (1) JP7211758B2 (ko)
KR (1) KR20210080458A (ko)
CN (1) CN112970108A (ko)
TW (1) TW202032750A (ko)
WO (1) WO2020085251A1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010032729A1 (ja) 2008-09-18 2010-03-25 国立大学法人東京大学 半導体装置の製造方法
JP2016178162A (ja) 2015-03-19 2016-10-06 株式会社ディスコ 積層デバイスの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4390775B2 (ja) * 2006-02-08 2009-12-24 Ｏｋｉセミコンダクタ株式会社 半導体パッケージの製造方法
US7964976B2 (en) 2008-08-20 2011-06-21 Headway Technologies, Inc. Layered chip package and method of manufacturing same
KR102161260B1 (ko) 2013-11-07 2020-09-29 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
JP6391999B2 (ja) 2014-06-13 2018-09-19 株式会社ディスコ 積層デバイスの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010032729A1 (ja) 2008-09-18 2010-03-25 国立大学法人東京大学 半導体装置の製造方法
JP2016178162A (ja) 2015-03-19 2016-10-06 株式会社ディスコ 積層デバイスの製造方法

Also Published As

Publication number Publication date
CN112970108A (zh) 2021-06-15
JP7211758B2 (ja) 2023-01-24
TW202032750A (zh) 2020-09-01
JP2020068252A (ja) 2020-04-30
US11791284B2 (en) 2023-10-17
WO2020085251A1 (ja) 2020-04-30
US20210358867A1 (en) 2021-11-18

Similar Documents

Publication Publication Date Title
US11004728B2 (en) Semiconductor die having edge with multiple gradients and method for forming the same
US9685426B2 (en) Package-on-package semiconductor device
US8241961B2 (en) Method for manufacturing hetero-bonded wafer
US7915080B2 (en) Bonding IC die to TSV wafers
TWI751530B (zh) 半導體裝置之製造方法
US10651134B2 (en) Wafer level integration including design/co-design, structure process, equipment stress management and thermal management
US9443796B2 (en) Air trench in packages incorporating hybrid bonding
JP5769716B2 (ja) ウエハにチップを結合する方法
WO2015138393A1 (en) Integrated circuits protected by substrates with cavities, and methods of manufacture
JP5970071B2 (ja) デバイス構造の製造方法および構造
US20140124948A1 (en) Wafer-to-Wafer Process for Manufacturing a Stacked Structure
US8409927B1 (en) Methods for fabricating integrated circuit systems including high reliability die under-fill
US11201138B2 (en) Wafer level integration including design/co-design, structure process, equipment stress management and thermal management
KR101997293B1 (ko) 다이싱 테이프 상에 사전 절단 웨이퍼가 도포된 언더필 필름
TW202013628A (zh) 封裝結構及其製造方法
US10811305B2 (en) Wafer level integration including design/co-design, structure process, equipment stress management, and thermal management
KR20210080458A (ko) 반도체 장치 제조 방법
JP7285059B2 (ja) 半導体装置製造方法
Lin et al. A novel 3D IC assembly process for ultra-thin chip stacking

Legal Events

Date Code Title Description
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)