KR20210065356A - 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 시스템, 메모리 컨트롤러 및 그 동작 방법 Download PDF

Info

Publication number
KR20210065356A
KR20210065356A KR1020190153987A KR20190153987A KR20210065356A KR 20210065356 A KR20210065356 A KR 20210065356A KR 1020190153987 A KR1020190153987 A KR 1020190153987A KR 20190153987 A KR20190153987 A KR 20190153987A KR 20210065356 A KR20210065356 A KR 20210065356A
Authority
KR
South Korea
Prior art keywords
time
garbage collection
memory
memory device
memory controller
Prior art date
Application number
KR1020190153987A
Other languages
English (en)
Inventor
장민준
최형필
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190153987A priority Critical patent/KR20210065356A/ko
Priority to US16/891,314 priority patent/US11630764B2/en
Priority to CN202010626457.9A priority patent/CN112860176A/zh
Publication of KR20210065356A publication Critical patent/KR20210065356A/ko
Priority to US18/176,935 priority patent/US20230205688A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
    • G06F12/0269—Incremental or concurrent garbage collection, e.g. in real-time systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0608—Saving storage space on storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3034—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a storage system, e.g. DASD based or network based
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
    • G06F11/3409—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment for performance assessment
    • G06F11/3419—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment for performance assessment by assessing time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0631—Configuration or reconfiguration of storage systems by allocating resources to storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3037—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7209—Validity control, e.g. using flags, time stamps or sequence numbers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법에 관한 것으로서, 제1 가비지 컬렉션이 트리거된 후 제2 가비지 컬렉션이 트리거되기까지 시간인 제1 시간 및 제2 가비지 컬렉션을 수행하는데 소요되는 시간인 제2 시간을 기초로 메모리 장치에 대한 가비지 컬렉션을 실행하되, 제1 시간 대비 상기 제2 시간의 비율을 설정된 타깃 비율 값으로 결정하고, 제2 시간을 설정된 최소 가비지 컬렉션 동작 시간 이상으로 결정함으로써, 가비지 컬렉션을 효율적으로 실행하고 설정된 성능 드롭 값에 대한 최적의 가비지 컬렉션 실행 시간을 결정할 수 있다.

Description

메모리 시스템, 메모리 컨트롤러 및 그 동작 방법{MEMORY SYSTEM, MEMORY CONTROLLER, AND OPERATING METHOD THEREOF}
본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템은 메모리 장치(e.g. 휘발성 메모리/비휘발성 메모리)를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 메모리 장치에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다. 그리고 메모리 컨트롤러는 이러한 동작들을 실행하거나 제어하기 위한 논리 연산을 수행하기 위한 펌웨어를 구동할 수 있다.
그리고 메모리 컨트롤러는 메모리 장치에 데이터를 라이트하는 동작이 반복되면서 메모리 장치에 포함된 프리 메모리 블록의 개수가 부족할 경우에, 프리 메모리 블록을 추가로 확보하기 위해서 메모리 장치에 대한 가비지 컬렉션을 실행할 수 있다.
본 발명의 실시예들은, 가비지 컬렉션을 효율적으로 실행할 수 있는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 설정된 성능 드롭 값에 대한 최적의 가비지 컬렉션 실행 시간을 결정할 수 있는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은, 메모리 장치 및 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.
메모리 컨트롤러는 제1 가비지 컬렉션이 트리거된 후 제2 가비지 컬렉션이 트리거되기까지 시간인 제1 시간 및 제2 가비지 컬렉션을 수행하는데 소요되는 시간인 제2 시간을 기초로 메모리 장치에 대한 가비지 컬렉션을 실행할 수 있다.
이때, 메모리 컨트롤러는 제1 시간 대비 제2 시간의 비율을 설정된 타깃 비율 값으로 결정하고, 제2 시간을 설정된 최소 가비지 컬렉션 동작 시간 이상으로 결정할 수 있다.
메모리 컨트롤러는 제1 가비지 컬렉션이 트리거된 후 메모리 장치에 라이트되는 유저 데이터 크기의 총합이 설정된 임계값 이상이 된 시점을 기초로 제1 시간을 결정할 수 있다.
메모리 컨트롤러는 설정된 성능 드롭값을 기초로 제2 시간을 결정할 수 있다.
일 예로, 메모리 컨트롤러는 제2 가비지 컬렉션을 수행할 때 메모리 장치에 라이트되는 데이터의 크기인 제1 데이터 사이즈를 결정할 수 있다. 이때, 메모리 컨트롤러는 제1 데이터 사이즈를 i) 성능 드롭값 및 ii) 제1 가비지 컬렉션이 트리거된 후 메모리 장치에 라이트되는 유저 데이터의 크기의 총합인 제2 데이터 사이즈를 기초로 결정할 수 있다.
메모리 컨트롤러는 제1 데이터 사이즈를 설정된 단위 시간 당 메모리 장치에 프로그램 가능한 NOP의 개수로 나눈 값을 기초로 제2 시간을 결정할 수 있다.
다른 예로, 메모리 컨트롤러는 i) 성능 드롭값 및 ii) 제1 가비지 컬렉션이 트리거된 후 유저 데이터를 리드하는 동작을 수행하기 위해 사용된 시간인 리드 시간을 기초로 제2 시간을 결정할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 메모리 장치와 통신하기 위한 메모리 인터페이스 및 메모리 장치를 제어하기 위한 제어 회로를 포함하는 메모리 컨트롤러를 제공할 수 있다.
제어 회로는 제1 가비지 컬렉션이 트리거된 후 제2 가비지 컬렉션이 트리거되기까지 시간인 제1 시간 및 제2 가비지 컬렉션을 수행하는데 소요되는 시간인 제2 시간을 기초로 메모리 장치에 대한 가비지 컬렉션을 실행할 수 있다.
이때, 제어 회로는 제1 시간 대비 제2 시간의 비율을 설정된 타깃 비율 값으로 결정하고, 제2 시간을 설정된 최소 가비지 컬렉션 동작 시간 이상으로 결정할 수 있다.
제어 회로는 제1 가비지 컬렉션이 트리거된 후 메모리 장치에 라이트되는 유저 데이터 크기의 총합이 설정된 임계값 이상이 된 시점을 기초로 제1 시간을 결정할 수 있다.
제어 회로는 설정된 성능 드롭값을 기초로 제2 시간을 결정할 수 있다.
일 예로, 제어 회로는 제2 가비지 컬렉션을 수행할 때 메모리 장치에 라이트되는 데이터의 크기인 제1 데이터 사이즈를 결정할 수 있다. 이때, 제어 회로는 제1 데이터 사이즈를 i) 성능 드롭값 및 ii) 제1 가비지 컬렉션이 트리거된 후 메모리 장치에 라이트되는 유저 데이터의 크기의 총합인 제2 데이터 사이즈를 기초로 결정할 수 있다.
다른 예로, 제어 회로는 i) 성능 드롭값 및 ii) 제1 가비지 컬렉션이 트리거된 후 유저 데이터를 리드하는 동작을 수행하기 위해 사용된 시간인 리드 시간을 기초로 제2 시간을 결정할 수 있다.
메모리 컨트롤러의 동작 방법은 제1 가비지 컬렉션이 트리거된 후 제2 가비지 컬렉션이 트리거되기까지 시간인 제1 시간을 결정하는 단계를 포함할 수 있다.
메모리 컨트롤러의 동작 방법은 제2 가비지 컬렉션을 수행하는 데 소요되는 시간인 제2 시간을 결정하는 단계를 포함할 수 있다.
메모리 컨트롤러의 동작 방법은 제1 시간 및 제2 시간을 기초로 메모리 장치에 대한 가비지 컬렉션을 실행하는 단계를 포함할 수 있다. 이때, 제1 시간 대비 제2 시간의 비율은 설정된 타깃 비율 값으로 결정되고 제2 시간은 설정된 최소 가비지 컬렉션 동작 시간 이상으로 결정될 수 있다.
본 발명의 실시예들에 의하면, 가비지 컬렉션을 효율적으로 실행할 수 있다.
또한, 본 발명의 실시예들에 의하면, 설정된 성능 드롭 값에 대한 최적의 가비지 컬렉션 실행 시간을 결정할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 각 메모리 블록을 개략적으로 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 장치의 워드 라인 및 비트 라인의 구조를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템의 동작에 대한 타이밍 다이어그램이다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템에서 제1 시간과 제2 시간을 결정하는 기준의 일 예를 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 메모리 시스템에서 제1 시간을 결정하는 일 예를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 메모리 시스템에서 제2 시간을 결정하는 일 예를 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템에서 제2 시간을 결정하기 위해 제1 데이터 사이즈를 결정하는 일 예를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 메모리 시스템에서 제2 시간을 결정하는 다른 예를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 메모리 컨트롤러의 동작 방법의 일 예를 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템에서 제2 시간을 결정하는 방법의 일 예를 나타낸 흐름도이다.
도 13은 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성도이다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.
메모리 장치(110)는 다수의 메모리 블록(Memory Block)을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 읽기 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리 장치(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 메모리 장치(110)는 프로그램 동작, 읽기 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(120)는 메모리 장치(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 메모리 장치(110)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수도 있다.
한편, 메모리 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 메모리 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다.
제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120)를 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 레이어(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치(110)에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서(124)는 읽기 동작 시 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 레이어들을 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 메모리 장치(110)의 물리주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 레이어(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 레이어(FTL)에 전달하는 역할을 하는 호스트 인터페이스 레이어(HIL: Host Interface Layer)와, 플래시 변환 레이어(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리 장치(110)로부터 읽어온 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 읽기 데이터들 각각에 대해 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 읽기 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 읽기 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(126)는 모든 읽기 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 읽기 데이터에 포함된 섹터가 정정 가능한 경우 다음 읽기 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 읽기 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.
어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는 읽기 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
메모리 장치(110)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 읽기 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 읽기 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는 읽기 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 읽기 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 읽기 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다.
도 3은 본 발명의 실시예들에 따른 메모리 장치(110)의 각 메모리 블록(BLK) 를 개략적으로 나타낸 도면이다.
도 3을 참조하면, 메모리 장치(110)에 포함된 메모리 블록(BLK)은, 일 예로, 다수의 페이지(PG)와 다수의 스트링(STR)이 교차하는 방향으로 배치되어 구성될 수 있다.
다수의 페이지(PG)는 다수의 워드 라인(WL)과 대응되고, 다수의 스트링(STR)은 다수의 비트 라인(BL)과 대응된다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 서로 교차하여, 다수의 메모리 셀(MC)이 정의될 수 있다. 각 메모리 셀(MC)에는 트랜지스터(TR)가 배치될 수 있다.
예를 들어, 각 메모리 셀(MC)에 배치된 트랜지스터(TR)는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터(TR)의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터(TR)를 경유하여 연결될 수 있다. 트랜지스터(TR)의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터(TR)를 경유하여 연결될 수 있다. 트랜지스터(TR)의 게이트는 절연체에 둘러싸인 플로팅 게이트(FG: Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(CG: Control Gate)를 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에는 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에는 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
도 3과 같은 메모리 블록 구조를 가질 때, 읽기 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 장치(110)의 워드 라인(WL) 및 비트 라인(BL)의 구조를 나타낸 도면이다.
도 4를 참조하면, 메모리 장치(110)에는, 메모리 셀들(MC)이 모여 있는 핵심 영역과 이 핵심 영역의 나머지 영역에 해당하며 메모리 셀 어레이(210)의 동작을 위해 서포트(Support) 해주는 보조 영역이 존재한다.
핵심 영역은 페이지들(PG)과 스트링들(STR)으로 구성될 수 있다. 이러한 핵심 영역에는, 다수의 워드 라인(WL1 ~ WL9)과 다수의 비트 라인(BL)이 교차하면서 배치된다.
다수의 워드 라인(WL1 ~ WL9)은 행 디코더(410)와 연결되고, 다수의 비트 라인(BL)은 열 디코더(420)와 연결될 수 있다. 다수의 비트 라인(BL)와 열 디코더(420) 사이에는 읽기 및 쓰기 회로(230)에 해당하는 데이터 레지스터(430)가 존재할 수 있다.
다수의 워드 라인(WL1 ~ WL9)은 다수의 페이지(PG)와 대응된다.
예를 들어, 도 4와 같이 다수의 워드 라인(WL1 ~ WL9) 각각은 하나의 페이지(PG)와 대응될 수 있다. 이와 다르게, 다수의 워드 라인(WL1 ~ WL9) 각각이 사이즈가 큰 경우, 다수의 워드 라인(WL1 ~ WL9) 각각은 둘 이상(예: 2개 또는 4개)의 페이지(PG)와 대응될 수도 있다. 페이지(PG)는 프로그램 동작과 읽기 동작을 진행하는데 있어서 최소 단위가 되며, 프로그램 동작 및 읽기 동작 시, 동일 페이지(PG) 내에서의 모든 메모리 셀(MC)은 동시 동작을 수행할 수 있다.
다수의 비트 라인(BL)은 홀수 번째 비트 라인(BL)과 짝수 번째 비트 라인(BL)을 구분되면서 열 디코더(420)와 연결될 수 있다.
메모리 셀(MC)에 액세스 하기 위해서는, 주소가 먼저 입출력 단을 거쳐 행 디코더(410)와 열 디코더(420)를 통하여 핵심 영역으로 들어와서, 타깃 메모리 셀을 지정할 수 있다. 타깃 메모리 셀을 지정한다는 것은 행 디코더(410)와 연결된 워드 라인들(WL1 ~ WL9)과 열 디코더(420)와 연결된 비트 라인들(BL)의 교차되는 사이트에 있는 메모리 셀(MC)에 데이터를 프로그램 하거나 프로그램 된 데이터를 읽어 내기 위하여 액세스 한다는 것을 의미한다.
제1 방향(예: X축 방향)의 페이지(PG)는 워드 라인(WL)이란 공통으로 사용하는 라인으로 묶여 있으며, 제2 방향(예: Y축 방향)의 스트링(STR)도 비트 라인(BL)이란 공통 라인으로 묶여(연결되어) 있다. 공통으로 묶여 있다는 것은 구조적으로 동일한 물질로 연결되어 있고, 전압 인가 시에도 모두 동일한 전압이 동시에 인가된다는 것을 의미한다. 물론, 직렬로 연결된 중간 위치나 마지막 위치의 메모리 셀(MC)은 앞의 메모리 셀(MC)의 전압 강하에 의하여, 처음에 위치하는 메모리 셀(MC)과 맨 마지막에 위치하는 메모리 셀(MC)에 인가되는 전압은 약간 다를 수 있다.
메모리 장치(110)의 데이터 처리 모두는, 데이터 레지스터(430)를 경유하여 프로그램 및 읽기가 되므로, 데이터 레지스터(430)는 중추적 역할을 한다. 데이터 레지스터(430)의 데이터 처리가 늦어지면 다른 모든 영역에서는 데이터 레지스터(430)가 데이터 처리를 완료할 때까지 기다려야 한다. 또한, 데이터 레지스터(430)의 성능이 저하되면, 메모리 장치(110)의 전체 성능을 저하시킬 수 있다.
도 4의 예시를 참조하면, 1개의 스트링(STR)에는, 다수의 워드 라인(WL1 ~ WL9)과 연결되는 다수의 트랜지스터(TR1 ~ TR9)가 존재할 수 있다. 다수의 트랜지스터(TR1 ~ TR9)가 존재하는 영역들이 메모리 셀들(MC)에 해당한다. 여기서, 다수의 트랜지스터(TR1 ~ TR9)는 전술한 바와 같이, 제어 게이트 (CG)와 플로팅 게이트(FG)를 포함하는 트랜지스터들이다.
다수의 워드 라인(WL1 ~ WL9)은 2개의 최외곽 워드 라인(WL1, WL9)을 포함한다. 2개의 최외곽 워드 라인(WL1, WL9) 중 신호 경로적 측면에서 데이터 레지스터(430)와 더 인접한 제1 최외곽 워드 라인(WL1)의 바깥쪽에는 제1 선택 라인(DSL)이 더 배치되고, 다른 제2 최외곽 워드 라인(WL9)의 바깥쪽에는 제2 선택 라인(SSL)이 더 배치될 수 있다.
제1 선택 라인(DSL)에 의해 온-오프가 제어되는 제1 선택 트랜지스터(D-TR)는 제1 선택 라인(DSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다. 제2 선택 라인(SSL)에 의해 온-오프가 제어되는 제2 선택 트랜지스터(S-TR)는 제2 선택 라인(SSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다.
제1 선택 트랜지스터(D-TR)는 해당 스트링(STR)과 데이터 레지스터(430) 간의 연결을 온 또는 오프 시키는 스위치 역할을 한다. 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)과 소스 라인(SL) 간의 연결을 온 또는 오프 시켜주는 스위치 역할을 한다. 즉, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)의 양쪽 끝에 있으면서, 신호를 이어주고 끊어내는 문지기 역할을 한다.
메모리 시스템(100)은, 프로그램 동작 시, 프로그램 할 비트 라인(BL)의 타깃 메모리 셀(MC)에 전자를 채워야 하기 때문에, 제1 선택 트랜지스터(D-TR)의 게이트 전극에 소정의 턴-온 전압(Vcc)를 인가하여 제1 선택 트랜지스터(D-TR)를 턴-온 시키고, 제2 선택 트랜지스터(S-TR)의 게이트 전극에는 소정의 턴-오프 전압(예: 0V)을 인가하여 제2 선택 트랜지스터(S-TR)를 턴-오프 시킨다.
메모리 시스템(100)은, 읽기 동작 또는 검증(Verification) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 턴-온 시켜준다. 이에 따라, 전류가 해당 스트링(STR)을 관통하여 그라운드에 해당하는 소스 라인(SL)으로 빠질 수 있어서, 비트 라인(BL)의 전압 레벨이 측정될 수 있다. 다만, 읽기 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 온-오프 타이밍의 시간 차이가 있을 수 있다.
메모리 시스템(100)은, 소거(Erasure) 동작 시, 소스 라인(SL)을 통하여 기판(Substrate)에 소정 전압(예: +20V)를 공급하기도 한다. 메모리 시스템(100)은, 소거(Erasure) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 플로팅(Floating) 시켜서 무한대의 저항을 만들어 준다. 이에 따라, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 역할이 없도록 해주고, 플로팅 게이트(FG)와 기판(Substrate) 사이에서만 전위 차이에 의한 전자(electron)가 동작할 수 있도록 구조화 되어 있다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템(100)의 동작에 대한 타이밍 다이어그램이다.
메모리 시스템(100)에 포함된 메모리 컨트롤러(120)는 제1 시간(TIME_1) 및 제2 시간(TIME_2)을 기초로 메모리 장치(100)에 대한 가비지 컬렉션을 실행할 수 있다.
메모리 컨트롤러(120)는 가비지 컬렉션을 실행할 필요가 있다고 판단한 경우, 가비지 컬렉션을 실행하기 위해 필요한 준비 동작(e.g. 진행 중인 리드/라이트/소거 동작 중지)을 시작할 수 있다. 메모리 컨트롤러(120)가 이러한 준비 동작을 시작하는 것을 가비지 컬렉션을 트리거(trigger)한다고 표현할 수 있다.
이때, 제1 시간(TIME_1)은 제1 가비지 컬렉션(GC_1)이 트리거된 이후에 제2 가비지 컬렉션(GC_2)이 트리거되기까지의 시간을 의미한다. 즉, 제1 시간(TIME_1)은 가비지 컬렉션이 실행되는 빈도를 나타낸다.
한편, 제1 시간(TIME_1)은 가비지 컬렉션이 실행되는 인터벌(interval)로도 호칭될 수 있으며, 호칭에 의해 그 의미가 한정되지 아니한다.
제1 시간(TIME_1) 동안에, 메모리 컨트롤러(120)는 트리거된 제1 가비지 컬렉션(GC_1)을 실행할 수 있다. 또한 제1 시간(TIME_1) 동안 메모리 컨트롤러(120)는 호스트(HOST)에 의해 요청된 유저 데이터를 메모리 장치(110)로부터 리드하거나 또는 메모리 장치(110)에 라이트할 수도 있다.
그리고 제2 시간(TIME_2)은 제2 가비지 컬렉션(GC_2)이 트리거된 이후 제2 가비지 컬렉션(GC_2)을 수행하는데 소요되는 시간을 의미한다. 제2 가비지 컬렉션(GC_2)이 트리거되면, 메모리 컨트롤러(120)는 제2 시간(TIME_2) 동안 제2 가비지 컬렉션(GC_2)을 수행한다. 따라서, 제2 시간(TIME_2)은 가비지 컬렉션이 실행되는 시간을 나타낸다.
이때, 메모리 컨트롤러(120)는 제2 가비지 컬렉션(GC_2)이 트리거된 시점에서 즉시 제2 가비지 컬렉션(GC_2)을 수행할 수도 있고, 제2 가비지 컬렉션(GC_2)이 트리거된 시점에서 특정한 시간이 지난 이후에 제2 가비지 컬렉션(GC_2)을 수행할 수도 있다.
한편, 제2 시간(TIME_2)은 가비지 컬렉션의 타임아웃(timeout)으로도 호칭될 수 있으며, 호칭에 의해 그 의미가 한정되지 아니한다.
제1 시간(TIME_1)이 길어질수록 가비지 컬렉션이 실행되는 빈도가 감소하므로, 메모리 시스템(100)이 전체 동작 중 가비지 컬렉션을 실행하는 비율은 감소한다. 반면 제2 시간(TIME_2)이 길어질수록 가비지 컬렉션을 오래 수행하므로, 메모리 시스템(100)이 전체 동작 중 가비지 컬렉션을 실행하는 비율이 증가한다. 따라서, 메모리 시스템(100)은 전체 동작 중 가비지 컬렉션을 실행하는 비율을 제1 시간(TIME_1) 및 제2 시간(TIME_2)을 기초로 결정할 수 있다.
메모리 시스템(100)이 전술한 제1 시간(TIME_1) 및 제2 시간(TIME_2)을 결정하는 방법은 다양할 수 있다. 이하, 도 6에서 메모리 시스템(100)이 전술한 제1 시간(TIME_1) 및 제2 시간(TIME_2)을 결정하는 기준의 일 예를 설명한다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템(100)에서 제1 시간(TIME_1)과 제2 시간(TIME_2)을 결정하는 기준의 일 예를 나타낸 도면이다.
메모리 시스템(100)의 메모리 컨트롤러(120)는 제1 시간(TIME_1) 대비 제2 시간(TIME_2)의 비율이 설정된 타깃 비율 값(e.g. 3:1, 5:1)이 되도록 제1 시간(TIME_1) 및 제2 시간(TIME_2)을 결정할 수 있다.
일 예로 도 6에서 메모리 컨트롤러(120)는 제1 시간(TIME_1) 대비 제2 시간(TIME_2)의 비율을 5:1로 결정할 수 있다.
그리고 메모리 컨트롤러(120)는 제2 시간(TIME_2)을 설정된 최소 가비지 컬렉션 동작 시간 이상으로 결정할 수 있다.
일 예로 도 6에서 최소 가비지 컬렉션 동작 시간은 10ms이다.
도 6에서, 제1 시간(TIME_1) 대비 제2 시간(TIME_2)의 비율이 5:1을 만족하는 제1 시간(TIME_1)과 제2 시간(TIME_2)의 쌍은 (25, 5), (50, 10), (75, 15), (100, 20), (125, 25) 등일 수 있다.
메모리 컨트롤러(120)는 전술한 제1 시간(TIME_1)과 제2 시간(TIME_2)의 쌍 중 제2 시간(TIME_2)이 최소 가비지 컬렉션 동작 시간 10 이상인 조건을 만족하는 하나의 쌍을 선택할 수 있다. 도 6에서 메모리 컨트롤러(120)는 (50, 10)을 선택하여, 제1 시간(TIME_1)이 50ms, 제2 시간(TIME_2)이 10ms가 되도록 제어할 수 있다.
본 발명의 실시예들에서, 메모리 시스템(100)의 메모리 컨트롤러(120)가 전술한 기준을 만족하도록 제1 시간(TIME_1)과 제2 시간(TIME_2)을 결정하는 이유는 다음과 같다.
도 5에서 전술한 바와 같이 제1 시간(TIME_1)이 길어지면 전체 동작 중 가비지 컬렉션을 실행하는 비율이 줄어들고, 제2 시간(TIME_2)이 길어지면 전체 동작 중 가비지 컬렉션을 실행하는 비율이 늘어난다.
따라서, 가비지 컬렉션을 적절한 비율로 실행하도록 메모리 시스템(100)의 메모리 컨트롤러(120)는 제1 시간(TIME_1)과 제2 시간(TIME_2)의 비율을 설정된 타깃 비율로 결정할 수 있다. 이를 통해 메모리 컨트롤러(120)는 가비지 컬렉션을 효율적으로 실행할 수 있다.
그리고 제2 시간(TIME_2)이 길다는 것은 가비지 컬렉션이 시작되면 긴 시간 동안 가비지 컬렉션이 수행되고 이로 인해 다른 동작(e.g. 유저 데이터에 대한 리드/라이트 동작)은 중지된다는 것을 의미한다. 따라서 가비지 컬렉션이 수행되는 동안 호스트(HOST)가 메모리 시스템(100)으로부터 유저 데이터를 리드하거나 또는 유저 데이터를 라이트하는 동작이 지연될 수 있다. 따라서, 제2 시간(TIME_2)이 너무 길면 메모리 시스템(100)이 호스트(HOST)가 원하는 성능 기준을 만족하지 못할 수 있다.
반면 제2 시간(TIME_2)이 짧다는 것은 가비지 컬렉션이 짧은 시간 동안만 수행된다는 것을 의미한다. 이는 곧 가비지 컬렉션을 실행했을 때 확보되는 프리 메모리 블록의 개수가 적다는 것을 의미하므로, 가비지 컬렉션이 다시 트리거되는 시점이 빨라질 수 있다. 따라서 메모리 시스템(100)이 가비지 컬렉션을 더 자주 실행하게 되어 이로 인한 오버헤드가 메모리 시스템(100)의 성능에 영향을 미칠 수 있다.
따라서, 메모리 시스템(100)의 메모리 컨트롤러(120)는 제2 시간(TIME_2)이 최소 가비지 컬렉션 동작 시간 이상이 되도록 하여 가비지 컬렉션 때문에 발생하는 오버헤드를 줄이되, 호스트(HOST)가 원하는 성능 기준을 만족하도록 적절한 값을 선택할 수 있다. 이를 통해 메모리 컨트롤러(120)는 가비지 컬렉션을 효율적으로 실행할 수 있다.
메모리 컨트롤러(120)는 전술한 기준을 만족하는 제1 시간(TIME_1)과 제2 시간(TIME_2)을 다양한 방법으로 결정할 수 있다. 이하, 메모리 컨트롤러(120)가 제1 시간(TIME_1)과 제2 시간(TIME_2)을 결정하는 구체적인 예를 도면을 통해 설명한다.
먼저 메모리 컨트롤러(120)가 제1 시간(TIME_1)을 결정하는 예를 설명한다.
도 7은 본 발명의 실시예들에 따른 메모리 시스템(100)에서 제1 시간(TIME_1)을 결정하는 일 예를 나타낸 도면이다.
일 예로 메모리 시스템(100)의 메모리 컨트롤러(120)는 제1 가비지 컬렉션(GC_1)이 트리거된 후 메모리 장치(110)에 라이트되는 유저 데이터의 크기의 총합이 설정된 임계값 이상이 된 시점을 기초로 제1 시간(TIME_1)을 결정할 수 있다.
도 7을 참조하면, 제1 가비지 컬렉션(GC_1)이 트리거된 이후, 호스트(HOST)는 메모리 시스템(100)에서 50KB의 유저 데이터를 리드하도록 요청한다(①). 이후 호스트(HOST)는 메모리 시스템(100)에 100KB의 유저 데이터를 라이트하도록 요청하고(②), 50KB의 유저 데이터를 라이트하도록 요청한다(③). 이후 호스트(HOST)는 메모리 시스템(100)으로부터 50KB의 유저 데이터를 리드하도록 요청하고(④), 메모리 시스템(100)에 150KB의 유저 데이터를 라이트하도록 요청한다(⑤).
이때, 메모리 컨트롤러(120)는 제1 가비지 컬렉션(GC_1)이 트리거된 후 메모리 장치(110)에 라이트되는 유저 데이터의 크기의 총합이 설정된 임계값 이상이 될 때 제2 가비지 컬렉션(GC_2)을 트리거할 수 있다. 도 7에서, 설정된 임계값은 300KB라고 가정한다.
도 7에서, 호스트(HOST)가 150KB의 유저 데이터를 라이트하도록 메모리 시스템(100)에 요청하고 이에 응답하여 메모리 시스템(100)이 150KB의 유저 데이터를 메모리 장치(110)에 라이트한다. 이때, 제1 가비지 컬렉션(GC_1)이 트리거된 후 메모리 장치(110)에 라이트되는 유저 데이터 크기의 총합은 100KB + 50KB + 150KB = 300KB로 설정된 임계값인 300KB 이상이 된다.
따라서 메모리 시스템(100)의 메모리 컨트롤러(120)는 제2 가비지 컬렉션(GC_2)을 이때 트리거할 수 있다. 이때, 제1 시간(TIME_1)은 제1 가비지 컬렉션(GC_1)이 트리거된 후 다시 제2 가비지 컬렉션(GC_2)이 트리거되기까지의 시간으로 결정된다.
도 7에서, 메모리 컨트롤러(120)가 메모리 장치(110)에 라이트되는 유저 데이터의 크기의 총합이 설정된 임계값 이상이 된 시점을 기초로 제1 시간(TIME_1)을 결정하는 이유는, 유저 데이터를 라이트하는 동작이 가비지 컬렉션을 실행할지 여부를 결정하는 데 가장 큰 영향을 미치기 때문이다.
구체적으로, 유저 데이터를 라이트하면서 메모리 장치(110)에 유효하지 않은 데이터의 크기가 증가하면 메모리 컨트롤러(120)는 가비지 컬렉션을 실행할 수 있다.
반면, 다른 동작(e.g. 유저 데이터를 리드하는 동작, 메모리 블록을 소거하는 동작)은 유효하지 않은 데이터의 크기에 영향을 미치지 않으므로 가비지 컬렉션 실행 여부를 결정하는 데 큰 영향을 미치지 않는다. 또한 메모리 컨트롤러(120)가 다른 동작까지 고려하여 제1 시간(TIME_1)을 결정하면, 제1 시간(TIME_1)을 결정하기 위해 많은 인자를 고려해야 하므로 제1 시간(TIME_1)을 결정하기 위한 오버헤드가 크다.
따라서, 전술한 실시예에서 메모리 컨트롤러(120)는 제1 가비지 컬렉션(GC_1)이 트리거된 후 메모리 장치(110)에 라이트되는 유저 데이터의 크기의 총합이 설정된 임계값 이상이 된 시점을 기초로 제1 시간(TIME_1)을 결정할 수 있다.
이상에서 메모리 컨트롤러(120)가 제1 시간(TIME_1)을 결정하는 예에 대해 설명하였다.
이하, 메모리 컨트롤러(120)가 제2 시간(TIME_2)을 결정하는 예에 대해 설명한다.
도 8은 본 발명의 실시예들에 따른 메모리 시스템(100)에서 제2 시간(TIME_2)을 결정하는 일 예를 나타낸 도면이다.
메모리 시스템(100)의 메모리 컨트롤러(120)는 제2 시간(TIME_2)을 설정된 성능 드롭값 X를 기초로 결정할 수 있다.
성능 드롭값 X는 0 이상 100 이하의 값으로 설정될 수 있다. 성능 드롭 값이 X라는 것은 메모리 시스템(100)이 가비지 컬렉션을 수행하기 위해 메모리 시스템(100)의 전체 성능 중 X%를 사용한다는 것을 의미한다.
본 발명의 실시예들에서는 설정된 성능 드롭 값 X를 기초로 최적의 가비지 컬렉션 실행 시간을 결정하기 위해 제2 가비지 컬렉션(GC_2)이 실행되는 시간인 제2 시간(TIME_2)을 결정하는 방법을 설명한다.
이하, 성능 드롭 값 X를 기초로 제2 시간(TIME_2)을 결정하는 방법의 일 예를 설명한다.
본 발명의 실시예들에서, 메모리 시스템(100)의 전체 성능은 가비지 컬렉션에 사용되는 성능인 GC_PERPORM와 유저 데이터를 처리(e.g. 리드/라이트)하기 위해 사용되는 성능인 USER_PERFORM의 합으로 정의할 수 있다. 이때, 메모리 시스템(100)의 성능이 어떤 동작(e.g. 가비지 컬렉션 동작/유저 데이터를 처리하는 동작)에 사용된다는 것은 메모리 시스템(100)이 해당 동작을 실행하기 위해 메모리 시스템(100)의 자원을 사용한다는 것을 의미한다.
성능 드롭 값이 X이면, 이는 다음과 같이 수학식 1으로 표현될 수 있다.
[수학식 1]
X : (100 - X) = (GC_PERFORM) : (USER_PERFORM)
가비지 컬렉션이 실행될 때, 메모리 장치(110)에 데이터를 라이트하는 동작, 즉 메모리 장치(110)의 하나의 메모리 블록에 저장된 유효한 데이터를 메모리 장치(110)의 다른 메모리 블록에 라이트하는 동작이 주로 실행된다. 따라서, 가비지 컬렉션에 사용되는 성능인 GC_PERFORM은 제2 가비지 컬렉션(GC_2) 수행 시에 메모리 장치(110)에 라이트되는 데이터의 크기인 제1 데이터 사이즈(DATA_SIZE_1)에 비례한다.
그리고 도 7에서 설명한 바와 같이 유저 데이터를 처리하는 동작 중 유저 데이터를 라이트하는 동작이 가비지 컬렉션 실행에 큰 영향을 미친다. 따라서, 유저 데이터를 처리(e.g. 리드/라이트)하기 위해 사용되는 성능인 USER_PERFORM은 제1 가비지 컬렉션(GC_1)이 트리거된 후 메모리 장치(110)에 라이트되는 유저 데이터의 크기인 제2 데이터 사이즈(DATA_SIZE_2)에 비례한다.
따라서, 전술한 수학식 1을 아래의 수학식 2으로도 표현할 수 있다.
[수학식 2]
X : (100 - X) = (DATA_SIZE_1) : (DATA_SIZE_2)
수학식 2에서, 성능 드롭값 X와 제2 데이터 사이즈(DATA_SIZE_2)가 결정되면, 제1 데이터 사이즈(DATA_SIZE_1)가 결정될 수 있다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템(100)에서 제2 시간(TIME_2)을 결정하기 위해 제1 데이터 사이즈(DATA_SIZE_1)를 결정하는 일 예를 나타낸 도면이다.
도 9에서, 성능 드롭값 X이 30이라고 가정하고, 제2 데이터 사이즈(DATA_SIZE_2)는 100KB + 100KB + 150KB = 350KB라고 가정한다.
이때, 제1 데이터 사이즈(DATA_SIZE_1)는 다음과 같이 결정될 수 있다.
30 : 70 = (DATA_SIZE_1) : (350KB)
DATA_SIZE_1 = ((350KB * 30) / 70) = 150KB
이와 같이 제1 데이터 사이즈(DATA_SIZE_1)가 결정되면, 제2 시간(TIME_2)은 다음과 같이 결정될 수 있다.
일 예로, 제2 시간(TIME_2)은 제1 데이터 사이즈(DATA_SIZE_1)를 설정된 단위 시간(e.g. 100ms) 당 메모리 장치(110)에 프로그램 가능한 NOP(Number Of Partial Program)의 개수로 나눈 값을 기초로 결정될 수 있다. NOP는 메모리 장치(110)에 데이터가 라이트되는 단위로서 페이지(e.g. 4KB, 8KB)의 크기에 비해 동일하거나 작을 수 있다.
예를 들어, NOP가 1KB이고 100ms당 메모리 장치(110)에 프로그램 가능한 NOP의 개수가 100이라고 가정한다. 이는 곧 100ms당 메모리 장치(110)에 100KB의 데이터를 라이트할 수 있다는 것을 의미한다. 따라서 만약 제1 데이터 사이즈(DATA_SIZE_1)가 500KB라면 제2 시간(TIME_2)은 (500KB / (100 * (1KB))) * 100 = 500(ms)로 결정될 수 있다.
한편 전술한 실시예에서는, 유저 데이터를 처리하는 동작 중 유저 데이터를 라이트하는 동작이 가비지 컬렉션에 큰 영향을 미친다고 정의하였다. 따라서, 유저 데이터를 처리하기 위해 사용되는 성능인 USER_PERFORM는 전술한 제2 데이터 사이즈(DATA_SIZE_2)의 유저 데이터를 라이트하는 데 사용되는 성능으로 정의하였다.
그러나 메모리 시스템(100)이 유저 데이터를 메모리 장치(110)에 라이트하는 동작보다 유저 데이터를 메모리 장치(110)로부터 리드하는 동작을 주로 수행한다면, 유저 데이터를 처리하기 위해 사용되는 자원은 대부분 유저 데이터를 메모리 장치(110)로부터 리드하는 동작에 할당될 수 있다. 이 경우 유저 데이터를 처리하기 위해 사용되는 성능인 USER_PERFORM을 제2 데이터 사이즈(DATA_SIZE_2)의 유저 데이터를 라이트하는 데 사용되는 성능으로 정의하는 대신 유저 데이터를 리드하는 데 사용되는 성능으로 정의하는 것이 바람직하다.
따라서, 유저 데이터를 처리하기 위해 사용되는 성능인 USER_PERFORM은 제1 가비지 컬렉션(GC_1)이 트리거된 후 유저 데이터를 리드하는 동작을 수행하기 위해 사용된 시간인 리드 시간(READ_TIME)으로 정의될 수도 있다.
이 경우 성능 드롭값 X일 때, 제2 시간(TIME_2)은 다음 수학식 3에 의해 결정될 수 있다.
[수학식 3]
X : (100 - X) = (TIME_2) : (READ_TIME)
도 10은 본 발명의 실시예들에 따른 메모리 시스템(100)에서 제2 시간(TIME_2)을 결정하는 다른 예를 나타낸 도면이다.
도 10에서, 성능 드롭 값 X가 30이라고 가정하고, 가비지 컬렉션이 트리거된 후 200KB의 유저 데이터를 리드하는 동작을 수행하기 위해 사용된 시간인 리드 시간(READ_TIME)이 70ms라고 가정한다.
이 경우 제2 시간(TIME_2)은 전술한 수학식 3에 의해 다음과 같이 결정될 수 있다.
30 : (100 - 30) = (TIME_2) : 70ms
TIME_2 = 30ms
도 5 내지 도 10에서 설명한 바를 종합하면, 메모리 시스템(100)은 설정된 기준(e.g. 성능 드롭값, 제1 시간(TIME_1)과 제2 시간(TIME_2) 사이의 비율, 최소 가비지 컬렉션 동작 시간)을 만족하도록 제1 시간(TIME_1)과 제2 시간(TIME_2)을 결정하고 이를 기초로 가비지 컬렉션을 실행할 수 있다.
따라서, 메모리 시스템(100)이 구현된 각 장치 별로 가비지 컬렉션 동작에 필요한 파라미터를 튜닝할 필요가 없다. 따라서 가비지 컬렉션 동작에 필요한 파라미터를 튜닝하는 과정에서 발생하는 오버헤드가 감소한다.
또한, 외부 환경(e.g. 공급 전원, 온도)의 변화로 인해서 설정된 기준이 변하더라도, 메모리 시스템(100)은 변경된 기준에 따라서 가비지 컬렉션 동작을 최적화할 수 있도록 제1 시간(TIME_1) 및 제2 시간(TIME_2)을 변경할 수 있다. 이를 통해 메모리 시스템(100)은 외부 환경의 변화에 플렉서블(flexible)하게 대처할 수 있다.
도 11은 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 동작 방법의 일 예를 나타낸 도면이다.
메모리 컨트롤러(120)의 동작 방법은 제1 가비지 컬렉션(GC_1)이 트리거된 후 제2 가비지 컬렉션(GC_2)이 트리거되기까지 시간인 제1 시간(TIME_1)을 결정하는 단계를 포함할 수 있다(S1110).
그리고 메모리 컨트롤러(120)의 동작 방법은 제2 가비지 컬렉션(GC_2)을 수행하는 데 소요되는 시간인 제2 시간(TIME_2)을 결정하는 단계를 포함할 수 있다(S1120).
그리고 메모리 컨트롤러(120)의 동작 방법은 제1 시간(TIME_1) 및 제2 시간(TIME_2)을 기초로 하여 메모리 장치(110)에 대한 가비지 컬렉션을 실행하는 단계를 포함할 수 있다(S1130).
이때, 제1 시간(TIME_1) 대비 제2 시간(TIME_2)의 비율은 설정된 타깃 비율 값으로 결정되고, 제2 시간(TIME_2)은 설정된 최소 가비지 컬렉션 동작 시간 이상으로 결정될 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템(100)에서 제2 시간(TIME_2)을 결정하는 방법의 일 예를 나타낸 흐름도이다.
제2 시간(TIME_2)을 결정하는 방법은 먼저 성능 드롭값 X을 설정하는 단계를 포함할 수 있다(S1210).
그리고 제2 시간(TIME_2)을 결정하는 방법은 S1210 단계에서 설정한 성능 드롭값 X을 기초로 하여 제2 가비지 컬렉션(GC_2)을 수행할 때 메모리 장치(110)에 라이트되는 데이터의 크기인 제1 데이터 사이즈(DATA_SIZE_1)를 결정하는 단계를 포함할 수 있다(S1220).
이때, 제1 데이터 사이즈(DATA_SIZE_1)는 성능 드롭값 X 및 가비지 컬렉션이 트리거된 후 메모리 장치(110)에 유저 데이터가 라이트된 크기인 제2 데이터 사이즈(DATA_SIZE_2)를 기초로 결정될 수 있다.
그리고 제2 시간(TIME_2)을 결정하는 방법은 전술한 성능 드롭값, 제1 데이터 사이즈(DATA_SIZE_1), 제2 데이터 사이즈(DATA_SIZE_2)를 기초로 하여 제2 시간(TIME_2)을 결정하는 단계를 포함할 수 있다(S1230).
한편, 이상에서 설명한 메모리 컨트롤러(120)의 동작은 제어 회로(123)에 의해 제어될 수 있으며, 프로세서(124)가 메모리 컨트롤러(120)의 제반 동작이 프로그램된 펌웨어를 실행(구동)하는 방식으로 수행될 수 있다.
도 13는 본 발명의 실시예들에 따른 컴퓨팅 시스템(1300)의 구성도이다.
도 13을 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결되는 메모리 시스템(100), 컴퓨팅 시스템(1300)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 1310), 컴퓨팅 시스템(1300)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 1320), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(1330), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(1340), 컴퓨팅 시스템(1300)이 사용하는 파워를 관리하는 파워 관리 모듈(1350) 등을 포함할 수 있다.
컴퓨팅 시스템(1300)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
컴퓨팅 시스템(1300)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor: CIS), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템 110: 메모리 장치
120: 메모리 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로 210: 메모리 셀 어레이
220: 어드레스 디코더 230: 리드 앤 라이트 회로
240: 제어 로직 250: 전압 생성 회로

Claims (16)

  1. 메모리 장치; 및
    상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    제1 가비지 컬렉션이 트리거된 후 제2 가비지 컬렉션이 트리거되기까지 시간인 제1 시간 및 상기 제2 가비지 컬렉션을 수행하는데 소요되는 시간인 제2 시간을 기초로 상기 메모리 장치에 대한 가비지 컬렉션을 실행하되,
    상기 제1 시간 대비 상기 제2 시간의 비율을 설정된 타깃 비율 값으로 결정하고, 상기 제2 시간을 설정된 최소 가비지 컬렉션 동작 시간 이상으로 결정하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제1 가비지 컬렉션이 트리거된 후 상기 메모리 장치에 라이트되는 유저 데이터의 크기의 총합이 설정된 임계값 이상이 된 시점을 기초로 상기 제1 시간을 결정하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    설정된 성능 드롭값을 기초로 상기 제2 시간을 결정하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제2 가비지 컬렉션을 수행할 때 상기 메모리 장치에 라이트되는 데이터의 크기인 제1 데이터 사이즈를 결정하되,
    상기 제1 데이터 사이즈를 i) 상기 성능 드롭값 및 ii) 상기 제1 가비지 컬렉션이 트리거된 후 상기 메모리 장치에 라이트되는 유저 데이터의 크기의 총합인 제2 데이터 사이즈를 기초로 결정하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제1 데이터 사이즈를 설정된 단위 시간 당 상기 메모리 장치에 프로그램 가능한 NOP의 개수로 나눈 값을 기초로 상기 제2 시간을 결정하는 메모리 시스템.
  6. 제3항에 있어서,
    상기 메모리 컨트롤러는,
    i) 상기 성능 드롭값 및 ii) 상기 제1 가비지 컬렉션이 트리거된 후 유저 데이터를 리드하는 동작을 수행하기 위해 사용된 시간인 리드 시간을 기초로 상기 제2 시간을 결정하는 메모리 시스템.
  7. 메모리 장치와 통신하기 위한 메모리 인터페이스; 및
    상기 메모리 장치를 제어하기 위한 제어 회로를 포함하고,
    상기 제어 회로는,
    제1 가비지 컬렉션이 트리거된 후 제2 가비지 컬렉션이 트리거되기까지 시간인 제1 시간 및 제2 가비지 컬렉션을 수행하는데 소요되는 시간인 제2 시간을 기초로 상기 메모리 장치에 대한 가비지 컬렉션을 실행하되,
    상기 제1 시간 대비 상기 제2 시간의 비율을 설정된 타깃 비율 값으로 결정하고, 상기 제2 시간을 설정된 최소 가비지 컬렉션 동작 시간 이상으로 결정하는 메모리 컨트롤러.
  8. 제7항에 있어서,
    상기 제어 회로는,
    상기 제1 가비지 컬렉션이 트리거된 후 상기 메모리 장치에 라이트되는 유저 데이터의 크기의 총합이 설정된 임계값 이상이 된 시점을 기초로 상기 제1 시간을 결정하는 메모리 컨트롤러.
  9. 제7항에 있어서,
    상기 제어 회로는,
    설정된 성능 드롭값을 기초로 상기 제2 시간을 결정하는 메모리 컨트롤러.
  10. 제9항에 있어서,
    상기 제어 회로는,
    상기 제2 가비지 컬렉션을 수행할 때 상기 메모리 장치에 라이트되는 데이터의 크기인 제1 데이터 사이즈를 결정하되,
    상기 제1 데이터 사이즈를 상기 성능 드롭값 및 상기 제1 가비지 컬렉션이 트리거된 후 상기 메모리 장치에 라이트되는 유저 데이터의 크기의 총합인 제2 데이터 사이즈를 기초로 결정하는 메모리 컨트롤러.
  11. 제10항에 있어서,
    상기 제어 회로는,
    상기 제1 데이터 사이즈를 설정된 단위 시간 당 상기 메모리 장치에 프로그램 가능한 NOP의 개수로 나눈 값을 기초로 상기 제2 시간을 결정하는 메모리 컨트롤러.
  12. 제9항에 있어서,
    상기 제어 회로는,
    상기 성능 드롭값과 상기 제1 가비지 컬렉션이 트리거된 후 유저 데이터를 리드하는 동작을 수행하기 위해 사용된 시간인 리드 시간을 기초로 상기 제2 시간을 결정하는 메모리 컨트롤러.
  13. 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    제1 가비지 컬렉션이 트리거된 후 제2 가비지 컬렉션이 트리거되기까지 시간인 제1 시간을 결정하는 단계;
    상기 제2 가비지 컬렉션을 수행하는데 소요되는 시간인 제2 시간을 결정하는 단계; 및
    상기 제1 시간 및 상기 제2 시간을 기초로 상기 메모리 장치에 대한 가비지 컬렉션을 실행하는 단계를 포함하되,
    상기 제1 시간 대비 상기 제2 시간의 비율은 설정된 타깃 비율 값으로 결정되고, 상기 제2 시간은 설정된 최소 가비지 컬렉션 동작 시간 이상으로 결정되는 메모리 컨트롤러의 동작 방법.
  14. 제13항에 있어서,
    상기 제1 시간을 결정하는 단계는,
    상기 제1 가비지 컬렉션이 트리거된 후 상기 메모리 장치에 라이트되는 유저 데이터의 크기의 총합이 설정된 임계값 이상이 된 시점을 기초로 상기 제1 시간을 결정하는 메모리 컨트롤러의 동작 방법.
  15. 제13항에 있어서,
    상기 제2 시간을 결정하는 단계는,
    설정된 성능 드롭값을 기초로 상기 제2 시간을 결정하는 메모리 컨트롤러의 동작 방법.
  16. 제15항에 있어서,
    상기 제2 시간을 결정하는 단계는,
    상기 제2 가비지 컬렉션을 수행할 때 상기 메모리 장치에 라이트되는 데이터의 크기인 제1 데이터 사이즈를 결정하되,
    상기 제1 데이터 사이즈를 i) 상기 성능 드롭값 및 ii) 상기 제1 가비지 컬렉션이 트리거된 후 상기 메모리 장치에 유저 데이터가 라이트된 크기의 총합인 제2 데이터 사이즈를 기초로 결정하는 메모리 컨트롤러의 동작 방법.
KR1020190153987A 2019-11-27 2019-11-27 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법 KR20210065356A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190153987A KR20210065356A (ko) 2019-11-27 2019-11-27 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법
US16/891,314 US11630764B2 (en) 2019-11-27 2020-06-03 Memory system, memory controller, and method for operating same
CN202010626457.9A CN112860176A (zh) 2019-11-27 2020-07-01 存储器系统、存储器控制器及其操作方法
US18/176,935 US20230205688A1 (en) 2019-11-27 2023-03-01 Memory system, memory controller, and method for operating same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190153987A KR20210065356A (ko) 2019-11-27 2019-11-27 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20210065356A true KR20210065356A (ko) 2021-06-04

Family

ID=75973967

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190153987A KR20210065356A (ko) 2019-11-27 2019-11-27 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법

Country Status (3)

Country Link
US (2) US11630764B2 (ko)
KR (1) KR20210065356A (ko)
CN (1) CN112860176A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11809314B2 (en) * 2021-11-21 2023-11-07 Silicon Motion, Inc. Method and apparatus for performing access control of memory device with aid of multi-stage garbage collection management
TWI793932B (zh) * 2021-12-21 2023-02-21 建興儲存科技股份有限公司 固態儲存裝置及其相關的寫入控制方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7707232B2 (en) 2005-05-13 2010-04-27 Microsoft Corporation Implementation for collecting unmanaged memory
US7451265B2 (en) * 2006-08-04 2008-11-11 Sandisk Corporation Non-volatile memory storage systems for phased garbage collection
US7444461B2 (en) * 2006-08-04 2008-10-28 Sandisk Corporation Methods for phased garbage collection
US8949555B1 (en) * 2007-08-30 2015-02-03 Virident Systems, Inc. Methods for sustained read and write performance with non-volatile memory
US8364918B1 (en) * 2007-04-06 2013-01-29 Marvell International Ltd. Sensed opportunistic garbage collection in memory components
US8463826B2 (en) * 2009-09-03 2013-06-11 Apple Inc. Incremental garbage collection for non-volatile memories
US8725931B1 (en) * 2010-03-26 2014-05-13 Western Digital Technologies, Inc. System and method for managing the execution of memory commands in a solid-state memory
US8918595B2 (en) * 2011-04-28 2014-12-23 Seagate Technology Llc Enforcing system intentions during memory scheduling
US20130290611A1 (en) * 2012-03-23 2013-10-31 Violin Memory Inc. Power management in a flash memory
KR20160027805A (ko) * 2014-09-02 2016-03-10 삼성전자주식회사 비휘발성 메모리 장치를 위한 가비지 컬렉션 방법
KR102291803B1 (ko) 2015-04-07 2021-08-24 삼성전자주식회사 불휘발성 메모리 시스템의 동작 방법, 및 그것을 포함하는 사용자 시스템의 동작 방법
US10324833B2 (en) * 2015-10-27 2019-06-18 Toshiba Memory Corporation Memory controller, data storage device, and memory control method
US10185657B2 (en) * 2016-04-13 2019-01-22 Nanjing University Method and system for optimizing deterministic garbage collection in NAND flash storage systems
US10255179B2 (en) * 2016-12-30 2019-04-09 Western Digital Technologies, Inc. Garbage collection read throttling
KR102512727B1 (ko) * 2017-12-22 2023-03-22 삼성전자주식회사 가비지 컬렉션을 수행하는 스토리지 장치, 및 스토리지 장치의 가비지 컬렉션 방법
US10877882B1 (en) * 2019-06-19 2020-12-29 Micron Technology, Inc. Garbage collection adapted to user device access

Also Published As

Publication number Publication date
US20230205688A1 (en) 2023-06-29
US20210157722A1 (en) 2021-05-27
CN112860176A (zh) 2021-05-28
US11630764B2 (en) 2023-04-18

Similar Documents

Publication Publication Date Title
US11513738B2 (en) Memory system for processing a write request and migrating data in read-intensive state and operating method thereof
US20230205688A1 (en) Memory system, memory controller, and method for operating same
KR20220013661A (ko) 메모리 시스템, 메모리 장치 및 메모리 장치의 동작 방법
KR20220055717A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20210101785A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20210097353A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20210079549A (ko) 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법
US20210365382A1 (en) Memory system, memory controller, and operation method thereof
KR20220075684A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
US20230221895A1 (en) Memory system and operating method of memory system storing doorbell information in the buffer memory
KR20220001137A (ko) 메모리 시스템, 메모리 장치 및 메모리 장치의 동작 방법
US11775221B2 (en) Memory system, memory controller, and method for operating same
KR20210079552A (ko) 메모리 시스템 및 메모리 컨트롤러
KR20220130389A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20220079264A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20210152706A (ko) 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR20210028335A (ko) 메모리 시스템, 메모리 컨트롤러 및 동작 방법
US11507509B2 (en) Memory system, memory controller and method for operating memory system for determining whether to perform direct write based on reference write size
US11137942B2 (en) Memory system, memory controller, and method of operating a memory system for determining a number of hit and miss requests about map segments in a map cache and determining whether or not to perform data read operation in parallel
US20240028210A1 (en) Memory system for determining read wait time, memory controller, and method for operating memory system
KR20210132806A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20220118011A (ko) 메모리 장치 및 메모리 장치의 동작 방법
KR20220142660A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20220114697A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20230072196A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법