KR20210048712A - 더블 사이드 반도체 패키지 및 더블 사이드 반도체 패키지의 제조방법 - Google Patents

더블 사이드 반도체 패키지 및 더블 사이드 반도체 패키지의 제조방법 Download PDF

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Abstract

더블 사이드 반도체 패키지가 개시된다. 본 발명에 따른 더블 사이드 반도체 패키지는, 제1 회로패턴이 형성된 기판의 일면에 실장되는 제1 반도체 칩과, 제1 회로패턴에 접속되는 제2 회로패턴이 형성된 기판의 타면에 실장되는 제2 반도체 칩과, 기판의 일면에 배치되고 제1 회로패턴에 접속되며 세로 방향으로 연장되어 형성되는 포스트형 와이어를 포함한다.

Description

더블 사이드 반도체 패키지 및 더블 사이드 반도체 패키지의 제조방법{Double side semiconductor package and manufacturing method of the same}
본 발명은, 더블 사이드 반도체 패키지 및 더블 사이드 반도체 패키지의 제조방법에 관한 것에 관한 것으로서, 기판의 양면에 각각 별도의 반도체 칩이 실장되는 더블 사이드 반도체 패키지 및 더블 사이드 반도체 패키지의 제조방법에 관한 것이다.
통상, 반도체 산업은 저렴한 가격에 더욱 경량화, 소형화, 다기능화 및 고성능화가 요구되고 있다. 이와 같은 요구를 충족시키기 위하여 요구되는 중요한 기술 중의 하나가 바로 집적회로 패키징 기술이다.
집적회로 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화 및 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
한편, 최근의 집적회로 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 집적회로 패키지 기술은 집적회로 패키지 내에 복수의 반도체 칩을 실장하는 SIP(System in Package), POP(Package on Package) 등과 같은 방식을 사용하는 추세이다.
이와 같은 집적회로 패키지의 용량이 증가함에 따라 입출력 단자의 수가 증가하는데, 집적회로 패키지의 전체 크기를 증가시키지 않으면서도 입출력 단자의 수를 증가시키기 위하여 몰드부에 관통홀을 형성하여 도전성 페이스트로 충진함으로써 TMV(Through Mold Via)를 형성하는 방법이 제안되었다.
그런데, 종래기술에 따른 TMV(Through Mold Via)방식은, 별도로 제작된 2개의 패키지를 적층하여 제작하는 것으로, 필요한 공정 수가 많고 복잡하고 비용이 많이 소모되어 생산성이 떨어지는 문제점이 있다.
대한민국 공개특허공보 제10-2014-0045461호, (2014.04.16.)
본 발명이 해결하고자 하는 과제는, 제작에 소요되는 공정을 단순화하고 원가를 절감하여 생산성을 높일 수 있는 더블 사이드 반도체 패키지 및 더블 사이드 반도체 패키지의 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 제1 회로패턴이 형성된 기판의 일면에 실장되는 제1 반도체 칩; 상기 제1 회로패턴에 접속되는 제2 회로패턴이 형성된 상기 기판의 타면에 실장되는 제2 반도체 칩; 및 상기 기판의 일면에 배치되고 상기 제1 회로패턴에 접속되며, 세로 방향으로 연장되어 형성되는 포스트형 와이어를 포함하는 더블 사이드 반도체 패키지가 제공될 수 있다.
상기 포스트형 와이어는 다수개로 마련되어 상호 이격되어 배치될 수 있다.
상기 기판은, 일면에 상기 제1 회로패턴이 형성되고, 상기 일면의 반대편에 위치하는 타면에 상기 제2 회로패턴이 형성되는 기판 몸체; 상기 기판 몸체의 상기 일면에 배치되며, 상기 제1 회로패턴에 접속되는 제1 단자부; 상기 기판 몸체의 상기 타면에 배치되며, 상기 제2 회로패턴에 접속되는 제2 단자부; 및 상기 기판 몸체를 관통하며 상기 제1 단자부와 상기 제2 단자부를 연결하는 비아 컨택부를 포함할 수 있다.
상기 기판의 상기 일면에 부착되고 상기 포스트형 와이어를 밀봉하되, 상기 포스트형 와이어의 말단부를 노출시키는 제1 몰드부를 더 포함할 수 있다.
상기 포스트형 와이어의 말단부에 부착된 외부용 단자를 더 포함할 수 있다.
말단부가 노출된 상기 포스트형 와이어에 접속되는 재배선층(RDL, Redistribution layer)을 더 포함할 수 있다.
상기 기판의 상기 타면에 부착되며, 상기 제2 반도체 칩을 밀봉하는 제2 몰드부를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 제1 회로패턴이 형성된 기판의 일면에 제1 반도체 칩을 실장하는 제1 칩 실장단계; 상기 기판의 일면에 상기 제1 회로패턴에 접속되고 세로 방향으로 연장되어 형성되는 포스트형 와이어를 실장하는 와이어 실장단계; 및 상기 제1 회로패턴에 접속되는 제2 회로패턴이 형성된 상기 기판의 타면에 제2 반도체 칩을 실장하는 제2 칩 실장단계를 포함하는 더블 사이드 반도체 패키지의 제조방법이 제공될 수 있다..
상기 와이어 실장단계에서 상기 포스트형 와이어는 다수개로 마련되어 상호 이격되어 배치될 수 있다.
상기 제1 칩 실장단계에서 상기 기판은, 일면에 상기 제1 회로패턴이 형성되고, 상기 일면의 반대편에 위치하는 타면에 상기 제2 회로패턴이 형성되는 기판 몸체; 상기 기판 몸체의 상기 일면에 배치되며, 상기 제1 회로패턴에 접속되는 제1 단자부; 상기 기판 몸체의 상기 타면에 배치되며, 상기 제2 회로패턴에 접속되는 제2 단자부; 및 상기 기판 몸체를 관통하며 상기 제1 단자부와 상기 제2 단자부를 연결하는 비아 컨택부를 포함할 수 있다.
상기 포스트형 와이어를 밀봉하는 제1 몰드부를 형성하는 제1 몰드 형성단계; 및 상기 제1 몰드부를 절삭하여 상기 포스트형 와이어의 말단부를 노출시키는 와이어 노출단계를 더 포함할 수 있다.
상기 포스트형 와이어의 말단부에 외부용 단자를 부착하는 단자 부착단계를 더 포함할 수 있다.
말단부 노출된 상기 포스트형 와이어에 접속되는 재배선층(RDL, Redistribution layer)을 형성하는 재배선 형성단계를 더 포함할 수 있다.
상기 기판의 상기 타면에 부착되며 상기 제2 반도체 칩을 밀봉하는 제2 몰드부를 형성하는 제2 몰드 형성단계를 더 포함할 수 있다.
본 발명의 실시예들은, 기판의 일면에 배치되어 제1 회로패턴에 접속되며 세로 방향으로 연장되어 형성되는 포스트형 와이어를 구비함으로써, 제작에 소요되는 공정을 단순화하고 원가를 절감하여 생산성을 높일 수 있다.
도 1은 본 발명의 제1 실시예에 따른 더블 사이드 반도체 패키지의 개략적인 구조도이다.
도 2는 도 1의 기판이 도시된 도면이다.
도 3은 도 1의 더블 사이드 반도체 패키지의 제조방법이 도시된 도면이다.
도 4는 도 3의 제조방법이 순차적으로 도시된 공정순서도이다.
도 5는 본 발명의 제2 실시예에 따른 더블 사이드 반도체 패키지의 개략적인 구조도이다.
도 6은 도 5의 본 발명의 재배선층이 도시된 도면이다.
도 7은 도 3의 더블 사이드 반도체 패키지의 제조방법이 도시된 도면이다.
도 8은 도 7의 제조방법이 순차적으로 도시된 공정순서도이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 다만, 본 발명을 설명함에 있어서 이미 공지된 기능 혹은 구성에 대한 설명은, 본 발명의 요지를 명료하게 하기 위하여 생략하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 더블 사이드 반도체 패키지의 개략적인 구조도이고, 도 2는 도 1의 기판이 도시된 도면이며, 도 3은 도 1의 더블 사이드 반도체 패키지의 제조방법이 도시된 도면이고, 도 4는 도 3의 제조방법이 순차적으로 도시된 공정순서도이다.
본 실시예에 따른 더블 사이드 반도체 패키지는, 도 1 내지 도 4에 도시된 바와 같이, 제1 회로패턴(미도시)이 형성된 기판(110)의 일면에 실장되는 제1 반도체 칩(120)과, 제1 회로패턴(미도시)에 접속되는 제2 회로패턴(미도시)이 형성된 기판(110)의 타면에 실장되는 제2 반도체 칩(130)과, 기판(110)의 일면에 배치되고 제1 회로패턴(미도시)에 접속되며 세로 방향으로 연장되어 형성되는 포스트형 와이어(140)와, 기판(110)의 일면에 부착되고 포스트형 와이어(140)를 밀봉하되 포스트형 와이어(140)의 말단부를 노출시키는 제1 몰드부(150)와, 포스트형 와이어(140)의 말단부에 부착된 외부용 단자(170)와, 기판(110)의 타면에 부착되며 제2 반도체 칩(130)을 밀봉하는 제2 몰드부(160)를 포함한다.
기판(110)에는 제1 회로패턴(미도시)과 제2 회로패턴(미도시)이 형성된다. 본 실시예에 기판(110)은 PCB(Printed Circuit Board)로 마련될 수 있다.
이러한 기판(110)은, 도 2에 자세히 도시된 바와 같이, 일면에 제1 회로패턴(미도시)이 형성되고 일면의 반대편에 위치하는 타면에 제2 회로패턴(미도시)이 형성되는 기판 몸체(111)와, 기판 몸체(111)의 일면에 배치되며 제1 회로패턴(미도시)에 접속되는 제1 단자부(113)와, 기판 몸체(111)의 타면에 배치되며 제2 회로패턴(미도시)에 접속되는 제2 단자부(115)와, 기판 몸체(111)를 관통하며 제1 단자부(113)와 제2 단자부(115)를 연결하는 비아 컨택부(117)를 포함한다.
기판 몸체(111)는 플레이트 형상으로 마련된다. 이러한 기판 몸체(111)의 일면에는 제1 회로패턴(미도시)이 형성되고 상술한 일면의 반대편에 위치하는 타면에는 제2 회로패턴(미도시)이 형성된다.
제1 단자부(113)는 기판 몸체(111)의 일면에 배치된다. 이러한 제1 단자부(113)는 제1 회로패턴(미도시)에 전기적으로 접속된다. 본 실시예에서 제1 단자부(113)는 도전성 재질로 마련된다.
제2 단자부(115)는 기판 몸체(111)의 타면에 배치된다. 이러한 제2 단자부(115)는 제2 회로패턴(미도시)에 전기적으로 접속된다. 본 실시예에서 제2 단자부(115)는 도전성 재질로 마련된다.
비아 컨택부(117)는 기판 몸체(111)를 관통하여 제1 단자부(113)와 제2 단자부(115)를 연결한다. 본 실시예에서 비아 컨택부(117)는 도전성 재질로 마련된다.
제1 반도체 칩(120)은 제1 회로패턴(미도시)이 형성된 기판(110)의 일면에 실장된다. 이러한 제1 반도체 칩(120)은 제1 회로패턴(미도시)에 접속된다. 본 실시예에서 제1 반도체 칩(120)에는 논리용 칩(logic chip)이 사용될 수 있다.
제2 반도체 칩(130)은 기판(110)의 타면에 실장된다. 이러한 제2 반도체 칩(130)은 제2 회로패턴(미도시)에 접속된다. 본 실시예에서 제2 반도체 칩(130)에는 메모리 칩(memory chip)이 사용될 수 있다. 본 실시예에서 제2 반도체 칩(130)은 다수개로 마련되어 상호간에 적층되어 배치될 수 있다.
포스트형 와이어(140)는 기판(110)의 일면에 배치되고 제1 회로패턴(미도시)에 접속된다. 이러한 포스트형 와이어(140)는 세로 방향으로 연장되어 형성된다.
본 실시예에서 포스트형 와이어(140)는 리드선이 수직방향으로 세워진 상태로 와이어 본딩(wire bonding)되어 형성된다. 이러한 포스트형 와이어(140)는 다수개로 마련되어 상호 이격되어 배치된다.
이와 같이 본 실시예에 따른 더블 사이드 반도체 패키지는, 제1 회로패턴(미도시)에 접속되게 실장되며 세로방향으로 세워진 상태로 본딩된 포스트형 와이어(140)들을 구비함으로써, 좁은 공간에 다수의 포스트형 와이어(140)를 배치할 수 있어 좁은 공간에 다수의 입출력 포트(I/O port)를 생성할 수 있는 이점이 있다.
또한, 본 실시예의 포스트형 와이어(140)에는 리드선이 사용되는데, 이러한 리드선은 굵기가 매우 얇으므로 좁은 공간에 다수개의 포스트형 와이어(140)들이 상호 이격되어 배치될 수 있다.
한??, 제1 몰드부(150)는 기판(110)의 일면에 부착된다. 이러한 제1 몰드부(150)는 포스트형 와이어(140)를 밀봉하되 포스트형 와이어(140)의 말단부를 노출시킨다. 또한, 본 실시예의 제1 몰드부(150)는 도 1 및 도 4에 도시된 바와 같이 제1 반도체 칩(120)도 밀봉한다.
외부용 단자(170)는 포스트형 와이어(140)의 말단부에 부착된다. 본 실시예에서 외부용 단자(170)에는 솔더 볼(solder ball)이 사용되는데, 이에 본 발명의 권리범위가 한정되지 않으며 솔더 범프(solder bump)도 본 실시예의 외부용 단자(170)로 사용될 수 있다.
본 실시예에서 외부용 단자(170)인 솔더 볼(solder ball)이 포스트형 와이어(140)의 말단부에 부착되는데, 솔더 볼은 도전성 재질로 마련된다. 이러한 외부용 단자(170)는 포스트형 와이어(140)의 말단부에 부착되어 포스트형 와이어(140)에 접속된다.
제2 몰드부(160)는 기판(110)의 타면에 부착된다. 이러한 제2 몰드부(160)는 도 1 및 도 4에 도시된 바와 같이 제2 반도체 칩(130)을 밀봉한다.
이와 같이 본 실시예에 따른 더블 사이드 반도체 패키지는, 기판(110)의 일면에 배치되어 제1 회로패턴(미도시)에 접속되며 세로 방향으로 연장되어 형성되는 포스트형 와이어(140)를 구비함으로써, 제작에 소요되는 공정을 단순화하고 원가를 절감하여 생산성을 높일 수 있다.
이하에서 본 실시예에 따른 더블 사이드 반도체 패키지의 제조방법을 도 1 내지 도 4를 참고하여 설명한다.
본 실시예에 따른 더블 사이드 반도체 패키지의 제조방법은, 도 3 내지 도 4에 도시된 바와 같이, 제1 회로패턴(미도시)이 형성된 기판(110)의 일면에 제1 반도체 칩(120)을 실장하는 제1 칩 실장단계(S110)와, 기판(110)의 일면에 제1 회로패턴(미도시)에 접속되고 세로 방향으로 연장되어 형성되는 포스트형 와이어(140)를 실장하는 와이어 실장단계(S120)와, 포스트형 와이어(140)를 밀봉하는 제1 몰드부(150)를 형성하는 제1 몰드 형성단계(S130)와, 제1 회로패턴(미도시)에 접속되는 제2 회로패턴(미도시)이 형성된 기판(110)의 타면에 제2 반도체 칩(130)을 실장하는 제2 칩 실장단계(S140)와, 기판(110)의 타면에 부착되며 제2 반도체 칩(130)을 밀봉하는 제2 몰드부(160)를 형성하는 제2 몰드 형성단계(S150)와, 제1 몰드부(150)를 절삭하여 포스트형 와이어(140)의 말단부를 노출시키는 와이어 노출단계(S160)와, 포스트형 와이어(140)의 말단부에 외부용 단자(170)를 부착하는 단자 부착단계(S170)를 포함한다.
제1 칩 실장단계(S110)에서는 제1 회로패턴(미도시)이 형성된 기판(110)의 일면에 제1 반도체 칩(120)이 실장된다.
와이어 실장단계(S120)에서는 기판(110)의 일면에 포스트형 와이어(140)가 실장된다. 이러한 와이어 실장단계(S120)에서는 다수개의 포스트형 와이어(140)가 세로방향으로 세워진 상태로 상호 이격되어 실장된다. 본 실시예에서 이러한 포스트형 와이어(140)는 와이어 본딩방식으로 부착된다.
제1 몰드 형성단계(S130)에서는 포스트형 와이어(140)를 밀봉하는 제1 몰드부(150)가 형성된다. 본 실시예의 제1 몰드 형성단계(S130)의 몰딩에는 트랜스퍼 방식(Transfer type)이 적용 가능하다. 본 실시예에 따른 제1 몰드 형성단계(S130)에서는 포스트형 와이어(140)와 함께 제1 반도체 칩(120)도 몰딩된다.
제2 칩 실장단계(S140)에서는 기판(110)의 타면에 제2 반도체 칩(130)이 실장된다.
제2 몰드 형성단계(S150)에서는 기판(110)의 타면에 부착되며 제2 반도체 칩(130)을 밀봉하는 제2 몰드부(160)가 형성된다. 본 실시예의 제2 몰드 형성단계(S150)의 몰딩에는 트랜스퍼 방식(Transfer type)이 적용 가능하다.
와이어 노출단계(S160)에서는 제1 몰드부(150)가 절삭되어 포스트형 와이어(140)의 말단부가 노출된다. 본 실시예에 따른 와이어 노출단계(S160)에서는 제1 몰드부(150)의 상부 일부분이 절삭되며, 제1 몰드부(150)의 상부 일부분에 대한 절삭과정에서 포스트형 와이어(140)의 일부분도 함께 절삭될 수 있다.
본 실시예에서 와이어 노출단계(S160)가 제2 몰드 형성단계(S150) 후에 수행되는 것으로 설명하였는데, 와이어 노출단계(S160)는 제1 몰드 형성단계(S130) 후 제2 칩 실장단계(S140) 전에 수행될 수도 있다.
단자 부착단계(S170)에서는 포스트형 와이어(140)의 말단부에 외부용 단자(170)가 부착된다. 본 실시예에 따른 단자 부착단계(S170)에서 외부용 단자(170)는, 포토레지스트를 이용하여 솔더 볼을 형성하는 방식, 필러(pillar) 형상의 범프를 형성하는 구리 필러 솔더 범프(Cu Pillar solder Bump: CPB) 방식, 볼 드롭 스텐실(ball drop stencil)을 이용한 볼 드랍(ball drop) 방식 또는 스크린 인쇄 방식을 통해 형성될 수 있다.
이와 같이 본 실시예에 따른 더블 사이드 반도체 패키지의 제조방법은, 기판(110)의 일면에 제1 회로패턴(미도시)에 접속되고 세로 방향으로 연장되어 형성되는 포스트형 와이어(140)를 실장하는 와이어 실장단계(S120)를 구비함으로써, 제작에 소요되는 공정을 단순화하고 원가를 절감하여 생산성을 높일 수 있다.
도 5는 본 발명의 제2 실시예에 따른 더블 사이드 반도체 패키지의 개략적인 구조도이고, 도 6은 도 5의 본 발명의 재배선층이 도시된 도면이며, 도 7은 도 3의 더블 사이드 반도체 패키지의 제조방법이 도시된 도면이고, 도 8은 도 7의 제조방법이 순차적으로 도시된 공정순서도이다.
이하에서는 본 발명의 제2 실시예를 설명한다. 본 실시예는 제1 실시예와 비교할 때에 재배선층(280)을 더 구비하는 점에서 차이가 있을 뿐, 다른 구성에 있어서는 도 1 내지 도 4의 제1 실시예의 구성과 동일하므로, 이하에서는 재배선층(280)에 대해서만 설명한다.
본 실시예에 따른 더블 사이드 반도체 패키지는, 도 5 내지 도 8에 도시된 바와 같이, 말단부가 노출된 포스트형 와이어(140)에 접속되는 재배선층(RDL, Redistribution layer, 280)을 더 포함한다.
이러한 재배선층(280)은, 도 5 및 도 6에 자세히 도시된 바와 같이, 재배선 패턴(283)이 형성된 재배선 기판(281)을 포함한다. 본 실시예의 재배선 패턴(283)은 포스트형 와이어(140)에 전기적으로 접속된다.
또한, 재배선층(280)에는 외부용 단자(170)가 부착된다. 본 실시예에서 외부용 단자(170)는 재배선층(280)의 재배선 패턴(283)에 전기적으로 접속된다.
이러한 본 실시예에 따른 더블 사이드 반도체 패키지를 제조하는 제조방법은, 도 7 및 도 8에 도시된 바와 같이, 제1 회로패턴(미도시)이 형성된 기판(110)의 일면에 제1 반도체 칩(120)을 실장하는 제1 칩 실장단계(S210)와, 기판(110)의 일면에 제1 회로패턴(미도시)에 접속되고 세로 방향으로 연장되어 형성되는 포스트형 와이어(140)를 실장하는 와이어 실장단계(S220)와, 포스트형 와이어(140)를 밀봉하는 제1 몰드부(150)를 형성하는 제1 몰드 형성단계(S230)와, 제1 회로패턴(미도시)에 접속되는 제2 회로패턴(미도시)이 형성된 기판(110)의 타면에 제2 반도체 칩(130)을 실장하는 제2 칩 실장단계(S240)와, 기판(110)의 타면에 부착되며 제2 반도체 칩(130)을 밀봉하는 제2 몰드부(160)를 형성하는 제2 몰드 형성단계(S250)와, 제1 몰드부(150)를 절삭하여 포스트형 와이어(140)의 말단부를 노출시키는 와이어 노출단계(S260)와, 말단부 노출된 포스트형 와이어(140)에 접속되는 재배선층(280)을 형성하는 재배선 형성단계(S270)와, 재배선층(280)에 외부용 단자(170)를 부착하는 단자 부착단계(S280)를 포함한다.
재배선 형성단계(S270)에서는 말단부 노출된 포스트형 와이어(140) 접속되는 재배선층(280)이 형성된다. 이러한 재배선 형성단계(S270)에서 재배선 패턴(283)은 포스트형 와이어(140)에 전기적으로 접속된다.
단자 부착단계(S280)에서 재배선층(280)에는 외부용 단자(170)가 부착된다. 이러한 단자 부착단계(S280)에서 외부용 단자(170)는 재배선 패턴(283)에 전기적으로 접속된다.
이와 같이 본 실시예에 따른 더블 사이드 반도체 패키지는, 말단부가 노출된 포스트형 와이어(140) 접속되는 재배선층(280)을 구비함으로써, 제1 실시예에 비하여 더 많은 개수의 외부용 단자(170)를 구비할 수 있고, 그에 따라 많은 개수의 입출력 포트(I/O port)를 가지는 이점이 있다.
이상 도면을 참조하여 본 실시예에 대해 상세히 설명하였지만 본 실시예의 권리범위가 전술한 도면 및 설명에 국한되지는 않는다.
이와 같이 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정예 또는 변형예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이다.
110: 기판 111: 기판 몸체
113: 제1 단자부 115: 제2 단자부
117: 비아 컨택부 120: 제1 반도체 칩
130: 제2 반도체 칩 140: 포스트형 와이어
150: 제1 몰드부 160: 제2 몰드부
170: 외부용 단자 280: 재배선층

Claims (14)

  1. 제1 회로패턴이 형성된 기판의 일면에 실장되는 제1 반도체 칩;
    상기 제1 회로패턴에 접속되는 제2 회로패턴이 형성된 상기 기판의 타면에 실장되는 제2 반도체 칩; 및
    상기 기판의 일면에 배치되고 상기 제1 회로패턴에 접속되며, 세로 방향으로 연장되어 형성되는 포스트형 와이어를 포함하는 더블 사이드 반도체 패키지.
  2. 제1항에 있어서,
    상기 포스트형 와이어는 다수개로 마련되어 상호 이격되어 배치되는 더블 사이드 반도체 패키지.
  3. 제1항에 있어서,
    상기 기판은,
    일면에 상기 제1 회로패턴이 형성되고, 상기 일면의 반대편에 위치하는 타면에 상기 제2 회로패턴이 형성되는 기판 몸체;
    상기 기판 몸체의 상기 일면에 배치되며, 상기 제1 회로패턴에 접속되는 제1 단자부;
    상기 기판 몸체의 상기 타면에 배치되며, 상기 제2 회로패턴에 접속되는 제2 단자부; 및
    상기 기판 몸체를 관통하며 상기 제1 단자부와 상기 제2 단자부를 연결하는 비아 컨택부를 포함하는 더블 사이드 반도체 패키지.
  4. 제1항에 있어서,
    상기 기판의 상기 일면에 부착되고 상기 포스트형 와이어를 밀봉하되, 상기 포스트형 와이어의 말단부를 노출시키는 제1 몰드부를 더 포함하는 더블 사이드 반도체 패키지.
  5. 제4항에 있어서,
    상기 포스트형 와이어의 말단부에 부착된 외부용 단자를 더 포함하는 더블 사이드 반도체 패키지.
  6. 제4항에 있어서,
    말단부가 노출된 상기 포스트형 와이어에 접속되는 재배선층(RDL, Redistribution layer)을 더 포함하는 더블 사이드 반도체 패키지.
  7. 제1항에 있어서,
    상기 기판의 상기 타면에 부착되며, 상기 제2 반도체 칩을 밀봉하는 제2 몰드부를 더 포함하는 더블 사이드 반도체 패키지.
  8. 제1 회로패턴이 형성된 기판의 일면에 제1 반도체 칩을 실장하는 제1 칩 실장단계;
    상기 기판의 일면에 상기 제1 회로패턴에 접속되고 세로 방향으로 연장되어 형성되는 포스트형 와이어를 실장하는 와이어 실장단계; 및
    상기 제1 회로패턴에 접속되는 제2 회로패턴이 형성된 상기 기판의 타면에 제2 반도체 칩을 실장하는 제2 칩 실장단계를 포함하는 더블 사이드 반도체 패키지의 제조방법.
  9. 제8항에 있어서,
    상기 와이어 실장단계에서 상기 포스트형 와이어는 다수개로 마련되어 상호 이격되어 배치되는 더블 사이드 반도체 패키지의 제조방법.
  10. 제8항에 있어서,
    상기 제1 칩 실장단계에서 상기 기판은,
    일면에 상기 제1 회로패턴이 형성되고, 상기 일면의 반대편에 위치하는 타면에 상기 제2 회로패턴이 형성되는 기판 몸체;
    상기 기판 몸체의 상기 일면에 배치되며, 상기 제1 회로패턴에 접속되는 제1 단자부;
    상기 기판 몸체의 상기 타면에 배치되며, 상기 제2 회로패턴에 접속되는 제2 단자부; 및
    상기 기판 몸체를 관통하며 상기 제1 단자부와 상기 제2 단자부를 연결하는 비아 컨택부를 포함하는 더블 사이드 반도체 패키지의 제조방법.
  11. 제8항에 있어서,
    상기 포스트형 와이어를 밀봉하는 제1 몰드부를 형성하는 제1 몰드 형성단계; 및
    상기 제1 몰드부를 절삭하여 상기 포스트형 와이어의 말단부를 노출시키는 와이어 노출단계를 더 포함하는 더블 사이드 반도체 패키지의 제조방법.
  12. 제11항에 있어서,
    상기 포스트형 와이어의 말단부에 외부용 단자를 부착하는 단자 부착단계를 더 포함하는 더블 사이드 반도체 패키지의 제조방법.
  13. 제11항에 있어서,
    말단부 노출된 상기 포스트형 와이어에 접속되는 재배선층(RDL, Redistribution layer)을 형성하는 재배선 형성단계를 더 포함하는 더블 사이드 반도체 패키지의 제조방법.
  14. 제8항에 있어서,
    상기 기판의 상기 타면에 부착되며 상기 제2 반도체 칩을 밀봉하는 제2 몰드부를 형성하는 제2 몰드 형성단계를 더 포함하는 더블 사이드 반도체 패키지의 제조방법.
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