KR20210036992A - 고 종횡비 에칭을 위한 금속 함유 패시베이션 - Google Patents

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사만다 시암화 탄
쉬-케드 리
조지 마타미스
용식 유
양 판
패트릭 반 클림풋
아크힐 싱할
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라아시나 후마윤
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Abstract

본 명세서의 다양한 실시 예들은 기판 내에 피처를 에칭하기 위한 방법들, 장치 및 시스템들에 관한 것이다. 통상적으로 피처는 유전체-함유 스택에서 에칭된다. 에칭 프로세스는 순환적으로, 피처를 에칭하고 부분적으로 에칭된 피처의 측벽들 상에 보호 막을 증착하는 것을 수반한다. 이 스테이지들은 피처가 최종 깊이에 도달할 때까지 반복된다. 보호 막은 예를 들어, 텅스텐 카보나이트라이드, 텅스텐 설파이드, 주석, 주석-함유 화합물, 몰리브덴, 몰리브덴-함유 화합물, 루테늄 카보나이트라이드, 루테늄 설파이드, 알루미늄 카보나이트라이드, 알루미늄 설파이드, 지르코늄, 및 지르코늄-함유 화합물 중 적어도 하나를 포함하는, 특정한 조성을 가질 수도 있다. 예를 들어, 마스크 층을 도핑하는 단계, 증착 전에 기판을 전처리하는 단계, 측벽들로부터 보호 막을 제거하는 단계, 및 남아 있는 모든 보호 막을 산화시키는 단계를 포함하는 다수의 선택 가능한 단계들이 취해질 수도 있다.

Description

고 종횡비 에칭을 위한 금속 함유 패시베이션
관련 출원에 대한 교차 참조
본 출원은 2018년 8월 24일에 출원된 미국 특허 출원 번호 제 62/722,337 호의 우선권의 이익을 주장하고, 이는 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
기술분야
본 명세서의 실시 예들은 유전체 재료 내로 피처를 에칭하는 맥락에서 기술된다. 피처는 예를 들어 실린더형 또는 트렌치일 수도 있다.
반도체 디바이스들의 제조 동안 빈번하게 채용된 일 프로세스는 유전체 재료 내에 에칭된 실린더형 또는 트렌치의 형성이다. 이러한 프로세스가 발생할 수도 있는 예시적인 맥락들은 이로 제한되는 것은 아니지만, DRAM 및 3D NAND 구조체들과 같은 메모리 애플리케이션들을 포함한다. 반도체 산업이 발전하고 디바이스 치수들이 보다 작아짐에 따라, 이러한 피처들은 특히 좁은 폭들 및/또는 깊은 깊이들을 갖는 고 종횡비 피처들에 대해 균일한 방식으로 에칭하기가 점점 더 어려워진다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시할 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
본 명세서의 특정한 실시 예들은 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 방법들 및 장치에 관한 것이다.
본 명세서의 실시 예들의 일 양태에서, 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법이 제공되고, 이 방법은 : (a) 기판을 에칭 반응 물질을 포함하는 제 1 플라즈마에 노출함으로써 유전체-함유 스택 내에 피처를 부분적으로 에칭하는 단계; (b) 단계 (a) 후에, 피처의 측벽들 상에 보호 막 (protective film) 을 증착하는 단계로서, 보호 막은 텅스텐 카보나이트라이드, 텅스텐 설파이드, 주석, 주석-함유 화합물, 몰리브덴, 몰리브덴-함유 화합물, 루테늄 카보나이트라이드, 루테늄 설파이드, 알루미늄 카보나이트라이드, 알루미늄 설파이드, 지르코늄, 및 지르코늄-함유 화합물 중 적어도 하나를 포함하는, 보호 막을 증착하는 단계; 및 (c) 피처가 최종 깊이로 에칭될 때까지 단계 (a) 및 단계 (b) 를 반복하는 단계를 포함하고, 단계 (b) 에서 증착된 보호 막은 단계 (a) 동안 피처의 측방향 에칭을 실질적으로 방지하고, 피처는 최종 깊이에서 약 5 이상의 종횡비를 갖는다.
일부 실시 예들에서, 보호 막은 텅스텐 카보나이트라이드 또는 텅스텐 설파이드를 포함할 수도 있다. 예를 들어, 보호 막은 텅스텐 카보나이트라이드를 포함할 수도 있다. 일부 경우들에서, 보호 막은 주석, 주석 옥사이드, 주석 나이트라이드, 주석 카바이드, 주석 카보나이트라이드, 또는 주석 설파이드를 포함할 수도 있다. 예를 들어, 보호 막은 주석 옥사이드를 포함할 수도 있다. 일부 실시 예들에서, 보호 막은 몰리브덴, 몰리브덴 옥사이드, 몰리브덴 카바이드, 몰리브덴 나이트라이드, 몰리브덴 카보나이트라이드, 또는 몰리브덴 설파이드를 포함할 수도 있다. 다양한 실시 예들에서, 보호 막은 금속 설파이드를 포함할 수도 있다. 특정한 경우들에서, 보호 막은 루테늄 카보나이트라이드 또는 루테늄 설파이드를 포함할 수도 있다. 일부 실시 예들에서, 보호 막은 알루미늄 카보나이트라이드 또는 알루미늄 설파이드를 포함할 수도 있다. 일부 실시 예들에서, 보호 막은 지르코늄, 지르코늄 옥사이드, 지르코늄 카바이드, 지르코늄 나이트라이드, 지르코늄 카보나이트라이드, 또는 지르코늄 설파이드를 포함할 수도 있다.
다양한 구현 예들에서, 단계 (b) 는: (i) 기판을 제 1 증착 반응 물질에 노출하고 제 1 증착 반응 물질로 하여금 피처의 측벽들 상에 흡착되게 하는 단계; 및 (ii) 단계 (i) 후에, 기판을 제 2 증착 반응 물질에 노출하고, 표면 반응에서 제 1 증착 반응 물질 및 제 2 증착 반응 물질을 반응시켜 피처의 측벽들 상에 보호 막을 형성하는 단계를 포함하는 원자 층 증착 반응을 통해 보호 막을 증착하는 것을 포함할 수도 있다. 일부 다른 구현 예들에서, 단계 (b) 는 기판을 제 1 증착 반응 물질 및 제 2 증착 반응 물질에 동시에 노출하는 것을 포함하는 화학적 기상 증착 반응을 통해 보호 막을 증착하는 것을 포함할 수도 있다.
방법은 단계 (a) 전에 유전체-함유 스택 상에 마스크 층을 도핑하는 단계를 더 포함할 수도 있다. 일부 구현 예들에서, 단계 (a) 는 피처의 측벽들 상에 플루오로카본-기반 코팅의 형성을 발생시킬 수도 있고, 방법은 단계 (a) 후 및 단계 (b) 전에, 플루오로카본-기반 코팅을 제거하거나 변경하기 위해 기판을 전처리하는 단계를 더 포함할 수도 있고, 기판을 전처리하는 단계는 (i) N2 및 H2를 포함하는 가스, 또는 (ii) O2 및 불활성 가스를 포함하는 가스로부터 생성된 플라즈마에 기판을 노출하는 것을 포함한다. 일부 이러한 경우들에서, 보호 막은 텅스텐 카보나이트라이드를 포함할 수도 있다. 일부 실시 예들에서, 단계 (a) 는 피처의 측벽들 상에 플루오로카본-기반 코팅의 형성을 발생시킬 수도 있고, 보호 막은 주석 옥사이드를 포함할 수도 있고, 주석 옥사이드 보호 막은 단계 (b) 에서, 단계 (a) 에서 형성된 플루오로카본-기반 코팅 상에 바로 증착된다.
일부 실시 예들에서, 방법은 피처가 완전히 에칭된 후 측벽들로부터 보호 막을 제거하는 단계를 더 포함할 수도 있다. 다양한 구현 예들에서, 보호 막은 텅스텐 카보나이트라이드를 포함할 수도 있고 기판을 H2O2, SCl, 또는 Cl2O2를 포함하는 가스로부터 생성된 플라즈마에 노출시킴으로써 제거될 수도 있다. 일부 경우들에서, 방법은 피처가 완전히 에칭된 후 기판을 산화 조건들에 노출시켜 피처의 측벽들 상의 남아 있는 모든 보호 막을 산화시키는 단계를 더 포함할 수도 있다.
본 명세서의 실시 예들의 또 다른 양태에서, 본 명세서에 기술된 임의의 방법들을 유발하도록 구성된 제어기를 포함하는, 장치가 제공된다. 예를 들어, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치가 제공되고, 장치는: 하나 이상의 반응 챔버들을 포함하고, 적어도 하나의 반응 챔버는 에칭을 수행하도록 설계되거나 구성되고, 적어도 하나의 반응 챔버는 증착을 수행하도록 설계되거나 구성되고, 반응 챔버 각각은: 프로세스 가스들을 반응 챔버로 도입하기 위한 유입구, 및 반응 챔버로부터 재료를 제거하기 위한 유출구, 및 제어기를 포함하고, 제어기는: (a) 기판을 에칭 반응 물질을 포함하는 제 1 플라즈마에 노출시킴으로써 유전체-함유 스택 내의 피처를 부분적으로 에칭하는 동작으로서, 동작 (a) 는 에칭을 수행하도록 설계되거나 구성된 반응 챔버 내에서 수행되고; (b) 동작 (a) 후에, 피처의 측벽들 상에 보호 막을 증착하는 동작으로서, 여기서 보호 막은 텅스텐 카보나이트라이드, 텅스텐 설파이드, 주석, 주석-함유 화합물, 몰리브덴, 및 몰리브덴-함유 화합물 중 적어도 하나를 포함하고, 동작 (b) 는 증착을 수행하도록 설계되거나 구성된 반응 챔버 내에서 수행되는, 보호 막을 증착하는 동작; 및 (c) 피처가 최종 깊이로 에칭될 때까지 동작 (a) 및 동작 (b) 를 반복하는 동작을 유발하기 위한 인스트럭션들을 갖고, 동작 (b) 에서 증착된 보호 막은 동작 (a) 동안 피처의 측방향 에칭을 실질적으로 방지하고, 피처는 최종 깊이에서 약 5 이상의 종횡비를 갖는다.
특정한 구현 예들에서, 에칭을 수행하도록 설계되거나 구성된 반응 챔버는 동작 (a) 및 동작 (b) 모두가 동일한 반응 챔버에서 발생하도록 증착을 수행하도록 설계되거나 구성된 동일한 반응 챔버일 수도 있다. 다른 구현 예들에서, 에칭을 수행하도록 설계되거나 구성된 반응 챔버는 증착을 수행하도록 설계되거나 구성된 반응 챔버와 상이할 수도 있고, 제어기는 에칭을 수행하도록 설계되거나 구성된 반응 챔버와 증착을 수행하도록 설계되거나 구성된 반응 챔버 사이에서 진공 조건들 하에서 기판을 이송하기 위한 인스트럭션들을 더 포함할 수도 있다.
이들 및 다른 특징들은 연관된 도면들을 참조하여 이하에 기술될 것이다.
도 1은 측벽들의 오버-에칭으로 인해 바람직하지 않은 보우 (bow) 를 갖는 에칭된 실린더형을 예시한다.
도 2는 특정한 실시 예들에 따른 유전체 재료의 피처를 에칭하는 방법을 기술하는 플로우차트이다.
도 3a 내지 도 3c는 특정한 실시 예들에 따른 시간에 따라 피처들이 에칭될 때 부분적으로 제조된 반도체 디바이스들을 도시한다.
도 4a 내지 도 4c는 특정한 실시 예들에 따른 본 명세서에 기술된 에칭 프로세스들을 수행하도록 사용될 수도 있는 반응 챔버를 예시한다.
도 5는 특정한 실시 예들에 따른 본 명세서에 기술된 증착 프로세스들을 수행하기 위해 사용될 수도 있는 반응 챔버를 도시한다.
도 6은 특정한 구현 예들에서 증착 프로세스들을 수행하도록 사용될 수도 있는 멀티-스테이션 장치를 도시한다.
도 7은 특정한 실시 예들에 따른 증착 및 에칭 모두를 실시하도록 사용될 수도 있는 클러스터 툴을 제공한다.
도 8은 본 명세서에 기술된 보호 막들과 연관된 이점들을 보여주는 실험 결과들을 예시한다.
I. 유전체 재료에 고 종횡비 피처들을 에칭하기 위한 기술
특정한 반도체 디바이스들의 제조는 유전체 재료 또는 재료들로 피처들을 에칭하는 것을 수반한다. 유전체 재료는 재료의 단일 층 또는 재료들의 스택일 수도 있다. 일부 경우들에서 스택은 유전체 재료의 교번하는 층들 (예를 들어, 실리콘 나이트라이드 및 실리콘 옥사이드) 을 포함한다. 일 예시적인 에칭된 피처는 고 종횡비를 가질 수도 있는 실린더형이다. 이러한 피처들의 종횡비가 계속해서 증가함에 따라, 유전체 재료들로 피처들을 에칭하는 것이 점점 더 어려워진다. 고 종횡비 피처들의 에칭 동안 발생하는 일 문제는 불균일한 에칭 프로파일이다. 즉, 피처들은 곧은 하향 방향으로 에칭되지 않는다. 대신, 피처들의 측벽들은 종종 에칭된 피처의 중간 부분이 피처의 상단 부분 및/또는 하단 부분보다 넓도록 (즉, 더 에칭되도록) 보우한다 (bow). 피처들의 중간 부분 근방에서 이 오버-에칭은 남아 있는 재료의 절충된 구조적 및/또는 전자적 무결성을 발생시킬 수 있다. 예를 들어, 피처의 보잉 및 트위스트는 인접한 메모리 스트링들 사이의 쇼트 또는 간섭을 야기할 수 있다.
어떠한 이론 또는 작용 메커니즘에도 얽매이지 않고, 실린더형 또는 다른 피처의 중간 부분에서의 오버-에칭은 피처의 측벽들이 에칭으로부터 불충분하게 보호되기 때문에 적어도 부분적으로 발생한다고 여겨진다. 종래의 에칭 화학 물질은 유전체 재료에 피처들을 형성하기 위해 플루오로카본 에천트들을 활용한다. 플루오로카본 에천트들은 플라즈마 노출에 의해 여기되고, 이는 예를 들어 CF, CF2, 및 CF3를 포함하는 다양한 플루오로카본 단편들의 형성을 발생시킨다. 반응성 플루오로카본 단편들은 이온들의 도움으로 피처의 하단부에서 유전체 재료를 에칭한다. 다른 플루오로카본 단편들은 피처가 에칭될 때 피처의 측벽들 상에 증착되어, 보호 폴리머 플루오로카본-기반 측벽 코팅 (protective polymeric fluorocarbon-based sidewall coating) 을 형성한다. 이 보호 측벽 코팅은 피처의 측벽들과 반대로 피처의 하단부에서 우선적인 에칭을 촉진한다. 이 측벽 보호 없이, 피처는 측벽 보호가 불충분한 보다 넓은 에칭/피처 폭을 갖는 불균일한 프로파일을 가정하기 시작한다.
측벽 보호는 특히 고 종횡비 피처들에서 달성하기 어렵다. 이 어려움에 대한 일 이유는 기존의 플루오로카본-기반 프로세스들이 에칭될 실린더형 내에서 깊은 보호 폴리머 측벽 코팅을 형성할 수 없다는 것이다. 도 1은 패터닝된 마스크 층 (106) 으로 코팅된 유전체 재료 (103) 내에 에칭되는 실린더형 (102) 의 도면을 제공한다. 이하의 논의는 때때로 실린더형들을 지칭하지만, 개념들은 트렌치들, 직사각형들, 및 다른 다각형들과 같은 다른 피처 형상들에 적용된다. 보호 폴리머 측벽 코팅 (104) 은 실린더형 (102) 의 상단 부분 근방에 집중된다. CxFy 화학 물질은 실린더형을 수직으로 에칭하기 위한 에칭 반응 물질(들), 뿐만 아니라 보호 폴리머 측벽 코팅 (104) 을 형성하는 반응 물질(들) 모두를 제공한다. 보호 폴리머 측벽 코팅 (104) 이 실린더형 내로 깊게 연장하지 않기 때문에 (즉, 측벽 상에 불충분한 증착이 있음), 실린더형 (102) 의 중간 부분은 실린더형 (102) 의 상단 부분보다 넓어진다. 실린더형 (102) 의 보다 넓은 중간 부분은 보우 (105) 로 지칭된다. 보우는 보우 영역 (상대적으로 보다 넓은 영역) 에서의 피처의 임계 치수 (critical dimension) 와 보우 영역 아래의 피처의 임계 치수 사이의 비교의 관점에서 수치적으로 기술될 수 있다. 보우는 거리 (예를 들어, 피처의 가장 넓은 부분의 임계 치수 - 보우 아래 피처의 가장 좁은 부분의 임계 치수) 의 면에서 또는 비율/백분율 (피처의 가장 넓은 부분의 임계 치수/보우 아래 피처의 가장 좁은 부분의 임계 치수) 의 면에서 수치적으로 보고될 수도 있다. 이 보우 (105) 및 관련된 불균일한 에칭 프로파일은 바람직하지 않다. 이 타입의 에칭 프로세스에서 종종 사용되는 고 이온 에너지들 때문에, 고 종횡비들의 실린더형들을 에칭할 때 보우들이 종종 생성된다. 일부 적용 예들에서, 약 5만큼 낮은 종횡비들에서도 보우들이 생성된다. 이와 같이, 종래의 플루오로카본 에칭 화학 물질은 통상적으로 유전체 재료들에 상대적으로 낮은 종횡비 실린더형들을 형성하는 것으로 제한된다. 일부 최신 적용 예들은 종래의 에칭 화학 물질로 달성될 수 있는 것보다 높은 종횡비들을 갖는 실린더형들을 필요로 한다.
II. 배경 및 적용예들
본 명세서의 다양한 실시 예들에서, 피처들이 표면 상에 유전체 재료를 갖는 기판 (통상적으로 반도체 웨이퍼) 내에 에칭된다. 에칭 프로세스들은 일반적으로 플라즈마-기반 에칭 프로세스들이다. 전체 피처 형성 프로세스는 스테이지들: 유전체 재료를 에칭으로 지향된 일 스테이지 및 유전체 재료를 실질적으로 에칭하지 않고 보호 측벽 코팅 형성으로 지향된 또 다른 스테이지에서 발생할 수도 있다. 보호 측벽 코팅은 측벽들을 패시베이팅하고 피처가 오버-에칭되는 것을 방지한다 (즉, 측벽 코팅은 피처의 측방향 에칭을 방지한다). 이들 2 스테이지들은 피처가 최종 깊이로 에칭될 때까지 반복될 수 있다. 이들 2 스테이지들을 순환시킴으로써, 피처의 직경은 피처의 전체 깊이에 걸쳐 제어될 수 있고, 이에 따라 보다 균일한 직경들/개선된 프로파일들을 갖는 피처들을 형성한다. 부가적인 스테이지들은 피처를 부분적으로 에칭한 후 그리고 보호 측벽 코팅을 증착하기 전에 측벽 표면들을 처리하는 것, 뿐만 아니라 피처가 완전히 에칭된 후 임의의 보호 측벽 코팅을 제거하거나 처리하는 것을 수반할 수도 있다. 일부 경우들에서, 마스크 층은 피처를 에칭하기 전에 도핑되거나 그렇지 않으면 처리될 수도 있다.
본 명세서의 다수의 실시 예들에서, 보호 측벽 코팅은 특정한 조성을 갖는 금속-함유 막이다. 본 명세서에 기술된 바와 같은 금속-함유 막들은 실리콘 옥사이드, 붕소 나이트라이드, 하이드로카본 폴리머들과 같은 다른 타입들의 막, 및 특정한 다른 타입들의 금속 또는 금속-함유 층들과 비교하여 개선된 에칭 내성/측벽 보호를 제공하는 것으로 도시되었다. 개선된 에칭 결과들을 예시하는 실험 결과들은 이하의 실험 섹션에 도시된다.
특정한 금속-함유 막들은 일부 이러한 막들이 유전체 막들과 비교하여 보다 높은 전기 전도도를 갖기 때문에 보호 측벽 코팅들로서 유리할 수 있다. 이하의 설명들로 제한되지 않고, 보다 높은 전기 전도도는 에칭 프로세스 동안 부분적으로 에칭된 피처 내에서 원치 않은 전기적 대전 효과를 경험할 위험을 감소시킨다고 여겨진다. 에칭 프로세스 동안, 부분적으로 에칭된 피처의 상단부와 하단부 사이에 전위차가 발생할 (develop) 수 있다. 이 전위차는 이온들의 백분율이 피처의 하단부로 목표된대로 이동하지 않도록 이온들을 밀어내게 (repel) 작용할 수도 있다. 예를 들어, 그렇지 않으면 피처의 하단부로 이동하는 이온들은 (a) 이온들이 피처를 에칭하지 않도록 피처로부터 멀어지거나 (b) 측벽들이 오버-에칭되어, 피처의 바람직하지 않은 보우 및 감소된 수직 에칭 레이트를 야기하도록, 피처의 측벽 내로 반발될 수도 있다. 대조적으로, 보다 전도성 금속-함유 막이 보호 측벽 코팅으로서 사용되는 경우, 보다 전도성 막은 에칭 동안 리세스된 피처의 상이한 부분들 사이에 전위차가 없도록 (또는 최소 전위차만) 피처 내의 전하들이 소산되게 할 수도 있다. 이는 이온들이 바람직하지 않게 반발될 가능성을 감소시키고, 개선된 프로파일 및/또는 증가된 수직 에칭 레이트를 야기한다.
특정한 금속-함유 막들이 다양한 구현 예들에서 유리할 수도 있는 또 다른 이유는 에칭 동작 동안 다른 타입들의 측벽 보호 막들과 비교하여 상이한 측벽 표면을 제공할 수 있다는 것이다. 이는 에칭 동안 측벽 표면들 상에서 상이한 표면 화학적 반응성 및 촉매 작용을 야기할 수도 있다. 일 결과는 피처의 하단부에 도달하는 종의 세트가 다른 타입들의 보호 측벽 막들을 사용하여 피처의 하단부에 도달하는 종의 세트와 상이하다는 것일 수도 있다. 예를 들어, 금속-함유 막은 피처의 하단부에 도달하는 중성 원자들 및 분자들의 상이한 종 형성을 발생시킬 수도 있고, 이는 에칭 레이트, 에칭 프로파일, 줄무늬들 (striations) 및 왜곡의 관점에서 긍정적인 영향을 가질 수도 있다.
또한, 특정한 금속-함유 막들은 많은 경우들에서 목표된 정도의 컨포멀도 (conformality) 로 증착될 수도 있다. 다양한 금속-함유 막들이 실리콘 옥사이드 및 많은 다른 실리콘-함유 막 및 붕소-함유 막보다 높은 컨포멀도로 증착될 수 있다. 이 개선된 컨포멀도는 적어도 피처의 상단부가 증착 스테이지들 동안 차단될 가능성을 감소시키기 때문에 유리하다. 또한, 이러한 막들의 컨포멀도는 목표된 깊이로 보호 측벽 코팅의 증착을 목표로 하도록 튜닝될 수 있다. 이 튜닝은 보호 측벽 코팅이 보우 영역에서 형성되고, 따라서 보우가 제 1 위치에서 발생되는 것을 방지할 수 있다. 이는 또한 보호 측벽 코팅이 매우 깊은 깊이들 (예를 들어, 피처 하단부 근방, 보우 영역 아래) 에서 상대적으로 보다 얇거나 존재하지 않는다는 것을 보장하고, 이는 피처로 하여금 유전체 재료 내로 수직으로 하향 에칭을 계속하게 한다.
본 명세서의 실시 예들은 보다 깊은 에칭들을 가능하게 하는데 (enable) 특히 유용하다. 이전에, 달성 가능한 최대 에칭 깊이는 에칭 동안 발생하는 보우에 의해 제한되었다. 본 명세서에 기술된 보호 막들은 이러한 보잉을 감소시키거나 제거하여, 보다 깊은 피처들의 에칭을 허용한다. 또한, 본 명세서의 실시 예들은 증가된 디바이스 패킹 밀도를 가능하게 하고, 이는 개별 반도체 기판 상에 형성된 디바이스들의 수가 최대화될 수 있다는 것을 의미한다. 보잉의 감소 또는 제거는 구조적 및 전기적 무결성을 여전히 유지하면서 피처들이 서로 보다 가깝게 형성되게 한다.
피처는 기판 표면의 리세스이다. 피처들은 실린더형들, 직사각형들, 정사각형들, 다른 다각형 리세스들, 트렌치들, 등을 포함하지만, 이로 제한되지 않는, 많은 상이한 형상들을 가질 수 있다.
종횡비들은 피처의 임계 치수 (종종 폭/직경) 에 대한 피처의 깊이의 비교이다. 예를 들어, 2 ㎛의 깊이 및 50 ㎚의 폭을 갖는 실린더형은 40 : 1의 종횡비를 갖고, 종종 40으로 보다 간단하게 언급된다. 피처가 피처의 깊이에 걸쳐 불균일한 임계 치수를 가질 수도 있기 때문에, 종횡비는 측정되는 곳에 따라 가변할 수 있다. 예를 들어, 때때로 에칭된 실린더형은 상단 부분 및 하단 부분보다 넓은 중간 부분을 가질 수도 있다. 이 보다 넓은 중간 섹션은 상기 주지된 바와 같이, 보우로 지칭될 수도 있다. 실린더형의 상단부 (예를 들어, 넥) 에서 임계 치수에 기초하여 측정된 종횡비는 실린더형의 보다 넓은 중간/보우에서 임계 치수에 기초하여 측정된 종횡비보다 높을 것이다. 본 명세서에 사용된 바와 같이, 종횡비들은 달리 언급되지 않는 한, 피처의 개구부에 근접한 임계 치수에 기초하여 측정된다.
개시된 방법들을 통해 형성된 피처들은 고 종횡비 피처들일 수도 있다. 일부 적용 예들에서, 고 종횡비 피처는 적어도 약 5, 적어도 약 10, 적어도 약 20, 적어도 약 30, 적어도 약 40, 적어도 약 50, 적어도 약 60, 적어도 약 80, 또는 적어도 약 100의 종횡비를 갖는 피처이다. 개시된 방법들을 통해 형성된 피처들의 임계 치수는 약 200 ㎚ 이하, 예를 들어 약 100 ㎚ 이하, 약 50 ㎚ 이하, 또는 약 20 ㎚ 이하일 수도 있다. 일부 경우들에서, 피처는 전체 피처에 걸쳐 약 80 내지 100 ㎚의 CD를 갖는다.
피처가 에칭되는 재료는 다양한 경우들에서 유전체 재료일 수도 있다. 예시적인 재료들은 이로 제한되지 않지만, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 옥시나이트라이드들, 옥시카바이드들, 카보-나이트라이드들, 이들 재료들의 도핑된 (예를 들어, 붕소, 인, 등으로 도핑된) 버전들, 및 이들 재료들의 임의의 조합들로부터의 라미네이트들 (laminates) 을 포함한다. 특정한 예시적인 재료들은 SiO2, SiN, SiON, SiOC, SiCN, 등의 화학량론적 및 비-화학량론적 제제들을 포함한다. 에칭될 재료 또는 재료들은 또한 다른 원소들, 예를 들어 다양한 경우들에서 수소를 포함할 수도 있다. 일부 실시 예들에서, 에칭될 나이트라이드 및/또는 옥사이드 재료는 수소를 포함하는 조성을 갖는다. 본 명세서에 사용된 바와 같이, 실리콘 옥사이드 재료들, 실리콘 나이트라이드 재료들, 등은 이러한 재료들의 화학량론적 버전 및 비-화학량론적 버전 모두를 포함하고, 상기 기술된 바와 같은, 이러한 재료들은 포함된 다른 원소들을 가질 수도 있다는 것이 이해된다.
개시된 방법들에 대한 일 적용 예는 DRAM 디바이스를 형성하는 맥락에서 이다. 이 경우, 피처는 주로 실리콘 옥사이드로 에칭될 수도 있다. 기판은 또한 예를 들어 1, 2, 또는 그 이상의 실리콘 나이트라이드 층들을 포함할 수도 있다. 일 예에서, 기판은 2 개의 실리콘 나이트라이드 층들 사이에 샌드위치된 실리콘 옥사이드 층을 포함하고, 실리콘 옥사이드 층은 약 800 내지 1200 ㎚ 두께이고 하나 이상의 실리콘 나이트라이드 층들은 약 300 내지 400 ㎚ 두께이다. 에칭된 피처는 약 1 내지 3 ㎚, 예를 들어 약 1.5 내지 2 ㎚의 최종 깊이를 갖는 실린더형일 수도 있다. 실린더형은 약 20 내지 50 ㎚, 예를 들어 약 25 내지 30 ㎚의 폭을 가질 수도 있다. 실린더형이 에칭된 후, 커패시터 메모리 셀이 내부에 형성될 수 있다.
개시된 방법들에 대한 또 다른 적용 예는 수직 NAND (VNAND, 또한 3D NAND로 지칭됨) 디바이스를 형성하는 맥락에서 이다. 이 경우, 피처가 에칭되는 재료는 반복되는 층 구조를 가질 수도 있다. 예를 들어, 재료는 옥사이드 (예를 들어, SiO2) 및 나이트라이드 (예를 들어, SiN) 의 교번하는 층들, 또는 옥사이드 (예를 들어, SiO2) 및 폴리실리콘의 교번하는 층들을 포함할 수도 있다. 교번하는 층들은 재료들의 쌍들을 형성한다. 일부 경우들에서, 쌍들의 수는 적어도 약 20, 적어도 약 30, 적어도 약 40, 적어도 약 60, 또는 적어도 약 70일 수도 있다. 옥사이드 층들은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 나이트라이드 층 또는 폴리실리콘 층은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 교번하는 층 내로 에칭된 피처는 약 2 내지 6 ㎛, 예를 들어 약 3 내지 5 ㎛의 깊이를 가질 수도 있다. 피처는 약 50 내지 150 ㎚, 예를 들어 약 50 내지 100 ㎚의 폭을 가질 수도 있다.
III. 에칭/증착 프로세스
도 2는 반도체 기판에 에칭된 피처를 형성하는 방법에 대한 플로우차트를 제공한다. 도 2에 도시된 동작들은 피처가 에칭될 때 부분적으로 제조된 반도체 기판을 도시하는, 도 3a 내지 도 3c와 관련하여 기술된다. 기판은 마스크 층 (306) 에 의해 커버된 유전체 재료 (303) 를 포함한다. 유전체 재료 (303) 는 상기 언급된 바와 같이 교번하는 재료의 층들, 예를 들어 실리콘 옥사이드와 실리콘 나이트라이드의 교번하는 층들, 또는 실리콘 옥사이드와 폴리실리콘의 교번하는 층들을 포함할 수도 있다.
동작 201에서, 마스크 층 (306) 은 선택 가능하게 도핑된다. 많은 경우들에서, 마스크 층 (306) 은 탄소 (예를 들어, 비정질 탄소) 일 수도 있다. 다양한 경우들에서 마스크 층 (306) 은 금속으로 도핑될 수도 있다. 예시적인 도펀트들은 이로 제한되는 것은 아니지만, 텅스텐, 붕소, 주석, 몰리브덴, 루테늄, 알루미늄, 지르코늄, 및 이들의 조합들을 포함한다. 일부 실시 예들에서, 마스크 층 (306) 은 보호 측벽 코팅에 사용된 금속과 동일한 금속으로 도핑된다. 일 예에서, 마스크 층 (306) 은 텅스텐으로 도핑되고, 나중에 증착된 보호 측벽 막 (예를 들어, 도 3b 및 도 3c에 도시된 바와 같은 보호 막 (310)) 은 텅스텐 카보나이트라이드 (WCN) 또는 텅스텐 설파이드 (WS) 이다. 또 다른 예에서, 마스크 층 (306) 은 주석으로 도핑되고, 나중에 증착된 보호 측벽 막 (예를 들어, 도 3b 및 도 3c에서 보호 막 (310)) 은 주석 (Sn), 주석 옥사이드 (SnOx), 주석 나이트라이드 (SnN), 주석 카바이드 (SnC), 주석 카보나이트라이드 (SnCN), 주석 설파이드 (SnS), 또는 이들의 조합이다. 또 다른 예에서, 마스크 층 (306) 은 몰리브덴으로 도핑되고, 나중에 증착된 보호 측벽 막 (예를 들어, 도 3b 및 도 3c의 보호 막 (310)) 은 몰리브덴 (Mo), 몰리브덴 옥사이드 (MoOx), 몰리브덴 카바이드 (MoC), 몰리브덴 나이트라이드 (MoN), 몰리브덴 카보나이트라이드 (MoCN), 몰리브덴 설파이드 (MoS), 또는 이들의 조합이다.
마스크 층 (306) 을 도핑하는 것은 마스크 층이 에칭에 보다 내성이 있게 할 수도 있다. 이는 보다 얇은 마스크 층들 및/또는 보다 깊은 피처들의 형성을 허용할 수도 있다. 많은 경우들에서, 피처 깊이는 에칭 동안 마스크 층 (306) 이 부식되는 레이트에 의해 제한된다. 일단 마스크 층 (306) 이 충분히 부식되면, 남아 있는 구조체들에 대한 손상 없이 피처를 보다 깊게 에칭하는 것이 가능하지 않다. 따라서, 마스크 층이 보다 느리게 부식되고 에칭이 보다 긴 지속 기간 동안 계속될 수 있기 때문에, 마스크 층 (306) 의 에칭 저항을 증가시키는 것은 보다 깊은 피처들의 형성을 허용한다.
다음에, 동작 203에서, 피처 (302) 는 도 3a에 도시된 바와 같이 제 1 깊이로 에칭된다. 이 제 1 깊이는 피처의 최종 목표된 깊이의 일부일 뿐이다. 피처를 에칭하기 위해 사용된 화학 물질은 CxFy (fluorocarbon-based chemistry) 일 수도 있다. 다른 에칭 화학 물질들이 사용될 수도 있다. 이 에칭 동작 201은 플루오로카본-기반 코팅 (304) 의 형성을 발생시킬 수도 있다. 플루오로카본-기반 코팅 (304) 은 도 1과 관련하여 기술된 바와 같이, 폴리머 측벽 코팅일 수도 있다. 플루오로카본-기반 코팅 (304) 은 제 1 깊이를 향해 연장하지만, 많은 경우들에서 플루오로카본-기반 코팅 (304) 은 피처 (302) 의 하단부에 실제로 도달하지 않는다. 기판을 에칭하기 위한 예시적인 프로세싱 조건들은 이하에 더 논의된다.
플루오로카본-기반 코팅 (304) 은 피처의 측벽들 상에 특정한 플루오로카본 종/단편들이 증착될 때 CxFy 에칭 화학 물질로부터 간접적으로 형성된다 (예를 들어, 특정한 플루오로카본 종은 플루오로카본-기반 코팅 (304) 에 대한 전구체들이다). 플루오로카본-기반 코팅 (304) 이 피처 (302) 의 하단부에 도달하지 않는 일 이유는 코팅을 형성하는 전구체들의 부착 계수와 관련될 수도 있다. 특히, 특정한 에천트들에 대해, 플루오로카본 단편들의 부착 계수가 너무 높고, 이는 실질적으로 대부분의 플루오로카본 단편들로 하여금 피처에 들어간 직후 측벽들에 부착되게 한다고 여겨진다. 이와 같이, 발생되는 플루오로카본-기반 코팅 (304) 은 측벽 보호가 필요한 피처 내로 깊게 침투할 수 없다 (예를 들어, 보우가 형성되는 영역에서). 따라서 플루오로카본-기반 코팅 (304) 은 피처 (302) 의 측벽들의 오버-에칭에 대한 부분적인 보호만을 제공한다. 일부 구현 예들에서, 에칭 조건들은 측벽 보호를 거의 제공하지 않는다.
다음에, 동작 205에서 피처의 측벽들은 플루오로카본-기반 코팅 (304) 을 제거하거나 그렇지 않으면 처리하도록 선택 가능하게 전처리된다. 도 3b 및 도 3c는 측벽들 상에 남아 있는 플루오로카본-기반 코팅 (304) 을 도시하지만, 일부 경우들에서 이 플루오로카본-기반 코팅 (304) 이 제거될 수도 있다는 것이 이해된다. 일부 경우들에서, 측벽들을 전처리하는 단계는 기판을 플라즈마에 노출하는 것을 포함한다. 특정한 예에서, 플라즈마는 N2/H2의 혼합물을 포함한다. 이러한 플라즈마는 플루오로카본-기반 코팅 (304) 을 제거하는데 효과적일 수도 있고, 또는 적어도 이 재료로부터 불소를 제거할 수도 있다. 다른 예시적인 전처리들은 아르곤과 같은 불활성 가스와 O2의 혼합물로부터 생성된 플라즈마에 기판을 노출시키는 것을 포함할 수도 있다. 플루오로카본-기반 코팅 (304) 을 제거하기 위한 예시적인 프로세싱 조건들이 이하에 제공된다.
놀랍게도, 일부 경우들에서 플루오로카본-기반 코팅 (304) 을 제거하는 것은 실제로 미래의 에칭 단계들 동안 개선된 측벽 보호를 발생시킨다. 이 개선된 보호는 보호 막 (310) (이하에 더 기술됨) 이 플루오로카본-기반 코팅 (304) 의 플루오로카본-기반 재료 상에 잘 핵생성되지 않기 때문일 수도 있다. 이러한 경우들에서, 보호 막 (310) 을 형성할 보다 바람직한 표면을 제공하도록 플루오로카본-기반 코팅 (304) 을 제거하는 것이 유리하다. 다른 경우들에서, 측벽 보호는 제 1 측벽 코팅 (310) 이 측벽들 상에 남아 있게 함으로써 최적화될 수도 있다. 이들 경우들에서, 제 2 측벽 코팅은 플루오로카본-기반 코팅 (304) 상에 직접 증착된다. 일부 이러한 경우들에서, 플루오로카본-기반 코팅 (304) 및 보호 막 (310) 은 함께 재료 단독보다 더 단단하고 에칭 내성이 있는 재료를 형성한다.
플루오로카본-기반 코팅 (304) 이 제거되지 않은 일 예에서, 보호 막 (310) 은 주석을 포함할 수도 있다. 예를 들어, 보호 막 (310) 은 주석, 주석 옥사이드, 주석 나이트라이드, 주석 카바이드, 주석 카보나이트라이드, 주석 설파이드, 또는 이들의 조합일 수도 있다. 일부 이러한 재료들 (예를 들어, 주석 옥사이드) 은 고품질 측벽 패시베이션 및 에칭 결과들을 제공하기 위해 플루오로카본-기반 코팅 (304) 의 플루오로카본-기반 재료들과 시너지적으로 작용하는 것으로 도시되었다. 플루오로카본-기반 코팅 (304) 이 제거되는 또 다른 예에서, 보호 막 (310) 은 텅스텐을 포함할 수도 있다. 예를 들어, 보호 막 (310) 은 텅스텐, 텅스텐 카보나이트라이드, 텅스텐 나이트라이드, 텅스텐 카바이드, 텅스텐 옥사이드, 텅스텐 설파이드, 또는 이들의 조합일 수도 있다. 특정한 예에서, 보호 막 (310) 은 텅스텐 카보나이트라이드이다.
다음에, 동작 207에서, 보호 막 (310) 이 부분적으로 에칭된 피처의 측벽들 상 (일부 경우들에서 플루오로카본-기반 코팅 (304) 상) 에 증착된다. 이 증착은 이로 제한되는 것은 아니지만, (플라즈마-보조될 수도 있고 아닐 수도 있는) CVD (chemical vapor deposition) 방법들 및 ALD (atomic layer deposition) 방법들을 포함하는 다양한 반응 메커니즘들을 통해 발생할 수도 있다. ALD 방법들은 목표된 깊이에서 보호 막 (310) 을 증착하기 위해 튜닝 가능한 컨포멀도를 갖는 막들을 형성하는데 특히 적절하다. 예를 들어, ALD 방법들은 이러한 방법들의 흡착-구동된 특성으로 인해 목표된 깊이까지 반응 물질들을 전달하는데 유용하다. CVD 및 다른 증착 프로세스들은 특히 튜닝 가능한 컨포멀도를 사용하여 증착이 수행될 수 있는 다양한 구현 예들에서 적합할 수도 있다. 보호 막 (310) 을 증착하기 위한 프로세싱 조건들이 이하에 제공된다.
상기 언급된 바와 같이, 다수의 구현 예들에서, 보호 막 (310) 은 특정한 조성을 갖는 금속-함유 막일 수도 있다. 특정한 금속-함유 막들은 실리콘 옥사이드와 같은 다른 타입들의 막들과 비교하여 개선된 에칭 내성/측벽 보호를 제공하는 것으로 도시되었다. 금속-함유 막에 포함될 수도 있는 예시적인 금속들은 이로 제한되는 것은 아니지만, 텅스텐, 주석, 몰리브덴, 루테늄, 알루미늄, 지르코늄, 및 이들의 조합들을 포함한다. 금속-함유 막은 질소, 탄소, 붕소, 산소, 황, 및 수소 중 하나 이상을 더 포함할 수도 있다. 일부 실시 예들에서, 금속 함유 막은 원소 금속 (예를 들어, 원소 텅스텐, 원소 주석, 원소 몰리브덴, 원소 루테늄, 원소 알루미늄, 원소 지르코늄, 등) 의 경우에서와 같이 금속이다.
일부 예들에서, 보호 막 (310) 은 텅스텐을 포함할 수도 있다. 특정한 예들은 텅스텐 (W), 텅스텐 카보나이트라이드 (WCN), 텅스텐 카바이드 (WC), 텅스텐 옥사이드 (WOx), 텅스텐 설파이드 (WS), 및 이들의 조합들을 포함한다. 일 예에서, 보호 막은 WCN, WS, 또는 이들의 조합이다. 특정한 예에서 보호 막은 WS이다. 일부 예들에서, 보호 막 (310) 은 주석을 포함할 수도 있다. 특정한 예들은 주석 (Sn), 주석 옥사이드 (SnOx), 주석 나이트라이드 (SnN), 주석 카바이드 (SnC), 주석 카보나이트라이드 (SnCN), 주석 설파이드 (SnS), 및 이들의 조합들을 포함한다. 일부 예들에서, 보호 막 (310) 은 몰리브덴을 포함할 수도 있다. 특정한 예들은 몰리브덴 (Mo), 몰리브덴 옥사이드 (MoOx), 몰리브덴 카바이드 (MoC), 몰리브덴 나이트라이드 (MoN), 몰리브덴 설파이드 (MoS), 몰리브덴 카보나이트라이드 (MoCN), 및 이들의 조합들을 포함한다. 일부 예들에서, 보호 막 (310) 은 루테늄을 포함할 수도 있다. 특정한 예들은 루테늄 (Ru), 루테늄 옥사이드 (RuOx), 루테늄 카바이드 (RuC), 루테늄 나이트라이드 (RuN), 루테늄 설파이드 (RuS), 루테늄 카보나이트라이드 (RuCN), 및 이들의 조합들을 포함한다. 특정한 예에서 보호 막 (310) 은 RuCN 또는 RuS이다. 일 예에서 보호 막 (310) 은 RuS이다. 일부 예들에서, 보호 막 (310) 은 알루미늄을 포함할 수도 있다. 특정한 예들은 알루미늄 (Al), 알루미늄 옥사이드 (AlOx), 알루미늄 카바이드 (AlC), 알루미늄 나이트라이드 (AlN), 알루미늄 설파이드 (AlS), 알루미늄 카보나이트라이드 (AlCN), 및 이들의 조합들을 포함한다. 특정한 예에서, 보호 막 (310) 은 AlCN 또는 AlS이다. 일 예에서 보호 막 (310) 은 AlS이다. 일부 예들에서, 보호 막 (310) 은 지르코늄을 포함할 수도 있다. 특정한 예들은 지르코늄 (Zr), 지르코늄 옥사이드 (ZrOx), 지르코늄 나이트라이드 (ZrN), 지르코늄 카바이드 (ZrC), 지르코늄 카보나이트라이드 (ZrCN), 지르코늄 설파이드 (ZrS), 및 이들의 조합들을 포함한다.
상기 기술된 다양한 재료들은 에칭 동안 우수한 측벽 보호를 제공하는 것으로 도시되었다. 이들 재료들은 다양한 다른 금속-함유 막들과 비교하여 우수한 측벽 보호를 제공할 것으로 예상된다.
다음에, 동작 209에서 피처가 완전히 에칭되었는지 여부가 결정된다. 동작 201 내지 동작 209의 제 1 반복 후에, 피처는 완전히 에칭되지 않고, 방법은 동작 203으로 시작하여 반복된다. 동작 203 내지 동작 209는 피처가 완전히 에칭될 때까지 반복된다.
다양한 실시 예들에서, 하나 이상의 프로세싱 조건은 하나 이상의 동작들의 상이한 반복들 사이에서 변화할 수도 있다. 예를 들어, 동작 203의 상이한 반복들은 상이한 에칭 화학 물질, 상이한 플라즈마 조건들 (예를 들어, 보다 높거나 보다 낮은 RF 전력, 보다 높거나 보다 낮은 RF 주파수, 보다 높거나 보다 낮은 플라즈마 듀티 사이클, 등), 상이한 타이밍, 상이한 압력, 상이한 기판 온도, 및/또는 상이한 반응 물질 기화 온도, 등을 사용할 수도 있다. 유사하게, 동작 205의 상이한 반복들은 상이한 전처리 화학 물질, 상이한 플라즈마 조건들 (예를 들어, 보다 높거나 낮은 RF 전력, 보다 높거나보다 낮은 플라즈마 듀티 사이클, 등), 상이한 타이밍, 상이한 압력, 및/또는 상이한 기판 온도, 등을 사용할 수도 있다. 일부 경우들에서, 동작 205는 일부 반복들로 실시될 수도 있지만 다른 반복들에서 생략될 수도 있다. 동작 207의 상이한 반복들은 상이한 증착 화학 물질, 상이한 증착 메커니즘, (예를 들어, 보다 높거나 보다 낮은 RF 전력, 보다 높거나 보다 낮은 RF 주파수, 보다 높거나 보다 낮은 플라즈마 듀티 사이클, 등), 상이한 타이밍, 상이한 압력, 상이한 기판 온도, 및/또는 상이한 반응 물질 기화 온도, 등을 유사하게 사용할 수도 있다.
상이한 반복들 사이에 하나 이상의 프로세싱 조건들을 변화시키는 일 이유는 보호 막 (310) 의 컨포멀도를 튜닝하는 것이다. 피처의 형상은 유전체 재료 내로 보다 깊게 에칭됨에 따라 변화한다. 그 결과, 보호 막에 대한 최적의 위치/깊이도 또한 변화한다. 보우가 형성되기 시작하는 (또는 허용된다면, 형성되기 시작할) 영역에서 보호 막을 타깃팅하는 것이 유리하다. 보우 영역에서, 보호 막은 상대적으로 보다 두껍게 증착될 수도 있고, 보우 영역보다 낮은 깊이들에서, 보호 막은 상대적으로 보다 얇거나 존재하지 않을 수도 있다. 이 두께의 차는 피처의 하단부가 목표된대로 에칭/개방되게 할 수도 있고, 이에 따라 보다 수직적인 측벽들을 형성한다. 이 결과를 달성하기 위해, 증착 조건들은 보호 막이 증착될 때마다 목표된 깊이로 형성되도록 동작 207의 반복 각각 동안 튜닝될 수 있다.
보호 막이 원자 층 증착을 통해 증착되는 일 예에서, 보호 막이 형성되는 깊이는 전구체의 도즈를 제어함으로써 튜닝될 수도 있다. 예를 들어, 보다 낮은 전구체 플로우 레이트들, 보다 짧은 전구체 도즈 시간들, 보다 낮은 압력, 및 (예를 들어, 전달 전에 기화되는 액상 반응 물질들에 대해) 보다 낮은 기화기 온도 각각은 기판 상으로 흡착에 이용 가능한 상대적으로 보다 적은 전구체를 발생시키고, 따라서 결과 피처 내로 깊게 연장하지 않는 보호 막들을 발생시킨다. 대조적으로, 보다 높은 전구체 플로우 레이트들, 보다 긴 전구체 도즈 시간들, 보다 높은 압력 및 보다 높은 기화기 온도 각각은 기판 상으로의 흡착에 이용 가능한 상대적으로 보다 많은 전구체를 발생시키고, 따라서 피처 내로 보다 깊게 연장하는 보호 막들을 발생시킨다. 보호 막이 화학적 기상 증착을 통해 증착되는 또 다른 예에서, 보호 막이 형성되는 깊이는 RF 전력과 같은 플라즈마 조건들을 제어함으로써 튜닝될 수도 있다. 보다 높은 RF 전력에서, 전구체 종의 보다 많은 해리가 있을 수 있고 따라서 보호 막은 보다 깊고 보다 컨포멀하게 형성된다. 대조적으로, 보다 낮은 RF 전력에서, 보호 막은 보다 덜 깊고 덜 컨포멀하게 형성된다. ALD 및 CVD 이외의 증착 메커니즘들이 다양한 경우들에서 사용될 수도 있다. 다양한 실시 예들에서, 보호 막은 부가적인 반복들이 수행되고 피처가 유전체 재료 (303) 내로 보다 깊게 에칭됨에 따라 피처 내에서 점점 더 깊은 깊이들에서 형성된다.
다양한 실시 예들에서, 에칭 동작 203 및 보호 막 증착 동작 207은 상기 논의된 바와 같이, 수회 순환적으로 반복된다. 예를 들어, 이들 동작들은 각각 적어도 2 회, 예를 들어 적어도 3 회, 또는 적어도 5 회 발생할 수도 있다. 일부 경우들에서, 사이클들의 수 (사이클 각각은 에칭 동작 203 및 보호 막 증착 동작 207을 포함함) 는 약 2 내지 10, 예를 들어 약 2 내지 5이다. 에칭 동작이 발생할 때마다, 에칭 깊이가 증가한다. 에칭된 거리는 사이클들 사이에서 균일할 수도 있고, 또는 불균일할 수도 있다. 특정한 실시 예들에서, 사이클 각각에서 에칭된 거리는 부가적인 에칭들이 수행됨에 따라 감소한다 (예를 들어, 나중에 수행된 에칭 동작들은 이전에 수행된 에칭 동작들보다 덜 광범위하게 에칭될 수도 있다). 증착 동작 207 각각에서 증착된 보호 막 (310) 의 두께는 사이클들 사이에서 균일할 수도 있고, 또는 이러한 코팅들의 두께는 가변할 수도 있다. 사이클 각각 동안 보호 막 (310) 에 대한 예시적인 두께들은 약 1 내지 10 ㎚, 예를 들어 약 3 내지 5 ㎚의 범위일 수도 있다. 또한, 형성되는 코팅의 타입은 사이클들 사이에 균일할 수도 있고, 또는 가변할 수도 있다.
도 2를 다시 참조하면, 일단 피처가 완전히 에칭되면, 방법은 보호 막이 피처의 측벽들로부터 선택 가능하게 제거되는 동작 211로 계속된다. 보호 막은 습식 세정 방법들 또는 건식 세정 방법들 (예를 들어, 플라즈마 세정 방법들) 을 통해 제거될 수도 있다. 보호 막의 제거는 특정한 실시 예들에서 유리할 수도 있다. 다양한 경우들에서, 피처 내에 남아 있는 전기적으로 전도성 재료가 거의 없거나 전혀 없다는 것을 보장하는 것이 유리할 수도 있다. 이러한 전도성 재료는 예를 들어, 디바이스의 상이한 층들 사이에 바람직하지 않게 쇼트를 형성할 수도 있다. 또한, 이러한 재료는 미래의 프로세싱 단계들에서 문제가될 수도 있고, 이는 목표된 재료로 피처를 라이닝하고 그리고/또는 충진할 수도 있다. 보호 막을 제거하기 위한 예시적인 프로세싱 조건들은 이하에 더 논의된다.
동작 213에서, 피처 내에 남아 있는 모든 보호 막은 선택 가능하게 산화될 수도 있다. 이 단계는 측벽들 상에 전기적으로 절연된 금속 옥사이드 (예를 들어, WOx, SnOx, MoOx, RuOx, AlOx, 또는 ZrOx) 를 형성할 수도 있다. 동작 211과 관련하여 논의된 바와 같이, 에칭 후에 전도성 재료가 피처 내에 남아 있지 않다는 것을 보장하는 것이 다양한 실시 예들에서 유리할 수도 있다. 남아 있는 모든 보호 막 재료를 전기적으로 절연된 금속 옥사이드 재료로 변환하는 것은 피처 내에 전기적으로 전도성 재료가 남아 있지 않다는 것을 보장한다. 남아 있는 보호 막을 산화시키기 위한 예시적인 프로세싱 조건들은 이하에 더 논의된다. 동작 213 후에, 방법은 완결된다.
에칭 동작 203 및 증착 동작 207은 동일한 반응 챔버에서 또는 상이한 반응 챔버들에서 발생할 수도 있다. 일 예에서, 에칭 동작 203은 제 1 반응 챔버에서 발생하고 증착 동작 207은 제 2 반응 챔버에서 발생하고, 제 1 반응 챔버 및 제 2 반응 챔버는 함께 클러스터 툴과 같은 멀티-챔버 프로세싱 장치를 형성한다. 로드록들 및 다른 적절한 진공 시일들이 특정한 경우들에서 관련 챔버들 사이에서 기판을 이송하기 위해 제공될 수도 있다. 기판은 로봇 암 또는 다른 기계적 구조에 의해 이송될 수도 있다. 에칭을 위해 사용된 반응 챔버는 예를 들어 CA, Fremont 소재의 Lam Research Corporation으로부터 입수 가능한 2300® Flex™ 제품군으로부터의 Flex™ 반응 챔버일 수도 있다. 증착을 위해 사용된 반응 챔버는 모두 Lam Research Corporation으로부터 입수 가능한 Vector® 제품군 또는 Altus® 제품군으로부터의 챔버일 수도 있다. 에칭 및 증착 모두를 위한 결합된 반응기의 사용은 기판을 이송할 필요성이 회피되기 때문에 특정한 실시 예들에서 유리할 수도 있다. 에칭 및 증착을 위한 상이한 반응기들의 사용은 반응기들이 특히 동작 각각에 대해 최적화되는 것이 바람직한 다른 실시 예들에서 유리할 수도 있다. 관련된 반응 챔버들은 이하에 더 논의된다.
주지된 바와 같이, 증착 동작은 에칭 동작 동안 피처의 측방향 에칭을 최소화하거나 방지하는 목표된 컨포멀도 및 깊이로 보호 층을 형성함으로써 에칭 동작을 최적화하는 것을 돕는다. 이는 보잉이 거의 없거나 전혀 없는 매우 수직 측벽들을 갖는 에칭된 피처들의 형성을 촉진한다. 특정한 구현 예들에서, 적어도 약 80의 종횡비를 갖는 최종 에칭된 피처는 약 60 ％ 미만의 보우를 갖는다 (가장 넓은 임계 치수-그 아래의 가장 좁은 임계 치수/그 아래의 가장 좁은 임계 치수 * 100으로 측정됨). 예를 들어, 50 ㎚의 가장 넓은 CD 및 40 ㎚의 가장 좁은 CD를 갖는 피처 (피처에서 40 ㎚ CD가 50 ㎚ CD 아래에 위치됨) 는 25 ％ (100*(50 ㎚ - 40 ㎚)/40 ㎚ = 25 ％) 의 보우를 갖는다.
IV. 프로세스 동작들의 재료들 및 파라미터들
A. 기판
본 명세서에 개시된 방법들은 상부에 유전체 재료들을 갖는 반도체 기판들을 에칭하는데 특히 유용하다. 예시적인 유전체 재료들은 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 옥시나이트라이드들, 옥시카바이드들, 카보-나이트라이드들, 이들 재료들의 도핑된 (예를 들어, 붕소, 인, 등으로 도핑된) 버전들, 및 이들 재료들의 임의의 조합들로부터의 라미네이트들을 포함한다. 특정한 예시적인 재료들은 SiO2, SiN, SiON, SiOC, SiCN, 등의 화학량론적 및 비-화학량론적 제제들을 포함한다. 상기 주지된 바와 같이, 에칭되는 유전체 재료는 재료의 2 이상의 타입/층을 포함할 수도 있다. 특정한 경우들에서, 유전체 재료는 SiN 및 SiO2의 교번하는 층들 또는 폴리실리콘 및 SiO2의 교번하는 층들에 제공될 수도 있다. 추가 세부 사항은 상기 제공되었다. 기판은 피처들이 에칭될 위치를 규정하는 위에 놓인 마스크 층을 가질 수도 있다. 특정한 경우들에서, 마스크 층은 탄소 또는 실리콘이다. 마스크에 대한 예시적인 두께들은 약 500 내지 1500 ㎚일 수도 있다.
B. 에칭 프로세스
다양한 실시 예들에서, 에칭 프로세스는 반응 챔버 내로 (종종 샤워 헤드를 통해) 화학적 에천트를 흘리고, 특히 에천트로부터 플라즈마를 생성하고, 기판을 플라즈마에 노출하는 것을 수반하는 반응성 이온 에칭 프로세스이다. 플라즈마는 에천트 화합물(들) 을 중성 종 및 이온 종 (예를 들어, CF, CF2 및 CF3과 같은 대전된 또는 중성 재료들) 으로 해리한다. 플라즈마는 많은 경우들에서 용량 결합 플라즈마이지만, 다른 타입들의 플라즈마가 적절하게 사용될 수도 있다. 플라즈마 내의 이온들은 웨이퍼를 향해 지향되고 유전체 재료로 하여금 충돌시 에칭되게 한다.
에칭 프로세스를 수행하도록 사용될 수도 있는 예시적인 장치는 CA, Fremont 소재의 Lam Research Corporation으로부터 입수 가능한 반응성 이온 에칭 반응기들의 2300® FLEX™ 제품군을 포함한다. 이 타입의 에칭 반응기는 다음의 미국 특허들에 더 기술되고 (describe), 이들 각각은 전체가 참조로서 본 명세서에 인용된다: 미국 특허 제 8,552,334 호 및 미국 특허 제 6,841,943 호.
유전체 재료 내로 피처들을 에칭하기 위해 다양한 반응 물질 옵션들이 이용 가능하다. 특정한 경우들에서, 에칭 화학 물질은 하나 이상의 플루오로카본들을 포함한다. 이들 또는 다른 경우들에서, 에칭 화학 물질은 NF3와 같은 다른 에천트들을 포함할 수도 있다. 하나 이상의 공-반응 물질들이 또한 제공될 수도 있다. 일부 경우들에서 산소 (O2) 또는 또 다른 산화제가 공-반응 물질로서 제공된다. 산소는 보호 폴리머 측벽 코팅 (예를 들어, 도 3a 내지 도 3c의 플루오로카본-기반 코팅 (304)) 의 형성을 완화하는 것을 도울 수도 있다.
특정한 구현 예들에서, 에칭 화학 물질은 플루오로카본들 및 산소의 조합을 포함한다. 예를 들어, 일 예에서 에칭 화학 물질은 C4F6, C4F8, NF3, CO, CF4, 및 O2를 포함한다. 비-통상적인 화학 물질들과 같이, 다른 종래의 에칭 화학 물질들이 또한 사용될 수 있다. 플루오로카본들은 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 레이트로 흐를 수도 있다. C4F6 및 C4F8이 사용되는 경우, C4F6의 플로우는 약 10 내지 200 sccm의 범위일 수도 있고 C4F8의 플로우는 약 10 내지 200 sccm의 범위일 수도 있다. 산소의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 범위일 수도 있다. NF3의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 범위일 수도 있다. 테트라플루오로메탄의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 범위일 수도 있다. 일산화탄소의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 범위일 수도 있다. 이들 레이트들은 단일 300 ㎜ 웨이퍼를 프로세싱하도록 사용되는 대략 50 리터의 리액터 체적에서 적절하다. 본 명세서의 플로우 레이트들은 상이한 사이즈들의 반응기들에 대해 적절하게 스케일링될 수도 있고, 다른 사이즈들의 기판들에 대한 기판 면적에 기초하여 선형으로 스케일링될 수도 있다.
일부 실시 예들에서, 에칭 동안 기판 온도는 약 0 내지 100 ℃이다. 일부 실시 예들에서, 에칭 동안 압력은 약 10 내지 50 mTorr이다. 이온 에너지는 예를 들어 약 1 내지 10 ㎸로 상대적으로 높을 수도 있다. 이온 에너지는 인가된 RF 전력에 의해 결정된다. 다양한 경우들에서, 듀얼-주파수 RF 전력이 플라즈마를 생성하도록 사용된다. 따라서, RF 전력은 제 1 주파수 컴포넌트 (예를 들어, 약 2 ㎒) 및 제 2 주파수 컴포넌트 (예를 들어, 약 60 ㎒) 를 포함할 수도 있다. 상이한 전력들이 주파수 컴포넌트 각각에 제공될 수도 있다. 예를 들어, 제 1 주파수 컴포넌트 (예를 들어, 약 2 ㎒) 는 약 3 내지 15 kW, 예를 들어 약 10 kW의 전력으로 제공될 수도 있고, 제 2 주파수 컴포넌트 (예를 들어, 약 60 ㎒) 는 보다 낮은 전력, 예를 들어 약 0.5 내지 6 ㎾, 예를 들어 약 4 ㎾으로 제공될 수도 있다. 이들 전력 레벨들은 RF 전력이 단일 300 ㎜ 웨이퍼로 전달된다고 가정한다. 전력 레벨들은 부가적인 기판들 및/또는 다른 사이즈들의 기판들에 대한 기판 면적에 기초하여 선형으로 스케일링될 수 있다 (따라서 기판에 전달된 균일한 전력 밀도를 유지한다).
에칭 프로세스의 사이클 각각은 유전체 재료를 어느 정도 에칭한다. 사이클 각각 동안 에칭된 거리는 약 10 내지 500 ㎚, 예를 들어 약 50 내지 200 ㎚일 수도 있다. 총 에칭 깊이는 특정한 적용 예에 종속될 것이다. 일부 경우들 (예를 들어, DRAM) 에 대해 총 에칭 깊이는 약 1.5 내지 2 ㎛일 수도 있다. 다른 경우들 (예를 들어, VNAND) 에 대해 총 에칭 깊이는 적어도 약 3 ㎛, 예를 들어 적어도 약 4 ㎛, 또는 적어도 약 8 ㎛, 또는 적어도 약 10 ㎛일 수도 있다. 이들 또는 다른 경우들에서, 총 에칭 깊이는 약 15 ㎛ 이하일 수도 있다.
도 3a 내지 도 3c의 논의에서 설명된 바와 같이, 에칭 프로세스는 플루오로카본-기반 코팅 (304) 을 생성할 수 있다. 그러나, 이 플루오로카본-기반 코팅의 깊이는 피처의 상부 부분 근방의 영역으로 제한될 수도 있고, 측벽 보호가 가장 필요한 피처 내로 연장하지 않을 수도 있다. 따라서, 본 명세서에 기술된 바와 같이, 보우가 달리 형성될 영역을 타깃으로 하는 보호 막을 형성하도록 별도의 증착 동작이 수행된다.
C. 증착 프로세스
증착 프로세스는 주로 에칭된 피처들 내의 측벽들 상에 보호 층을 증착하도록 수행된다. 이 보호 층은 고 종횡비 피처들에서도 피처 내에서 목표된 깊이로 연장되어야 한다. 피처 내 목표된 위치들에서 보호 층의 형성은 상대적으로 낮은 부착 계수들을 갖는 반응 물질들에 의해 그리고/또는 전구체 도즈 인자들을 제어함으로써 인에이블될 (enable) 수도 있다. 또한, 흡착-제한된 증착 (예를 들어, ALD 반응들) 에 의존하는 반응 메커니즘들은 피처 내 목표된 위치들에서 보호 층의 형성을 촉진할 수 있다. 보호 층의 증착은 피처가 부분적으로 에칭된 후 시작된다. 도 2의 논의에서 주지된 바와 같이, 증착 동작은 피처가 유전체 재료 내로 보다 깊게 에칭될 때 부가적인 측벽 보호를 형성하도록 에칭 동작과 함께 순환될 수도 있다.
일부 경우들에서, 보호 층의 증착은 피처가 최종 깊이의 적어도 약 1/3로 에칭되는 시점 또는 후에 시작된다. 일부 실시 예들에서, 일단 피처가 적어도 약 2, 적어도 약 5, 적어도 약 10, 적어도 약 15, 적어도 약 20, 또는 적어도 약 30의 종횡비에 도달하면, 보호 층의 증착이 시작된다. 이들 또는 다른 경우들에서, 증착은 피처가 약 4, 약 10, 약 15, 약 20, 약 30, 약 40, 또는 약 50의 종횡비에 도달하기 전에 시작될 수도 있다. 일부 실시 예들에서, 증착은 피처가 적어도 약 1 ㎛ 깊이, 또는 적어도 약 1.5 ㎛ 깊이 후 (예를 들어, 최종 피처 깊이가 3 내지 4 ㎛인 VNAND 실시 예들에서) 에 시작된다. 다른 실시 예들에서, 증착은 피처가 적어도 약 600 ㎚ 깊이, 또는 적어도 약 800 ㎚ 깊이인 후 (예를 들어, 최종 피처 깊이가 1.5 내지 2 ㎛인 DRAM 실시 예들에서) 에 시작된다. 보호 층의 증착을 개시하기 위한 최적의 시간은 측벽들이 그렇지 않으면 보우를 형성하도록 오버에칭되기 직전이다. 이 발생의 정확한 타이밍은 에칭될 피처의 형상, 에칭될 재료, 에칭 및 보호 층을 증착하기 위해 사용된 화학 물질, 및 관련 재료들을 에칭하고 증착하기 위해 사용된 프로세스 조건들에 종속된다.
증착 프로세스 동안 형성되는 보호 층은 특정한 조성을 가질 수도 있다. 설명된 바와 같이, 보호 층은 에칭된 피처 내로 깊게 침투해야 하고, 피처를 에칭하도록 사용된 에칭 화학 물질에 상대적으로 내성이 있어야 한다. 다양한 경우들에서, 보호 층은 금속-함유 층, 예컨대 텅스텐, 주석, 및/또는 몰리브덴을 포함하는 층일 수도 있다. 보호 층을 위해 특히 유망한 재료들은 WCN, WS, Sn, SnOx, SnN, SnC, SnCN, SnS, Mo, MoOx, MoC, MoN, MoCN, MoS, RuCN, RuS, AlCN, AlS, Zr, ZrC, ZrN, ZrCN, ZrOx 및 ZrO를 포함한다. 에칭 동안 피처의 측벽들 상에 존재할 때, 이들 재료들은 약 200 : 1 내지 1000 : 1의 에칭 선택도를 나타낼 수도 있다. 즉, 에칭 동안 유전체 재료는 보호 막보다 200 내지 1000 배 빠른 레이트로 제거될 수도 있다. 다양한 경우들에서, 보호 막은 적어도 약 500 : 1의 에칭 선택도를 나타낸다.
보호 막이 산소를 포함하면, 산소-함유 반응 물질이 사용될 수도 있다. 산소-함유 반응 물질들의 예들은 이로 제한되는 것은 아니지만, 산소 (O2), 오존 (O3), 아산화 질소 (nitrous oxide) (N2O), 산화 질소 (NO), 이산화질소 (nitrogen dioxide) (NO2), 삼산화이질소 (dinitrogen trioxide) (N2O3), 사산화이질소 (dinitrogen tetroxide) (N2O4), 오산화이질소 (dinitrogen pentoxide) (N2O5), 일산화탄소 (CO), 이산화탄소 (CO2), 황산화물 (sulfur oxide) (SO), 이산화황 (SO2), 산소 함유 하이드로카본 (CxHyOz), 물 (H2O), 포름알데히드 (CH2O), 카르보닐설파이드 (carbonyl sulfide) (COS), 이들의 혼합물, 등을 포함한다.
보호 막이 질소를 포함하는 경우, 질소-함유 반응 물질이 사용될 수도 있다. 질소-함유 반응 물질은 적어도 하나의 질소, 예를 들어 질소 (N2), 암모니아 (NH3), 하이드라진 (N2H4), 아민들 (예를 들어, 탄소 베어링 (bearing) 아민들) 예컨대 메틸아민 (CH5N), 디메틸아민 ((CH3)2NH), 에틸아민 (C2H5NH2), 이소프로필아민 (C3H9N), t-부틸아민 (C4H11N), 디-t-부틸아민 (C8H19N), 사이클로프로필아민 (C3H5NH2), sec-부틸아민 (C4H11N), 사이클로부틸아민 (C4H7NH2), 이소아밀아민 (C5H13N), 2-메틸부탄-2-아민 (C5H13N), 트리메틸아민 (C3H9N), 디이소프로필아민 (C6H15N), 디에틸이소프로필아민 (C7H17N), 디-t-부틸하이드라진 (C8H20N2), 뿐만 아니라 아닐린들, 피리딘들, 및 벤질아민들과 같은 방향족 함유 아민들을 함유한다. 아민들은 1 차, 2 차, 3 차 또는 4 차 (예를 들어, 테트라알킬암모늄 화합물) 일 수도 있다. 질소-함유 반응 물질은 질소 이외의 헤테로 원자들, 예를 들어, 하이드록실아민, t-부틸옥시카르보닐 아민 및 N-t-부틸 하이드록실아민은 질소-함유 반응 물질들을 포함할 수 있다. 다른 예들은 아산화질소 (N2O), 산화질소 (NO), 이산화질소 (NO2), 삼산화이질소 (N2O3), 사산화이질소 (N2O4) 및/또는 오산화이질소 (N2O5) 와 같은 NxOy 화합물들을 포함한다.
보호 막이 탄소를 포함하는 경우, 탄소-함유 반응 물질이 사용될 수도 있다. 탄소-함유 반응 물질들의 예들은 하이드로카본들 (CxHy) 산소-함유 하이드로카본들 (CxHyOz), 카르보닐설파이드 (COS), 카본 디설파이드 (carbon disulfide) (CS2), 플루오로카본들 (CxFy), 하이드로플루오로카본들 (CxHyFz), 등을 포함한다.
보호 막이 황을 포함하는 경우, 황-함유 반응 물질이 사용될 수도 있다. 황-함유 반응 물질들의 예들은 이로 제한되는 것은 아니지만, 황화수소 (hydrogen sulfide) (H2S), 카르보닐설파이드 (COS), 등을 포함한다.
보호 막이 금속을 포함하는 경우, 금속-함유 반응 물질이 사용될 수도 있다. 예시적인 금속들은 텅스텐, 주석, 몰리브덴, 지르코늄, 알루미늄, 및 루테늄을 포함하지만 이로 제한되지 않는다.
예시적인 텅스텐-함유 반응 물질들은 이로 제한되는 것은 아니지만, 비스 (부틸사이클로펜타디에닐) 텅스텐 (IV) 디요오드화물 (bis(butylcyclopentadienyl)tungsten(IV) diiodide) (C18H26I2W); 비스 (tert-부틸이미노) 비스 (tert-부틸아미노) 텅스텐 (bis(tert-butylimino)bis(tert-butylamino)tungsten) ((C4H9NH)2W(C4H9N)2); 비스 (tert-부틸이미노) 비스 (디메틸 아미노) 텅스텐 (VI) (bis(tert-butylimino)bis(dimethylamino)tungsten(VI)) (((CH3)3CN)2W(N(CH3)2)2); 비스 (사이클로펜타디에닐) 텅스텐 (IV) 디클로라이드 (bis(cyclopentadienyl)tungsten(IV) dichloride) (C10H10Cl2W); 비스 (사이클로펜타디에닐) 텅스텐 (IV) 디하이드라이드 (bis(cyclopentadienyl)tungsten(IV) dihydride) (C10H12W); 비스 (이소프로필 사이클로펜타디에닐) 텅스텐 (IV) 디하이드라이드 (bis(isopropylcyclopentadienyl)tungsten(IV) dihydride) ((C5H4CH(CH3)2)2WH2); 사이클로펜타디에닐 텅스텐 (II) 트리카르보닐 하이드라이드 (cyclopentadienyltungsten(II) tricarbonyl hydride) (C8H6O3W); 테트라카르보닐 (1,5-사이클로옥타디엔) 텅스텐 (0) (tetracarbonyl(1,5-cyclooctadiene)tungsten(0)) (C12H12O4W); 트리아민텅스텐 (IV) 트리카르보닐 (triamminetungsten(IV) tricarbonyl) ((NH3)3W(CO)3); 텅스텐 헥사카르보닐 (W(CO)6), 등을 포함한다.
예시적인 주석-함유 반응 물질들은 이로 제한되는 것은 아니지만, 비스[비스(트리메틸실릴)아미노]틴 (II) (bis[bis(trimethylsilyl)amino]tin(II)) ([[(CH3)3Si]2N]2Sn); 헥사페닐디틴 (IV) (hexaphenylditin(IV)) ([(C6H5)3Sn]2); 테트라알릴틴 (tetraallyltin) ((H2C=CHCH2)4Sn); 테트라키스(디에틸아미도)틴 (IV) (tetrakis(diethylamido)tin(IV)) ([(C2H5)2N]4Sn); 테트라키스(디메틸아미도)틴 (IV) (tetrakis(dimethylamido)tin(IV)) ([(CH3)2N]4Sn); 테트라메틸틴 (tetramethyltin) (Sn(CH3)4); 테트라비닐틴 (tetravinyltin) (Sn(CH=CH2)4); 틴 (II) 아세틸아세토네이트 (tin(II) acetylacetonate) (C10H14O4Sn); 트리메틸(페닐에티닐)틴 (trimethyl(phenylethynyl)tin) (C6H5C≡CSn(CH3)3); 트리메틸(페닐)틴 (trimethyl(phenyl)tin) (C6H5Sn(CH3)3), 등을 포함한다.
예시적인 몰리브덴-함유 반응 물질들은 (바이사이클로[2.2.1]헵타-2,5-디엔)테트라카르보닐몰리브덴 (0) ((bicyclo[2.2.1]hepta-2,5-diene)tetracarbonylmolybdenum(0)) (C11H8MoO4); 비스(사이클로펜타디에닐)몰리브덴 (IV) 디클로라이드 (bis(cyclopentadienyl)molybdenum(IV) dichloride) (C10H10Cl2Mo); 사이클로펜타디에닐몰리브덴 (II) 트리카르보닐 (cyclopentadienylmolybdenum(II) tricarbonyl) (C16H10Mo2O6); 몰리브덴헥사카르보닐 (molybdenumhexacarbonyl) (Mo(CO)6); (프로필사이클로펜타디에닐)몰리브덴 (I) 트리카르보닐 (propylcyclopentadienyl)molybdenum(I) tricarbonyl) (C22H22Mo2O6), 등을 포함한다.
예시적인 루테늄-함유 반응 물질들은 이로 제한되는 것은 아니지만, 비스(사이클로펜타디에닐)루테늄(II) (bis(cyclopentadienyl)ruthenium(II)) (C10H10Ru); 비스(에틸사이클로펜타디에닐)루테늄(II) (bis(ethylcyclopentadienyl)ruthenium(II)) (C7H9RuC7H9); 트리루테늄 도데카카르보닐 (triruthenium dodecacarbonyl) (Ru3(CO)12), 등을 포함한다.
예시적인 알루미늄-함유 반응 물질들은 이로 제한되는 것은 아니지만, 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵타네디오네이트) (aluminum tris(2,2,6,6-tetramethyl-3,5-heptanedionate)) (Al(OCC(CH3)3CHCOC(CH3)3)3); 트리이소부틸알루미늄 (triisobutylaluminum) ([(CH3)2CHCH2]3Al); 트리메틸알루미늄 (trimethylaluminum) ((CH3)3Al); 트리스(디메틸아미도)알루미늄(III) (tris(dimethylamido)aluminum(III)) (Al(N(CH3)2)3), 등을 포함한다.
예시적인 지르코늄-함유 반응 물질들은 이로 제한되는 것은 아니지만, 비스(사이클로펜타디에닐)지르코늄(IV) 디하이드라이드 (bis(cyclopentadienyl)zirconium(IV) dihydride) (C10H12Zr); 비스(메틸-η5-사이클로펜타디에닐)메톡시메틸지르코늄 (bis(methyl-η5-cyclopentadienyl)methoxymethylzirconium) (Zr(CH3C5H4)2CH3OCH3); 디메틸비스(펜타메틸사이클로펜타디에닐)지르코늄(IV) dimethylbis(pentamethylcyclopentadienyl)zirconium(IV)) (C22H36Zr); 테트라키스(디에틸아미도)지르코늄(IV) (tetrakis(diethylamido)zirconium(IV)) ([(C2H5)2N]4Zr); 테트라키스(디메틸아미도)지르코늄(IV) (tetrakis(dimethylamido)zirconium(IV)) ([(CH3)2N]4Zr); 테트라키스(디메틸아미도)지르코늄(IV) (tetrakis(dimethylamido)zirconium(IV)) (([(CH3)2N]4Zr); 테트라키스(에틸메틸아미도)지르코늄 (IV) (tetrakis(ethylmethylamido)zirconium(IV)) (Zr(NCH3C2H5)4); 지르코늄(IV)디부톡사이드(비스-2,4-펜탄디오네이트) (zirconium(IV) dibutoxide(bis-2,4-pentanedionate)) (C18H32O6Zr); 지르코늄 (IV) 2-에틸헥사노 에이트 (zirconium(IV) 2-ethylhexanoate) (Zr(C8H15O2)4); 지르코늄 테트라키스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) (zirconium tetrakis(2,2,6,6-tetramethyl-3,5-heptanedionate)) (Zr(OCC(CH3)3CHCOC(CH3)3)4), 등을 포함한다.
개시된 전구체들은 제한하는 것으로 의도되지 않는다. 다른 반응 물질들이 또한 당업자에 의해 공지된 바와 같이 사용될 수도 있다. 종종, 산소는 하나 이상의 반응 물질들과 함께 제공될 수도 있다. 일부 실시 예들에서, 기판 상의 피처들을 규정하도록 사용된 마스크 층은 산화에 민감할 수도 있다. 탄소 기반 마스크 재료들은 증착 단계 동안 산화로부터 발생하는 손상에 특히 민감할 수도 있다. 본 명세서의 특정한 실시 예들에서, 금속 옥사이드 보호 층은 금속-함유 반응 물질 및 COS (carbonyl sulfide) 의 조합을 사용하여 형성될 수도 있다. 카르보닐설파이드는 산화-민감 마스크 재료들을 손상시키지 않고 옥사이드들을 형성하는 것으로 나타났다.
일부 실시 예들에서, 보호 막은 텅스텐 카보나이트라이드, 텅스텐 설파이드, 주석, 주석 옥사이드, 주석 나이트라이드, 주석 카바이드, 주석 카보나이트라이드, 주석 설파이드, 몰리브덴, 몰리브덴 옥사이드, 몰리브덴 카바이드, 몰리브덴 나이트라이드, 몰리브덴 카보나이트라이드, 몰리브덴 설파이드, 루테늄 카보나이트라이드, 루테늄 설파이드, 알루미늄 카보나이트라이드, 알루미늄 설파이드, 지르코늄, 지르코늄 옥사이드, 지르코늄 나이트라이드, 지르코늄 카바이드, 지르코늄 카보나이트라이드, 지르코늄 설파이드, 및 이들의 조합들로 구성된 그룹으로부터 선택된 재료로 이루어질 수도 있다.
상기 주지된 바와 같이, 보호 층을 형성하기 위해 사용된 전구체(들) 및 이의 단편들은 상대적으로 낮은 부착 계수들을 가질 수도 있고, 이에 따라 전구체들로 하여금 에칭된 피처들 내에서 목표된 깊이로 침투하게 한다. 일부 경우들에서, (관련된 증착 조건들에서) 전구체들의 부착 계수는 약 0.05 이하, 예를 들어 약 0.001 이하일 수도 있다. 유사하게, 보호 막을 형성하도록 사용된 전구체(들) 및 이의 단편들은 상대적으로 낮은 재조합 레이트를 가질 수도 있다. 낮은 재조합 레이트를 갖는 종들은 반응성을 유지하면서 피처 내로 깊숙이 보다 잘 침투할 수 있다. 손실 계수는 표면들 상의 재결합 및 흡수 모두로 인한 반응 물질 종의 손실을 다룬다. 다수의 실시 예들에서, 손실 계수는 상대적으로 낮고, 반응 물질 종들이 반응성을 유지하면서 고 종횡비 피처들 내로 깊게 침투 및 잔존할 (survive) 수 있도록 한다. 이는 보호 코팅이 부분적으로 에칭된 피처의 길이/깊이의 상당한 부분을 따라 증착되게 한다. 특정한 경우들에서 코팅은 피처의 전체 길이를 따라 증착될 수도 있다. 다양한 경우들에서, 손실 계수는 약 0.005 미만일 수도 있다.
보호 막을 형성하기 위한 반응 메커니즘은 순환적 (예를 들어, ALD) 또는 연속적 (예를 들어, CVD) 일 수도 있다. 고 종횡비로 보호 막의 형성을 발생시키는 임의의 방법이 사용될 수도 있다. 언급된 바와 같이, ALD 반응들은 튜닝 가능한 컨포멀도 및 흡착-제한된 특성들로 인해 이 목적에 특히 잘 맞을 수도 있다. 그러나, 에칭된 피처의 깊은 측벽들을 보호하기 위해 목표된 깊이에서 막이 형성될 수 있는 한, 다른 타입들의 반응들이 사용될 수도 있다.
간략하게, ALD 반응들은 다음 동작들: (a) 흡착된 전구체 층을 형성하기 위한 제 1 반응 물질의 전달, (b) 반응 챔버로부터 흡착되지 않은 제 1 반응 물질을 제거하기 위한 선택가능한 퍼지 동작, (c) 제 2 반응 물질의 전달, 및 기판 상에서 제 1 반응 물질과 제 2 반응 물질 사이의 반응, (d) 과잉 반응 물질들 및 부산물들을 제거하기 위한 선택가능한 퍼지, 및 (e) 막이 목표된 두께에 도달할 때까지 동작 (a) 내지 동작 (d) 를 반복하는 동작을 순환적으로 수행하는 것을 수반한다. 반응 물질들이 분리된 시간들에 제공되고 반응은 표면 반응이기 때문에, 방법은 어느 정도 흡착이 제한될 수도 있다. 이는 목표된 측벽 위치에서 리세스된 피처들을 라이닝할 수 있는 튜닝 가능하게 컨포멀한 막들의 형성을 발생시키고, 따라서 보우 형성을 방지한다. 대조적으로, CVD 방법들은 통상적으로 반응 물질(들)이 연속적인 (비순환적) 방식으로 기판에 전달되는 가스상 반응들을 수반한다. 일부 CVD 방법들은 상대적으로 높고/원하는 정도의 컨포멀도로 수행될 수 있다.
다음의 반응 조건들은 증착 반응이 플라즈마 보조된 ALD 방법들을 통해 발생하는 특정한 실시 예들에서 사용될 수도 있다. 기판 온도는 약 0 내지 500 ℃, 예를 들어 약 20 내지 200 ℃로 유지될 수도 있다. 압력은 약 100 또는 200 mTorr (예를 들어, 각각 약 13 또는 26 Pa) 만큼 낮게 그리고 약 1, 2, 또는 3 Torr (예를 들어, 각각 약 130, 270, 또는 400 Pa) 만큼 높게 유지될 수도 있다. 이온 에너지는 예를 들어 약 1 ㎸ 미만으로 상대적으로 낮을 수도 있다. 플라즈마를 생성하기 위해 사용된 RF 주파수는 약 60 ㎒일 수도 있지만, 다른 주파수들이 또한 사용될 수도 있다. RF 전력은 수백 W, 예를 들어 약 500 W 이하 (예를 들어, 약 7100 W/㎡ 이하), 약 400 W 이하 (예를 들어, 약 7100 W/㎡ 이하), 또는 약 300 W 이하 (예를 들어, 약 7100 W/㎡ 이하) 일 수도 있다. 보고된 전력 레벨들은 전력이 단일 300 ㎜ 웨이퍼로 전달된다고 가정하고, 전력은 부가적인 또는 상이하게 사이즈가 결정된 (sized) 기판들에 대한 기판 면적에 기초하여 선형으로 스케일링된다. ALD 사이클 각각 동안, 흡착 반응 물질은 약 0.5 내지 20 초의 지속 기간 동안, 약 50 내지 1000 sccm의 플로우 레이트로 전달될 수도 있다. 제 1 퍼지는 약 0 내지 60 초의 지속 기간을 가질 수도 있다. 플라즈마는 약 0.5 내지 120 초의 지속 기간 동안, 약 50 내지 1000 sccm의 반응 물질 (반응 물질과 함께 제공된 임의의 불활성 가스 제외) 의 플로우 레이트로 기판에 노출될 수도 있다. 플라즈마 노출 동안 수소의 플로우 레이트는 약 0 내지 1000 sccm일 수도 있다. RF 후 퍼지는 약 0 내지 60 초의 지속 기간을 가질 수도 있다. 이들 조건들은 피처 내 목표된 깊이에서 보호 막의 증착을 목표로 하도록 증착 각각 동안 조정될 수 있다.
다음의 반응 조건들은 증착 반응이 열적 (비-플라즈마) ALD 방법들을 통해 발생하는 다양한 실시 예들에서 사용될 수도 있다. 기판 온도는 약 150 내지 500 ℃, 예를 들어 약 250 내지 400 ℃로 유지될 수도 있다. 압력은 약 100 또는 200 mTorr (예를 들어, 각각 약 13 또는 26 Pa) 만큼 낮게, 그리고 약 1, 2 또는 3 Torr (예를 들어, 각각 약 130, 270, 또는 400 Pa) 만큼 높게 유지될 수도 있다. ALD 사이클 각각 동안, 흡착 반응 물질은 약 0.15 내지 20 초의 지속 기간 동안, 약 50 내지 1000 sccm의 플로우 레이트로 전달될 수도 있다. 제 1 퍼지는 약 0 내지 60 초의 지속 기간을 가질 수도 있다. 플라즈마는 약 0.15 내지 120 초의 지속 기간 동안, 약 50 내지 1000 sccm의 반응 물질 (반응 물질과 함께 제공된 임의의 불활성 가스 제외) 의 플로우 레이트로 기판에 노출될 수도 있다. 제 2 퍼지는 약 0 내지 60 초의 지속 기간을 가질 수도 있다. 이들 조건들은 피처 내 목표된 깊이에서 보호 막의 증착을 목표로 하도록 증착 각각 동안 조정될 수 있다.
다음의 반응 조건들은 증착 반응이 플라즈마 보조된 CVD 방법들을 통해 발생하는 특정한 실시 예들에서 사용될 수도 있다. 기판 온도는 약 0 내지 500 ℃, 예를 들어 약 20 내지 200 ℃로 유지될 수도 있다. 압력은 약 100 내지 3000 mT (예를 들어, 13 내지 400 Pa) 로 유지될 수도 있다. 플라즈마를 생성하기 위해 사용된 RF 주파수는 2 내지 60 ㎒일 수도 있다. 플라즈마를 생성하기 위해 사용된 RF 전력은 약 50 내지 2000 W (예를 들어, 약 700 내지 28,000 W/㎡), 예를 들어 약 100 내지 800 W (예를 들어, 약 1,400 내지 11,300 W/㎡) 일 수도 있다. 반응 물질 전달 및 플라즈마 노출의 지속 기간은 약 1 내지 180 초일 수도 있다. 플로우 레이트들은 특정한 반응 물질들에 종속된다. 이들 조건들은 피처 내 목표된 깊이에서 보호 막의 증착을 목표로 하도록 증착 각각 동안 조정될 수 있다.
다음의 반응 조건들은 증착 반응이 열적 (비-플라즈마) CVD 방법들을 통해 발생하는 특정한 실시 예들에서 사용될 수도 있다. 기판 온도는 약 -10 내지 500 ℃, 예를 들어 약 20 내지 300 ℃로 유지될 수도 있다. 압력은 약 100 내지 3000 mT (예를 들어, 13 내지 400 Pa) 로 유지될 수도 있다. 반응 물질 전달의 지속 기간은 약 1 내지 180 초일 수도 있다. 플로우 레이트들은 특정한 반응 물질들에 종속된다. ALD 및 CVD 반응 조건들은 지침 (guidance) 으로서 제공되고 제한하는 것으로 의도되지 않는다. 이들 조건들은 피처 내 목표된 깊이에서 보호 막의 증착을 목표로 하도록 증착 각각 동안 조정될 수 있다.
플라즈마가 사용되는 특정한 실시 예들에서, 플라즈마는 용량 결합 플라즈마일 수도 있다. 일부 다른 실시 예들에서, 플라즈마는 유도 결합 플라즈마, 리모트로 생성된 플라즈마, 마이크로파 플라즈마, 등일 수도 있다. 일부 구현 예들에서, 플라즈마는 상기 언급된 바와 같이 하나 이상의 주파수들에서 생성된 용량 결합 플라즈마이다. 플라즈마를 생성하기 위해 사용된 주파수 또는 주파수들은 저 주파수 (LF) 컴포넌트들 및/또는 고 주파수 (HF) 컴포넌트들을 포함할 수도 있다. 일부 경우들에서 HF 주파수들만이 플라즈마가 존재하는 특정한 프로세싱 단계들 동안 사용된다.
D. 마스크 도핑 프로세스
마스크 층은 도 2의 동작 201과 관련하여 설명된 바와 같이, 하나 이상의 재료로 선택 가능하게 도핑될 수도 있다. 많은 경우들에서, 마스크 층은 탄소 또는 실리콘이다. 마스크 층은 다양한 구현 예들에서 하나 이상의 금속들로 도핑될 수도 있다. 마스크 층 내로 도핑된 금속은 측벽들 상에 증착된 보호 막에 존재하는 금속과 동일할 수도 있다. 대안적으로 또는 부가적으로, 마스크 층은 붕소로 도핑될 수도 있다.
특정한 예에서, 마스크 층은 텅스텐으로 도핑된 탄소이다. 이들 또는 다른 경우들에서, 보호 막은 텅스텐 카보나이트라이드 또는 텅스텐 설파이드와 같은 텅스텐-함유 재료를 포함할 수도 있다. 또 다른 예에서, 마스크 층은 주석으로 도핑된 탄소이다. 이들 또는 다른 경우들에서, 보호 막은 주석, 주석 옥사이드, 주석 나이트라이드, 주석 카바이드, 주석 카보나이트라이드, 또는 주석 설파이드와 같은 주석-함유 재료를 포함할 수도 있다. 또 다른 예에서, 마스크 층은 몰리브덴으로 도핑된 탄소이다. 이들 또는 다른 경우들에서, 보호 막은 몰리브덴-함유 재료, 예컨대 몰리브덴, 몰리브덴 옥사이드, 몰리브덴 카바이드, 몰리브덴 나이트라이드, 몰리브덴 카보나이트라이드, 또는 몰리브덴 설파이드를 포함할 수도 있다. 또 다른 예에서, 마스크 층은 루테늄으로 도핑된 탄소이다. 이들 또는 다른 경우들에서, 보호 막은 루테늄 카보나이트라이드 또는 루테늄 설파이드와 같은 루테늄-함유 재료를 포함할 수도 있다. 또 다른 예에서, 마스크 층은 알루미늄으로 도핑된 탄소이다. 이들 또는 다른 경우들에서, 보호 막은 알루미늄 카보나이트라이드 또는 알루미늄 설파이드와 같은 알루미늄-함유 재료를 포함할 수도 있다. 또 다른 예에서, 마스크 층은 지르코늄으로 도핑된 탄소이다. 이들 또는 다른 경우들에서, 보호 막은 지르코늄, 지르코늄 옥사이드, 지르코늄 나이트라이드, 지르코늄 카바이드, 지르코늄 카보나이트라이드, 또는 지르코늄 설파이드와 같은 지르코늄-함유 재료를 포함할 수도 있다.
임의의 이용 가능한 방법이 마스크 층을 도핑하도록 사용될 수도 있다. 특정한 구현 예들에서, 이온 주입이 사용된다. 이온들은 도핑 플라즈마로부터 유래될 수도 있다. 이온들의 침투 깊이는 이온 주입 에너지에 종속된다. 일부 다른 구현 예들에서, 도펀트들은 가스 또는 액체 소스로부터 확산을 통해 마스크 층으로 도입될 수도 있다.
도핑 후, 마스크 층 (또는 이의 일부) 은 약 20 내지 70 ％ (원자) 의 도펀트 농도를 가질 수도 있다.
E. 전처리 프로세스
기판은 도 2의 동작 205와 관련하여 기술된 바와 같이 플루오로카본-기반 코팅을 제거하거나 달리 변경하도록 선택 가능하게 전처리될 수도 있다. 플루오로카본-기반 코팅은 다양한 경우들에서 기판을 플라즈마에 노출시킴으로써 처리될 수도 있다. 예를 들어, N2/H2 플라즈마에 대한 노출은 플루오로카본-기반 코팅으로부터 불소를 제거할 수도 있다. 일부 경우들에서 N2/H2 플라즈마에 대한 노출은 사실상 모든 플루오로카본-기반 코팅을 제거할 수도 있다. 이들 또는 다른 경우들에서, (예를 들어, H2, He, O2, 또는 이들의 조합과 같은 가스들을 사용한) 플라즈마 전처리는 도 2의 동작 207에서 증착된 보호 막에 대한 핵 생성을 인에이블하거나 촉진하도록 사용될 수도 있다.
F. 보호막 제거 프로세스
피처가 에칭된 후, 도 2의 동작 211과 관련하여 논의된 바와 같이, 보호 막은 피처의 측벽들로부터 선택 가능하게 제거될 수도 있다. 보호 막은 습식 세정 방법 또는 건식 세정 방법을 통해 제거될 수도 있다.
일부 경우들에서, 보호 막은 습식 화학적 세정 방법을 통해 제거된다. 특정한 예에서, 과산화수소 (H2O2) 가 보호 막을 제거하기 위해 사용된다. H2O2는 텅스텐 카보나이트라이드 또는 텅스텐 설파이드로 이루어진 것과 같은 텅스텐-기반 보호 막들을 제거하는데 특히 유용하다. 습식 세정 방법들에 사용될 수도 있는 다른 종들은 이염화황 (sulfur dichloride) (SCl) 을 포함하지만 이로 제한되지 않는다. 습식 세정이 사용되는 경우, 화학적 세정제는 모든 또는 실질적으로 모든 보호 막을 제거하기 위해 (또는 보호 막 내에 존재하는 모든 또는 실질적으로 모든 금속을 제거하기 위해) 충분한 지속 기간 동안 기판 상으로 도입될 수도 있다.
일부 경우들에서, 보호 막은 건식 세정 방법을 통해 제거된다. 이러한 경우들에서, 기판은 피처의 측벽들로부터 보호 막 (또는 내부의 금속) 을 벗겨내는 (strip) 플라즈마에 노출될 수도 있다. 일 예에서, 기판은 Cl2O2로부터 생성된 플라즈마에 노출되어 보호 막을 제거한다. Cl2O2 플라즈마는 텅스텐 카보나이트라이드 또는 텅스텐 설파이드로 이루어진 것과 같은 텅스텐-기반 보호 막들을 제거하는데 특히 유용하다. 예시적인 플라즈마 생성 주파수들은 약 1 ㎒ 내지 13 ㎒일 수도 있고, 예시적인 플라즈마 생성 전력들은 약 500 W 내지 6000 W일 수도 있고, 예시적인 기판 지지부 온도들은 약 200 ℃ 내지 500 ℃일 수도 있고, 예시적인 압력들은 약 100 mTorr 내지 4000 mTorr일 수도 있고, 예시적인 플라즈마 노출 지속 기간들은 약 1 분 내지 5 분일 수도 있다.
G. 산화 프로세스
다양한 구현 예들에서, 도 2의 동작 213과 관련하여 설명된 바와 같이, 피처가 완전히 에칭된 후 남아 있는 모든 보호 막이 산화될 수도 있다. 산화는 예를 들어 기판을 산화 가스 또는 플라즈마에 노출시킴으로써 달성될 수도 있다. 플라즈마-기반 산화가 사용되는 경우, 플라즈마는 산소 (O2), 오존 (O3), 및/또는 상기 언급된 다양한 산소-함유 종들로부터 생성될 수도 있다. 예시적인 플라즈마 생성 주파수들은 약 1 ㎒ 내지 13.56 ㎒일 수도 있고, 예시적인 플라즈마 생성 전력들은 약 100 W 내지 5000 W일 수도 있고, 예시적인 기판 지지부 온도들은 약 40 ℃ 내지 120 ℃일 수도 있고, 예시적인 압력들은 약 10 mTorr 내지 1 Torr일 수도 있고, 예시적인 플라즈마 노출 지속 기간들은 약 10 초 내지 2 분일 수도 있다.
이 산화 단계는 피처 내에 남아 있는 모든 보호 막을 산화시켜, 모든 이러한 재료가 전기적으로 절연된다는 것을 보장한다.
V. 장치
본 명세서에 기술된 방법들은 임의의 적합한 장치 또는 장치의 조합에 의해 수행될 수도 있다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 예를 들어, 일부 실시 예들에서, 하드웨어는 프로세스 툴에 포함된 하나 이상의 프로세스 스테이션들을 포함할 수도 있다. 일 프로세스 스테이션은 에칭 스테이션일 수도 있고 또 다른 프로세스 스테이션은 증착 스테이션일 수도 있다. 또 다른 실시 예에서, 에칭 및 증착은 단일 스테이션/챔버에서 발생한다.
도 4a 내지 도 4c는 본 명세서에 기술된 에칭 동작들을 수행하기 위해 사용될 수도 있는 조정 가능한 갭 용량 결합 한정된 RF 플라즈마 반응기 (400) 의 실시 예를 예시한다. 도시된 바와 같이, 진공 챔버 (402) 는 하부 전극 (406) 을 하우징하는 내부 공간을 둘러싸는 챔버 하우징 (404) 을 포함한다. 챔버 (402) 의 상부 부분에서 상부 전극 (408) 은 하부 전극 (406) 으로부터 수직으로 이격된다. 상부 전극 및 하부 전극 (408, 406) 의 평면 표면들은 전극들 사이의 수직 방향에 실질적으로 평행하고 직교한다. 바람직하게 상부 전극 및 하부 전극 (408, 406) 은 원형이고 수직 축에 대해 동축이다. 상부 전극 (408) 의 하부 표면은 하부 전극 (406) 의 상부 표면과 대면한다. 이격된 대면 전극 표면들은 그 사이에 조정 가능한 갭 (410) 을 규정한다. 동작 동안, 하부 전극 (406) 은 RF 전력 공급부 (매칭) (420) 에 의해 RF 전력이 공급된다. RF 전력은 RF 공급 도관 (422), RF 스트랩 (424) 및 RF 전력 부재 (426) 를 통해 하부 전극 (406) 에 공급된다. 접지 차폐부 (436) 는 하부 전극 (406) 에 보다 균일한 RF 필드를 제공하도록 RF 전력 부재 (426) 를 둘러쌀 수도 있다. 전체 내용이 본 명세서에 참조로서 인용된 공동으로 소유된 미국 특허 제 7,732,728 호에 기술된 바와 같이, 웨이퍼는 웨이퍼 포트 (482) 를 통해 삽입되고 프로세싱을 위해 하부 전극 (406) 상의 갭 (410) 내에 지지되고, 프로세스 가스가 갭 (410) 으로 공급되고 RF 전력에 의해 플라즈마 상태로 여기된다. 상부 전극 (408) 은 전력 공급되거나 (powered) 접지될 수 있다.
도 4a 내지 도 4c에 도시된 실시 예에서, 하부 전극 (406) 은 하부 전극 지지 플레이트 (416) 상에 지지된다. 하부 전극 (406) 과 하부 전극 지지 플레이트 (416) 사이에 개재된 절연체 링 (414) 은 지지 플레이트 (416) 로부터 하부 전극 (406) 을 절연한다.
RF 바이어스 하우징 (430) 은 RF 바이어스 하우징 보울 (432) 상의 하부 전극 (406) 을 지지한다. 보울 (432) 은 RF 바이어스 하우징 (430) 의 암 (434) 에 의해 챔버 벽 플레이트 (418) 내의 개구부를 통해 도관 지지 플레이트 (438) 에 연결된다. 바람직한 실시 예에서, RF 바이어스 하우징 보울 (432) 및 RF 바이어스 하우징 암 (434) 은 일 컴포넌트로서 일체로 형성되지만, 암 (434) 및 보울 (432) 은 또한 함께 볼트 결합되거나 접합된 2 개의 별도의 컴포넌트들일 수 있다.
RF 바이어스 하우징 암 (434) 은 RF 전력을 통과시키기 위한 하나 이상의 중공형 통로들 및 설비들, 예컨대 하부 전극 (406) 의 후면 상의 공간에서 진공 챔버 (402) 외부로부터 진공 챔버 (402) 내부로 가스 냉각제, 액체 냉각제, RF 에너지, 리프트 핀 제어를 위한 케이블들, 전기적 모니터링 및 작동 신호들을 포함한다. RF 공급 도관 (422) 은 RF 바이어스 하우징 암 (434) 으로부터 절연되고, RF 바이어스 하우징 암 (434) 은 RF 전력 공급부 (420) 로의 RF 전력을 위한 리턴 경로를 제공한다. 설비 도관 (440) 은 설비 컴포넌트들을 위한 통로를 제공한다. 설비 컴포넌트들의 추가 상세들은 미국 특허 제 5,948,704 호 및 제 7,732,728 호에 기술되고 기술의 간략함을 위해 본 명세서에 도시되지 않았다. 갭 (410) 은 바람직하게 한정 링 어셈블리 또는 슈라우드 (미도시) 에 의해 둘러싸이고, 그 세부 사항들은 본 명세서에 참조로서 인용된 공동으로 소유된 공개된 미국 특허 제 7,740,736 호에서 발견될 수 있다. 진공 챔버 (402) 의 내부는 진공 포털 (480) 을 통해 진공 펌프에 연결함으로써 저압으로 유지된다.
도관 지지 플레이트 (438) 는 작동 메커니즘 (actuation mechanism) (442) 에 부착된다. 작동 메커니즘의 상세들은 상기에 인용된 공동 소유의 미국 특허 제 7,732,728 호에 기술된다. 서보 기계 모터, 스텝퍼 모터 등과 같은 작동 메커니즘 (442) 은 예를 들어, 볼 스크루 및 볼 스크루를 회전시키기 위한 모터와 같은 스크루 기어 (446) 에 의해 수직 선형 베어링 (444) 에 부착된다. 갭 (410) 의 사이즈를 조정하기 위한 동작 동안, 작동 메커니즘 (442) 은 수직 선형 베어링 (444) 을 따라 이동한다. 도 4a는 작동 메커니즘 (442) 이 작은 갭 (410 a) 을 발생시키는 선형 베어링 (444) 상의 높은 위치에 있을 때의 배열을 예시한다. 도 4b는 작동 메커니즘 (442) 이 선형 베어링 (444) 상의 중간 위치에 있을 때의 배열을 예시한다. 도시된 바와 같이, 하부 전극 (406), RF 바이어스 하우징 (430), 도관 지지 플레이트 (438), RF 전력 공급부 (420) 는 모두 챔버 하우징 (404) 및 상부 전극 (408) 에 대해 하부로 이동하여, 중간 사이즈의 갭 (410 b) 을 발생시킨다.
도 4c는 작동 메커니즘 (442) 이 선형 베어링 상의 낮은 위치에 있을 때 큰 갭 (410 c) 을 예시한다. 바람직하게, 상부 및 하부 전극들 (408, 406) 은 갭 조정 동안 동축으로 유지되고 갭에 걸친 상부 및 하부 전극들의 대면 표면들은 평행하게 유지된다.
이 실시 예는 예를 들어, 300 ㎜ 웨이퍼들 또는 평판 디스플레이들과 같은 큰 직경의 기판에 걸쳐 균일한 에칭을 유지하기 위해, 조정될 다단계 프로세스 레시피들 (BARC, HARC, 및 STRIP 등) 동안 CCP 챔버 (402) 내 하부 전극과 상부 전극 (406, 408) 사이의 갭 (410) 을 허용한다. 특히, 이 챔버는 하부 전극과 상부 전극 (406, 408) 사이에 조정 가능한 갭을 제공하는데 필요한 선형 운동을 허용하는 기계적 배열에 속한다.
도 4a는 도관 지지 플레이트 (438) 에 대한 근위 단부에서 그리고 챔버 벽 플레이트 (418) 의 단차진 플랜지 (428) 에 대해 원위 단부에서 시일링된 측방향으로 편향된 (deflect) 벨로우즈 (450) 를 예시한다. 단차진 플랜지의 내경은 RF 바이어스 하우징 암 (434) 이 통과하는 챔버 벽 플레이트 (418) 내에 개구부 (412) 를 규정한다 (define). 벨로우즈 (450) 의 원위 단부는 클램프 링 (452) 에 의해 클램핑된다.
측방향으로 편향된 벨로우즈 (450) 는 RF 바이어스 하우징 (430), 도관 지지 플레이트 (438) 및 작동 메커니즘 (442) 의 수직 이동을 허용하는 동안 진공 시일을 제공한다. RF 바이어스 하우징 (430), 도관 지지 플레이트 (438) 및 작동 메커니즘 (442) 은 캔틸레버 어셈블리로 지칭될 수 있다. 바람직하게, RF 전력 공급부 (420) 는 캔틸레버 어셈블리와 함께 이동하고 도관 지지 플레이트 (438) 에 부착될 수 있다. 도 4b는 캔틸레버 어셈블리가 중간 위치에 있을 때 중립 위치에 있는 벨로우즈 (450) 를 도시한다. 도 4c는 캔틸레버 어셈블리가 낮은 위치에 있을 때 측방향으로 편향된 벨로우즈 (450) 를 도시한다.
래비린스 (labyrinth) 시일 (448) 이 벨로우즈 (450) 와 플라즈마 프로세싱 챔버 하우징 (404) 의 내부 사이에 입자 배리어를 제공한다. 고정된 차폐부 (456) 는 이동식 차폐부 플레이트 (458) 가 캔틸레버 어셈블리의 수직 이동을 수용하도록 수직으로 이동하는 래비린스 홈 (460) (슬롯) 을 제공하기 위해 챔버 벽 플레이트 (418) 에서 챔버 하우징 (404) 의 내측 벽 내부에 고정되게 부착된다. 이동식 차폐 플레이트 (458) 의 외측 부분은 하부 전극 (406) 의 모든 수직 위치들에서 슬롯 내에 남는다.
도시된 실시 예에서, 래비린스 시일 (448) 은 래비린스 홈 (460) 을 규정하는 챔버 벽 플레이트 (418) 내의 개구부 (412) 의 주변부에서 챔버 벽 플레이트 (418) 의 내측 표면에 부착된 고정된 차폐부 (456) 를 포함한다. 이동식 차폐 플레이트 (458) 는 부착되고 RF 바이어스 하우징 암 (434) 으로부터 방사상으로 연장하고, 여기서 암 (434) 은 챔버 벽 플레이트 (418) 내의 개구부 (412) 를 통과한다. 이동식 차폐부 플레이트 (458) 는 제 1 갭만큼 고정된 차폐부 (456) 로부터 이격되고 제 2 갭만큼 챔버 벽 플레이트 (418) 의 내부 표면으로부터 이격되는 동안 래비린스 홈 (460) 내로 연장하여 캔틸레버 어셈블리로 하여금 수직으로 이동하게 한다. 래비린스 시일 (448) 은 진공 챔버 내부 (405) 로 벨로우즈 (450) 로부터 쪼개진 (spall) 입자들의 마이그레이션 (migration) 을 차단하고, 라디칼들이 후속하여 쪼개지는 증착물들을 형성할 수 있는 벨로우즈 (450) 로 프로세스 가스 플라즈마로부터의 라디칼들이 마이그레이팅하는 것을 차단한다.
도 4a는 캔틸레버 어셈블리가 높은 위치 (작은 갭 (410 a)) 에 있을 때 RF 바이어스 하우징 암 (434) 위의 래비린스 홈 (460) 의 보다 높은 위치에 있는 이동식 차폐 플레이트 (458) 를 도시한다. 도 4c는 캔틸레버 어셈블리가 낮은 위치 (큰 갭 (410 c)) 에 있을 때 RF 바이어스 하우징 암 (434) 위의 래비린스 홈 (460) 의 보다 낮은 위치에 있는 이동식 차폐 플레이트 (458) 를 도시한다. 도 4b는 캔틸레버 어셈블리가 중간 위치 (중간 갭 (410 b)) 에 있을 때 래비린스 홈 (460) 내의 중립 또는 중간 위치에 있는 이동식 차폐 플레이트 (458) 를 도시한다. 래비린스 시일 (448) 이 RF 바이어스 하우징 암 (434) 을 중심으로 대칭인 것으로 도시되지만, 다른 실시 예들에서, 래비린스 시일 (448) 은 RF 바이어스 암 (434) 을 중심으로 비대칭적일 수도 있다.
도 5는 본 명세서에 기술된 증착 방법들을 구현하기 위해 구성된 다양한 반응기 컴포넌트들을 도시하는 단순한 블록도를 제공한다. 도시된 바와 같이, 리액터 (500) 는 리액터의 다른 컴포넌트들을 둘러싸고 접지된 히터 블록 (520) 과 함께 작동하는 샤워헤드 (514) 를 포함하는 용량-방전 타입 시스템에 의해 생성된 플라즈마를 담도록 기능하는 프로세스 챔버 (524) 를 포함한다. 고 주파수 (high frequency; HF) RF 생성기 (504) 및 저 주파수 (low frequency; LF) RF 생성기 (502) 는 매칭 네트워크 (506) 및 샤워헤드 (514) 에 연결될 수도 있다. 매칭 네트워크 (506) 에 의해 공급된 전력 및 주파수는 프로세스 챔버 (524) 로 공급된 프로세스 가스들로부터 플라즈마를 생성하기에 충분할 수도 있다. 예를 들어, 매칭 네트워크 (506) 는 50 W 내지 500 W (예를 들어, 700 내지 7,100 W/㎡) 의 HFRF 전력을 제공할 수도 있다. 일부 예들에서, 매칭 네트워크 (506) 는 100 W 내지 5000 W (예를 들어, 1,400 내지 71,000 W/㎡) 의 HFRF 전력 및 100 W 내지 5000 W (예를 들어, 1,400 내지 71,000 W/㎡) 의 LFRF 전력 총 에너지를 제공할 수도 있다. 통상적인 프로세스에서, HFRF 컴포넌트는 일반적으로 5 ㎒ 내지 60 ㎒, 예를 들어, 13.56 ㎒, 약 27 ㎒, 또는 일부 경우들에서 약 60 ㎒일 수도 있다. LF 컴포넌트가 있는 동작들에서, LF 컴포넌트는 약 100 ㎑ 내지 2 ㎒, 예를 들어, 일부 경우들에서 약 430 ㎑ 또는 약 2 ㎒일 수도 있다.
반응기 내에서, 웨이퍼 페데스탈 (518) 은 기판 (516) 을 지지할 수도 있다. 웨이퍼 페데스탈 (518) 은 증착 및/또는 플라즈마 처리 반응들 동안 그리고 증착 및/또는 플라즈마 처리 반응들 사이에 기판을 홀딩하고 이송하기 위해 척, 포크, 또는 리프트 핀들 (미도시) 을 포함할 수도 있다. 척은 정전 척, 기계적 척, 또는 산업계에서 그리고/또는 연구를 위해 사용할 수 있는 다양한 다른 타입들의 척일 수도 있다.
다양한 프로세스 가스들이 유입구 (512) 를 통해 도입될 수도 있다. 복수의 소스 가스 라인들 (510) 은 매니폴드 (508) 에 연결된다. 또한, 가스들은 미리 혼합되거나 미리 혼합되지 않을 수도 있다. 적절한 밸브 및 질량 유량 제어 메커니즘들은 프로세스의 증착 및 플라즈마 처리 페이즈들 동안 정확한 프로세스 가스들이 전달되는 것을 보장하도록 채용될 수도 있다. 화학적 전구체(들)가 액체 형태로 전달되는 경우, 액체 플로우 제어 메커니즘들이 채용될 수도 있다. 이어서 이러한 액체들은 증착 챔버에 도달하기 전에 액체 형태로 공급된 화학적 전구체의 기화 지점 이상으로 가열된 매니폴드에서 이송 동안 기화되고 프로세스 가스들과 혼합될 수도 있다.
프로세스 가스들은 유출구 (522) 를 통해 챔버 (524) 를 나갈 수도 있다. 진공 펌프, 예를 들어, 1 또는 2 단계 기계적 건조 펌프 및/또는 터보 분자 펌프 (540) 는 프로세스 챔버 (524) 로부터 프로세스 가스들을 인출하고 쓰로틀 밸브 또는 펜듈럼 밸브와 같은 폐루프 제어된 플로우 제한 디바이스를 사용함으로써 프로세스 챔버 (524) 내에서 적절하게 저압을 유지하도록 사용될 수도 있다.
상기 논의된 바와 같이, 본 명세서에 논의된 증착 기법들은 멀티-스테이션 또는 단일 스테이션 툴 상에서 구현될 수도 있다. 특정한 구현 예들에서, 4-스테이션 증착 스킴을 갖는 300 ㎜ Lam VectorTM 툴 또는 6-스테이션 증착 스킴을 갖는 200 ㎜ SequelTM 툴이 사용될 수도 있다. 일부 구현 예들에서, 450 ㎜ 웨이퍼들을 프로세싱하기 위한 툴들이 사용될 수도 있다. 다양한 구현 예들에서, 웨이퍼들은 매 증착 및/또는 증착 후 플라즈마 처리 후에 인덱싱될 수도 있고, 또는 에칭 챔버들 또는 스테이션들이 또한 동일한 툴의 일부인 경우, 에칭 동작들 후에 인덱싱될 수도 있고, 또는 복수의 증착들 및 처리들이 웨이퍼를 인덱싱하기 전에 단일 스테이션에서 수행될 수도 있다.
일부 실시 예들에서, 본 명세서에 기술된 기법들을 수행하도록 구성된 장치가 제공될 수도 있다. 적합한 장치는 다양한 프로세스 동작들을 수행하기 위한 하드웨어, 뿐만 아니라 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기 (530) 를 포함할 수도 있다. 시스템 제어기 (530) 는 통상적으로 하나 이상의 메모리 디바이스들 및 다양한 프로세스 제어 장비, 예를 들어, 밸브들, RF 생성기들, 웨이퍼 핸들링 시스템들, 등과 통신 가능하게 연결되고, 장치가 개시된 실시 예들에 따른 기법을 수행하도록 인스트럭션들을 실행하게 구성된 하나 이상의 프로세서들을 포함할 것이다. 본 개시에 따른 프로세스 동작들을 제어하기 위한 인스트럭션을 담는 머신-판독가능 매체가 시스템 제어기 (530) 에 커플링될 수도 있다. 제어기 (530) 는 본 명세서에 기술된 바와 같이 증착 동작들과 연관된 다양한 프로세스 파라미터들의 제어를 용이하게 하도록 다양한 하드웨어 디바이스들, 예를 들어, 질량 유량 제어기들, 밸브들, RF 생성기들, 진공 펌프들, 등과 통신 가능하게 연결될 수도 있다.
일부 실시 예들에서, 시스템 제어기 (530) 는 반응기 (500) 의 모든 액티비티들을 제어할 수도 있다. 시스템 제어기 (530) 는 대용량 저장 디바이스에 저장되고 메모리 디바이스 내로 로딩되고, 프로세서 상에서 실행되는 시스템 제어 소프트웨어를 실행할 수도 있다. 시스템 제어 소프트웨어는 가스 플로우들의 타이밍, 웨이퍼 이동, RF 생성기 활성화, 등을 제어하기 위한 인스트럭션들, 뿐만 아니라 가스들의 혼합물, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, 기판 페데스탈, 척 및/또는 서셉터 (susceptor) 위치, 및 반응기 장치 (500) 에 의해서 수행되는 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 (subroutines) 또는 제어 객체들은 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어가 임의의 적합한 컴퓨터 판독 가능 프로그래밍 언어로 코딩될 수도 있다.
시스템 제어기 (530) 는 통상적으로 장치가 본 개시에 따른 기법을 수행하도록 인스트럭션들을 실행하게 구성된 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 개시된 실시 예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션을 담는 머신-판독가능 매체가 시스템 제어기 (530) 에 커플링될 수도 있다.
하나 이상의 프로세스 스테이션들이 멀티-스테이션 프로세싱 툴에 포함될 수도 있다. 도 6은 인바운드 로드록 (602) 및 아웃바운드 로드록 (604) 을 갖는 멀티-스테이션 프로세싱 툴 (600) 의 실시 예의 개략도를 도시하고, 인바운드 로드록 (602) 및 아웃바운드 로드록 (604) 중 하나 또는 모두는 리모트 플라즈마 소스를 포함할 수도 있다. 대기압에서 로봇 (606) 은, 카세트로부터 포드 (608) 를 통해 인바운드 로드록 (602) 으로 로딩된 웨이퍼들을 대기 포트 (610) 를 통해 이동시키도록 구성된다. 웨이퍼는 인바운드 로드록 (602) 내의 페데스탈 (612) 상에 로봇 (606) 에 의해 배치되고, 대기 포트 (610) 는 폐쇄되고, 로드록은 펌프 다운된다 (pump down). 인바운드 로드록 (602) 이 리모트 플라즈마 소스를 포함하면, 웨이퍼는 프로세싱 챔버 (614) 내로 도입되기 전에 로드록 내에서 리모트 플라즈마 처리에 노출될 수도 있다. 또한, 웨이퍼는 또한 예를 들어, 수분 및 흡착된 가스들을 제거하기 위해 인바운드 로드록 (602) 내에서 가열될 수도 있다. 다음에, 프로세싱 챔버 (614) 로의 챔버 이송 포트 (616) 가 개방되고, 또 다른 로봇 (미도시) 이 프로세싱을 위한 반응기 내에 도시된 제 1 스테이션의 페데스탈 상의 반응기 내로 웨이퍼를 배치한다. 도시된 실시 예는 로드록들을 포함하지만, 일부 실시 예들에서, 웨이퍼의 프로세스 스테이션으로의 직접적인 진입이 제공될 수도 있다는 것이 인식될 것이다.
도시된 프로세싱 챔버 (614) 는 도 6에 도시된 실시 예에서 1 내지 4로 번호가 붙여진, 4 개의 프로세스 스테이션들을 포함한다. 스테이션 각각은 가열된 페데스탈 (스테이션 1에 대해 618로 도시됨), 및 가스 라인 유입구들을 갖는다. 일부 실시 예들에서, 프로세스 스테이션 각각이 상이한 목적 또는 복수의 목적들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 프로세스 스테이션들 (1 내지 4) 각각은 ALD, CVD, CFD, 또는 에칭 (이들 중 임의의 것은 플라즈마 보조될 수도 있음) 중 하나 이상을 수행하기 위한 챔버일 수도 있다. 일 실시 예에서, 프로세스 스테이션들 중 적어도 하나는 도 5에 도시된 바와 같은 반응 챔버를 갖는 증착 스테이션이고, 다른 프로세스 스테이션들 중 적어도 하나는 도 4a 내지 도 4c에 도시된 바와 같은 반응 챔버를 갖는 에칭 스테이션이다. 도시된 프로세싱 챔버 (614) 는 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시 예들에서, 프로세싱 챔버는 5 개 이상의 스테이션들을 가질 수도 있는 반면, 다른 실시 예들에서 프로세싱 챔버는 3 개 이하의 스테이션들을 가질 수도 있다.
도 6은 또한 프로세싱 챔버 (614) 내에서 웨이퍼들을 이송하기 위한 웨이퍼 핸들링 시스템 (690) 의 실시 예를 도시한다. 일부 실시 예들에서, 웨이퍼 핸들링 시스템 (690) 은 다양한 프로세스 스테이션들 사이 그리고/또는 프로세스 스테이션과 로드록 사이에서 웨이퍼들을 이송할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 이해될 것이다. 비-제한적인 예들은 웨이퍼 캐로절들 (carousels) 및 웨이퍼 핸들링 로봇들을 포함한다. 도 6은 또한 프로세스 툴 (600) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (650) 의 실시 예를 도시한다. 시스템 제어기 (650) 는 하나 이상의 메모리 디바이스들 (656), 하나 이상의 대용량 저장 디바이스들 (654), 및 하나 이상의 프로세서들 (652) 을 포함할 수도 있다. 프로세서 (652) 는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어 보드들, 등을 포함할 수도 있다.
일부 구현 예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치와 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드 포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달된 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 동작들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현 예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 그렇지 않으면 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현재 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 메트릭들을 조사하고, 현재 프로세싱의 파라미터들을 변경하고, 현재 프로세싱에 후속하는 프로세싱 동작들을 설정하고, 또는 새로운 프로세스를 시작하도록 시스템에 대한 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 동작들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD (Chemical Vapor Deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
특정한 실시 예들에서, 제어기는 도 2a와 관련하여 도시되고 기술된 동작들을 수행하기 위한 인스트럭션들을 갖는다. 예를 들어, 제어기는 순환적으로 (a) 기판 상의 피처를 부분적으로 에칭하도록 에칭 동작을 수행하고, (b) 기판을 실질적으로 에칭하지 않고 에칭된 피처 내에 보호 측벽 코팅을 증착하기 위한 인스트럭션들을 가질 수도 있다. 인스트럭션들은 개시된 반응 조건들을 사용하여 이들 프로세스들을 수행하는 것과 관련될 수도 있다. 인스트럭션들은 또한 일부 구현 예들에서 에칭 챔버와 증착 챔버 사이에서 기판을 이송하는 것과 관련될 수도 있다.
도 6을 다시 참조하면, 일부 실시 예들에서, 시스템 제어기 (650) 는 프로세스 툴 (600) 의 모든 액티비티들을 제어한다. 시스템 제어기 (650) 는 대용량 저장 디바이스 (654) 에 저장되고 메모리 디바이스 (656) 내로 로딩되어 프로세서 (652) 상에서 실행되는 시스템 제어 소프트웨어 (658) 를 실행한다. 대안적으로, 제어 로직은 제어기 (650) 에 하드코딩될 수도 있다. ASICs (Applications Specific Integrated Circuits), PLDs (Programmable Logic Devices) (예를 들어, field-programmable gate arrays, 또는 FPGAs) 등이 이들 목적들을 위해 사용될 수도 있다. 이하의 논의에서, "소프트웨어" 또는 "코드"가 사용될 때마다, 기능적으로 비슷한 하드코딩된 로직이 그 자리에 사용될 수도 있다. 시스템 제어 소프트웨어 (658) 는 타이밍, 가스의 혼합물, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, RF 노출 시간, 기판 페데스탈, 척 및/또는 서셉터 (susceptor) 위치, 및 프로세스 툴 (600) 에 의해서 수행된 특정한 프로세스의 다른 파라미터들을 포함할 수도 있다. 시스템 제어 소프트웨어 (658) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 (subroutines) 또는 제어 객체들은 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어 (658) 는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시 예들에서, 시스템 제어 소프트웨어 (658) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (Input/Output Control) 시퀀싱 인스트럭션들을 포함할 수도 있다. 예를 들어, CFD 프로세스의 페이즈 각각은 시스템 제어기 (650) 에 의한 실행을 위한 하나 이상의 인스트럭션들을 포함할 수도 있다. ALD 프로세스 페이즈에 대한 프로세스 조건들을 설정하기 위한 인스트럭션들은 대응하는 ALD 레시피 페이즈에 포함될 수도 있다. 일부 실시예들에서, ALD 레시피 페이즈들은 ALD 프로세스 페이즈에 대한 모든 인스트럭션들이 그 프로세스 페이즈와 동시에 실행되도록, 순차적으로 배열될 수도 있다.
시스템 제어기 (650) 와 연관된 대용량 저장 디바이스 (654) 및/또는 메모리 디바이스 (656) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시 예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 (positioning) 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (618) 상에 기판을 로딩하고 기판과 프로세스 툴 (600) 의 다른 부분들 사이의 간격을 제어하도록 사용된 프로세스 툴 컴포넌트들에 대한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램이 가스 조성 및 플로우 레이트들을 제어하기 위한 코드 및 선택 가능하게 프로세스 스테이션 내 압력을 안정화시키기 위해 증착 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 일부 실시 예들에서, 제어기는 다양한 프로세스 가스들의 플로우에 대한 적절한 인스트럭션들을 포함하여 순환적으로 (a) 리세스된 피처들을 에칭하고, 그리고 (b) 부분적으로 에칭된 피처들의 측벽들 상에 (본 명세서에 기술된 바와 같은 조성을 갖는) 금속-함유 보호 층을 증착하기 위한 인스트럭션들을 포함한다.
압력 제어 프로그램이 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브를 조절함으로써, 프로세스 스테이션 내 압력, 프로세스 스테이션 내로 가스 플로우, 등을 제어하기 위한 코드를 포함할 수도 있다. 일부 실시 예들에서, 압력 제어 프로그램은 본 명세서에 기술된 바와 같이 에칭/증착 방법들의 다양한 스테이지들 동안 적절한 압력 레벨들로 반응 챔버(들)를 유지하기 위한 인스트럭션들을 포함할 수도 있다.
히터 제어 프로그램은 기판을 가열하도록 사용되는 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 가열기 제어 프로그램은 기판으로의 헬륨과 같은 열 전달 가스의 전달을 제어할 수도 있다. 특정한 구현 예들에서, 제어기는 제 1 온도에서 기판을 에칭하고 제 2 온도에서 보호 금속-함유 측벽 코팅을 증착하기 위한 인스트럭션들을 포함한다.
플라즈마 제어 프로그램은 본 명세서의 실시 예들에 따라 하나 이상의 프로세스 스테이션들의 RF 전력 레벨들 및 노출 시간들을 설정하기 위한 코드를 포함할 수도 있다. 일부 실시 예들에서, 제어기는 금속-함유 보호 측벽 코팅의 에칭 및/또는 증착 동안 플라즈마 특성들을 제어하기 위한 인스트럭션들을 포함한다. 인스트럭션들은 적절한 전력 레벨들, 주파수들, 듀티 사이클들, 등과 관련될 수도 있다.
일부 실시예들에서, 시스템 제어기 (650) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (650) 에 의해 조정된 파라미터들은 프로세스 조건들에 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 바이어스 전력 레벨들 및 노출 시간들과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는 레시피의 형태로 사용자들에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (650) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (600) 의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비한정적인 예들은 질량 유량 제어기들, (마노미터들 (manometers) 과 같은) 압력 센서들, 써모커플들 (thermocouples), 등을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터 데이터로 사용될 수도 있다.
시스템 제어기 (650) 는 상기 기술된 증착 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션은 본 명세서에 기술된 다양한 실시 예들에 따라 막 스택들의 인시츄 증착을 동작시키도록 파라미터들을 제어할 수도 있다.
시스템 제어기는 통상적으로 장치가 개시된 실시 예들에 따른 방법을 수행하도록 인스트럭션들을 실행하게 구성된 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 개시된 실시 예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 담는 머신-판독가능, 비일시적 매체가 시스템 제어기에 커플링될 수도 있다.
상기 기술된 다양한 하드웨어 및 방법 실시 예들은 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다.
도 7은 VTM (vacuum transfer module) (738) 과 인터페이싱하는 다양한 모듈들을 갖는 반도체 프로세스 클러스터 아키텍처를 도시한다. 복수의 저장 설비들 및 프로세싱 모듈들 사이에서 기판들을 "이송"하기 위한 이송 모듈들의 배열은 "클러스터 툴 아키텍처" 시스템으로 지칭될 수도 있다. 로드록 또는 이송 모듈로 또한 공지된 에어록 (730) 은 다양한 제조 프로세스들을 수행하도록 개별적으로 최적화될 수도 있는, 4 개의 프로세싱 모듈들 (720a 내지 720d) 을 갖는 VTM (738) 에 도시된다. 예로서, 프로세싱 모듈들 (720a 내지 720d) 은 기판 에칭, 증착, 이온 주입, 기판 세정, 스퍼터링, 및/또는 다른 반도체 프로세스들뿐만 아니라 레이저 계측 및 다른 결함 검출 및 결함 식별 방법들을 수행하도록 구현될 수도 있다. 하나 이상의 프로세싱 모듈들 (720a 내지 720d 중 임의의 모듈) 은 본 명세서에 개시된 바와 같이, 즉, 기판들 내로 리세스된 피처들을 에칭하고, 리세스된 피처들의 측벽들 상에 보호 막들 (또는 내부의 서브-층들) 을 증착하기 위해, 그리고 개시된 실시 예들에 따른 다른 적합한 기능들을 위해 구현될 수도 있다. 에어록 (730) 및 프로세스 모듈들 (720a 내지 720d) 은 "스테이션들"로 지칭될 수도 있다. 스테이션 각각은 스테이션을 VTM (738) 에 인터페이싱하는 패싯 (facet) (736) 을 갖는다. 패싯들 내부에서, 센서 1 내지 센서 18은 각각의 스테이션들 사이에서 이동할 때 기판 (726) 의 통과를 검출하도록 사용된다.
일 예에서, 프로세싱 모듈 (720a) 은 에칭을 위해 구성될 수도 있고 프로세싱 모듈 (720b) 은 증착을 위해 구성될 수도 있다. 또 다른 예에서, 프로세싱 모듈 (720a) 은 에칭을 위해 구성될 수도 있고, 프로세싱 모듈 (720b) 은 보호 측벽 코팅의 제 1 서브-층을 증착하도록 구성될 수도 있고, 프로세싱 모듈 (720c) 은 보호 측벽 코팅의 제 2 서브-층을 증착하도록 구성될 수도 있다.
로봇 (722) 은 스테이션들 사이에서 기판들을 이송한다. 일 구현 예에서, 로봇은 하나의 암을 가질 수도 있고, 또 다른 구현 예에서, 로봇은 2 개의 암들을 가질 수도 있고, 암 각각은 이송을 위해 기판들을 픽킹하기 (pick) 위한 엔드 이펙터 (724) 를 갖는다. ATM (atmospheric transfer module) (740) 의 프론트-엔드 로봇 (732) 은 카세트 또는 LPM (Load Port Module) (742) 의 FOUP (Front Opening Unified Pod) (734) 로부터 에어록 (730) 으로 기판들을 이송하도록 사용될 수도 있다. 프로세스 모듈들 (720a 내지 720d) 내부의 모듈 중심 (728) 은 기판을 배치하기 위한 일 위치일 수도 있다. ATM (740) 내의 정렬기 (aligner) (744) 는 기판들을 정렬하기 위해 사용될 수도 있다.
예시적인 프로세싱 방법에서, 기판은 LPM (742) 내의 FOUP들 (734) 중 하나에 배치된다. 프론트-엔드 로봇 (732) 은 기판 (726) 으로 하여금 에칭되거나, 증착되거나, 달리 프로세싱되기 전에 적절히 센터링되게 하는, 정렬기 (744) 로 FOUP (734) 로부터 기판을 이송한다. 정렬된 후, 기판은 프론트-엔드 로봇 (732) 에 의해 에어록 (730) 내로 이동된다. 에어록 모듈들이 ATM과 VTM 사이의 분위기를 매칭하는 능력을 갖기 때문에, 기판은 손상되지 않고 2 개의 압력 분위기들 사이에서 이동할 수 있다. 에어록 모듈 (730) 로부터, 기판은 로봇 (722) 에 의해 VTM (738) 을 통해 그리고 프로세스 모듈들 (720a 내지 720d) 중 하나, 예를 들어 프로세스 모듈 (720a) 내로 이동된다. 이 기판 이동을 달성하기 위해, 로봇 (722) 은 암들 각각 상의 엔드 이펙터들 (724) 을 사용한다. 프로세스 모듈 (720a) 에서, 기판은 부분적으로 에칭된 피처를 형성하기 위해 본 명세서에 기술된 바와 같이 에칭을 겪는다. 다음에, 로봇 (722) 은 프로세싱 모듈 (720a) 로부터, VTM (738) 내로, 이어서 상이한 프로세싱 모듈 (720b) 내로 기판을 이동시킨다. 프로세싱 모듈 (720b) 에서, 보호 막은 부분적으로 에칭된 피처의 측벽들 상에 증착된다. 이어서, 로봇 (722) 은 프로세싱 모듈 (720b) 로부터, VTM (738) 내로, 그리고 프로세싱 모듈 (720a) 내로 기판을 이동시키고, 부분적으로 에칭된 피처가 더 에칭된다. 에칭/증착은 피처가 완전히 에칭될 때까지 반복될 수 있다.
기판 이동을 제어하는 컴퓨터는 클러스터 아키텍처에 국부적일 수 있거나, 제작 현장에서 클러스터 아키텍처 외부에, 또는 원격 위치에 위치될 수 있고 네트워크를 통해 클러스터 아키텍처에 연결될 수 있다는 것을 주의해야 한다.
실험
도 8은 피처가 보호 막의 증착과 함께 또는 증착되지 않은 경우들을 비교하는 깊이 대 임계 직경을 도시하는 실험 데이터를 제공한다. 보호 막이 증착되지 않은 경우, 피처가 에칭될 때 상당한 보우가 발생한다. 예를 들어, 임계 직경은 피처의 하단부 근방에서 약 60 ㎚로부터 피처의 실질적인 중간 부분 전체에 걸쳐 약 135 ㎚, 피처의 상단부에서 약 100 ㎚의 범위이다. 대조적으로, 보호 막이 사용되는 경우, 보우는 훨씬 보다 덜 상당하다. 이 경우, 임계 직경은 피처의 하단부 근방에서 약 80 ㎚으로부터 피처의 실질적인 중간 부분 전체에 걸쳐 약 100 ㎚, 피처의 상단부에서 약 90 ㎚의 범위이다. 임계 직경은 보호 막이 사용된 경우에 훨씬 보다 균일하다. 이 예에서, 보호 막은 주석 옥사이드로 이루어진다.
또 다른 실험에서, 7.3 ㎛ 피처가 본 명세서에 기술된 기법들을 사용하여 유전체 스택에서 에칭되었다. 피처의 하단부에서 임계 치수는 72 ㎚이고, 보우 영역에서 임계 치수는 107 ㎚였다.
부가적인 실시 예들
상기 기술된 다양한 하드웨어 및 방법 실시 예들은 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다.
막의 리소그래픽 패터닝은 통상적으로 단계 각각이 다수의 가능한 툴들을 사용하여 인에이블되는 이하의 단계들: (1) 스핀온 (spin-on) 툴 또는 스프레이온 (spray-on) 툴을 사용하여 워크피스, 예를 들어, 상부에 형성된 실리콘 나이트라이드 막을 갖는 기판 상에 포토레지스트를 도포하는 동작; (2) 핫 플레이트 또는 퍼니스 (furnace) 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 동작; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 동작; (4) 습식 벤치 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 동작; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 동작; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 동작 중 일부 또는 전부를 포함한다. 일부 실시 예들에서, 애시 가능 하드 마스크 층 (예컨대 비정질 탄소 층) 및 또 다른 적합한 하드 마스크 (예컨대 반사 방지 층) 가 포토레지스트를 도포하기 전에 증착될 수도 있다.
본 명세서에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 상호교환가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 상부에서 집적 회로 제조의 많은 단계들 중 임의의 단계 동안의 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업계에서 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 상기 상세한 기술은 실시 예들이 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 실시 예들은 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 개시된 실시예들의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 자기 기록 매체, 자기 기록 센서들, 미러들, 광학 엘리먼트들, 마이크로-기계 디바이스들 등과 같은 다양한 물품들을 포함한다.
특정한 파라미터에 대해 달리 규정되지 않는 한, 본 명세서에 사용된 용어 "약" 및 "대략"은 관련 값에 대해 ± 10 ％를 의미하도록 의도된다.
본 명세서에 기술된 구성들 및/또는 방법들은 본질적으로 예시적인 것이고, 수많은 변형들이 가능하기 때문에 이들 특정한 실시 예들 또는 예들은 제한적인 의미로 고려되지 않는다는 것이 이해되어야 한다. 본 명세서에 기술된 특정한 루틴들 또는 방법들은 임의의 수의 프로세싱 전략들 중 하나 이상을 나타낼 수도 있다. 이와 같이, 예시된 다양한 동작들은 예시된 시퀀스로, 다른 시퀀스들로, 병렬로, 또는 일부 경우들에서 생략될 수도 있다. 유사하게, 상기 기술된 프로세스들의 순서는 변경될 수 있다. 특정한 참조 문헌들은 본 명세서에 참조로서 인용되었다. 이러한 참조들에서 이루어진 모든 부인 (disclaimers) 또는 불복 (disavowals) 은 본 명세서에 기술된 실시 예들에 반드시 적용되는 것은 아니라는 것이 이해된다. 유사하게, 이러한 참조들에서 필요하다고 기술된 임의의 특징들은 본 명세서의 실시 예들에서 생략될 수도 있다.
본 개시의 주제는 본 명세서에 개시된 다양한 프로세스들, 시스템들 및 구성들, 및 다른 특징들, 기능들, 동작들, 및/또는 속성들의 모든 신규하고 불분명한 조합들 및 서브-조합들, 뿐만 아니라 이들의 임의의 그리고 모든 등가물들을 포함한다.

Claims (22)

  1. 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법에 있어서,
    (a) 에칭 반응 물질을 포함하는 제 1 플라즈마에 기판을 노출함으로써 유전체-함유 스택 내에 피처를 부분적으로 에칭하는 단계;
    (b) 상기 단계 (a) 후에, 상기 피처의 측벽들 상에 보호 막을 증착하는 단계로서, 상기 보호 막은 텅스텐 카보나이트라이드, 텅스텐 설파이드, 주석, 주석-함유 화합물, 몰리브덴, 몰리브덴-함유 화합물, 루테늄 카보나이트라이드, 루테늄 설파이드, 알루미늄 카보나이트라이드, 알루미늄 설파이드, 지르코늄, 및 지르코늄-함유 화합물 중 적어도 하나를 포함하는, 상기 보호 막을 증착하는 단계; 및
    (c) 상기 피처가 최종 깊이로 에칭될 때까지 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계로서, 상기 단계 (b) 에서 증착된 상기 보호 막은 상기 단계 (a) 동안 상기 피처의 측방향 에칭을 실질적으로 방지하고, 그리고 상기 피처는 최종 깊이에서 약 5 이상의 종횡비를 갖는, 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계를 포함하는, 피처 형성 방법.
  2. 제 1 항에 있어서,
    상기 보호 막은 텅스텐 카보나이트라이드 또는 텅스텐 설파이드를 포함하는, 피처 형성 방법.
  3. 제 2 항에 있어서,
    상기 보호 막은 텅스텐 카보나이트라이드를 포함하는, 피처 형성 방법.
  4. 제 1 항에 있어서,
    상기 보호 막은 주석, 주석 옥사이드, 주석 나이트라이트, 주석 카보나이트라이드 또는 주석 설파이드를 포함하는, 피처 형성 방법.
  5. 제 4 항에 있어서,
    상기 보호 막은 주석 옥사이드를 포함하는, 피처 형성 방법.
  6. 제 1 항에 있어서,
    상기 보호 막은 몰리브덴, 몰리브덴 옥사이드, 몰리브덴 카바이드, 몰리브덴 나이트라이드, 몰리브덴 카보나이트라이드, 또는 몰리브덴 설파이드를 포함하는, 피처 형성 방법.
  7. 제 1 항에 있어서,
    상기 보호 막은 금속 설파이드를 포함하는, 피처 형성 방법.
  8. 제 1 항에 있어서,
    상기 보호 막은 루테늄 카보나이트라이드 또는 루테늄 설파이드를 포함하는, 피처 형성 방법.
  9. 제 1 항에 있어서,
    상기 보호 막은 알루미늄 카보나이트라이드 또는 알루미늄 설파이드를 포함하는, 피처 형성 방법.
  10. 제 1 항에 있어서,
    상기 보호 막은 지르코늄, 지르코늄 옥사이드, 지르코늄 카바이드, 지르코늄 나이트라이드, 지르코늄 카보나이트라이드, 또는 지르코늄 설파이드를 포함하는, 피처 형성 방법.
  11. 제 1 항에 있어서,
    상기 단계 (b) 는,
    (i) 상기 기판을 제 1 증착 반응 물질에 노출하고 그리고 상기 제 1 증착 반응 물질로 하여금 상기 피처의 상기 측벽들 상에 흡착되게 하는 단계; 및
    (ii) 상기 단계 (i) 후에, 상기 기판을 제 2 증착 반응 물질에 노출하고 그리고 표면 반응에서 상기 제 1 증착 반응 물질 및 상기 제 2 증착 반응 물질을 반응시켜, 상기 피처의 상기 측벽들 상에 상기 보호 막을 형성하는 단계를 포함하는, 원자 층 증착 반응을 통해 상기 보호 막을 증착하는 단계를 포함하는, 피처 형성 방법.
  12. 제 1 항에 있어서,
    상기 단계 (b) 는 상기 기판을 제 1 증착 반응 물질 및 제 2 증착 반응 물질에 동시에 노출하는 것을 포함하는 화학적 기상 증착 반응을 통해 상기 보호 막을 증착하는 것을 포함하는, 피처 형성 방법.
  13. 제 1 항에 있어서,
    상기 단계 (a) 전에 상기 유전체-함유 스택 상에 마스크 층을 도핑하는 단계를 더 포함하는, 피처 형성 방법.
  14. 제 1 항에 있어서,
    상기 단계 (a) 는 상기 피처의 상기 측벽들 상에 플루오로카본-기반 코팅의 형성을 발생시키고, 상기 방법은 상기 단계 (a) 후 및 상기 단계 (b) 전에, 상기 플루오로카본-기반 코팅을 제거하거나 변경하기 위해 상기 기판을 전처리하는 단계를 더 포함하고, 상기 기판을 전처리하는 단계는 (i) N2 및 H2를 포함하는 가스, 또는 (ii) O2 및 불활성 가스를 포함하는 가스로부터 생성된 플라즈마에 상기 기판을 노출하는 것을 포함하는, 피처 형성 방법.
  15. 제 14 항에 있어서,
    상기 보호 막은 텅스텐 카보나이트라이드를 포함하는, 피처 형성 방법.
  16. 제 1 항에 있어서,
    상기 단계 (a) 는 상기 피처의 상기 측벽들 상에 플루오로카본-기반 코팅의 형성을 발생시키고, 상기 보호 막은 주석 옥사이드를 포함하고, 상기 주석 옥사이드 보호 막은 상기 단계 (b) 에서, 상기 단계 (a) 에서 형성된 상기 플루오로카본-기반 코팅 상에 바로 증착되는, 피처 형성 방법.
  17. 제 1 항에 있어서,
    상기 피처가 완전히 에칭된 후 상기 측벽들로부터 상기 보호 막을 제거하는 단계를 더 포함하는, 피처 형성 방법.
  18. 제 1 항에 있어서,
    상기 보호 막은 텅스텐 카보나이트라이드를 포함하고 상기 기판을 H2O2, SCl, 또는 Cl2O2를 포함하는 가스로부터 생성된 플라즈마에 노출시킴으로써 제거되는, 피처 형성 방법.
  19. 제 1 항에 있어서,
    상기 피처가 완전히 에칭된 후 상기 기판을 산화 조건들에 노출시켜 상기 피처의 상기 측벽들 상의 남아 있는 모든 보호 막을 산화시키는 단계를 더 포함하는, 피처 형성 방법.
  20. 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치에 있어서,
    하나 이상의 반응 챔버들로서, 적어도 하나의 반응 챔버는 에칭을 수행하도록 설계되거나 구성되고, 그리고 적어도 하나의 반응 챔버는 증착을 수행하도록 설계되거나 구성되고, 반응 챔버 각각은:
    프로세스 가스들을 상기 반응 챔버로 도입하기 위한 유입구, 및
    상기 반응 챔버로부터 재료를 제거하기 위한 유출구를 포함하는, 상기 하나 이상의 반응 챔버들; 및
    제어기로서,
    (a) 기판을 에칭 반응 물질을 포함하는 제 1 플라즈마에 노출시킴으로써 유전체-함유 스택 내에 피처를 부분적으로 에칭하는 단계로서, 상기 단계 (a) 는 에칭을 수행하도록 설계되거나 구성된 상기 반응 챔버 내에서 수행되는, 상기 피처를 부분적으로 에칭하는 단계;
    (b) 상기 단계 (a) 후에, 상기 피처의 측벽들 상에 보호 막을 증착하는 단계로서, 상기 보호 막은 텅스텐 카보나이트라이드, 텅스텐 설파이드, 주석, 주석-함유 화합물, 몰리브덴, 및 몰리브덴-함유 화합물 중 적어도 하나를 포함하고, 상기 단계 (b) 는 증착을 수행하도록 설계되거나 구성된 상기 반응 챔버 내에서 수행되는, 상기 보호 막을 증착하는 단계; 및
    (c) 상기 피처가 최종 깊이로 에칭될 때까지 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계로서, 상기 단계 (b) 에서 증착된 상기 보호 막은 상기 단계 (a) 동안 상기 피처의 측방향 에칭을 실질적으로 방지하고, 그리고 상기 피처는 최종 깊이에서 약 5 이상의 종횡비를 갖는, 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계를 유발하는 인스트럭션을 갖는, 상기 제어기를 포함하는, 피처 형성 장치.
  21. 제 20 항에 있어서,
    에칭을 수행하도록 설계되거나 구성된 상기 반응 챔버는 상기 단계 (a) 및 상기 단계 (b) 모두가 동일한 반응 챔버에서 발생하도록 증착을 수행하게 설계되거나 구성된 동일한 반응 챔버인, 피처 형성 장치.
  22. 제 20 항에 있어서,
    에칭을 수행하도록 설계되거나 구성된 상기 반응 챔버는 증착을 수행하도록 설계되거나 구성된 상기 반응 챔버와 상이하고, 그리고 상기 제어기는 에칭을 수행하도록 설계되거나 구성된 상기 반응 챔버와 증착을 수행하도록 설계되거나 구성된 상기 반응 챔버 사이에서 진공 조건들 하에서 상기 기판을 이송하기 위한 인스트럭션들을 더 포함하는, 피처 형성 장치.
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