KR20210026890A - 세라믹 기판의 제조 방법 및 이에 따라 제조된 세라믹 기판 - Google Patents

세라믹 기판의 제조 방법 및 이에 따라 제조된 세라믹 기판 Download PDF

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Abstract

본 발명은 세라믹 기재의 일면을 표면 처리하는 단계; 상기 세라믹 기재의 표면 처리된 일면 상에 접합층을 형성하는 단계; 및 상기 접합층 상에 전극층을 형성하는 단계;를 포함하고, 상기 세라믹 기재의 표면 처리된 일면의 표면 조도(Ra)가 0.5 내지 1.5 ㎛인 세라믹 기판의 제조 방법 및 이에 따라 제조된 세라믹 기판에 관한 것이다.

Description

세라믹 기판의 제조 방법 및 이에 따라 제조된 세라믹 기판{Method for Manufacturing Ceramic Board and Ceramic Board Manufactured by The Same}
본 발명은 고전력 파워 모듈을 포함하는 전자 부품에 적용하기 위한 세라믹 기판의 제조 방법에 관한 것이다.
파워 반도체(Power Semiconductor)란 전기 에너지를 활용하기 위해 직류/교류 변환, 전압, 주파수 변화 등의 제어 처리를 수행하는 반도체이다. 파워 반도체는 전력을 생산(발전)하는 단계부터 사용하는 단계(서비스)까지 여러 단계에서 다양한 기능을 수행한다. 특히, 사용 단계에서는 가전, 스마트폰, 자동차 등 전기로 작동하는 제품의 작동 여부 및 성능을 결정짓는 핵심 부품으로 사용된다.
그런데 파워 반도체와 같은 파워 모듈은 동작 시 발열로 인해 온도가 높고, 고전력을 위한 고전압이 인가되는 환경에서도 작동이 가능해야 한다. 기존의 반도체에 주로 이용되는 PCB(Printed Circuit Board) 기판은 수지(페놀 수지 또는 에폭시 수지) 절연판을 베이스로 하기 때문에 방열성이 떨어지고, 발열이 심한 제품에서는 수지가 녹아서 쇼트가 일어나는 문제가 발생할 수 있다.
이에 파워 반도체 소자를 탑재하기 위한 기판 소재로 고온에서의 변형이 적고 절연성이 우수한 세라믹이 사용되고 있다. 세라믹 소재를 기반으로 한 DCB(Direct Copper Bonding) 기판은 PCB 기판과 달리 알루미나(Al2O3), 질화알루미늄(AlN), 또는 질화규소(Si3N4)를 원료로 하기 때문에, 전력량이 크고 방열성이 우수할뿐더러, 다양한 환경 조건에서 세라믹 특성상 안정성을 가진다. 특히, 질화규소(Si3N4)는 실리콘(Si)과 가까운 열 팽창 계수를 가져서 실리콘 반도체 칩의 온도 변화에 의한 변형을 예방하는 등 열에 의한 특성이 우수한 장점이 있다.
그러나, 질화규소(Si3N4)를 이용하는 경우에는. 전류를 인가하고 칩을 배치(실장)할 수 있는 전극층을 형성하는 방법으로 DCB 법을 이용하는 것이 불가능하다. 질화규소는 알루미나처럼 구리(Cu)와의 공용점(eutectic point)이 없기 때문이다. 이에 질화규소 기판에 Ag-Cu 금속분말로 구성된 브레이징 페이스트(Brazing paste)를 인쇄한 후 구리 호일(foil)을 진공 분위기 하에서 열처리하여 접합하는 AMB(Active Metal Brazing) 법을 적용하고 있다. 이 방법은 세라믹 기재-구리층 사이의 접합 강도도 높고 장기 신뢰성이 우수하나, 고가의 접합용 브레이징 재료인 Ag-Cu 페이스트를 사용해야 하므로 가격이 높은 단점이 있다.
한편 한국 공개특허공보 제2018-0037865호에는 베이스 기재 상에 접합층과 금속층을 인쇄하여 얻은 세라믹 기판이 개시되어 있고, 층 간의 접합을 위해 베이스 기재 내에 비아홀을 형성하고 있으나, 구체적으로 베이스 기재와 금속층 간의 접합 강도나 내열충격성을 향상시키는 방법인지에 대해서는 불명확하다.
한국 공개특허공보 제2018-0037865호
본 발명은 위와 같은 문제점들을 해소하기 위해 고안된 것으로서, 고전력의 파워 모듈 등을 포함하는 전자 부품에 적합하도록, 세라믹 기재와 전극층 사이의 밀착 강도를 향상시키고, 장기 신뢰성을 평가하는 열사이클 시험(Thermal cycle test)에서도 크랙이나 박리가 발생하지 않는 세라믹 기판을 제공하고자 한다.
본 발명은 세라믹 기재의 일면을 표면 처리하는 단계; 상기 세라믹 기재의 표면 처리된 일면 상에 접합층을 형성하는 단계; 및 상기 접합층 상에 전극층을 형성하는 단계;를 포함하고, 상기 세라믹 기재의 표면 처리된 일면의 표면 조도(Ra)가 0.5 내지 1.5 ㎛인 세라믹 기판의 제조 방법을 제공한다.
또한 본 발명은 전술한 세라믹 기판의 제조 방법에 따라 제조된 세라믹 기판을 제공한다.
또한 본 발명은 전술한 세라믹 기판을 포함하는 전자 부품을 제공한다.
본 발명에 의한 세라믹 기판의 제조 방법에 따르면, 세라믹 기재의 일면을 표면 처리(예를 들어, 연마 또는 에칭)하여 전극(예를 들어, 구리 전극)과 세라믹 기재 사이의 접합 강도를 향상시킬 수 있으며, 가열 및 냉각을 반복하는 열사이클 테스트(Thermal cycle test)에서도 크랙 및 박리가 발생하지 않는다.
나아가, 위와 같은 세라믹 기판을 이용함에 따라 열적 특성이 강화되어, 가혹한 환경(특히 고온, 고전압)에 필요한 파워 모듈에 이용할 수 있는 장점이 있다. 또한 공정이 단순하고 제조 원가를 절감시킨 인쇄 메탈라이징 공법을 이용함으로써, 경제적인 측면에서도 이점이 있다.
도 1은 본 발명의 일 실시형태에 따른 세라믹 기판의 개략적인 구조를 나타낸 도시이다.
도 2는 본 발명의 일 실시형태에 따른 세라믹 기판의 제조 방법의 개략적인 공정을 나타낸 도시이다.
도 3은 본 발명의 실험예 2에 따른 TCT 결과를 나타낸 도시이다.
이하, 본 발명을 상세히 설명하고자 한다.
본 발명은 세라믹 기판의 제조 방법을 제공한다.
상기 세라믹 기판의 제조 방법은, 세라믹 기재의 일면을 표면 처리하는 단계; 상기 세라믹 기재의 표면 처리된 일면 상에 접합층을 형성하는 단계; 및 상기 접합층 상에 전극층을 형성하는 단계;를 포함하고, 상기 세라믹 기재의 표면 처리된 일면의 표면 조도(Ra)가 0.5 내지 1.5 ㎛일 수 있다.
상기 세라믹 기재는 질화규소(Si3N4)를 포함하는 기재일 수 있다. 상기 질화규소는 열전도도가 80~90 W/mK로 알루미나(Al2O3)보다 우수하고 기계적 강도(굴곡강도 기준)도 약 800 MPa로 알루미나(Al2O3), 질화알루미늄(AlN), 지르코니아(ZrO2) 등의 세라믹 소재보다 우수하여 장기 신뢰성을 높게 요구하는 자동차, 고속철도 등에 적합하다.
상기 세라믹 기재는 질화규소 성형체를 소결하여 제조할 수 있다. 구체적으로 상기 세라믹 기재의 제조는, 질화규소 분말에 소결 조제, 바인더, 가소제 등을 투입하여 볼밀로 혼합한 후, 테이프 캐스팅(tape casting) 공정을 통해 판재 성형체로 제조하는 단계; 및 상기 성형체를 N2 가스 투입하여 8 내지 10 MPa로 가압한 분위기에서 1,700 내지 1,900℃ 가열하여 소결하는 단계를 포함할 수 있다.
상기 소결 조제로는 MgAl2O3, Y2O3, Al2O3 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 바인더로는 폴리비닐 부티랄 수지, 셀룰로오스 수지, 아크릴 수지, 비닐 아세테이트 수지, 또는 폴리비닐알코올 수지 등이 사용될 수 있다.
상기 바인더는 상기 질화규소 분말과 소결 조제의 총합 100 중량부를 기준으로 3 내지 10 중량부의 함량으로 포함될 수 있고, 구체적으로 5 내지 10 중량부의 함량으로 포함될 수 있다. 상기 바인더의 함량이 상기 질화규소 분말과 소결 조제의 총합 100 중량부를 기준으로 3 중량부 미만인 경우에는 성형체에 크랙이 발생할 수 있고, 10 중량부 초과인 경우에는 소결 시 유기물이 휘발되면서 기공을 발생시켜 강도 및 열전도도가 감소하는 문제가 발생할 수 있다.
상기 가소제로는 프탈레이트계 가소제가 사용될 수 있고, 상기 가소제는 상기 질화규소 분말과 소결 조제의 총합 100 중량부를 기준으로 1 내지 10 중량부의 함량으로 포함될 수 있고, 구체적으로 1 내지 5 중량부의 함량으로 포함될 수 있다. 상기 가소제의 함량이 상기 질화규소 분말과 소결 조제의 총합 100 중량부를 기준으로 1 중량부 미만인 경우에는 성형체에 크랙이 발생할 수 있고, 10 중량부 초과인 경우에는 성형에 요구되는 점도 확보가 불가능하여 데이프 캐스팅 공정에서 성형체의 두께를 조절하기 어렵다.
상기 세라믹 기재의 두께는 0.25 내지 0.635 mm일 수 있다. 상기 세라믹 기재의 두께가 0.25 mm 미만인 경우에는 세라믹 기판에 크랙 등의 문제가 발생할 수 있어서 상품성이 떨어지고, 0.635 mm 초과인 경우에는 세라믹 기판의 열전도도가 저하되는 문제가 발생할 수 있다.
상기 세라믹 기재의 일면을 표면 처리하는 단계는, 연마 또는 에칭을 포함할 수 있다.
상기 세라믹 기재 제조 시, 첨가되는 소결 조제는 소결 완료 후에 결정립(grain boundary) 사이와 표면에 옥시나이트라이드 유리상(oxynitride glass phase)으로 잔존할 수 있다(L.J.Brown, et al, “Hot pressing of Si 3 N 4 with Y 2 O 3 and Li 2 O as Additive”, J. Am. Ceram. Soc., 61(7~8), (1978), 335). 그런데 세라믹 기재의 표면에 넓게 분포하고 있는 이러한 유리상은 구리(Cu) 페이스트의 활성금속인 티타늄(Ti)과 질소(N)가 반응하는 것을 일부 차단하여 세라믹 기재와 구리(Cu) 페이스트의 접합 강도를 높이는 것을 방해한다. 이에 세라믹 기재의 일면을 표면 처리를 하여 유리상을 제거한 후, 구리(Cu) 페이스트를 인쇄함으로써 접합 강도를 향상시킬 수 있다.
상기 세라믹 기재의 일면을 표면 처리하는 단계는, 세라믹 기재의 표면 처리된 일면의 표면 조도(Ra)가 0.5 내지 1.5 ㎛가 되도록 표면 처리하는 것일 수 있다. 상기 표면 조도(Ra)란 표면에 생기는 미세한 요철의 정도를 의미하며, 구체적으로 상기 표면 조도(Ra)는 산술 평균 조도를 의미한다.
상기 산술 평균 조도는 중심선 평균값(center line average)으로서 통상적으로 알려진 방법에 의해 계산(측정)될 수 있다.
상기 표면 처리된 일면의 표면 조도(Ra)가 0.5 ㎛ 미만인 경우에는 세라믹 기재와 전극층 간의 미접합으로 인하여 전극층의 접합을 위한 별도의 추가 공정에 따른 제조비용 증가의 문제가 있고, 1.5 ㎛ 초과인 경우에는 세라믹 기재에 보이드가 발생할 우려가 있어서, 수율 하락의 문제가 발생할 수 있다.
또한 상기 세라믹 기재의 일면의 표면 처리된 영역의 두께는 3 내지 20 ㎛일 수 있다. 상기 세라믹 기재의 일면의 표면 처리된 영역의 두께가 3 ㎛ 미만인 경우에는 소결조제로 인해 생성된 표면의 액상이 잔류하여, 접합강도 및 열전도도가 저하되는 문제가 발생할 수 있고, 20 ㎛ 초과인 경우에는 제조 공정의 생산성이 저하되어 비용이 증가하는 문제가 발생할 수 있다.
상기 연마는 다이아몬드 재질의 연삭기를 이용한 기계적 연마를 포함할 수 있다. 구체적으로 회전속도 1000 내지 1200 rpm, 가공속도 0.7 내지 4 ㎛/초의 다이아몬드 재질의 연삭기를 이용하여 연마할 수 있다. 예를 들어, 입도 #600의 다이아몬드 숫돌을 이용하여 연마할 수 있다.
상기 세라믹 기재의 기계적 연마 후에는 표면 처리된 일면의 표면 조도(Ra)가 0.5 내지 1 ㎛일 수 있고, 구체적으로는 상기 표면 처리된 일면의 표면 조도(Ra)가 0.6 내지 0.8 ㎛일 수 있다.
상기 에칭은 염기성 수용액에 상기 세라믹 기재의 일면을 침지하는 것을 포함할 수 있다.
상기 에칭은 70℃ 이상의 염기성 수용액에 상기 세라믹 기재의 일면을 5분 내지 10분 동안 침지하는 것을 포함할 수 있다. 상기 10분을 초과하여 에칭을 수행하는 경우에는 오히려 세라믹 기재의 표면 조도(Ra)가 감소하여 접합 강도가 더 감소할 수 있고, 5분 미만으로 에칭을 수행하는 경우에는 세라믹 기재의 표면 처리가 미미하게 되어 소결조제로 인해 생성된 표면의 액상이 제거되지 못하여, 접합 강도 및 열전도도가 저하되는 문제가 있다.
상기 염기성 수용액은 KOH 수용액, 또는 NaOH 수용액일 수 있으나, 이에 한정되는 것은 아니고, 상기 염기성 수용액의 농도는 10 내지 20 중량%일 수 있다. 상기 염기성 수용액의 농도가 10 중량% 미만인 경우에는 에칭 시간이 지연되어 생산성이 낮아지고, 20 중량% 초과인 경우에는 세라믹 기재가 손상될 가능성이 있다.
상기 접합층을 형성하는 단계는, 상기 접합용 구리(Cu) 페이스트를 10 내지 20 ㎛ 두께로 인쇄한 후 건조하고, 850 내지 900℃의 온도에서 소성하는 단계를 포함할 수 있다.
상기 접합층은 상기 세라믹 기재와 상기 전극층 사이의 접합 강도를 향상시키는 역할을 할 수 있다.
상기 접합층을 형성하는 단계는, 상기 접합용 구리(Cu) 페이스트를 10 내지 20 ㎛ 두께로 인쇄한 후 110 내지 130℃에서 1분 내지 20분간 건조하고, 이어서 850 내지 900℃의 온도에서 벨트 가열로에 투입하여 소성하는 단계를 포함할 수 있다. 바람직하게는 120℃에서 10분간 건조할 수 있다.
상기 접합용 구리(Cu) 페이스트는 구리(Cu) 30 내지 60 중량%, 은(Ag) 10 내지 30 중량%, 티타늄하이드라이드(TiH2) 4 내지 10 중량%, 주석(Sn) 1 내지 10 중량%, 비스무트(Bi) 1 내지 10 중량%, 아크릴 레진(Acryl resin) 1 내지 10 중량%, 터피네올(Terpineol) 1 내지 10 중량%, 디에틸렌글리콜 모노부틸 에테르 아세테이트(Diethylene glycol monobutyl ether acetate) 1 내지 10 중량%을 포함할 수 있다.
상기 접합용 구리(Cu) 페이스트에는 티타늄(Ti) 성분(티타늄하이드라이드)이 포함될 수 있다. 상기 티타늄(Ti) 성분은 확산에 의해 아래 식 (1)과 같은 반응을 통해 세라믹 소재와 접합될 수 있다(K.S.Choi, et al, Interface Reactions and Diffusion of Si 3 N 4 /Ti and Si 3 N 4 /TiAl Alloys, Korean Journal of Materials Research, Vol.27, No.11, pp.603-608)
식 (1) Si3N4 + 10Ti → Ti6Si3 + 4TiN
상기 접합층의 두께는 10 내지 20 ㎛일 수 있다. 상기 접합층의 두께가 10 ㎛ 미만인 경우에는 접합 강도가 저하되는 문제가 발생할 수 있고, 20 ㎛ 초과인 경우에는 접합용 구리(Cu) 페이스트 내의 티타늄(Ti)이 용출되어 접합 강도가 저하되고, 미도금되는 문제가 발생할 수 있으며, 상기 접합용 구리(Cu) 페이스트는 고가이기 때문에(원재료비 중 약 50% 이상을 차지), 제조원가가 상승하는 문제가 있다.
상기 전극층을 형성하는 단계는, 상기 전극용 구리(Cu) 페이스트를 10 내지 30 ㎛ 두께로 인쇄한 후 건조하고, 850 내지 900℃의 온도에서 소성하는 단계를 포함할 수 있다.
상기 전극층을 형성하는 단계는, 상기 전극용 구리(Cu) 페이스트를 10 내지 30 ㎛ 두께로 인쇄한 후 110 내지 120℃에서 1분 내지 10분간 건조하고, 850 내지 900℃의 온도에서 소성하는 단계를 포함할 수 있다.
상기 전극용 구리(Cu) 페이스트는 티타늄(Ti) 성분과 유리 프릿(glass frit) 유기 성분을 제외하고 구리의 양을 증가시켜서 솔더링 공정이 용이하도록 제조된 것일 수 있다. 즉 상기 전극용 구리(Cu) 페이스트는 티타늄(Ti) 성분과 유리 프릿(glass frit) 유기 성분을 실질적으로 포함하지 않을 수 있고, 실질적으로 포함하지 않는다는 의미는 함량이 0 중량% 이거나, 불순물(약 0.001 중량% 미만)로 포함되는 경우도 포함할 수 있다.
상기 전극용 구리(Cu) 페이스트는 구리(Cu) 85 내지 90 중량%, 바인더(아크릴 레진(acryl resin)) 2 내지 5 중량%, 용제(터피네올(Terpineol), 디에틸렌글리콜 모노부틸 에테르 아세테이트(Diethylene glycol monobutyl ether acetate)) 5 내지 10 중량%을 포함할 수 있다.
상기 전극층의 두께는 10 내지 30 ㎛일 수 있다. 상기 전극층의 두께가 10 ㎛ 미만인 경우에는 접합층 내의 티타늄(Ti) 성분이 표면으로 용출될 가능성이 있어서 전극층 표면에 얼룩이 생기고, 미도금 문제가 발생할 수 있다. 또한 30 ㎛ 초과인 경우에는 전극층 표면에 블리스터가 발생할 수 있다.
또한 상기 세라믹 기판의 제조 방법은, 상기 접합층, 전극층이 형성된 세라믹 기재의 일면의 반대면(타면)에 대해서도 표면 처리하는 단계; 상기 세라믹 기재의 표면 처리된 타면 상에 접합층을 형성하는 단계; 및 상기 접합층 상에 전극층을 형성하는 단계;를 더 포함하여서, 세라믹 기재의 양면에 접합층-전극층이 형성된 세라믹 기판을 제조하는 방법을 제공한다.
이 때, 상기 세라믹 기재의 타면에 표면 처리 하는 단계, 접합층을 형성하는 단계, 전극층을 형성하는 단계는, 전술한 내용이 동일하게 적용될 수 있다.
또한 본 발명은 전술한 세라믹 기판의 제조 방법에 따라 제조된 세라믹 기판을 제공한다.
상기 세라믹 기판은 세라믹 기재와 전극층 간의 접합 강도가 10 내지 50 N/mm일 수 있고, 구체적으로는 12 내지 40 N/mm일 수 있다.
상기 세라믹 기판의 방열성은 60 내지 95 W/mk일 수 있고, 구체적으로는 80 내지 95 W/mk일 수 있다.
또한 본 발명은 전술한 세라믹 기판을 포함하는 전자 부품을 제공한다.
상기 전자 부품은 반도체, 소자, 트랜지스터 등과 같이 전자 회로를 가진 제품부터, 컴퓨터, 휴대전화, TV 등의 전자 제품까지도 포함하는 의미일 수 있다.
위와 같은 본 발명의 세라믹 기판의 제조 방법에 따르면, 세라믹 기재의 일면을 표면 처리(예를 들어, 연마 또는 에칭)하여 전극층(예를 들어, 구리 전극층)과 세라믹 기재 사이의 접합 강도를 향상시킬 수 있으며, 가열 및 냉각을 반복하는 열사이클 테스트(Thermal cycle test)에서도 크랙 및 박리가 발생하지 않는 장점이 있다. 나아가, 위와 같은 세라믹 기판을 이용함에 따라 열적 특성이 강화되어, 가혹한 환경(특히 고온, 고전압)에 필요한 전자 부품을 제공할 수 있다.
이하, 실시예를 통해 본 발명을 보다 구체적으로 설명한다.
그러나 이들 실시예는 본 발명의 이해를 돕기 위한 것일 뿐 어떠한 의미로든 본 발명의 범위가 이들 실시예로 한정되는 것은 아니다.
<실시예 1>
1) 세라믹 기재의 제조
93 중량부의 질화규소 분말(E10(UBE 사))에 소결 조제로서 2 중량부의 Y2O3와 5 중량부의 MgO를 첨가하고, 질화규소 분말과 소결 조제 합계 100 중량부를 기준으로 5 중량부의 폴리비닐 부티랄 수지 바인더와 3 중량부의 프탈레이트계 가소제를 투입하여 볼밀로 혼합하였다. 이어서 테이프 캐스팅(Tape casting) 공정을 통해 판재 성형체로 제조하였다.
제조한 성형체를 소결하기 위해, N2 가스를 투입하여 8~10 MPa로 가압한 분위기에서 1500 내지 1800℃로 가열하여 소결시켜 질화규소 기재를 제조하였다.
2) 표면 처리
얻어진 질화규소(세라믹) 기재의 표면 연마는 회전속도 1200 rpm, 가공속도 1 ㎛/초의 다이아몬드 재질의 연삭기(Dressing Whetstone(신한상사))를 사용하여, 표면 처리된 영역의 두께가 3 ㎛가 되도록 표면 처리를 실시하였다.
3) 구리 전극 형성
먼저 접합용 구리(Cu) 페이스트를 15 ㎛ 두께로 인쇄한 후 120℃에서 10분간 건조하고, 850 내지 900℃ 사이의 온도에서 벨트 가열로에 투입하여 소성을 진행하여 접합층을 형성하였다. 가열로는 구리의 산화방지를 위해 질소 분위기로 유지하였다.
상기 접합용 구리(Cu) 페이스트는 구리(Cu) 30 내지 60 중량%, 은(Ag) 10 내지 30 중량%, 티타늄하이드라이드(TiH2) 4 내지 10 중량%, 주석(Sn) 1 내지 10 중량%, 비스무트(Bi) 1 내지 10 중량%, 아크릴 레진(Acryl resin) 1 내지 10 중량%, 터피네올(Terpineol) 1 내지 10 중량%, 디에틸렌글리콜 모노부틸 에테르 아세테이트(Diethylene glycol monobutyl ether acetate) 1 내지 10 중량%의 조성을 가진 제품(AS102, 미쯔보시 사)을 이용하였다.
그 위에 전극용 구리(Cu) 페이스트를 15 ㎛ 두께로 인쇄한 후 120℃에서 10분간 건조하고, 850 내지 900℃ 사이의 온도에서 벨트 가열로에 투입하여 소성을 진행하여 전극층을 형성하였다. 가열로는 구리의 산화방지를 위해 질소 분위기로 유지하여, 세라믹 기판을 제조하였다. 접합층과 전극층의 두께의 합은 30 내지 40 ㎛로 측정되었다.
상기 전극용 구리(Cu) 페이스트는 구리(Cu) 85 내지 90 중량%, 바인더(아크릴 레진(acryl resin)) 2 내지 5 중량%, 용제(터피네올(Terpineol), 디에틸렌글리콜 모노부틸 에테르 아세테이트(Diethylene glycol monobutyl ether acetate)) 5 내지 10 중량%의 조성을 가진 제품(AC041, 미쯔보시 사)을 이용하였다.
<실시예 2>
실시예 1의 2) 단계에 있어서, 표면 처리된 영역의 두께가 3 ㎛ 대신 표면 처리된 영역의 두께가 10 ㎛이 되도록 표면 처리를 실시하는 것을 제외하고는, 상기 실시예 1과 동일한 방법으로 세라믹 기판을 제조하였다.
<실시예 3>
실시예 1의 2) 단계에 있어서, 표면 처리된 영역의 두께가 3 ㎛ 대신 표면 처리된 영역의 두께가 18 ㎛이 되도록 표면 처리를 실시하는 것을 제외하고는, 상기 실시예 1과 동일한 방법으로 세라믹 기판을 제조하였다.
<실시예 4>
실시예 1의 2) 단계에 있어서, 다이아몬드 재질의 연삭기 대신 15 중량%의 NaOH 수용액을 에칭액으로 이용하여 표면 처리 하는 것을 제외하고는, 상기 실시예 1과 동일한 방법으로 세라믹 기판을 제조하였다.
<실시예 5>
실시예 4의 2) 단계에 있어서, 표면 처리된 영역의 두께가 3 ㎛ 대신 표면 처리된 영역의 두께가 10 ㎛이 되도록 표면 처리를 실시하는 것을 제외하고는, 상기 실시예 4와 동일한 방법으로 세라믹 기판을 제조하였다.
<실시예 6>
실시예 4의 2) 단계에 있어서, 표면 처리된 영역의 두께가 3 ㎛ 대신 표면 처리된 영역의 두께가 18 ㎛이 되도록 표면 처리를 실시하는 것을 제외하고는, 상기 실시예 4와 동일한 방법으로 세라믹 기판을 제조하였다.
<비교예 1>
실시예 1의 2) 단계에 있어서, 표면 처리된 영역의 두께가 3 ㎛ 대신 표면 처리된 영역의 두께가 0.8 ㎛이 되도록 표면 처리를 실시하는 것을 제외하고는, 상기 실시예 1과 동일한 방법으로 세라믹 기판을 제조하였다.
<비교예 2>
실시예 1의 2) 단계에 있어서, 표면 처리된 영역의 두께가 3 ㎛ 대신 표면 처리된 영역의 두께가 27 ㎛이 되도록 표면 처리를 실시하는 것을 제외하고는, 상기 실시예 1과 동일한 방법으로 세라믹 기판을 제조하였다.
<비교예 3>
실시예 4의 2) 단계에 있어서, 표면 처리된 영역의 두께가 3 ㎛ 대신 표면 처리된 영역의 두께가 0.8 ㎛이 되도록 표면 처리를 실시하는 것을 제외하고는, 상기 실시예 4와 동일한 방법으로 세라믹 기판을 제조하였다.
<비교예 4>
실시예 4의 2) 단계에 있어서, 표면 처리된 영역의 두께가 3 ㎛ 대신 표면 처리된 영역의 두께가 27 ㎛이 되도록 표면 처리를 실시하는 것을 제외하고는, 상기 실시예 4와 동일한 방법으로 세라믹 기판을 제조하였다.
<실험예 1>
상기 실시예 1 내지 6 및 비교예 1 내지 4에서 제조된 세라믹 기판의 구리 전극 표면에, 300℃에서 용융되는 Sn(96.5 중량%), Cu(3 중량%), In(0.5 중량%)의 조성을 가지는 금속 시편 솔더를 녹여서 5 mm × 5 mm × 0.15 mm의 판재를 접합한 다음, UTM(Universal testing machine) 장비로 구리 전극을 당겨서 세라믹 기재와 구리 전극층을 분리시키면서 측정된 강도 값으로 평가한 결과를 하기 표 1 및 표 2에 나타내었다.
구분 실시예 1 실시예 2 실시예 3 비교예 1 비교예 2
표면 처리 두께(㎛) 3 10 18 0.8 27
기재의 표면 조도(Ra, ㎛) 0.66 0.63 0.65 0.47 0.41
접합 강도(N/mm) 35.3 36.1 34.5 7.9 9.8
방열성(W/mk) 89.9 90.1 89.7 72.5 89.6
구분 실시예 4 실시예 5 실시예 6 비교예 3 비교예 4
표면 처리 두께(㎛) 3 10 18 0.8 27
기재의 표면 조도(Ra, ㎛) 0.62 0.89 1.37 0.43 1.88
접합 강도(N/mm) 15.5 14.7 12.4 8.2 5.1
방열성(W/mk) 89.6 89.5 90 74.3 89.7
<실험예 2>
열사이클 테스트(Thermal Cycle Test, TCT)는 기판에 반도체 칩을 실장한 후에 구동하였을 때 발생하는 열적 피로도를 평가하기 위한 테스트이다. 저온과 고온을 이동하면서 전극층과 세라믹 기재 사이의 열 팽창계수 차이로 인한 응력이 누적되면서, 접합 계면에서 파괴 및 박리가 발생하게 된다.
상기 실시예 1 내지 6 및 비교예 1 내지 4에서 제조된 세라믹 기판에 대하여, -50℃에서 15분 유지 후에 +150℃로 1분 이내로 급속 이동한 후 다시 15분 유지하는 것을 1 사이클로 하여, 전극층이 세라믹 기재로부터 박리가 발생하는 횟수를 확인하였다. 각각 총 2000회의 사이클 실시 후 SAM(Scanning Acoustic Microscope)으로 박리 여부를 확인한 결과를 하기 도 3에 나타내었다. 2000회 정도이면, 전자 부품용 기판으로서 신뢰성이 있다고 판단할 수 있다.

Claims (5)

  1. 세라믹 기재의 일면을 표면 처리하는 단계;
    상기 세라믹 기재의 표면 처리된 일면 상에 접합층을 형성하는 단계; 및
    상기 접합층 상에 전극층을 형성하는 단계;
    를 포함하며,
    상기 세라믹 기재의 표면 처리된 일면의 표면 조도(Ra)가 0.5 내지 1.5 ㎛인 세라믹 기판의 제조 방법.
  2. 청구항 1에 있어서,
    상기 세라믹 기재의 일면의 표면 처리된 영역의 두께가 3 내지 20 ㎛인 세라믹 기판의 제조 방법.
  3. 청구항 1에 있어서,
    상기 세라믹 기재의 일면을 표면 처리하는 단계는, 연마 또는 에칭을 포함하는 세라믹 기판의 제조 방법.
  4. 청구항 1에 있어서,
    상기 세라믹 기재는 질화규소(Si3N4)를 포함하는 세라믹 기판의 제조 방법.
  5. 청구항 1 내지 4 중 어느 한 항에 따라 제조된 세라믹 기판.
KR1020190108303A 2019-09-02 2019-09-02 세라믹 기판의 제조 방법 및 이에 따라 제조된 세라믹 기판 KR20210026890A (ko)

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* Cited by examiner, † Cited by third party
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