KR20210014700A

KR20210014700A - Rql d 플립-플롭

Info

Publication number: KR20210014700A
Application number: KR1020207037956A
Authority: KR
Inventors: 잭 알. 3세 파월; 알렉산더 루이스 브라운
Original assignee: 노스롭 그루먼 시스템즈 코포레이션
Priority date: 2018-07-31
Filing date: 2019-07-02
Publication date: 2021-02-09
Also published as: US20200044632A1; CA3101504C; US10615783B2; JP2021530148A; WO2020027969A1; CA3101504A1; AU2019314168A1; JP7073543B2; EP3830959B1; AU2019314168B2; KR102444860B1; EP3830959A1

Abstract

상호 양자 로직(RQL) 위상-모드 D 플립-플롭은 데이터 입력 및 논리 클록 입력을 수용한다. 인에이블 입력을 갖는 D 플립-플롭은 인에이블 입력을 추가로 수용하며, 데이터 입력이 논리 클록 펄스 상의 출력을 변화시키게 허용하기 위해 인에이블이 하이로 어써팅되는 것을 추가로 요구한다. 플립-플롭은 저장 루프 및 비교기를 포함하며, 이들 각각은 조셉슨 접합(JJ)들을 포함한다. 저장 루프는, 포지티브 또는 네거티브 단일 플럭스 양자(SFQ) 펄스로서 제공되는 데이터 입력을 저장하며, 그 데이터 입력은 포지티브 또는 네거티브 상태로서 저장 루프에 각각 저장되어, 저장 루프와 비교기 사이에서 공유되는 JJ를 효과적으로 바이어싱시킨다. 데이터 입력은, 클록 펄스가 공유된 JJ로 하여금 비교기에서 이스케이프 JJ에 비해 우선적으로 트리거링되게 할 때, 클록킹(또는 인에이블된 클록킹) 시에 출력에 캡처되며, 공유된 JJ는 저장 루프 전류에 의해 바이어싱된다.

Description

RQL D 플립-플롭

본 발명은 양자 및 고전 디지털 초전도 회로들에 관한 것으로, 상세하게는 상호 양자 로직(RQL) D 플립-플롭들에 관한 것이다.

디지털 로직의 분야에서, 잘 알려져 있고 고도로 개발된 상보성 금속-산화물 반도체(CMOS) 기술이 광범위하게 사용된다. CMOS가 기술로서 성숙해지기 시작함에 따라, 속도, 전력 손실 계산 밀도, 상호연결 대역폭 등의 관점들에서 더 높은 성능을 유발할 수 있는 대안들에 관심이 있다. CMOS 기술에 대한 대안은 20Gb/s(초당 기가비트) 이상의 큰 통상적인 데이터 레이트에서의 약 4 나노와트(nW)의 통상적인 신호 전력 및 약 4 켈빈의 동작 온도들로 초전도 조셉슨 접합(JJ)(Josephson junction)들을 이용하는 초전도체 기반 단일 플럭스 양자 회로부를 포함한다.

플립-플롭은 쌍안정 멀티바이브레이터(multivibrator), 즉 2-안정-상태 회로이며, 따라서 그 회로는, 상태 정보를 저장하고, 하나 이상의 제어 입력들에 적용된 신호들에 의해 상태를 변화시키는 데 사용될 수 있다. 현대의 컴퓨팅 및 통신 전자기기들에서, 플립-플롭들은 순차 로직의 기본 저장 엘리먼트이다. 예를 들어, 종래의 D 플립-플롭, 즉 CMOS에서 구현된 D 플립-플롭은 2개의 바이너리 입력들, 데이터 입력(D) 및 클록 입력, 그리고 적어도 하나의 출력(Q)을 갖는다. D 플립-플롭은 캡처 시간으로 알려진 입력 클록 사이클의 한정된 부분, 예를 들어 상승 에지 또는 하강 에지에서 D 입력의 값을 캡처한다. 그 챕처된 값은 Q 출력이 된다. 출력 Q는 캡처 시간(또한, 그 이후 일부의 작은 전파 지연)을 제외하고 변화되지 않는다. 실제 구현들에서, 데이터 입력(D)이 캡처 시간 이전의 일부 셋업 시간 동안 그리고 입력이 신뢰가능하게 캡처되고 출력으로 전파되기 위해 캡처 시간 이후의 일부 유지 시간 동안 안정적일 것이 요구된다.

위상-모드 로직은 디지털 값들이 하나 이상의 JJ들의 초전도 위상들로서 인코딩되게 허용한다. 예를 들어, 논리 "1"은 하이(high) 위상으로 인코딩될 수 있고, 논리 "0"은 로우(low) 위상으로 인코딩될 수 있다. 예를 들어, 위상들은 제로(예를 들어, 논리 "0"을 의미함) 또는 2π(예를 들어, "논리 1"을 의미함)로서 인코딩될 수 있다. 이들 값들은, JJ 위상을 리셋하기 위한 역 위상(reciprocal pulse)에 대한 어떠한 요건도 존재하지 않기 때문에 RQL AC 클록 사이클들에 걸쳐 지속된다.

일 예는 저장 루프, 비교기, 및 출력 증폭 조셉슨 송신 라인(JTL) － 이들 모두는 조셉슨 접합을 공유함 － 으로 구성된 상호 양자 로직(RQL) 위상-모드 플립-플롭을 포함한다. 저장 루프는, 데이터 입력 라인 상에서 데이터 입력 신호를 포지티브 또는 네거티브 단일 플럭스 양자(SFQ) 펄스로서 수신하고, 데이터 입력 신호를 저장 루프에 저장하도록 구성된다. 비교기는 논리 클록 입력 신호, 또는 논리 클록 입력 신호에 기초한 신호를 저장된 데이터 입력 신호와 비교하여, 논리 판단 신호를 생성하도록 구성된다. 출력 증폭 JTL은, 논리 클록 입력 신호의 수신 시에 데이터 입력 신호를 표현하는 논리 "1" 또는 논리 "0" 값에 대응하는 출력 신호를 생성하기 위해 논리 판단 신호를 증폭시키도록 구성된다.

다른 예는 상호 양자 로직(RQL) 플립-플롭을 동작시키는(예를 들어, 논리 값을 그 플립-플롭에 기입하고 그 플립-플롭으로부터 논리 값을 판독하는) 방법을 포함한다. 포지티브 또는 네거티브 중 어느 하나인 데이터 입력 단일 플럭스 양자(SFQ) 펄스가 RQL 플립-플롭의 데이터 입력에 제공된다. RQL 플립-플롭 내의 저장 루프는 접지 상태로부터, 포지티브 또는 네거티브 중 어느 하나인 상태로 세팅된다. 포지티브 SFQ 펄스가 RQL 플립-플롭의 인에이블 입력에 제공된다. 상호 SFQ 펄스 쌍이 RQL 플립-플롭의 클록 입력에 제공된다. 인에이블 입력과 클록 입력의 논리 AND에 대응하는 인에이블된 클록 SFQ 펄스가 제공된다. 논리 "1" 또는 논리 "0" 값에 대응하는 출력 신호가 RQL 플립-플롭의 출력으로부터 송신된다. 이어서, 저장 루프는 접지 상태로 복귀된다.

또 다른 예는 인에이블을 갖는 상호 양자 로직(RQL) 위상-모드 플립-플롭을 포함한다. 플립-플롭은 저장 루프에 입력되는 데이터 신호를 포함한다. 저장 루프는, 입력 노드와 접지 노드 사이의 데이터 입력 조셉슨 접합, 입력 노드와 중심 노드 사이의 저장 인덕터, 및 중심 노드와 접지 노드 사이의 논리 판단 조셉슨 접합을 포함한다. 플립-플롭은 논리 클록 신호 입력 및 인에이블 신호 입력을 더 포함하며, 이들 둘 모두는 논리 AND 회로부에 대한 것이고, 논리 AND 회로부는 인에이블된 클록 신호를 비교기에 제공하도록 구성된다. 비교기는, 논리 판단 조셉슨 접합에 부가하여, 논리 AND 회로부와 중심 노드 사이에 직렬로 배열되는 인에이블된 클록 입력 인덕터 및 이스케이프(escape) 조셉슨 접합을 포함한다.

도 1은 예시적인 상호 양자 로직(RQL) 위상-모드 D 플립-플롭 게이트의 블록 다이어그램이다.
도 2는 인에이블을 갖는 예시적인 RQL 위상-모드 D 플립-플롭 게이트의 블록 다이어그램이다.
도 3은 RQL 위상-모드 D 플립-플롭 게이트의 회로 다이어그램이다.
도 4는 예시적인 RQL 위상-모드 D 플립-플롭 게이트의 회로 다이어그램이다.
도 5는 RQL 위상-모드 AND-RF 게이트의 회로 다이어그램이다.
도 6은 DC 바이어스 엘리먼트의 일 예의 회로 다이어그램이다.
도 7은 인에이블을 갖는 예시적인 RQL 위상-모드 D 플립-플롭 게이트의 회로 다이어그램이다.
도 8은 인에이블을 갖는 RQL 위상-모드 D 플립-플롭을 동작시키는(예를 들어, 값들을 그 플립-플롭에 기입하고 그 플립-플롭으로부터 값들을 판독하는) 예시적인 방법의 흐름도이다.

본 개시내용은 일반적으로, 양자 및 고전 디지털 초전도 회로들에 관한 것으로, 상세하게는 인에이블 입력을 갖도록 구성될 수 있는 상호 양자 로직(RQL) 위상-모드 D 플립-플롭에 관한 것이다. RQL 위상-모드 플립-플롭은, 예를 들어 어드레싱된 메모리 셀의 논리 상태를 저장하기 위해 메모리 시스템(예를 들어, 양자 컴퓨팅 메모리 시스템)에서 구현될 수 있다. 일 예로서, 입력들 및 출력은 각각, 조셉슨 송신 라인(JTL)을 통해, 예컨대 RQL 초전도 회로에서 제공될 수 있다.

RQL 위상-모드 플립-플롭은 저장 루프, 비교기, 및 출력 증폭 JTL을 포함할 수 있으며, 이들 각각은 조셉슨 접합(JJ)들을 포함할 수 있다. 포지티브 또는 네거티브 단일 플럭스 양자(SFQ) 펄스로서 제공될 수 있는 데이터 입력은 저장 루프를 각각 포지티브 또는 네거티브 상태로 세팅하여, 저장 루프, 비교기, 및 출력 증폭 JTL 사이에서 공유될 수 있는 조셉슨 접합을 효과적으로 바이어싱시키도록 저장 루프에 저장될 수 있다. 이에 의해, 저장 루프, 비교기, 및 출력 증폭 JTL 각각이 동일한 공유된 조셉슨 접합을 포함하여, 3종류의 목적을 효과적으로 제공한다는 것을 의미한다. 공유된 조셉슨 접합이 저장 루프 내의 전류에 의해 바이어싱되기 때문에, 비교기에 대한 논리 클록 SFQ 상호 펄스 쌍의 펄스들 중 하나가 공유된 조셉슨 접합으로 하여금 비교기의 이스케이프 조셉슨 접합에 비해 우선적으로 트리거링되게 할 수 있을 때, 데이터 입력은 비교기에 대한 논리 클록 SFQ 상호 펄스 쌍의 수신 시에 출력에 대해 캡처될 수 있다. 출력에 대한 데이터 입력의 캡처는 적절한 인에이블 신호를 SFQ 펄스로서 적시에 수신할 시에 추가로 조정될 수 있으며, 이는 논리 클록으로부터의 신호와 논리적으로 AND된다.

도 1은, 데이터 입력(D), 논리 클록 입력(LCLK), 및 출력(Q)을 갖는 RQL 위상-모드 플립-플롭(100)의 예시적인 블록 다이어그램이다. 플립-플롭(100)은 입력/로직 스테이지(102) 및 구동 스테이지(104)로 구성된다. 입력/로직 스테이지(102)는 입력들을 수신하고 이들을 논리적으로 결합하여 출력 신호를 생성하는 반면, 구동 스테이지(104)는 사실상 출력 신호를 증폭해서, 그것이 플립-플롭(100)의 출력(Q)에 부착된 회로부를 구동시킬 수 있게 한다. D 및 LCLK 입력들 및 Q 출력은 종래의 플립-플롭 명칭을 따르며, 논리 클록 입력(LCLK)는 CMOS 플립-플롭에서 AC 클록(CLK)과 동등하다. 논리 클록 입력(LCLK)은 SFQ 신호를 제공할 수 있으며, RQL 시스템에서 상호 클록 신호들을 제공하는 데 사용될 수 있는 RQL AC 클록과 혼동되지 않아야 한다. 플립-플롭(100)의 입력/로직 스테이지(102)는, 데이터 입력(D)으로부터 데이터 입력 신호를 수신하고 이를 초전도 루프 내의 순환 전류로서 저장하도록 구성된 저장 루프(106)를 포함할 수 있다. 저장 루프(106)는 3개의 가능한 상태들, 즉 접지 상태, 포지티브 상태, 및 네거티브 상태를 갖도록 구성될 수 있다. 플립-플롭(100)의 입력/로직 스테이지(102)는, 논리 클록 입력(LCLR)으로부터 논리 클록 입력 신호를 수신하고, 수신된 논리 클록 입력 신호와 저장된 데이터 입력 신호, 즉 저장 루프의 상태 사이의 비교를 렌더링하도록 구성된 비교기(108)를 더 포함할 수 있다.

저장 루프(106)와 비교기(108)의 결합된 기능은 논리 출력(Q)으로서 구동 스테이지(104)를 통해 전파되는 논리 출력을 제공할 수 있다. 예컨대, 플립-플롭(100)은, 저장 루프(106)가 포지티브 상태에 있고 포지티브 신호가 논리 클록 입력 신호(LCLK) 상에서 수신되면, 출력(Q)이 그의 논리 "1" 값으로 어써팅(assert)되고; 저장 루프(106)가 네거티브 상태에 있고 네거티브 신호가 논리 클록 입력 신호(LCLK) 상에서 수신되면, 출력(Q)이 그의 논리 "0" 값으로 디-어써팅(de-assert)되도록 구성될 수 있다. 그러한 예에서, 신호들의 임의의 다른 조합은 출력(Q)의 논리 상태에 어떠한 영향도 주지 않을 것이다. 따라서, 예컨대 임의의 수신된 논리 클록 입력 신호(LCLK)는 포지티브이든 네거티브이든, 저장 루프(106)가 그의 접지 상태에 있을 때 출력(Q)의 논리 상태를 변화시키지 않을 것이고; 네거티브 논리 클록 신호(LCLK)는, 저장 루프(106)가 그의 포지티브 상태에 있을 때 출력(Q)을 디-어써팅하지 않을 것이며; 포지티브 논리 클록 신호(LCLK)는, 저장 루프(106)가 그의 네거티브 상태에 있을 때 출력(Q)을 어써팅하지 않을 것이다.

예를 들어, 입력(D)에 도착하는 SFQ 펄스들은 RQL 위상-모드 데이터 인코딩과 일치하는 포지티브 및 네거티브 SFQ 펄스들을 교번하여 이루어질 수 있다. 다수의 펄스들은 LCLK 입력의 어써션들 사이에 도착하도록 허용될 수 있다. 이들 연속적인 펄스들은, Q에서의 마지막 출력이 논리 "0"이었다면 접지 상태와 포지티브 상태 사이에서 또는 Q에서의 마지막 출력이 논리 "1"이었다면 접지 상태와 네거티브 상태 사이에서 내부 저장 루프(106)의 상태를 교번하도록 기능할 수 있다. LCLK가 어써팅될 때 저장 루프(106)의 상태만이 출력(Q)에 영향을 준다.

저장 루프(106) 및 비교기(108) 각각은 적어도 하나의 조셉슨 접합을 가질 수 있다. 예를 들어, 저장 루프(106)는, 저장 루프가 3개의 전술된 상태들 중 어느 상태에 있는지를 루프를 통한 전류의 방향 또는 그러한 전류의 부재가 결정하도록 루프로 배열된 2개의 조셉슨 접합들을 가질 수 있다. 또한 예를 들어, 비교기(108)는 서로 직접 연결되는 2개의 조셉슨 접합들을 가질 수 있다. 비교기(108) 내의 조셉슨 접합들은, SFQ 펄스 입력이 논리 클록 입력(LCLK)에 들어올 때마다, 비교기(104) 내의 2개의 조셉슨 접합들 중 하나만이 트리거링되도록 구성될 수 있으며, 입력(D)은, 비교기(104) 내의 2개의 조셉슨 접합들 중 어느 것이 트리거링될지를 결정한다. 저장 루프(102) 및 비교기(104)는 또한 조셉슨 접합을 공유할 수 있어서, 저장 루프(102) 내의 조셉슨 접합들 중 하나는 또한 비교기(104) 내의 조셉슨 접합들 중 하나이다.

플립-플롭(100)의 논리 값은, 예를 들어 조셉슨 접합의 초전도 위상으로서 저장될 수 있다. 예를 들어, 플립-플롭(100)의 논리 값은, 저장 루프(102)와 비교기(104) 사이에서 공유되는 조셉슨 접합의 위상으로서 저장될 수 있다. 일 예로서, 조셉슨 접합의 0 위상은 논리 "0" 값을 인코딩할 수 있고, 조셉슨 접합의 2π 위상은 논리 "1" 값을 인코딩할 수 있지만, 다른 조합들이 또한 동등하게 잘 작동할 수 있다.

플립-플롭(100)의 구동 스테이지(104)는, 예를 들어 AC 및 DC 바이어스일 수 있는 바이어스 신호(BIAS)에 의해 전력공급되는 출력 증폭 조셉슨 송신 라인(JTL)(112)을 포함할 수 있다. 출력 증폭 JTL(112)은 사실상 바이어스 신호에 의해 공급되는 전력을 사용하여, 입력/로직 스테이지(102)의 출력, 즉 플립-플롭(100)과 연관된 논리 판단을 증폭시켜, 출력(Q)에서 출력 신호를 제공할 수 있다. 저장 루프(106), 비교기(108), 및 출력 증폭 JTL(112) 모두는 조셉슨 접합(114)을 공유한다.

도 2는 인에이블을 갖는 RQL 위상-모드 플립-플롭(200)의 예시적인 블록 다이어그램이다. 즉, 출력(Q)을 생성하기 위해 데이터 입력(D) 및 논리 클록 입력(LCLK)을 갖는 것에 부가하여, 게이트(200)는 인에이블 입력(EN)을 추가로 갖는다. 논리 출력(Q)은 인에이블 입력(EN)의 개개의 어써션 또는 디-어써션 없이 어써팅 또는 디-어써팅될 수 없다. 게이트(100)와 마찬가지로, 플립-플롭(200)은 입력/로직 스테이지(202) 및 구동 스테이지(204)로 구성되며, 이는, 논리 클록 신호(LCLK) 및 인에이블 신호(EN)가 입력/로직 스테이지(202)에 포함된 전력공급되지 않은 위상-모드 AND 회로부(210)에 의해 논리적으로 AND된다는 점을 제외하고, 위에서 설명되었던 것과 유사하게 기능한다. 따라서, 인에이블 신호(EN)(예를 들어, 포지티브 SFQ 펄스)에 대한 적절한 입력의 부재는 논리 클록 신호(LCLK)가 (구동 스테이지(204) 및 그의 출력 증폭 JTL(212)을 통해) 데이터 입력(D)을 출력(Q)으로 "클록킹"하는 것을 효과적으로 방지한다. 도 1의 플립-플롭(100)과 마찬가지로, 플립-플롭(200)은 저장 루프(206), 비교기(208), 및 출력 증폭 JTL(212)과 조셉슨 접합(214)을 공유한다.

도 3은 입력/로직 스테이지(302) 및 구동 스테이지(304)를 갖는 RQL 위상-모드 D 플립-플롭 게이트(300)의 설계를 예시하는 예시적인 회로 다이어그램이다. 플립-플롭(300)은 5개의 조셉슨 접합들(J0, J1, J2, J3, 및 J4) 및 7개의 인덕터들(FL6D_0, FL6LCLK_0, FL6STOR_0, L3, L4_5, L0, 및 L1)을 포함할 수 있다. 입력/로직 스테이지(302)는, 단일 플럭스 양자(SFQ) 펄스들을 입력들로서 수신하도록 각각 구성되는 입력 라인들 상에서 데이터 입력(D) 및 논리 클록 입력(LCLK)을 수신할 수 있다. 입력/로직 스테이지(302)는, 데이터 입력 조셉슨 접합(J4), 저장 인덕터(FL6STOR_0), 및 논리 판단 조셉슨 접합(J2)에 의해 형성된 저장 루프를 포함한다. 데이터 입력(D)으로부터의 입력 신호는 데이터 입력 조셉슨 접합(J4)을 트리거링하고, 초전도 전류를 저장 루프에 저장한다. 저장 루프는 칩의 접지 평면일 수 있는 접지 노드에 의해 도 3의 하단에 연결된다. 비교적 큰 사이즈의 저장 인덕터(FL6STOR_0) 때문에, 그곳에 저장된 전류는 논리 판단 조셉슨 접합(J2)을 자체적으로 트리거링하기에 충분하지 않을 것이다. 그러나, LCLK 신호로서의 SFQ 펄스의 도입은 논리 판단 조셉슨 접합(J2)(저장 루프 내의 전류에 의해 바이어싱된 논리 판단 조셉슨 접합(J2))을 트리거링함으로써 D 입력을 "클록킹"하여, 그에 따라 구동 스테이지 인덕터들(L3 및 L4_5)을 통해 연속적으로 SFQ 펄스를 제공할 수 있으며, 그 펄스는 최종적으로 출력(QO)에서 게이트(300)를 빠져나간다. 입력/로직 스테이지(302)의 기능의 더 상세한 설명은 본 명세서에 인용에 의해 포함되는 미국 특허 출원 제15/810,860호에서 발견될 수 있다. 구동 스테이지(304)는, 그의 출력에 D 플립-플롭(300)이 연결될 수 있는 다음-스테이지 게이트 또는 회로를 적절히 구동시키기 위해 입력/로직 섹션(302)의 출력을 사실상 증폭시키는 구동 조셉슨 송신 라인(JTL)을 포함한다. JTL은 인덕터들(L0, L1)을 통해 AC 및 DC 바이어스들(306, 308)에 각각 연결된다.

일부 예들에서, 비교기 조셉슨 접합들(J3 및 J2) 각각은 30 마이크로암페어와 55 마이크로암페어, 예를 들어 35 마이크로암페어와 50 마이크로암페어의 임계 전류들을 나타내도록 구성될 수 있다. 데이터 입력 조셉슨 접합(J4)은 더 큰 전류, 예를 들어 55 마이크로암페어 내지 65 마이크로암페어, 예를 들어 60 마이크로암페어의 임계 전류를 나타내도록 구성될 수 있다. 일부 예들에서, 저장 인덕터(FL6STOR_0)는 25 피코헨리(pH) 내지 40 pH, 예를 들어 30 pH 내지 35 pH의 인덕턴스 값을 갖도록 구성될 수 있다. 저장 인덕터(FL6STOR_0) 및 데이터 입력 조셉슨 접합(J4)은, 저장 인덕터(FL6STOR_0)의 인덕턴스와 데이터 입력 조셉슨 접합(J4)의 임계 전류의 곱이 1.4 내지 2.0 mA-pH이도록 구성될 수 있다. 비교기 조셉슨 접합들(J3 및 J2)은 서로 유사한 임계 전류들을 나타내도록 구성될 수 있다. 비교기 조셉슨 접합들(J3 및 J2)은 정확히 동일한 전류들의 임계 전류들을 나타낼 필요가 없지만, 비교기 조셉슨 접합들(J3 및 J2)은 임계 전류 사이즈가 서로 가까울 수 있다(예를 들어, 서로 10% 이내에 있을 수 있음).

데이터 입력 조셉슨 접합(J4), 저장 인덕터(FL6STOR_0), 및 논리 판단 조셉슨 접합(J2)으로 구성된 저장 루프는 3개의 가능한 상태들, 즉 저장 루프에 어떠한 전류도 없는 접지 상태, 반시계 방향으로 순환하는 전류의 하나의 단일 플럭스 양자(Φ₀)(예를 들어, Φ₀ = 2.07 mA-pH)가 존재하는 포지티브 상태, 및 시계 방향으로 순환하는 전류의 하나의 Φ₀가 존재하는 네거티브 상태를 갖는다. 저장 인덕터(FL6STOR_0)는, 포지티브 및 네거티브 상태들에서, 유도된 전류가 출력 스테이지(304)로부터(예를 들어, DC 및 AC 바이어스들(306, 308)로부터) 누설되는 임의의 AC 바이어스와 결합된 경우에도 저장 루프 조셉슨 접합들(J2 또는 J4)을 트리거링하기에 충분하지 않도록 충분히 크게 사이징된다. 입력(D)은 이러한 저장 루프에서 전류를 유도하는 데 사용된다. NRZ(nonreturn-to-zero)로 구동될 수 있는 입력(D) 상의 포지티브 펄스들은 저장 루프에서 시계방향 전류를 유도하고, 입력(D) 상의 네거티브 펄스들은 저장 루프에서 반시계 방향의 전류를 유도한다.

플립-플롭(300)의 비교기 조셉슨 접합들(J3 및 J2)은 비교기를 형성한다. 이스케이프 조셉슨 접합(J3)은 논리 판단 조셉슨 접합(J2)보다 더 작은 임계 전류를 갖도록 구성될 수 있다. 저장 루프 내의 전류는 논리 판단 조셉슨 접합(J2)의 바이어싱을 조정하는 데 사용될 수 있다. 논리 클록(LCLK)의 입력은 비교기를 트리거링하고 저장 루프의 상태를 판독하여, 궁극적으로는 QO를 출력하는 데 사용될 수 있다. 논리 클록(LCLK)은 RZ(return-to-zero) 펄스 쌍으로 구동될 수 있다.

데이터 입력 조셉슨 접합(J4), 저장 인덕터(FL6STOR_0), 및 논리 판단 조셉슨 접합(J2)에 의해 형성된 저장 루프의 접지 상태에서, 저장 루프에 어떠한 전류도 존재하지 않는다. 이러한 상태에서, 논리 클록 입력(LCLK)으로부터 도착하는 포지티브 또는 네거티브의 임의의 펄스들은 이스케이프 조셉슨 접합(J3)을 트리거링한다. 이것은 인입 LCLK 펄스를 상쇄(destroy)시키고 플립-플롭(300)의 출력(QO) 및 저장 루프 둘 모두의 상태를 변경되지 않게 유지한다. 그러므로, LCLK로부터의 임의의 포지티브-네거티브 펄스 쌍은, 저장 루프가 접지 상태에 있을 때 어떠한 효과도 갖지 않는다. 저장 루프의 3개의 상태들에도 불구하고(즉, 포지티브 전류, 네거티브 전류 중 하나를 저장하거나, 또는 본질적으로 어떠한 전류도 저장 루프에 있지 않음), 플립-플롭(300)은 0 또는 2π 중 어느 하나인 논리 판단 조셉슨 접합(J2)의 위상에 의해 인코딩되는 바와 같이, 바이너리 논리 값들 "0" 및 "1"에 대응하는 2개의 상태들만을 갖는다.

SFQ 펄스 입력이 논리 클록 입력(LCLK)에 들어올 때마다, 비교기 조셉슨 접합들(J3 또는 J2) 중 하나만이 트리거링될 것이고, 입력(D)은, 비교기 조셉슨 접합들(J3 또는 J2) 중 어느 것이 트리거링될 것인지를 결정한다. 입력(D)이 어떠한 전류도 저장 루프에 넣지 않거나 또는 반대 펄스를 공급함으로써 저장 루프로부터의 임의의 전류를 효과적으로 상쇄시키면, LCLK 상의 임의의 입력들은 이스케이프 조셉슨 접합(J3)만을 트리거링하여, 그러한 LCLK 입력들을 효과적으로 거부할 것이고, 어떠한 출력도 QO 상에서 생성되지 않는다. 입력(D)이 저장 루프에 전류를 넣어서, 그에 따라 논리 판단 조셉슨 접합(J2)의 바이어스 조건을 변화시키면, 그리고 논리 판단 조셉슨 접합(J2)이 저장 루프에 저장된 전류를 관측할 것이지만 이스케이프 조셉슨 접합(J3)은 그렇지 않기 때문에, 논리 판단 조셉슨 접합(J2)은 우선적으로 트리거링되고, 출력(QO)으로서 전파되는 출력 SFQ 펄스를 생성할 것이다. 배열(300)에서, 비교기 조셉슨 접합들(J3 및 J2)이 동일한 사이즈로 가까워질 때, 그리고 저장 루프에 어떠한 전류도 존재하지 않을 때, 이스케이프 조셉슨 접합(J3)은, 그것이 입력(LCLK)으로부터의 전류 모두를 관측하기 때문에 먼저 트리거링될 것인 반면, 논리 판단 조셉슨 접합(J2)은 그러한 전류의 대부분만을 관측하는데, 그 이유는, 비교기 조셉슨 접합들(J3 및 J2)을 연결시키는 노드로부터 나오는 각각의 브랜치가 함께 유도성 네트워크를 병렬로 형성한다는 것을 고려하면, 그러한 전류의 일부가 저장 루프를 통해 그리고 인덕터(L3)를 통해 누설될 것이기 때문이다.

D 플립-플롭(300)은, 플립-플롭(300)의 논리 값이 논리 판단 조셉슨 접합(J2), 즉 플립-플롭(300)의 저장 루프와 플립-플롭(300)의 비교기 사이에서 공유되는 조셉슨 접합의 초전도 위상(0 또는 2π 중 어느 하나)으로서 저장되는 한 "위상-모드" 플립-플롭이다. D 플립-플롭(300)은, 입력 신호들의 경쟁 조건 회피 위상에 대해 사용되는 임의의 디바이스를 제외하고, 자신의 입력/로직 스테이지(302)에서 3개의 조셉슨 접합들 및 3개의 인덕터들만을 요구하여, 디바이스들의 사용의 측면들에서 효율적이다.

증폭 출력 스테이지로 또한 지칭될 수 있는 구동 스테이지(304)는, 출력 조셉슨 접합(J1)을 트리거링하여 그에 따라 펄스 방출 출력(QO)을 전송하기 위해 논리 판단 조셉슨 접합(J2)으로부터 인덕터들(L3 및 L4_5)을 통해 펄스를 전파하는 JTL을 포함하며, 어써션 신호 또는 디-어써션 신호는 입력들(D 및 LCLK)이 주어진 논리 D 플립-플롭 출력을 표시한다.

도 4는, 게이트의 별개의 입력/로직 및 구동 스테이지들을 갖는 대신, 도 3의 설계의 경우와 같이, 입력 구조의 논리 판단 조셉슨 접합이, 즉 도 4의 공유된 조셉슨 접합(J0)으로서 구동 구조의 제1 접합과 결합된다는 점에서 도 3의 D 플립-플롭(300)과 상이한 예시적인 D 플립-플롭(400)을 도시한다. 이에 대응하여, 그들 각각이 게이트(400)에서 식별될 수 있는 정도까지, 입력/로직 스테이지(402) 및 구동 스테이지(404)는 도 4에 예시된 바와 같이, 회로에서 서로 일부 중첩되는 것으로 고려될 수 있다. AC 및 DC 바이어스들(406, 408)은 조셉슨 접합들(J0 및 J1) 및 인덕터들(L0, L1, 및 L4_5)에 의해 형성된 출력 증폭 JTL에 전력을 제공한다. 데이터 입력 조셉슨 접합(J2), 저장 인덕터(FL6STOR_0), 및 공유된 조셉슨 접합(J0)에 의해 형성된 저장 루프 내의 중심 노드(410)는 또한, 이스케이프 조셉슨 접합(J3) 및 공유된 조셉슨 접합(J0)에 의해 형성된 비교기의 중간에 있고, 또한 출력 증폭 JTL 내에 있다. 논리 클록 입력 신호는 클록 입력 인덕터(FL6LCLK_0)를 통해 전달된다.

게이트의 입력/로직 섹션에서 비교기 구조의 부분적인 전력공급에 의해 인에이블된 게이트(400)에 의해 표현되는 게이트(300)에 대한 개선은 (하나의 조셉슨 접합 및 하나의 인덕터에 의해) 게이트에 대한 부품 수를 줄이고, 입력/로직 구조의 비교기 내의 이스케이프 조셉슨 접합(J3)에 대한 더 양호한 동작 마진들을 제공하는 것을 또한 도우며, 도 4의 게이트(400) 내의 상기 비교기는 이제 조셉슨 접합들(J3 및 J0)로 구성된다. 그렇지 않으면, D 플립-플롭(400)은 위에서 설명된 바와 같이 D 플립-플롭(300)과 유사하게 기능한다.

도 5는 출력(AO)에서의 SFQ 신호가 그들의 입력들로서 SFQ 펄스들을 수신하도록 구성되는 입력들(AI 및 BI)의 논리 AND를 표현하는 AND_RF 게이트(500)를 예시한다. AND_RF 게이트(500)는, 입력/로직 스테이지(502)가 D 플립-플롭 기능보다는 AND 논리 기능을 수행한다는 점을 제외하고, 게이트의 전력공급되지 않는 부분으로 고려될 수 있는 입력/로직 스테이지(502), 및 도 3의 게이트(300) 내의 대응하는 스테이지들(302, 304)와 기능이 각각 유사한 구동 스테이지(504)로 이루어진다. AND_RF 게이트(500)의 입력/로직 스테이지(502)는, DC 바이어스 루프 조셉슨 접합(J4), DC 바이어스 루프 인덕터(L7), 및 DC 바이어스 엘리먼트들(DC_0 및 DC_1)로 구성된 DC 바이어스 루프를 포함한다. DC 바이어스 루프 조셉슨 접합(J4)은 양자화 접합으로서 작동하고, DC 바이어스 루프 인덕터(L7)는 DC 바이어스 루프를 밸런싱(balance)하기 위해 DC 바이어스 루프 조셉슨 접합(J4)의 기생 인덕턴스를 미러링하도록 기능한다. AND_RF 게이트(500) 내의 2개의 DC 바이어스 엘리먼트들(DC_0 및 DC_1)은 다양한 방식들로 구현될 수 있으며; 일 예가 도 6에 도시되어 있다. 도 6의 예시적인 DC 바이어스 엘리먼트(600)에서, DC 전류가 변압기-커플링된 인덕터(Lbias)를 통해 회로로 도입된다.

게이트(500) 내의 DC 바이어스 루프는 사실상 시스템 초기화 시에, DC 바이어스(DC_1), DC 바이어스(DC_0), 조셉슨 접합(J4), 및 인덕터(L7)에 의해 형성된 루프에 시계방향 순환 전류를 배치하고, 그에 따라 J4를 트리거링한다. 그에 의해, 약 1/2 Φ₀ 상당의 전류의 DC 바이어스가 입력 조셉슨 접합(J3), 저장 인덕터(L8), 및 논리 판단 조셉슨 접합(J2)에 의해 형성된 저장 루프에 배치되어, 논리 판단 조셉슨 접합(J2)으로부터 입력 조셉슨 접합(J3)을 향하여 저장 인덕터(L8)를 통해 반시계방향으로 흐른다. 이러한 순환 전류는 논리 판단 조셉슨 접합(J2)을 네거티브하게 바이어싱시켜, 그것은, 임의의 그러한 펄스들이 논리 판단 조셉슨 접합(J2), 입력 인덕터(L6A), 및 입력(AI)에 연결된 출력 조셉슨 접합(도시되지 않음)에 의해 형성된 루프에 고정되게 유지될 것이므로, 입력(AI) 상에서 포지티브 입력 SFQ 펄스를 수신할 시에 트리거링되지 않는다. 입력(AI) 상에 도착하는 임의의 후속 네거티브 SFQ 펄스는 트랩(trap)된 포지티브 SFQ 펄스를 소멸시킨다. 따라서, 입력(BI)이 포지티브 SFQ 펄스로 어써팅될 때까지, 입력(AI)으로부터 도착하는 어떠한 펄스들도 출력(AO)으로 전파되는 것이 허용되지 않는다.

여전히 도 5에 관해, 입력(BI) 상에 도착하는 포지티브 SFQ 펄스는 입력 조셉슨 접합(J3)을 트리거링하여, 입력 조셉슨 접합(J3)으로부터 논리 판단 조셉슨 접합(J2)을 향해 포지티브 SFQ 펄스를 구동시킨다. 이러한 지점 직전에, 입력 조셉슨 접합(J3), 저장 인덕터(L8), 및 논리 판단 조셉슨 접합(J2)에 의해 형성된 저장 루프에서 반시계방향으로 흐르는 약 1/2 Φ₀의 초기화 전류가 존재하기 때문에, 입력 조셉슨 접합(J3)의 트리거링은 하나의 Φ₀ 상당의 전류를 동일한 저장 루프에 도입해서, 총 1/2 Φ₀ 상당의 전류가 저장 루프에서 시계방향으로 흐르며, 이는 초기화 전류의 방향을 효과적으로 반전시킨다. DC 바이어스는 이제 논리 판단 조셉슨 접합(J2)을 포지티브하게 바이어싱시키며, 논리 판단 조셉슨 접합(J2)은 이제 입력(AI)으로부터 출력(AO)으로 포지티브 SFQ 펄스를 전달할 수 있다. 이렇게 하는 것은 또한 논리 판단 조셉슨 접합(J2)으로부터 입력 조셉슨 접합(J3)을 향해 포지티브 SFQ 펄스를 전송하여, DC 바이어스를 다시 반전시키고, 후속 네거티브 SFQ 펄스가 도착할 때, 논리 판단 조셉슨 접합(J2)이 입력(AI)으로부터 후속 네거티브 SFQ 펄스를 전달해서, 입력(AI)으로부터 출력(AO)으로 네거티브 SFQ 펄스를 전달할 수 있도록 만든다. 입력(BI) 상에 도착하는 후속 네거티브 펄스는, 그것이 AI로부터 포지티브 SFQ 펄스와 네거티브 SFQ 펄스 사이에 도착하지 않는 한, BI 입력 브랜치의 인에이블 효과를 취소하며, 논리 판단 조셉슨 접합(J2)이 AI로부터 출력(AO)으로 펄스들을 전달하지 않는 이전 상태로 회로(500)를 복귀시킬 것이다. 따라서, BI 입력 브랜치는 입력(AI) 상에서 수신된 포지티브 또는 네거티브 펄스들이 출력(AO)으로 전파되는 것을 거부 또는 허용하기 위한 인에이블먼트(enablement) 라인으로 작동한다. 그러한 인에이블먼트에 후속하여, 입력(BI) 상에서 수신된 네거티브 SFQ 펄스가 입력(AI)으로부터 출력(AO)으로의 펄스들의 전파를 다시 디스에이블시킬 것이다.

도 7은 인에이블(EN)을 갖는 단일 D 플립-플롭(700)을 달성하기 위해, 도 4의 게이트(400)의 것과 같은 비-인에이블된 D 플립-플롭 게이트 구조와 결합된 도 5의 게이트(500)의 전력공급되지 않은 부분(502)과 같은 AND_RF 게이트 구조로 이루어진 예시적인 인에이블된 D 플립-플롭(700)을 예시한다. 예시적인 게이트(700)는 단지 7개의 조셉슨 접합들, 10개의 인덕터들, 및 2개의 외부 DC 바이어스들을 포함한다(인덕터 및 조셉슨 접합 카운트들은 DC 바이어스들을 제공하기 위해 사용될 수 있는 모든 컴포넌트들을 제외함). 데이터 입력 조셉슨 접합(J6_0), 저장 인덕터(FLSTOR_0), 및 공유된 조셉슨 접합(J0_0)에 의해 형성된 저장 루프 내의 중심 노드(710)는 또한, 이스케이프 조셉슨 접합(J3_0) 및 공유된 조셉슨 접합(J0_0)에 의해 형성된 비교기의 중간에 있고, 또한 조셉슨 접합들(J0_0 및 J1_0) 및 인덕터들(L0_0, L4_5, 및 L1_0)에 의해 형성된 출력 증폭 JTL 내에 있다.

예시적인 인에이블된 D 플립-플롭 게이트(700)의 AND_RF 게이트 구조 부분은, LCLK 신호가 제공되는 인덕터(FL8_0)(입력(AI)가 AND_RF 게이트(500)에서 제공되는 인덕터(L6A)에 대응함); 인에이블 입력(EN)이 제공되는 인덕터들(FL7_0, L10_0, 및 L9_0), 조셉슨 접합들(J7_0 및 J4_0), 및 DC 바이어스 엘리먼트들(DC_1 및 DC_0)(AND_RF 게이트(500)의 입력(BI)에 대응함); 및 조셉슨 접합(J5_0)(AND_RF 게이트(500)의 조셉슨 접합(J2)에 대응함)으로 이루어진다. (도 5의 인덕터(L3)와 출력(AO) 사이의) AND_RF 게이트의 전력공급된 부분(504)은 인에이블된 D 플립-플롭 게이트(700)에 포함되지 않는다. 인에이블된 D 플립-플롭 게이트(700)는 도 5에 관해 위에서 설명된 바와 같이, RZ 클록 라인(LCLK)을 취하고, 이를 NRZ 인에이블 라인과 논리적으로 AND한다. 따라서, 인에이블 입력(EN)과 클록 입력들(LCLK)의 논리 AND에 대응하는 인에이블된 클록 SFQ 펄스가 제공되어, 인에이블 입력(EN)이 어써팅될 때, 논리 클록 입력(LCLK) 상에 도입된 포지티브 및 네거티브 SFQ 펄스들은 조셉슨 접합들(J3_0 및 J0_0)에 의해 형성된 비교기로 전파된다. 도 7의 게이트(700)의 인에이블된 클록 입력 인덕터(L11_0) 및 이스케이프 조셉슨 접합(J3_0)은 도 4의 게이트(400)의 인덕터(FL6CLK_0) 및 이스케이프 조셉슨 접합(J3)에 각각 대응한다.

도 4의 비-인에이블된 D 플립-플롭 게이트(400)와 유사하게, 도 7의 인에이블된 D 플립-플롭 게이트(700)는 조셉슨 접합(J6_0), 저장 인덕터(FLSTOR_0), 및 조셉슨 접합(J0_0)으로 구성된 저장 루프를 포함한다. 접지 상태에서, 어떠한 전류도 저장 루프에서 순환하지 않으며; 따라서, 이스케이프 조셉슨 접합(J3_0)의 어떠한 역 바이어싱도 존재하지 않고, 인에이블된 클록 펄스가 이스케이프 조셉슨 접합을 트리거링하여, 출력(QO)이 변경되지 않게 유지된다. 시스템 초기화 시에, DC 바이어스들(DC_1 및 DC_0)은 이들 DC 바이어스들(J4_0 및 L9_0)에 의해 형성된 루프에서 시계방향 전류를 유도한다. 이것은 조셉슨 접합(J4_0)을 트리거링한다. 총 결과는 조셉슨 접합(J5_0)으로부터 조셉슨 접합(J7_0)을 향해 반시계방향으로 흐르는 약 1/2 Φ₀ 상당의 전류의 DC 바이어스이다. 이것은 조셉슨 접합(J5_0)을 네거티브하게 바이어싱시켜, 조셉슨 접합(J5_0)이 논리 클록 입력(LCLK)으로부터 나오는 포지티브 SFQ 펄스에 대해 트리거링되는 것을 불가능하게 만든다. 임의의 그러한 펄스들은 조셉슨 접합(J5_0), 인덕터(FL8_0), 및 LCK 드라이버의 출력 조셉슨 접합(도시되지 않음)에 의해 형성된 루프에 고정될 것이다. LCLK 신호의 네거티브 SFQ 펄스는, 그것이 도착할 때, 트랩되었던 포지티브 SFQ를 단지 소멸시킬 것이다. 그 결과, 회로(700)의 하부 래칭(latching) 부분의 비교기가 결코 클록킹되지 않는다.

도 7의 게이트 회로(700)에서, 인에이블 입력(EN)은 사실상, 조셉슨 접합(J5_0)에 인가된 DC 바이어스가 +1/2 Φ₀인지 또는 -1/2 Φ₀인지를 제어한다. 시스템 기동 시에, 회로(700)는 조셉슨 접합(J5_0)에 인가된 -1/2 Φ₀바이어스로 디폴트되며, 따라서 클록 펄스들이 전파되게 허용하지 않는다. 인에이블 입력(EN)에서의 포지티브 SFQ 펄스는 이러한 바이어스를 +1/2 Φ₀로 스위칭시키며, 그에 의해, 클록 펄스들이 LCLK 입력으로부터 회로(700)의 플립-플롭 부분으로 인덕터(L11_0) 및 조셉슨 접합(J3_0)을 통해 전파되게 허용한다.

논리 "1"을 게이트(700)에 기입하기 위해, 게이트(700)의 D 입력은 포지티브 SFQ 펄스를 이용하여 하이로 어써팅되며, 따라서 시계방향으로 순환하는 하나의 Φ₀ 상당의 전류를 게이트의 저장 루프에 배치하고, 즉 루프는 입력 조셉슨 접합(J6_0), 저장 인덕터(FLSTOR_0), 및 논리 판단 조셉슨 접합(J0_0)으로 이루어진다. 인에이블 입력(EN)은 포지티브 SFQ 펄스를 이용하여 어써팅되어, 인입 클록 펄스는 조셉슨 접합(J7_0)을 트리거링하고, 그에 의해 조셉슨 접합(J7_0)으로부터 조셉슨 접합(J5_0)을 향해 포지티브 SFQ 펄스를 구동시킨다. 조셉슨 접합(J5_0), 인덕터(L10_0), 및 조셉슨 접합(J7_0)을 포함하는 루프에서 반시계방향으로 흐르는 1/2 Φ₀ 상당의 초기화 전류는 사실상, 조셉슨 접합(J7_0)의 포지티브 트리거링에 의해 도입된 약 하나의 Φ₀ 상당의 전류에 의해 반전된다. DC 바이어스는 이제 조셉슨 접합(J5_0)을 포지티브하게 바이어싱시키고, 조셉슨 접합(J5_0)은 이제 논리 클록 입력(LCLK)으로부터 포지티브 SFQ 펄스를 전달할 수 있다. 조셉슨 접합(J5_0)이 이를 수행할 때, 그것은 회로(700)의 래치 비교기 부분으로 포지티브 SFQ 펄스를 전송하여, 논리 "1"을 래칭하며, 입력 조셉슨 접합(J6_0), 저장 인덕터(FLSTOR_0), 및 논리 판단 조셉슨 접합(J0_0)을 포함하는 D-입력 저장 루프에 저장된 포지티브 SFQ 펄스에 기초하여 출력(QO)에서 포지티브 SFQ를 생성한다. 그것은 또한, SFQ 펄스를 조셉슨 접합(J7_0)을 향해 구동시켜, DC 바이어스를 다시 반전시키며, 후속 네거티브 펄스가 도착할 때, 조셉슨 접합(J5_0)이 논리 클록 입력(LCLK)으로부터 후속 네거티브 펄스를 전달할 수 있도록 만든다. 이어서, 요약하면, 인에이블 입력(EN) 상에 도착하는 포지티브 인에이블먼트 SFQ 펄스는 논리 클록 입력(LCLK)으로부터의 포지티브 SFQ 펄스가 D-입력 저장 루프에서 순환하는 포지티브 SFQ 펄스를 클록킹하게 허용하여, 논리 "1"을 표현하는 포지티브하게 어써팅된 SFQ 펄스로서 출력(QO)로 전파된다.

논리 "0"을 게이트(700)에 기입하기 위해, D 입력은 네거티브 SFQ 펄스를 이용하여 로우로 어써팅되며, 따라서 반시계방향으로 순환하는 하나의 Φ₀ 상당의 전류를 게이트의 저장 루프에 배치하고, 즉 루프는 입력 조셉슨 접합(J6_0), 저장 인덕터(FLSTOR_0), 및 논리 판단 조셉슨 접합(J0_0)으로 이루어진다. 인에이블된 논리 클록 펄스가 인에이블된 클록 입력 인덕터(L11_0)를 통해 들어올 때, 위에서 설명된 바와 같이, 이러한 네거티브 펄스는 게이트(700)의 하부 래치 비교기 부분으로 전송되며, 따라서 논리 "0"을 래칭하고, 즉 입력 조셉슨 접합(J6_0), 저장 인덕터(FLSTOR_0), 및 논리 판단 조셉슨 접합(J0_0)을 포함하는 D-입력 저장 루프에 저장된 네거티브 SFQ 펄스에 기초하여 출력(QO)에서 네거티브 SFQ를 생성한다. 이어서, 요약하면, 인에이블 입력(EN) 상에 도착하는 포지티브 인에이블먼트 SFQ 펄스는 논리 클록 입력(LCLK)으로부터의 네거티브 SFQ 펄스가 D-입력 저장 루프에서 순환하는 네거티브 SFQ 펄스를 클록킹하게 허용하여, 논리 "0"을 표현하는 네거티브하게 어써팅된 SFQ 펄스로서 출력(QO)로 전파된다.

인에이블 입력(EN)에서의 후속 네거티브 펄스는, 그것이 논리 클록 입력(LCLK)으로부터 포지티브 펄스와 네거티브 펄스 사이에 들어오지 않는 한, 인에이블 효과를 취소하며, 조셉슨 접합(J5_0)이 LCLK로부터 논리 클록 입력 SFQ 펄스들을 전달하지 않을 상태로 회로(700)를 복귀시킬 것이다. 따라서, 하이 레벨에서, 인에이블 입력(EN)이 로직 "하이"에 있을 때, 래치(700)가 클록킹될 수 있고, 인에이블 입력(EN)이 로직 "로우"에 있을 때, 입력(LCLK)으로부터의 클록 펄스들은 래치(700)에 도달하는 것이 방지된다.

데이터 신호(D) 및 인에이블 신호(EN)는 필요한 셋업 및 유지 시간들로 공급되어야 한다. 구체적으로, 이들 신호들은 클록 펄스(LCLK) 이전에 위상 경계 상에 배치되어야 한다. 위상 JTL들은 미국 특허 출원 제15/810,860호에 설명된 바와 같이, D 플립-플롭(700)을 적절히 구동시키기 위해 적절한 위상 경계들을 제공할 수 있다.

게이트(700)의 설계는 신규한 인에이블된 위상-모드 RQL D 플립-플롭 회로를 제공할 뿐만 아니라, 그 설계는 또한, 그것이 회로(500)의 구동 스테이지(504)를 제공한다는 점에서 그리고 그것이 게이트의 입력/로직 섹션에서 비교기 구조의 부분적인 전력공급에 의해 인에이블되는 베이스 D 플립-플롭 구조(300)로부터 접합(J2) 및 인덕터(L4)를 제거한다는 점에서, 별개의 게이트들(300 및 500)의 조합에 비해 회로 컴포넌트 경제성을 제공한다. 본 명세서에 설명된 게이트들은 로직의 밀도를 증가시켜, 그에 의해 다이 사이즈를 감소시키고 직접 제조 비용 절약들을 유발함으로써 RQL 칩들을 생산하는 비용을 매우 감소시킨다.

도 8은 RQL 위상-모드 D 플립-플롭을 동작시키는(예를 들어, 논리 값을 그 플립-플롭에 기입하고 그 플립-플롭으로부터 논리 값을 판독하는) 방법(800)을 예시하는 흐름도이다. 포지티브 또는 네거티브 중 어느 하나인 데이터 입력 SFQ 펄스가 RQL 플립-플롭의 데이터 입력에 제공된다(802). 데이터 입력 SFQ 펄스의 제공에 기초하여, RQL 플립플롭 내의 데이터 입력 저장 루프는, 접지 상태로부터 포지티브 또는 네거티브 중 어느 하나인 상태(즉, 제공된 펄스에 대응함)로 세팅된다(804). 이러한 데이터 입력 저장 루프는, 예를 들어 도 7의 회로(700)의 데이터 입력 조셉슨 접합(J6_0), 데이터 입력 저장 인덕터(FLSTOR_0), 및 논리 판단 조셉슨 접합(J0_0)을 포함하는 루프에 대응할 수 있다.

포지티브 SFQ 펄스가 RQL 플립-플롭의 인에이블 입력에 제공되어(806), 클록 입력 경로에 조셉슨 접합을 포함하는 인에이블 입력 루프에서 DC 바이어스를 반전시켜, RQL 플립-플롭의 클록 입력으로부터의 클록 펄스들의 전파를 가능하게 한다(808). 인에이블 입력 루프는, 예를 들어 도 7의 회로(700)에서 인에이블 입력 조셉슨 접합(J7_0), 인덕터(L10_0), 및 조셉슨 접합(J5_0)을 포함하는 루프에 대응할 수 있다. "클록 입력 경로 내의 조셉슨 접합"은, 예를 들어 도 7의 회로(700) 내의 조셉슨 접합(J5_0)에 대응할 수 있다.

상호 SFQ 펄스 쌍(즉, RZ 입력)이 RQL 플립-플롭의 클록 입력에 제공된다(810). 그에 의해, 인에이블 입력과 클록 입력의 논리 AND에 대응하는 SFQ 펄스가, 예를 들어 데이터 입력 저장 루프에 제공된다(812). 결과적인 인에이블된 클록 신호에 기초하여, 논리 "1" 또는 논리 "0" 값에 대응하는 출력 신호가, 예를 들어 RQL 플립-플롭의 출력으로부터의 포지티브 또는 네거티브 중 어느 하나인 출력 SFQ 펄스를 구동시킴으로써 RQL 플립-플롭의 출력으로부터 송신된다(814). 이어서, 데이터 입력 저장 루프가 접지 상태로 복귀될 수 있다(816). 각각의 액션에 대한 "포지티브 또는 네거티브 중 어느 하나"가 포지티브이면, 논리 "1"이 기입 및 판독되었다고 칭해질 수 있는 반면, "포지티브 또는 네거티브 중 어느 하나"가 네거티브이면, 논리 "0"이 기입 및 판독되었다고 칭해질 수 있다. 포지티브 또는 네거티브 상태들에 할당된 것으로서의 "1" 및 "0"의 지정은 플립-플롭이 구현되는 더 큰 시스템의 로직의 맥락에서 임의적일 수 있기 때문에, 논리 값들은 일부 예들에서 반전될 수 있으며, 예를 들어 네거티브 입력 및 출력 펄스들은 논리 "1"을 인코딩할 수 있는 반면, 포지티브 입력 및 출력 펄스들은 논리 "0"을 인코딩할 수 있다. 출력은 데이터 입력, 인에이블 입력, 및 클록 입력에 기초할 수 있다.

방법(800)에서, 일 예로서, 데이터 입력 저장 루프 상태의 세팅은, 데이터 입력 저장 루프에서 전류를 설정하기 위해 데이터 입력 저장 루프에서 데이터 입력 조셉슨 접합(예를 들어, 도 7에 예시된 조셉슨 접합(J6_0))을 트리거링하는 것을 포함할 수 있으며, 데이터 입력 저장 루프에서의 전류의 순환 방향은 데이터 입력 SFQ 펄스가 포지티브인지 또는 네거티브인지에 대응한다. 데이터 입력 저장 루프 상태의 세팅에 의해 설정된 데이터 입력 저장 루프에서의 전류는 데이터 입력 저장 루프, 비교기, 출력 증폭 JTL에 의해 공유되는 데이터 입력 저장 루프 내의 제2 조셉슨 접합(예를 들어, 도 7의 조셉슨 접합(J0_0))을 트리거링하기에 충분하지 않을 수 있다.

방법(800)에서, 일 예로서, 데이터 입력 SFQ 펄스가 포지티브일 때, 클록 입력에 제공되는 상호 SFQ 펄스 쌍은 클록 입력에 대한 포지티브 펄스 및 네거티브 펄스로 구성될 수 있으며, 이는 다음 중 어느 하나의 순서로 제공될 수 있다. 이어서, 클록 입력에 대한 포지티브 펄스에 대응하는 하나의 인에이블된 클록 SFQ 펄스는 데이터 입력 저장 루프에서 논리 판단 조셉슨 접합(예를 들어, 도 7의 조셉슨 접합(J0_0))을 트리거링할 수 있으며, 그에 의해 출력을 어써팅한다. 클록 입력에 대한 네거티브 펄스에 대응하는 다른 인에이블된 클록 SFQ 펄스는 논리 판단 조셉슨 접합과 공통 노드를 갖는 이스케이프 조셉슨 접합(예를 들어, 도 7의 조셉슨 접합(J3_0))을 트리거링할 수 있으며, 이스케이프 조셉슨 접합의 트리거링은 데이터 입력 저장 루프의 상태에 영향을 주지 않는다. 논리 판단 조셉슨 접합의 트리거링은, 데이터 입력 저장 루프에서 전류를 상쇄시킴으로써 데이터 입력 저장 루프를 접지 상태로 복귀시킬 수 있으며, 클록 입력에 대한 포지티브 펄스에 대응하는 인에이블된 클록 SFQ 펄스를 제공함으로써 생성된 이스케이프 조셉슨 접합을 통해 전류를 상쇄시킬 수 있다.

방법(800)에서, 다른 예로서, 데이터 입력 SFQ 펄스가 네거티브일 때, 클록 입력에 제공되는 상호 SFQ 펄스 쌍은 클록 입력에 대한 포지티브 펄스 및 네거티브 펄스로 구성될 수 있으며, 이는 다음 중 어느 하나의 순서로 제공될 수 있다. 이어서, 클록 입력에 대한 포지티브 펄스에 대응하는 하나의 인에이블된 클록 SFQ 펄스는 데이터 입력 저장 루프에서 논리 판단 조셉슨 접합(예를 들어, 도 7의 조셉슨 접합(J0_0))과 공통 노드를 갖는 이스케이프 조셉슨 접합(예를 들어, 도 7의 조셉슨 접합(J3_0))을 트리거링할 수 있으며, 이스케이프 조셉슨 접합의 트리거링은 데이터 입력 저장 루프의 상태에 영향을 주지 않는다. 클록 입력에 대한 네거티브 펄스에 대응하는 다른 인에이블된 클록 SFQ 펄스는 논리 판단 조셉슨 접합을 트리거링할 수 있으며, 그에 의해 출력을 디-어써팅한다. 논리 판단 조셉슨 접합의 트리거링은, 데이터 입력 저장 루프에서 전류를 상쇄시킴으로써 데이터 입력 저장 루프를 접지 상태로 복귀시킬 수 있으며, 클록 입력에 대한 네거티브 펄스에 대응하는 인에이블된 클록 SFQ 펄스를 제공함으로써 생성된 이스케이프 조셉슨 접합을 통해 전류를 상쇄시킬 수 있다.

방법(800)에서, 또 다른 예로서, 인에이블 입력과 클록 입력의 논리 AND에 대응하는 인에이블된 클록 SFQ 펄스를 제공하는 것은, 인에이블 입력에 제공되는 SFQ 펄스에 대응하는 인에이블 입력 전류를 약 1/2 Φ₀로 감소시키는 것을 포함할 수 있다. 예를 들어, 인에이블 입력 전류를 감소시키는 것은, 조셉슨 접합(예를 들어, 도 7의 조셉슨 접합(J4_0)), 인덕터(예를 들어, 도 7의 인덕터(L9_0)), 및 제1 및 제2 DC 바이어스 엘리먼트들(예를 들어, 도 7의 DC_0 및 DC_1)을 포함하는 DC 바이어스 루프를 사용하여 수행될 수 있다.

위에서 설명된 것은 본 발명의 예들이다. 물론, 본 발명을 설명하려는 목적들을 위해 컴포넌트들 또는 방법들의 모든 각각의 인지가능한 조합을 설명하는 것이 가능하지 않지만, 당업자는 본 발명의 많은 추가적인 조합들 및 변형들이 가능함을 인식할 것이다. 따라서, 본 발명은, 첨부된 청구항들을 포함하는 본 명세서의 범위 내에 있는 모든 그러한 수정들, 변형들, 및 변경들을 포함하도록 의도된다. 부가적으로, 본 개시내용 또는 청구항들이 "단수형", "제 1" 또는 "다른" 엘리먼트 또는 그의 등가물을 언급하는 경우, 2개 이상의 그러한 엘리먼트들을 요구하거나 배제하지 않으면서 하나보다 많은 하나 이상의 그러한 엘리먼트를 포함하는 것으로 해석되어야 한다. 본 명세서에서 사용된 바와 같이, 용어 "포함하는"은 포함하지만 이에 제한되지 않는다는 것을 의미하고, 용어 "포함함"은 포함하는(그러나 이에 제한되지 않음)을 의미한다. 용어 "에 기초하는"은 에 적어도 부분적으로 기초하는을 의미한다.

Claims

상호 양자 로직(RQL) 위상-모드 플립-플롭으로서,
저장 루프 － 상기 저장 루프는, 데이터 입력 라인 상에서 데이터 입력 신호를 포지티브 또는 네거티브 단일 플럭스 양자(SFQ) 펄스로서 수신하고, 상기 데이터 입력 신호를 상기 저장 루프에 저장하도록 구성됨 －;
수신된 논리 클록 입력 신호, 또는 상기 수신된 논리 클록 입력 신호에 기초한 신호를 상기 저장된 데이터 입력 신호와 비교하여, 논리 판단 신호를 생성하도록 구성된 비교기; 및
상기 논리 클록 입력 신호의 수신 시에 상기 데이터 입력 신호를 표현하는 논리 "1" 또는 논리 "0" 값에 대응하는 출력 신호를 생성하기 위해 상기 논리 판단 신호를 증폭시키도록 구성된 출력 증폭 조셉슨 송신 라인(JTL)을 포함하며,
상기 저장 루프, 상기 비교기, 및 상기 출력 증폭 JTL 모두는 조셉슨 접합을 공유하는, 상호 양자 로직 위상-모드 플립-플롭.
제1항에 있어서,
상기 출력 신호는, 상기 공유된 조셉슨 접합의 0 또는 2π 양자 위상에 대응하는 네거티브 또는 포지티브 SFQ 펄스인, 상호 양자 로직 위상-모드 플립-플롭.
제1항에 있어서,
상기 저장 루프는, 상기 저장 루프에 배열되는, 데이터 입력 조셉슨 접합, 상기 공유된 조셉슨 접합, 및 저장 인덕터를 포함하는, 상호 양자 로직 위상-모드 플립-플롭.
제1항에 있어서,
상기 비교기는 이스케이프(escape) 조셉슨 접합 및 상기 공유된 조셉슨 접합을 포함하며,
상기 이스케이프 조셉슨 접합 및 상기 공유된 조셉슨 접합 둘 모두는 대략 동일한 임계 전류들을 갖도록 사이징(size)되는, 상호 양자 로직 위상-모드 플립-플롭.
제1항에 있어서,
상기 비교기는, 논리 클록 입력 라인과 상기 공유된 조셉슨 접합이 연결되는 중심 노드 사이에 직렬로 배열된 클록 입력 인덕터 및 이스케이프 조셉슨 접합을 포함하며,
상기 공유된 조셉슨 접합은 상기 중심 노드와 접지 노드 사이에 배열되고,
상기 이스케이프 조셉슨 접합은, 상기 공유된 조셉슨 접합의 부가적인 바이어싱의 부재 시에 상기 공유된 조셉슨 접합 이전에 상기 이스케이프 조셉슨 접합이 우선적으로 트리거링되도록 사이징되는, 상호 양자 로직 위상-모드 플립-플롭.
제5항에 있어서,
상기 비교기는, 상기 수신된 논리 클록 입력 신호, 또는 상기 수신된 논리 클록 입력 신호에 기초한 신호와 상기 저장된 데이터 입력 신호 사이의 비교가, 상기 논리 클록 입력 신호로서 수신된 SFQ 펄스에 응답하는 상기 이스케이프 조셉슨 접합 및 상기 공유된 조셉슨 접합 중 하나만의 트리거링을 포함하도록 구성되는, 상호 양자 로직 위상-모드 플립-플롭.
제6항에 있어서,
상기 비교기는, 상기 수신된 논리 클록 입력 신호, 또는 상기 수신된 논리 클록 입력 신호에 기초한 신호와 상기 저장된 데이터 입력 신호 사이의 비교가, 상기 데이터 입력 신호에 대응하는 상기 저장 루프에서의 전류로부터 초래되는 상기 공유된 조셉슨 접합에 대한 포지티브 또는 네거티브 바이어스 조건에 기초하여 상기 논리 판단 신호를 생성하기 위해 상기 공유된 조셉슨 접합이 우선적으로 트리거링되는 것을 포함하도록 구성되는, 상호 양자 로직 위상-모드 플립-플롭.
제1항에 있어서,
인에이블 입력 라인 상에서 수신된 인에이블 입력 신호와 상기 논리 클록 입력 신호를 AND하도록 구성된 전력공급되지 않은 위상-모드 AND 회로부를 더 포함하며,
상기 출력 신호의 논리 값은, 상기 플립-플롭이 상기 인에이블 입력 신호에 의해 인에이블되는 것에 기초하여 상기 논리 클록 입력 신호의 수신 시에 상기 데이터 입력 신호를 표현하는, 상호 양자 로직 위상-모드 플립-플롭.
제8항에 있어서,
상기 전력공급되지 않은 위상-모드 AND 회로부는, 조셉슨 접합, 인덕터, 및 제1 및 제2 DC 바이어스 엘리먼트들을 포함하는 DC 바이어스 루프를 포함하며,
상기 DC 바이어스 루프는, 상기 인에이블 입력 라인에 공급된 상기 인에이블 입력 신호에 대응하는 약 1/2 Φ₀ 상당의 전류만큼 감소하도록 구성되는, 상호 양자 로직 위상-모드 플립-플롭.
상호 양자 로직(RQL) 플립-플롭을 동작시키는 방법으로서,
포지티브 또는 네거티브 중 어느 하나인 데이터 입력 단일 플럭스 양자(SFQ) 펄스를 상기 RQL 플립-플롭의 데이터 입력에 제공하는 단계;
접지 상태로부터 상기 포지티브 또는 상기 네거티브 중 어느 하나인 상태로 상기 RQL 플립-플롭 내의 데이터 입력 저장 루프를 세팅하는 단계;
상기 RQL 플립-플롭의 인에이블 입력에 포지티브 SFQ 펄스를 제공하는 단계;
상기 RQL 플립-플롭의 클록 입력에 상호 SFQ 펄스 쌍을 제공하는 단계;
상기 인에이블 입력과 상기 클록 입력의 논리 AND에 대응하는 인에이블된 클록 SFQ 펄스를 제공하는 단계;
상기 RQL 플립-플롭의 출력으로부터 논리 "1" 또는 논리 "0" 값에 대응하는 출력 신호를 송신하는 단계; 및
상기 데이터 입력 저장 루프를 상기 접지 상태로 복귀시키는 단계를 포함하는, 상호 양자 로직 플립-플롭을 동작시키는 방법.
제10항에 있어서,
상기 데이터 입력 저장 루프의 상태를 세팅하는 단계는, 상기 데이터 입력 저장 루프에서 전류를 설정하기 위해 상기 데이터 입력 저장 루프에서 데이터 입력 조셉슨 접합을 트리거링하는 단계를 포함하며,
상기 데이터 입력 저장 루프에서의 전류 순환 방향은 상기 데이터 입력 SFQ 펄스가 포지티브인지 또는 네거티브인지에 대응하는, 상호 양자 로직 플립-플롭을 동작시키는 방법.
제11항에 있어서,
상기 데이터 입력 저장 루프의 상태의 세팅에 의해 설정된 상기 데이터 입력 저장 루프에서의 전류는 상기 데이터 입력 저장 루프, 비교기, 출력 증폭 조셉슨 송신 라인(JTL)에 의해 공유되는 상기 데이터 입력 저장 루프 내의 제2 조셉슨 접합을 트리거링하기에 충분하지 않은, 상호 양자 로직 플립-플롭을 동작시키는 방법.
제10항에 있어서,
상기 데이터 입력 SFQ 펄스는 포지티브이며;
상기 클록 입력에 상기 상호 SFQ 펄스 쌍을 제공하는 단계는, 상기 클록 입력에 대한 포지티브 펄스 및 네거티브 펄스를 포함하는 SFQ 클록 펄스 쌍을 제공하는 단계를 포함하고,
상기 SFQ 클록 펄스 쌍을 제공하는 단계는 다음 중 어느 하나의 순서로 제공되며,
상기 클록 입력에 대한 상기 포지티브 펄스에 대응하는 하나의 인에이블된 클록 SFQ 펄스는 상기 데이터 입력 저장 루프에서 논리 판단 조셉슨 접합을 트리거링하여, 상기 출력을 어써팅(assert)하고,
상기 클록 입력에 대한 상기 네거티브 펄스에 대응하는 다른 인에이블된 클록 SFQ 펄스는 상기 논리 판단 조셉슨 접합과 공통 노드를 갖는 이스케이프 조셉슨 접합을 트리거링하며, 상기 이스케이프 조셉슨 접합의 트리거링은 상기 데이터 입력 저장 루프의 상태에 영향을 주지 않는, 상호 양자 로직 플립-플롭을 동작시키는 방법.
제13항에 있어서,
출력 조셉슨 접합의 트리거링은,
상기 데이터 입력 저장 루프에서의 전류를 상쇄시킴으로써 상기 데이터 입력 저장 루프를 상기 접지 상태로 복귀시키고;
상기 클록 입력에 대한 상기 포지티브 펄스에 대응하는 상기 인에이블된 클록 SFQ 펄스를 제공함으로써 생성된 전류를 상기 이스케이프 조셉슨 접합을 통해 상쇄시키는, 상호 양자 로직 플립-플롭을 동작시키는 방법.
제10항에 있어서,
상기 데이터 입력 SFQ 펄스는 네거티브이며;
상기 클록 입력에 상기 상호 SFQ 펄스 쌍을 제공하는 단계는, 상기 클록 입력에 대한 포지티브 펄스 및 네거티브 펄스를 포함하는 SFQ 클록 펄스 쌍을 제공하는 단계를 포함하고,
상기 SFQ 클록 펄스 쌍을 제공하는 단계는 다음 중 어느 하나의 순서로 제공되며,
상기 클록 입력에 대한 상기 포지티브 펄스에 대응하는 하나의 인에이블된 클록 SFQ 펄스는 상기 데이터 입력 저장 루프에서 논리 판단 조셉슨 접합과 공통 노드를 갖는 이스케이프 조셉슨 접합을 트리거링하고, 상기 이스케이프 조셉슨 접합의 트리거링은 상기 데이터 입력 저장 루프의 상태에 영향을 주지 않고,
상기 클록 입력에 대한 상기 네거티브 펄스에 대응하는 다른 인에이블된 클록 SFQ 펄스는 상기 논리 판단 조셉슨 접합을 트리거링하여, 상기 출력을 디-어써팅(de-assert)하는, 상호 양자 로직 플립-플롭을 동작시키는 방법.
제15항에 있어서,
출력 조셉슨 접합의 트리거링은,
상기 데이터 입력 저장 루프에서의 전류를 상쇄시킴으로써 상기 데이터 입력 저장 루프를 상기 접지 상태로 복귀시키고;
상기 클록 입력에 대한 상기 네거티브 펄스에 대응하는 상기 인에이블된 클록 SFQ 펄스를 제공함으로써 생성된 전류를 상기 이스케이프 조셉슨 접합을 통해 상쇄시키는, 상호 양자 로직 플립-플롭을 동작시키는 방법.
제10항에 있어서,
상기 인에이블 입력과 상기 클록 입력의 논리 AND에 대응하는 인에이블된 클록 SFQ 펄스를 제공하는 단계는, 클록 입력 경로에 조셉슨 접합을 포함하는 인에이블 입력 루프에서 DC 바이어스를 반전시켜, 상기 RQL 플립-플롭의 클록 입력으로부터 상기 데이터 입력 저장 루프로의 클록 SFQ 펄스들의 전파를 가능하게 하는 단계를 포함하는, 상호 양자 로직 플립-플롭을 동작시키는 방법.
제17항에 있어서,
상기 인에이블 입력 루프는, 조셉슨 접합, 인덕터, 및 제1 및 제2 DC 바이어스 엘리먼트들을 포함하는 DC 바이어스 루프를 포함하는, 상호 양자 로직 플립-플롭을 동작시키는 방법.
인에이블을 갖는 상호 양자 로직(RQL) 위상-모드 플립-플롭으로서,
저장 루프에 대한 데이터 신호 입력 － 상기 저장 루프는,
입력 노드와 접지 노드 사이의 데이터 입력 조셉슨 접합;
상기 입력 노드와 중심 노드 사이의 저장 인덕터; 및
상기 중심 노드와 상기 접지 노드 사이의 논리 판단 조셉슨 접합을 포함함 －;
논리 클록 신호 입력 및 인에이블 신호 입력을 포함하며,
상기 논리 클록 신호 입력 및 상기 인에이블 신호 입력 둘 모두는 논리 AND 회로부에 대한 것이고, 상기 논리 AND 회로부는 인에이블된 클록 신호를 비교기에 제공하도록 구성되고,
상기 비교기는,
상기 논리 AND 회로부와 상기 중심 노드 사이에 직렬로 배열되는 인에이블된 클록 입력 인덕터 및 이스케이프 조셉슨 접합; 및
상기 논리 판단 조셉슨 접합을 포함하는, 인에이블을 갖는 상호 양자 로직 위상-모드 플립-플롭.
제19항에 있어서,
상기 논리 AND 회로부는, 조셉슨 접합, 인덕터, 및 제1 및 제2 DC 바이어스 엘리먼트들을 포함하는 DC 바이어스 루프를 포함하며,
상기 DC 바이어스 루프는, 인에이블 입력에 제공되는 SFQ 펄스에 대응하는 인에이블 입력 전류를 약 1/2 Φ₀로 감소시키도록 구성되는, 인에이블을 갖는 상호 양자 로직 위상-모드 플립-플롭.