KR20210011535A - 자기 메모리 장치 - Google Patents

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KR20210011535A
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이성철
노은선
박정헌
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삼성전자주식회사
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Abstract

본 발명은 일 방향으로 연장되는 도전 라인, 상기 도전 라인 하면 일부분에 제공되는 하부 전극, 상기 도전 라인 상에 차례로 제공되는 자유층 및 고정층, 상기 자유층 및 상기 고정층 사이의 스페이서층, 및 상기 고정층 상면 일부분에 제공되고, 상기 하부 전극과 수직적으로 중첩되는 상부 전극을 포함하되, 상기 도전 라인, 상기 자유층, 상기 고정층 및 상기 스페이서층의 상기 일 방향과 수직한 측면들은 서로 정렬(align)되는 자기 메모리 장치를 개시한다.

Description

자기 메모리 장치{Magnetic memory device}
본 발명은 자기 메모리 장치에 관한 것으로, 보다 상세하게는 자구벽의 이동 원리를 이용한 자기 메모리 장치에 관한 것이다.
전자 기기의 고속화, 저전력화에 따라 이에 내장되는 메모리 장치 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구를 충족하는 기억 소자로 자기 메모리 장치(Magnetic memory device)가 연구되고 있다. 자기 메모리 장치는 고속 동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.
특히, 최근에는 자기 메모리 장치 중 자성 물질의 자구벽(magnetic domain wall)의 이동 원리를 이용하는 새로운 메모리 장치에 대한 연구 및 개발이 이루어지고 있다.
본 발명의 일 기술적 과제는 신뢰성이 향상되고 고집적화 가능한 자기 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여, 본 발명의 실시예들에 따른 자기 메모리 장치는 일 방향으로 연장되는 도전 라인, 상기 도전 라인 하면 일부분에 제공되는 하부 전극, 상기 도전 라인 상에 차례로 제공되는 자유층 및 고정층, 상기 자유층 및 상기 고정층 사이의 스페이서층, 및 상기 고정층 상면 일부분에 제공되는 상부 전극을 포함하되, 상기 도전 라인, 상기 자유층, 상기 고정층 및 상기 스페이서층의 상기 일 방향과 수직한 측면들은 서로 정렬(align)될 수 있다.
또는, 기판, 상기 기판 상에서 제1 방향으로 연장되며 상기 제1 방향과 수직하는 제2 방향으로 이격된 패킷 구조체들, 상기 패킷 구조체들 각각의 일부를 사이에 두고 상기 제1 및 제2 방향들에 수직하는 제3 방향으로 이격되는 하부 및 상부 전극들, 상기 패킷 구조체들 각각의 상기 하부 전극에 연결된 트랜지스터, 및 상기 패킷 구조체들 각각의 상기 상부 전극에 연결된 비트 라인을 포함하되, 상기 패킷 구조체들 각각은 자유층, 상기 자유층 상의 고정층, 상기 자유층과 상기 고정층 사이의 스페이서층, 및 상기 자유층과 상기 하부 전극 사이의 도전 라인을 포함하고, 상기 자유층, 상기 고정층, 상기 스페이서층 및 상기 도전 라인은 실질적으로 동일한 면적의 상면을 가질 수 있다.
본 발명의 실시예들에 따르면, 패터닝 공정 없이 자유층 상에 고정층을 형성하여 자기 메모리 장치의 신뢰성을 높일 수 있다. 또한, 스페이서층의 비저항이 낮아서 고정층이 패터닝되지 않더라도 전류의 흐름이 상부 전극과 하부 전극 사이에 국한될 수 있고, 이에 따라 읽기 및 쓰기 동작이 보다 정확하게 수행될 수 있다.
또한, 자구벽의 이동 원리를 이용한 자기 패킷 구조체를 사용함으로써 자기 메모리 장치에서 고집적화가 가능하다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 장치를 개략적으로 설명하기 위한 개념도이다.
도 2는 도 1에 따른 자기 메모리 장치에서 스페이서층의 비저항에 따른 전류 변화를 측정한 그래프이다.
도 3a 및 도 3b는 자화 방향이 반대인 자구 사이에서 자구벽이 형성되는 과정을 설명하기 위한 개념도이다.
도 4는 제1 전류의 흐름을 통한 자구벽 이동 방법을 설명하기 위한 자기 패킷 구조체의 개념도이다.
도 5는 제2 전류의 흐름을 통한 읽기/쓰기(Read/Write) 동작 방법을 설명하기 위한 자기 패킷 구조체의 개념도이다.
도 6은 복수의 자기 패킷 구조체들이 나열된 자기 패킷 구조체 어레이를 설명하기 위한 평면도이다.
도 7 내지 도 9는 본 발명의 다른 실시예들에 따른 자기 메모리 장치를 설명하기 위한 단면도들로, 각각 도 6의 Ⅰ-Ⅰ'선을 따라 자른 단면들에 대응된다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 자기 메모리 장치를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 장치를 개략적으로 설명하기 위한 개념도이다.
도 1을 참조하면, 복수 개의 자기 패킷 구조체들(RT)이 제공될 수 있다. 각 자기 패킷 구조체들(RT)은 제1 방향(D1)으로 연장될 수 있다. 각 자기 패킷 구조체들(RT)은 제1 방향(D1)에 수직하는 제2 방향(D2)으로 이격될 수 있다. 자기 패킷 구조체들(RT)이 이격되는 사이 공간은 절연 물질로 채워질 수 있다. 각 자기 패킷 구조체들(RT)의 제2 방향(D2)으로의 폭은 수십nm일 수 있다. 각 자기 패킷 구조체들(RT)이 제2 방향(D2)으로 이격되는 거리는 수십nm일 수 있다. 복수 개의 자기 패킷 구조체들(RT)은 자기 패킷 구조체 어레이(RTA)를 이룰 수 있다. 자기 패킷 구조체 어레이(RTA)는 복수로 제공될 수 있다. 복수의 자기 패킷 구조체 어레이(RTA)는 제1 방향(D1) 및 제2 방향(D2)에 수직하는 제3 방향(D3)으로 서로 이격될 수 있다. 즉, 복수의 자기 패킷 구조체 어레이(RTA)가 3차원적으로 배열될 수 있다. 이에 따라, 본 발명에 따른 자기 메모리 장치의 집적도를 높일 수 있다.
자기 패킷 구조체들(RT) 각각의 상하면 일부에 상부 전극(TE) 및 하부 전극(BE)이 제공될 수 있다. 상부 전극(TE) 및 하부 전극(BE)은 자기 패킷 구조체들(RT)을 사이에 두고 제3 방향(D3)으로 중첩될 수 있다. 상부 전극(TE) 및 하부 전극(BE)의 제1 방향(D1)으로의 길이는 자기 패킷 구조체들(RT) 각각의 제1 방향(D1)으로의 길이보다 작을 수 있다. 상부 전극(TE) 및 하부 전극(BE)의 제2 방향(D2)으로의 폭은 자기 패킷 구조체들(RT) 각각의 제2 방향(D2)으로의 폭보다 작거나 같을 수 있다. 상부 전극(TE)은 비트 라인(BL)과 연결될 수 있다. 하부 전극(BE)은 선택 소자(SE)를 통해 상보 비트 라인(BLB)과 연결될 수 있다. 선택 소자(SE)는 다이오드, 바이폴라 트랜지스터(Bipolar Transistor) 및 금속 산화물 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor) 중 하나일 수 있다. 선택 소자(SE)는 워드 라인(WL)에 의해 제어될 수 있다. 도시되지 않았으나, 자기 패킷 구조체들(RT)은 제1 방향(D1) 및 제1 방향(D1)의 반대 방향으로의 연장이 끝나는 양쪽 측벽들(RTa, RTb)에서 전류를 제어하는 소자들과 연결될 수 있다. 이하, 단수의 자기 패킷 구조체(RT)에 대해서 설명한다.
자기 패킷 구조체(RT)는 도전 라인(HM), 자유층(FL), 스페이서층(SP) 및 고정층(PL)을 포함할 수 있다. 자기 패킷 구조체(RT)의 제1 방향(D1)과 수직한 측벽들(RTa, RTb)은 나란하게 정렬(align)된 면을 가질 수 있다. 즉, 도전 라인(HM), 자유층(FL), 스페이서층(SP) 및 고정층(PL) 각각의 제1 방향(D1)과 수직한 측면들이 서로 나란하게 정렬될 수 있다. 자기 패킷 구조체(RT)는 상부 전극(TE)과 하부 전극(BE) 사이에서 제1 방향(D1)으로 연장될 수 있다. 도전 라인(HM), 자유층(FL), 스페이서층(SP) 및 고정층(PL)은 제3 방향(D3)으로 차례로 적층될 수 있다. 도전 라인(HM)의 상면(HMt), 자유층(FL)의 상면(FLt), 스페이서층(SP)의 상면(SPt) 및 고정층(PL)의 상면(PLt)은 면적이 실질적으로 동일할 수 있다. 도전 라인(HM)의 상면(HMt), 자유층(FL)의 상면(FLt), 스페이서층(SP)의 상면(SPt) 및 고정층(PL)의 상면(PLt)은 제1 방향(D1)과 평행하고, 제3 방향(D3)과 수직할 수 있다.
도전 라인(HM)은 하부 전극(BE) 상에 제공될 수 있다. 도전 라인(HM)의 제1 방향(D1)으로의 길이는 하부 전극(BE)의 제1 방향(D1)으로의 길이보다 클 수 있다. 도전 라인(HM)은 전류가 흐를 때 스핀 궤도 상호작용(spin orbit coupling)의 크기가 큰 물질을 포함할 수 있다. 원자번호가 큰 물질(대략 30 이상)일수록 전류가 흐를 때 스핀 궤도 상호작용의 크기가 클 수 있다. 보다 구체적으로, 스핀 궤도 상호작용의 크기는 원자번호의 네제곱에 비례할 수 있다. 이에 따라, 도전 라인(HM)은 원자번호가 대략 30 이상인 중금속(heavy metal)을 포함할 수 있다. 도전 라인(HM)은, 예를 들어, 이리듐(Ir), 탄탈륨(Ta), 백금(Pt), 팔라듐(Pd), 비스무트(Bi), 티타늄(Ti) 또는 텅스텐(W)을 포함할 수 있다.
도전 라인(HM)으로 제1 전류(C1)가 흐를 수 있다. 제1 전류(C1)는 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 흐를 수 있다. 도전 라인(HM)을 통해 흐르는 제1 전류(C1)는 자유층(FL) 내부의 자화 방향을 회전시킬 수 있다. 제1 전류(C1)가 자유층(FL) 내부의 자화 방향을 회전시키는 원리에 대해서 도 4를 참조하여 보다 구체적으로 후술한다.
자유층(FL)은 도전 라인(HM)의 상면(HMt) 상에 제공될 수 있다. 일 실시예에 따르면, 자유층(FL)은 단일층 구조를 가질 수 있다. 자유층(FL)은 복수 개의 자구들(magnetic domains, D) 및 자구벽들(magnetic domain walls, DW)을 포함할 수 있다. 자구들(D)은 자성체 내부에서 인접한 스핀을 나란하게 정렬하려고 하는 교환 상호작용으로 인해 생기는 균일한 스핀 상태의 영역들이다. 자구들(D)의 크기 및 자화 방향은 자성 재료의 모양, 크기 및 외부의 에너지에 의해 적절히 제어될 수 있다. 자구벽들(DW)은 서로 다른 자화 방향을 갖는 자구들(D)의 경계 부분을 의미한다. 자구벽들(DW)은 자성 재료에 인가되는 자기장 또는 전류에 의해 이동할 수 있다.
자구들(D)은 적어도 하나 이상의 단위 자구(unit magnetic domain)를 포함할 수 있다. 단위 자구는 데이터를 저장할 수 있는 최소 영역을 의미한다. 단위 자구의 제1 방향(D1)으로의 길이는 상부 전극(TE) 및 하부 전극(BE)의 제1 방향(D1)으로의 길이보다 크거나 같을 수 있다. 복수의 단위 자구들을 포함하는 자구들(D)은 단위 자구들 사이에 자구벽들(DW)을 포함하지 않을 수 있다. 서로 인접하되 자화 방향이 반대인 단위 자구들 사이에 자구벽들(DW)이 형성될 수 있다. 자구벽들(DW)은 자성체 내부의 교환 상호작용 에너지(exchange interaction energy) 및 이방성 에너지(anisotropy energy)의 합이 최소가 되도록 하기 위하여 제1 방향(D1)으로 일정한 폭(width)을 갖도록 형성될 수 있다. 즉, 자구들(D)의 경계에서 자화 방향이 불연속적으로 반전되지 않고 제1 방향(D1)으로 일정한 폭을 갖는 자구벽들(DW)이 형성될 수 있다. 자구벽들(DW) 내부의 자화 방향은 점진적으로(gradually) 회전할 수 있다. 한편, 자구벽들(DW)의 제1 방향(D1)으로의 폭을 줄일수록 자기 메모리 장치의 집적도를 향상시킬 수 있다. 본 발명의 일 실시예에 따른 자기 메모리 장치에서 자구벽들(DW)의 제1 방향(D1)으로의 폭은 수nm 내지 수십nm일 수 있다.
한편, 자성체 내부의 교환 상호작용 에너지와 이방성 에너지의 합이 최소 상태일 때, 자구벽들(DW)의 제1 방향(D1)으로의 폭 w는 하기 [수학식 1]과 같은 비례식을 따를 수 있다. 보다 구체적으로, 교환 상호작용 에너지는 w에 반비례하고, 이방성 에너지는 w에 비례할 수 있다. 자구벽의 존재로 인한 총 에너지는 교환 상호작용 에너지와 이방성 에너지를 합하여 계산되고, 이를 w에 대하여 미분하여 총 에너지의 최솟값을 구할 수 있다. 최솟값을 가질 때의 w는 [수학식 1]과 같은 비례식을 만족할 수 있다. 이때, A는 교환 상수(exchange stiffness constant)이며, K는 이방성 상수(anisotropy constant)이다. w의 단위는 m, A의 단위는 J/m, K의 단위는 J/m3이다.
[수학식 1]
Figure pat00001
자구들(D)을 포함하는 자유층(FL)이 수직 자기 이방성(Perpendicular Magnetic Anisotropy, PMA)을 갖는 경우가 수평 자기 이방성(In-plane Magnetic Anisotopy, IMA)을 갖는 경우에 비하여 K값이 더 클 수 있다. 즉, 수직 자기 이방성(PMA)을 갖는 경우에 자구벽들(DW)의 제1 방향(D1)으로의 폭이 더 줄어들 수 있다. 따라서, 자구들(D)의 자화 방향은 제3 방향(D3)과 평행(parallel)한 방향 또는 제3 방향(D3)과 반평행(anti-parallel)한 방향일 수 있다. 즉, 자유층(FL)은 수직 자기 이방성(PMA)을 갖는 강자성 금속을 포함할 수 있다. 이때, 자기 이방성(magnetic anisotropy)은 강자성체에서 자기장에 의해 스핀이 정렬될 때 특정방향의 선호도를 나타내는 특성을 말한다. 수직 자기 이방성(PMA)은 강자성체의 가장 넓은 표면에 수직한 자화 방향을 선호하는 특성을 의미하고, 수평 자기 이방성(IMA)은 강자성체의 가장 넓은 표면에 평행한 자화 방향을 선호하는 특성을 의미한다.
일 예로, 자유층(FL)은 각각 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 이에 더하여, 자유층(FL)은 각각 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)와 같은 비자성 물질들 중 적어도 하나를 더 포함할 수 있다.
다른 일 예로, 자유층(FL)은 CoFe, CoNi 또는 NiFe를 포함하되, 보론(B)을 더 포함할 수 있다. 이에 더하여, 포화 자화량을 낮추기 위해, 자유층(FL)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다.
또 다른 일 예로, 자유층(FL)은 L10 결정구조를 갖는 물질, 조밀육방격자(Hexagonal Close Packed lattice, HCP) 구조를 갖는 물질 및 비정질 희토류 전이 금속(Rare Earth-Transition Metal, RE-TM) 합금 중 적어도 하나를 포함할 수 있다. L10 결정구조를 갖는 물질은, 예를 들어, Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 또는 Fe50Ni50 중 어느 하나일 수 있다. 또한, 조밀육방격자(HCP) 구조를 갖는 물질은, 예를 들어, 약 10% 내지 45%의 백금(Pt) 함량을 갖는 코발트-백금(Co-Pt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서 합금(ordered alloy)일 수 있다. 또한, 비정질 희토류 전이 금속(RE-TM)은, 예를 들어, 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 어느 하나일 수 있다.
고정층(PL)은 자유층(FL) 상에 제공될 수 있다. 고정층(PL)의 상면(PLt)의 면적은 자유층(FL)의 상면(FLt)의 면적과 실질적으로 동일할 수 있다. 고정층(PL)의 상면(PLt)과 자유층(FL)의 상면(FLt)의 면적이 실질적으로 동일한 경우, 고정층(PL)으로부터 자유층(FL)에 유발되는 표류 자기장(stray field)의 크기가 작을 수 있다. 표류 자기장의 크기가 작아지면 자유층(FL)의 자구들(D)에 저장되는 데이터의 안정성이 높아질 수 있다. 일 실시예에 따르면, 고정층(PL)은 제1 자성층(ML1), 교환결합층(Exchange Coupling layer, EC) 및 제2 자성층(ML2)을 포함할 수 있다. 즉, 고정층(PL)은 합성 반강자성 구조(Synthetic Anti-Ferromagnetic structure, SAF)를 가질 수 있다. 합성 반강자성 구조(SAF)는 교환결합층(EC)의 존재를 통해 고정층(PL)의 자화 안정성을 높일 수 있다. 또한, 합성 반강자성 구조(SAF)는 고정층(PL)으로부터 자유층(FL)에 유발되는 표류 자기장의 크기를 줄여 자유층(FL)의 자구들(D)에 저장되는 데이터의 안정성을 높일 수 있다. 제1 자성층(ML1) 및 제2 자성층(ML2)의 자화 방향은 제3 방향(D3)과 평행(parallel)한 방향 또는 제3 방향(D3)과 반평행(anti-parallel)한 방향일 수 있다. 제1 자성층(ML1)과 제2 자성층(ML2)의 자화 방향은 서로 반평행할 수 있다. 제1 자성층(ML1) 및 제2 자성층(ML2)은 앞서 설명한 자유층(FL)이 포함하는 물질들을 포함할 수 있다. 제1 자성층(ML1) 및 제2 자성층(ML2)은 서로 반평행하고 고정된 자화 방향을 가질 수 있다.
교환결합층(EC)은 제1 자성층(ML1) 및 제2 자성층(ML2) 사이에 제공될 수 있다. 교환결합층(EC)은, 예를 들어, 루테늄(Ru), 이리듐(Ir), 로듐(Rh) 및 오스뮴(Os) 중 적어도 하나를 포함할 수 있다. 교환결합층(EC)은 RKKY 상호작용(Ruderman-Kittel-Kasuya-Yosida interaction)에 의하여 제1 자성층(ML1) 및 제2 자성층(ML2)을 서로 반평행한 자화 방향을 가지도록 결합시킬 수 있다. 교환결합층(EC)의 작용으로 인하여, 제1 자성층(ML1) 및 제2 자성층(ML2)에 의해 생성된 자장들이 서로 상쇄될 수 있다. 이에 따라, 고정층(PL) 전체의 순 자장(net magnetic field)이 최소화될 수 있다. 고정층(PL)의 순 자장이 최소화됨에 따라, 고정층(PL)에 의해 생성된 자장이 자유층(FL)에 주는 영향을 최소화할 수 있다.
스페이서층(SP)은 자유층(FL)과 고정층(PL) 사이에 제공될 수 있다. 예를 들어, 스페이서층(SP)의 제3 방향(D3)으로의 두께는 약 0.1nm 내지 10nm일 수 있다. 또한, 스페이서층(SP)이 포함하는 물질의 비저항(resistivity)은 약 1μohm·cm 내지 1000 μohm·cm일 수 있다. 스페이서층(SP)은 금속 물질을 포함할 수 있다. 예를 들어, 스페이서층(SP)은 은(Ag), 구리(Cu), 크롬(Cr), 금(Au), 로듐(Rh), CrMn, Ag3Mg 중 적어도 어느 하나를 포함할 수 있다. 바람직하게는, 스페이서층(SP)은 은(Ag) 또는 구리(Cu)를 포함할 수 있다. 스페이서층(SP)의 비저항이 작을수록 제2 전류(C2)의 흐름이 상부 전극(TE)과 하부 전극(BE) 사이에 국한될 수 있다. 이에 따라, 읽기 및 쓰기 동작의 정확성 및 신뢰성이 높아질 수 있다. 스페이서층(SP)에 의해 제2 전류(C2)의 흐름이 상부 전극(TE)과 하부 전극(BE) 사이에 국한될 수 있으므로, 고정층(PL)이 자유층(FL) 상에 패터닝 공정 없이 제공될 수 있다. 이에 따라, 패터닝 공정에서의 자유층(FL) 손상을 방지할 수 있다.
도 2는 도 1에 따른 자기 메모리 장치에서 스페이서층의 비저항에 따른 전류 변화를 측정한 그래프이다.
도 1 및 도 2를 참조하면, x축은 전류를 측정하는 제1 방향(D1)으로의 위치를 나타내고, 상부 전극(TE)과 하부 전극(BE)의 중심을 연결하는 선이 스페이서층(SP)과 만나는 위치가 기준(0nm)으로 설정될 수 있다. 또한, 제1 방향(D1)이 양의 방향, 제1 방향(D1)의 반대 방향이 음의 방향으로 설정될 수 있다. 그래프에서 y축은 제3 방향(D3) 또는 제3 방향(D3)의 반대 방향으로 흐르는 전류의 세기를 나타내고, 단위는 μA일 수 있다.
제1 곡선(G1), 제2 곡선(G2) 및 제3 곡선(G3)은 각각 스페이서층(SP)의 비저항이 약 5μohm·cm, 6000μohm·cm 및 0.06ohm·cm인 경우의 측정 결과를 나타낸다. 보다 구체적으로, 스페이서층(SP)의 비저항이 작을수록 상부 전극(TE) 및 하부 전극(BE)과 제3 방향(D3)으로 중첩되는 스페이서층(SP)의 일부에 전류가 집중될 수 있다. 반대로, 스페이서층(SP)의 비저항이 클수록 전류는 스페이서층(SP) 내에서 모든 방향으로 균일하게 흐를 수 있다.
도 3a 및 도 3b는 자화 방향이 반대인 자구 사이에서 자구벽이 형성되는 과정을 설명하기 위한 개념도이다.
자구벽 내에서 자화 방향이 회전하는 방법에 따라, 예를 들어, 도 3a의 블로흐 자구벽(Bloch Domain Wall, BW) 또는 도 3b의 넬 자구벽(Neel Domain Wall, NW)이 생성될 수 있다.
도 3a 및 도 3b를 참조하면, 블로흐 자구벽(BW) 및 넬 자구벽(NW)은 제1 방향(D1)으로 연장될 수 있다. 블로흐 자구벽(BW) 및 넬 자구벽(NW)은 좌측단(LE)에서 제3 방향(D3)과 평행한 자화 방향을 갖고, 우측단(RE)에서 제3 방향(D3)과 반평행한 자화 방향을 가질 수 있다. 다만, 블로흐 자구벽(BW)은 제1 방향(D1)으로 진행하면서 자화 방향이 자구벽의 전면(F)을 벗어나서(out-of-plain) 회전하는 반면, 넬 자구벽(NW)은 제1 방향(D1)으로 진행하면서 자화 방향이 자구벽의 전면(F) 상에서(in-plain) 회전할 수 있다. 표류 자기장의 영향으로 인하여, 자구벽의 제3 방향(D3)으로의 두께(thickness)가 두꺼울 때 블로흐 자구벽(BW)이 생성될 가능성이 높을 수 있다. 반대로, 자구벽의 제3 방향(D3)으로의 두께가 일정한 두께 이하로 얇아지는 경우 넬 자구벽(NW)이 생성될 가능성이 높아질 수 있다.
또한, 자성층과 자성층에 인접한 비자성층 사이 계면에 비대칭 상호 교환 결합(Dzyaloshinskii Moriya Interaction, DMI)이 발생하는 경우, 넬 자구벽(NW)이 생성될 가능성이 더 높아질 수 있다. 넬 자구벽(NW)은 전류 유도 자구벽 이동(Current Induced Domain Wall Motion, CIDWM)의 속도를 증가시킬 수 있다.
이하에서, 자구벽들은 넬 자구벽(NW)인 것으로 도시하였으나, 본 발명은 이에 제한되지 않으며, 자구벽들은 자성층의 성질에 따라서 블로흐 자구벽(BW), 가로 자구벽(transverse domain wall), 보텍스 자구벽(vortex domain wall) 및 크로스타이 자구벽(cross-tie domain wall) 등 다양한 형태를 포함할 수 있다.
도 4는 제1 전류의 흐름을 통한 자구벽들의 이동 방법을 설명하기 위한 자기 패킷 구조체의 개념도이고, 도 5는 제2 전류의 흐름을 통한 읽기/쓰기(Read/Write) 동작 방법을 설명하기 위한 자기 패킷 구조체의 개념도이다.
도 4를 참조하면, 제1 전류(C1)가 도전 라인(HM)을 통해 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 흐를 수 있다. 제1 전류(C1)가 도전 라인(HM)을 통해 흐르면, 도전 라인(HM) 내부에서 전자의 스핀 궤도 상호작용(spin orbit coupling)에 의해 스핀 홀 효과(Spin Hall Effect, SHE) 및 라쉬바 효과(Rashba Effect)가 발생할 수 있다. 스핀 궤도 상호작용은 전자의 스핀과 궤도 운동의 상호작용을 의미한다. 스핀 홀 효과(SHE)는, 홀 효과(hall effect)와 유사한 원리로, 스핀 궤도 상호작용에 의해 도체 표면에 스핀의 축적이 나타나는 효과를 의미한다. 라쉬바 효과는 전위차에 의해 비자성체의 전자 스핀의 상태가 변하는 효과를 의미한다. 라쉬바 효과는 도전 라인(HM) 및 자유층(FL)의 경계면의 비대칭성에 의해 강화될 수 있다. 스핀 홀 효과(SHE) 및 라쉬바 효과는 스핀 분극된 전자들을 도전 라인(HM) 내부에서 자유층(FL)과 가까운 곳에 축적시킬 수 있다. 즉, 스핀 홀 효과(SHE) 및 라쉬바 효과에 의하여, 도전 라인(HM)에서 자유층(FL) 방향으로 스핀 전류(spin current)가 흐를 수 있다. 스핀 전류는 자유층(FL)에 스핀 궤도 토크(Spin Orbit Torque, SOT)를 가할 수 있고, 이를 통해 외부 자기장 없이 자유층(FL) 내의 자구벽들(DW)을 빠르게 이동시킬 수 있다.
자구벽들(DW)의 이동 방향(SDWM)은 스핀 토크 계수의 부호(SST)와 인가된 전류의 방향을 나타내는 부호(SJ)의 곱에 의해 결정될 수 있다. 이때, 스핀 토크 계수의 부호(SST)는 스핀 궤도 토크의 부호(SSOT)와 비대칭 상호 교환 결합(Dzyaloshinskii Moriya Interaction, DMI)의 부호(SDMI)의 곱에 의해 결정될 수 있다. 따라서, 자구벽들(DW)의 이동 방향(SDWM)은 하기 [수학식 2]에 의해 결정될 수 있다. 한편, 비대칭 상호 교환 결합(DMI)은 스핀 궤도 결합(spin orbit coupling) 기반의 비대칭 현상이다. 보다 구체적으로, 비대칭 상호 교환 결합(DMI)은 자성층과 비자성층의 계면이 접할 때 자성층의 계면에 존재하는 스핀(spin)과 비자성층에 존재하는 전자의 궤도(orbit)가 상호작용(coupling)하는 현상이다. 비대칭 상호 교환 결합(DMI)에 따라 공간적으로 특정한 방향으로만 회전하는 스핀 구조가 발생할 수 있다.
[수학식 2]
Figure pat00002
이하에서, 도 4를 참조하여 자기 패킷 구조체(RT) 중 일부인 제1 영역(110) 내지 제5 영역(150)에 대해서 설명한다. 제1 영역(110) 내지 제5 영역(150)은 자구벽의 이동 원리를 설명하기 위해 임의로 설정될 수 있다. 제1 영역(110) 내지 제5 영역(150) 이외의 영역에서도 마찬가지의 원리로 자구벽이 이동할 수 있다.
제1 영역(110) 내지 제5 영역(150)은 자기 패킷 구조체(RT) 내에서 제1 방향(D1)을 따라 차례로 배열될 수 있다. 전류 인가 전에 자구벽들(DW)은 제1 영역(110) 및 제4 영역(140)에 제공될 수 있다. 전류 인가 전에 자구들(D)은 제2 영역(120), 제3 영역(130) 및 제5 영역(150)에 제공될 수 있다. 제1 영역(110) 및 제2 영역(120)은 제1 방향(D1)으로의 길이가 실질적으로 동일할 수 있다. 제4 영역(140) 및 제5 영역(150)은 제1 방향(D1)으로의 길이가 실질적으로 동일할 수 있다.
제1 전류(C1)가 도전 라인(HM)을 통해서 제1 방향(D1)으로 흐르면, 제1 영역(110), 제2 영역(120), 제4 영역(140) 및 제5 영역(150)에서 자화 방향이 바뀔 수 있다. 제1 영역(110) 및 제2 영역(120)에서는 자화 방향이 시계 방향으로 바뀌고, 제4 영역(140) 및 제5 영역(150)에서는 자화 방향이 반시계 방향으로 바뀔 수 있다. 자화 방향이 바뀌면, 제1 영역(110)에 있던 제1 자구벽(DW1)은 제2 영역(120)으로 이동되고, 제4 영역(140)에 있던 제2 자구벽(DW2)은 제5 영역(150)으로 이동할 있다. 각 영역들의 자화 방향이 바뀌는 것을 통해 자구벽들(DW)이 제1 방향(D1)으로 이동할 수 있다. 이러한 과정을 전류 유도 자구벽 이동(CIDWM)이라 한다. 스핀 토크 계수의 부호(SST)는 자기 패킷 구조체(RT)가 포함하는 물질 고유의 성질에 따라 정해져 있으므로, 제1 전류(C1)의 방향(SJ)을 조절하는 것을 통해 상기 [수학식 2]에 따라 정해지는 전류 유도 자구벽 이동(CIDWM)의 방향이 결정될 수 있다.
도 5를 참조하면, 읽기 또는 쓰기 동작 시 제2 전류(C2)가 상부 전극(TE)과 하부 전극(BE) 사이에서 제3 방향(D3) 또는 제3 방향(D3)의 반대 방향으로 흐를 수 있다. 제2 전류(C2)를 고정층(PL)의 상면(PLt) 및 자유층(FL)의 상면(FLt)에 수직하게 흐르게 하여, 상부 전극(TE)과 하부 전극(BE) 사이의 저항이 측정될 수 있다. 자구벽들(DW)이 이동함에 따라, 상부 전극(TE)과 하부 전극(BE) 사이에 위치하는 자구(200)의 자화 방향이 바뀔 수 있다. 자구(200)의 자화 방향이 고정층(PL)의 자화 방향과 평행한 경우의 저항(Rp)은 자구(200)의 자화 방향이 고정층(PL)의 자화 방향과 반평행한 경우의 저항(Rap)보다 작을 수 있다. 상부 전극(TE)과 하부 전극(BE) 사이의 저항이 클 때와 작을 때를 구별하여 읽기 동작이 수행될 수 있다. 한편, 자기 저항비(MR)는 하기 [수학식 3]과 같이 정의될 수 있다.
[수학식 3]
Figure pat00003
자기 저항비(MR)가 클수록 읽기 동작의 정확성 및 신뢰성이 높아질 수 있다. 고정층(PL)의 상면(PLt)의 면적이 자유층(FL)의 상면(FLt)의 면적과 실질적으로 동일한 경우, 비저항이 작은 스페이서층(SP)은 제2 전류(C2)의 흐름을 상부 전극(TE)과 하부 전극(BE) 사이에 국한되도록 하여 자기 저항비(MR)를 높일 수 있다.
제2 전류(C2)가 일정한 크기 이상의 전류 밀도로 흐르게 되면 상부 전극(TE)과 하부 전극(BE) 사이에 위치하게 되는 자구(200)의 자화 방향이 반전될 수 있다. 임계 전류 밀도(critical current density, JC)는 자구(200)의 자화 방향을 반전시키기 위해 필요한 전류 밀도의 크기를 의미한다. 임계 전류 밀도(JC)보다 큰 전류 밀도를 갖는 제2 전류(C2)를 통해 자구(200)의 자화 방향을 반전시켜서 쓰기 동작이 수행될 수 있다. 쓰기 동작 시와 읽기 동작 시에 제2 전류(C2)는 진행 방향은 실질적으로 동일하고, 전류 밀도의 크기가 다를 수 있다.
도 6은 복수의 자기 패킷 구조체들이 나열된 자기 패킷 구조체 어레이를 설명하기 위한 평면도이다. 도 7 내지 도 9는 본 발명의 다른 실시예들에 따른 자기 메모리 장치를 설명하기 위한 단면도들로, 각각 도 6의 Ⅰ-Ⅰ'선을 따라 자른 단면들에 대응된다.
도 6을 참조하면, 기판(10) 상에 자기 패킷 구조체 어레이(RTA)가 제공될 수 있다. 기판(10)은 반도체 기판일 수 있다. 예를 들어, 기판(10)은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(Si-Ge) 등을 포함할 수 있다. 자기 패킷 구조체 어레이(RTA)는 자기 패킷 구조체들(RT)을 포함할 수 있다. 각 자기 패킷 구조체들(RT)은 비트 라인(BL)에 연결될 수 있다. 각 자기 패킷 구조체들(RT)에 연결되는 비트 라인(BL)이 한 개만 도시되었으나, 비트 라인(BL)이 복수로 제공될 수 있다. 비트 라인(BL)이 복수로 제공되는 경우, 읽기 및 쓰기 동작이 동시에 복수의 지점에서 수행될 수 있다.
각 자기 패킷 구조체들(RT)에는 서로 다른 방향 및 크기의 제1 전류(C1)가 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 흐를 수 있다. 각 자기 패킷 구조체들(RT)에 제1 전류(C1)가 흐름에 따라 자구들(D) 및 자구벽들(DW)이 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 움직일 수 있다. 자구들(D) 및 자구벽들(DW)이 움직여서 상부 전극(TE)과 제3 방향(D3)으로 중첩되는 자구(200)가 정해질 수 있다. 상부 전극(TE) 및 자기 패킷 구조체들(RT) 사이에서 제3 방향(D3) 또는 제3 방향(D3)의 반대 방향으로 제2 전류(C2)가 흐를 수 있다. 제2 전류(C2)를 통해 상부 전극(TE)과 제3 방향(D3)으로 중첩되는 자구(200)의 저항을 측정하여 읽기 동작이 수행될 수 있다. 또한, 제2 전류(C2)의 크기를 달리하면, 상부 전극(TE)과 제3 방향(D3)으로 중첩되는 자구(200)의 자화 방향을 반전시켜 쓰기 동작이 수행될 수 있다.
도 7 내지 도 9를 참조하면, 본 발명의 실시예들에 따른 자기 메모리 장치에서 자유층(FL) 및 고정층(PL)은 각각 단일층 구조 또는 합성 반강자성 구조(SAF)로 제공될 수 있다. 단일층 구조의 자유층(FL) 및 합성 반강자성 구조(SAF)의 고정층(PL)은 앞서 도 1을 참조하여 설명한 바와 실질적으로 동일할 수 있다. 또한, 도시된 바와 달리, 자유층(FL) 및 고정층(PL)은 각각 네 개 이상의 층이 교환결합 또는 기타 방법으로 합성된 다층 구조로 제공될 수 있다.
도 7을 참조하면, 기판(10) 상에 하부 전극(BE)을 포함하는 절연층(11)이 제공될 수 있다. 하부 전극(BE) 및 절연층(11) 상에 자기 패킷 구조체(RT)가 제공될 수 있다. 제1 방향(D1)으로 연장되는 자기 패킷 구조체(RT)는 각각 도전 라인(HM), 자유층(FL), 스페이서층(SP) 및 고정층(PL)을 포함할 수 있다. 도전 라인(HM)의 상면(HMt), 자유층(FL)의 상면(FLt), 스페이서층(SP)의 상면(SPt) 및 고정층(PL)의 상면(PLt)은 면적이 실질적으로 동일할 수 있다. 자유층(FL) 및 고정층(PL)은 단일층 구조로 제공될 수 있다. 자유층(FL)은 자구들(D) 및 자구들(D) 사이의 자구벽들(DW)을 포함할 수 있다. 하부 전극(BE) 및 상부 전극(TE)은 자기 패킷 구조체(RT)의 일부와 제3 방향(D3)으로 중첩될 수 있다.
도 8을 참조하면, 자유층(FL)은 합성 반강자성 구조(SAF)로 제공될 수 있다. 즉, 자유층(FL)은 제1 자성층(ML1), 교환결합층(EC) 및 제2 자성층(ML2)을 포함할 수 있다. 제1 자성층(ML1) 및 제2 자성층(ML2)은 각각 자구들(D) 및 자구벽들(DW)을 포함할 수 있다. 서로 제3 방향(D3)으로 마주보는 제1 자성층(ML1) 및 제2 자성층(ML2)의 자구들(D)은 서로 반평행한 자화 방향을 가질 수 있다. 또한, 일 예로, 자구벽들(DW) 및 자구벽들(DW)을 통해 연결되는 자구들(D)의 자화 방향은 제1 방향(D1)으로 가면서 시계 방향으로 변할 수 있다. 즉, 제1 자성층(ML1) 및 제2 자성층(ML2)의 자화 분포는 서로 동일한 손대칭성(chirality)을 가질 수 있다. 다만, 이는 예시적인 것일 뿐, 본 발명은 이에 제한되지 않으며 제1 자성층(ML1) 및 제2 자성층(ML2)의 자화 분포가 서로 다른 손대칭성(chirality)을 가질 수 있다.
합성 반강자성 구조(SAF)는 교환결합층(EC)의 존재를 통해 자유층(FL)의 자화 안정성을 높일 수 있다. 또한, 합성 반강자성 구조(SAF)의 자유층(FL)은 자구들(D)이 서로에게 영향을 주는 표류 자기장의 크기를 줄일 수 있다. 또한, 합성 반강자성 구조(SAF)의 자유층(FL)은 열적 안정성이 높아서 자구들(D)에 저장되는 데이터의 안정성을 높일 수 있다. 또한, 합성 반강자성 구조(SAF)의 자유층(FL)은 전자들의 축적량을 증가시킬 수 있어서, 자화 방향을 반전시키기 위해 필요한 임계 전류 밀도(JC)의 크기를 줄일 수 있다.
도 8에서 합성 반강자성 구조(SAF)의 자유층(FL)을 제외한 내용은 도 7을 참조하여 설명한 자기 메모리 장치와 실질적으로 동일 또는 유사할 수 있다.
도 9를 참조하면, 자유층(FL) 및 고정층(PL)이 합성 반강자성 구조(SAF)로 제공될 수 있다. 즉, 자유층(FL)은 제1 자성층(ML1), 제1 교환결합층(EC1) 및 제2 자성층(ML2)을 포함할 수 있다. 또한, 고정층(PL)은 제3 자성층(ML3), 제2 교환결합층(EC2) 및 제4 자성층(ML4)을 포함할 수 있다.
도 9에서 합성 반강자성 구조(SAF)의 자유층(FL) 및 고정층(PL)을 제외한 내용은 도 7 및 도 8을 참조하여 설명한 자기 메모리 장치와 실질적으로 동일 또는 유사할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
RT: 자기 패킷 구조체
HM: 도전 라인
FL: 자유층
SP: 스페이서층
PL: 고정층
D: 자구
DW: 자구벽
TE: 상부 전극
BE: 하부 전극
C1: 제1 전류
C2: 제2 전류

Claims (10)

  1. 일 방향으로 연장되는 도전 라인;
    상기 도전 라인 하면 일부분에 제공되는 하부 전극;
    상기 도전 라인 상에 차례로 제공되는 자유층 및 고정층;
    상기 자유층 및 상기 고정층 사이의 스페이서층; 및
    상기 고정층 상면 일부분에 제공되는 상부 전극을 포함하되,
    상기 도전 라인, 상기 자유층, 상기 고정층 및 상기 스페이서층의 상기 일 방향과 수직한 측면들은 서로 정렬(align)되는 자기 메모리 장치.
  2. 제 1 항에 있어서,
    상기 스페이서층의 비저항은 상기 도전 라인의 비저항보다 작은 자기 메모리 장치.
  3. 제 1 항에 있어서,
    상기 자유층의 상면 및 상기 고정층의 상면은 상기 일 방향으로 연장되는 길이가 서로 같고,
    상기 하부 및 상부 전극들의 상면이 상기 일 방향으로 연장되는 길이보다 큰 자기 메모리 장치.
  4. 제 1 항에 있어서,
    상기 자유층 또는 상기 고정층은 적어도 두 개 이상의 자성층들; 및
    상기 자성층들 사이에 개재되며, 상기 자성층들이 서로 반평행(anti-parallel)한 자화 방향을 가지도록 결합시키는 교환결합층을 포함하는 자기 메모리 장치.
  5. 제 1 항에 있어서,
    상기 고정층의 자화 방향은 상기 자유층의 상면에 수직한 자기 메모리 장치.
  6. 기판;
    상기 기판 상에서 제1 방향으로 연장되며 상기 제1 방향과 수직하는 제2 방향으로 이격된 패킷 구조체들;
    상기 패킷 구조체들 각각의 일부를 사이에 두고 상기 제1 및 제2 방향들에 수직하는 제3 방향으로 이격되는 하부 및 상부 전극들;
    상기 패킷 구조체들 각각의 상기 하부 전극에 연결된 트랜지스터; 및
    상기 패킷 구조체들 각각의 상기 상부 전극에 연결된 비트 라인을 포함하되,
    상기 패킷 구조체들 각각은 자유층, 상기 자유층 상의 고정층, 상기 자유층과 상기 고정층 사이의 스페이서층, 및 상기 자유층과 상기 하부 전극 사이의 도전 라인을 포함하고,
    상기 자유층, 상기 고정층, 상기 스페이서층 및 상기 도전 라인은 실질적으로 동일한 면적의 상면을 가지는 자기 메모리 장치.
  7. 제 6 항에 있어서,
    상기 패킷 구조체들과 상기 제3 방향으로 이격되는 상부 패킷 구조체들 또는 상기 패킷 구조체들과 상기 제3 방향의 반대 방향으로 이격되는 하부 패킷 구조체들을 더 포함하는 자기 메모리 장치.
  8. 제 6 항에 있어서,
    상기 하부 및 상부 전극들 상기 제2 방향으로의 폭은 상기 패킷 구조체들의 상기 제2 방향으로의 폭보다 작거나 같은 자기 메모리 장치.
  9. 제 6 항에 있어서,
    상기 하부 및 상부 전극들의 상기 제1 방향으로의 길이는 상기 패킷 구조체들의 상기 제1 방향으로의 길이보다 작은 자기 메모리 장치.
  10. 제 6 항에 있어서,
    상기 자유층 또는 상기 고정층은 적어도 두 개 이상의 자성층 및 적어도 한 개 이상의 비자성층을 포함하는 자기 메모리 장치.
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