KR20210004066A - 반도체 패키지 - Google Patents

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KR20210004066A
KR20210004066A KR1020190079889A KR20190079889A KR20210004066A KR 20210004066 A KR20210004066 A KR 20210004066A KR 1020190079889 A KR1020190079889 A KR 1020190079889A KR 20190079889 A KR20190079889 A KR 20190079889A KR 20210004066 A KR20210004066 A KR 20210004066A
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Abstract

본 발명의 일 실시예에 따른 반도체 패키지는 하나 이상의 칩 패드를 가지는 반도체 칩, 칩 패드와 전기적으로 연결되는 하나 이상의 리드, 반도체 칩을 감싸는 봉지재를 포함하고, 리드의 일단은 칩 패드의 일면에 대해 기울어진 형태로 칩 패드에 부착되어 있고, 리드의 타단은 봉지재 밖으로 노출되어 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 칩 패드의 크기가 작아지더라도 용이하게 리드와 칩 패드 사이에 충분한 접착력을 유지시킬 수 있는 반도체 패키지에 관한 것이다.
일반적으로 반도체 패키지는 반도체 칩, 리드 프레임(또는 기판), 패키지 몸체를 포함하여 구성되며, 반도체 칩은 리드 프레임의 패드 상에 부착되고, 리드 프레임의 리드와는 금속 와이어를 본딩하여 전기적으로 연결된다.
그러나 종래의 금속 와이어를 이용한 스택 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로, 속도가 느리고 많은 수의 와이어가 사용되어 각 칩에 전기적 특성 열화가 발생한다.
또한 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되어 패키지의 크기가 증가하고, 각 칩의 본딩 패드에 와이어 본딩을 하기 위한 갭(gap)이 요구되므로 패키지의 전체 높이가 불필요하게 높아지는 문제점이 있다.
따라서, 금속의 클립(clip) 구조체를 이용하여 반도체 칩과 리드 사이를 연결하는 구조가 개발되었으며, 클립 구조체는 종래의 금속 와이어를 이용한 반도체 패키지보다 우수한 적기적 연결 성능과 열방출이 용이하고 열적 안정성을 향상시킬 수 있다.
그러나, 클립은 평평한 형태의 판상 형태로, 칩의 상부 패드에 부착되고, 접착력을 증가시키기 위해서는 접착 면적이 증가하는 단점이 있다.
특히, 5G 통신에 사용되는 반도체는 주로 GaN 소재를 적용하고 있으며, GaN 소재 반도체는 클립과 부착되는 패드의 면적이 작을수록 통신 특성이 좋아지게 되는데, 종래의 클립 형태로는 크기가 작아진 패드에 클립을 부착하는 것이 용이하지 않다.
따라서, 본 발명은 GaN 소재를 포함하는 반도체 패키지의 칩 패드의 크기가 작아지더라도, 용이하게 리드를 칩 패드에 부착하면서도, 반도체 칩과 리드 사이에 충분한 접착력을 유지시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 패키지는 하나 이상의 칩 패드(11)를 가지는 반도체 칩(100), 상기 칩 패드(11)와 전기적으로 연결되는 하나 이상의 리드(200), 그리고 상기 반도체 칩(100)을 감싸는 봉지재(300)를 포함하고, 상기 리드(200)의 일단(Q1)은 상기 칩 패드(11)의 일면에 대해 기울어진 형태로 상기 칩 패드(11)에 부착되어 있고, 상기 리드(200)의 타단(Q2)은 상기 봉지재(300) 밖으로 노출되어 있다.
여기서, 상기 리드(200)는 제1 폭(D1)을 가지는 제1 리드부(21), 상기 제1 리드부(21)로부터 연장되며, 상기 제1 폭(D1)과 같거나, 또는 상기 제1 폭(D1)보다 좁은 제2 폭(D2)의 제2 리드부(22)를 포함하고, 상기 일단(Q1)은 상기 제2 리드부(22)의 일단일 수 있다.
이때, 상기 제1 리드부(21)는 상기 타단(Q2)을 포함하는 평탄부(21a), 상기 평탄부(21a)와 상기 제2 리드부(22) 사이를 연결하는 벤딩부(21b)를 포함할 수 있다.
또한, 상기 칩 패드(11)의 가로는 500㎛이하이고, 상기 칩 패드(11)의 세로는 500㎛이하일 수 있다.
또한, 상기 반도체 칩(100)의 일면(P1) 또는 일부가 상기 봉지재(300) 밖으로 노출될 수 있다.
여기서, 상기 반도체 칩(100)의 일면(P1) 또는 일부가 상기 봉지재(300)의 상면 또는 하면으로 노출될 수 있다.
또한, 상기 반도체 칩(100)의 일면(P1) 또는 일부가 도전성 금속으로 이루어지는 부분을 포함할 수 있다.
여기서, 상기 금속은 Au, Ag, Sn, Pb 또는 Ni 중 어느 1개의 단일 금속으로 이루어지거나, 및 Au, Ag, Sn, Pb 또는 Ni 중 어느 1개 이상의 금속이 포함된 합금 금속으로 이루어지되, 단층 또는 복수층으로 이루어질 수 있다.
또한, 상기 칩 패드(11)는 상기 반도체 칩(100)의 소스용 칩 패드, 드레인용 칩 패드, 및 게이트용 칩 패드를 포함하고, 상기 반도체 칩(100)의 일면(P1)에는 소스용 칩 패드 또는 드레인용 칩 패드가 위치할 수 있다.
여기서, 상기 리드(200)의 일단(Q1)은 상기 게이트용 칩 패드 및 상기 드레인용 칩 패드와 전기적으로 연결될 수 있다.
또한, 상기 리드(200)의 일면(S1)과 상기 리드(200)의 절단면(S2)이 만나서 이루는 모서리가 상기 칩 패드(11) 일면을 향하도록 부착될 수 있다.
여기서, 상기 일면(S1)과 상기 칩 패드(11)의 일면이 이루는 제1 각도(α1)와 상기 절단면(S2)과 상기 칩 패드(11)의 일면이 이루는 제2 각도(α2)는 10도 내지 85도일 수 있다.
또한, 상기 모서리는 상기 일면(S1)과 상기 절단면(S2)이 일정한 각도로 기울어져 모서리의 길이방향에 대해서 수직한 방향으로 절단한 단면이 V 형태이거나, 하부가 둥근 U 형태를 이룰 수 있다.
또한, 상기 모서리는 접착층(30)에 매립되어, 상기 일면(S1)과 상기 절단면(S2)이 함께 상기 접착층(30)과 접촉될 수 있다.
여기서, 상기 접착층(30)은 Sn, Pb, Ag, Cu, Au 중 적어도 하나를 포함할 수 있다.
이때, 상기 접착층(30)은 솔더링 방법으로 상기 리드(200)의 일단(Q1)이 상기 칩 패드(11)에 연결될 수 있다.
또한, 상기 반도체 칩(100)은 GaN 반도체를 포함할 수 있다.
또한, 상기 리드(200)는 상기 반도체 칩(100)을 둘러싸는 형태로 배치될 수 있다.
또한, 상기 리드(200)의 타단(Q2)은 상기 봉지재(300) 밖으로 돌출되어 있거나, 또는 상기 봉지재(300)의 측면과 동일한 가상의 평면상에 위치할 수 있다.
또한, 상기 평탄부(21a)의 일면(P1)은 상기 봉지재(300) 밖으로 노출되어 있거나, 또는 상기 봉지재(300) 내에 매립될 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 칩 패드의 크기가 작아지더라도 용이하게 리드를 칩 패드에 부착할 수 있는 동시에 리드와 칩 패드 사이에 충분한 접착력을 유지할 수 있다.
또한, 기존 와이어 본딩 대신 와이어 보다 폭이 넓은 리드를 적용함으로써 전기적 신호 특성이 좋아지고 열 특성 또한 좋아지는 효과를 얻을 수 있다.
특히, 본 발명의 일 실시예에 따른 반도체 패키지는 통신용에 적용하는 GaN 소재를 포함하는 반도체 패키지에 적용할 경우 칩 패드의 크기를 최소화할 수 있고 이에 따라 통신 특성도 좋아질 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 사시도이다.
도 2는 도 1의 II-II 선을 따라 잘라 도시한 단면도이다.
도 3은 도 1에 도시한 반도체 패키지에 포함된 리드를 도시한 사시도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 리드의 일단이 접착층에 접착된 상태를 도시한 사진 및 시뮬레이션 도면이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 개략적인 사시도이다.
도 7 및 도 8은 도 6에 도시한 반도체 패키지의 개략적인 단면도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 사시도이고, 도 2는 도 1의 II-II 선을 따라 잘라 도시한 단면도이고, 도 3은 도 1에 도시한 반도체 패키지에 포함된 리드를 도시한 사시도이다.
본 발명의 일 실시예에 따른 반도체 패키지는 이동통신 기지국용 전력 증폭기, 자동차용 전력증폭기, 해상 레이더, 항공관제 레이더용 증폭기 등으로 사용될 수 있으며, 이에 한정되는 것은 아니다.
도 1 내지 도 3에 도시한 바와 같이, 본 발명에 따른 반도체 패키지(1001)는 반도체 칩(100), 반도체 칩(100)과 전기적으로 연결되어 있는 하나 또는 복수의 리드(200), 반도체 칩(100)을 감싸는 봉지재(300)를 포함한다.
반도체 칩(100)은 GaN 반도체를 포함하는 반도체 칩으로 소스(source), GaN 반도체층, 게이트(gate) 및 드레인(drain)을 포함할 수 있으며, 소스, 게이트 및 드레인은 외부와 전기적으로 연결하기 위한 소스용 칩 패드, 게이트용 칩 패드 및 드레인용 칩 패드를 포함한다. 이때, 칩 패드(11)의 크기는 가로 500㎛이하, 세로 500㎛ 이하일 수 있다.
반도체 칩(100)은 봉지재(300) 밖으로 일부가 노출될 수 있다. 보다 구체적으로 반도체 칩(100)은 봉지재(300) 밖으로 노출되는 일면(P1)과 봉지재(300) 내에 위치하는 타면(P2)을 가질 수 있다. 반도체 칩(100)은 일면(P1)에 소스용 칩 패드가 위치하고, 타면(P2)에 게이트용 칩 패드 및 드레인용 칩 패드가 위치할 수 있으나, 이에 한정되는 것은 아니며 필요에 따라서 일면(P1)에 드레인용 칩 패드가 위치하고, 타면(P2)에 소스용 칩 패드 및 게이트용 칩 패드가 위치할 수 있다.
반도체 칩(100)의 일부는 외부와 전기적으로 연결되는 부분이다. 보다 구체적으로 반도체 칩(100)의 일면(P1)은 외부와 전기적으로 연결되는 부분으로, 칩 패드(11)의 일면일 수 있으며 전도성 금속으로 이루어지는 부분을 포함할 수 있다. 이때, 전도성 금속은 Au, Ag, Sn, Pb 또는 Ni 중 어느 1개의 단일 금속으로 이루어지거나, 또는 Au, Ag, Sn, Pb 또는 Ni 중 어느 1개 이상의 금속이 포함된 합금 금속으로 이루어질 수 있으며, 이는 단층 또는 복수층으로 이루어질 수 있다.
복수의 리드(200)는 반도체 칩(100)을 둘러싸도록 배치될 수 있으며, 반도체 칩(100)의 회로 패턴에 따라서 다양한 개수로 배치될 수 있다.
본 실시예에서는 리드(200)의 타단(Q2)이 봉지재(300) 밖으로 돌출되어 있는 것을 개시하고 있으나, 이에 한정되는 것은 아니며, 리드(200)의 타단(Q2)이 봉지재(300)의 측면과 동일한 가상의 평면 상에 위치할 수도 있다(미도시).
각각의 리드(200)는 제1 폭(D1)을 가지는 제1 리드부(21), 제1 리드부(21)로부터 연장되며 제1 폭(D1)과 같거나, 바람직하게는 제1 폭(D1)보다 좁은 폭의 제2 폭(D2)을 가지는 제2 리드부(22)를 포함한다.
제1 리드부(21)는 리드(200)의 타단(Q2)을 포함하는 평탄부(21a), 평탄부(21a)와 제2 리드부(22) 사이를 연결하는 벤딩부(21b)를 포함한다. 벤딩부(21b)는 제2 리드부(22)가 반도체 칩(100)의 칩 패드(11)의 상부에서 용이하게 접촉될 수 있도록 한다.
평탄부(21a)의 일면(P3)은 반도체 칩(100)의 일면(P1)과 함께 봉지재(300) 밖에 노출되며, 동일한 가상의 평면상에 위치할 수 있다.
또한, 다른 실시예로서 평탄부(21a)의 일면(P3)은 봉지재(300) 내에 매립될 수도 있다(미도시).
제2 리드부(22)는 반도체 칩(100)의 타면(P2)에 위치하는 칩 패드(11)와 직접적으로 접촉하는 부분으로, 작은 칩 패드(11)의 크기로 인해서, 제1 리드부(21)에 비해서 좁은 폭을 가진다. 제2 리드부(22)도 제1 리드부(21)의 벤딩부(21b)와 같이 칩 패드(11)를 향해서 벤딩될 수 있다.
제2 리드부(22)의 일단(Q1)은 반도체 칩(100)의 타면(P2)에 대해 기울어진 형태로 접촉할 수 있다. 이때, 기울어진 형태로 접촉하는 것은 제2 리드부(22)의 일면(S1)과 절단면(S2)이 만나서 이루는 모서리가 반도체 칩(100)의 타면(P2)에 위치하는 칩 패드(11)의 상면을 향하도록 부착될 수 있다. 이때, 제2 리드부(22)의 일면(S1)은 평탄부(21a)의 일면(P3)과 동일한 평면 상에 형성될 수 있고, 리드(200)의 하면이다.
한편, 본 발명에 개시된 “기울어진 형태로 접촉할 수 있다”의 의미는 제2 리드부(22)의 일단(Q1)이 반도체 칩(100)의 칩 패드(11)의 일면과 직접적으로 맞닿아 선 접촉하는 경우는 물론, 후술하는 바와 같이 접착층(30)을 매개로 제2 리드부(22)의 일단(Q1)이 반도체 칩(100)의 칩 패드(11)의 일면과 전기적으로 연결되는 경우도 포함한다.(도 4 및 도 5의 좌측 도면 참조), 상세하게는, 제2 리드부(22)의 일단(Q1) 즉, 제2 리드부(22)의 일면(S1)과 절단면(S2)이 만나서 이루는 모서리와 반도체 칩(100)의 칩 패드(11)의 일면 사이의 간격은 0 내지 70㎛일 수 있다.
칩 패드(11)의 상면과 제2 리드부(22)의 일면(S1)이 이루는 제1 각도(α1)와 칩 패드(11)의 상면과 제2 리드부(22)의 절단면(S2)이 이루는 제2 각도(α2)는 10도 내지 85도일 수 있다.
이때, 제2 리드부(22)의 일면(S1)과 절단면(S2)은 일면이 서로 마주하며, 일정한 각도를 가지도록 만나 V자형을 이룰 수 있으나, 이에 한정되는 것은 아니며 도 5에서와 같이 만나는 부분이 r값을 가지도록 연결되어, 칩 패드(11)와 접촉하는 부분이 둥근 형태를 가질 수 있다. 둥근 형태를 가지더라도 가장 돌출된 부분이 칩 패드(11)와 접촉하므로, 대략 선의 형태로 접촉한다.
이처럼, 제2 리드부(22)의 일면(S1) 또는 절단면(S2)이 칩 패드(11)의 상면에 대해서 일정한 각도로 기울어지도록 형성하면, 이들 사이에 위치하는 접착층(30)에 제2 리드부(22)의 일단 중 일부가 매립되는 형태를 이루어 칩 패드(11)의 면적이 작아지더라도 제2 리드부(22)의 일단에 형성되는 경사면과 접착층(30)이 충분한 접촉 면적을 확보하여 접착력을 증가시킬 수 있다.
접착층(30)은 전도성 금속으로 솔더링 방법으로 제2 리드부(22)와 연결될 수 있으며, 전도성 금속은 예를 들어, Sn, Pb, Ag, Cu, Au 중 적어도 하나를 포함할 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 리드의 일단이 접착층에 접착된 상태를 도시한 사진 및 시뮬레이션 도면이다.
도 4 및 도 5를 참조하면, 리드는 칩 패드 상면에 대해서 기울어진 형태로 부착되어 있으며, 접착층은 리드의 일면 및 절단면과 접촉하여 충분한 접착 면적을 확보하여 안정적으로 리드가 칩 패드에 고정되는 것을 확인할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 개략적인 사시도이고, 도 7및 도 8은 도 6에 도시한 반도체 패키지의 개략적인 단면도이다.
도 6 내지 도 8에 도시한 반도체 패키지는 대부분 도 1과 동일하므로, 다른 부분에 대해서만 구체적으로 설명한다.
도 6 내지 도 8의 반도체 패키지(1002)는 반도체 칩(100), 반도체 칩(100)과 전기적으로 연결되어 있는 하나 이상의 리드(200)를 포함한다.
도 7 및 도 8을 참조할 때, 반도체 칩(100)은 도 1의 반도체 칩(100)이 놓여진 것과 반대로 놓여질 수 있다. 즉, 반도체 칩(100)의 일면(P1)이 반도체 패키지(1002)의 상부에 위치하여, 반도체 칩(100)의 일면(P1)이 반도체 패키지(1002)의 상면에서 봉지재(300) 밖으로 노출될 수 있고, 반도체 칩(100)의 타면(P2)이 반도체 패키지(1002)의 내부에 위치할 수 있다.
도 1에서는 반도체 칩(100)의 위에서 제2 리드부(22)의 일단(Q1) 접촉하여, 반도체 패키지(1001)의 바닥면, 즉 하면으로 반도체 칩(100)의 일면이 노출되었으나, 도 6 내지 도 8에서는 제2 리드부(22) 위에서 반도체 칩(100)이 접촉하여 반도체 패키지(1002)의 상면으로 반도체 칩(100)의 일면이 노출된다.
제2 리드부(22) 위에 반도체 칩(100)이 위치하므로, 제1 리드부(21)는 벤딩부 없이 평탄부만으로 이루어질 수 있다.
한편, 도 7을 참조하면, 제2 리드부(22)의 일단이 반도체 칩(100)의 칩 패드(11)의 일면, 즉 하면과 접촉하기 위해서, 제2 리드부(22)의 가장자리는 칩 패드(11)를 향해서 벤딩될 수 있다. 이때, 제2 리드부(22)의 일면(S1)과 절단면(S2)이 만나 이루는 모서리가 반도체 칩(100)의 칩 패드(11)와 접촉할 수 있다. 따라서, 제2 리드부(22)의 일면(S1) 또는 절단면(S2)은 칩 패드(11)의 일면에 대해 기울어진 경사면을 가질 수 있다. 경사면과 칩 패드(11)가 이루는 각도는 10도 내지 85도이다.
또한, 도 8에서와 같이 제2 리드부(22)는 벤딩 또는 절곡되지 않고, 가장자리에 형성된 돌기(40)를 통해서 칩 패드(11)와 연결될 수 있다.
돌기(40)는 반도체 칩(100)의 칩 패드(11)의 일면에 대해서 기울어진 경사면(SS)을 가질 수 있으며, 돌기(40)의 종단면은 삼각형일 수 있다.
이상의 실시예에서는 봉지재(300) 밖으로 반도체 칩(100)의 일면(P1)이 노출되는 것을 설명하였으나, 회로 패턴에 따라서 봉지재(300) 밖으로 노출되지 않고, 반도체 칩(100)의 일면(P1) 및 타면(P2)이 모두 봉지재(300) 내에 매립될 수 있다(도시하지 않음).
본 발명의 실시예에 따른 리드는 반도체 칩에 하나 이상, 바람직하게는 복수로 부착되며, 복수의 리드를 용이하게 반도체 칩에 부착하기 위해서, 리드들을 연결할 수 있다.
이에 대해서는, 도 9 및 도 10을 참조하여 구체적으로 설명한다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 9에 도시한 바와 같이, GaN 반도체를 포함하는 반도체 칩(100) 및 복수의 리드(200)를 포함하는 리드 부재(210)를 준비하고, 접착층을 통해서 반도체 칩(100)의 칩 패드 위에 제2 리드부(22)를 부착한다.
리드 부재(210)는 복수의 리드(200), 복수의 리드(200)를 연결하는 연결부(20)를 포함한다. 연결부(20)는 복수의 리드(200)를 하나로 연결하여, 복수의 리드(200)가 반도체 칩(100) 위에 정렬되어 부착될 수 있도록 한다.
연결부(20)는 봉지재를 형성한 후, 절단하여 제거하므로 제1 리드부의 단부들을 연결할 수 있다.
그런 다음, 도 10에서와 같이 반도체 칩(100)을 감싸도록 봉지재(300)를 형성한다. 봉지재(300)는 공지의 기술로 형성하므로 구체적인 설명은 생략한다. 이때, 리드 부재(210)의 연결부는 봉지재(300) 밖으로 노출된다.
이후, 트리밍 공정을 실시하여 도 1에서와 같이, 봉지재(300) 밖으로 노출된 연결부를 제거하여 반도체 패키지를 완성한다.
이상, 본 발명을 도면에 도시된 실시예를 참조하여 설명하였다. 그러나, 본 발명은 이에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명과 균등한 범위에 속하는 다양한 변형예 또는 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 보호범위는 이어지는 특허청구범위에 의해 정해져야 할 것이다.
11: 칩 패드 20: 연결부
21: 제1 리드부 22: 제2 리드부
30: 접착층 40: 돌기
100: 반도체 칩 200: 리드
210: 리드 부재 300: 봉지재

Claims (20)

  1. 하나 이상의 칩 패드(11)를 가지는 반도체 칩(100);
    상기 칩 패드(11)와 전기적으로 연결되는 하나 이상의 리드(200); 그리고,
    상기 반도체 칩(100)을 감싸는 봉지재(300)
    를 포함하고,
    상기 리드(200)의 일단(Q1)은 상기 칩 패드(11)의 일면에 대해 기울어진 형태로 상기 칩 패드(11)에 부착되어 있고,
    상기 리드(200)의 타단(Q2)은 상기 봉지재(300) 밖으로 노출되어 있는,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 리드(200)는 제1 폭(D1)을 가지는 제1 리드부(21),
    상기 제1 리드부(21)로부터 연장되며, 상기 제1 폭(D1)과 같거나, 또는 상기 제1 폭(D1)보다 좁은 제2 폭(D2)의 제2 리드부(22)
    를 포함하고,
    상기 일단(Q1)은 상기 제2 리드부(22)의 일단인,
    반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제1 리드부(21)는 상기 타단(Q2)을 포함하는 평탄부(21a), 상기 평탄부(21a)와 상기 제2 리드부(22) 사이를 연결하는 벤딩부(21b)를 포함하는,
    반도체 패키지.
  4. 제 1 항에 있어서,
    상기 칩 패드(11)의 가로는 500㎛이하이고, 상기 칩 패드(11)의 세로는 500㎛이하인,
    반도체 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 칩(100)의 일면(P1) 또는 일부가 상기 봉지재(300) 밖으로 노출되어 있는,
    반도체 패키지.
  6. 제 5 항에 있어서,
    상기 반도체 칩(100)의 일면(P1) 또는 일부가 상기 봉지재(300)의 상면 또는 하면으로 노출되는,
    반도체 패키지.
  7. 제 5 항에 있어서,
    상기 반도체 칩(100)의 일면(P1) 또는 일부가 도전성 금속으로 이루어지는 부분을 포함하는,
    반도체 패키지.
  8. 제 7 항에 있어서,
    상기 금속은 Au, Ag, Sn, Pb 또는 Ni 중 어느 1개의 단일 금속으로 이루어지거나, 및 Au, Ag, Sn, Pb 또는 Ni 중 어느 1개 이상의 금속이 포함된 합금 금속으로 이루어지되, 단층 또는 복수층으로 이루어지는,
    반도체 패키지.
  9. 제 1 항에 있어서,
    상기 칩 패드(11)는 상기 반도체 칩(100)의 소스용 칩 패드, 드레인용 칩 패드, 및 게이트용 칩 패드를 포함하고,
    상기 반도체 칩(100)의 일면(P1)에는 소스용 칩 패드 또는 드레인용 칩 패드가 위치하는,
    반도체 패키지.
  10. 제 9 항에 있어서,
    상기 리드(200)의 일단(Q1)은 상기 게이트용 칩 패드 및 상기 드레인용 칩 패드와 전기적으로 연결되는,
    반도체 패키지.
  11. 제 1 항에 있어서,
    상기 리드(200)의 일면(S1)과 상기 리드(200)의 절단면(S2)이 만나서 이루는 모서리가 상기 칩 패드(11) 일면을 향하도록 부착되는,
    반도체 패키지.
  12. 제 11 항에 있어서,
    상기 일면(S1)과 상기 칩 패드(11)의 일면이 이루는 제1 각도(α1)와 상기 절단면(S2)과 상기 칩 패드(11)의 일면이 이루는 제2 각도(α2)는 10도 내지 85도인,
    반도체 패키지.
  13. 제 11 항에 있어서,
    상기 모서리는 상기 일면(S1)과 상기 절단면(S2)이 일정한 각도로 기울어져 모서리의 길이방향에 대해서 수직한 방향으로 절단한 단면이 V 형태이거나, 하부가 둥근 U 형태를 이루는,
    반도체 패키지.
  14. 제 11 항에 있어서,
    상기 모서리는 접착층(30)에 매립되어, 상기 일면(S1)과 상기 절단면(S2)이 함께 상기 접착층(30)과 접촉되어 있는,
    반도체 패키지.
  15. 제 14 항에 있어서,
    상기 접착층(30)은 Sn, Pb, Ag, Cu, Au 중 적어도 하나를 포함하는,
    반도체 패키지.
  16. 제 15 항에 있어서,
    상기 접착층(30)은 솔더링 방법으로 상기 리드(200)의 일단(Q1)이 상기 칩 패드(11)에 연결되어 있는,
    반도체 패키지.
  17. 제 1 항에 있어서,
    상기 반도체 칩(100)은 GaN 반도체를 포함하는,
    반도체 패키지.
  18. 제 1 항에 있어서,
    상기 리드(200)는 상기 반도체 칩(100)을 둘러싸는 형태로 배치되어 있는,
    반도체 패키지.
  19. 제 1 항에 있어서,
    상기 리드(200)의 타단(Q2)은 상기 봉지재(300) 밖으로 돌출되어 있거나, 또는 상기 봉지재(300)의 측면과 동일한 가상의 평면상에 위치하는,
    반도체 패키지.
  20. 제 3 항에 있어서,
    상기 평탄부(21a)의 일면(P1)은 상기 봉지재(300) 밖으로 노출되어 있거나, 또는 상기 봉지재(300) 내에 매립되는,
    반도체 패키지.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080038180A (ko) * 2005-08-30 2008-05-02 페어차일드 세미컨덕터 코포레이션 리버서블-다중 풋프린트 패키지 및 그 제조 방법
JP2014143326A (ja) * 2013-01-24 2014-08-07 Transphorm Japan Inc 半導体装置、半導体装置の製造方法、リード、及びリードの製造方法
JP2014192292A (ja) * 2013-03-27 2014-10-06 Rohm Co Ltd 半導体装置および半導体装置の製造方法
KR20160033870A (ko) * 2014-09-18 2016-03-29 제엠제코(주) 클립 구조체를 이용한 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080038180A (ko) * 2005-08-30 2008-05-02 페어차일드 세미컨덕터 코포레이션 리버서블-다중 풋프린트 패키지 및 그 제조 방법
JP2014143326A (ja) * 2013-01-24 2014-08-07 Transphorm Japan Inc 半導体装置、半導体装置の製造方法、リード、及びリードの製造方法
JP2014192292A (ja) * 2013-03-27 2014-10-06 Rohm Co Ltd 半導体装置および半導体装置の製造方法
KR20160033870A (ko) * 2014-09-18 2016-03-29 제엠제코(주) 클립 구조체를 이용한 반도체 패키지

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