KR102343920B1 - 반도체 패키지 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 반도체 패키지는 패드(101), 패드(101)와 일정한 간격으로 이격된 리드(102)를 포함하는 리드 프레임(100), 패드(101) 위에 부착되어 있는 반도체 칩(200), 반도체 칩(200)과 리드(102) 사이를 전기적으로 연결하는 클립 구조체(300)를 포함하고, 반도체 칩(200)에 연결된 클립 구조체(300)의 일단(Q1)은 반도체 칩(200)의 칩 패드(41, 42) 상면에 대해 기울어진 형태로 부착된다.
Description
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 패드 영역의 크기가 작아지더라도 용이하게 클립을 패드 영역에 부착함과 아울러, 클립과 패드 영역 사이에 충분한 접착력을 유지시킬 수 있는 반도체 패키지에 관한 것이다.
일반적으로 반도체 패키지는 반도체 칩, 리드 프레임(또는 기판), 패키지 몸체를 포함하여 구성되며, 반도체 칩은 리드 프레임의 패드 상에 부착되고, 리드 프레임의 리드와는 금속 와이어를 본딩하여 전기적으로 연결된다.
그러나 종래의 금속 와이어를 이용한 스택 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로, 속도가 느리고 많은 수의 와이어가 사용되어 각 칩에 전기적 특성 열화가 발생한다.
또한 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되어 패키지의 크기가 증가하고, 각 칩의 본딩 패드에 와이어 본딩을 하기 위한 갭(gap)이 요구되므로 패키지의 전체 높이가 불필요하게 높아지는 문제점이 있다.
따라서, 금속의 클립(clip) 구조체를 이용하여 종래의 금속 와이어를 이용한 반도체 패키지보다 우수한 전기적 연결 성능과 열방출이 용이하고 열적 안정성을 향상시키고, 효율적인 패키지 구조가 개발되었다.
그러나, 클립은 평평한 형태의 판상 형태로, 칩의 상부 패드에 부착되어 접착 면적이 넓은 단점이 있다.
특히, 5G 통신에 사용되는 반도체는 주로 GaN 소재를 적용하고 있으며, GaN 소재 반도체는 클립과 부착되는 패드의 면적이 작을수록 통신 특성이 좋아지게 되는데, 종래의 클립 형태로는 크기가 작아진 패드에 클립을 부착하는 것이 용이하지 않다.
따라서, 본 발명은 GaN 소재를 포함하는 반도체 패키지의 패드 영역의 크기가 작아지더라도, 용이하게 클립을 패드 영역에 부착하면서도, 클립과 패드 영역 사이에 충분한 접착력을 유지시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 패키지는 패드(101), 패드(101)와 일정한 간격으로 이격된 리드(102)를 포함하는 리드 프레임(100), 패드(101) 위에 부착되어 있는 반도체 칩(200), 반도체 칩(200)과 리드(102) 사이를 전기적으로 연결하는 클립 구조체(300)를 포함하고, 반도체 칩(200)에 연결된 클립 구조체(300)의 일단(Q1)은 반도체 칩(200)의 칩 패드(41, 42) 상면에 대해 기울어진 형태로 부착된다.
상기 클립 구조체(300)의 하면(S1)과 클립 구조체(300)의 절단면(S2)이 만나서 이루는 모서리가 상기 반도체 칩(200)의 칩 패드(41, 42) 상면을 향하도록 부착될 수 있다.
상기 하면(S1)과 칩 패드(41, 42)의 상면이 이루는 제1 각도(α1)와 절단면(S2)과 칩 패드(41, 42)의 상면이 이루는 제2 각도(α2)는 10도 내지 85도일 수 있다.
상기 모서리는 하면(S1)과 절단면(S2)이 일정한 각도로 기울어져 모서리의 길이방향에 대해서 수직한 방향으로 절단한 단면이 V 형태이거나, 하부가 둥근 U 형태를 이룰 수 있다.
상기 모서리는 제3 접착층(33)에 매립되어, 하면(S1)과 절단면(S2)이 함께 제3 접착층(33)과 접촉될 수 있다.
상기 제3 접착층(33)은 Sn, Pb, Ag, Cu, Au 중 적어도 하나를 포함할 수 있다.
상기 제3 접착층(33)은 솔더링 방법으로 클립 구조체(300)의 일단(Q1)이 칩 패드(41, 42)에 연결될 수 있다.
상기 리드(102)는 패드(101)를 중심으로 반대편에 위치하는 제1 리드(21)와 제2 리드(22)를 포함하고, 제1 리드(21)는 반도체 칩(200)의 게이트와 전기적으로 연결되고, 제2 리드(22)는 반도체 칩(200)의 드레인과 전기적으로 연결될 수 있다.
상기 패드(101)는 반도체 칩(200)의 소스와 전기적으로 연결될 수 있다.
상기 패드(101)는 일정한 폭을 가지는 제1 부분(11), 제1 부분(11)을 중심으로 반대편에 위치하며 제1 부분(11)으로부터 멀어질수록 폭이 증가하는 제2 부분(12)을 포함할 수 있다.
상기 리드(102)는 패드(101)로부터 멀어지는 방향으로 폭이 증가할 수 있다.
상기 리드(102)와 패드(101)가 서로 마주하는 경계선은 평행할 수 있다.
상기 제2 부분(12)에는 적어도 하나 이상의 제1 관통홀(3)이 형성되어 있고, 리드(102)에는 적어도 하나 이상의 제2 관통홀(5)이 형성될 수 있다.
상기 제1 관통홀(3)과 제2 관통홀(5)의 내벽은 계단형 구조를 가질 수 있다.
상기 리드(102)에는 적어도 하나 이상의 제2 오목부(24)가 형성되어 있고, 제2 오목부(24)는 패드(101)와 제2 관통홀(5) 사이에 위치할 수 있다.
상기 제2 오목부(24)에 채워진 제1 접착층(31)을 더 포함하고, 리드(102)에 연결된 클립 구조체(300)의 타단(Q2)은 제1 접착층(31)과 면접촉할 수 있다.
상기 반도체 칩(200)은 GaN 반도체를 포함할 수 있다.
상기 모서리는 상기 하면(S1)과 상기 절단면(S2)이 일정한 각도로 기울어져 모서리의 길이방향으로 절단한 단면의 적어도 일부분이 상기 반도체 칩(200)의 칩 패드(43, 44) 상면에 접촉하도록 형성될 수 있다.
상기 모서리의 절단한 단면은 폭방향으로 상기 반도체 칩(200)의 칩 패드(43, 44) 상면과 0.3 내지 0.5 : 1의 비율로 접촉하도록 형성될 수 있다.
상기 모서리는 상기 하면(S1)과 상기 절단면(S2)이 일정한 각도로 기울어져 모서리의 길이방향으로 절단한 단면이 모따기 형성되어 상기 반도체 칩(200)의 칩 패드(43, 44) 상면에 접촉할 수 있다.
상기 모서리는 제3 접착층(33)에 매립되어, 상기 하면(S1)과 상기 절단면(S2)과 상기 모서리의 길이방향으로 절단한 단면의 적어도 일부분이 함께 상기 제3 접착층(33)과 접촉될 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 패드 영역의 작아지더라도 용이하게 클립을 패드 영역에 부착할 수 있는 동시에, 클립과 패드 영역 사이에 충분한 접착력을 유지할 수 있다.
또한, 기존 와이어 본딩 대신 클립을 적용함으로써 전기적 신호 특성이 좋아지고 열 특성 또한 좋아지는 효과를 얻을 수 있다.
특히, 본 발명의 일 실시예에 따른 반도체 패키지는 통신용에 적용하는 GaN 소재를 포함하는 반도체 패키지에 적용할 경우 패드 영역의 크기를 최소화할 수 있고 이에 따라 통신 특성도 좋아질 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 사시도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 배치도이다.
도 3은 도 2의 III-III 선을 따라 잘라 도시한 단면도이다.
도 4는 도 2의 IV-IV 선을 따라 잘라 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 일부분을 확대 도시한 단면도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 클립 구조체의 일단이 접착층에 접착된 상태를 도시한 사진 및 시뮬레이션 도면이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략적인 사시도이다.
도 9는 도 8의 반도체 패키지의 분해사시도이다.
도 10 내지 도 12는 도 8의 반도체 패키지의 단면구조이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 배치도이다.
도 3은 도 2의 III-III 선을 따라 잘라 도시한 단면도이다.
도 4는 도 2의 IV-IV 선을 따라 잘라 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 일부분을 확대 도시한 단면도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 클립 구조체의 일단이 접착층에 접착된 상태를 도시한 사진 및 시뮬레이션 도면이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략적인 사시도이다.
도 9는 도 8의 반도체 패키지의 분해사시도이다.
도 10 내지 도 12는 도 8의 반도체 패키지의 단면구조이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 사시도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 배치도이고, 도 3은 도 2의 III-III 선을 따라 잘라 도시한 단면도이고, 도 4는 도 2의 IV-IV선을 따라 잘라 도시한 단면도이고, 도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 일부분을 확대 도시한 단면도이다.
도 1 내지 도 4에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지는 이동통신 기지국용 전력 증폭기, 자동차용 전력증폭기, 해상 레이더, 항공관제 레이더용 증폭기 등으로 사용될 수 있으며, 이에 한정되는 것은 아니다.
본 발명에 따른 반도체 패키지는 리드 프레임(100), 리드 프레임(100) 위에 위치하는 반도체 칩(200), 반도체 칩(200)과 리드 프레임(100)을 전기적으로 연결하는 클립 구조체(300)를 포함한다.
리드 프레임(100)은 반도체 칩(200)이 위치하는 패드(101)와 반도체 칩(200)과 전기적으로 연결되는 리드(102)를 포함한다.
패드(101)는 반도체 칩(200)이 직접 놓여지는 제1 부분(11)과 제1 부분(11)을 중심으로 반대편에 위치하며, 대칭을 이루는 제2 부분(12)을 포함한다. 제1 부분(11)은 일정한 폭으로 형성되어, 대략 사각형일 수 있으며, 제2 부분(12)은 제1 부분(11)으로부터 멀어질수록 폭이 증가할 수 있다. 따라서, 패드(101)의 평면 모양은 모래시계 또는 나비 모양일 수 있다.
제2 부분(12)에는 복수의 제1 관통홀(3)이 형성되어 있으며, 제1 관통홀(3)은 일방향으로 길이가 긴 장공으로 일정한 간격으로 배열될 수 있다. 제1 관통홀(3)은 제2 부분(12)의 폭에 따라서 점진적으로 길이가 증가하도록 배치될 수 있다.
리드(102)는 반도체 칩(200)의 게이트와 전기적으로 연결되는 제1 리드(21)와 드레인과 전기적으로 연결되는 제2 리드(22)를 포함하며, 제1 리드(21)와 제2 리드(22)는 동일한 평면 모양을 가지나, 드레인과 연결되는 제2 리드(22)가 제1 리드(21)보다 면적이 크게 형성될 수 있다.
리드(102)는 패드(101)의 제1 부분(11)과 제2 부분(12)에 의해서 형성되는 오목한 부분(SS)에 맞물리는 형태로, 패드(101)로부터 멀어질수록 폭이 증가할 수 있다. 이때, 리드(102)와 패드(101)는 전기적으로 연결되지 않도록 일정한 간격을 두고 위치한다. 따라서, 리드(102)와 패드(101)가 서로 마주하는 부분의 경계선은 평행할 수 있다.
리드(102)에는 복수의 제2 관통홀(5)이 형성되어 있으며, 제2 관통홀(5)은 일방향으로 길이가 긴 장공일 수 있으나, 이에 한정되는 것은 아니며 접착성을 증가시키기 위한 형태면 모두 가능하며, 예를 들어 리드(102)의 모퉁이에 배치될 경우 평면 모양이 삼각형일 수 있다.
제1 관통홀(3)과 제2 관통홀(5)은 EMC(Epoxy Mold Compound) 봉지재(400)가 제1 관통홀(3)과 제2 관통홀(5)을 채우도록 함으로써, EMC 봉지재의 하부 접촉 면적이 증가하여 접착력이 증가될 수 있도록 한다. 또한, 제1 관통홀(3)과 제2 관통홀(5)은 EMC 봉지재와의 접착력을 증가시키기 위해서 내벽이 계단형 구조를 가질 수 있다.
패드(101)와 리드(102)에는 각각 제1 오목부(23)와 제2 오목부(24)가 형성될 수 있으며, 제1 오목부(23)는 패드(101)와 제1 관통홀(3) 사이에 위치하고, 제2 오목부(24)는 패드(101)와 제2 관통홀(5) 사이에 위치할 수 있다.
제2 오목부(24)에는 클립 구조체(300)를 부착하기 위한 제1 접착층(31)이 채워져 있으며, 충분한 양의 접착층이 형성되어 클립 구조체(300)가 더욱 견고하게 제1 접착층(31)에 부착될 수 있도록 한다.
제1 접착층(31)은 전도성 접착제로 Sn 또는 Pb 성분을 포함하는 솔더(solder) 계열, Ag, Cu 성분을 포함하는 소결(sintering) 소재, Au 성분이 들어가 있는 공정(eutectic) 반응 재료를 사용할 수 있다.
반도체 칩(200)은 제1 부분(11) 위에 위치하며, 제2 접착층(32)을 통해서 패드(101)에 부착될 수 있다.
반도체 칩(200)은 GaN 반도체를 포함하는 반도체 칩으로 소스(source), GaN 반도체층, 게이트(gate) 및 드레인(drain)을 포함할 수 있으며, 소스, 게이트 및 드레인은 외부와 전기적으로 연결하기 위한 소스용 칩 패드, 게이트용 칩 패드 및 드레인용 칩 패드를 포함한다.
소스용 칩 패드(도시하지 않음)는 리드 프레임의 패드(101) 바로 위에, 제2접착층(32)을 통해서 전기적으로 연결되고, 게이트용 칩 패드(41) 및 드레인용 칩 패드(42)는 클립 구조체(300)를 통해서 각각 제1 리드(21) 및 제2 리드(22)와 전기적으로 연결된다.
제2 접착층(32)은 전도성 접착제로 Sn 또는 Pb 성분을 포함하는 솔더(solder) 계열, Ag, Cu 성분을 포함하는 소결(sintering) 소재, Au 성분이 들어가 있는 공정(eutectic) 반응 재료를 사용할 수 있다.
클립 구조체(300)는 일정한 폭을 가지는 금속 띠로, 반도체 칩(200)에 형성되어 있는 금속으로 이루어지는 칩 패드(41, 42)에 일단이 전기적 연결되고, 리드(102)에 타단이 전기적으로 연결될 수 있다. 클립 구조체(300)는 서로 다른 높이에 위치하는 칩 패드(41, 42)와 리드(102)를 연결하여 굽어져 아치형일 수 있다.
구체적으로, 클립 구조체(300)의 일단(Q1)은 반도체 칩(200)의 칩 패드(41, 42)의 상면에 대해 기울어진 형태로 접촉할 수 있다. 이때, 기울어진 형태로 접촉하는 것은 클립 구조체(300)의 하면(S1)과 절단면(S2)이 만나서 이루는 모서리가 반도체 칩(200)의 칩 패드(41, 42) 상면을 향하도록 부착될 수 있다.
한편, 본 발명에 개시된"기울어진 형태로 접촉할 수 있다"의 의미는 클립 구조체(300)의 일단(Q1)이 반도체 칩(200)의 칩 패드(41, 42)의 일면과 직접적으로 맞닿아 선 접촉하거나 면 접촉하는 경우는 물론, 후술하는 바와 같이 제3접착층(33)을 매개로 하여 클립 구조체(300)의 일단(Q1)이 반도체 칩(200)의 칩 패드(41, 42)의 일면과 전기적으로 연결되는 경우도 포함한다(도 6 및 7의 좌측 도면). 상세하게는, 클립 구조체(300)의 일단(Q1) 즉, 클립 구조체(300)의 하면(S1)과 절단면(S2)이 만나서 이루는 모서리와 반도체 칩(200)의 칩 패드(41, 42)의 일면 사이의 간격은 0 내지 70 um일 수 있다.
칩 패드(41, 42)의 상면과 클립 구조체(300)의 하면(S1)이 이루는 제1 각도(α1)와 칩 패드(41, 42)의 상면과 클립 구조체(300)의 절단면(S2)이 이루는 제2 각도(α2)는 10도 내지 85도일 수 있다.
이때, 하면(S1)과 절단면(S2)은 일면이 서로 마주하며, 일정한 각도를 가지도록 만나 V자형을 이룰 수 있으나, 이에 한정되는 것은 아니며 도 5에서와 같이 만나는 부분이 r값을 가지도록 연결되어, 칩 패드(41, 42)와 접촉하는 부분이 둥근 형태를 가질 수 있다. 둥근 형태를 가지더라도 가장 돌출된 부분이 칩 패드(41, 42)와 접촉하므로, 대략 선의 형태로 접촉한다.
이처럼, 클립 구조체(300)의 하면(S1) 또는 절단면(S2)이 칩 패드(41, 42)의 상면에 대해서 일정한 각도로 기울어지도록 형성하면, 이들 사이에 위치하는 제3 접착층(33)에 클립 구조체(300)의 일단 중 일부가 매립되는 형태를 이루어 칩 패드(41, 42)의 면적이 작아지더라도 충분한 접촉 면적을 확보하여 접착력을 증가시킬 수 있다.
제3 접착층(33)은 전도성 금속으로 솔더링 방법으로 클립 구조체(300)와 연결될 수 있으며, 전도성 금속은 예를 들어, Sn, Pb, Ag, Cu, Au 중 적어도 하나를 포함할 수 있다.
클립 구조체(300)의 타단(Q2)은 제1 접착층(31)과 면접촉으로 연결될 수 있다. 리드(102)에 위치하는 제1접착층(31)은 제2 오목부(24) 내에 충분한 양으로 채워져 있으므로, 클립 구조체(300)의 타단(Q2)과 안정적으로 고정될 수 있다.
클립 구조체(300)는 반도체 칩(200)과 리드(102)를 전기적으로 연결하므로, 전기 전도성이 우수한 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag)을 포함할 수 있다
도 6 및 도 7은 본 발명의 일 실시예에 따른 클립 구조체의 일단이 접착층에 접착된 상태를 도시한 사진 및 시뮬레이션 도면이다.
도 6 및 도 7을 참조하면, 클립 구조체는 칩 패드 상면에 대해서 기울어진 형태로 부착되어 있으며, 제3 접착층은 클립 구조체의 하면과 절단면과 접촉하여 충분한 접착 면적을 확보하여 안정적으로 클립 구조체가 안정적으로 칩 패드에 고정되는 것을 확인할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략적인 사시도이며, 도 9는 도 8의 반도체 패키지의 분해사시도이고, 도 10 내지 도 12는 도 8의 반도체 패키지의 단면구조이다.
도 8 및 도 9에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지는 패드(103), 패드(103)와 일정한 간격으로 이격된 리드(104)를 포함하는 리드 프레임(100), 패드(103) 위에 부착되어 있는 반도체 칩(200), 반도체 칩(200)과 리드(104) 사이를 전기적으로 연결하는 클립 구조체(300)를 포함하고, 반도체 칩(200)에 연결된 클립 구조체(300)의 일단(Q1)은 반도체 칩(200)의 칩 패드(43, 44) 상면에 대해 기울어진 형태로 부착된다.
여기서, 도 10 및 도 11을 참고하면, 클립 구조체(300)의 하면(S1)과 클립 구조체(300)의 절단면(S2)이 만나서 이루는 모서리가 상기 반도체 칩(200)의 칩 패드(43, 44) 상면을 향하도록 부착될 수 있는데, 하면(S1)과 칩 패드(43, 44)의 상면이 이루는 제1 각도(α1)와 절단면(S2)과 칩 패드(43, 44)의 상면이 이루는 제2 각도(α2)는 10도 내지 85도일 수 있다.
한편, 클립 구조체(300)의 일단은 칩 패드(43,44)와 전기적으로 연결되고, 타단은 리드(104)와 전기적으로 연결되는데, 서로 다른 높이에 위치하는 칩 패드(43,44)와 리드(104)를 전기적으로 연결하도록 전체적으로 굽어져 형성될 수 있다.
구체적으로, 모서리는 하면(S1)과 절단면(S2)이 일정한 각도로 기울어져 모서리의 길이방향으로 절단한 단면의 적어도 일부분이 상기 반도체 칩(200)의 칩 패드(43, 44) 상면에 각각 면접촉하도록 형성될 수 있고, 모서리의 절단한 단면(L1)은 폭방향으로 반도체 칩(200)의 칩 패드(43, 44) 상면(L2)과 0.3 내지 0.5 : 1의 비율로 접촉하도록 형성될 수 있다.
또는, 모서리는 하면(S1)과 절단면(S2)이 일정한 각도로 기울어져 모서리의 길이방향으로 절단한 단면이 모따기 형성되어 반도체 칩(200)의 칩 패드(43, 44) 상면 전체에 접촉할 수도 있다.
즉, 클립 구조체(300)의 절단한 단면 중 일부분만이 칩 패드(43, 44) 상면과 면접촉하거나 단면 전체가 모따기 형성되어 면접촉할 수 있다.
앞서 언급한 바와 같이, 제3 접착층(33)에 의한 V자형 또는 U자형의 모서리와 칩 패드(41, 42)의 선접촉 구성으로 형성할 수 있으나, 클립 구조체(300)의 일단(Q1)이 접착층을 매개로 하여 반도체 칩(200)의 칩 패드(43, 44)의 상면을 접촉하도록 전기적으로 연결할 수도 있다.
이에, 도 12에 도시된 바와 같이, 전도성 제3 접착층(33)을 개재하여, 즉 모서리가 제3 접착층(33)에 매립되어 하면(S1), 절단면(S2) 및 모서리의 길이방향으로 절단한 단면의 적어도 일부분이 함께 제3 접착층(33)과 접촉되어 클립 구조체(300)와 칩 패드(41, 42)의 충분한 전기적 접촉 면적을 확보하거나, 클립 구조체(300)와 칩 패드(43, 44)의 면접촉을 통해 충분한 전기적 접촉 면적과 안정적인 고정 면적을 확보할 수 있다.
한편, 패드(103)는 리드프레임의 패드이거나 기판의 패드일 수 있으며, 리드(104)는 터미널리드이며, 하부 세라믹 케이스(51)는 패드(103) 상부에 얹혀져 형성되어 패드(103)와 리드(104)는 하부 세라믹 케이스(51)에 의해 일정한 간격으로 이격되도록 형성되고, 반도체 칩(200)을 하부 세라믹 케이스(51) 내측 공간에 의해 노출된 패드(103)에 전도성 접착제(34)를 개재하여 부착하고, 이후 클립 구조체(300)를 부착하고, 리드(104)의 일단이 외부로 노출되도록 하부 세라믹 케이스(51) 상부에 상부 하우징(52)를 커버하거나 몰딩하여 클립 구조체(300)을 보호하도록 한다.
이상, 본 발명을 도면에 도시된 실시예를 참조하여 설명하였다. 그러나, 본 발명은 이에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명과 균등한 범위에 속하는 다양한 변형예 또는 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 보호범위는 이어지는 특허청구범위에 의해 정해져야 할 것이다.
3, 5: 관통홀 11: 제1 부분
12: 제2 부분 21: 제1 리드
22: 제2 리드 23: 제1 오목부
24: 제2 오목부 31: 제1 접착층
32: 제2 접착층 33: 제3 접착층
34: 전도성 접착제 41, 42: 칩 패드
43, 44: 칩 패드 51: 하부 세라믹 케이스
52: 상부 하우징 100: 리드 프레임
101: 패드 102: 리드
200: 반도체 칩 300: 클립 구조체
12: 제2 부분 21: 제1 리드
22: 제2 리드 23: 제1 오목부
24: 제2 오목부 31: 제1 접착층
32: 제2 접착층 33: 제3 접착층
34: 전도성 접착제 41, 42: 칩 패드
43, 44: 칩 패드 51: 하부 세라믹 케이스
52: 상부 하우징 100: 리드 프레임
101: 패드 102: 리드
200: 반도체 칩 300: 클립 구조체
Claims (21)
- 패드(103);
상기 패드(103)와 일정한 간격으로 이격된 리드(104);
상기 패드(103) 위에 부착되어 있는 반도체 칩(200);
상기 반도체 칩(200)의 칩 패드(43, 44)와 상기 리드(104) 사이를 전기적으로 연결하는 클립 구조체(300); 및
상기 패드(103)와 상기 리드(104)를 상기 일정한 간격으로 이격시키도록 상기 패드(103)의 상부에 얹혀져 형성되는 하부 세라믹 케이스(51)를 포함하고,
상기 세라믹 케이스(51)의 상측에는 상기 리드(104)가 위치하며, 상기 세라믹 케이스(51)는 내측 공간을 노출시켜 상기 반도체 칩(200)이 상기 패드(103) 위에 부착되도록 형성되고,
상기 반도체 칩(200)은 통신용 GaN 반도체이며,
상기 클립 구조체(300)는 서로 다른 높이에 위치하는 상기 칩 패드(43, 44)와 상기 리드(104)를 전기적으로 연결하도록 굽어져 형성되되, 상기 리드(104)에 접합되는 제1부와, 그리고 상기 반도체 칩(200)의 칩 패드(43, 44) 상면을 향하도록 상기 제1부로부터 하측으로 굽어져 연장 형성되는 제2부로 구성되며,
상기 반도체 칩(200)의 칩 패드(43, 44)에 연결된 상기 클립 구조체(300)의 상기 제2부의 일단(Q1)은 상기 반도체 칩(200)의 칩 패드(43, 44) 상면에 대해 기울어진 형태로 부착되어 전기적으로 연결되고, 상기 클립 구조체(300)의 상기 제1부의 타단은 상기 리드(104)의 상면과 수평하게 형성되어 전기적으로 연결되며,
상기 클립 구조체(300)의 상기 제2부의 하면(S1)과 상기 클립 구조체(300)의 상기 제2부의 절단면(S2)이 만나서 이루는 모서리가 상기 반도체 칩(200)의 칩 패드(43, 44) 상면을 향하도록 부착되고,
상기 모서리는 제3 접착층(33)에 매립되어, 상기 제2부의 하면(S1)과 상기 제2부의 절단면(S2)이 함께 상기 제3 접착층(33)과 접촉되되,
상기 클립 구조체(300)의 상기 제2부의 하면(S1)의 단부측 일부만이 상기 제3 접착층(33)에 매립되고,
상기 클립 구조체(300)의 상기 제2부의 절단면(S2)의 단부측 일부만이 상기 제3 접착층(33)에 매립되는,
반도체 패키지. - 삭제
- 제 1 항에 있어서,
상기 제2부의 하면(S1)과 상기 칩 패드(43, 44)의 상면이 이루는 제1 각도(α1)와 상기 제2부의 절단면(S2)과 상기 칩 패드(43, 44)의 상면이 이루는 제2 각도(α2)는 10도 내지 85도인,
반도체 패키지. - 제 1 항에 있어서,
상기 모서리는 상기 제2부의 하면(S1)과 상기 제2부의 절단면(S2)이 일정한 각도로 기울어져 모서리의 길이방향에 대해서 수직한 방향으로 절단한 단면이 V 형태이거나, 하부가 둥근 U 형태를 이루는,
반도체 패키지. - 삭제
- 제 1 항에 있어서,
상기 제3 접착층(33)은 Sn, Pb, Ag, Cu, Au 중 적어도 하나를 포함하는,
반도체 패키지. - 제 6 항에 있어서,
상기 제3 접착층(33)은 솔더링 방법으로 상기 클립 구조체(300)의 상기 제2부의 일단(Q1)이 상기 칩 패드(43, 44)에 연결되어 있는,
반도체 패키지. - 제 1 항에 있어서,
상기 리드(104)는 상기 패드(103)를 중심으로 반대편에 위치하는 제1 리드와 제2 리드를 포함하고,
상기 제1 리드는 상기 반도체 칩(200)의 게이트와 전기적으로 연결되고,
상기 제2 리드는 상기 반도체 칩(200)의 드레인과 전기적으로 연결되어 있는,
반도체 패키지. - 제 8 항에 있어서,
상기 패드(103)는 상기 반도체 칩(200)의 소스와 전기적으로 연결되어 있는,
반도체 패키지. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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- 삭제
- 삭제
- 제 1 항에 있어서,
상기 모서리는 상기 제2부의 하면(S1)과 상기 제2부의 절단면(S2)이 일정한 각도로 기울어져 모서리의 길이방향으로 절단한 단면의 적어도 일부분이 상기 반도체 칩(200)의 칩 패드(43, 44) 상면에 접촉하도록 형성되는,
반도체 패키지. - 제 18 항에 있어서,
상기 모서리의 절단한 단면은 폭방향으로 상기 반도체 칩(200)의 칩 패드(43, 44) 상면과 0.3 내지 0.5 : 1의 비율로 접촉하도록 형성되는,
반도체 패키지. - 제 1 항에 있어서,
상기 모서리는 상기 제2부의 하면(S1)과 상기 제2부의 절단면(S2)이 일정한 각도로 기울어져 모서리의 길이방향으로 절단한 단면이 모따기 형성되어 상기 반도체 칩(200)의 칩 패드(43, 44) 상면에 접촉하는,
반도체 패키지. - 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,
상기 모서리는 제3 접착층(33)에 매립되어, 상기 제2부의 하면(S1)과 상기 제2부의 절단면(S2)과 상기 모서리의 길이방향으로 절단한 단면의 적어도 일부분이 함께 상기 제3 접착층(33)과 접촉되어 있는,
반도체 패키지.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/847,696 US11270969B2 (en) | 2019-06-04 | 2020-04-14 | Semiconductor package |
| US17/580,598 US11676931B2 (en) | 2019-06-04 | 2022-01-20 | Semiconductor package |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20190066172 | 2019-06-04 | ||
| KR1020190066172 | 2019-06-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200139618A KR20200139618A (ko) | 2020-12-14 |
| KR102343920B1 true KR102343920B1 (ko) | 2021-12-29 |
Family
ID=73779738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200017842A KR102343920B1 (ko) | 2019-06-04 | 2020-02-13 | 반도체 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102343920B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2574510B2 (ja) * | 1989-04-17 | 1997-01-22 | 松下電器産業株式会社 | 高周波半導体装置 |
| JP2013219373A (ja) * | 2000-12-28 | 2013-10-24 | Renesas Electronics Corp | 半導体装置 |
| JP2015012065A (ja) * | 2013-06-27 | 2015-01-19 | 株式会社デンソー | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404065B1 (en) | 1998-07-31 | 2002-06-11 | I-Xys Corporation | Electrically isolated power semiconductor package |
| KR100370231B1 (ko) | 2000-06-13 | 2003-01-29 | 페어차일드코리아반도체 주식회사 | 리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지 |
| KR20140073241A (ko) * | 2012-12-06 | 2014-06-16 | 주식회사 케이이씨 | 반도체 패키지 및 그 제조방법 |
-
2020
- 2020-02-13 KR KR1020200017842A patent/KR102343920B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2574510B2 (ja) * | 1989-04-17 | 1997-01-22 | 松下電器産業株式会社 | 高周波半導体装置 |
| JP2013219373A (ja) * | 2000-12-28 | 2013-10-24 | Renesas Electronics Corp | 半導体装置 |
| JP2015012065A (ja) * | 2013-06-27 | 2015-01-19 | 株式会社デンソー | 半導体装置の製造方法 |
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|---|---|
| KR20200139618A (ko) | 2020-12-14 |
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