KR20210003580A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 탄화 규소를 포함하는 반도체 소자 및 그 제조 방법에 관한 것으로, 일 실시예에 따른 반도체 소자는 기판; 상기 기판의 제1면에 위치하는 n- 형층; 상기 n- 형층에 형성된 제1 트렌치 및 제2 트렌치; 상기 제1 트렌치 내에 위치하는 게이트; 상기 제2 트렌치 내에 위치하는 n 형 영역 및 제1 소스 전극; 상기 게이트 및 상기 제1 소스 전극 위에 위치하는 제2 소스 전극; 및 상기 기판의 제2 면에 위치하는 드레인 전극을 포함하고, 상기 제1 소스 전극은 상기 제2 트렌치에서 상기 n 형 층과 접촉하여 쇼트키 접합을 형성한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
전력용 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복 전압특성이 기본적으로 요구된다.
기본적인 전기적 조건 및 물성적 조건을 만족하는 다중의 전력 반도체 소자를 하나의 패키지로 모듈화하는데, 전력 반도체 모듈 내부에 전력 반도체 소자의 개수 및 전기적 사양은 시스템에서 요구하는 조건에 따라 바뀔 수 있다.
일반적으로 모터를 구동하기 위한 로렌츠 힘(Lorentz force)을 형성하기 위하여 3상(three-phase) 전력 반도체 모듈이 이용된다. 즉, 3상 전력 반도체 모듈이 모터로 주입되는 전류 및 전력을 제어함으로써 모터의 구동상태가 결정되는 것이다.
이러한 3상 전력 반도체 모듈 내부에 기존 실리콘(Silicon) 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)와 실리콘 다이오드(Diode)를 적용하였지만, 최근 3상 모듈에서 발생하는 전력 소모의 최소화 및 모듈의 스위칭 속도 증가를 목표로 탄화 규소(SiC) 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor)와 탄화 규소 다이오드를 적용하는 것이 추세이다.
실리콘 IGBT 또는 탄화규소 MOSFET을 별개의 다이오드와 연결할 경우 다수의 배선 결합이 이루어지며, 이러한 배선으로 인한 기생 커패시턴스(capacitance) 및 인턱턴스(inductance)의 존재는 모듈의 스위칭 속도를 저감시킨다.
실시예들은 3상 전력 반도체 모듈 내부에서 전체적인 소자의 면적 및 모듈의 부피를 감소시킬 수 있으며, 모듈 내부의 배선 개수를 감소시켜 모듈의 스위칭 속도를 증가시키는 반도체 소자를 제공하기 위한 것이다.
일 실시예에 따른 반도체 소자는 기판; 상기 기판의 제1면에 위치하는 n- 형층; 상기 n- 형층에 형성된 제1 트렌치 및 제2 트렌치; 상기 제1 트렌치 내에 위치하는 게이트; 상기 제2 트렌치 내에 위치하는 n 형 영역 및 제1 소스 전극; 상기 게이트 및 상기 제1 소스 전극 위에 위치하는 제2 소스 전극; 및 상기 기판의 제2 면에 위치하는 드레인 전극을 포함하고, 상기 제1 소스 전극은 상기 제2 트렌치에서 상기 n 형 영역과 접촉하여 쇼트키 접합을 형성한다.
상기 기판은 n+ 형 탄화 수소를 포함할 수 있다.
상기 제1 소스 전극은 쇼트키 금속을 포함하고, 상기 제2 소스 전극은 오믹 금속을 포함할 수 있다.
상기 n- 형층 위에 위치하는 p 형 영역; 상기 p 형 영역 위에 위치하고, 상기 제1 트렌치의 측면에 인접하는 n+ 형 영역; 상기 p 형 영역 위에 위치하고, 상기 제2 트렌치의 측면에 인접하는 p+ 형 영역; 및 상기 제1 트렌치의 하부에 위치하는 p 쉴드 영역을 더 포함할 수 있다.
상기 제2 소스 전극은 상기 n+ 형 영역 및 상기 p+ 형과 접촉하여 오믹 접합을 형성할 수 있다.
상기 n- 형층, 상기 n+ 형 영역, 상기 p+ 형 영역, 상기 p 형 영역, 상기 게이트, 상기 p 쉴드 영역, 상기 제2 소스 전극 및 상기 드레인 전극는 MOSFET으로 구동될 수 있다.
상기 n- 형층, 상기 n 형 영역, 상기 제1 소스 전극, 상기 제2 소스 전극 및 드레인 전극은 다이오드로 구동될 수 있다.
상기 제2 소스 전극은 캐소드 전극이고, 상기 드레인 전극은 애노드 전극일 수 있다.
상기 제1 트렌치 내에 위치하는 제1 절연막; 상기 게이트 위에 위치하는 제2 절연막을 더 포함할 수 있다.
상기 n 형 영역은 상기 n- 형 층보다 이온 도핑 농도가 높을 수 있다.
일 실시예에 따른 반도체 소자의 제조 방법은 기판의 제1면에 n- 형층 및 p 형 영역을 차례로 형성하는 단계; 상기 p 형 영역 위에 서로 인접하는 p+ 형 영역 및 n+ 형 영역을 형성하는 단계; 상기 n+ 형 영역, 상기 p 형 영역 및 상기 n- 형층을 식각하여 제1 트렌치를 형성하고, 상기 p+ 형 영역, 상기 p 형 영역 및 상기 n- 형 영역을 식각하여 제2 트렌치를 형성하는 단계; 상기 제1 트렌치의 하부면 아래에 p 쉴드 영역을 형성하는 단계; 상기 제1 트렌치의 내부에 제1 절연막을 형성하고, 상기 제1 절연막 위에 게이트를 형성하며, 상기 게이트 위에 제2 절연막을 형성하는 단계; 상기 제2 트렌치의 내부에 n 형 영역 및 제1 소스 전극을 형성하는 단계; 상기 p+ 형 영역, 상기 n+ 형 영역, 상기 제1 소스 전극 및 제2 절연막 위에 제2 소스 전극을 형성하는 단계; 및 상기 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고, 상기 제1 소스 전극은 상기 제2 트렌치에서 상기 n 형 영역과 접촉하여 쇼트키 접합을 형성한다.
상기 기판은 n+ 형 탄화 수소를 포함할 수 있다.
상기 제1 소스 전극은 쇼트키 금속을 포함하고, 상기 제2 소스 전극은 오믹 금속을 포함할 수 있다.
상기 제2 소스 전극은 상기 n+ 형 영역 및 상기 p+ 형과 접촉하여 오믹 접합을 형성할 수 있다.
상기 제2 소스 전극은 캐소드 전극이고, 상기 드레인 전극은 애노드 전극일 수 있다.
실시예들에 따르면, MOSFET과 다이오드를 하나의 칩에 형성하여, 모듈 내의 전체 칩 면적 및 모듈 사이즈를 감소시키고, 모듈 내부의 배선 개수를 감소시켜 스위칭 손실을 감소시킬 수 있다. 이에 따라, 모듈 내부에서 발생하는 전력 소모를 감소시킬 수 있다.
또한, MOSFET을 제조 하는 공정에서 다이오드를 하나의 칩에 형성할 수 있으므로, 새로운 공정이 필요하지 않으므로, 제조 공정이 간단하고 경제적이다.
도 1은 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 2는 일 실시예에 따른 반도체 소자가 MOSFET으로 동작할 때의 동작 상태를 나타낸 도면이다.
도 3은 일 실시예에 따른 반도체 소자가 다이오드로 동작할 때의 동작 상태를 나타낸 도면이다.
도 4는 일 실시예에 따른 반도체 소자가 오프 상태 일때의 동작 상태를 나타낸 도면이다.
도 5는 일 실시예에 따른 반도체 소자가 MOSFET으로 동작 할 때, 전자 및 전류 밀도의 시뮬레이션 결과를 나타낸 도면이다.
도 6은 일 실시예에 따른 반도체 소자가 다이오드로 동작 할 때, 전자 및 전류 밀도의 시뮬레이션 결과를 나타낸 도면이다.
도 7 내지 도 14는 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 15는 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 16은 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 때, 이는 다른 부분 "바로 상에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
이하에서는, 일 실시예에 따른 반도체 소자의 구체적인 구조에 대해 설명한다.
도 1은 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 1을 참고하면, 일 실시예에 따른 반도체 소자는 기판(100), n- 형층(200), p 형 영역(300), p 쉴드 영역(310), p+ 형 영역(320), n+ 형 영역(400), n 형 영역(410), 제1 절연막(500), 제2 절연막(510), 게이트(600), 제1 소스 전극(800), 제2 소스 전극(850) 및 드레인 전극(900)을 포함한다.
기판(100)은 n+ 형 탄화 수소(SiC)를 포함할 수 있다.
n- 형층(200)은 기판(100)의 상면(제1면)에 위치한다. n- 형층(200)에는 제1 트렌치(251) 및 제2 트렌치(252)가 형성되어 있다.
n- 형층(200) 위에는 p 형 영역(300)이 위치하고, p 형 영역(300)은 제1 트렌치(251) 및 제2 트렌치(252)의 측면에 인접하게 위치한다. p 쉴드 영역(310)은 제1 트렌치(251)의 하부에 위치한다. p+ 형 영역(320)은 p 형 영역(300) 위에 위치하고, p+ 형 영역(320)은 제2 트렌치(252)의 측면에 인접하게 위치한다. 여기서, p 형은 실리콘(Si)과 같은 4가 원소의 진성 반도체에, 3가 원소(붕소(B), 알루미늄(Al) 등)를 불순물로 도핑한 반도체 영역을 말한다. p 쉴드 영역(310)은 p+ 형 영역(320) 보다 이온 도핑 농도가 높은 영역이고, p+ 형 영역(320)은 p 형 영역(300) 보다 이온 도핑 농도가 높은 영역이다.
n+ 형 영역(400)은 p 형 영역(300) 위에 위치하고, 제1 트렌치(251)의 측면에 인접하게 위치한다. n+ 형 영역(400)은 p+ 형 영역(320)과 동일층에 위치한다. n 형 영역(410)은 제2 트렌치(252) 내에 위치하고, p 형 영역(300) 및 p+ 형 영역(320)의 측면에 인접하여 위치한다. 여기서, n 형은 실리콘(Si)과 같은 4가 원소의 진성 반도체에, 5가 원소(인(P), 비소(As) 등)를 불순물로 도핑한 반도체 영역을 말한다. n+ 형 영역(400)은 n 형 영역(410) 보다 이온 도핑 농도가 높은 영역이고, n 형 영역(410)은 n- 형층(200) 보다 이온 도핑 농도가 높은 영역이다.
제1 절연막(500)은 제1 트렌치(251) 내에 위치한다. 제1 절연막(500)은 산화 실리콘(SiOx)을 포함할 수 있다. 제1 절연막(500)은 n+ 형 영역(400)의 상면 일부까지 연장된다.
게이트(600)는 제1 트렌치(251) 내에 형성되어, 제1 절연막(500) 위에 위치한다. 게이트(600)는 다결정 실리콘(poly-crystalline silicon) 또는 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등과 같은 금속을 포함할 수 있다. 게이트(600)는 n+ 형 영역(400)의 상면 일부에 위치하는 제1 절연막(500) 위에 위치한다. 즉, 게이트(600)는 n+ 형 영역(400)의 상면과 일부 중첩한다.
제2 절연막(510)은 게이트(600)를 덮는다. 제2 절연막(510)은 게이트(600)의 상면 및 측면까지 연장되어, 제1 절연막(500)과 맞닿아 게이트(600)를 덮을 수 있다.
제1 소스 전극(800)은 제2 트렌치(252) 내에 형성되어, n 형 영역(410) 위에 위치한다. 제1 소스 전극(800)은 쇼트키(Schottky) 금속을 포함할 수 있다. 제1 소스 전극(800)은 n 형 영역(410)과 접촉하여 쇼트키 접합을 형성한다.
제2 소스 전극(850)은 p+ 형 영역(320), n+ 형 영역(400), 제1 소스 전극(800) 및 제2 절연막(510) 위에 위치한다. 제2 소스 전극(850)은 오믹(Omic) 금속을 포함할 수 있다. 제2 소스 전극(850)은 p+ 형 영역(320) 및 n+ 형 영역(400)과 접촉하여 오믹 접합을 형성한다.
제1 소스 전극(800) 및 제2 소스 전극(850)은 서로 다른 금속으로 이루어져 있으나, 직접 접촉하므로, 동일한 전압이 인가되는 동일한 소스 전극으로 구동될 수 있다.
드레인 전극(900)은 기판(100)의 하면(제2면)에 위치한다. 본 실시예에서 드레인 전극(900)은 오믹 금속을 포함하나, 실시예에 따라 쇼트키 금속을 포함할 수 있다.
본 실시예에 따른 반도체 소자는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 다이오드(Diode)를 포함하고, MOSFET 동작과 다이오드 동작이 이루어진다. 이 때, 전압 인가 상태에 따라 MOSFET 동작과 다이오드 영역의 동작은 개별적으로 이루어진다.
MOSFET은 제2 소스 전극(850), n+ 형 영역(400), p+ 형 영역(320), p 형 영역(300), 게이트(600), p 쉴드 영역(310), n- 형층(200) 및 드레인 전극(900)을 포함하여 구동될 수 있다. 반도체 소자가 MOSFET으로 동작할 때, 제1 트렌치(251)와 인접한 p 형 영역(300)에 채널이 형성된다. p 쉴드 영역(310)은 제1 트렌치(251)의 코너부를 감싸고 있으므로, 제1 트렌치(251)에 전계가 집증되는 것을 완화시킬 수 있다. 이에 따라, 반도체 소자의 항복 전압이 증가하고, 누설 전류가 감소할 수 있다.
다이오드는 제2 소스 전극(850), 제1 소스 전극(800), n 형 영역(410), n- 형층(200) 및 드레인 전극(900)을 포함하여 구동될 수 있다. 본 실시예에 따른 반도체 소자가 다이오드로 구동될 때, 제2 소스 전극(850)은 애노드(Anode) 전극으로 구현되고, 드레인 전극(900)은 캐소드(Cathode) 전극으로 구현된다.
이와 같이, 본 실시예에 따른 반도체 소자는 MOSFET 및 다이오드를 하나의 칩에 형성함에 따라, 모듈 내의 전체 칩 면적 및 모듈 사이즈를 감소시키고, 모듈 내부의 배선 개수를 감소시켜 스위칭 손실을 감소시킬 수 있다. 또한, 모듈 내부에서 발생하는 전력 소모를 감소시킬 수 있다.
이하에서는, 본 실시예에 따른 반도체 소자의 동작에 대해 살펴본다.
먼저 반도체 소자의 동작 조건에 대해서 살펴본다.
반도체 소자는 하기의 조건에서, 오프(Off) 상태로 동작한다.
VGS < VTH, VDS ≥ 0V
반도체 소자의 하기의 조건에서, 다이오드로 동작한다.
VGS < VTH, VDS < 0V
반도체 소자의 하기의 조건에서, MOSFET으로 동작한다.
VGS ≥ VTH, VDS > 0V
여기서, VTH는 MOSFET의 문턱 전압(Threshold Voltage)이고, VGS는 VG - VS이고, VDS는 VD - VS이다. VG는 게이트 전극에 인가되는 전압이고, VD는 드레인 전극에 인가되는 전압이고, VS는 소스 전극에 인가되는 전압이다.
도 2는 일 실시예에 따른 반도체 소자가 MOSFET으로 동작할 때의 동작 상태를 나타낸 도면이고, 도 3은 일 실시예에 따른 반도체 소자가 다이오드로 동작할 때의 동작 상태를 나타낸 도면이며, 도 4는 일 실시예에 따른 반도체 소자가 오프 상태 일때의 동작 상태를 나타낸 도면이다. 또한, 도 5는 도 1에 따른 반도체 소자가 MOSFET으로 동작 할 때, 전자 및 전류 밀도의 시뮬레이션 결과를 나타낸 도면이고, 도 6은 도 1에 따른 반도체 소자가 다이오드로 동작 할 때, 전자 및 전류 밀도의 시뮬레이션 결과를 나타낸 도면이다.
도 2를 참고하면, 반도체 소자가 MOSFET으로 동작할 때, 전자(e-)는 제2 소스 전극(850)에서 드레인 전극(900)으로 이동한다. 여기서, 제2 소스 전극(850)에서 나온 전자(e-)는 n+ 형 영역(400), p 형 영역(300) 및 n- 형층(200)을 통해 드레인 전극(900)으로 이동한다. 이에 따라, 드레인 전극(900)에서 제2 소스 전극(850) 방향으로 전류가 흐른다.
도 3을 참고하면, 반도체 소자가 다이오드로 동작할 때, 전자(e-)는 드레인 전극(900)에서 제1 소스 전극(800)으로 이동한다. 여기서, 드레인 전극(900)에서 나온 전자(e-)는 n- 형층(200) 및 n 형 영역(410)을 통해 제1 소스 전극(800)으로 이동한다. 이에 따라, 제1 소스 전극(800)에서 드레인 전극(900) 방향으로 전류가 흐른다.
도 4를 참고하면, 반도체 소자가 오프 상태일 때, 전류는 흐르지 않고, n- 형층(200)은 공핍층(Depletion layer)으로 형성된다.
도 5를 참고하면, 반도체 소자가 MOSFET으로 동작할 때, MOSFET의 채널 영역 방향으로 전자/전류가 흐름을 알 수 있다. 또한, 쇼트키 접합 면으로는 전자/전류가 흐르지 않는 것을 알 수 있다.
도 6을 참고하면, 반도체 소자가 다이오드로 동작할 때, 쇼트키 접합 면을 통하여 전자/전류가 흐름을 알 수 있다. 또한, MOSFET의 채널 영역으로 전자/전류가 흐르지 않는 것을 알 수 있다.
이하에서는, 표 1을 참고하여 본 실시예에 따른 반도체 소자와 일반적인 반도체 소자의 특성을 살펴본다.
표 1에서는 실시예, 비교예 1 및 비교예 2에 따른 반도체 소자의 항복 전압을 거의 동일하게 하여 전류 밀도를 비교하였다. 또한, 비교예 1 및 비교예 2에 따른 반도체 소자의 통전부 면적의 합이 실시예에 다른 반도체의 통전부 면적과 동일하게 하였다. 본 시뮬레이션에서는 비교예 1 및 비교예 2에 따른 반도체 소자의 통전부 면적을 각각 0.5cm2로 하고, 실시예에 다른 반도체의 통전부 면적을 1cm2로 하였다.
항복전압
(V)		 전류밀도
(A/cm2)		 통전부
면적
@100A(mm2)		 칩 中
통전부 면적
(cm2)		 전류량
(A)
비교예 1 1462 1022.5 9.78 0.5 511.3
비교예 2 1408 1117.1 8.95 0.5 558.6
실
시
예		 다이오드 동작 1450 1704.8 9.88 1 1704.8
MOSFET 동작 1012.0 1012.0
상기 표 1을 참고하면, 비교예 1에 따른 다이오드 소자의 전류량은 511.3 A로 측정되었고, 비교예 2에 따른 MOSFET 소자의 전류량은 558.6 A로 측정되었다. 본 실시예에 따른 반도체 소자는 다이오드로 동작하는 경우, 1704.8 A로 측정되었고, MOSFET으로 동작하는 경우, 1012.0 A로 측정되었다. 즉, 본 실시예에 따른 반도체 소자가 다이오드로 동작할 때, 비교예 1에 따른 다이오드 소자에 비해 전류량이 약 233.4% 증가함을 알 수 있고, 본 실시예에 따른 반도체 소자가 MOSFET으로 동작할 때, 비교예 2에 따른 MOSFET 소자에 비해 전류량이 약 81.2%로 증가됨을 알 수 있다.
이에 따라, 동일한 통전부 면적에서, 비교예 1 및 2에 따른 반도체 소자에 비해 본 실시예에 따른 반도체 소자가 다이오드 또는 MOSFET으로 동작할 때, 전류량이 증가함을 알 수 있다.
또한, 표 1을 참고하여, 100A가 흐르기 위한 통전부 면적을 살펴보면, 비교예 1에 따른 다이오드 소자는 9.78 mm2 가 필요하고, 비교예 2에 따른 MOSFET 소자는 8.95 mm2 가 필요한 것을 알 수 있다. 즉, 비교예에 따른 다이오드 소자 및 MOSFET 소자를 구동하기 위해서는 합산하여 18.73 mm2 의 면적이 필요하다. 반면, 본 실시예에 따른 반도체 소자는 다이오드 소자 및 MOSFET 소자를 구동하기 위하여, 9.88 mm2 의 면적이 필요함을 알 수 있다.
따라서, 전류량을 동일하게 설계 했을 때, 비교예 1 및 2에 따른 반도체 소자에 비해 본 실시예에 따른 반도체 소자의 통전부 면적이 감소함을 알 수 있다.
이하에서는, 도 1 및 도 7 내지 도 14를 참고하여, 일 실시예에 따른 반도체 소자의 제조 방법에 대하여 살펴본다.
도 7 내지 도 14는 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 7을 참고하면, 기판(100)을 준비하고, 기판(100)의 상면(제1면)에 n- 형층(200)을 형성한다. 기판(100)은 n+ 형 탄화 규소(SiC)를 포함할 수 있고, n- 형층(200)은 기판(100)의 제1면 위에 에피택셜 성장으로 형성할 수 있다.
도 8을 참고하면, n- 형층(200) 위에 p 형 영역(300)을 형성한다. p 형 영역(300)은 n- 형층(200)에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p 형 이온을 주입하여 형성할 수 있다. 또한, 이에 한정되지 않고, n- 형층(200) 위에 에피택셜 성장으로 형성할 수도 있다.
도 9를 참고하면, p 형 영역(300) 위에 p+ 형 영역(320) 및 n+ 형 영역(400)을 형성한다. p+ 형 영역(320)은 p 형 영역(300)에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p 형 이온을 주입하여 형성할 수 있다. n+ 형 영역(400)은 p 형 영역(300)에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n형 이온을 주입하여 형성할 수 있다. 여기서, p+ 형 영역(320)의 이온 도핑 농도는 p 형 영역(300)의 이온 도핑 농도보다 높다.
도 10을 참고하면, n+ 형 영역(400), p 형 영역(300) 및 n- 형층(200)을 식각하여 제1 트렌치(251) 및 제2 트렌치(252)를 형성한다. 이 때, 제1 트렌치(251)는 n+ 형 영역(400), p 형 영역(300)을 관통하고, n- 형층(200)에 형성된다. 제2 트렌치(252)는 p+ 형 영역(320) 및 p 형 영역(300)을 관통하고, n- 형층(200)에 형성된다.
도 11을 참고하면, 제1 트렌치(251)의 하부면 아래에 p 쉴드 영역(310)을 형성한다. p 쉴드 영역(310)은 절연 물질층 패턴을 마스크로 하여 제1 트렌치(251)의 코너 및 하부면의 일부에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p 형 이온을 주입하여 형성할 수 있다. p 쉴드 영역(310)의 이온 도핑 농도는 p+ 형 영역(320)의 이온 도핑 농도보다 높다.
도 12를 참고하면, 제1 트렌치(251)의 내부 및 n+ 형 영역(400) 위에 제1 절연막(500)을 형성하고, 제1 절연막(500) 위에 게이트(600)를 형성하며, 게이트(600)를 덮도록 제2 절연막(510)을 형성한다. 게이트(600)는 다결정 실리콘(poly-crystalline silicon) 또는 금속을 포함할 수 있다. 게이트(600)는 제1 트렌치(251)의 상부 면 일부까지 연장되고, n+ 형 영역(400)의 일부와 중첩한다.
도 13을 참고하면, 제2 트렌치(252) 내부에 n 형 영역(410)을 형성한다. n 형 영역(410)은 제2 트렌치(252) 및 n- 형층(200)에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n 형 이온을 주입하여 형성할 수 있다. 여기서, n 형 영역(410)의 이온 도핑 농도는 n- 형층(200)의 이온 도핑 농도보다 높다.
도 14를 참고하면, 제2 트렌치(252) 내의 n 형 영역(410) 위에 제1 소스 전극(800)을 형성하고, p+ 형 영역(320), n+ 형 영역(400), 제1 소스 전극(800) 및 제2 절연막(510) 위에 제2 소스 전극(850)을 형성한다. 제1 소스 전극(800)은 쇼트키 금속을 포함할 수 있으며, 제2 소스 전극(850)은 오믹 금속을 포함할 수 있다. 제1 소스 전극(800) 및 제2 소스 전극(850)은 서로 다른 금속으로 이루어져 있으나, 직접 접촉하므로, 동일한 전압이 인가되는 동일한 소스 전극으로 구동될 수 있다.
또한, 기판(100)의 하면(제2면)에 드레인 전극(900)을 형성한다. 드레인 전극(900)은 오믹 금속을 포함할 수 있다.
이하에서는, 다른 실시예에 따른 반도체 소자에 관하여 살펴본다.
도 15는 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이고, 도 16은 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다. 도 1의 일 실시예에 따른 반도체 소자와 동일한 내용을 생략하고, 차이점을 중심으로 살펴본다.
도 15를 참고하면, 다른 실시예에 따른 반도체 소자는 기판(100), n- 형층(200), p 형 영역(300), p+ 형 영역(320), n+ 형 영역(400), n 형 영역(410), 제1 절연막(500), 게이트(600), 제1 소스 전극(800), 제2 소스 전극(850) 및 드레인 전극(900)을 포함한다.
n- 형층(200)은 기판(100)의 상면(제1면)에 위치하며, 제2 트렌치(252)가 형성되어 있다.
p 형 영역(300)은 n- 형층(200) 내부에 위치하고, 제2 트렌치(252)의 측면에 인접하게 위치한다. p+ 형 영역(320)은 p 형 영역(300)의 내부에 위치하고, 제2 트렌치(252)의 측면에 인접하게 위치한다.
n+ 형 영역(400)은 p 형 영역(300) 내부에 위치한다. n+ 형 영역(400)은 p+ 형 영역(320)과 동일층에 위치하며, p+ 형 영역(320) 보다 p 형 영역(300) 내부에 더 깊게 위치한다.
제1 절연막(500)은 n- 형층(200), p 형 영역(300) 및 n+ 형 영역(400)의 일부 위에 위치한다. 제1 절연막(500)은 산화 실리콘(SiOx)을 포함할 수 있다.
게이트(600)는 제1 절연막(500) 위에 위치하며, n- 형층(200), p 형 영역(300) 및 n+ 형 영역(400)의 일부와 중첩된다.
제2 절연막(510)은 게이트(600)를 덮는다. 제2 절연막(510)은 게이트(600)의 상면 및 측면까지 연장되어, 제1 절연막(500)과 맞닿아 게이트(600)를 덮을 수 있다.
본 실시예에 따른 반도체 소자는 제2 소스 전극(850), n+ 형 영역(400), p+ 형 영역(320), p 형 영역(300), 게이트(600), n- 형층(200) 및 드레인 전극(900)을 포함하여 MOSFET으로 구동될 수 있다.
또한, 제1 소스 전극(800), 제2 소스 전극(850), 제1 소스 전극(800), n 형 영역(410), n- 형층(200) 및 드레인 전극(900)을 포함하여 다이오드로 구동될 수 있다.
이와 같이, 본 실시예에 따른 반도체 소자는 MOSFET 및 다이오드를 하나의 칩에 형성함에 따라, 모듈 내의 전체 칩 면적 및 모듈 사이즈를 감소시키고, 모듈 내부의 배선 개수를 감소시켜 스위칭 손실을 감소시킬 수 있다. 또한, 모듈 내부에서 발생하는 전력 소모를 감소시킬 수 있다.
도 16을 참고하면, 다른 실시예에 따른 반도체 소자는 기판(100), n- 형층(200), p 형 영역(300), p 쉴드 영역(310), p+ 형 영역(320), n+ 형 영역(400), n 형 영역(410), 제1 절연막(500), 게이트(600), 제1 소스 전극(800), 제2 소스 전극(850) 및 드레인 전극(900)을 포함한다.
제1 소스 전극(800)는 n 형 영역(410) 위에 위치하며, 제2 트렌치(252) 내의 일부 영역에만 위치한다. 제1 소스 전극(800)은 쇼트키 금속을 포함할 수 있다. 제1 소스 전극(800)은 n 형 영역(410)과 접촉하여 쇼트키 접합을 형성한다.
제2 트렌치(252)의 나머지 영역은 제2 소스 전극(850)이 채워진다. 제2 소스 전극(850)은 오믹 금속을 포함할 수 있다. 이에 따라, 제1 소스 전극(800) 및 제2 소스 전극(850)은 서로 다른 금속으로 이루어져 있으나, 제1 소스 전극(800)이 쇼트키 접합을 형성하면, 동일한 전압이 인가되는 동일한 소스 전극으로 구동될 수 있다.
즉, 본 실시예에 따른 반도체 소자는 하나의 칩에 MOSFET 및 다이오드를 포함하고, 개별적인 MOSFET 또는 다이오드 동작이 이루어짐으로써, 모듈 내의 전체 칩 면적 및 모듈 사이즈를 감소시키고, 모듈 내부의 배선 개수를 감소시켜 스위칭 손실을 감소시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 기판 200: n- 형층
300: p 형 영역 310: p 쉴드 영역
320: p+ 형 영역 400: n+ 형 영역
410: n 형 영역 500: 제1 절연막
510: 제2 절연막 600: 게이트
800: 제1 소스 전극 850: 제2 소스 전극
900: 드레인 전극

Claims (15)

  1. 기판;
    상기 기판의 제1면에 위치하는 n- 형층;
    상기 n- 형층에 형성된 제1 트렌치 및 제2 트렌치;
    상기 제1 트렌치 내에 위치하는 게이트;
    상기 제2 트렌치 내에 위치하는 n 형 영역 및 제1 소스 전극;
    상기 게이트 및 상기 제1 소스 전극 위에 위치하는 제2 소스 전극; 및
    상기 기판의 제2 면에 위치하는 드레인 전극을 포함하고,
    상기 제1 소스 전극은 상기 제2 트렌치에서 상기 n 형 영역과 접촉하여 쇼트키 접합을 형성하는 반도체 소자.
  2. 제1항에 있어서,
    상기 기판은 n+ 형 탄화 수소를 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 소스 전극은 쇼트키 금속을 포함하고,
    상기 제2 소스 전극은 오믹 금속을 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 n- 형층 위에 위치하는 p 형 영역;
    상기 p 형 영역 위에 위치하고, 상기 제1 트렌치의 측면에 인접하는 n+ 형 영역;
    상기 p 형 영역 위에 위치하고, 상기 제2 트렌치의 측면에 인접하는 p+ 형 영역; 및
    상기 제1 트렌치의 하부에 위치하는 p 쉴드 영역을 더 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제2 소스 전극은 상기 n+ 형 영역 및 상기 p+ 형과 접촉하여 오믹 접합을 형성하는 반도체 소자.
  6. 제5항에 있어서,
    상기 n- 형층, 상기 n+ 형 영역, 상기 p+ 형 영역, 상기 p 형 영역, 상기 게이트, 상기 p 쉴드 영역, 상기 제2 소스 전극 및 상기 드레인 전극는 MOSFET으로 구동되는 반도체 소자.
  7. 제4항에 있어서,
    상기 n- 형층, 상기 n 형 영역, 상기 제1 소스 전극, 상기 제2 소스 전극 및 드레인 전극은 다이오드로 구동되는 반도체 소자.
  8. 제7항에 있어서,
    상기 제2 소스 전극은 캐소드 전극이고,
    상기 드레인 전극은 애노드 전극인 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 트렌치 내에 위치하는 제1 절연막;
    상기 게이트 위에 위치하는 제2 절연막을 더 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 n 형 영역은 상기 n- 형 층보다 이온 도핑 농도가 높은 반도체 소자.
  11. 기판의 제1면에 n- 형층 및 p 형 영역을 차례로 형성하는 단계;
    상기 p 형 영역 위에 서로 인접하는 p+ 형 영역 및 n+ 형 영역을 형성하는 단계;
    상기 n+ 형 영역, 상기 p 형 영역 및 상기 n- 형층을 식각하여 제1 트렌치를 형성하고, 상기 p+ 형 영역, 상기 p 형 영역 및 상기 n- 형 영역을 식각하여 제2 트렌치를 형성하는 단계;
    상기 제1 트렌치의 하부면 아래에 p 쉴드 영역을 형성하는 단계;
    상기 제1 트렌치의 내부에 제1 절연막을 형성하고, 상기 제1 절연막 위에 게이트를 형성하며, 상기 게이트 위에 제2 절연막을 형성하는 단계;
    상기 제2 트렌치의 내부에 n 형 영역 및 제1 소스 전극을 형성하는 단계;
    상기 p+ 형 영역, 상기 n+ 형 영역, 상기 제1 소스 전극 및 제2 절연막 위에 제2 소스 전극을 형성하는 단계; 및
    상기 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고,
    상기 제1 소스 전극은 상기 제2 트렌치에서 상기 n 형 영역과 접촉하여 쇼트키 접합을 형성하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 기판은 n+ 형 탄화 수소를 포함하는 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 소스 전극은 쇼트키 금속을 포함하고,
    상기 제2 소스 전극은 오믹 금속을 포함하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 제2 소스 전극은 상기 n+ 형 영역 및 상기 p+ 형과 접촉하여 오믹 접합을 형성하는 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 제2 소스 전극은 캐소드 전극이고, 상기 드레인 전극은 애노드 전극인 반도체 소자의 제조 방법.
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