KR20200141775A - 전력 분배기 회로 장치 - Google Patents

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Abstract

본 발명에 따른 전력 분배기 회로 장치는 일단이 상기 입력단에 연결되는 입력 캐패시터와, 일단이 상기 입력 캐패시터의 타단에 연결되고 타단은 접지되는 션트 인덕터와, 일단이 상기 입력 캐패시터의 타단에 연결되고 타단이 출력단에 연결되는 복수의 병렬로 연결된 캐패시터를 포함하는 캐패시터부와, 상기 출력단에 연결되는 적어도 하나의 저항을 포함하는 출력 저항부를 포함한다.

Description

전력 분배기 회로 장치{Power distributor circuit device}
본 발명은 RF(Radio Frequency) 소자에 관한 것으로, 보다 상세하게는, 전력 분배기 회로 장치에 관한 것이다.
전력 분배기는 입력된 신호를 양쪽으로 분기시키는 역할을 하는 부품으로써, 대표적으로 윌킨슨 전력 분배기(Wilkinson power divider)가 있다. MMIC(Monolithic Microwave Integrated Circuit), IPD(Si, GaAs Integrated Passive Device)를 이용하여 전력 분배기를 구현하는 경우 디바이스의 소형화가 주요 이슈로 대두되고 있다. 대표적으로, 기존의 윌킨슨 전력 분배기(Two-way Wilkinson power divider)의 경우 두 개의
Figure pat00001
Z0 특성 임피던스의 λ/4 라인과 100 ohm 저항을 이용하는 구조로써, λ/4 라인을 구현하기 위해 비교적 넓은 면적이 요구된다. λ/4 라인 대신 λ/8과 션트 캐패시터를 이용하는 경우와 L, C PI 네트워크로 구성하는 구조가 있고, 이러한 경우 λ/4 라인 구조보다는 좀 더 작은 크기로 구현될 수 있다. 하지만, 이러한 구조는 복수의 션트 인덕터를 사용하기 때문에 션트 인덕터의 용량값에 따라 면적도 커지고, Q-factor가 비교적 낮은 션트 인덕터를 적용해야 할 경우 손실이 커지는 문제가 있다.
한국등록특허 제0882772호 2009년 02월 03일 등록 (명칭: ＲＦＩＤ 시스템 기반 저역통과필터를 구비한 전력분배기)
따라서 본 발명의 목적은 IPD(Integrated Passive Device), MMIC(monolithic microwave integrated circuit) 등 반도체 공정을 기반으로 한 소형화되고 가변 특성을 가지며, 제작이 용이한 전력 분배기를 제공하기 위한 것이다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 전력 분배기 회로 장치는 일단이 상기 입력단에 연결되는 입력 캐패시터와, 일단이 상기 입력 캐패시터의 타단에 연결되고 타단은 접지되는 션트 인덕터와, 일단이 상기 입력 캐패시터의 타단에 연결되고 타단이 출력단에 연결되는 복수의 병렬로 연결된 캐패시터를 포함하는 캐패시터부와, 상기 출력단에 연결되는 적어도 하나의 저항을 포함하는 저항부를 포함한다.
상기 출력단이 제1 출력단 및 제2 출력단을 포함할 때, 상기 캐패시터부는 일단이 상기 입력 캐패시터의 타단에 연결되고 타단이 상기 제1 출력단에 연결되는 제1 캐패시터와, 일단이 상기 입력 캐패시터의 타단에 연결되고 타단이 상기 제2 출력단에 연결되는 제2 캐패시터를 포함한다. 또한, 상기 저항부는 일단이 상기 제1 출력단에 연결되고 타단은 상기 제2 출력단에 연결되는 저항을 포함한다.
상기 출력단이 제1 출력단 및 제2 출력단을 포함할 때, 상기 캐패시터부는 일단이 상기 입력 캐패시터의 타단에 연결되는 제1 강유전체 캐패시터와, 일단이 상기 제1 강유전체 캐패시터의 타단에 연결되고 타단이 상기 제1 출력단에 연결되는 제2 강유전체 캐패시터와, 일단이 상기 입력 캐패시터의 타단에 연결되는 제3 강유전체 캐패시터와, 일단이 상기 제3 강유전체 캐패시터의 타단에 연결되고 타단이 상기 제2 출력단에 연결되는 제4 강유전체 캐패시터를 포함한다. 상기 저항부는 일단이 상기 제1 출력단에 연결되고 타단은 상기 제2 출력단에 연결되는 저항을 포함한다. 상기 전력 분배기 회로 장치는 상기 제2 강유전체 캐패시터의 일단과 상기 제4 강유전체 캐패시터의 일단에 바이어스 전압을 인가하는 바이어스 소스를 더 포함한다.
상기 출력단이 제1 출력단, 제2 출력단 및 제3 출력단을 포함할 때, 상기 캐패시터부는 일단이 상기 입력 캐패시터의 타단에 연결되고 타단이 상기 제1 출력단에 연결되는 제1 캐패시터와, 일단이 상기 입력 캐패시터의 타단에 연결되고 타단이 상기 제2 출력단에 연결되는 제2 캐패시터를 포함한다. 또한, 일단이 상기 입력 캐패시터의 타단에 연결되고 타단이 상기 제3 출력단에 연결되는 제3 캐패시터를 포함한다. 상기 저항부는 일단이 상기 제1 출력단에 연결되는 제1 저항과, 일단이 상기 제2 출력단에 연결되는 제2 저항과, 일단이 상기 제3 출력단에 연결되는 제3 저항을 포함하되, 상기 제1 저항, 제2 저항 및 제3 저항 모두의 타단은 상호 간에 연결된다.
상기 전력 분배기 회로 장치는 상기 저항부와 출력단 사이에 형성되며, 복수의 집중상수 소자(lumped element)를 포함하는 위상천이부를 더 포함한다. 상기 위상천이부는 일단이 상기 제2 저항의 일단에 연결되고 타단이 제2 출력단에 연결되는 제1 인덕터와, 일단이 상기 제2 저항의 일단에 연결되고 타단이 접지되는 제1 위상 캐패시터와, 일단이 상기 제2 출력단에 연결되고 타단이 접지되는 제2 위상 캐패시터를 포함하는 제1 위상천이기와, 일단이 상기 제3 저항의 일단에 연결되고 타단이 제3 출력단에 연결되는 제2 인덕터와, 일단이 상기 제3 저항의 일단에 연결되고 타단이 접지되는 제3 위상 캐패시터와, 일단이 상기 제3 출력단에 연결되고 타단이 접지되는 제4 위상 캐패시터를 포함하는 제2 위상천이기를 포함한다.
상기 전력 분배기 회로 장치가 반도체 공정으로 형성될 때, 상기 션트 인덕터는 인덕터 패턴 없이 본드 와이어로 형성될 수 있다.
상기 본드 와이어는 설계 목적에 따라 길이를 변경하여 형성할 수 있다.
본 발명에 따르면, 반도체 공정을 이용한 전력 분배기를 구현할 때 기존 전력 분배기에서의 크기 이슈를 해결할 수 있다. 일반적으로 MMIC에서는 복수의 션트 인덕터의 낮은 Q-factor로 인해 집중 상수 소자(lumped-element) 구조를 적용할 때, 심각한 특성 열하가 발생이 되지만, 본 발명은 하나의 션트 인덕터만 사용함으로써, 낮은 Q-factor에도 상대적으로 우수한 전력 분배기 특성을 확보할 수 있다. 이러한 본 발명의 전력 분배기는 출력 포트가 3개인 전력 분배기(Three-way Wilkinson power divider)의 경우 소자 개수를 캐패시터와 레지스터 각각 1개씩만 증가시켜서 구현이 가능함에 따라 반도체 공정 시, 더욱 효과적인 구조이다. 외부 전압 인가 시 유전율이 바뀌는 강유전체(ferroelectric material) 등을 적용하여 캐패시터를 구현할 경우 조절 가능한 전력 분배기를 구현할 수 있다. 게다가, 본 발명의 실시예에 따른 전력 분배기 및 위상 천이기를 결합하여 소형화된 도허티 전력 증폭기(Doherty power amplifier)용 부품을 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 전력 분배기 회로 장치를 설명하기 위한 블록도이다.
도 2 및 도 3은 본 발명의 제1 실시예에 따른 전력 분배기 회로 장치를 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 제2 실시예에 따른 전력 분배기 회로 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 제3 실시예에 따른 전력 분배기 회로 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 제4 실시예에 따른 전력 분배기 회로 장치를 설명하기 위한 도면이다.
본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 불과할 뿐, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음을 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
먼저, 본 발명의 실시예에 따른 전력 분배기 회로 장치의 개략적인 구성에 대해서 설명하기로 한다. 도 1은 본 발명의 실시예에 따른 전력 분배기 회로 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 전력 분배기 회로 장치는 입력 캐패시터(100: Ci), 션트 인덕터(200: L), 캐패시터부(300) 및 출력 저항부(400)를 포함한다.
입력 캐패시터(100: Ci)는 일단이 입력단(I)에 연결된다.
션트 인덕터(200: L)는 일단이 입력 캐패시터(100: Ci)의 타단에 연결되고 타단은 접지(GND)된다.
캐패시터부(300)는 상호 간에 병렬로 연결된 복수의 캐패시터를 포함한다. 캐패시터부(300)는 일단이 입력 캐패시터(100: Ci)의 타단에 연결되고 타단이 출력단(O)에 연결된다.
출력 저항부(400)는 출력단(O)에 연결되는 적어도 하나의 저항을 포함한다.
다음으로, 본 발명의 실시예에 따른 전력 분배기 회로 장치의 구체적인 예에 대해서 설명하기로 한다.
먼저, 본 발명의 제1 실시예에 따른 전력 분배기 회로 장치에 대해서 설명하기로 한다. 도 2 및 도 3은 본 발명의 제1 실시예에 따른 전력 분배기 회로 장치를 설명하기 위한 도면이다.
먼저, 도 2를 참조하면, 본 발명의 제1 실시예에 따른 전력 분배기 회로 장치는 1개의 입력단(I: port 1)과 2개의 출력단(O1, O2: Port 2, Port 3)을 포함한다.
입력 캐패시터(100: Ci)는 일단이 입력단(I)에 연결된다.
션트 인덕터(200: L)는 일단이 입력 캐패시터(100: Ci)의 타단에 연결되고 타단은 접지(GND)된다.
상기 캐패시터부(300)는 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함한다. 제1 캐패시터(C1)는 일단이 입력 캐패시터(100: Ci)의 타단에 연결되고 타단이 제1 출력단(O1)에 연결된다. 제2 캐패시터(C2)는 일단이 입력 캐패시터(100: Ci)의 타단에 연결되고 타단이 제2 출력단(O2)에 연결된다.
저항부(400)는 1개의 저항(R)을 포함한다. 저항(R)은 일단이 제1 출력단(O1)에 연결되고 타단은 제2 출력단(O2)에 연결된다.
도 2에 도시된 바와 같이, 제1 실시예에 따른 전력 분배기 회로 장치는 2개의 C-L-C T 네트워크를 이용하여 각각의 C-L-C에서 두 개의 션트 인덕터(shunt L)가 하나의 션트 인덕터(200: L)로 병합되어 용량값은 1/2이 된다.
도 3의 (A)에 일반적인 PI 네트워크를 사용하는 전력 분배기(Wilkinson power divider)이고, 도 3의 (B)에 본 발명의 제1 실시예에 따른 T 네트워크를 사용하는 전력 분배기가 도시되었다. 예를 들어, 도 3의 (A)와 같이 2개의 션트 인덕터(Ls)가 요구되는 PI 네트워크가 적용된 전력 분배기와 비교했을 때, 도 3의 (B)와 같이 1개의 션트 인턱터를 사용하여 4.9 GHz에 동작하는 전력 분배기는 40% 이상의 사이즈 감소 효과를 가진다.
다음으로, 본 발명의 제2 실시예에 따른 전력 분배기 회로 장치에 대해서 설명하기로 한다. 도 4 및 도 5는 본 발명의 제2 실시예에 따른 전력 분배기 회로 장치를 설명하기 위한 도면이다.
먼저, 도 4를 참조하면, 본 발명의 제2 실시예에 따른 전력 분배기 회로 장치는 1개의 입력단(I: port 1)과 3개의 출력단(O1, O2, O3: Port 2, Port 3, Port4)을 포함한다.
입력 캐패시터(100: Ci)는 그 일단이 입력단(I)에 연결된다.
션트 인덕터(200: L)는 그 일단이 입력 캐패시터(100: Ci)의 타단에 연결되고 션트 인덕터(200: L)의 타단은 접지(GND)된다.
상기 캐패시터부(300)는 제1 캐패시터(C1), 제2 캐패시터(C2) 및 제3 캐패시터(C3)를 포함한다. 제1 캐패시터(C1)는 일단이 입력 캐패시터(100: Ci)의 타단에 연결되고 타단이 제1 출력단(O1)에 연결된다. 제2 캐패시터(C2)는 일단이 입력 캐패시터(100: Ci)의 타단에 연결되고 타단이 제2 출력단(O2)에 연결된다. 제3 캐패시터(C3)는 일단이 입력 캐패시터(100: Ci)의 타단에 연결되고 타단이 제3 출력단(O3)에 연결된다.
저항부(400)는 3개의 저항, 즉, 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)을 포함한다. 제1 저항(R1)의 일단은 제1 출력단(O1)에 연결되고, 제2 저항(R2)의 일단은 제2 출력단(O2)에 연결되고, 제3 저항(R3)의 일단은 제3 출력단(O1)에 연결된다. 그리고 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3) 모두의 타단은 상호 간에 연결된다.
도 4에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 전력 분배기 회로 장치는 3개의 C-L-C T 네트워크를 이용하여 3개의 C-L-C의 3개의 션트 인덕터(shunt L)가 1개의 션트 인덕터(200: L)로 병합되어 용량값은 1/3이 된다.
도 5에 본 발명의 제2 실시예에 따른 전력 분배기의 레이아웃이 도시되었다. 일반적으로 넓은 면적을 차지하고 있는 복수의 션트 인덕터가 없음을 확인 할 수 있다. 특히, 션트 인덕터(200: L)의 용량값이 점차 줄어듦에 따라 본드 와이어 패드만 패턴으로 형성하여 본드 와이어(bond wire: W)를 통해 션트 인덕터(200: L)를 구현 할 수 있어 크기 및 용량값의 일부 조정이 쉽게 이뤄질 수 있는 이점이 있다.
다음으로, 본 발명의 제3 실시예에 따른 전력 분배기 회로 장치에 대해서 설명하기로 한다. 도 6은 본 발명의 제3 실시예에 따른 전력 분배기 회로 장치를 설명하기 위한 도면이다.
도 6을 참조하면, 본 발명의 제3 실시예에 따른 전력 분배기 회로 장치는 1개의 입력단(I: port 1)과 2개의 출력단(O1, O2: Port 2, Port 3)을 포함한다.
입력 캐패시터(100: Ci)는 일단이 입력단(I)에 연결된다.
1개의 션트 인덕터(200: L)는 일단이 입력 캐패시터(100: Ci)의 타단에 연결되고 타단은 접지(GND)된다.
캐패시터부(300)는 제1 강유전체 캐패시터(Cf1), 제2 강유전체 캐패시터(Cf2), 제3 강유전체 캐패시터(Cf3) 및 제4 강유전체 캐패시터(Cf4)를 포함한다. 제1 강유전체 캐패시터(Cf1) 및 제2 강유전체 캐패시터(Cf2)은 직렬로 연결된다. 즉, 제1 강유전체 캐패시터(Cf1)의 일단은 입력 캐패시터(100: Ci)의 타단에 연결된다. 제2 강유전체 캐패시터(Cf2)의 일단은 제1 강유전체 캐패시터(Cf1)의 타단에 연결되고 제2 강유전체 캐패시터(Cf2)의 타단은 제1 출력단(O1)에 연결된다.
또한, 제3 강유전체 캐패시터(Cf3) 및 제4 강유전체 캐패시터(Cf4)가 직렬로 연결된다. 즉, 제3 강유전체 캐패시터(Cf3)의 일단은 입력 캐패시터(100: Ci)의 타단에 연결된다. 제4 강유전체 캐패시터(Cf4)의 일단은 제3 강유전체 캐패시터(Cf3)의 타단에 연결되고 제4 강유전체 캐패시터(Cf4)의 타단은 제2 출력단(O2)에 연결된다.
저항부(400)는 1개의 저항(R)을 포함한다. 저항(R)은 일단이 제1 출력단(O1)에 연결되고 타단은 제2 출력단(O2)에 연결된다.
한편, 본 발명의 제3 실시예에 따른 전력 분배기 회로 장치는 바이어스 소스(S)를 더 포함한다. 바이어스 소스(S)는 제2 강유전체 캐패시터(Cf2)의 일단과 제4 강유전체 캐패시터(Cf4)의 일단에 DC 바이어스 전압을 인가할 수 있다.
이와 같이, 본 발명의 제3 실시예에 따른 전력 분배기 회로 장치는 외부 DC 바이어스 변화에 따라 유전율이 변화하는 강유전체(ferroelectric material), 즉, 복수의 강유전체 캐패시터(Cf1, Cf2, Cf3, Cf4)를 사용함으로써, 고정된 전력 분배기가 아닌 조정할 수 있는 전력 분배기 구현이 가능하다. 이를 통해 바이어스 변화가 요구되는 다양한 회로들에서 바이어스 별로 최적의 파워 분배기를 제공할 수 있도록 매칭 회로를 변화 시킬 수 있다.
다음으로, 본 발명의 제4 실시예에 따른 전력 분배기 회로 장치에 대해서 설명하기로 한다. 도 7은 본 발명의 제4 실시예에 따른 전력 분배기 회로 장치를 설명하기 위한 도면이다.
먼저, 도 7을 참조하면, 본 발명의 제4 실시예에 따른 전력 분배기 회로 장치는 입력 캐패시터(100: Ci), 션트 인덕터(200: L), 캐패시터부(300), 저항부(400) 및 위상천이부(500)를 포함한다. 캐패시터부(300)는 제1 캐패시터(C1), 제2 캐패시터(C2) 및 제3 캐패시터(C3)를 포함한다. 저항부(400)는 3개의 저항, 즉, 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)을 포함한다. 위상천이부(500)는 제1 위상천이기(510) 및 제2 위상천이기(520)를 포함한다.
본 발명의 제4 실시예에 따른 전력 분배기 회로 장치는 1개의 입력단(I: port 1)과 3개의 출력단(O1, O2, O3: Port 2, Port 3, Port4)을 포함한다.
입력 캐패시터(100: Ci)의 일단은 입력단(I)에 연결된다.
션트 인덕터(200: L)의 일단은 입력 캐패시터(100: Ci)의 타단에 연결되고 션트 인덕터(200: L)의 타단은 접지(GND)된다.
캐패시터부(300)는 제1 캐패시터(C1), 제2 캐패시터(C2) 및 제3 캐패시터(C3)를 포함한다. 제1 캐패시터(C1)는 일단이 입력 캐패시터(100: Ci)의 타단에 연결되고 타단이 제1 출력단(O1)에 연결된다. 제2 캐패시터(C2)는 일단이 입력 캐패시터(100: Ci)의 타단에 연결되고 타단이 제1 위상천이기(510)에 연결된다. 제3 캐패시터(C3)는 일단이 입력 캐패시터(100: Ci)의 타단에 연결되고 타단이 제2 위상천이기(520)에 연결된다.
제1 저항(R1)의 일단은 제1 출력단(O1)에 연결되고, 제2 저항(R2)의 일단은 제1 위상천이기(510)에 연결되고, 제3 저항(R3)의 일단은 제2 위상천이기(520)에 연결된다. 그리고 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3) 모두의 타단은 상호 간에 연결된다.
제1 위상천이기(510)는 제1 인덕터(L1), 제1 위상 캐패시터(Cp1) 및 제2 위상 캐패시터(Cp2)를 포함한다. 제1 인덕터(L1)의 일단은 제2 저항(R2)의 일단에 연결되고 제1 인덕터(L1)의 타단은 제2 출력단(O2)에 연결된다. 제1 위상 캐패시터(Cp1)의 일단은 제1 인덕터(L1)의 일단 및 제2 저항(R2)의 일단에 연결되고 제1 위상 캐패시터(Cp1)의 타단은 접지(GND)된다. 제2 위상 캐패시터(Cp2)의 일단은 제1 인덕터(L1)의 타단 및 제2 출력단(O2)에 연결되고 제2 위상 캐패시터(Cp2)의 타단은 접지(GND)된다.
제2 위상천이기(520)는 제2 인덕터(L2), 제3 위상 캐패시터(Cp3) 및 제4 위상 캐패시터(Cp4)를 포함한다. 제2 인덕터(L2)의 일단은 제3 저항(R3)의 일단에 연결되고 제2 인덕터(L2)의 타단은 제3 출력단(O3)에 연결된다. 제3 위상 캐패시터(Cp3)의 일단은 제2 인덕터(L2)의 일단 및 제3 저항(R3)의 일단에 연결되고 제3 위상 캐패시터(Cp3)의 타단은 접지(GND)된다. 제4 위상 캐패시터(Cp4)의 일단은 제2 인덕터(L2)의 타단 및 제3 출력단(O3)에 연결되고 제4 위상 캐패시터(Cp4)의 타단은 접지(GND)된다. 전력 분배기가 적용되는 응용 회로 중 도허티 전력 증폭기(Doherty power amplifier)가 있다.
도허티 전력 증폭기는 캐리어(Carrier) 증폭기(PA)와 피킹(Peaking) 증폭기(PA)로 신호를 각각 분리해 주기 위해 필요한 소자로 활용되고 있다. 이때, 피킹(Peaking) 증폭기(PA) 경로로 λ/4 라인이 요구된다. 여기에 사용되는 λ/4 라인을 집중 상수 회로(lumped-element circuit)로 구현하게 되면 초소형의 도허티 전력 증폭기용 전력 분배기를 구현할 수 있다. 따라서 본 발명의 제4 실시예에 따른 전력 분배기 회로 장치는 도허티 전력 증폭기용 전력 분배기와 위상 천이기가 될 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따르면, IPD(Integrated Passive Device), MMIC(monolithic microwave integrated circuit) 등 반도체 공정으로 구현되는 전력 분배기(Wilkinson power divider)에 C-L-C T 구조의 T 네트워크를 적용한다. 이때, 복수의 션트 인덕터를 사용하지 않고, 하나의 션트 인덕터만 사용하여 그 용량값이 낮아짐에 따라 반도체 공정 시, 도 5에 도시된 바와 같이, 인덕터 패턴 본드 와이어(bond wire: W)로 션트 인덕터를 대체할 수 있다. 또한, 본 발명은 도 6에 도시된 바와 같이, 강유전체를 적용하여 외부 DC 바이어스로 제어하여 조절 가능한 전력 분배기(tunable power divider)를 구현할 수 있다. 또한, 강유전체 캐패시터와 션트 인덕터를 대체하는 본드 와이어의 길이 변화를 통해 조절 가능한 전력 분배기(tunable power divider)의 변화 폭을 확대 시킬 수 있다. 즉, 본 발명의 실시예에 따른 션트 인덕터를 대체하는 본드 와이어는 반도체로 형성될 때, 그 길이를 변경하여 형성할 수 있다. 게다가, 본드 와이어의 변화만을 통해서도 재제작을 하지 않고 전력 분배기의 미세 특성을 향상 시킬 수 있다. 그리고 도 7에 도시된 바와 같이, 전력 분배기 뒷단에 T 또는 PI 네트워크의 위상천이기(510, 520)를 위치시켜 소형화된 전력 분배기(Quadrature power divider)를 구현할 수 있다.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 이와 같이, 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 균등론에 따라 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
100: 입력 캐패시터
200: 션트 인덕터
300: 캐패시터부
400: 저항부
500: 위상천이부

Claims (9)

  1. 전력 분배기 회로 장치에 있어서,
    일단이 상기 입력단에 연결되는 입력 캐패시터;
    일단이 상기 입력 캐패시터의 타단에 연결되고 타단은 접지되는 션트 인덕터;
    일단이 상기 입력 캐패시터의 타단에 연결되고 타단이 출력단에 연결되는 복수의 병렬로 연결된 캐패시터를 포함하는 캐패시터부; 및
    상기 출력단에 연결되는 적어도 하나의 저항을 포함하는 출력 저항부;
    를 포함하는 전력 분배기 회로 장치.
  2. 제1항에 있어서,
    상기 출력단이 제1 출력단 및 제2 출력단을 포함할 때,
    상기 캐패시터부는
    일단이 상기 입력 캐패시터의 타단에 연결되고 타단이 상기 제1 출력단에 연결되는 제1 캐패시터; 및
    일단이 상기 입력 캐패시터의 타단에 연결되고 타단이 상기 제2 출력단에 연결되는 제2 캐패시터;를 포함하며,
    상기 저항부는
    일단이 상기 제1 출력단에 연결되고 타단은 상기 제2 출력단에 연결되는 저항;
    을 포함하는 것을 특징으로 하는 전력 분배기 회로 장치.
  3. 제1항에 있어서,
    상기 출력단이 제1 출력단 및 제2 출력단을 포함할 때,
    상기 캐패시터부는
    일단이 상기 입력 캐패시터의 타단에 연결되는 제1 강유전체 캐패시터;
    일단이 상기 제1 강유전체 캐패시터의 타단에 연결되고 타단이 상기 제1 출력단에 연결되는 제2 강유전체 캐패시터;
    일단이 상기 입력 캐패시터의 타단에 연결되는 제3 강유전체 캐패시터; 및
    일단이 상기 제3 강유전체 캐패시터의 타단에 연결되고 타단이 상기 제2 출력단에 연결되는 제4 강유전체 캐패시터;를 포함하며,
    상기 저항부는
    일단이 상기 제1 출력단에 연결되고 타단은 상기 제2 출력단에 연결되는 저항;을 포함하는 것을 특징으로 하는 전력 분배기 회로 장치.
  4. 제3항에 있어서,
    상기 제2 강유전체 캐패시터의 일단과 상기 제4 강유전체 캐패시터의 일단에 바이어스 전압을 인가하는 바이어스 소스;
    를 더 포함하는 것을 특징으로 하는 전력 분배기 회로 장치.
  5. 제1항에 있어서,
    상기 출력단이 제1 출력단, 제2 출력단 및 제3 출력단을 포함할 때,
    상기 캐패시터부는
    일단이 상기 입력 캐패시터의 타단에 연결되고 타단이 상기 제1 출력단에 연결되는 제1 캐패시터; 및
    일단이 상기 입력 캐패시터의 타단에 연결되고 타단이 상기 제2 출력단에 연결되는 제2 캐패시터;를 포함하며,
    일단이 상기 입력 캐패시터의 타단에 연결되고 타단이 상기 제3 출력단에 연결되는 제3 캐패시터;를 포함하며,
    상기 저항부는
    일단이 상기 제1 출력단에 연결되는 제1 저항;
    일단이 상기 제2 출력단에 연결되는 제2 저항; 및
    일단이 상기 제3 출력단에 연결되는 제3 저항;을 포함하되,
    상기 제1 저항, 제2 저항 및 제3 저항 모두의 타단은 상호 간에 연결되는 것을 특징으로 하는 전력 분배기 회로 장치.
  6. 제5항에 있어서,
    상기 저항부와 출력단 사이에 형성되는 위상천이부;
    를 더 포함하는 것을 특징으로 하는 전력 분배기 회로 장치.
  7. 제6항에 있어서,
    상기 위상천이부는
    일단이 상기 제2 저항의 일단에 연결되고 타단이 제2 출력단에 연결되는 제1 인덕터와, 일단이 상기 제2 저항의 일단에 연결되고 타단이 접지되는 제1 위상 캐패시터와, 일단이 상기 제2 출력단에 연결되고 타단이 접지되는 제2 위상 캐패시터를 포함하는 제1 위상천이기; 및
    일단이 상기 제3 저항의 일단에 연결되고 타단이 제3 출력단에 연결되는 제2 인덕터와, 일단이 상기 제3 저항의 일단에 연결되고 타단이 접지되는 제3 위상 캐패시터와, 일단이 상기 제3 출력단에 연결되고 타단이 접지되는 제4 위상 캐패시터를 포함하는 제2 위상천이기;
    를 포함하는 것을 특징으로 하는 전력 분배기 회로 장치.
  8. 제1항에 있어서,
    상기 전력 분배기 회로 장치가 반도체 공정으로 형성될 때,
    상기 션트 인덕터는
    인덕터 패턴 없이 본드 와이어로 형성되는 것을 특징으로 하는 전력 분배기 회로 장치.
  9. 제8항에 있어서,
    상기 본드 와이어는
    설계 목적에 따라 길이를 변경하여 형성하는 것을 특징으로 하는 전력 분배기 회로 장치.
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