KR20200133001A - 비전도성 반도체 재료와 전도성 반도체 재료를 포함하는 집적 조립체, 및 집적 조립체의 형성 방법 - Google Patents

비전도성 반도체 재료와 전도성 반도체 재료를 포함하는 집적 조립체, 및 집적 조립체의 형성 방법 Download PDF

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Abstract

일부 실시형태는 개재 영역에 의해 서로 측 방향으로 이격된 디지트 라인 접촉 영역들을 가지는 집적 조립체를 포함한다. 비전도성 반도체 재료는 개재 영역 위에 있다. 개구는 비전도성 반도체 재료를 통해 디지트 라인 접촉 영역까지 연장된다. 전도성 반도체 재료 상호 연결부는 개구 내에 있으며, 디지트 라인 접촉 영역과 결합된다. 전도성 반도체 재료 상호 연결부의 상부 표면은 비전도성 반도체 재료의 하부 표면 아래에 있다. 금속 함유 디지트 라인은 비전도성 반도체 재료 위에 있다. 전도성 영역은 전도성 반도체 재료 상호 연결부와 결합하기 위해 금속 함유 디지트 라인으로부터 아래쪽으로 연장된다. 일부 실시형태는 집적 조립체를 형성하는 방법을 포함한다.

Description

비전도성 반도체 재료와 전도성 반도체 재료를 포함하는 집적 조립체, 및 집적 조립체의 형성 방법
본 발명은 비전도성 반도체 재료와 전도성 반도체 재료를 포함하는 집적 조립체(integrated assembly) 및 집적 조립체의 형성 방법에 관한 것이다.
메모리는 집적 회로의 하나의 유형이며, 컴퓨터 시스템에서 데이터를 저장하는데 사용된다. 예시적인 메모리는 DRAM(동적 랜덤 액세스 메모리)이다. DRAM 셀은 커패시터와 결합된 트랜지스터를 각각 포함할 수 있다. DRAM 셀은 어레이로 배열될 수 있으며; 워드 라인들은 어레이의 행을 따라서 연장되고, 디지트 라인들은 어레이의 열을 따라서 연장된다. 워드 라인은 메모리 셀의 트랜지스터와 결합될 수 있다. 각각의 메모리 셀은 워드 라인 중 하나와 디지트 라인 중 하나의 조합을 통해 고유하게 어드레스될 수 있다.
고집적 DRAM을 제작하기 위한 새로운 방법을 개발하고 이러한 방법으로 제작된 새로운 아키텍처를 개발하는 것이 바람직하다.
도 1 내지 도 4는 예시적인 집적 조립체를 형성하는 예시적인 방법의 예시적인 초기 공정 단계에서 예시적인 구조의 영역의 개략도이다. 도 1 및 도 3은 개략적인 평단면도이며; 도 2 및 도 4는 개략적인 측단면도이다. 도 1의 도면은 개략적인 평면도이다. 도 2의 도면은 도 1, 도 3 및 도 4의 선 2-2를 따른다. 도 3의 도면은 도 2 및 도 4의 선 3-3을 따른다. 도 4의 도면은 도 1, 도 2 및 도 3의 선 4-4를 따른다.
도 5 내지 도 7은 도 1 내지 도 4의 예시적인 공정 단계에 이어지는 예시적인 공정 단계에서의 도 1 내지 도 4의 예시적인 구조의 영역의 개략도이다. 도 5는 개략적인 평면도이며; 도 6은 도 5 및 도 7의 선 6-6을 따르는 개략적인 측단면도이며; 도 7은 도 5 및 도 6의 선 7-7을 따르는 개략적인 측단면도이다.
도 8 내지 도 10은 도 5 내지 도 7의 예시적인 공정 단계에 이어지는 예시적인 공정 단계에서의 도 1 내지 도 4의 예시적인 구조의 영역의 개략도이다. 도 8은 개략적인 평면도이며; 도 9는 도 8 및 도 10의 선 9-9를 따르는 개략적인 측단면도이며; 도 10은 도 8 및 도 9의 선 10-10을 따르는 개략적인 측단면도이다.
도 11 내지 도 13은 도 8 내지 도 10의 예시적인 공정 단계에 이어지는 예시적인 공정 단계에서의 도 1 내지 도 4의 예시적인 구조의 영역의 개략도이다. 도 11은 개략적인 평면도이며; 도 12는 도 11 및 도 13의 선 12-12를 따르는 개략적인 측단면도이며; 도 13은 도 11 및 도 12의 선 13-13을 따르는 개략적인 측단면도이다.
도 14 내지 도 16은 도 11 내지 도 13의 예시적인 공정 단계에 이어지는 예시적인 공정 단계에서의 도 1 내지 도 4의 예시적인 구조의 영역의 개략도이다. 도 14는 개략적인 평면도이며; 도 15는 도 14 및 도 16의 선 15-15를 따르는 개략적인 측단면도이며; 도 16은 도 14 및 도 15의 선 16-16을 따르는 개략적인 측단면도이다.
도 17 내지 도 19는 도 14 내지 도 16의 예시적인 공정 단계에 이어지는 예시적인 공정 단계에서의 도 1 내지 도 4의 예시적인 구조의 영역의 개략도이다. 도 17은 개략적인 평면도이며; 도 18은 도 17 및 도 19의 선 18-18을 따르는 개략적인 측단면도이며; 도 19는 도 17 및 도 18의 선 19-19를 따르는 개략적인 측단면도이다.
도 20 내지 도 22는 도 17 내지 도 19의 예시적인 공정 단계에 이어지는 예시적인 공정 단계에서의 도 1 내지 도 4의 예시적인 구조의 영역의 개략도이다. 도 20은 개략적인 평면도이며; 도 21은 도 20 및 도 22의 선 21-21을 따르는 개략적인 측단면도이며; 도 22는 도 20 및 도 21의 선 22-22를 따르는 개략적인 측단면도이다.
도 23은 도 21의 공정 단계에 이어질 수 있는 예시적인 공정 단계에서 도 21과 동일한 단면을 따르는 개략적인 측단면도이다.
도 24는 예시적인 메모리 어레이의 영역의 개략도이다.
도 25는 도 2의 공정 단계에 대해 대안적으로 이용될 수 있는 예시적인 공정 단계에서의 도 2와 동일한 단면을 따르는 개략적인 측단면도이다.
도 26 내지 도 30은 도 25의 공정 단계에 이어질 수 있는 예시적인 공정 단계에서 도 25의 구조의 개략적인 단면도이다.
일부 실시형태는 디지트 라인 접촉 영역에 대한 연결부를 형성하는 방법을 포함한다. 비전도성 반도체 재료는 디지트 라인 접촉 영역을 포함하는 구조를 가로질러 형성될 수 있고, 개구들은 비전도성 반도체 재료를 통해 디지트 라인 접촉 영역까지 연장되도록 형성될 수 있다. 전도성 반도체 재료는 개구 내에 형성될 수 있고, 전도성 반도체 재료의 상부 레벨이 비전도성 반도체 재료의 하부 레벨 아래에 있도록 오목화될(recessed) 수 있다. 따라서, 도펀트는 전도성 반도체 재료로부터 비전도성 반도체 재료로 이동하지 않을 것이다. 이어서, 디지트 라인은 비전도성 반도체 재료를 가로질러 연장되도록 형성될 수 있고, 전도성 반도체 재료와 결합될 수 있다. 일부 실시형태는 디지트 라인 접촉 영역과 결합된 전도성 반도체 재료의 상호 연결부를 가지는 집적 조립체를 포함한다. 상호 연결부는 비전도성 반도체 재료의 확장부의 하부 표면 아래에 상부 표면을 가진다. 디지트 라인은 확장부를 가로질러 연장되며 상호 연결부와 결합된다. 예시적인 실시형태는 도 1 내지 도 30을 참조하여 아래에 설명된다.
도 1 내지 도 4를 참조하면, 예시적인 구조(10)의 일부가 도시되어 있다. 이러한 구조는 임의의 적절한 방법으로 형성될 수 있다. 구조(10)는 본 명세서에서 설명된 실시형태 중 일부를 위해 사용되는 초기 구조일 수 있다. 구조(10)는 본 명세서에 설명된 실시형태 중 일부를 위해 이용될 수 있는 초기 구조의 예이고, 다른 구조가 구조(10)에 대해 대안적으로 이용될 수 있다는 것을 이해해야 한다.
구조(10)는 반도체 베이스(14)로부터 위쪽으로 연장되는 복수의 활성 영역(12)을 포함한다. 활성 영역(12) 중 일부는 (12a) 내지 (12f)로 표기되어, 서로에 대해 그리고 다른 활성 영역에 대해 구별될 수 있다. 모든 활성 영역(12)은 실질적으로 서로 동일할 수 있으며; "실질적으로 동일한"이라는 용어는 제조 및 측정에 대한 합리적인 허용 오차 내에서 동일한 것을 의미한다. 활성 영역(12)은 다른 재료 아래에 있다는 것을 나타내기 위해 도 1에서 점선(국부 투시도(phantom view))으로 도시되어 있다.
활성 영역(12) 및 반도체 베이스(14)는 반도체 재료(16)를 포함한다. 이러한 반도체 재료는 임의의 적절한 조성물(들)을 포함할 수 있고; 일부 실시형태에서, 실리콘, 게르마늄, Ⅲ/V족 반도체 재료(예를 들어, 갈륨 인화물), 반도체 산화물 등 중 하나 이상을 포함하거나, 본질적으로 이것으로 이루어지거나, 또는 이것으로 이루어질 수 있고; Ⅲ/V족 반도체 재료라는 용어는 주기율표의 Ⅲ족 및 V족으로부터 선택된 원소를 포함하는 반도체 재료를 지칭한다(Ⅲ족 및 V족은 구 명명법이며, 현재 13족 및 15족으로 지칭된다). 일부 실시형태에서, 반도체 재료(16)는 적절하게 도핑된 실리콘을 포함하거나, 본질적으로 적절하게 이것으로 이루어지거나, 또는 이것으로 이루어질 수 있다. 실리콘은 임의의 적절한 형태일 수 있으며; 일부 실시형태에서 단결정 실리콘일 수 있다. 일부 실시형태에서, 활성 영역의 반도체 재료(16)는 활성 영역 재료로서 지칭될 수 있다. 이러한 활성 영역 재료(16)는 도 2 및 도 4에 도시된 바와 같이 베이스(14)로부터 위쪽으로 연장되는 필라(pillar)로서 구성된다.
베이스(14)는 반도체 기판으로서 지칭될 수 있다. "반도체 기판"이라는 용어는 반도체 웨이퍼와 같은 벌크 반도체 재료(단독으로 또는 다른 재료를 포함하는 조립체로) 및 반도체 재료 층(단독으로 또는 다른 재료를 포함하는 조립체로)을 포함하지만 이에 제한되지 않는 반도체 재료를 포함하는 임의의 구성을 의미한다. "기판"이라는 용어는 전술한 반도체 기판을 포함하지만 이에 제한되지 않는 임의의 지지 구조물을 지칭한다.
활성 영역(12)은 절연 재료(18 및 28)를 포함하는 개재 영역들에 의해 서로 이격된다. 절연 재료(18)는 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있으며; 일부 실시형태에서, 실리콘 이산화물을 포함하거나, 본질적으로 이것으로 이루어지거나, 또는 이것으로 이루어질 수 있다. 절연 재료(28)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서 실리콘 이산화물 및/또는 실리콘 질화물을 포함하거나, 본질적으로 이것으로 이루어지거나, 또는 이것으로 이루어질 수 있다. 절연체(28)는 절연 재료(18)와 동일한 조성물일 수 있거나, 또는 절연 재료(18)에 대해 상이한 조성물일 수 있다.
워드 라인(즉, 액세스 라인)(20)은 궁극적으로 메모리 어레이의 행 방향(row direction)에 대응할 수 있는 제1 방향을 따라서 연장된다. 워드 라인(20)은 다른 재료 아래에 있다는 것을 나타내기 위해 도 1에 표시된 점선(국부 투시도)으로 도시되어 있다. 디지트 라인(즉, 감지 라인, 비트 라인)(22)은 본 명세서에서 설명된 공정으로 형성될 것이며(예시적인 디지트 라인(22)이 도 20 내지 도 22에 도시됨), 이러한 디지트 라인은 궁극적으로 메모리 어레이의 열 방향(column direction)에 대응할 수 있는 제2 방향을 따라서 연장될 것이다.
워드 라인(20)은 전도성 재료(24)를 포함한다. 전도성 재료(24)는 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 규화물, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등)와 같은 임의의 적절한 전기 전도성 조성물(들) 중 하나 이상을 포함할 수 있다.
절연 재료(28)는 워드 라인(20) 위에 있다.
게이트 유전체 재료(30)는 워드 라인(20)의 하부 영역 주위로 연장되고, 워드 라인과 활성 영역(12) 사이에 있다. 게이트 유전체 재료(30)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서, 실리콘 이산화물을 포함하거나, 본질적으로 이것으로 이루어지거나, 또는 이것으로 이루어질 수 있다.
워드 라인(20)은 활성 영역(12)을 따르는 트랜지스터 게이트를 포함한다. 각각의 활성 영역은 디지트 라인 접촉 영역(32) 및 전하 저장 디바이스 접촉 영역(34)을 포함하는 것으로 간주될 수 있다. 트랜지스터 게이트는 전하 저장 디바이스 접촉 영역과 디지트 라인 접촉 영역을 전기적으로 결합한다. 디지트 라인 접촉 영역(32) 및 전하 저장 디바이스 접촉 영역(34)은 디지트 라인 접촉 영역(32) 및 전하 저장 디바이스 접촉 영역(34)에 대한 워드 라인(20)의 상대 위치를 독자가 이해하는 것을 돕도록 도 3에 도시되어 있다. 그러나, 디지트 라인 접촉 영역(32) 및 전하 저장 디바이스 접촉 영역(34)은 도 2 및 도 4에 도시된 바와 같이 도 3의 섹션보다 활성 영역에서 실제로 더 높다는 것이 이해되어야 한다.
디지트 라인 접촉 영역(32)은 궁극적으로 디지트 라인과 결합되고, 전하 저장 디바이스 접촉 영역(34)은 다음에 더욱 상세히 설명되는 바와 같이 궁극적으로 전하 저장 디바이스(예를 들어, 커패시터)와 결합된다.
디지트 라인 접촉 영역(32)은 도 2 및 도 4에 도시된 바와 같이 개재 영역(40)에 의해 서로 측 방향으로 이격된다.
제1 절연 재료(42)는 디지트 라인 접촉 영역(32)을 가로질러, 그리고 디지트 라인 접촉 영역(32)들 사이의 개재 영역(40)을 가로질러 연장되도록 형성된다. 제1 절연 재료(42)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서 실리콘 질화물을 포함하거나, 본질적으로 이것으로 이루어지거나, 또는 이것으로 이루어질 수 있다.
비전도성 반도체 재료(44)는 제1 절연 재료(42) 위에 형성된다. 비전도성 반도체 재료는 임의의 적절한 반도체 조성물(들)을 포함할 수 있으며; 일부 실시형태에서 실리콘, 게르마늄, Ⅲ/V족 반도체 재료, 반도체 산화물 등 중 하나 이상을 포함하거나, 본질적으로 이것으로 이루어지거나, 또는 이것으로 이루어질 수 있다. 일부 실시형태에서, 비전도성 반도체 재료(44)는 실리콘(예를 들어, 다결정 실리콘)을 포함할 수 있거나, 본질적으로 이것으로 이루어지거나, 또는 이것으로 이루어진다. 이러한 재료 내에서 도핑의 임의의 레벨은 너무 낮아서, 재료를 전기 전도성 구조로 배치할 수 없으며, 따라서 재료는 비전도성(즉, 전기 절연성)으로서 지칭된다. 일부 실시형태에서, 재료(44)는 실리콘을 포함하고, 이러한 재료(44) 내의 전도성 향상 도펀트의 임의의 농도는 약 1015개 원자/㎤ 이하이다(즉, 거의 고유 도펀트 레벨보다 크지 않다). 일부 실시형태에서, 재료(44)는 전도성이 없다는 것을 나타내도록 실질적으로 불순물없이 도핑된 폴리실리콘을 포함할 수 있으며; "전도성이 없다는 것을 나타내도록 실질적으로 불순물없이 도핑된"이라는 문구는 재료(44)가 비전도성임을 의미한다. 일부 실시형태에서, 재료(44)는 비전도성을 나타내도록 실질적으로 불순물없이 도핑된 폴리실리콘을 포함할 수 있으며; "비전도성을 나타내도록 실질적으로 불순물없이 도핑된"이라는 문구는 재료(44)가 비전도성임을 의미한다.
제2 절연 재료(46)는 비전도성 반도체 재료(44) 위에 형성된다. 제2 절연 재료(46)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서, 실리콘 이산화물을 포함하거나, 본질적으로 이것으로 이루어지거나, 또는 이것으로 이루어질 수 있다.
도 2는 예시적인 구조(10)를 가로지르는 재료의 다양한 영역의 예시적인 두께(T1, T2, T3 및 T4)를 개략적으로 도시한다. 일부 예시적인 실시형태에서, 두께(T1)(즉, 절연 재료(42)의 하부 표면과 활성 재료 영역(16)의 상부 표면 사이의 두께)는 약 10 옹스트롬(Å) 내지 약 300Å의 범위 내에 있을 수 있고; 제1 절연 재료(42)의 두께(T2)는 약 10Å 내지 약 300Å의 범위 내에 있을 수 있고; 비전도성 반도체 재료(44)의 두께(T3)는 약 30Å 내지 약 300Å의 범위 내에 있을 수 있고; 제2 절연 재료(46)의 두께(T4)는 약 5 나노미터(㎚) 내지 약 500㎚의 범위 내에 있을 수 있다.
일부 실시형태에서, 비전도성 반도체 재료(44)는 디지트 라인 접촉 영역(32) 및 개재 영역(40)을 가로질러 연장되는 확장부로서 구성되는 것으로 간주될 수 있다. 이러한 확장부는 디지트 라인 접촉 영역(32)의 상부 표면으로부터 수직으로 이격된 하부 표면(41)을 가진다. 이러한 수직 간격은 조합된 두께(T1 및 T2)에 대응한다.
도 5 내지 도 7을 참조하면, 개구(48)는 제2 절연 재료(46), 비전도성 반도체 재료(44), 및 제1 절연 재료(42)를 통해 연장되도록 형성되며; 이러한 개구는 디지트 라인 접촉 영역(32)까지 연장된다. 개구(48)는 마스크(도시되지 않음) 및 임의의 적절한 에칭을 이용하여 패턴화될 수 있다.
도 8 내지 도 10을 참조하면, 전도성 반도체 재료(50)는 제2 절연 재료(46) 위에, 그리고 개구(48) 내에 형성된다. 전도성 반도체 재료(50)는 임의의 적절한 반도체 조성물(들)을 포함할 수 있고; 일부 실시형태에서, 실리콘, 게르마늄, Ⅲ/V족 반도체 재료, 반도체 산화물 등 중 하나 이상을 포함하거나, 본질적으로 이것으로 이루어지거나, 또는 이것으로 이루어질 수 있다. 일부 실시형태에서, 전도성 반도체 재료(50)는 실리콘(예를 들어, 다결정 실리콘)을 포함하거나, 본질적으로 이것으로 이루어지거나, 또는 이것으로 이루어진다. 전도성 반도체 재료(50)는 일부 실시형태에서 비전도성 반도체 재료(44)와 동일한 반도체 조성물을 포함할 수 있고(예를 들어, 둘 다 실리콘을 포함하거나, 본질적으로 이것으로 이루어지거나, 또는 이것으로 이루어질 수 있으며), 다른 실시형태에서 비전도성 반도체 재료(44)에 대해 상이한 반도체 조성물을 포함할 수 있다.
반도체 재료(50) 내에서의 도핑의 레벨은 재료를 전기 전도성 구성으로 배치하는데 충분하다. 일부 실시형태에서, 재료(50)는 실리콘을 포함하고, 이러한 재료(50) 내에서 전도성 향상 도펀트의 농도는 적어도 약 1020개 원자/㎤이고; 바람직하게는 적어도 약 1021개 원자/㎤이다. 일부 실시형태에서, 재료(50)는 전도성을 나타내도록 불순물이 있는 폴리실리콘을 포함할 수 있고; "전도성을 나타내도록 불순물이 있는"이라는 문구는 재료(50)가 전도성으로 도핑된다는 것을 의미한다. 일부 실시형태에서, 재료(50)는 전도성을 나타내도록 불순물이 있는 폴리실리콘을 포함할 수 있고; "전도성을 나타내도록 불순물이 있는"이라는 문구는 재료(50)가 전도성으로 도핑된다는 것을 의미한다.
개구(48) 내의 전도성 반도체 재료(50)는 디지트 라인 접촉 영역(32)과 전기적으로 결합된다. 예시된 실시형태에서, 전도성 반도체 재료(50)는 디지트 라인 접촉 영역(32)의 활성 영역 재료(16)와 직접 접촉한다. 다른 실시형태에서, 하나 이상의 전기 전도성 재료가 전도성 반도체 재료(50)와 디지트 라인 접촉 영역(32) 사이에 제공될 수 있다.
개구(48) 내의 전도성 반도체 재료(50)는 디지트 라인 접촉 영역(32)과 전기적으로 결합되는 전도성 반도체 재료 상호 연결부(52)로서 구성되는 것으로 간주될 수 있다.
재료(42, 44, 46 및 50)는 서브 조립체(또는 스택)(54)를 형성하기 위해 함께 고려될 수 있다. 이러한 스택은 평탄화 공정(예를 들어, 화학-기계 폴리싱)을 거쳐, 도 11 내지 도 13에 도시된 바와 같이 비전도성 반도체 재료(44) 및 전도성 반도체 재료(50)를 가로질러 연장되는 평탄화된 상부 표면(55)을 형성한다. 평탄화는 제2 절연 재료(46)(도 8 내지 도 10)를 제거하고, 전도성 반도체 재료(50)의 일부를 제거한다.
도 14 내지 도 16을 참조하면, 전도성 반도체 재료(50)는 개구(48) 내에서 오목화된다. 전도성 반도체 재료 상호 연결부(52)는 최상부 표면(57)을 가지며, 이러한 최상부 표면은 비전도성 반도체 재료(44)의 하부 표면(41)의 레벨보다 낮은 레벨까지 오목화된다. 도 15는 오목화된 전도성 반도체 재료(50)의 최상부 표면(57)이 거리(D)만큼 비전도성 반도체 재료(44)의 하부 표면(41) 아래에 있다는 것을 도시한다. 거리(D)는 임의의 적절한 거리일 수 있으며; 일부 실시형태에서 적어도 약 5Å, 적어도 약 10Å, 적어도 약 100Å 등일 수 있다. 개구(48) 내의 전도성 반도체 재료(50)의 오목화는 전도성 반도체 재료(50)와 비전도성 반도체 재료(44) 사이의 접촉을 제거하며, 이것은 전도성 반도체 재료(50)로부터 비전도성 반도체 재료(44)로의 도펀트의 전달을 제거할 수 있다. 따라서, 전도성 반도체 재료 상호 연결부(52)의 전도성은 재료(44)로의 도펀트의 손실로 인해 감소되지 않으며, 재료(44)의 절연 특성은 재료(44) 내로의 도펀트의 확산으로 인해 변경되지 않는다.
도 17 내지 도 19를 참조하면, 전도성 디지트 라인 재료(56)는 비전도성 반도체 재료(44) 위에, 그리고 개구(48) 내에 형성된다. 전도성 디지트 라인 재료(56)는 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 규화물, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등)과 같은 임의의 적절한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시형태에서, 전도성 디지트 라인 재료(56)는 금속(예를 들어, 티타늄, 텅스텐, 티타늄 규화물, 티타늄 질화물, 텅스텐 규화물, 텅스텐 질화물 등) 중 하나 이상을 포함할 수 있고, 금속 함유 디지트 라인 재료로서 지칭될 수 있다.
일부 실시형태에서, 개구(48) 내의 디지트 라인 재료(56)의 영역은 전도성 반도체 재료 상호 연결부(52)의 상부 표면(57)과 전기적으로 결합되기 위해 아래쪽으로 연장되는 전도성 영역(58)(또는 전도성 상호 연결부)으로서 지칭될 수 있다.
절연 재료(60)는 디지트 라인 재료(56) 위에 형성된다. 절연 재료(60)는 임의의 적절한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 실리콘 질화물을 포함하거나, 본질적으로 이것으로 이루어지거나, 또는 이것으로 이루어질 수 있다.
도 20 내지 도 22를 참조하면, 디지트 라인 재료(56)는 디지트 라인(22) 내로 패턴화된다. 디지트 라인 재료(56)가 금속 함유 재료인 실시형태에서, 디지트 라인(22)은 금속 함유 디지트 라인으로서 지칭될 수 있다.
도시된 실시형태에서, 절연 재료(60)는 디지트 라인(22)의 상부 표면을 따라서 연장되는 절연 캡핑 구조물(59) 내로 패턴화된다.
도 22의 단면은 제1 측 방향 두께(즉, 폭)(W1)를 가지는 디지트 라인 접촉 영역(32), 및 제2 측 방향 두께(W2)를 가지는 전도성 반도체 재료 상호 연결부를 도시한다. 제2 측 방향 두께(W2)는 일부 실시형태에서 제1 측 방향 두께(W1)와 거의 동일할 수 있고("거의 동일"이라는 용어는 제조 및 측정의 합리적인 허용 오차 내에서 동일하다는 것을 의미하며), 다른 실시형태에서 제1 측 방향 두께와 다를 수 있다. 예를 들어, 제2 측 방향 두께(W2)는 일부 실시형태에서 제1 측 방향 두께보다 클 수 있고, 다른 실시형태에서 제1 측 방향 두께보다 작을 수 있다.
일부 실시형태에서, 활성 영역 재료(16)는 전도성 반도체 재료(50)와 동일한 조성물을 포함할 수 있으며(예를 들어, 둘 다 서로 동일한 도펀트 유형 및 농도를 가지는 전도성으로 도핑된 실리콘을 포함할 수 있으며), 따라서 재료(16 및 50)는 단일의 전도성 구조물로 함께 병합될 수 있다. 다른 실시형태에서, 재료(16 및 50)는 서로에 대해 상이한 조성물을 포함할 수 있다(예를 들어, 서로에 대해 상이한 반도체 조성물을 포함할 수 있고, 서로에 대해 상이한 도펀트 농도를 포함할 수 있고 및/또는 서로에 대해 상이한 도펀트 유형을 포함할 수 있다).
일부 실시형태에서, 디지트 라인(22)은 개재 영역(40)을 가로질러 연장되는 세그먼트(53)들을 포함하는 것으로 간주될 수 있다(이러한 개재 영역은 도 2 및 도 4에 도시되고 위에서 설명되었다). 세그먼트(53)를 따르는 디지트 라인(22)의 하부 표면(61)은 도 20 내지 도 22의 예시된 실시형태에서 비전도성 반도체 재료(44)의 상부 표면(63)과 직접 접촉한다(도 21 및 도 22의 단면을 따라서 도시된 바와 같이).
전도성 상호 연결부(52 및 58)는 전도성 플러그(52/58)로서 구성되는 것으로 함께 고려될 수 있다. 도 20 내지 도 22의 실시형태에서, 디지트 라인 재료(56)는 전도성 플러그(52/58) 사이의 개재 영역을 가로질러 비전도성 반도체 재료(44)의 상부 표면에 직접 접한다(이러한 개재 영역은 도 1 내지 도 4 참조하여 설명된 개재 영역(40)과 유사하다). 다른 실시형태에서, 하나 이상의 재료가 비전도성 반도체 재료(44)와 디지트 라인 재료(56) 사이에 제공될 수 있다. 이러한 다른 실시형태의 예는 도 25 내지 도 29를 참조하여 아래에 설명된다.
다음에 도 23을 참조하면, 구조(10)의 영역은 도 20 내지 도 22의 공정 단계에 이어지는 공정 단계에서 도시되며; 이러한 영역은 도 21과 동일한 단면을 따라서 도시된다. 도 23의 공정 단계는 노출되어 커패시터(74)들에 대응하는 예시적인 전하 저장 디바이스와 결합된 전하 저장 디바이스 접촉 영역(34)을 도시한다. 각각의 커패시터(74)는 기준 전압(78)과 연결된 노드를 가진다. 기준 전압은 접지 또는 임의의 다른 적절한 전압일 수 있다.
도시된 실시형태에서, 절연 재료 스페이서(72)들은 디지트 라인(22)의 측벽을 따라서 제공된다. 스페이서(72)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서 실리콘 이산화물 및 규소 질화물 중 하나 또는 둘 다를 포함하거나, 본질적으로 이것으로 이루어지거나, 또는 이것으로 이루어질 수 있다.
도 23의 구성은 메모리 어레이(82)(예를 들어, DRAM 어레이)의 영역에 대응하는 것으로 간주될 수 있다. 메모리 어레이는 전하 저장 디바이스(예를 들어, 커패시터(74))와 결합된 액세스 트랜지스터(예를 들어, 워드 라인(20) 중 하나를 따르는 게이트를 포함하는 트랜지스터, 워드 라인은 도 22에 도시되어 있다)를 포함하는 메모리 셀을 포함한다. 예시적인 메모리 어레이(82)는 도 24를 참조하여 설명된다. 메모리 어레이는 디지트 라인(22)에 대응하는 디지트 라인(DL1-DL4), 및 워드 라인(20)에 대응하는 워드 라인(WL1-WL4)을 포함한다. 메모리 셀(80)은 커패시터(74)와 결합된 트랜지스터를 포함한다. 각각의 메모리 셀(80)은 워드 라인과 디지트 라인의 조합을 통해 고유하게 어드레스된다.
도 24의 메모리 어레이(82)는 각각의 메모리 셀(80)이 트랜지스터와 커패시터를 포함하는 DRAM 어레이이다. 다른 실시형태에서, 본 명세서에서 설명된 것과 유사한 구조는 다른 메모리 어레이에서 이용될 수 있다.
전술한 방법은 비전도성 반도체 재료(44)의 상부 표면에 직접 접하는 절연 재료(46)를 형성하고, 도 11 내지 도 13의 공정 단계에서 비전도성 반도체 재료(44)의 상부 표면에 이르기까지 평탄화한다. 다른 실시형태에서, 보호 재료는 평탄화 동안 재료(44)를 보호하기 위해 비전도성 반도체 재료(44) 위에 제공될 수 있다. 또한, 보호 재료는 재료(44)보다 "더욱 경질"일 수 있으며, 그러므로 평탄화 공정을 위해 더욱 양호한 스토퍼 지점을 제공할 수 있다. 도 25는 보호 재료(90)가 비전도성 반도체 재료(44)와 절연 재료(46) 사이에 제공되는 실시형태에 따른 도 1 내지 도 4의 공정 단계와 유사한 공정 단계에서의 구조(10)의 영역을 도시한다. 도 25의 도시된 영역은 도 2와 동일한 단면을 따라서 도시된다.
보호 재료(90)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서 실리콘 질화물을 포함하거나, 본질적으로 이것으로 이루어지거나, 또는 이것으로 이루어질 수 있다. 보호 재료(90)는 비전도성 반도체 재료(44) 위에 형성되고, 임의의 적절한 공정으로 형성될 수 있다. 이어서, 절연 재료(46)가 보호 재료(90) 위에 형성된다.
도 26을 참조하면, 구조(10)는 도 25의 공정 단계에 이어지고 도 9의 공정 단계와 유사한 공정 단계에서 도시된다. 개구(48)는 재료(46, 90, 44 및 42)를 통해 형성되었으며; 전도성 반도체 재료(50)는 절연체(46)를 가로지르고, 그리고 개구(48) 내에 형성되었다. 재료(42, 44, 90, 46 및 50)는 도 9에 도시된 서브 조립체(54)와 유사한 서브 조립체(또는 스택)(54a)이도록 함께 고려될 수 있다.
도 27을 참조하면, 구조(10)는 도 26의 공정 단계에 이어지고 도 12의 공정 단계와 유사한 공정 단계에서 도시된다. 조립체(54a)(도 26)는 보호 재료(90) 및 전도성 반도체 재료(50)를 가로질러 연장되는 평탄화된 상부 표면(55)을 형성하도록 평탄화된다.
도 28을 참조하면, 구조(10)는 도 27의 공정 단계에 이어지고 도 15의 공정 단계와 유사한 공정 단계에서 도시된다. 전도성 반도체 재료(50)는 개구(48) 내에서 오목화된다. 보호 재료(90)는 제거되거나 제거되지 않을 수 있다. 보호 재료(90)가 제거되면, 이러한 제거는 전도성 반도체 재료(50)의 오목화 전 또는 후에 발생할 수 있다. 도 28의 공정 단계는 전도성 반도체 재료(50)의 오목화 후에 보호 재료(90)가 남아있는 예시적인 공정 단계이다.
도 29를 참조하면, 구조(10)는 도 28의 단계에 이어지고 도 21의 공정 단계와 동일한 공정 단계에서 도시된다. 보호 재료(90)(도 28)가 제거되었으며, 패턴화된 디지털 라인 재료(56) 및 절연 재료(60)가 구조를 가로질러 연장되도록 형성되며; 패턴화된 디지트 라인 재료(56)는 디지트 라인(22)으로서 구성된다. 도 29의 구조는 이어서 도 23 및 도 24를 참조하여 위에서 설명된 유형의 메모리 구조 및 어레이를 형성하도록 처리될 수 있다.
일부 실시형태에서, 보호 재료(90)는 제거되지 않을 수 있고, 대신 최종 구조에 남아있을 수 있다. 도 30은 도 29와 유사한 공정 단계에서의 구조(10)를 도시하지만, 보호 재료(90)가 비전도성 반도체 재료(44)와 디지털 라인 재료(56) 사이에 남아있는 실시형태에 따른다. 도 30의 실시형태에서, 디지트 라인(22)은, 이격된 디지트 라인-접촉 영역(32) 사이의 개재 영역을 따르고 도 20 내지 도 22를 참조하여 전술한 세그먼트(53)와 유사한 세그먼트(53)를 가진다. 그러나, 도 20 내지 도 22를 참조하여 전술한 실시형태와는 대조적으로, 도 30의 실시형태는 보호 재료(90)의 상부 표면(91)에 직접 접하는 디지트 라인 세그먼트(53)의 하부 표면(61)을 가진다. 일부 실시형태에서, 보호 재료(90)는 세그먼트(53)의 하부 표면(61)과 비전도성 반도체 재료(44)의 상부 표면(63) 사이에 제공된 하나 이상의 절연 재료를 나타낼 수 있다.
도 30의 구조는 도 23 및 도 24를 참조하여 전술한 유형의 메모리 구조 및 어레이를 형성하기 위해 후속적으로 처리될 수 있다.
위에서 설명된 방법과 구조는 DRAM과 관련된다. 그러나, 방법 및 구조는 임의의 적절한 적용으로 확장될 수 있다는 것을 이해해야 하며; 예시적인 적합한 적용은 DRAM을 포함하지만 이에 제한되지 않는다.
전술한 조립체 및 구조물은 집적 회로 내에서 이용될 수 있으며("집적 회로"라는 용어는 반도체 기판에 의해 지지되는 전자 회로를 의미함); 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은, 예를 들어, 메모리 모듈, 장치 드라이버, 전력 모듈, 통신 모뎀, 프로세서 모듈 및 애플리케이션 특정 모듈에 사용될 수 있으며, 다층, 다중 칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 디바이스, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 광범위한 시스템 중 임의의 것일 수 있다.
달리 명시되지 않는 한, 본 명세서에 설명된 다양한 재료, 물질, 조성물 등은 예를 들어 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 등을 포함하는 현재 공지되었거나 아직 개발되지 않은 임의의 적절한 방법으로 형성될 수 있다.
"유전성" 및 "절연"이라는 용어는 절연 전기 특성을 가지는 재료를 설명하는데 이용될 수 있다. 이 용어들은 본 개시 내용에서 동의어로 간주된다. 일부 예에서 "유전성"이라는 용어 및 다른 예에서 "절연"(또는 "전기 절연")이라는 용어의 이용은 다음의 청구범위 내에서 선행 근거를 단순화하기 위해 본 개시 내용 내에서 언어 변형을 제공하는 것일 수 있으며, 임의의 중요한 화학적 또는 전기적 차이를 나타내도록 이용되지 않는다.
도면에서 다양한 실시형태의 특정 배향은 단지 예시 목적을 위한 것이며, 실시형태는 일부 적용에서 도시된 배향에 대해 회전될 수 있다. 본 명세서에 제공된 상세한 설명 및 다음의 청구범위는 구조물이 도면의 특정 배향에 있는지 또는 이러한 배향에 대해 회전되는지 여부에 관계없이 다양한 특징들 사이에 기술된 관계를 가지는 임의의 구조와 관련된다.
첨부된 예시의 단면도는 단면의 평면 내에서의 특징만을 도시하고, 도면을 단순화하기 위해 달리 표시되지 않는 한 단면의 평면 뒤에 있는 재료는 도시하지 않는다.
구조물이 다른 구조물 "상에", "에 인접하여" 또는 "에 접하여"로 언급될 때, 구조물은 다른 구조물 상에 직접 있을 수 있거나, 또는 중간 구조물이 존재할 수도 있다. 대조적으로, 구조물이 다른 구조물 상에 "직접", "직접 인접하여" 또는 "직접 접하는" 것으로 언급될 때, 개재 구조물은 존재하지 않는다.
구조물(예를 들어, 층, 재료 등)은 구조물이 일반적으로 밑에 있는 베이스(예를 들어, 기판)로부터 위쪽으로 연장된다는 것을 나타내기 위해 "수직으로 연장하는" 것으로서 지칭될 수 있다. 수직으로 연장되는 구조물은 베이스의 상부 표면에 대해 실질적으로 직각으로 연장될 수도 있고 그렇지 않을 수도 있다.
일부 실시형태는 집적 조립체를 형성하는 방법을 포함한다. 측 방향으로 이격된 디지트 라인 접촉 영역들(laterally-spaced digit-line-contact-regions) 및, 측 방향으로 이격된 디지트 라인 접촉 영역들 사이의 개재 영역을 가지는 구조가 제공된다. 비전도성 반도체 재료의 확장부는 디지트 라인 접촉 영역과 개재 영역을 가로질러 연장되도록 형성된다. 비전도성 반도체 재료의 하부 표면은 디지트 라인 접촉 영역의 상부 표면으로부터 수직으로 이격된다. 비전도성 반도체 재료를 통해 디지트 라인 접촉 영역까지 연장되는 개구가 형성된다. 전도성 반도체 재료 상호 연결부는 개구 내에 형성되고, 디지트 라인 접촉 영역과 결합된다. 전도성 반도체 재료 상호 연결부의 상부 표면은 비전도성 반도체 재료의 하부 표면 아래에 있다. 금속 함유 디지트 라인은 비전도성 반도체 재료 위에 형성되며, 전도성 영역은 전도성 반도체 재료 상호 연결부와 결합하기 위해 금속 함유 디지트 라인으로부터 아래쪽으로 연장된다.
일부 실시형태는 집적 조립체를 형성하는 방법을 포함한다. 측 방향으로 이격된 디지트 라인 접촉 영역들, 및 측 방향으로 이격된 디지트 라인 접촉 영역들 사이의 개재 영역을 가지는 구조가 제공된다. 제1 절연 재료는 디지트 라인 접촉 영역과 개재 영역을 가로질러 연장되도록 형성된다. 비전도성 반도체 재료가 제1 절연 재료 위에 형성된다. 제2 절연 재료는 비전도성 반도체 재료 위에 형성된다. 제2 절연 재료, 비전도성 반도체 재료 및 제1 절연 재료를 통해 디지트 라인 접촉 영역까지 연장되는 개구가 형성된다. 전도성 반도체 재료는 제2 절연 재료 위에, 그리고 개구 내에 형성된다. 개구 내의 전도성 반도체 재료는 디지트 라인 접촉 영역과 전기적으로 결합된다. 제1 절연 재료, 비전도성 반도체 재료, 제2 절연 재료 및 전도성 반도체 재료는 함께 서브 조립체를 형성한다. 서브 조립체의 상부 표면은 비전도성 반도체 재료 위로부터 제2 절연 재료 및 전도성 반도체 재료를 제거하도록 평탄화된다. 평탄화된 상부 표면은 비전도성 반도체 재료 및 전도성 반도체 재료를 가로질러 연장된다. 개구 내의 전도성 반도체 재료는 전도성 반도체 재료의 상부 표면이 비전도성 반도체 재료의 하부 표면의 레벨보다 낮을 때까지 평탄화 후에 오목화된다. 금속 함유 디지트 라인은 비전도성 반도체 재료 위에 형성되며, 전도성 영역은 오목화된 전도성 반도체 재료와 전기적으로 결합되도록 금속 함유 디지트 라인으로부터 아래쪽으로 연장된다.
일부 실시형태는 집적 조립체를 형성하는 방법을 포함한다. 측 방향으로 이격된 디지트 라인 접촉 영역들, 및 측 방향으로 이격된 디지트 라인 접촉 영역들 사이의 개재 영역을 가지는 구조가 제공된다. 제1 절연 재료는 디지트 라인 접촉 영역 및 개재 영역을 가로질러 연장되도록 형성된다. 비전도성 반도체 재료가 제1 절연 재료 위에 형성된다. 보호 재료는 비전도성 반도체 재료 위에 형성된다. 제2 절연 재료는 보호 재료 위에 형성된다. 제2 절연 재료, 보호 재료, 비전도성 반도체 재료 및 제1 절연 재료를 통해 디지트 라인 접촉 영역까지 연장되는 개구가 형성된다. 전도성 반도체 재료는 제2 절연 재료 위에, 그리고 개구 내에 형성된다. 개구 내의 전도성 반도체 재료는 디지트 라인 접촉 영역과 전기적으로 결합된다. 제1 절연 재료, 비전도성 반도체 재료, 보호 재료, 제2 절연 재료 및 전도성 반도체 재료는 함께 서브 조립체를 형성한다. 서브 조립체의 상부 표면은 보호 재료 위로부터 제2 절연 재료 및 전도성 반도체 재료를 제거하도록 평탄화된다. 평탄화된 상부 표면은 보호 재료 및 전도성 반도체 재료를 가로질러 연장된다. 전도성 반도체 재료는 전도성 반도체 재료의 상부 표면이 비전도성 반도체 재료의 하부 표면의 레벨보다 낮을 때까지 평탄화 후에 개구 내에서 오목화된다. 금속 함유 디지트 라인은 비전도성 반도체 재료 위에 형성되며, 전도성 영역은 오목화된 전도성 반도체 재료와 전기적으로 결합되도록 금속 함유 디지트 라인으로부터 아래쪽으로 연장된다.
일부 실시형태는 측 방향으로 이격된 디지트 라인 접촉 영역들을 가지는 집적 조립체를 포함한다. 디지트 라인 접촉 영역은 활성 영역 재료의 필라에 의해 구성된다. 개재 영역은 측 방향으로 이격된 디지트 라인 접촉 영역들 사이에 있다. 비전도성 반도체 재료는 개재 영역 위에 있다. 개구는 비전도성 반도체 재료를 통해 디지트 라인 접촉 영역까지 연장된다. 비전도성 반도체 재료의 하부 표면은 디지트 라인 접촉 영역의 상부 표면으로부터 수직으로 이격된다. 전도성 반도체 재료 상호 연결부는 개구 내에 있으며, 디지트 라인 접촉 영역과 결합된다. 전도성 반도체 재료 상호 연결부의 상부 표면은 비전도성 반도체 재료의 하부 표면 아래에 있다. 금속 함유 디지트 라인은 비전도성 반도체 재료 위에 있다. 전도성 영역은 전도성 반도체 재료 상호 연결부와 결합되도록 금속 함유 디지트 라인으로부터 아래쪽으로 연장된다.
일부 실시형태는 디지트 라인 접촉 영역을 포함하는 액세스 트랜지스터; 액세스 트랜지스터 위에 있는 비전도성 반도체 재료로서, 디지트 라인 접촉 영역과 수직으로 정렬되는 개구를 포함하는 비전도성 반도체 재료; 및 비전도성 반도체 재료 위에 있는 디지트 라인으로서, 디지트 라인의 일부로부터 디지트 라인 접촉 영역을 향해 돌출된 전도성 상호 연결부를 포함하는 디지트 라인을 가지는 집적 조립체를 포함한다. 디지트 라인과 전도성 상호 연결부의 각각은 금속을 포함한다. 전도성 상호 연결부는 개구를 관통하고, 디지트 라인 접촉 영역과 전기적으로 접촉한다.
일부 실시형태는, 각각이 디지트 라인 접촉 영역을 포함하는 복수의 액세스 트랜지스터; 복수의 액세스 트랜지스터 위에 있는 비전도성 재료로서, 절연 재료, 및 절연 재료 위의 비전도성 반도체 재료를 포함하고, 복수의 액세스 트랜지스터 중 연관된 액세스 트랜지스터의 디지트 라인 접촉 영역의 적어도 일부를 노출시키는 복수의 개구를 포함하는, 상기 비전도성 재료; 복수의 액세스 트랜지스터 중 연관된 액세스 트랜지스터의 디지트 라인 접촉 영역의 적어도 일부와의 전기적 접촉을 만들도록 복수의 개구 중 연관된 개구에 각각 있는 복수의 전도성 반도체 재료 상호 연결부로서, 복수의 전도성 반도체 재료 상호 연결부의 각각은 복수의 전도성 반도체 재료 상호 연결부의 각각이 비전도성 반도체 재료와 접촉하지 않도록 복수의 개구 중 연관된 개구의 일부를 남기도록 오목화되는, 상기 복수의 전도성 반도체 재료 상호 연결부; 및 비전도성 재료 위에 있는 적어도 하나의 디지트 라인으로서, 복수의 개구 중 연관된 개구의 부분을 채우도록 아래쪽으로 각각 돌출된 복수의 전도성 상호 연결부를 포함하는, 상기 적어도 하나의 디지트 라인을 포함하는 집적 조립체를 가지는 집적 조립체를 포함한다.

Claims (52)

  1. 집적 조립체(integrated assembly)를 형성하는 방법으로서,
    측 방향으로 이격된 디지트 라인 접촉 영역들(laterally-spaced digit-line-contact-regions), 및 상기 측 방향으로 이격된 디지트 라인 접촉 영역들 사이의 개재 영역을 가지는 구조를 제공하는 단계;
    상기 디지트 라인 접촉 영역 및 상기 개재 영역을 가로질러 연장되는 비전도성 반도체 재료의 확장부를 형성하는 단계로서, 상기 비전도성 반도체 재료의 하부 표면이 상기 디지트 라인 접촉 영역의 상부 표면으로부터 수직으로 이격되는, 상기 확장부를 형성하는 단계;
    상기 비전도성 반도체 재료를 통해 상기 디지트 라인 접촉 영역까지 연장되는 개구를 형성하는 단계;
    상기 개구 내에서 상기 디지트 라인 접촉 영역과 결합되는 전도성 반도체 재료 상호 연결부를 형성하는 단계로서, 상기 전도성 반도체 재료 상호 연결부의 상부 표면이 상기 비전도성 반도체 재료의 하부 표면 아래에 있는, 상기 전도성 반도체 재료 상호 연결부를 형성하는 단계; 및
    상기 비전도성 반도체 재료 위에 금속 함유 디지트 라인을 형성하는 단계로서, 전도성 영역이 상기 전도성 반도체 재료 상호 연결부와 결합되도록 상기 금속 함유 디지트 라인으로부터 아래쪽으로 연장되는, 상기 금속 함유 디지트 라인을 형성하는 단계를 포함하는, 집적 조립체를 형성하는 방법.
  2. 제1항에 있어서, 상기 전도성 반도체 재료 상호 연결부의 상기 상부 표면은 적어도 약 5Å만큼 상기 비전도성 반도체 재료의 상기 하부 표면 아래에 있는, 집적 조립체를 형성하는 방법.
  3. 제1항에 있어서, 상기 전도성 반도체 재료 상호 연결부의 상기 상부 표면은 적어도 약 10Å만큼 상기 비전도성 반도체 재료의 상기 하부 표면 아래에 있는, 집적 조립체를 형성하는 방법.
  4. 제1항에 있어서, 상기 비전도성 반도체 재료와 상기 전도성 반도체 재료 상호 연결부는 서로 동일한 반도체 조성물을 포함하는, 집적 조립체를 형성하는 방법.
  5. 제4항에 있어서, 상기 동일한 반도체 조성물은 실리콘을 포함하는, 집적 조립체를 형성하는 방법.
  6. 제1항에 있어서, 상기 비전도성 반도체 재료와 상기 전도성 반도체 재료 상호 연결부는 서로에 대해 상이한 반도체 조성물을 포함하는, 집적 조립체를 형성하는 방법.
  7. 제1항에 있어서, 상기 금속 함유 디지트 라인의 세그먼트는 상기 개재 영역을 가로질러 연장되며; 상기 세그먼트는 상기 비전도성 반도체 재료의 상부 표면에 직접 접하는 하부 표면을 가지는, 집적 조립체를 형성하는 방법.
  8. 제1항에 있어서, 상기 금속 함유 디지트 라인의 세그먼트는 상기 개재 영역을 가로질러 연장되고; 상기 방법은 상기 세그먼트의 하부 표면과 상기 비전도성 반도체 재료의 상부 표면 사이에 절연 재료를 제공하는 단계를 더 포함하는, 집적 조립체를 형성하는 방법.
  9. 제8항에 있어서, 상기 절연 재료는 실리콘 질화물을 포함하는, 집적 조립체를 형성하는 방법.
  10. 집적 조립체를 형성하는 방법으로서,
    측 방향으로 이격된 디지트 라인 접촉 영역들, 및 상기 측 방향으로 이격된 디지트 라인 접촉 영역들 사이의 개재 영역을 가지는 구조를 제공하는 단계;
    상기 디지트 라인 접촉 영역 및 상기 개재 영역을 가로질러 연장되는 제1 절연 재료를 형성하는 단계;
    상기 제1 절연 재료 위에 비전도성 반도체 재료를 형성하는 단계;
    상기 비전도성 반도체 재료 위에 제2 절연 재료를 형성하는 단계;
    상기 제2 절연 재료, 상기 비전도성 반도체 재료 및 상기 제1 절연 재료를 통해 상기 디지트 라인 접촉 영역까지 연장되는 개구를 형성하는 단계;
    상기 제2 절연 재료 위에, 그리고 상기 개구 내에 전도성 반도체 재료를 형성하는 단계로서, 상기 개구 내에 있는 상기 전도성 반도체 재료는 상기 디지트 라인 접촉 영역과 결합되고, 상기 제1 절연 재료, 상기 비전도성 반도체 재료, 상기 제2 절연 재료, 및 상기 전도성 반도체 재료는 함께 서브 조립체를 형성하는, 상기 전도성 반도체 재료를 형성하는 단계;
    상기 비전도성 반도체 재료 위로부터 상기 제2 절연 재료 및 상기 전도성 반도체 재료를 제거하기 위해 상기 서브 조립체의 상부 표면을 평탄화하는 단계로서, 평탄화된 상부 표면은 상기 비전도성 반도체 재료 및 상기 전도성 반도체 재료를 가로질러 연장되는, 상기 평탄화하는 단계;
    평탄화 후에, 상기 전도성 반도체 재료의 상부 표면이 상기 비전도성 반도체 재료의 하부 표면의 레벨보다 낮을 때까지 상기 개구 내에 있는 상기 전도성 반도체 재료를 오목화하는(recessing) 단계; 및
    상기 비전도성 반도체 재료 위에 금속 함유 디지트 라인을 형성하는 단계로서, 전도성 영역이 상기 오목화된 전도성 반도체 재료와 결합되도록 상기 금속 함유 디지트 라인으로부터 아래쪽으로 연장되는, 상기 금속 함유 디지트 라인을 형성하는 단계를 포함하는, 집적 조립체를 형성하는 방법.
  11. 제10항에 있어서, 상기 비전도성 반도체 재료는 실리콘을 포함하는, 집적 조립체를 형성하는 방법.
  12. 제11항에 있어서, 상기 전도성 반도체 재료는 실리콘을 포함하는, 집적 조립체를 형성하는 방법.
  13. 제12항에 있어서, 상기 제1 절연 재료는 실리콘 질화물을 포함하는, 집적 조립체를 형성하는 방법.
  14. 제13항에 있어서, 상기 제2 절연 재료는 실리콘 이산화물을 포함하는, 집적 조립체를 형성하는 방법.
  15. 제10항에 있어서, 상기 오목화하는 단계는 상기 비전도성 반도체 재료의 상기 하부 표면의 레벨 아래로 적어도 약 5Å까지 상기 전도성 반도체 재료의 상기 상부 표면을 오목화하는, 집적 조립체를 형성하는 방법.
  16. 제10항에 있어서, 상기 오목화하는 단계는 상기 비전도성 반도체 재료의 상기 하부 표면의 레벨 아래로 적어도 약 10Å까지 상기 전도성 반도체 재료의 상기 상부 표면을 오목화하는, 집적 조립체를 형성하는 방법.
  17. 제10항에 있어서, 상기 오목화하는 단계는 상기 비전도성 반도체 재료의 상기 하부 표면의 레벨 아래로 적어도 약 100Å까지 상기 전도성 반도체 재료의 상기 상부 표면을 오목화하는, 집적 조립체를 형성하는 방법.
  18. 제10항에 있어서, 상기 구조는 상기 디지트 라인 접촉 영역과 게이트형으로(gatedly) 결합되는 전하 저장 디바이스 접촉 영역을 포함하며; 상기 방법은 상기 전하 저장 디바이스 접촉 영역과 결합되는 전하 저장 디바이스를 형성하는 단계를 더 포함하는, 집적 조립체를 형성하는 방법.
  19. 집적 조립체를 형성하는 방법으로서,
    측 방향으로 이격된 디지트 라인 접촉 영역들, 및 상기 측 방향으로 이격된 디지트 라인 접촉 영역들 사이의 개재 영역을 가지는 구조를 제공하는 단계;
    상기 디지트 라인 접촉 영역 및 상기 개재 영역을 가로질러 연장되는 제1 절연 재료를 형성하는 단계;
    상기 제1 절연 재료 위에 비전도성 반도체 재료를 형성하는 단계;
    상기 비전도성 반도체 재료 위에 보호 재료를 형성하는 단계;
    상기 보호 재료 위에 제2 절연 재료를 형성하는 단계;
    상기 제2 절연 재료, 상기 보호 재료, 상기 비전도성 반도체 재료 및 상기 제1 절연 재료를 통해 상기 디지트 라인 접촉 영역까지 연장되는 개구를 형성하는 단계;
    상기 제2 절연 재료 위에, 그리고 상기 개구 내에 전도성 반도체 재료를 형성하는 단계로서, 상기 개구 내에 있는 상기 전도성 반도체 재료는 상기 디지트 라인 접촉 영역과 결합되며, 상기 제1 절연 재료, 상기 비전도성 반도체 재료, 상기 보호 재료, 상기 제2 절연 재료 및 상기 전도성 반도체 재료는 함께 서브 조립체를 형성하는, 상기 전도성 반도체 재료를 형성하는 단계;
    상기 보호 재료 위로부터 상기 제2 절연 재료 및 상기 전도성 반도체 재료를 제거하기 위해 상기 서브 조립체의 상부 표면을 평탄화하는 단계로서, 평탄화된 상부 표면은 상기 보호 재료 및 상기 전도성 반도체 재료를 가로질러 연장되는, 상기 평탄화하는 단계;
    평탄화 후에, 상기 전도성 반도체 재료의 상부 표면이 상기 비전도성 반도체 재료의 하부 표면의 레벨보다 낮을 때까지 상기 개구 내에 있는 상기 전도성 반도체 재료를 오목화하는 단계; 및
    상기 비전도성 반도체 재료 위에 금속 함유 디지트 라인을 형성하는 단계로서, 전도성 영역이 상기 오목화된 전도성 반도체 재료와 결합되도록 상기 금속 함유 디지트 라인으로부터 아래쪽으로 연장되는, 상기 금속 함유 디지트 라인을 형성하는 단계를 포함하는, 집적 조립체를 형성하는 방법.
  20. 제19항에 있어서, 상기 보호 재료는 실리콘 질화물을 포함하는, 집적 조립체를 형성하는 방법.
  21. 제19항에 있어서, 상기 금속 함유 디지트 라인을 형성하기 전에 상기 보호 재료를 제거하는 단계를 더 포함하는, 집적 조립체를 형성하는 방법.
  22. 제19항에 있어서, 상기 금속 함유 디지트 라인은 상기 보호 재료 위에 형성되는, 집적 조립체를 형성하는 방법.
  23. 제19항에 있어서, 상기 구조는 상기 디지트 라인 접촉 영역과 게이트형으로 결합되는 전하 저장 디바이스 접촉 영역을 포함하며; 상기 방법은 상기 전하 저장 디바이스 접촉 영역과 결합되는 전하 저장 디바이스를 형성하는 단계를 더 포함하는, 집적 조립체를 형성하는 방법.
  24. 제19항에 있어서, 상기 제1 절연 재료는 실리콘 질화물을 포함하는, 집적 조립체를 형성하는 방법.
  25. 제19항에 있어서, 상기 제2 절연 재료는 실리콘 이산화물을 포함하는, 집적 조립체를 형성하는 방법.
  26. 제19항에 있어서, 상기 오목화하는 단계는 상기 비전도성 반도체 재료의 상기 하부 표면의 레벨 아래로 적어도 약 5Å까지 상기 전도성 반도체 재료의 상기 상부 표면을 오목화하는, 집적 조립체를 형성하는 방법.
  27. 제19항에 있어서, 상기 오목화하는 단계는 상기 비전도성 반도체 재료의 상기 하부 표면의 레벨 아래로 적어도 약 10Å까지 상기 전도성 반도체 재료의 상기 상부 표면을 오목화하는, 집적 조립체를 형성하는 방법.
  28. 집적 조립체로서,
    측 방향으로 이격된 디지트 라인 접촉 영역들로서, 상기 디지트 라인 접촉 영역이 활성 영역 재료의 필라(pillar)에 의해 구성되고; 개재 영역이 상기 측 방향으로 이격된 디지트 라인 접촉 영역들 사이에 있는, 상기 측 방향으로 이격된 디지트 라인 접촉 영역들;
    상기 개재 영역 위에 있는 비전도성 반도체 재료로서, 개구가 상기 비전도성 반도체 재료를 통해 상기 디지트 라인 접촉 영역까지 연장되고; 상기 비전도성 반도체 재료의 하부 표면이 상기 디지트 라인 접촉 영역의 상부 표면으로부터 수직으로 이격되는, 상기 비전도성 반도체 재료;
    상기 개구 내에 있으며 상기 디지트 라인 접촉 영역과 결합되는 전도성 반도체 재료 상호 연결부로서, 상기 전도성 반도체 재료 상호 연결부의 상부 표면은 상기 비전도성 반도체 재료의 하부 표면 아래에 있는, 상기 전도성 반도체 재료 상호 연결부; 및
    상기 비전도성 반도체 재료 위에 있는 금속 함유 디지트 라인으로서, 전도성 영역이 상기 전도성 반도체 재료 상호 연결부와 결합되도록 상기 금속 함유 디지트 라인으로부터 아래쪽으로 연장되는, 상기 금속 함유 디지트 라인을 포함하는, 집적 조립체.
  29. 제28항에 있어서, 상기 전도성 반도체 재료 상호 연결부는 상기 디지트 라인 접촉 영역에 직접 접하는, 집적 조립체.
  30. 제28항에 있어서, 상기 디지트 라인 접촉 영역은 단면을 따르는 제1 측 방향 두께를 가지며, 상기 전도성 반도체 재료 상호 연결부는 상기 단면을 따르는 제2 측 방향 두께를 가지며; 상기 제2 측 방향 두께는 상기 제1 측 방향 두께와 거의 동일한, 집적 조립체.
  31. 제28항에 있어서, 상기 디지트 라인 접촉 영역은 단면을 따르는 제1 측 방향 두께를 가지며, 상기 전도성 반도체 재료 상호 연결부는 상기 단면을 따르는 제2 측 방향 두께를 가지며; 상기 제2 측 방향 두께는 상기 제1 측 방향 두께와 상이한, 집적 조립체.
  32. 제28항에 있어서, 상기 디지트 라인 접촉 영역은 단면을 따르는 제1 측 방향 두께를 가지며, 상기 전도성 반도체 재료 상호 연결부는 상기 단면을 따르는 제2 측 방향 두께를 가지며, 상기 제2 측 방향 두께는 상기 제1 측 방향 두께보다 큰, 집적 조립체.
  33. 제28항에 있어서, 상기 전도성 반도체 재료 상호 연결부와 상기 활성 영역 재료는 서로 동일한 반도체 조성물을 포함하는, 집적 조립체.
  34. 제28항에 있어서, 상기 전도성 반도체 재료 상호 연결부와 상기 활성 영역 재료는 서로에 대해 상이한 반도체 조성물을 포함하는, 집적 조립체.
  35. 제28항에 있어서, 상기 비전도성 반도체 재료와 상기 전도성 반도체 재료 상호 연결부는 서로 동일한 반도체 조성물을 포함하는, 집적 조립체.
  36. 제35항에 있어서, 상기 동일한 조성물은 실리콘을 포함하는, 집적 조립체.
  37. 제28항에 있어서, 상기 비전도성 반도체 재료와 상기 전도성 반도체 재료 상호 연결부는 서로에 대해 상이한 반도체 조성물을 포함하는, 집적 조립체.
  38. 제28항에 있어서, 상기 금속 함유 디지트 라인의 세그먼트는 상기 측 방향으로 이격된 디지트 라인 접촉 영역들 사이의 상기 개재 영역을 가로질러 연장되며; 상기 세그먼트는 상기 비전도성 반도체 재료의 상부 표면에 직접 접하는 하부 표면을 가지는, 집적 조립체.
  39. 제28항에 있어서, 상기 금속 함유 디지트 라인의 세그먼트는 상기 측 방향으로 이격된 디지트 라인 접촉 영역들 사이의 상기 개재 영역을 가로질러 연장되며; 상기 집적 조립체는 상기 세그먼트의 하부 표면과 상기 비전도성 반도체 재료의 상부 표면 사이에 적어도 하나의 절연 재료를 더 포함하는, 집적 조립체.
  40. 제39항에 있어서, 상기 적어도 하나의 절연 재료는 실리콘 질화물을 포함하는, 집적 조립체.
  41. 제28항에 있어서, 상기 디지트 라인 접촉 영역과 게이트형으로 결합되는 전하 저장 디바이스 접촉 영역; 및
    상기 전하 저장 디바이스 접촉 영역과 결합되는 전하 저장 디바이스를 포함하는, 집적 조립체.
  42. 집적 조립체로서,
    디지트 라인 접촉 영역을 포함하는 액세스 트랜지스터;
    상기 액세스 트랜지스터 위에 있는 비전도성 반도체 재료로서, 상기 디지트 라인 접촉 영역과 수직으로 정렬되는 개구를 포함하는, 상기 디지트 라인 접촉 영역; 및
    상기 비전도성 반도체 재료 위에 있는 디지트 라인으로서, 상기 디지트 라인의 일부로부터 상기 디지트 라인 접촉 영역을 향해 돌출되는 전도성 상호 연결부를 포함하는, 상기 디지트 라인을 포함하되;
    상기 디지트 라인 및 상기 전도성 상호 연결부의 각각은 금속을 포함하고; 그리고
    상기 전도성 상호 연결부는 상기 개구를 관통하며, 상기 디지트 라인 접촉 영역과 전기적으로 접촉되는, 집적 조립체.
  43. 제42항에 있어서, 상기 전도성 상호 연결부와 상기 디지트 라인 접촉 영역 사이의 전도성 반도체 재료 상호 연결부를 더 포함하는, 집적 조립체.
  44. 제43항에 있어서, 상기 비전도성 반도체 재료는 비전도성을 나타내도록 실질적으로 불순물없이 도핑된 폴리실리콘을 포함하고; 그리고
    상기 전도성 반도체 재료 상호 연결부는 전도성을 나타내도록 불순물이 도핑되는 폴리실리콘을 포함하는, 집적 조립체.
  45. 제42항에 있어서, 상기 비전도성 반도체 재료와 액세스 디바이스 사이의 절연 재료를 더 포함하되;
    상기 절연 재료는 상기 디지트 라인 접촉 영역과 수직으로 정렬되는 추가의 개구를 포함하고; 그리고
    상기 디지트 라인의 상기 전도성 상호 연결부는 상기 추가의 개구를 추가로 관통하는, 집적 조립체.
  46. 제45항에 있어서, 상기 비전도성 반도체 재료와 상기 디지트 라인 사이의 추가의 절연 재료를 더 포함하되;
    상기 추가의 절연 재료는 상기 디지트 라인 접촉 영역과 수직으로 정렬되는 더욱 추가의 개구를 포함하고; 그리고
    상기 디지트 라인의 상기 전도성 상호 연결부는 상기 더욱 추가의 개구를 추가로 관통하는, 집적 조립체.
  47. 집적 조립체로서,
    각각이 디지트 라인 접촉 영역을 포함하는 복수의 액세스 트랜지스터;
    상기 복수의 액세스 트랜지스터 위에 있는 비전도성 재료로서, 절연 재료, 및 상기 절연 재료 위의 비전도성 반도체 재료를 포함하고, 상기 복수의 액세스 트랜지스터 중 연관된 액세스 트랜지스터의 디지트 라인 접촉 영역의 적어도 일부를 노출시키는 복수의 개구를 포함하는, 상기 비전도성 재료;
    상기 복수의 액세스 트랜지스터 중 연관된 액세스 트랜지스터의 디지트 라인 접촉 영역의 적어도 일부와의 전기적 접촉을 만들도록 상기 복수의 개구 중 연관된 개구에 각각 있는 복수의 전도성 반도체 재료 상호 연결부로서, 상기 복수의 전도성 반도체 재료 상호 연결부의 각각은 상기 복수의 전도성 반도체 재료 상호 연결부의 각각이 상기 비전도성 반도체 재료와 접촉하지 않도록 상기 복수의 개구 중 연관된 개구의 일부를 남기도록 오목화되는, 상기 복수의 전도성 반도체 재료 상호 연결부; 및
    상기 비전도성 재료 위에 있는 적어도 하나의 디지트 라인으로서, 상기 복수의 개구 중 연관된 개구의 부분을 채우도록 아래쪽으로 각각 돌출된 복수의 전도성 상호 연결부를 포함하는, 상기 적어도 하나의 디지트 라인을 포함하는, 집적 조립체.
  48. 제47항에 있어서, 상기 적어도 하나의 디지트 라인과 상기 복수의 전도성 상호 연결부의 각각은 금속을 포함하는, 집적 조립체.
  49. 제47항에 있어서, 상기 비전도성 재료는 상기 비전도성 반도체 재료 위에 있는 추가의 절연 재료를 더 포함하는, 집적 조립체.
  50. 제48항에 있어서, 상기 비전도성 반도체 재료는 전도성이 없다는 것을 나타내도록 실질적으로 불순물없이 도핑된 폴리실리콘을 포함하고, 상기 전도성 반도체 재료 상호 연결부의 각각은 전도성을 나타내도록 불순물이 도핑된 폴리실리콘을 포함하는, 집적 조립체.
  51. 제48항에 있어서, 상기 복수의 액세스 트랜지스터의 각각은 전하 저장 디바이스 접촉 영역을 더 포함하고; 그리고
    상기 집적 조립체는 상기 복수의 액세스 트랜지스터의 연관된 액세스 트랜지스터의 전하 저장 디바이스 접촉 영역에 각각 결합된 복수의 전하 저장 디바이스를 더 포함하는, 집적 조립체.
  52. 제51항에 있어서, 상기 복수의 전하 저장 디바이스의 각각은 커패시터를 포함하는, 집적 조립체.
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