KR20200130616A - 전자 장치 및 전자 장치 제조 방법 - Google Patents

전자 장치 및 전자 장치 제조 방법 Download PDF

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KR20200130616A
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이정호
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박소연
이동현
임형철
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Abstract

본 발명의 전자 장치는 표시 유닛 및 입력 감지 유닛을 포함한다. 표시 유닛은 복수의 절연층들, 신호 라인, 신호 라인의 말단에 연결된 패드, 회로 소자들을 포함하고, 복수의 절연층들 중 제1 절연층은 회로 소자들을 커버하고 회로 소자들의 적어도 일부를 노출시킨다. 입력 감지 유닛은 제1 도전층, 제2 도전층, 및 제1 도전층 및 상기 제2 도전층 사이에 배치되고 제1 도전층의 적어도 일부를 노출시키는 제2 절연층을 포함한다. 신호 라인의 상기 말단과 상기 패드 사이의 패드 절연층의 최대 두께는 제1 절연층의 두께 및 제2 절연층의 두께의 합보다 크다.

Description

전자 장치 및 전자 장치 제조 방법{ELECTRONIC APPARATUS AND FABRICATING METHOD OF ELECTRONIC APPARATUS}
본 발명은 전자 장치 및 전자 장치 제조 방법에 관한 것으로, 좀 더 구체적으로 표시 장치의 패드 영역에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시 유닛을 포함하는 전자 장치들이 개발되고 있다. 표시 장치들은 입력장치로써 키보드 또는 마우스 등을 포함한다. 또한, 표시 장치들은 입력장치로써 터치 패널과 같은 입력 감지 유닛을 포함할 수 있다.
이러한 전자 장치는 표시 유닛 또는 입력 감지 유닛을 구동하기 위한 회로 기판을 포함한다. 표시 유닛 또는 입력 감지 유닛은 회로 기판을 통해 메인보드에 연결될 수 있다.
본 발명의 일 목적은 회로 기판과 연결되는 패드의 불량을 감소시키는 전자 장치 및 전자 장치 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 전자 장치는 표시 유닛 및 표시 유닛 상에 배치된 입력 감지 유닛을 포함한다. 상기 표시 유닛은 복수의 절연층들, 신호 라인, 상기 신호 라인의 말단에 연결된 패드, 회로 소자들을 포함하고, 상기 복수의 절연층들 중 제1 절연층은 상기 회로 소자들을 커버하고 상기 회로 소자들의 적어도 일부를 노출시킨다. 상기 입력 감지 유닛은 제1 도전층, 감지 패턴들을 포함하는 제2 도전층, 및 상기 제1 도전층 및 상기 제2 도전층 사이에 배치되고 상기 제1 도전층의 적어도 일부를 노출시키는 제2 절연층을 포함한다. 상기 신호 라인의 상기 말단과 상기 패드 사이에 배치된 절연층은 패드 절연층으로 정의되고, 상기 패드 절연층의 최대 두께는 상기 제1 절연층의 두께 및 상기 제2 절연층의 두께의 합보다 크다.
상기 신호 라인의 두께는 상기 회로 소자들 중 트랜지스터의 게이트의 두께에 대응될 수 있다.
상기 신호 라인의 두께는 상기 회로 소자들 중 커패시터의 전극의 두께에 대응될 수 있다.
상기 복수의 절연층들 중 제3 절연층은 상기 회로 소자들 중 커패시터의 제1 도전 패턴 및 제2 도전 패턴 사이에 배치되고, 상기 패드 절연층은 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층을 포함할 수 있다.
상기 패드 절연층에 컨택 홀이 정의되고, 상기 컨택 홀을 통하여 상기 패드가 상기 신호 라인의 상기 말단에 접속될 수 있다.
상기 입력 감지 유닛은 상기 표시 유닛 및 상기 제1 도전층 사이에 배치되는 제3 절연층을 더 포함하고, 상기 패드 절연층은 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층을 포함할 수 있다.
상기 패드의 두께는 상기 제2 도전층의 두께에 대응될 수 있다.
상기 전자 장치는 상기 베이스 기판 상에 배치되고, 상기 패드들과 중첩되고, 상기 패드들과 접속되는 전자 회로를 더 포함할 수 있다.
상기 패드 절연층은 상기 신호 라인의 상기 말단 및 상기 패드와 중첩하고, 상기 최대 두께를 갖는 제1 부분, 상기 신호 라인의 상기 말단 및 상기 패드와 중첩하고, 상기 최대 두께보다 작은 두께를 갖는 제2 부분을 포함할 수 있다. 상기 제2 부분에 컨택 홀이 정의되고, 상기 컨택 홀을 통하여 상기 패드가 상기 신호 라인의 상기 말단에 접속될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 활성 영역 및 주변 영역을 포함하는 베이스 기판, 상기 활성 영역 상에 배치되는 회로 소자들, 상기 회로 소자들에 연결되는 신호 라인들, 상기 회로 소자들 및 상기 신호 라인들을 커버하고, 상기 회로 소자들의 일부 및 상기 신호 라인들의 말단의 일부를 노출시키는 제1 절연층, 상기 활성 영역 상에 배치되고 상기 회로 소자들 중 일부와 연결되는 발광 소자를 포함하는 표시 소자층, 상기 표시 소자층 상에 배치되는 제1 도전층, 상기 제1 도전층을 커버하고, 상기 제1 도전층의 일부 및 상기 신호 라인들의 상기 말단의 일부를 노출시키는 제2 절연층, 상기 제2 절연층 상에 배치되고 상기 제1 도전층에 중첩하고 상기 제1 도전층에 연결되는 제2 도전층, 및 상기 주변 영역 상에 배치되고 상기 신호 라인들의 상기 말단에 중첩하고 상기 신호 라인들의 상기 말단에 접속되는 패드들을 포함한다.
상기 제1 절연층 및 제2 절연층에 컨택 홀이 정의되고, 상기 컨택 홀을 통하여 상기 패드가 상기 신호 라인의 상기 말단에 접속될 수 있다.
상기 전자 장치는 상기 회로 소자들 중 커패시터의 유전체에 대응되고, 상기 신호 라인들의 상기 말단의 일부를 노출시키는 제3 절연층을 더 포함할 수 있다.
상기 전자 장치는 상기 표시 소자층 및 상기 제1 도전층 사이에 배치되고, 상기 신호 라인들의 상기 말단의 일부를 노출시키는 제3 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치 제조 방법은 베이스 기판 상에 회로 소자를 형성하는 단계, 상기 베이스 기판 상에 신호 라인을 형성하는 단계, 상기 회로 소자 및 상기 신호 라인을 커버하는 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 발광 소자를 포함하는 표시 소자층을 형성하는 단계, 상기 표시 소자층 상에 제1 도전층을 형성하는 단계, 상기 제1 절연층 및 상기 제1 도전층을 커버하는 제2 절연층을 형성하는 단계, 상기 제1 도전층에 중첩하는 제1 영역에 상기 제1 및 제2 절연층들을 관통하는 제1 컨택 홀을 형성하는 단계, 상기 신호 라인의 말단에 중첩하는 제2 영역에 상기 제1 및 제2 절연층들을 관통하는 제2 컨택 홀을 형성하는 단계, 상기 제1 영역에 중첩하는 제2 도전층을 형성하는 단계, 및 상기 제2 영역에 중첩하는 패드를 형성하는 단계를 포함한다.
상기 회로 소자를 형성하는 단계는, 반도체 패턴을 형성하는 단계, 및 상기 반도체 패턴과 중첩하도록 게이트를 형성하는 단계를 포함하고, 상기 게이트는 상기 신호 라인과 함께 형성될 수 있다.
상기 회로 소자를 형성하는 단계는, 커패시터의 제1 도전 패턴을 형성하는 단계, 및 상기 커패시터의 제2 도전 패턴을 형성하는 단계를 포함하고, 상기 제1 도전 패턴 또는 상기 제2 도전 패턴은 상기 신호 라인과 함께 형성될 수 있다.
상기 제2 도전층은 감지 패턴들을 포함하고, 상기 제2 도전층은 상기 패드와 함께 형성될 수 있다.
상기 제1 컨택 홀은 상기 제2 컨택 홀과 함께 형성될 수 있다.
상기 방법은 상기 제1 절연층을 형성하는 단계 이후에, 상기 회로 소자에 중첩하는 제3 영역에 제3 컨택 홀을 형성하는 단계, 및 상기 제1 절연층을 형성하는 단계 이후에, 상기 제2 영역에 중첩하는 제4 영역에 상기 제1 절연층의 두께를 감소시키는 단계를 더 포함할 수 있다.
상기 제3 컨택홀을 형성하는 단계 및 상기 제1 절연층의 두께를 감소시키는 단계는 동시에 수행될 수 있다. 풀 톤 마스크에 기초하여 상기 제1 절연층의 상기 제3 영역을 에칭하여 상기 제3 컨택 홀이 형성되고, 하프 톤 마스크에 기초하여 상기 제1 절연층의 상기 제4 영역을 에칭하여 상기 제4 컨택 홀이 형성될 수 있다.
상술한 바에 따르면, 표시 소자층의 공정 시에 신호 라인의 말단이 외부에 노출되지 않을 수 있다. 따라서, 표시 소자층의 공정에 사용되는 은이 포함된 에칭액이 패드 영역에서 환원되지 않고, 패드의 불량이 감소할 수 있다.
또한, 상술한 바에 따르면, 표시 유닛 및 입력 감지 유닛의 공정과 함께 패드들을 형성할 수 있고, 패널 상에 직접 회로 기판이 접속되는 전자 장치의 불량이 감소할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1b는 도 1a에 도시된 전자 장치의 분해 사시도이다.
도 2는 도 1의 전자 패널의 예시적인 분해 사시도이다.
도 3은 도 2의 I-I'에 대응되는 예시적인 단면도이다.
도 4는 본 발명의 일 실시예에 따른 도 2의 II-II'에 대응되는 단면도이다.
도 5a 및 도 5c는 도 4에서 설명된 패드들을 제조하는 방법을 설명하기 위한 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 도 2의 II-II'에 대응되는 단면도이다.
도 6b는 도 6a의 패드 영역의 확대도이다.
도 7a 내지 도 7d는 도 6b에서 설명된 절연층의 두께를 감소시키는 방법을 설명하기 위한 단면도이다.
도 8a 내지 도 8c는 도 7a 내지 도 7d에 따라 절연층의 두께를 감소시키는 동안, 표시 유닛의 제조 방법을 설명하기 위한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. . 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대 또는 축소하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
“아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 1b는 도 1a에 도시된 전자 장치의 분해 사시도이다. 도 1a를 참조하면, 전자 장치(EA)는 전면(FS)에 영상(IM)을 표시할 수 있다. 전면(FS)은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면에 평행한 것으로 정의될 수 있다. 전면(FS)은 투과 영역(TA) 및 투과 영역(TA)에 인접한 베젤 영역(BZA)을 포함한다.
전자 장치(EA)는 투과 영역(TA)에 영상(IM)을 표시한다. 영상(IM)은 정적 영상과 동적 영상 중 적어도 어느 하나를 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 시계 및 복수의 아이콘들이 도시되었다. 투과 영역(TA)은 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행하고 둥근 꼭지점들을 가진 사각 형상으로 도시되나, 이에 제한되지 않고, 투과 영역(TA)은 다양한 형상을 가질 수 있다.
베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 특정 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다.
전면(FS)의 법선 방향은 전자 장치(EA)의 두께 방향(DR3, 이하, 제3 방향)에 대응될 수 있다. 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 부재들 각각의 전면과 배면은 제3 방향(DR3)에서 서로 대향된다. 한편, 제1 내지 제3 방향들(DR1, DR2 DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
전자 장치(EA)는 외부에서 인가되는 사용자의 입력(TC)을 감지할 수 있다. 사용자의 입력(TC)은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 전자 장치(EA)는 전자 장치(EA)에 접촉하는 입력은 물론, 근접하거나 인접하는 입력을 감지할 수도 있다. 사용자의 입력(TC)은 전면에 인가되는 사용자의 손으로 도시되나, 이는 예시적으로 도시한 것이고, 상술한 바와 같이 사용자의 입력(TC)은 다양한 형태로 제공될 수 있다. 또한, 전자 장치(EA)는 전자 장치(EA)의 구조에 따라 전자 장치(EA)의 측면이나 배면에 인가되는 사용자의 입력(TC)을 감지할 수도 있다.
도 1b를 참조하면, 전자 장치(EA)는 윈도우(100), 전자 패널(200), 회로 기판(300), 및 외부 케이스(400)를 포함할 수 있다. 윈도우(100)와 외부 케이스(400)는 결합되어 전자 장치(EA)의 외관을 형성한다.
윈도우(100)는 전자 패널(200) 상에 배치되어 전자 패널(200)의 전면(IS)을 커버한다. 윈도우(100)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(100)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(100)는 다층 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(100)는 접착제로 결합된 복수 개의 플라스틱 필름의 적층 구조를 가지거나, 접착제로 결합된 유리 기판과 플라스틱 필름의 적층 구조를 가질 수도 있다.
윈도우(100)는 외부에 노출되는 전면(FS)을 포함한다. 전자 장치(EA)의 전면(FS)은 실질적으로 윈도우(100)의 전면(FS)에 의해 정의될 수 있다. 구체적으로, 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 투과 영역(TA)은 활성 영역(AA)에 대응되는 형상을 가질 수 있다. 예를 들어, 투과 영역(TA)은 활성 영역(AA)의 전면 또는 적어도 일부와 중첩할 수 있다. 전자 패널(200)의 활성 영역(AA)에 표시되는 영상(IM)은 투과 영역(TA)을 통해 외부에서 시인될 수 있다.
베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의한다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 윈도우(100)가 유리 또는 플라스틱 기판으로 제공되는 경우, 베젤 영역(BZA)은 유리 또는 플라스틱 기판의 일면 상에 인쇄되거나 증착된 컬러층에 의해 형성되거나, 유리 또는 플라스틱 기판을 착색하여 형성될 수 있다. 베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 전자 패널(200)의 주변 영역(NAA)을 커버하여 주변 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다. 다만, 이에 제한되지 않고, 베젤 영역(BZA)은 생략될 수도 있다.
전자 패널(200)은 이미지(IM)를 표시하고 외부 입력(TC)을 감지할 수 있다. 본 발명에 따르면, 하나의 전자 패널(200)로 영상(IM)을 표시하고 동시에 외부 입력(TC)을 감지할 수 있는 사용 환경을 가진 전자 장치(EA)가 제공될 수 있다. 이에 따라, 전자 장치(EA)의 두께가 감소되고 조립성이 향상된 전자 장치(EA)가 제공될 수 있다. 전자 패널의 구체적인 구조는 도 2에서 후술된다.
전자 패널(200)은 평면상에서 구분되는 활성 영역(AA) 및 주변 영역(NAA)을 포함할 수 있다. 활성 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 일례로, 활성 영역(AA)은 영상(IM)이 표시되는 영역이며, 동시에 외부 입력(TC)이 감지되는 영역일 수 있다. 다만, 이에 제한되지 않고, 활성 영역(AA) 내에서 이미지(IM)가 표시되는 영역과 외부 입력(TC)이 감지되는 영역이 서로 분리될 수도 있다.
주변 영역(NAA)은 활성 영역(AA)에 인접한다. 주변 영역(NAA)은 활성 영역(AA)의 가장 자리를 에워쌀 수 있다. 다만, 이에 제한되지 않고, 주변 영역(NAA)은 활성 영역(AA)의 가장 자리 중 일부에만 인접할 수도 있다. 주변 영역(NAA)에는 활성 영역(AA)에 전기적 신호를 제공하는 각종 신호 라인들, 패드들, 또는 전자 소자 등이 배치될 수 있다. 주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되어 외부에서 시인되지 않을 수 있다.
회로 기판(300)은 전자 패널(200)에 연결될 수 있다. 회로 기판(300)은 전자 패널(200)의 주변 영역(NAA)에 배치될 수 있다. 회로 기판(300)은 COP(Chip On Panel) 방식으로 패드들을 통하여 전자 패널(200)에 접속될 수 있다. 다만, 이에 제한되지 않고, 회로 기판(300)은 연성 회로 기판을 통하여 전자 패널(200)에 연결될 수도 있다.
회로 기판(300)은 신호 라인들 및 전자 소자들을 포함할 수 있다. 전자 소자들은 신호 라인들에 접속되어 전자 패널(200)과 전기적으로 연결될 수 있다. 전자 소자들은 각종 전기적 신호들, 예를 들어 영상(IM)을 생성하기 위한 신호나 외부 입력(TC)을 감지하기 위한 신호를 생성하거나 감지된 신호를 처리한다. 일례로, 회로 기판(300)은 영상(IM)을 생성하기 위한 데이터 전압을 제공할 수 있다. 일례로, 회로 기판(300)은 생성 및 처리하기 위한 신호들마다 복수로 구비될 수도 있다.
외부 케이스(400)는 전자 패널(200)의 하 측에 배치된다. 외부 케이스(400)는 전자 패널(200)에 비해 상대적으로 강성을 가진 물질을 포함할 수 있다. 예를 들어, 외부 케이스(400)는 글라스, 플라스틱, 메탈로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 외부 케이스(400)는 전자 패널(200) 및 회로 기판(300)에 수용 공간을 제공하여 외부 충격으로부터 보호할 수 있다.
도 2는 도 1의 전자 패널의 예시적인 분해 사시도이다. 도 2를 참조하면, 전자 패널(200)은 표시 유닛(210) 및 입력 감지 유닛(220)을 포함한다. 표시 유닛(210)은 활성 영역(AA)에 영상(IM)을 생성하여 표시할 수 있다. 표시 유닛(210)은 베이스 기판(SUB), 복수의 신호 라인들(GL, DL, PL, RL), 화소(PX), 및 패드들(PD)을 포함할 수 있다.
베이스 기판(SUB)은 전자 패널(200)의 평면상에서의 형상에 대응될 수 있다. 베이스 기판(SUB)은 강성이거나, 벤딩 가능하도록 연성일 수 있다. 일례로, 베이스 기판(SUB)은 절연성 폴리머 필름일 수 있다.
신호 라인들(GL, DL, PL, RL)은 베이스 기판(SUB) 상에 배치된다. 신호 라인들(GL, DL, PL, RL)은 게이트 라인(GL), 데이터 라인(DL), 전원 라인(PL), 및 라우팅 배선들(RL)을 포함할 수 있다. 게이트 라인(GL), 데이터 라인(DL), 및 전원 라인(PL)은 각각 서로 상이한 전기적 신호를 전달할 수 있다.
게이트 라인(GL)은 제1 방향(DR1)을 따라 연장될 수 있다. 게이트 라인(GL)은 복수로 제공되어 제2 방향(DR2)을 따라 서로 이격되어 배열될 수 있으나, 설명의 편의상 단일의 게이트 라인(GL)이 예시적으로 도시된다. 게이트 라인(GL)은 게이트 구동 회로(미도시)를 통해 게이트 신호를 수신하여 화소(PX)에 제공할 수 있다.
데이터 라인(DL)은 제2 방향(DR2)을 따라 연장될 수 있다. 데이터 라인(DL)은 게이트 라인(GL)과 전기적으로 절연될 수 있다. 데이터 라인(DL)은 복수로 제공되어 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있으나, 설명의 편의상 단일의 데이터 라인(DL)을 예시적으로 도시된다. 데이터 라인(DL)은 화소(PX)에 데이터 신호를 제공한다. 일례로, 데이터 신호는 도 1b의 회로 기판(300)으로부터 제공될 수 있다.
전원 라인(PL)은 제2 방향(DR2)을 따라 연장된다. 전원 라인(PL)은 게이트 라인(GL) 및 데이터 라인(DL)과 전기적으로 절연될 수 있다. 전원 라인(PL)은 복수로 제공되어 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있으나, 설명의 편의상 단일의 전원 라인(PL)이 예시적으로 도시된다. 전원 라인(PL)은 화소(PX)에 전원 신호를 제공할 수 있다.
라우팅 배선들(RL)은 주변 영역(NAA)에 배치된다. 라우팅 배선들(RL)은 각각 패드들(PD)과 패드들(PD)에 대응되는 신호 라인들을 연결한다. 신호 라인들은 데이터 라인(DL), 게이트 라인(GL), 게이트 구동 회로(미도시)에 연결되는 라인, 및 전원 라인(PL)에 연결되는 라인 등을 포함할 수 있다. 도 2에 제한되지 않고, 라우팅 배선들(RL)은 대응되는 신호 라인들과 연결된 일체의 형상을 가질 수도 있다.
화소(PX)는 전기적 신호에 따라 광을 표시하여 영상(IM)을 구현한다. 화소(PX)는 복수로 제공될 수 있으나, 설명의 편의상 단일의 화소(PX)를 예시적으로 도시하였다. 한편, 본 발명의 일 실시예에 따른 화소(PX)는 다양한 회로로 구현될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
화소(PX)는 게이트 라인(GL)을 통하여 제공되는 게이트 신호에 기초하여, 데이터 라인(DL)을 통하여 제공되는 데이터 신호를 수신할 수 있다. 이를 위하여, 화소(PX)는 스위칭 트랜지스터를 포함할 수 있다. 데이터 신호와 전원 신호 사이의 차이에 기초하여 화소(PX) 내에 전하량이 충전될 수 있다. 이를 위하여, 화소(PX)는 커패시터를 포함할 수 있다. 화소(PX)는 전하량에 기초하여 광을 발생시키는 발광 소자를 포함할 수 있다. 또한, 화소(PX)는 전하량에 기초하여 발광 소자에 흐르는 전류를 제어하기 위한 구동 트랜지스터를 포함할 수 있다. 화소(PX)의 구체적인 단면 구조는 도 3에서 후술된다.
패드들(PD)은 표시 유닛(210)의 주변 영역(NAA)에 배치될 수 있으며, 패드 영역으로 정의된 주변 영역(NAA)의 일측에 배치될 수 있다. 패드들(PD)은 회로 기판(300)과 연결될 수 있다. 일례로, 패드들(PD) 및 회로 기판(300)은 이방성 도전 필름 등과 같은 도전성 부재를 통하여 전기적으로 연결될 수 있다. 표시 패드들(PDP) 및 감지 패드들(PDT)을 주변 영역(NAA)의 일측에 제공함으로써, 회로 기판(300)을 통해 표시 유닛(210)과 입력 감지 유닛(220)이 동시에 구동될 수 있다. 이 경우, 조립성이 용이해지고 공정이 단순해질 수 있다.
패드들(PD)은 표시 패드들(PDD) 및 감지 패드들(PDT)을 포함할 수 있다. 표시 패드들(PDD)은 표시 유닛(210)에 전기적 신호를 제공할 수 있다. 예를 들어, 표시 패드들(PDD)은 데이터 라인(DL)에 연결된 패드, 전원 라인(PL)에 연결된 패드, 및 게이트 구동 회로(미도시)에 연결된 패드를 포함할 수 있다. 감지 패드들(PDT)은 입력 감지 유닛(220)에 전기적 신호를 제공할 수 있다. 예를 들어, 감지 패드들(PDT)은 입력 감지 유닛(220)의 감지 단자들(TP)에 각각 연결될 수 있다.
패드들(PD) 각각의 적층 구조 및 구성 물질들은 서로 구분되지 않고, 동일한 공정을 통하여 형성될 수 있다. 즉, 표시 패드들(PDD) 및 감지 패드들(PDT)은 서로 구분되지 않고, 동일한 공정을 통하여 형성될 수 있다. 패드들(PD)의 구체적인 공정은 후술된다.
입력 감지 유닛(220)은 표시 유닛(210) 상에 배치된다. 입력 감지 유닛(220)은 도 1a와 같은 외부 입력(TC)을 감지하여 외부 입력(TC)의 위치나 세기 정보를 얻을 수 있다. 입력 감지 유닛(220)은 복수의 감지 전극들(TE1, TE2), 복수의 감지 라인들(SL1, SL2), 및 감지 단자들(TP)을 포함할 수 있다.
감지 전극들(TE1, TE2)은 활성 영역(AA)에 배치될 수 있다. 감지 전극들(TE1, TE2)은 서로 상이한 전기적 신호를 수신하는 제1 감지 전극(TE1) 및 제2 감지 전극(TE2)을 포함할 수 있다. 입력 감지 유닛(220)은 제1 감지 전극(TE1)과 제2 감지 전극(TE2) 사이의 정전 용량의 변화를 통해 외부 입력(TC)에 대한 정보를 얻을 수 있다.
제1 감지 전극(TE1)은 제2 방향(DR2)을 따라 연장된다. 제1 감지 전극(TE1)은 복수로 제공되어 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있다. 제1 감지 전극(TE1)은 제2 방향(DR2)을 따라 배열된 복수의 제1 감지 패턴들(SP1) 및 복수의 제1 연결 패턴들(BP1)을 포함할 수 있다. 제1 감지 패턴들(SP1)과 제1 연결 패턴들(BP1)은 제2 방향(DR2)을 따라 교번하여 배열될 수 있다. 제1 연결 패턴들(BP1) 각각은 제1 감지 패턴들(SP1) 중 인접하는 두 개의 패턴들을 연결한다.
제2 감지 전극(TE2)은 제1 방향(DR1)을 따라 연장된다. 제2 감지 전극(TE2)은 복수로 제공되어 제2 방향(DR2)을 따라 서로 이격되어 배열될 수 있다. 제2 감지 전극(TE2)은 제1 방향(DR1)을 따라 배열된 복수의 제2 감지 패턴들(SP2) 및 복수의 제2 연결 패턴들(BP2)을 포함할 수 있다. 제2 감지 패턴들(SP2)과 제2 연결 패턴들(BP2)은 제1 방향(DR1)을 따라 교번하여 배열될 수 있다. 제2 연결 패턴들(BP2) 각각은 제2 감지 패턴들(SP2) 중 인접하는 두 개의 패턴들을 연결한다.
일례로, 제1 연결 패턴들(BP1)과 제2 연결 패턴들(BP2)은 서로 다른 층 상에 배치되고 제1 감지 패턴들(SP1)과 제2 감지 패턴들(SP2)은 서로 동일한 층 상에 배치될 수 있다. 예를 들어, 제1 연결 패턴들(BP1)은 제2 연결 패턴들(BP2), 제1 감지 패턴들(SP1), 및 제2 감지 패턴들(SP2)과 다른 층 상에 배치되고, 제2 연결 패턴들(BP2), 제1 감지 패턴들(SP1), 및 제2 감지 패턴들(SP2)은 서로 동일한 층 상에 배치될 수 있다. 다만, 이에 제한되지 않고, 제1 연결 패턴들(BP1)이 제1 감지 패턴들(SP1) 및 제2 감지 패턴들(SP2)과 동일한 층 상에 배치되거나, 제1 감지 전극(TE1)과 제2 감지 전극(TE2)이 서로 다른 층 상에 배치될 수도 있다.
감지 라인들(SL1, SL2) 및 감지 단자들(TP)은 주변 영역(NAA)에 배치된다. 감지 단자들(TP)은 감지 라인들(SL1, SL2)에 각각 연결된다. 감지 단자들(TP)은 감지 패드들(PDT)에 연결된다. 감지 라인들(SL1, SL2)은 제1 감지 라인(SL1) 및 제2 감지 라인(SL2)을 포함할 수 있다. 제1 감지 라인(SL1)은 외부에서 제공되는 전기적 신호를 제1 감지 전극(TE1)에 전달할 수 있다. 제2 감지 라인(SL2)은 외부에서 제공되는 전기적 신호를 제2 감지 전극(TE2)에 전달할 수 있다.
도 3은 도 2의 I-I'에 대응되는 예시적인 단면도이다. 도 3은 도 2의 화소(PX)에 대응되는 영역의 표시 유닛(210) 및 입력 감지 유닛(220)의 단면도일 수 있다. 도 3의 단면도는 예시적인 것으로 이해될 것이고, 화소(PX)에 대한 단면도의 형태는 단면의 위치에 따라 다를 수 있다. 예를 들어, 단면의 위치에 따라 컨택 홀의 위치, 패턴들 사이의 연결 관계, 절연층의 배치들이 달라질 수 있다.
도 3을 참조하면, 표시 유닛(210)은 베이스 기판(SUB), 발광 소자를 구동하기 위한 다양한 회로 소자들을 포함하는 회로 소자층, 발광 소자를 포함하는 표시 소자층, 및 봉지층(TFE)을 포함할 수 있다. 및 베이스 기판(SUB)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스 기판(BS)은 폴리 이미드(Polyimide, PI)와 같은 벤딩 가능한 물질을 포함할 수 있다. 또는, 베이스 기판은 유리 또는 플라스틱과 같은 강성의 물질을 포함할 수 있다.
회로 소자층은 절연층들(211~215), 반도체 패턴들(SP-1, SP-2), 도전 패턴들(GT1-1, GT1-2, GT2), 연결 패턴들(E1-1, E1-2, E2)을 포함할 수 있다. 복수의 절연층들(211~215), 반도체 패턴들(SP-1, SP-2), 도전 패턴들(GT1-1, GT1-2, GT2), 연결 패턴들(E1-1, E1-2, E2)은 상술된 화소(PX)에 포함된 트랜지스터들 또는 커패시터를 형성하는데 이용된다. 도시되지 않았으나, 회로 소자층은 베이스 기판(SUB) 상에 배치되는 버퍼층을 더 포함할 수 있다. 버퍼층은 적어도 하나의 무기층을 포함할 수 있고, 베이스 기판(SUB)과 반도체 패턴들(SP-1, SP-2) 사이의 결합력을 향상시킬 수 있다.
반도체 패턴들(SP-1, SP-2)은 베이스 기판(SUB) (및 버퍼층(미도시)) 상에 배치된다. 반도체 패턴들(SP-1, SP-2)은 폴리실리콘을 포함할 수 있으나 이에 제한되지 않고, 비정질실리콘 또는 금속 산화물을 포함할 수도 있다. 반도체 패턴들(SP-1, SP-2)은 화소(PX)에 걸쳐 특정한 규칙을 갖도록 배열될 수 있다. 반도체 패턴들(SP-1, SP-2)은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. 일례로, P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함할 수 있다.
도핑영역의 전도성은 비-도핑영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 가질 수 있다. 비-도핑영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 대응될 수 있다. 다시 말해, 반도체 패턴들(SP-1, SP-2)의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결전극 또는 연결 신호라인일 수 있다.
제1 절연층(211)은 베이스 기판(SUB) (및 버퍼층(미도시)) 및 반도체 패턴들(SP-1, SP-2) 상에 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX, 도 2 참조)에 공통으로 중첩하며, 반도체 패턴들(SP-1, SP-2)을 커버한다. 제1 절연층(211)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 일례로, 제1 절연층(211)은 단층의 실리콘 옥사이드층일 수 있다. 다만, 이에 제한되지 않고, 제1 절연층(211)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
제1 도전 패턴들(GT1-1, GT1-2)은 제1 절연층(211) 상에 배치된다. 제1 도전 패턴들(GT1-1, GT1-2)은 금속 패턴의 일부일 수 있다. 일례로, 제1 도전 패턴들(GT1-1, GT1-2)은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있으나, 이에 제한되지 않는다. 제1 도전 패턴들(GT1-1, GT1-2)은 반도체 패턴들(SP-1, SP-2)에 각각 중첩한다. 제1 도전 패턴들(GT1-1, GT1-2)은 반도체 패턴들(SP-1, SP-2)에 흐르는 전류 등을 제어하는 게이트일 수 있다. 중첩한다. 반도체 패턴들(SP-1, SP-2)을 도핑하는 공정에서 제1 도전 패턴들(GT1-1, GT1-2)는 마스크와 같을 수 있다.
제2 절연층(212)은 제1 절연층(211) 및 제1 도전 패턴들(GT1-1, GT1-2) 상에 배치된다. 제2 절연층(212)은 복수 개의 화소들(PX, 도 2 참조)에 공통으로 중첩하며, 제1 도전 패턴들(GT1-1, GT1-2)을 커버한다. 제2 절연층(212)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 일례로, 제2 절연층(212)은 단층의 실리콘 나이트라이드층일 수 있으나, 이에 제한되지 않는다.
제2 도전 패턴(GT2)은 제2 절연층(212) 상에 배치된다. 제2 도전 패턴(GT2)은 제1 도전 패턴들(GT1-1, GT1-2) 중 적어도 하나(GT1-1)와 중첩하여, 도 2에서 설명된 커패시터를 정의할 수 있다. 이 경우, 제2 절연층(212)은 커패시터의 유전체일 수 있고, 제1 및 제2 도전 패턴들(GT1-1, GT2)은 커패시터의 전극들일 수 있다. 제2 도전 패턴(GT2)은 금속 패턴의 일부일 수 있다. 일례로, 제2 도전 패턴(GT2)은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있으나, 이에 제한되지 않는다.
제3 절연층(213)은 제2 절연층(212) 및 제2 도전 패턴(GT2) 상에 배치된다. 제3 절연층(213)은 복수 개의 화소들(PX, 도 2 참조)에 공통으로 중첩하며, 제2 도전 패턴(GT2)을 커버한다. 제3 절연층(213)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 일례로, 제3 절연층(213)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있으나, 이에 제한되지 않는다.
중간 연결 패턴들(E1-1, E1-2)은 제1 내지 제3 절연층들(211~213) 중 적어도 하나를 관통하여 반도체 패턴들(SP-1, SP-2) 또는 도전 패턴들(GT1-1, GT1-2, GT2) 중 적어도 하나와 연결될 수 있다. 제1 내지 제3 절연층들(211~213) 중 적어도 하나를 관통하도록, 컨택 홀들이 형성될 수 있고, 컨택 홀들을 통하여 중간 연결 패턴들(E1-1, E1-2) 각각은 해당 반도체 패턴 또는 도전 패턴에 연결될 수 있다. 예를 들어, 중간 연결 패턴들(E1-1, E1-2) 중 어느 하나(E1-1)는 게이트 신호를 게이트에 전달하도록 제1 도전 패턴(GT1-1)에 연결될 수 있다. 예를 들어, 중간 연결 패턴들(E1-1, E1-2) 중 다른 하나(E1-2)는 반도체 패턴(SP-2)의 드레인 (또는 소스)에 연결되어 트랜지스터에 흐르는 전류를 다른 전자 소자로 전달할 수 있다. 일례로, 중간 연결 패턴들(E1-1, E1-2)은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있으나, 이에 제한되지 않는다.
제4 절연층(214)은 제3 절연층(213) 및 중간 연결 패턴들(E1-1, E1-2) 상에 배치된다. 제4 절연층(214)은 복수 개의 화소들(PX, 도 2 참조)에 공통으로 중첩하며, 중간 연결 패턴들(E1-1, E1-2)을 커버한다. 제4 절연층(214)은 유기층일 수 있다. 제4 절연층(214)은 평탄면을 제공할 수 있다.
상부 연결 패턴(E2)은 제4 절연층(214)을 관통하여 중간 연결 패턴들(E1-1, E1-2) 중 적어도 하나와 연결될 수 있다. 제4 절연층(214)을 관통하도록, 컨택 홀이 형성될 수 있다. 예를 들어, 상부 연결 패턴(E2)은 전류를 발광 소자에 전달하도록 중간 연결 패턴(E1-2)에 연결될 수 있다. 일례로, 상부 연결 패턴(E2)은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있으나, 이에 제한되지 않는다.
제5 절연층(215)은 제4 절연층(214) 및 상부 연결 패턴(E2) 상에 배치된다. 제5 절연층(215)은 복수 개의 화소들(PX, 도 2 참조)에 공통으로 중첩하며, 상부 연결 패턴(E2)을 커버한다. 제5 절연층(215)은 유기층일 수 있다. 제5 절연층(215)은 평탄면을 제공할 수 있다. 제5 절연층(215)에 컨택 홀이 형성될 수 있고, 컨택 홀을 통하여 상부 연결 패턴(E2)은 표시 소자층에 전기 신호를 전달할 수 있다.
표시 소자층은 제1 전극(AE), 발광층(EML), 제2 전극(CE), 및 화소 정의막(PDL)을 포함할 수 있다. 제1 전극(AE), 발광층(EML), 및 제2 전극(CE)은 발광 소자를 정의할 수 있다. 도시되지 않았으나, 제1 전극(AE) 및 발광층(EML) 사이에 정공 제어층이 배치될 수 있고, 제2 전극(CE) 및 발광층(EML) 사이에 전자 제어층이 배치될 수 있다.
제1 전극(AE)은 제5 절연층(215) 및 상부 연결 패턴(E2) 상에 배치된다. 제1 전극(AE)은 제5 절연층(215)을 관통하여 상부 연결 패턴(E2)에 연결될 수 있다. 제1 전극(AE)은 발광 소자의 아노드 전극일 수 있다. 제1 전극(AE)은 상부 연결 패턴(E2)으로부터 전기 신호를 수신할 수 있다.
화소 정의막(PDL)은 제5 절연층(215) 및 제1 전극(AE) 상에 배치된다. 화소 정의막(PDL)은 발광 영역에 중첩하는 개구부를 정의할 수 있다. 이러한 개구부는 제1 전극(AE)의 일부를 노출시킬 수 있다.
발광층(EML)은 화소 정의막(PDL)에 의하여 정의되는 개구부에 배치되고, 제1 전극(AE) 상에 배치된다. 발광층(EML)은 유기발광물질을 포함할 수 있으나, 이에 제한되지 않고, 양자점 또는 양자로드 등을 포함할 수 있다. 발광층(EML)은 발광 물질을 포함할 수 있다. 예를 들어, 발광층(EML)은 적색, 녹색, 및 청색을 발광하는 물질들 중 적어도 어느 하나의 물질을 포함할 수 있다. 발광층(EML)은 제1 전극(AE) 및 제2 전극(CE) 사이의 전위 차이에 기초하여 발광될 수 있다.
제2 전극(CE)은 발광층(EML) 및 화소 정의막(PDL) 상에 배치된다. 제2 전극(CE)은 광이 용이하게 출사되도록, 투과성 도전 물질 또는 반 투과성 도전 물질을 포함할 수 있다. 제2 전극(CE)은 복수 개의 화소들(PX, 도 2 참조)에 공통으로 중첩하여 배치될 수 있다.
봉지층(TFE)은 제2 전극(CE) 상에 배치되고, 표시 소자층을 커버한다. 봉지층(TFE)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 봉지층(TFE)은 평탄면을 제공할 수 있다.
입력 감지 유닛(220)은 절연층들(221, 222) 및 도전층들(T1, T2)을 포함할 수 있다. 입력 감지 유닛(220)은 표시 유닛(210) 상에 배치될 수 있다.
제6 절연층(221)은 표시 유닛(210)의 봉지층(TFE) 상에 배치된다. 제6 절연층(221)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 일례로, 제6 절연층(221)은 단층의 실리콘 나이트라이드층일 수 있으나, 이에 제한되지 않는다.
제1 도전층(T1)은 제6 절연층(221) 상에 배치된다. 예를 들어, 제1 도전층(T1)은 도 2의 제1 연결 패턴들(BP1) 또는 제2 연결 패턴들(BP2) 중 하나를 포함할 수 있다. 제1 도전층(T1)은 컨택 홀을 통하여 제2 도전층(T2)과 연결될 수 있다. 제1 도전층(T1)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀 등의 투명 도전층, 및 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금과 같은 금속층들 중 적어도 2이상을 포함할 수 있다. 일례로, 제1 도전층(T1)은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다.
제7 절연층(222)은 제6 절연층(221) 및 제1 도전층(T1) 상에 배치된다. 제7 절연층(222)은 제1 도전층(T1)을 커버한다. 제7 절연층(222)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 일례로, 제7 절연층(222)은 단층의 실리콘 나이트라이드층일 수 있으나, 이에 제한되지 않는다.
제2 도전층(T2)은 제7 절연층(222) 상에 배치된다. 제2 도전층(T2)은 제7 절연층(222)을 관통하여 제1 도전층(T1)과 연결될 수 있다. 제2 도전층(T2)은 도 2의 제1 연결 패턴들(BP1) 또는 제2 연결 패턴들(BP2) 중 하나, 및 제1 감지 패턴들(SP1) 및 제2 감지 패턴들(SP2)을 포함할 수 있다. 제2 도전층(T2)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀 등의 투명 도전층, 및 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금과 같은 금속층들 중 적어도 2이상을 포함할 수 있다. 일례로, 제2 도전층(T2)은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 2의 II-II'에 대응되는 단면도이다. 도 4는 도 2의 패드들(PD)에 대응되는 영역의 단면도일 수 있다. 도 4를 참조하면, 패드들(PD)에 대응되는 영역에서, 도 2의 전자 패널(200)은 베이스 기판(SUB), 복수의 절연층들(211, 212, 213, 221, 222) 및 신호 라인(GT) 및 패드 도전 패턴(TT)를 포함한다.
복수의 절연층들(211, 212, 213, 221, 222)은 베이스 기판(SUB) 상에 배치되고, 적층된다. 도 4의 절연층들 각각의 도면 부호는 도 3의 절연층에 대응된다. 즉, 도 4에 도시된 복수의 절연층들(211, 212, 213, 221, 222) 각각은 도 3의 제1 절연층(211), 제2 절연층(212), 제3 절연층(213), 제6 절연층(221), 및 제7 절연층(222)과 함께 생성된다. 이하에서, 도 3과의 일관된 설명을 위하여, 복수의 절연층들 각각의 명칭은 도 3의 도면 부호와 연관되어 정의될 것이다. 예를 들어, 도 4에 도시된 5개의 절연층들이 제1 내지 제5 절연층들로 설명되지 않고, 도 3의 도면 부호에 대응되는 명칭에 맞게 설명될 것이다.
제1 절연층(211)은 베이스 기판(SUB) 상에 배치된다. 제1 절연층(211)은 도 3의 표시 유닛(210)에서 반도체 패턴들(SP-1, SP-2)을 커버하기 위하여 제1 절연층(211)을 형성할 때, 함께 형성될 수 있다. 따라서, 제1 절연층(211)은 도 3의 제1 절연층(211)에 대응되는 물질을 포함하며, 실질적으로 동일한 두께를 가질 수 있다.
신호 라인(GT)은 제1 절연층(211) 상에 배치된다. 신호 라인(GT)은 도 3의 게이트에 대응되는 제1 도전 패턴들(GT1-1, GT1-2)을 형성할 때, 함께 형성될 수 있다. 따라서, 신호 라인(GT)은 도 3의 제1 도전 패턴들(GT1-1, GT1-2)에 대응되는 물질을 포함하며, 실질적으로 동일한 두께를 가질 수 있다.
제2 절연층(212)은 신호 라인(GT) 및 제1 절연층(211) 상에 배치된다. 제2 절연층(212)은 신호 라인(GT)을 커버한다. 제2 절연층(212)은 도 3에서 제1 도전 패턴들(GT1-1, GT1-2)을 커버하기 위하여 제2 절연층(212)을 형성할 때, 함께 형성될 수 있다. 따라서, 제2 절연층(212)은 도 3의 제2 절연층(212)에 대응되는 물질을 포함하며, 실질적으로 동일한 두께를 가질 수 있다.
제3 절연층(213)은 제2 절연층(212) 상에 배치된다. 제3 절연층(213)은 도 3에서 제2 도전 패턴(GT2)을 커버하기 위하여 제3 절연층(213)을 형성할 때, 함께 형성될 수 있다. 따라서, 제3 절연층(213)은 도 3의 제3 절연층(213)에 대응되는 물질을 포함하며, 실질적으로 동일한 두께를 가질 수 있다. 도시된 바와 달리, 제2 절연층(212) 및 제3 절연층(213) 중 하나는 해당 영역에 배치되지 않을 수 있다.
제2 절연층(212) 및 제3 절연층(213)은 도 3의 표시 유닛(210)의 공정이 완료될 때까지 신호 라인(GT)이 외부에 노출되지 않도록, 신호 라인(GT)을 커버할 수 있다. 신호 라인(GT)이 외부에 노출되는 경우, 표시 유닛(210)의 공정을 위한 에칭 과정에서 신호 라인(GT)과 에칭액이 반응할 수 있고, 금속 입자가 생성될 수 있다. 이 경우, 패드 영역에 단락 등이 발생될 수 있다. 예를 들어, 신호 라인(GT)이 알루미늄을 포함하는 경우, 표시 소자층의 공정에 사용되는 에칭액에 포함된 은이 알루미늄에 의하여 환원될 수 있다. 은 입자는 신호 라인(GT) 주변에 발생하여 도전 패턴들 또는 신호 라인 사이의 단락을 유발시킬 수 있다. 제2 절연층(212) 및 제3 절연층(213)은 이러한 화학 반응이 발생하지 않도록 신호 라인(GT)을 커버할 수 있다.
패드들(PD)은 도 3의 연결 패턴들(E1-1, E1-2, E2)에 대응되는 도전 패턴을 포함하지 않을 수 있다. 도 3을 참조하면, 중간 연결 패턴들(E1-1, E1-2, E2)을 커버하는 절연층은 표시 유닛(210)에 포함되지 않고, 평탄면을 제공하는 제4 절연층(214)이 중간 연결 패턴들(E1-1, E1-2, E2)을 커버한다. 이에 따라, 연결 패턴들(E1-1, E1-2, E2)에 대응되는 도전 패턴이 신호 라인(GT)의 말단에 형성되는 경우, 표시 소자층의 공정 시에 도전 패턴이 외부에 노출되어 패드들(PD)의 품질이 감소할 수 있다. 연결 패턴들(E1-1, E1-2, E2)을 형성할 때, 제1 내지 제3 절연층들(211~213) 정도의 두께의 절연층이 이용되지 않기 때문이다.
제6 절연층(221)은 제3 절연층(213) 상에 배치된다. 제6 절연층(221)은 도 3에서 표시 유닛(210) 상에 제6 절연층(221)을 형성할 때, 함께 형성될 수 있다. 즉, 제6 절연층(221)은 입력 감지 유닛(220)의 공정 시에 생성될 수 있다. 따라서, 제6 절연층(221)은 도 3의 제6 절연층(221)에 대응되는 물질을 포함하며, 실질적으로 동일한 두께를 가질 수 있다.
제7 절연층(222)은 제6 절연층(221) 상에 배치된다. 제7 절연층(222)은 도 3에서 제1 도전층(T1)을 커버하기 위하여 제7 절연층(222)을 형성할 때, 함께 형성될 수 있다. 즉, 제7 절연층(222)은 입력 감지 유닛(220)의 공정 시에 생성될 수 있다. 따라서, 제7 절연층(222)은 도 3의 제7 절연층(222)에 대응되는 물질을 포함하며, 실질적으로 동일한 두께를 가질 수 있다.
패드 도전 패턴(TT)은 제2 절연층(212), 제3 절연층(213), 제6 절연층(221), 및 제7 절연층(222)을 관통하여 신호 라인(GT)의 말단과 연결될 수 있다. 도 2의 패드들(PD) 각각은 패드 도전 패턴(TT)을 포함한다. 해당 절연층들을 관통하도록, 컨택 홀이 형성될 수 있고, 이러한 컨택 홀은 도 3의 제1 도전층(T1) 및 제2 도전층(T2)을 연결하기 위한 컨택 홀을 형성할 때, 함께 형성될 수 있다. 그리고, 패드 도전 패턴(TT)은 도 3의 제2 도전층(T2)을 형성할 때, 함께 형성될 수 있다. 따라서, 패드 도전 패턴(TT)은 도 3의 제2 도전층(T2)에 대응되는 물질을 포함할 수 있다. 또한, 입력 감지 유닛(220)의 공정 시에 외부에 패드들의 도전 패턴이 노출될 수 있다.
패드 도전 패턴(TT)은 도 2의 회로 기판(300)과 전기적으로 연결될 수 있다. 회로 기판(300)은 COP(Chip On Panel) 방식으로 전자 패널(200)에 접속될 수 있다. 이 경우, 패드들(PD) (패드 도전 패턴(TT)) 주위를 둘러싸는 유기막이 배치되지 않을 수 있다. 예를 들어, 유기막은 도 3의 제5 절연층(215)을 형성할 때, 함께 형성될 수 있다. 회로 기판(300)이 전자 패널(200) 상에 패드들(PD)을 통하여 접속되는 경우, COF(Chip On Film) 방식에 비하여, 패드들(PD)이 더 강한 압력을 받는다. 이러한 압력은 패드들(PD) 주위를 둘러싸는 유기막을 들뜨게 한다. 따라서, 유기막이 패드들(PD)을 둘러싸지 않을 수 있다.
도 5a 및 도 5c는 도 4에서 설명된 패드들을 제조하는 방법을 설명하기 위한 단면도이다.
도 5a를 참조하면, 베이스 기판(SUB) 상에 제1 절연층(211)이 배치된다. 제1 절연층(211)은 도 3의 제1 절연층(211)에 대응되며, 함께 형성된다. 그리고, 제1 절연층(211) 상에 신호 라인(GT)이 배치된다. 신호 라인(GT)은 도 3의 제1 도전 패턴들(GT1-1, GT1-2)을 형성할 때, 함께 형성된다.
이후에, 제2 절연층(212) 및 제3 절연층(213)이 신호 라인(GT)을 커버하도록, 신호 라인(GT) 상에 배치된다. 제2 절연층(212)은 도 3의 제2 절연층(212)에 대응되며, 함께 형성된다. 제3 절연층(213)은 도 3의 제3 절연층(213)에 대응되며, 함께 형성된다. 제3 절연층(213)이 형성된 이후에, 표시 유닛(210)의 공정이 완료될 때까지 신호 라인(GT)의 말단은 외부에 노출되지 않을 수 있다. 따라서, 표시 소자층의 공정 시에 에칭액에 따른 패드들(PD)의 품질 저하가 방지될 수 있다.
도 5b를 참조하면, 제3 절연층(213) 상에 제6 절연층(221) 및 제7 절연층(222)이 배치된다. 제6 절연층(221) 및 제7 절연층(222)은 입력 감지 유닛(220)의 공정 시에 배치될 수 있다. 제6 절연층(221)은 도 3의 제6 절연층(221)에 대응되며, 함께 형성된다. 제7 절연층(222)은 도 3의 제7 절연층(222)에 대응되며, 함께 형성된다.
도 5c를 참조하면, 패드 도전 패턴(TT)을 형성하기 위하여, 절연층들이 관통되도록 컨택 홀(CH)이 형성될 수 있다. 컨택 홀(CH)은 도 3의 제1 도전층(T1) 및 제2 도전층(T2)을 연결하기 위한 컨택 홀을 형성할 때, 함께 형성될 수 있다. 마스크를 통하여, 제2 절연층(212), 제3 절연층(213), 제6 절연층(221), 및 제7 절연층(222)의 일부 영역이 일괄적으로 에칭될 수 있다. 이후, 패드 도전 패턴(TT)이 신호 라인(GT)의 말단에 접속될 수 있다.
상술된 공정에 의하여, 신호 라인(GT)의 말단 및 패드 도전 패턴(TT) 사이에 배치되는 절연층들 (이하, 패드 절연층)의 최대 두께가 결정될 수 있다. 패드 절연층의 최대 두께는 표시 유닛(210)에 포함되는 트랜지스터 또는 커패시터(회로 소자들)을 형성하거나 커버하는데 이용되는 하나의 절연층 (예를 들어, 제2 절연층(212) 또는 제3 절연층(213))의 두께 및 입력 감지 유닛(220)의 제1 및 제2 도전층들(T1, T2)을 연결하기 위한 컨택 홀의 두께의 합보다 클 수 있다. 패드 절연층은 표시 소자층의 생성 전에 적어도 하나의 절연층을 요구하고, 입력 감지 유닛(220)의 공정 시에 컨택 홀을 생성하기 전의 절연층들의 두께가 패드들의 패드 절연층의 두께에 반영되기 때문이다.
도 6a는 본 발명의 일 실시예에 따른 도 2의 II-II'에 대응되는 단면도이다. 도 6b는 도 6a의 패드 영역(AR1)의 확대도이다. 도 6a 및 도 6b는 도 2의 패드들(PD)에 대응되는 영역의 단면도일 수 있다.
도 6a를 참조하면, 패드들(PD)에 대응되는 영역에서, 도 2의 전자 패널(200)은 베이스 기판(SUB), 복수의 절연층들(211, 213, 221, 222) 및 신호 라인(GT)의 말단, 및 패드 도전 패턴(TT)을 포함한다. 복수의 절연층들(211, 213, 221, 222)은 베이스 기판(SUB) 상에 배치되고, 적층된다. 제1 절연층(211)은 베이스 기판(SUB) 상에 배치된다. 제1 절연층(211)은 도 3의 표시 유닛(210)에서 반도체 패턴들(SP-1, SP-2)을 커버하기 위한 제1 절연층(211)에 대응된다.
신호 라인(GT)은 제1 절연층(211) 상에 배치된다. 일례로, 신호 라인(GT)은 도 3의 커패시터를 생성하기 위하여 제2 도전 패턴(GT2)을 형성할 때, 함께 형성될 수 있다. 즉, 도 4와 비교하여, 신호 라인(GT)은 도 3의 제1 도전 패턴들(GT1-1, GT1-2) 대신 제2 도전 패턴(GT2)을 형성할 때 함께 형성될 수 있다. 이 경우, 도 3의 제2 절연층(212)은 패드 영역에 배치되지 않거나, 제1 절연층(211) 및 신호 라인(GT) 사이에 배치될 수 있다.
제3 절연층(213)은 신호 라인(GT) 및 제1 절연층(211) 상에 배치된다. 제3 절연층(213)은 신호 라인(GT)을 커버한다. 제3 절연층(213)은 도 3에서 제2 도전 패턴(GT2)을 커버하기 위한 제3 절연층(213)에 대응된다. 제3 절연층(213)은 도 3의 표시 유닛(210)의 공정이 완료될 때까지 신호 라인(GT)의 말단이 외부에 노출되지 않도록 커버할 수 있다.
제6 절연층(221)은 제3 절연층(213) 상에 배치된다. 제6 절연층(221)은 도 3에서 표시 유닛(210) 상에 배치되는 제6 절연층(221)에 대응된다. 제7 절연층(222)은 제6 절연층(221) 상에 배치된다. 제7 절연층(222)은 도 3에서 제1 도전층(T1)을 커버하기 위한 제7 절연층(222)에 대응된다.
패드 도전 패턴(TT)은 제3 절연층(213), 제6 절연층(221), 및 제7 절연층(222)을 관통하여 신호 라인(GT)의 말단과 연결될 수 있다. 해당 절연층들을 관통하도록, 컨택 홀이 형성될 수 있고, 이러한 컨택 홀은 도 3의 제1 도전층(T1) 및 제2 도전층(T2)을 연결하기 위한 컨택 홀을 형성할 때, 함께 형성될 수 있다. 그리고, 패드 도전 패턴(TT)은 도 3의 제2 도전층(T2)을 형성할 때, 함께 형성될 수 있다.
도 4와 비교하여, 도 6a의 패드들에서 신호 라인(GT)의 말단 및 패드 도전 패턴(TT) 사이의 패드 절연층의 두께는 감소할 수 있다. 이는 제2 절연층(212)이 패드 절연층에 포함되지 않기 때문이다. 이 경우, 신호 라인(GT)이 형성되기 전에 형성되는 게이트, 즉, 도 3의 제1 도전 패턴들(GT1-1, GT1-2)은 브릿지 등으로 신호 라인(GT)과 전기적으로 연결될 수 있다.
예시적으로, 도 2 및 도 4에서, 제2 절연층(212)의 두께는 약 1400Å 일 수 있고, 제3 절연층(213)의 두께는 약 5000Å 일 수 있고, 제6 절연층(221)의 두께는 약 2000Å 일 수 있고, 제7 절연층(222)의 두께는 약 3000Å 일 수 있다. 이 경우, 도 4의 패드 절연층은 10000Å 이상의 두께를 갖고, 10000Å 이상의 컨택 홀이 요구된다. 컨택 홀 형성 시에, 패드 절연층의 두께를 줄이기 위하여, 신호 라인(GT)은 도 3의 제2 도전 패턴(GT2)을 형성할 때, 함께 형성될 수 있고, 패드 절연층에 제2 절연층(212)이 포함되지 않을 수 있다.
도 6b를 참조하면, 하나의 패드에 대응되는 패드 영역(AR1)이 도시된다. 패드 영역(AR1)에 대응되는 영역에서, 도 2의 전자 패널(200)은 제1 절연층(211), 제3 절연층(213), 제6 절연층(221), 제7 절연층(222), 신호 라인(GT)의 말단, 및 패드 도전 패턴(TT)을 포함할 수 있다.
제3 절연층(213)이 형성될 때의 두께는 제1 두께(D1)를 가질 수 있다. 예를 들어, 제1 두께(D1)는 약 5000Å 일 수 있다. 컨택 홀을 형성 시에, 패드 절연층의 두께를 더 줄이기 위하여, 제6 절연층(221)이 형성되기 전에, 신호 라인(GT)의 말단 상에 배치되는 제3 절연층(213)의 두께가 미리 감소될 수 있다. 예를 들어, 제3 절연층(213)의 두께는 제1 두께(D1)보다 작은 제2 두께(D2)로 감소할 수 있다. 제3 절연층(213)은 도 3의 중간 연결 패턴들(E1-1, E1-2)에 대한 컨택 홀을 형성할 때, 함께 에칭될 수 있다. 다만, 신호 라인(GT)의 말단이 외부에 노출되지 않도록, 제3 절연층(213)의 일부만 에칭할 수 있다. 예를 들어, 제2 두께(D2)가 약 1000Å 이도록, 제3 절연층(213)이 에칭될 수 있다.
제3 절연층(213)의 두께가 감소하고, 제6 절연층(221) 및 제7 절연층(222)의 두께의 변화가 거의 없는 경우, 제3 절연층(213)의 일부가 미리 에칭된 것으로 볼 수 있다. 또한, 패드 절연층의 두께 변화로 인한 단차가 형성되는 경우, 제3 절연층(213)의 일부가 미리 에칭된 것으로 볼 수 있다. 신호 라인(GT)의 말단의 일부 영역만이 미리 에칭되므로, 패드 절연층의 최대 두께는 유지될 수 있다.
도 7a 내지 도 7d는 도 6b에서 설명된 절연층의 두께를 감소시키는 방법을 설명하기 위한 단면도이다. 절연층의 두께를 감소시키는 방법은 도 6a와 같은 패드 구조 이외에, 도 4와 같은 패드 구조에서도 적용될 수 있다.
도 7a를 참조하면, 제1 절연층(211) 상에 신호 라인(GT)이 배치된다. 신호 라인(GT) 상에 제3 절연층(213)이 형성되어, 신호 라인(GT)을 커버한다. 제3 절연층(213)은 제1 두께(D1)를 갖고, 약 5000Å 일 수 있다. 제3 절연층(213)은 도 3의 제3 절연층(213)에 대응된다. 제3 절연층(213)을 에칭하기 위하여, 제3 절연층(213) 상에 포토 레지스터(PR)가 도포될 수 있다.
도 7b를 참조하면, 하프 톤 마스크(HM)가 포토 레지스터(PR) 상에 배치될 수 있다. 하프 톤 마스크(HM)는 신호 라인(GT)의 말단 및 제3 절연층(213)이 중첩되는 영역에서 포토 레지스터(PR)의 일부를 광에 노출시킬 수 있다. 하프 톤 마스크(HM)는 광이 노출되는 영역에서, 입사되는 광량을 감소시켜 출사시킨다. 그 결과, 표시 유닛(210)에서 노출되는 광량보다 적은 광량이 패드 영역(AR1)에 노출될 수 있다. 광이 노출되는 영역의 포토 레지스터(PR)는 에칭 시에 제거될 수 있다.
도 7c를 참조하면, 패드 영역(AR1)에 드라이 에칭이 수행된다. 도 7b에서 광이 노출되는 영역의 포토 레지스터(PR)는 제거되고, 제3 절연층(213)의 일부가 에칭될 수 있다. 그 결과, 제3 절연층(213)과 신호 라인(GT)의 말단이 중첩되는 영역에서, 제3 절연층(213)의 두께는 제2 두께(D2)로 감소할 수 있다.
도 7d를 참조하면, 나머지 포토 레지스터(PR)가 제거된다. 이 후, 도 3의 입력 감지 유닛(230)의 공정에서, 제6 절연층(221) 및 제7 절연층(222)이 패드 영역(AR1)에 배치된다. 패드 도전 패턴(TT)을 형성하기 위한 컨택 홀 공정 시에, 에칭이 요구되는 두께가 감소할 수 있다.
도 8a 내지 도 8c는 도 7a 내지 도 7d에 따라 절연층의 두께를 감소시키는 동안, 표시 유닛의 제조 방법을 설명하기 위한 단면도이다. 도 8a 내지 도 8c의 단면도는 도 3의 II-II' 단면도에 대응된다.
도 8a를 참조하면, 기판(SUB) 상에, 반도체 패턴들(SP-1, SP-2), 도전 패턴들(GT1-1, GT1-2, GT2) 및 제1 내지 제3 절연층들(211~213)이 형성된다. 제3 절연층(213) 상에 포토 레지스터(PR)가 도포되며, 도 7a의 포토 레지스터(PR)에 대응된다.
도 8b를 참조하면, 풀 톤 마스크(FM)가 포토 레지스터(PR) 상에 배치될 수 있다. 풀 톤 마스크(FM)는 포토 레지스터(PR)의 일부를 광에 노출시킬 수 있다. 풀 톤 마스크(FM)는 동일한 입사 광량 하에서, 하프 톤 마스크(HM)에 비하여 많은 광량을 출사시킨다. 풀 톤 마스크(FM)는 도 7b의 하프 톤 마스크(HM)와 함께 제공될 수 있다. 광이 노출되는 영역의 포토 레지스터(PR)는 에칭 시에 제거될 수 있다.
도 8c를 참조하면, 도 3의 연결 패턴들(E1-1, E1-2, E2)이 배치될 컨택 홀을 형성하기 위하여, 드라이 에칭이 수행된다. 도 8b에서 광이 노출되는 영역의 포토 레지스터(PR)는 제거되고, 해당 영역의 제3 절연층(213)은 에칭될 수 있다. 그 결과, 반도체 패턴(SP-2) 및 도전 패턴(GT1-1)이 노출되어, 연결 패턴들(E1-1, E1-2, E2)과 전기적으로 연결될 수 있다. 이러한 동작은 도 7c 및 도 7d의 제3 절연층(213)의 에칭과 함께 수행될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
EA : 전자 장치 100 : 윈도우
200 : 전자 패널 210 : 표시 유닛
211~215, 221~222: 절연층 220 : 입력 감지 유닛
300 : 회로 기판 400 : 외부 케이스
PD : 패드들 GT : 신호 라인
TT: 패드 도전 패턴

Claims (20)

  1. 표시 유닛;
    상기 표시 유닛 상에 배치된 입력 감지 유닛을 포함하고,
    상기 표시 유닛은 복수의 절연층들, 신호 라인, 상기 신호 라인의 말단에 연결된 패드, 회로 소자들을 포함하고, 상기 복수의 절연층들 중 제1 절연층은 상기 회로 소자들을 커버하고 상기 회로 소자들의 적어도 일부를 노출시키고,
    상기 입력 감지 유닛은 제1 도전층, 감지 패턴들을 포함하는 제2 도전층, 및 상기 제1 도전층 및 상기 제2 도전층 사이에 배치되고 상기 제1 도전층의 적어도 일부를 노출시키는 제2 절연층을 포함하고,
    상기 신호 라인의 상기 말단과 상기 패드 사이에 배치된 절연층은 패드 절연층으로 정의되고, 상기 패드 절연층의 최대 두께는 상기 제1 절연층의 두께 및 상기 제2 절연층의 두께의 합보다 큰 전자 장치.
  2. 제1 항에 있어서,
    상기 신호 라인의 두께는 상기 회로 소자들 중 트랜지스터의 게이트의 두께에 대응되는 전자 장치.
  3. 제1 항에 있어서,
    상기 신호 라인의 두께는 상기 회로 소자들 중 커패시터의 전극의 두께에 대응되는 전자 장치.
  4. 제1 항에 있어서,
    상기 복수의 절연층들 중 제3 절연층은 상기 회로 소자들 중 커패시터의 제1 도전 패턴 및 제2 도전 패턴 사이에 배치되고,
    상기 패드 절연층은 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층을 포함하는 전자 장치.
  5. 제1 항에 있어서,
    상기 패드 절연층에 컨택 홀이 정의되고, 상기 컨택 홀을 통하여 상기 패드가 상기 신호 라인의 상기 말단에 접속되는 전자 장치.
  6. 제1 항에 있어서,
    상기 입력 감지 유닛은 상기 표시 유닛 및 상기 제1 도전층 사이에 배치되는 제3 절연층을 더 포함하고,
    상기 패드 절연층은 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층을 포함하는 전자 장치.
  7. 제1 항에 있어서,
    상기 패드의 두께는 상기 제2 도전층의 두께에 대응되는 전자 장치.
  8. 제1 항에 있어서,
    상기 패드 상에 배치되고, 상기 패드와 접속되는 전자 회로를 더 포함하는 전자 장치.
  9. 제1 항에 있어서,
    상기 패드 절연층은,
    상기 신호 라인의 상기 말단 및 상기 패드와 중첩하고, 상기 최대 두께를 갖는 제1 부분; 및
    상기 신호 라인의 상기 말단 및 상기 패드와 중첩하고, 상기 최대 두께보다 작은 두께를 갖는 제2 부분을 포함하고,
    상기 제2 부분에 컨택 홀이 정의되고, 상기 컨택 홀을 통하여 상기 컨택 홀을 통하여 상기 패드가 상기 신호 라인의 상기 말단에 접속되는 전자 장치.
  10. 활성 영역 및 주변 영역을 포함하는 베이스 기판;
    상기 활성 영역 상에 배치되는 회로 소자들;
    상기 회로 소자들에 연결되는 신호 라인들;
    상기 회로 소자들 및 상기 신호 라인들을 커버하고, 상기 회로 소자들의 일부 및 상기 신호 라인들의 말단의 일부를 노출시키는 제1 절연층;
    상기 활성 영역 상에 배치되고 상기 회로 소자들 중 일부와 연결되는 발광 소자를 포함하는 표시 소자층;
    상기 표시 소자층 상에 배치되는 제1 도전층;
    상기 제1 도전층을 커버하고, 상기 제1 도전층의 일부 및 상기 신호 라인들의 상기 말단의 일부를 노출시키는 제2 절연층;
    상기 제2 절연층 상에 배치되고 상기 제1 도전층에 중첩하고 상기 제1 도전층에 연결되는 제2 도전층; 및
    상기 주변 영역 상에 배치되고 상기 신호 라인들의 상기 말단에 중첩하고 상기 신호 라인들의 상기 말단에 접속되는 패드들을 포함하는 전자 장치.
  11. 제10 항에 있어서,
    상기 제1 절연층 및 제2 절연층에 컨택 홀이 정의되고, 상기 컨택 홀을 통하여 상기 패드가 상기 신호 라인의 상기 말단에 접속되는 전자 장치.
  12. 제10 항에 있어서,
    상기 회로 소자들 중 커패시터의 유전체에 대응되고, 상기 신호 라인들의 상기 말단의 일부를 노출시키는 제3 절연층을 더 포함하는 전자 장치.
  13. 제10 항에 있어서,
    상기 표시 소자층 및 상기 제1 도전층 사이에 배치되고, 상기 신호 라인들의 상기 말단의 일부를 노출시키는 제3 절연층을 더 포함하는 전자 장치.
  14. 베이스 기판 상에 회로 소자를 형성하는 단계;
    상기 베이스 기판 상에 신호 라인을 형성하는 단계;
    상기 회로 소자 및 상기 신호 라인을 커버하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 발광 소자를 포함하는 표시 소자층을 형성하는 단계;
    상기 표시 소자층 상에 제1 도전층을 형성하는 단계;
    상기 제1 절연층 및 상기 제1 도전층을 커버하는 제2 절연층을 형성하는 단계;
    상기 제1 도전층에 중첩하는 제1 영역에 상기 제1 및 제2 절연층들을 관통하는 제1 컨택 홀을 형성하는 단계;
    상기 신호 라인의 말단에 중첩하는 제2 영역에 상기 제1 및 제2 절연층들을 관통하는 제2 컨택 홀을 형성하는 단계;
    상기 제1 영역에 중첩하는 제2 도전층을 형성하는 단계; 및
    상기 제2 영역에 중첩하는 패드를 형성하는 단계를 포함하는 전자 장치 제조 방법.
  15. 제14 항에 있어서,
    상기 회로 소자를 형성하는 단계는,
    반도체 패턴을 형성하는 단계; 및
    상기 반도체 패턴과 중첩하도록 게이트를 형성하는 단계를 포함하고,
    상기 게이트는 상기 신호 라인과 함께 형성되는 전자 장치 제조 방법.
  16. 제14 항에 있어서,
    상기 회로 소자를 형성하는 단계는,
    커패시터의 제1 도전 패턴을 형성하는 단계; 및
    상기 커패시터의 제2 도전 패턴을 형성하는 단계를 포함하고,
    상기 제1 도전 패턴 또는 상기 제2 도전 패턴은 상기 신호 라인과 함께 형성되는 전자 장치 제조 방법.
  17. 제14 항에 있어서,
    상기 제2 도전층은 감지 패턴들을 포함하고, 상기 제2 도전층은 상기 패드와 함께 형성되는 전자 장치 제조 방법.
  18. 제14 항에 있어서,
    상기 제1 컨택 홀은 상기 제2 컨택 홀과 함께 형성되는 전자 장치 제조 방법.
  19. 제14 항에 있어서,
    상기 제1 절연층을 형성하는 단계 이후에, 상기 회로 소자에 중첩하는 제3 영역에 제3 컨택 홀을 형성하는 단계; 및
    상기 제1 절연층을 형성하는 단계 이후에, 상기 제2 영역에 중첩하는 제4 영역에 상기 제1 절연층의 두께를 감소시키는 단계를 더 포함하는 전자 장치 제조 방법.
  20. 제19 항에 있어서,
    상기 제3 컨택홀을 형성하는 단계 및 상기 제1 절연층의 두께를 감소시키는 단계는 동시에 수행되고,
    풀 톤 마스크에 기초하여 상기 제1 절연층의 상기 제3 영역을 에칭하여 상기 제3 컨택 홀이 형성되고, 하프 톤 마스크에 기초하여 상기 제1 절연층의 상기 제4 영역을 에칭하여 상기 제4 컨택 홀이 형성되는 전자 장치 제조 방법.

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